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TWI474150B - 基準電壓電路及電子機器 - Google Patents

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TWI474150B
TWI474150B TW99115668A TW99115668A TWI474150B TW I474150 B TWI474150 B TW I474150B TW 99115668 A TW99115668 A TW 99115668A TW 99115668 A TW99115668 A TW 99115668A TW I474150 B TWI474150 B TW I474150B
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    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Description

基準電壓電路及電子機器
本發明是有關半導體裝置，更詳細是有關對於電源電壓的變動而言，輸出電壓的變動小，可低電壓動作化、低消費電流化的基準電壓電路。
基於改善類比電路的電源電壓變動除去比之目的，附加疊接電路的手法是從以前便被廣泛使用。更使用一面改善電源電壓變動除去比，一面可低電壓動作的基準電壓電路(例如參照專利文獻1)。在圖4顯示以往的基準電壓電路的電路圖。
N通道空乏型MOS電晶體301及N通道增強型MOS電晶體302是構成ED型基準電壓電路310，對ED型基準電壓電路310串連有作為疊接電路動作的N通道空乏型MOS電晶體303。在N通道增強型MOS電晶體302並連有控制電流源的N通道增強型MOS電晶體304，連接閘極端子與源極端子的N通道空乏型MOS電晶體305會被串連至N通道增強型MOS電晶體304。而且，N通道空乏型MOS電晶體305的源極端子會被連接至N通道空乏型MOS電晶體303的閘極端子。N通道增強型MOS電晶體304及N通道空乏型MOS電晶體305是形成對作為疊接電路動作的N通道空乏型MOS電晶體303供給一定的偏壓電壓之偏壓電路311。
在上述的電路中，N通道增強型MOS電晶體302與304及N通道空乏型MOS電晶體303與305的特性及跨導(Transconductance)係數亦為相等。此情況，因為各個空乏型MOS電晶體的源極‧後閘極間電壓-汲極電流特性相等，且汲極電流相等，所以各個空乏型MOS電晶體的源極電位相等。
在此，N通道空乏型MOS電晶體305的源極電位，可藉以下的方法來比N通道空乏型MOS電晶體303的源極電位更降低。
1)對於N通道增強型MOS電晶體302的跨導係數，固定L長，擴大W長等來增大N通道增強型MOS電晶體304的電晶體的跨導係數。
2)對於N通道空乏型MOS電晶體303的跨導係數，縮小N通道空乏型MOS電晶體305的電晶體的跨導係數。
3)實施1及2的雙方。
如此一來，圖4的基準電壓電路可低電壓動作。
[先行技術文獻] [專利文獻]
[專利文獻1]特開2007-266715號公報
然而，因為上述的基準電壓電路是在從N通道空乏型MOS電晶體305到N通道增強型MOS電晶體304的路徑、及從N通道空乏型MOS電晶體303到ED型基準電壓電路310的路徑之2個的路徑流動電流，所以缺點是消費電流變多。
本發明是為了解決以上那樣的課題而設計者，實現一種不使低電壓動作或電源電壓變動除去比惡化，以更低的消費電流來動作的基準電壓電路。
為了解決以往的課題，本發明的基準電壓電路是設置疊接用空乏電晶體，以複數的空乏電晶體來構成決定基準電壓的空乏電晶體，作為將第1空乏電晶體的汲極與第2空乏電晶體的源極的連接點連接至疊接用空乏電晶體的閘極端子之構成。
本發明的基準電壓電路與以往的電路作比較，可提供一種不使低電壓動作或電源電壓變動除去比惡化，以更低的消費電流來動作的基準電壓電路。
圖1是表示本發明的基準電壓電路的第一實施形態的電路圖。
本實施形態的基準電壓電路是具備：電源端子101、GND端子100、N通道增強型(enhancement type)MOS電晶體1、N通道空乏型(depletion type)MOS電晶體2、N通道空乏型MOS電晶體3、N通道空乏型MOS電晶體4及輸出端子102。
N通道空乏型MOS電晶體2與N通道空乏型MOS電晶體3是共通連接閘極，且被串連。更與N通道增強型MOS電晶體1，共通連接閘極，且被串連。亦即，N通道增強型MOS電晶體1與N通道空乏型MOS電晶體2及N通道空乏型MOS電晶體3是構成ED型基準電壓電路110。
N通道空乏型MOS電晶體4是將閘極連接至N通道空乏型MOS電晶體2的汲極及N通道空乏型MOS電晶體3的源極，將源極連接至N通道空乏型MOS電晶體3的汲極，將汲極連接至電源端子101，後閘極是被連接至GND端子100。亦即，N通道空乏型MOS電晶體4是對ED型基準電壓電路110具有作為疊接電路(cascode circuit)的機能。
ED型基準電壓電路110是以N通道空乏型MOS電晶體2的源極與N通道增強型MOS電晶體1的汲極的連接點作為輸出端子。又，N通道空乏型MOS電晶體2與N通道空乏型MOS電晶體3是以1個以上的電晶體所構成。
在上述的電路中，N通道空乏型MOS電晶體4的閘極是被連接至N通道空乏型MOS電晶體3的源極與N通道空乏型MOS電晶體2的汲極，所以N通道空乏型MOS電晶體4的閘極的電位是可比N通道空乏型MOS電晶體3的汲極-源極間電壓部分，源極的電位低。
在此因為N通道空乏型MOS電晶體4的閘極電位比源極電位更低，所以成為Vgs4<0，與以往的構成同樣，不用另外準備臨界值低的N通道空乏型MOS電晶體，可降低最低動作電壓VDD(min)。而且，只在N通道增強型MOS電晶體1、N通道空乏型MOS電晶體2、N通道空乏型MOS電晶體3、N通道空乏型MOS電晶體4的路徑流動電流，所以相較於使用偏壓電路的以往電路，可降低消費電流。
另外，N通道空乏型MOS電晶體2的後閘極(Back Gate)亦可連接至N通道空乏型MOS電晶體2的源極。N通道空乏型MOS電晶體3的後閘極亦可連接至N通道空乏型MOS電晶體3的源極或N通道空乏型MOS電晶體2的源極。
在圖2顯示第二實施形態的基準電壓電路的電路圖。第二實施形態是具備2個第一實施形態的基準電壓電路，構成可使相等的基準電壓從2處的輸出端子輸出之基準電壓電路。
第2實施形態的基準電壓電路是具備：電源端子101、GND端子100、N通道增強型MOS電晶體1、N通道增強型MOS電晶體5、N通道空乏型MOS電晶體2、N通道空乏型MOS電晶體3、N通道空乏型MOS電晶體4、N通道空乏型MOS電晶體6、N通道空乏型MOS電晶體7、N通道空乏型MOS電晶體8、輸出端子102及輸出端子103。
N通道空乏型MOS電晶體2與N通道空乏型MOS電晶體3是共通連接閘極，且被串連。更與N通道增強型MOS電晶體1，共通連接閘極，且被串連。亦即，N通道增強型MOS電晶體1與N通道空乏型MOS電晶體2及N通道空乏型MOS電晶體3是構成ED型基準電壓電路110。
同樣，N通道空乏型MOS電晶體6與N通道空乏型MOS電晶體7是共通連接閘極，且被串連。更與N通道增強型MOS電晶體5，共通連接閘極，且被串連。亦即，N通道增強型MOS電晶體5與N通道空乏型MOS電晶體6及N通道空乏型MOS電晶體7是構成ED型基準電壓電路111。
N通道空乏型MOS電晶體4是將閘極連接至N通道空乏型MOS電晶體6的汲極及N通道空乏型MOS電晶體7的源極，將源極連接至N通道空乏型MOS電晶體3的汲極，將汲極連接至電源端子101，後閘極是被連接至GND端子100。亦即，N通道空乏型MOS電晶體4是對ED型基準電壓電路110具有作為疊接電路的機能。
N通道空乏型MOS電晶體8是將閘極連接至N通道空乏型MOS電晶體2的汲極及N通道空乏型MOS電晶體3的源極，將源極連接至N通道空乏型MOS電晶體7的汲極，將汲極連接至電源端子101，後閘極是被連接至GND端子100。亦即，N通道空乏型MOS電晶體8是對ED型基準電壓電路111具有作為疊接電路的機能。
ED型基準電壓電路110是以N通道空乏型MOS電晶體2的源極與N通道增強型MOS電晶體1的汲極的連接點作為輸出端子。並且，N通道空乏型MOS電晶體2與N通道空乏型MOS電晶體3是以1個以上的電晶體所構成。
ED型基準電壓電路111是以N通道空乏型MOS電晶體6的源極與N通道增強型MOS電晶體5的汲極的連接點作為輸出端子。並且，N通道空乏型MOS電晶體6與N通道空乏型MOS電晶體7是以1個以上的電晶體所構成。
在上述的電路中，也因為N通道空乏型MOS電晶體4的閘極是被連接至N通道空乏型MOS電晶體7的源極及N通道空乏型MOS電晶體6的汲極，所以N通道空乏型MOS電晶體4的閘極的電位可比N通道空乏型MOS電晶體7的汲極-源極間電壓部分，源極的電位低。又，由於N通道空乏型MOS電晶體8的閘極是被連接至N通道空乏型MOS電晶體3的源極及N通道空乏型MOS電晶體2的汲極，所以N通道空乏型MOS電晶體8的閘極的電位可比N通道空乏型MOS電晶體3的汲極-源極間電壓部分，源極的電位低。
在此因為N通道空乏型MOS電晶體4的閘極電位比源極電位更低，所以成為Vgs4<0，可降低最低動作電壓VDD(min)。又，有關N通道空乏型MOS電晶體8也是同樣閘極電位比源極電位更低，所以成為Vgs8<0，可降低最低動作電壓VDD(min)。然後，輸出是可從輸出端子102及輸出端子103的2處取得同樣的基準電壓。而且，對於2處的基準電壓的輸出，由於不需要供給偏壓電壓的電路，只在2路徑流動電流，因此相較於以往的構成，可降低消費電流。
另外，N通道空乏型MOS電晶體2的後閘極亦可連接至N通道空乏型MOS電晶體2的源極。N通道空乏型MOS電晶體3的後閘極亦可連接至N通道空乏型MOS電晶體3的源極或N通道空乏型MOS電晶體2的源極。
又，N通道空乏型MOS電晶體6的後閘極亦可連接至N通道空乏型MOS電晶體6的源極。N通道空乏型MOS電晶體7的後閘極亦可連接至N通道空乏型MOS電晶體7的源極或N通道空乏型MOS電晶體6的源極。
在圖3顯示第三實施形態的基準電壓電路的電路圖。在此，M是0或正的整數，4的倍數，N與P是0或正的整數。第三實施形態是具備複數個第一實施形態的基準電壓電路，構成可從複數處的輸出端子輸出相等的基準電壓之基準電壓電路。
N通道空乏型MOS電晶體2與N通道空乏型MOS電晶體3是共通連接閘極，且被串連。更與N通道增強型MOS電晶體1，共通連接閘極，且被串連。亦即，N通道增強型MOS電晶體1與N通道空乏型MOS電晶體2及N通道空乏型MOS電晶體3是構成ED型基準電壓電路110。
同樣，N通道空乏型MOS電晶體6與N通道空乏型MOS電晶體7是共通運接閘極，且被串連。更與N通道增強型MOS電晶體5，共通連接閘極，且被串連。亦即，N通道增強型MOS電晶體5與N通道空乏型MOS電晶體6及N通道空乏型MOS電晶體7是構成ED型基準電壓電路111。
更具備複數個形成同樣構成的基準電壓電路。
N通道空乏型MOS電晶體4是將閘極連接至N通道空乏型MOS電晶體6的汲極及N通道空乏型MOS電晶體7的源極，將源極連接至N通道空乏型MOS電晶體3的汲極，將汲極連接至電源端子101，後閘極是被連接至GND端子100。亦即，N通道空乏型MOS電晶體4是對ED型基準電壓電路110具有作為疊接電路的機能。
N通道空乏型MOS電晶體8是將源極連接至N通道空乏型MOS電晶體7，將汲極連接至電源端子101，將後閘極連接至GND端子100。亦即，N通道空乏型MOS電晶體8是對ED型基準電壓電路111具有作為疊接電路的機能。然後，N通道空乏型MOS電晶體8的閘極是被連接至未圖示之其次的基準電壓電路的N通道空乏型MOS電晶體11的汲極及N通道空乏型MOS電晶體10的源極。
形成同樣的構成之最後的基準電壓電路是將具有作為疊接電路機能的N通道空乏型MOS電晶體M+4的閘極連接至最初的基準電壓電路的N通道空乏型MOS電晶體2的汲極及N通道空乏型MOS電晶體3的源極。
ED型基準電壓電路P+110是以N通道空乏型MOS電晶體M+2的源極與N通道增強型MOS電晶體M+1的汲極的連接點作為輸出端子。又，N通道空乏型MOS電晶體M+2與N通道空乏型MOS電晶體M+3是以1個以上的電晶體所構成。
在上述的電路中，也是因為全部的基準電壓電路的疊接電晶體的閘極電位比源極電位更低，所以成為Vgs4<0，可降低最低動作電壓VDD(min)。然後，可從複數處的輸出端子N+102(N為正的整數)取得同樣的基準電壓。而且，對於複數處的基準電壓的輸出，因為不需要供給偏壓電壓的電路，所以相較於以往的構成，可降低消費電流。
另外，N通道空乏型MOS電晶體M+2的後閘極亦可連接至N通道空乏型MOS電晶體M+2的源極。N通道空乏型MOS電晶體M+3的後閘極亦可連接至N通道空乏型MOS電晶體M+3的源極或N通道空乏型MOS電晶體M+2的源極。
如以上說明，若根據本發明的基準電壓電路，則與以往的電路作比較，可提供一種不使低電壓動作或電源電壓變動除去比惡化，以更低的消費電流來動作的基準電壓電路。
101‧‧‧電源端子
100‧‧‧GND端子
102、103、N+102‧‧‧基準電壓輸出端子
110、111、P+110、310‧‧‧ED型基準電壓電路
311‧‧‧偏壓電路
圖1是表示本發明的基準電壓電路的第一實施形態的電路圖。
圖2是表示本發明的基準電壓電路的第二實施形態的電路圖。
圖3是表示本發明的基準電壓電路的第三實施形態的電路圖。
圖4是表示以往的基準電壓電路的電路圖。
1．．．N通道增強型MOS電晶體
2．．．N通道空乏型MOS電晶體
3．．．N通道空乏型MOS電晶體
4．．．N通道空乏型MOS電晶體
101．．．電源端子
100．．．GND端子
102．．．基準電壓輸出端子
110．．．ED型基準電壓電路

Claims (5)

  1. 一種基準電壓電路，係具備：ED型基準電壓電路，其係具有彼此連接閘極的N通道空乏型MOS電晶體與N通道增強型MOS電晶體；及疊接電路，其係設於電源端子與前述ED型基準電壓電路之間，其特徵為：前述N通道空乏型MOS電晶體係由被串連的複數個N通道空乏型MOS電晶體所構成，前述疊接電路係由將閘極與前述串連的複數個N通道空乏型MOS電晶體的連接點的其中任一個連接的N通道空乏型MOS電晶體所構成，前述ED型基準電壓電路係具有：前述N通道增強型MOS電晶體，其係將汲極及閘極連接至輸出端子，將源極連接至GND端子；第1N通道空乏型MOS電晶體，其係將源極及閘極連接至前述輸出端子；及第2N通道空乏型MOS電晶體，其係將閘極連接至前述輸出端子，將源極連接至前述第1N通道空乏型MOS電晶體的汲極，前述疊接電路係具有：將汲極連接至前述電源端子，將閘極與前述第1N通道空乏型MOS電晶體的汲極和前述第2N通道空乏型MOS電晶體的源極連接之第3N通道空乏型MOS電晶體。
  2. 如申請專利範圍第1項之基準電壓電路，其中，前述第1N通道空乏型MOS電晶體與第2N通道空乏型MOS電晶體的哪個或雙方，係以複數的N通道空乏型MOS電晶體所構成。
  3. 一種基準電壓電路，係具備n個(n為2以上的整數)ED型基準電壓電路及疊接電路的基準電壓電路，該ED型基準電壓電路係具有彼此連接閘極的N通道空乏型MOS電晶體與N通道增強型MOS電晶體，該疊接電路係設於電源端子與前述ED型基準電壓電路之間，其特徵為：前述N通道空乏型MOS電晶體係由串連的複數的N通道空乏型MOS電晶體所構成，前述疊接電路係由N通道空乏型MOS電晶體所構成，第m(m為0<m<n的整數)個的疊接電路的N通道空乏型MOS電晶體係將閘極與第m+1個的ED型基準電壓電路的前述被串連的複數的N通道空乏型MOS電晶體的連接點的其中任一個連接，第n個的疊接電路的N通道空乏型MOS電晶體係將閘極與第1個的ED型基準電壓電路的前述被串連的複數的N通道空乏型MOS電晶體的連接點的其中任一個連接，前述ED型基準電壓電路係具有：前述N通道增強型MOS電晶體，其係將汲極及閘極 連接至輸出端子，將源極連接至GND端子；第1N通道空乏型MOS電晶體，其係將源極及閘極連接至前述輸出端子；及第2N通道空乏型MOS電晶體，其係將閘極連接至前述輸出端子，將源極連接至前述第1N通道空乏型MOS電晶體的汲極，前述疊接電路係具有：將汲極連接至前述電源端子，將閘極與前述第1N通道空乏型MOS電晶體的汲極和前述第2N通道空乏型MOS電晶體的源極連接之第3N通道空乏型MOS電晶體。
  4. 如申請專利範圍第3項之基準電壓電路，其中，前述第1N通道空乏型MOS電晶體與第2N通道空乏型MOS電晶體的哪個或雙方，係以複數的N通道空乏型MOS電晶體所構成。
  5. 一種電子機器，其特徵係具有如申請專利範圍第1~4項中的任一項所記載之基準電壓電路。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5977963B2 (ja) * 2012-03-08 2016-08-24 エスアイアイ・セミコンダクタ株式会社 ボルテージレギュレータ
JP5967987B2 (ja) * 2012-03-13 2016-08-10 エスアイアイ・セミコンダクタ株式会社 基準電圧回路
JP6234823B2 (ja) * 2013-03-06 2017-11-22 エスアイアイ・セミコンダクタ株式会社 ボルテージレギュレータ
US9525407B2 (en) 2013-03-13 2016-12-20 Analog Devices Global Power monitoring circuit, and a power up reset generator
US9632521B2 (en) * 2013-03-13 2017-04-25 Analog Devices Global Voltage generator, a method of generating a voltage and a power-up reset circuit
JP6104784B2 (ja) 2013-12-05 2017-03-29 株式会社東芝 基準電圧生成回路
CN104102266A (zh) * 2014-07-11 2014-10-15 南京芯力微电子有限公司 基准电压产生电路
US9577626B2 (en) * 2014-08-07 2017-02-21 Skyworks Solutions, Inc. Apparatus and methods for controlling radio frequency switches
JP6317269B2 (ja) 2015-02-02 2018-04-25 ローム株式会社 定電圧生成回路
CN106020330A (zh) * 2016-07-22 2016-10-12 四川和芯微电子股份有限公司 低功耗电压源电路
EP3358437B1 (en) * 2017-02-03 2020-04-08 Nxp B.V. Reference voltage generator circuit
CN109308090B (zh) * 2017-07-26 2020-10-16 中芯国际集成电路制造(上海)有限公司 稳压电路和方法
CN107817858A (zh) * 2017-10-18 2018-03-20 福建省福芯电子科技有限公司 一种电压基准电路
JP7000187B2 (ja) * 2018-02-08 2022-01-19 エイブリック株式会社 基準電圧回路及び半導体装置
US10222818B1 (en) * 2018-07-19 2019-03-05 Realtek Semiconductor Corp. Process and temperature tracking reference voltage generator
JP2020035307A (ja) * 2018-08-31 2020-03-05 エイブリック株式会社 定電流回路
JP7154102B2 (ja) * 2018-10-24 2022-10-17 エイブリック株式会社 基準電圧回路及びパワーオンリセット回路
JP7175172B2 (ja) * 2018-12-12 2022-11-18 エイブリック株式会社 基準電圧発生装置
CN111431400B (zh) * 2020-03-13 2024-05-24 拓尔微电子股份有限公司 用于bcd工艺的实现多倍压输出的开关电容电路及实现方法
CN112650351B (zh) * 2020-12-21 2022-06-24 北京中科芯蕊科技有限公司 一种亚阈值电压基准电路
CN112783252B (zh) * 2020-12-23 2021-12-10 杭州晶华微电子股份有限公司 半导体装置以及半导体集成电路
JP2022104171A (ja) * 2020-12-28 2022-07-08 ラピステクノロジー株式会社 半導体装置
CN112859995B (zh) * 2021-01-12 2024-05-24 拓尔微电子股份有限公司 一种电压基准电路及调节方法
US11757459B2 (en) * 2022-02-17 2023-09-12 Caelus Technologies Limited Cascode Class-A differential reference buffer using source followers for a multi-channel interleaved Analog-to-Digital Converter (ADC)
EP4266144A1 (en) * 2022-04-19 2023-10-25 Imec VZW A voltage reference circuit and a power management unit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030174014A1 (en) * 2002-01-29 2003-09-18 Takao Nakashimo Reference voltage circuit and electronic device
TW200810338A (en) * 2006-03-27 2008-02-16 Seiko Instr Inc Cascode circuit and semiconductor device
TW200820584A (en) * 2006-10-31 2008-05-01 G Time Electronic Co Ltd A stable oscillator having a reference voltage independent from the temperature and the voltage source

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1179823B (it) * 1984-11-22 1987-09-16 Cselt Centro Studi Lab Telecom Generatore di tensione differenziale di rifferimento per circuiti integrati ad alimentazione singola in tecnologia nmos
EP0561469A3 (en) * 1992-03-18 1993-10-06 National Semiconductor Corporation Enhancement-depletion mode cascode current mirror
JPH09261038A (ja) * 1996-03-22 1997-10-03 Nec Corp 論理回路
JP4084872B2 (ja) * 1997-08-28 2008-04-30 株式会社リコー ボルテージレギュレータ
US6005378A (en) * 1998-03-05 1999-12-21 Impala Linear Corporation Compact low dropout voltage regulator using enhancement and depletion mode MOS transistors
JP2001159923A (ja) * 1999-12-03 2001-06-12 Fuji Electric Co Ltd 基準電圧回路
JP2002170886A (ja) * 2000-09-19 2002-06-14 Seiko Instruments Inc 基準電圧用半導体装置とその製造方法
JP2002368107A (ja) * 2001-06-07 2002-12-20 Ricoh Co Ltd 基準電圧発生回路とそれを用いた電源装置
JP2006338434A (ja) * 2005-06-03 2006-12-14 New Japan Radio Co Ltd 基準電圧発生回路
JP4703406B2 (ja) * 2006-01-12 2011-06-15 株式会社東芝 基準電圧発生回路および半導体集積装置
JP2007294846A (ja) * 2006-03-31 2007-11-08 Ricoh Co Ltd 基準電圧発生回路及びそれを用いた電源装置
JP5078502B2 (ja) * 2007-08-16 2012-11-21 セイコーインスツル株式会社 基準電圧回路
JP2009064152A (ja) * 2007-09-05 2009-03-26 Ricoh Co Ltd 基準電圧源回路と温度検出回路
US7808308B2 (en) * 2009-02-17 2010-10-05 United Microelectronics Corp. Voltage generating apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030174014A1 (en) * 2002-01-29 2003-09-18 Takao Nakashimo Reference voltage circuit and electronic device
TW200810338A (en) * 2006-03-27 2008-02-16 Seiko Instr Inc Cascode circuit and semiconductor device
TW200820584A (en) * 2006-10-31 2008-05-01 G Time Electronic Co Ltd A stable oscillator having a reference voltage independent from the temperature and the voltage source

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