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JP6234823B2 - ボルテージレギュレータ - Google Patents

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Description

本発明は、ボルテージレギュレータの過渡特性改善に関する。
図5に従来のボルテージレギュレータの回路図を示す。従来のボルテージレギュレータは、エラーアンプ110と、PMOSトランジスタ120、201と、NMOSトランジスタ202と、抵抗211、212、213、214と、容量231、232と、電源端子100と、グラウンド端子101と、基準電圧端子102と、出力端子103で構成されている。
エラーアンプ110にて、PMOSトランジスタ120のゲートを制御することにより、出力端子103から出力電圧Voutが出力される。出力電圧Voutは、基準電圧端子102の電圧を抵抗212と抵抗213の合計抵抗値で割った値に、抵抗211と抵抗212と抵抗213の合計抵抗値を掛けた値となる。出力電圧Voutのオーバーシュートを小さくするために、PMOSトランジスタ201とNMOSトランジスタ202と抵抗214が設けられている。
出力電圧Voutにオーバーシュートが発生すると、NMOSトランジスタ202がオンし、抵抗214に電流が流れる。そして、抵抗214に電圧が発生しPMOSトランジスタ201がオンする。PMOSトランジスタ201がオンすると、PMOSトランジスタ120は、ゲートが電源電圧にプルアンプされてオフする。従って、出力電圧Voutは、オーバーシュートを防止することができる(例えば、特許文献1図5参照)。
特開2005−92693号公報
しかしながら従来のボルテージレギュレータでは、広い温度範囲でオーバーシュートを防止できないという課題があった。また、オーバーシュートを検出するのに遅延があり遅延の間オーバーシュートが大きくなるという課題もあった。さらに、負荷の電流変動が頻繁に起こる場合は、頻繁にオーバーシュートやアンダーシュートの防止回路が動作し、消費電流が増加するという課題もあった。
従来のオーバーシュート電圧を小さくしたボルテージレギュレータ回路は、所定以上のオーバーシュート電圧が発生したことを、出力電圧Voutを抵抗で分圧した電圧がNMOSトランジスタのしきい値電圧以上となったことを検知し、これ以上のオーバーシュート電圧が発生しないように出力トランジスタをオフする構成であった。また、図示しないが、従来のアンダーシュート電圧を小さくしたボルテージレギュレータ回路は、所定以上のアンダーシュート電圧が発生したことを、出力電圧Voutを抵抗で分圧した電圧がNMOSトランジスタのしきい値電圧未満となったことを検知し、これ以上のアンダーシュート電圧が発生しないように出力トランジスタをフルオンする構成であった。
従来のボルテージレギュレータ回路が検出するオーバーシュートないしアンダーシュート電圧値は、NMOSトランジスタ202のしきい値を分圧比倍した値となる。しかし、NMOSトランジスタ202のしきい値は、高温では低下し低温では増加するため、この温度変化量を考慮して設計すると、低温でオーバーシュート電圧が非常に大きくなり、高温でアンダーシュート電圧が非常に大きくなる。このため、広い温度範囲の動作が必要な場合、検出するオーバーシュート電圧ないしアンダーシュート電圧を低くする事ができなかった。このため、動作温度範囲によってはオーバーシュートの上昇を防止しきれず、広い温度範囲ではオーバーシュートを防止できないということが課題であった。
また、出力電圧Voutが高いほど分圧比が大きくなるためより深刻となる。さらに、出力電圧Voutの電圧変化が分圧抵抗を介してNMOSトランジスタのゲートに伝わるため、遅延が生じオーバーシュートないしアンダーシュート電圧の検出に遅延が発生する。このため、オーバーシュートを検出するのに遅延が生じ、遅延の間オーバーシュートが大きくなるということが課題であった。
上記で述べた遅延を無くすために、出力電圧Voutの電圧変動をカップリング容量でNMOSトランジスタのゲートへ伝えるようにした場合は、出力電圧Voutの変化量がそのままNMOSトランジスタのゲートに伝わり、オーバーシュート電圧やアンダーシュート電圧が小さくなる。このため、負荷の電流変動が頻繁に起こると、頻繁にオーバーシュートやアンダーシュートの防止回路が動作し、消費電流が増加していた。このため、負荷の電流変動が頻繁に起こる場合は、頻繁にオーバーシュートやアンダーシュートの防止回路が動作し、消費電流が増加するという事が課題であった。
本発明は上記課題に鑑みてなされ、出力電圧にオーバーシュートやアンダーシュートが発生したとき、広い温度範囲でオーバーシュートやアンダーシュートを改善でき、オーバーシュートやアンダーシュートの検出遅延を低減させ、負荷の電流変動が頻繁に起こっても消費電流が増加する事がないボルテージレギュレータを提供する。
従来の課題を解決するために、本発明のボルテージレギュレータは以下のような構成とした。
エラーアンプと、出力トランジスタを備えるボルテージレギュレータにおいて、ゲートに基準電圧が入力され、ソースに出力電圧が入力された第一のトランジスタを備え、前記第一のトランジスタは前記出力電圧がイレギュラーな電圧になった時電流が流れ、前記第一のトランジスタに流れる電流に基づき前記出力トランジスタの電流が制御される。
本発明のボルテージレギュレータでは、出力電圧に発生したオーバーシュートやアンダーシュートを広い温度範囲で改善することができ、オーバーシュートやアンダーシュートを検出する遅延時間を低減させ、負荷の電流変動が頻繁に起こっても消費電流が増加する事を防止できる。
本実施形態のボルテージレギュレータのブロック図である。 本実施形態のボルテージレギュレータの回路図である。 本実施形態のボルテージレギュレータのミラー回路140の回路図である。 本実施形態のボルテージレギュレータのミラー回路150の回路図である。 従来のボルテージレギュレータの回路図である。 本実施形態のボルテージレギュレータの他の例を示す回路図である。
以下、本実施形態について図面を参照して説明する。
図1は、本実施形態のボルテージレギュレータのブロック図である。本実施形態のボルテージレギュレータは、エラーアンプ110と、PMOSトランジスタ120と、出力変動検出回路130と、I−V変換回路139と、電源端子100と、グラウンド端子101と、基準電圧端子102と、出力端子103で構成されている。PMOSトランジスタ120は出力トランジスタとして動作する。図2は、本実施形態のボルテージレギュレータの回路図である。出力変動検出回路130はPMOSトランジスタ136と、NMOSトランジスタ135と、ミラー回路140、150と、基準電圧端子131、132で構成されている。I−V変換回路139はPMOSトランジスタ111と、NMOSトランジスタ112で構成されている。図3は、本実施形態のボルテージレギュレータのミラー回路140を詳細に示した回路図である。ミラー回路140は、PMOSトランジスタ141、142と、NMOSトランジスタ143、144と、入力端子145と、出力端子146で構成されている。図4は、本実施形態のボルテージレギュレータのミラー回路150を詳細に示した回路図である。ミラー回路150は、PMOSトランジスタ153、154と、NMOSトランジスタ151、152と、入力端子155と、出力端子156で構成されている。
次に本実施形態のボルテージレギュレータの接続について説明する。エラーアンプ110は、非反転入力端子は基準電圧端子102に接続され、反転入力端子は出力端子103に接続され、出力端子はNMOSトランジスタ112のゲートに接続される。NMOSトランジスタ112は、ドレインはPMOSトランジスタ111のゲート及びドレインに接続され、ソースはグラウンド端子101に接続される。PMOSトランジスタ111のソースは電源端子100に接続される。PMOSトランジスタ120は、ゲートはPMOSトランジスタ111のゲートに接続され、ドレインは出力端子103に接続され、ソースは電源端子100に接続される。NMOSトランジスタ135は、ゲートは基準電圧端子131に接続され、ソースは出力端子103に接続され、ドレインはミラー回路140の入力端子145に接続される。PMOSトランジスタ136は、ゲートは基準電圧端子132に接続され、ソースは出力端子103に接続され、ドレインはミラー回路150の入力端子155に接続される。ミラー回路140の出力端子146はNMOSトランジスタ112のドレインとミラー回路150の出力端子156に接続される。PMOSトランジスタ141は、ゲート及びドレインは入力端子145とPMOSトランジスタ142のゲートに接続され、ソースは電源端子100に接続される。PMOSトランジスタ142は、ドレインはNMOSトランジスタ143のゲート及びドレインに接続され、ソースは電源端子100に接続される。NMOSトランジスタ143のソースはグラウンド端子101に接続される。NMOSトランジスタ144は、ゲートはNMOSトランジスタ143のゲートに接続され、ドレインは出力端子146に接続され、ソースはグラウンド端子101に接続される。NMOSトランジスタ151は、ゲート及びドレインは入力端子155に接続され、ソースはグラウンド端子101に接続される。NMOSトランジスタ152は、ゲートはNMOSトランジスタ151のゲートに接続され、ドレインはPMOSトランジスタ153のゲート及びドレインに接続され、ソースはグラウンド端子101に接続される。PMOSトランジスタ153のソースは電源端子100に接続される。PMOSトランジスタ154は、ゲートはPMOSトランジスタ153のゲートに接続され、ドレインは出力端子156に接続され、ソースは電源端子100に接続される。
動作について説明する。基準電圧端子102は基準電圧回路に接続され基準電圧Vref1が入力される。基準電圧端子131は基準電圧回路に接続され基準電圧Vref2が入力される。基準電圧端子132は基準電圧回路に接続され基準電圧Vref3が入力される。
エラーアンプ110は、出力電圧Voutが基準電圧Vref1になるようNMOSトランジスタ112のゲート電圧を制御する。出力電圧Voutが狙い値よりも高いと、出力電圧Voutが基準電圧Vref1よりも高くなり、エラーアンプ110の出力信号(NMOSトランジスタ112のゲート電圧)が低くなる。そして、NMOSトランジスタ112に流れる電流を減少させる。PMOSトランジスタ111とPMOSトランジスタ120はカレントミラー回路を構成しており、NMOSトランジスタ112に流れる電流が減少するとPMOSトランジスタ120に流れる電流も減少する。PMOSトランジスタ120に流れる電流とPMOSトランジスタ120の負荷電流と出力電流にて出力電圧Voutが設定されるため、PMOSトランジスタ120に流れる電流が減少することで出力電圧Voutが低くなる。
出力電圧Voutが狙い値よりも低いと、出力電圧Voutが基準電圧Vref1よりも低くなり、エラーアンプ110の出力信号(NMOSトランジスタ112のゲート電圧)が高くなる。そして、NMOSトランジスタ112に流れる電流を増加させ、PMOSトランジスタ120に流れる電流も増加させる。PMOSトランジスタ120に流れる電流とPMOSトランジスタ120の負荷電流と出力電流にて出力電圧Voutが設定されるため、PMOSトランジスタ120に流れる電流が増加することで出力電圧Voutが高くなる。こうして、出力電圧Voutが一定になるように制御される。
このように動作して、I−V変換回路139はエラーアンプ110の出力で制御される電流を基に出力トランジスタ120に流れる電流を制御している。
出力端子103にオーバーシュートが現れ、出力電圧Voutが過渡的に大きくなる場合を考える。基準電圧Vref1、基準電圧Vref2、基準電圧Vref3はVref3≦Vref1≦Vref2の関係を満たすように設定される。PMOSトランジスタ136のしきい値をVtpとする。出力電圧Voutが過渡的に大きくなり、Vout≧|Vtp|+Vref3を満たすとPMOSトランジスタ136はオンし、NMOSトランジスタ151へ電流を流す。NMOSトランジスタ151とNMOSトランジスタ152、PMOSトランジスタ153とPMOSトランジスタ154はそれぞれカレントミラー回路を構成しており、NMOSトランジスタ151に電流が流れるとミラーされてPMOSトランジスタ154に電流が流れる。
PMOSトランジスタ154からの電流はNMOSトランジスタ112へ流れるように動作するが、エラーアンプ110の出力は変化しないためNMOSトランジスタ112へ流せる電流量は変わらずPMOSトランジスタ154からの電流を流すことができない。このため、PMOSトランジスタ111がPMOSトランジスタ111からNMOSトランジスタ112へ流れる電流を減少させるように動作し、PMOSトランジスタ154からの電流をNMOSトランジスタ112へ流せるようにする。PMOSトランジスタ111に流れる電流が減少するためPMOSトランジスタ120へ流れる電流も減少する。こうして出力電圧Voutがこれ以上上昇しないように制御され、出力電圧Voutのオーバーシュート電圧の上昇を止めることができる。
オーバーシュートが発生後、出力電圧Voutが制御され低くなっていくと、PMOSトランジスタ136に流れる電流も徐々に減少し、NMOSトランジスタ151の電流も徐々に減少する。そして、PMOSトランジスタ154の電流も徐々に減少し、PMOSトランジスタ111の電流が徐々に増え、通常の電流値へ戻り出力電圧Voutが一定になるように制御される。この制御の間、PMOSトランジスタ120はオフすることなく出力電圧Voutを制御し続けるように動作する。このため、出力電圧Voutは出力電流が不足して低下することはなくオーバーシュートが解消された直後も安定的に制御できる。
出力端子103にアンダーシュートが現れ、出力電圧Voutが過渡的に小さくなる場合を考える。NMOSトランジスタ135のしきい値をVtnとする。出力電圧Voutが過渡的に小さくなり、Vout≦Vref2―Vtnを満たすとNMOSトランジスタ135はオンし、PMOSトランジスタ141に電流を流す。PMOSトランジスタ141とPMOSトランジスタ142、NMOSトランジスタ143とNMOSトランジスタ144はそれぞれカレントミラー回路を構成しており、PMOSトランジスタ141に電流が流れるとミラーされてNMOSトランジスタ144に電流が流れる。
PMOSトランジスタ111はNMOSトランジスタ112へ電流を流している。出力端子103にアンダーシュートが現れたとき、エラーアンプ110の出力が変化しないため、NMOSトランジスタ144が電流を流すことで、PMOSトランジスタ111はNMOSトランジスタ144へも電流を流す事が必要になり、PMOSトランジスタ111に流れる電流が増加する。そして、PMOSトランジスタ111に流れる電流が増加するためPMOSトランジスタ120へ流れる電流も増加する。こうして出力電圧Voutがこれ以上低下しないように制御され、出力電圧Voutのアンダーシュート電圧の低下を止めることができる。
アンダーシュートが発生後、出力電圧Voutが制御され高くなっていくと、NMOSトランジスタ135に流れる電流も徐々に減少し、PMOSトランジスタ141の電流も徐々に減少する。そして、NMOSトランジスタ144の電流も徐々に減少し、PMOSトランジスタ111の電流が徐々に減り、通常の電流値へ戻り出力電圧Voutが一定になるように制御される。この制御の間、PMOSトランジスタ120はオフすることなく出力電圧Voutを制御し続けるように動作する。このため、出力電圧Voutは出力電流が超過して上昇することはなくアンダーシュートが解消された直後も安定的に制御できる。
出力電圧に発生するオーバーシュートとアンダーシュートは従来の技術のような分圧抵抗を介さず直接出力変動検出回路130で検知することができる。このため、トランジスタのしきい値の温度変化が分圧抵抗で分圧比倍されず、高温や低温でオーバーシュートやアンダーシュートが大きくなる事を低減でき、広い温度範囲でオーバーシュートとアンダーシュートを改善することができる。また、分圧抵抗による遅延が発生しないためオーバーシュートやアンダーシュートの検出遅延が発生する事を防止でき、オーバーシュートやアンダーシュートが大きくなる事を防止できる。
出力電圧に発生するオーバーシュートとアンダーシュートは従来の技術のようなカップリング容量を介さず検知している。このため、頻繁にオーバーシュートやアンダーシュートが起こっても、頻繁に出力変動検出回路130は反応せず、常に消費電流が増加するという事を防止することができる。
なお、ミラー回路について図3、図4を用いて説明したが、この構成に限定することなく、電流をミラーできる構成であればどのような構成であってもよい。
図6は、本実施形態のボルテージレギュレータの他の例を示す回路図である。出力変動検出回路130とI−V変換回路139は、図2の回路とは異なる構成とした。即ち、出力変動検出回路130からミラー回路140、150を削除し、I−V変換回路139にカスコードトランジスタであるPMOSトランジスタ503とNMOSトランジスタ504を追加した。
PMOSトランジスタ503は、ソースがPMOSトランジスタ111のドレインとNMOSトランジスタ135のドレインとに接続され、ドレインがPMOSトランジスタ111とPMOSトランジスタ120のゲートと、NMOSトランジスタ504のドレインとに接続され、ゲートが第1のカスコード電圧Vcas1が入力される第1のカスコード電圧入力端子501に接続される。NMOSトランジスタ504は、ソースがPMOSトランジスタ136のドレインとNMOSトランジスタ112のドレインとに接続され、ゲートが第2のカスコード電圧Vcas2が入力される第2のカスコード電圧入力端子502に接続される。
図6のボルテージレギュレータは、図2の回路と同様に、NMOSトランジスタ135に流れる電流に応じてPMOSトランジスタ120の電流が増加し、PMOSトランジスタ136に流れる電流に応じてPMOSトランジスタ120の電流が減少するように動作する。
PMOSトランジスタ503は、PMOSトランジスタ111が飽和動作できるように、そのドレインの電圧を高くするために設けられ、第1のカスコード電圧Vcas1も適宜設定されている。即ち、出力端子103にアンダーシュートが発生したとき、PMOSトランジスタ111のドレイン電圧が十分高かければ、NMOSトランジスタ135は流れる電流によってPMOSトランジスタ120の電流を増加させることが出来る。
NMOSトランジスタ504は、NMOSトランジスタ112が飽和動作できるように、そのドレインの電圧を低くするために設けられ、第2のカスコード電圧Vcas2も適宜設定されている。即ち、出力端子103にオーバーシュートが発生したとき、NMOSトランジスタ112のドレイン電圧が十分低くければ、PMOSトランジスタ136は流れる電流によってPMOSトランジスタ120の電流を減少させることが出来る。
以上説明したように、図6のボルテージレギュレータは、出力電圧Voutに発生するオーバーシュートとアンダーシュートは従来の技術のような分圧抵抗を介さず直接出力変動検出回路130で検知することができる。このため、トランジスタのしきい値の温度変化が分圧抵抗で分圧比倍されず、高温や低温でオーバーシュートやアンダーシュートが大きくなる事を低減でき、広い温度範囲でオーバーシュートとアンダーシュートを改善することができる。また、分圧抵抗による遅延が発生しないためオーバーシュートやアンダーシュートの検出遅延が発生する事を防止でき、オーバーシュートやアンダーシュートが大きくなる事を防止できる。
更に、NMOSトランジスタ131やPMOSトランジスタ132に流れる電流を、ミラー回路を介さずにPMOSトランジスタ120へ伝えることが出来るので、この電流をより早く伝えることができる。従って、図2の回路構成に比べて、アンダーシュートやオーバーショートを速くの抑制することが出来るので、アンダーシュートやオーバーシュート電圧量を小さくすることが出来る。
また、図6の回路構成では、ミラー回路140、150が必要ないため、小型化できる、という効果もある。
以上説明したように、本実施形態のボルテージレギュレータは、出力電圧Voutに発生したオーバーシュートやアンダーシュートを広い温度範囲で改善することができ、オーバーシュートやアンダーシュートを検出する遅延時間を低減させ、負荷の電流変動が頻繁に起こっても消費電流が増加する事を防止できる。
100 電源端子
101 グラウンド端子
102、131、132 基準電圧端子
103 出力端子
110 エラーアンプ
130 出力変動検出回路
139 I−V変換回路
140、150 ミラー回路

Claims (8)

  1. エラーアンプと、出力トランジスタを備えるボルテージレギュレータにおいて、
    ゲートに基準電圧が入力され、ソースに出力電圧が入力された第一のトランジスタを備え、前記第一のトランジスタは前記出力電圧がイレギュラーな電圧になった時電流が流れ、前記第一のトランジスタに流れる電流に基づき前記出力トランジスタの電流が制御される事を特徴とするボルテージレギュレータ。
  2. 前記ボルテージレギュレータは、
    前記エラーアンプの出力で制御される電流と前記第一のトランジスタに流れる電流を基に前記出力トランジスタに流れる電流を制御するI−V変換回路を備える事を特徴とする請求項1に記載のボルテージレギュレータ。
  3. 前記I−V変換回路は、
    前記エラーアンプの出力で制御される第二のトランジスタを備え、前記第二のトランジスタに流れる電流を基に前記出力トランジスタに流れる電流を制御する事を特徴とする請求項2に記載のボルテージレギュレータ。
  4. 前記I−V変換回路は、
    前記第二のトランジスタに流れる電流と前記第一のトランジスタから流れる電流とを基にした電流を前記出力トランジスタに流す第三のトランジスタを備える事を特徴とする請求項3に記載のボルテージレギュレータ。
  5. 前記第二のトランジスタは、
    ゲートが前記エラーアンプの出力に接続され、ドレインが前記出力トランジスタのゲートに接続される事を特徴とする請求項3に記載のボルテージレギュレータ。
  6. 前記第三のトランジスタは、
    ゲート及びドレインが前記出力トランジスタのゲートに接続される事を特徴とする請求項4に記載のボルテージレギュレータ。
  7. 前記第一のトランジスタに流れる電流は、ミラー回路を介して前記I−V変換回路に伝えられる事を特徴とする請求項2に記載のボルテージレギュレータ。
  8. 前記I−V変換回路は、
    前記第二のトランジスタと第三のトランジスタの間にカスコードトランジスタを備える事を特徴とする請求項4または6に記載のボルテージレギュレータ。
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