JP6317269B2 - 定電圧生成回路 - Google Patents

Description

本発明は、定電圧生成回路に関する。

図１０は、定電圧生成回路の一従来例を示す回路図である。本従来例の定電圧生成回路２００は、ＥＤ型基準電圧源２１０と、バッファアンプ２２０と、を有して成る。ＥＤ型基準電圧源２１０は、デプレッション型のＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］２１１と、エンハンスメント型のＮＭＯＳＦＥＴ２１２とを用いた簡易な回路構成により、電源変動や温度変動などの影響を受けにくい所定の定電圧Ｖｒｅｇを生成する。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１１−０２９９１２号公報

しかしながら、ＥＤ型基準電圧源２１０は、その電流供給能力が乏しく、負荷３００に十分な電流を供給することができない。そのため、ＥＤ型基準電圧源２１０の後段には、電流供給能力の高いバッファアンプ２２０を設けることが一般的であり、回路規模の増大が招かれていた。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の問題点に鑑み、バッファアンプを要することなく電流供給能力を高めることのできる定電圧生成回路、並びに、これを用いた電源装置及び電子機器を提供することを目的とする。

本明細書中に開示されている定電圧生成回路は、電源端と接地端との間に直列接続されたデプレッション型の第１トランジスタとエンハンスメント型の第２トランジスタを用いて所定の定電圧を生成するＥＤ型基準電圧源と、ソースが前記定電圧の出力端に接続されてドレインが前記電源端または前記接地端に接続されてゲートが前記第１トランジスタと前記第２トランジスタとの接続ノードに接続された第３トランジスタとを有する構成（第１の構成）とされている。

なお、上記第１の構成から成る定電圧生成回路において、前記第３トランジスタは、前記第１トランジスタ及び前記第２トランジスタよりも大きい電流供給能力を備えている構成（第２の構成）にするとよい。

また、上記第２の構成から成る定電圧生成回路において、前記第１トランジスタ及び前記第２トランジスタは、いずれもＮチャネル型である構成（第３の構成）にするとよい。

また、上記第３の構成から成る定電圧生成回路において、前記第１トランジスタは、ドレインが前記電源端に接続されてソース及びゲートがいずれも前記第２トランジスタのドレインに接続されており、前記第２トランジスタは、ソースが前記接地端に接続されてゲートが前記定電圧の出力端に接続されている構成（第４の構成）にするとよい。

また、第４の構成から成る定電圧生成回路において、前記ＥＤ型基準電圧源は、前記定電圧の出力端と前記第２トランジスタのゲートとの間に接続された第１抵抗と、前記接地端と前記第２トランジスタのゲートとの間に接続された第２抵抗とをさらに含む構成（第５の構成）にするとよい。

また、第２の構成から成る定電圧生成回路において、前記第１トランジスタ及び前記第２トランジスタは、いずれもＰチャネル型である構成（第６の構成）にするとよい。

また、第６の構成から成る定電圧生成回路において、前記第１トランジスタは、ドレインが前記接地端に接続されてソース及びゲートがいずれも前記第２トランジスタのドレインに接続されており、前記第２トランジスタは、ソースが前記電源端に接続されてゲートが前記定電圧の出力端に接続されている構成（第７の構成）にするとよい。

また、第７の構成から成る定電圧生成回路において、前記ＥＤ型基準電圧源は、前記定電圧の出力端と前記第２トランジスタのゲートとの間に接続された第１抵抗と、前記電源端と前記第２トランジスタのゲートとの間に接続された第２抵抗とをさらに含む構成（第８の構成）にするとよい。

また、本明細書中に開示されている電源装置は、入力電圧から出力電圧を生成する出力回路と、前記出力電圧が所望値となるように前記出力回路を制御する制御回路と、前記制御回路に前記定電圧を供給する第１〜第８いずれかの構成から成る定電圧生成回路と、を有する構成（第９の構成）とされている。

また、本明細書中に開示されている電子機器は、第９の構成から成る電源装置を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、バッファアンプを要することなく電流供給能力を高めることのできる定電圧生成回路、並びに、これを用いた電源装置及び電子機器を提供することが可能となる。

定電圧生成回路１の第１実施形態を示す回路図 定電圧生成回路１の第２実施形態を示す回路図 定電圧生成回路１の第３実施形態を示す回路図 定電圧生成回路１の第４実施形態を示す回路図 定電圧生成回路１の第５実施形態を示す回路図 定電圧生成回路１の第６実施形態を示す回路図 電源装置１００の一構成例を示すブロック図 スマートフォンＡの外観図 タブレット端末Ｂの外観図 定電圧生成回路の一従来例を示す回路図

＜定電圧生成回路（第１実施形態）＞
図１は、定電圧生成回路１の第１実施形態を示す回路図である。第１実施形態の定電圧生成回路１は、ＥＤ型基準電圧源１０と、電流供給トランジスタ２０と、を有する。

ＥＤ型基準電圧源１０は、電源端（＝電源電圧Ｖｃｃの印加端）と接地端（＝接地電圧ＧＮＤの印加端）との間に直列接続されたデプレッション型のＮＭＯＳＦＥＴ１１（第１トランジスタに相当）とエンハンスメント型のＮＭＯＳＦＥＴ１２（第２トランジスタに相当）を用いて所定の定電圧Ｖｒｅｇを生成する。デプレッション型とは、ゲート・ソース間電圧が０Ｖであってもドレイン電流が流れるものを指す。一方、エンハンスメント型とは、ゲート・ソース間電圧が０Ｖであるときにはドレイン電流が流れないものを指す。

各素子間の接続関係について具体的に述べる。ＮＭＯＳＦＥＴ１１のドレインは、電源端に接続されている。ＮＭＯＳＦＥＴ１１のソース及びゲートは、いずれもＮＭＯＳＦＥＴ１２のドレインに接続されている。ＮＭＯＳＦＥＴ１２のソースは、接地端に接続されている。ＮＭＯＳＦＥＴ１２のゲートは、定電圧Ｖｒｅｇの出力端に接続されている。

上記構成から成るＥＤ型基準電圧源１０において、ＮＭＯＳＦＥＴ１１は、所定の駆動電流を生成する定電流源として機能する。ＮＭＯＳＦＥＴ１２は、ＮＭＯＳＦＥＴ１１から駆動電流の供給を受けて動作し、電源変動や温度変動などの影響を受けにくい所定の定電圧Ｖｒｅｇをゲートから出力する。なお、定電圧Ｖｒｅｇは、ＮＭＯＳＦＥＴ１２のゲート・ソース間電圧Ｖｇｓに相当する電圧値となる。

電流供給トランジスタ２０は、定電圧Ｖｒｅｇの出力端と接地端との間に接続された負荷２に対して、所望の出力電流Ｉｏを供給するためのＮＭＯＳＦＥＴ（第３トランジスタに相当）である。その接続関係について具体的に述べる。電流供給トランジスタ２０のソースは、定電圧Ｖｒｅｇの出力端に接続されている。電流供給トランジスタ２０のドレインは、電源端に接続されている。電流供給トランジスタ２０のゲートは、ＮＭＯＳＦＥＴ１１とＮＭＯＳＦＥＴ１２との接続ノードに接続されている。なお、電流供給トランジスタ２０は、エンハンスメント型及びデプレッション型のいずれであってもよい（本図ではエンハンスメント型のＮＭＯＳＦＥＴを採用）。

第１実施形態の定電圧生成回路１において、電源端から電流供給トランジスタ２０を介して負荷２に流れ込む出力電流Ｉｏは、電流供給トランジスタ２０のゲート・ソース間電圧に応じて変動する。すなわち、出力電流Ｉｏは、電流供給トランジスタ２０のゲート・ソース間電圧が高いほど大きくなり、逆に、電流供給トランジスタ２０のゲート・ソース間電圧が低いほど小さくなる。

なお、電流供給トランジスタ２０としては、ＮＭＯＳＦＥＴ１１やＮＭＯＳＦＥＴ１２よりも大きい電流供給能力を備えた素子を採用すればよい。このような構成であれば、バッファアンプ（図１０を参照）を要することなく、負荷２への電流供給能力を高めることができるので、定電圧生成回路１の回路規模を縮小することが可能となる。

＜定電圧生成回路（第２実施形態）＞
図２は、定電圧生成回路１の第２実施形態を示す回路図である。第２実施形態は、先の第１実施形態（図１）とほぼ同様の構成であるが、ＥＤ基準電圧源１０の構成要素として抵抗１３及び１４（抵抗値：Ｒ１３及びＲ１４）が追加されている点に差違を有する。

各素子間の接続関係について具体的に述べる。抵抗１３の第１端は、定電圧Ｖｒｅｇの出力端に接続されている。抵抗１３の第２端と抵抗１４の第１端は、いずれもＮＭＯＳＦＥＴ１２のゲートに接続されている。抵抗１４の第２端は、接地端に接続されている。

このように、第２実施形態の定電圧生成回路１では、定電圧Ｖｒｅｇの出力端とＮＭＯＳＦＥＴ１２のゲートとの間に、抵抗１３及び１４から成る分圧回路が接続されている。従って、定電圧Ｖｒｅｇは、ＮＭＯＳＦＥＴ１２のゲート・ソース間電圧Ｖｇｓに所定の利得α（＝（Ｒ１３＋Ｒ１４）／Ｒ１４）を乗じた電圧値（＝α×Ｖｇｓ）となる。すなわち、第２実施形態の定電圧生成回路１であれば、先の第１実施形態よりも高い定電圧Ｖｒｅｇ（＞Ｖｇｓ）を得ることが可能となる。

＜定電圧生成回路（第３実施形態）＞
図３は、定電圧生成回路１の第３実施形態を示す回路図である。第３実施形態は、先の第２実施形態（図２）とほぼ同様であるが、ＮＭＯＳＦＥＴの電流供給トランジスタ２０に代えて、ＰＭＯＳＦＥＴ［P-channel type MOSFET］の電流供給トランジスタ３０が採用されている点に差違を有する。

電流供給トランジスタ３０は、電源端と定電圧Ｖｒｅｇの出力端との間に接続された負荷２に対して、所望の出力電流Ｉｏを供給するためのＰＭＯＳＦＥＴである。その接続関係について具体的に述べる。電流供給トランジスタ３０のソースは、定電圧Ｖｒｅｇの出力端に接続されている。電流供給トランジスタ３０のドレインは、接地端に接続されている。電流供給トランジスタ３０のゲートは、ＮＭＯＳＦＥＴ１１とＮＭＯＳＦＥＴ１２との接続ノードに接続されている。なお、電流供給トランジスタ３０は、エンハンスメント型及びデプレッション型のいずれであってもよい（本図では、エンハンスメント型のＰＭＯＳＦＥＴを採用）。

第３実施形態の定電圧生成回路１であれば、先出の第１実施形態（図１）や第２実施形態（図２）と異なり、電源端から負荷２に向けて出力電流Ｉｏを流し込むのではなく、負荷２から接地端に向けて出力電流Ｉｏを引き込むことができる。従って、負荷２が電源端と定電圧Ｖｒｅｇの出力端との間に接続されている場合には、第３実施形態の構成を採用することにより、先の第１実施形態（図１）や第２実施形態（図２）と同様のメリットを享受することが可能となる。

＜定電圧生成回路（第４実施形態）＞
図４は、定電圧生成回路１の第４実施形態を示す回路図である。第４実施形態は、先の第３実施形態（図３）とほぼ同様であるが、デプレッション型のＮＭＯＳＦＥＴ１１とエンハンスメント型のＮＭＯＳＦＥＴ１２を用いたＥＤ型基準電圧源１０に代えて、デプレッション型のＰＭＯＳＦＥＴ４１（第１トランジスタに相当）とエンハンスメント型のＰＭＯＳＦＥＴ４２（第２トランジスタに相当）を用いたＥＤ型基準電圧源４０が採用されている点に差違を有する。

各素子間の接続関係について具体的に述べる。ＰＭＯＳＦＥＴ４１のドレインは、接地端に接続されている。ＰＭＯＳＦＥＴ４１のソース及びゲートは、いずれもＰＭＯＳＦＥＴ４２のドレインに接続されている。ＰＭＯＳＦＥＴ４２のソースは、電源端に接続されている。ＰＭＯＳＦＥＴ４２のゲートは、定電圧Ｖｒｅｇの出力端に接続されている。

上記構成から成るＥＤ型基準電圧源４０において、ＰＭＯＳＦＥＴ４１は、所定の駆動電流を生成する定電流源として機能する。ＰＭＯＳＦＥＴ４２は、ＰＭＯＳＦＥＴ４１から駆動電流の供給を受けて動作し、電源変動や温度変動などの影響を受けにくい所定の定電圧Ｖｒｅｇをゲートから出力する。

なお、定電圧Ｖｒｅｇは、電源電圧ＶｃｃからＰＭＯＳＦＥＴ４２のゲート・ソース間電圧Ｖｇｓを差し引いた電圧値（＝Ｖｃｃ−Ｖｇｓ）となる。このように、第４実施形態の定電圧生成回路１であれば、先の第１〜第３実施形態（図１〜図３）と異なり、ＧＮＤ基準ではなく、Ｖｃｃ基準の定電圧Ｖｒｅｇを生成することが可能となる。

＜定電圧生成回路（第５実施形態）＞
図５は、定電圧生成回路１の第５実施形態を示す回路図である。第５実施形態は、先の第４実施形態（図４）とほぼ同様の構成であるが、ＥＤ基準電圧源１０の構成要素として抵抗４３及び４４（抵抗値：Ｒ４３及びＲ４４）が追加されている点に差違を有する。

各素子間の接続関係について具体的に述べる。抵抗４３の第１端は、定電圧Ｖｒｅｇの出力端に接続されている。抵抗４３の第２端と抵抗４４の第１端は、いずれもＰＭＯＳＦＥＴ４２のゲートに接続されている。抵抗４４の第２端は、電源端に接続されている。

このように、第５実施形態の定電圧生成回路１では、定電圧Ｖｒｅｇの出力端とＰＭＯＳＦＥＴ４２のゲートとの間に、抵抗４３及び４４から成る分圧回路が接続されている。従って、定電圧Ｖｒｅｇは、電源電圧Ｖｃｃから、ＰＭＯＳＦＥＴ４２のゲート・ソース間電圧Ｖｇｓに所定の利得β（＝（Ｒ４３＋Ｒ４４）／Ｒ４４）を乗じた電圧を差し引いた電圧値（＝Ｖｃｃ−β×Ｖｇｓ）となる。すなわち、第５実施形態の定電圧生成回路１であれば、先の第４実施形態よりも低い定電圧Ｖｒｅｇ（＜Ｖｃｃ−Ｖｇｓ）を得ることが可能となる。

＜定電圧生成回路（第６実施形態）＞
図６は、定電圧生成回路１の第６実施形態を示す回路図である。第６実施形態は、先の第５実施形態（図５）とほぼ同様であるが、ＰＭＯＳＦＥＴの電流供給トランジスタ３０に代えて、ＮＭＯＳＦＥＴの電流供給トランジスタ２０が採用されている点に差がある。

電流供給トランジスタ２０は、先の第１実施形態（図１）や第２実施形態（図２）と同様、電源端と定電圧Ｖｒｅｇの出力端との間に接続された負荷２に対して、所望の出力電流Ｉｏを供給するためのＮＭＯＳＦＥＴである。その接続関係について具体的に述べる。電流供給トランジスタ２０のソースは、定電圧Ｖｒｅｇの出力端に接続されている。電流供給トランジスタ２０のドレインは、電源端に接続されている。電流供給トランジスタ２０のゲートは、ＰＭＯＳＦＥＴ４１とＰＭＯＳＦＥＴ４２との接続ノードに接続されている。なお、電流供給トランジスタ２０は、エンハンスメント型及びデプレッション型のいずれであってもよい（本図では、エンハンスメント型のＮＭＯＳＦＥＴを採用）。

第６実施形態の定電圧生成回路１であれば、先出の第４実施形態（図４）や第５実施形態（図５）と異なり、負荷２から接地端に向けて出力電流Ｉｏを引き込むのではなく、電源端から負荷２に向けて出力電流Ｉｏを流し込むことができる。従って、負荷２が定電圧Ｖｒｅｇの出力端と接地端との間に接続されている場合には、第６実施形態の構成を採用することにより、先の第４実施形態（図４）や第５実施形態（図５）と同様のメリットを享受することが可能となる。

＜電源装置＞
図７は、電源装置１００の一構成例を示すブロック図である。本構成例の電源装置１００は、出力回路１１０と、制御回路１２０と、定電圧生成回路１３０と、を有する。

出力回路１１０は、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成する降圧型スイッチング出力段であり、出力トランジスタ（ＰＭＯＳＦＥＴ）１１１と、同期整流トランジスタ（ＮＭＯＳＦＥＴ）１１２と、インダクタ１１３と、キャパシタ１１４と、ドライバ１１５と、を含む。

出力トランジスタ１１１のソースは、入力電圧Ｖｉｎの入力端に接続されている。出力トランジスタ１１１と同期整流トランジスタ１１２の各ドレインは、いずれもインダクタ１１３の第１端に接続されている。同期整流トランジスタ１１２のソースは、接地端に接続されている。出力トランジスタ１１１と同期整流トランジスタ１１２の各ゲートは、それぞれドライバ１１５に接続されている。インダクタ１１３の第２端とキャパシタ１１４の第１端は、いずれも出力電圧Ｖｏｕｔの出力端に接続されている。キャパシタ１１４の第２端は、接地端に接続されている。

出力トランジスタ１１１及び同期整流トランジスタ１１２は、ドライバ１１５によって相補的に駆動されるスイッチ素子である。本明細書中における「相補的」とは、各々のオン／オフ状態が完全に逆転している場合のほか、貫通電流を防止するために両トランジスタの同時オフ期間（いわゆるデッドタイム）が設けられている場合も含んでいる。

インダクタ１１３及びキャパシタ１１４は、出力トランジスタ１１１と同期整流トランジスタ１１２との接続ノードに現れる矩形波状のスイッチ電圧Ｖｓｗを整流ないし平滑することにより、出力電圧Ｖｏｕｔを生成する整流平滑回路として機能する。

ドライバ１１５は、入力電圧Ｖｉｎの供給を受けて動作し、制御回路１２０の指示に応じて出力トランジスタ１１１と同期整流トランジスタ１１２のゲート信号を生成する。

なお、本図では、出力トランジスタ１１１としてＰＭＯＳＦＥＴを用い、同期整流トランジスタ１１２としてＮＭＯＳＦＥＴを用いた例を挙げたが、出力トランジスタ１１１としてＮＭＯＳＦＥＴを用いてもよいし、或いは、同期整流トランジスタ１１２に代えて整流ダイオードを用いてもよい。また、出力回路１１０の出力形式は何らこれに限定されるものではなく、昇圧型、昇降圧型、または、極性反転型のスイッチング出力段を採用してもよいし、若しくは、スイッチング出力段に代えてリニア出力段を採用してもよい。

制御回路１２０は、定電圧Ｖｒｅｇの供給を受けて動作し、出力電圧Ｖｏｕｔが所望値となるように出力回路１１０を出力帰還制御を行う。なお、出力帰還方式については、ＰＷＭ［pulse width modulation］方式やＰＦＭ［pulse frequency modulation］方式などの周知技術を適用すればよいので、詳細な説明は割愛する。

定電圧生成回路１３０は、制御回路１２０に定電圧Ｖｒｅｇを供給する回路部である。なお、定電圧生成回路１３０として、先述の定電圧生成回路１を適用することにより、電源装置１の回路規模を縮小することが可能となる。

＜電子機器＞
図８及び図９は、それぞれ、スマートフォンＡ及びタブレット端末Ｂの外観図である。スマートフォンＡ及びタブレット端末Ｂは、先述の電源装置１００が搭載される電子機器の一具体例である。ただし、電源装置１００の搭載対象については、何らこれに限定されるものではなく、例えば、その小型・軽薄化が要求される電子機器全般（ノートパソコンや携帯ゲーム機など）に広く適用することが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている定電圧生成回路は、例えば、電子機器の内部電源として利用することが可能である。

１ 定電圧生成回路
２ 負荷
１０ ＥＤ型基準電圧源
１１ デプレッション型ＮＭＯＳＦＥＴ
１２ エンハンスメント型ＮＭＯＳＦＥＴ
１３、１４ 抵抗
２０ 電流供給トランジスタ（ＮＭＯＳＦＥＴ）
３０ 電流供給トランジスタ（ＰＭＯＳＦＥＴ）
４０ ＥＤ型基準電圧源
４１ デプレッション型ＰＭＯＳＦＥＴ
４２ エンハンスメント型ＰＭＯＳＦＥＴ
４３、４４ 抵抗
１００ 電源装置
１１０ 出力回路
１１１ 出力トランジスタ（ＰＭＯＳＦＥＴ）
１１２ 同期整流トランジスタ（ＮＭＯＳＦＥＴ）
１１３ インダクタ
１１４ キャパシタ
１１５ ドライバ
１２０ 制御回路
１３０ 定電圧生成回路
Ａ スマートフォン
Ｂ タブレット端末

Claims (10)

1. 電源端と接地端との間に直列接続されたデプレッション型の第１トランジスタとエンハンスメント型の第２トランジスタを用いて所定の定電圧を生成するＥＤ型基準電圧源と、
   ソースが前記定電圧の出力端に接続されてドレインが前記電源端または前記接地端に接続されてゲートが前記第１トランジスタと前記第２トランジスタとの接続ノードに接続された第３トランジスタと、
   を有することを特徴とする定電圧生成回路。
2. 前記第３トランジスタは、前記第１トランジスタ及び前記第２トランジスタよりも大きい電流供給能力を備えていることを特徴とする請求項１に記載の定電圧生成回路。
3. 前記第１トランジスタ及び前記第２トランジスタは、いずれもＮチャネル型であることを特徴とする請求項２に記載の定電圧生成回路。
4. 前記第１トランジスタは、ドレインが前記電源端に接続されてソース及びゲートがいずれも前記第２トランジスタのドレインに接続されており、前記第２トランジスタは、ソースが前記接地端に接続されてゲートが前記定電圧の出力端に接続されていることを特徴とする請求項３に記載の定電圧生成回路。
5. 前記ＥＤ型基準電圧源は、前記定電圧の出力端と前記第２トランジスタのゲートとの間に接続された第１抵抗と、前記接地端と前記第２トランジスタのゲートとの間に接続された第２抵抗と、をさらに含むことを特徴とする請求項４に記載の定電圧生成回路。
6. 前記第１トランジスタ及び前記第２トランジスタは、いずれもＰチャネル型であることを特徴とする請求項２に記載の定電圧生成回路。
7. 前記第１トランジスタは、ドレインが前記接地端に接続されてソース及びゲートがいずれも前記第２トランジスタのドレインに接続されており、前記第２トランジスタは、ソースが前記電源端に接続されてゲートが前記定電圧の出力端に接続されていることを特徴とする請求項６に記載の定電圧生成回路。
8. 前記ＥＤ型基準電圧源は、前記定電圧の出力端と前記第２トランジスタのゲートとの間に接続された第１抵抗と、前記電源端と前記第２トランジスタのゲートとの間に接続された第２抵抗と、をさらに含むことを特徴とする請求項７に記載の定電圧生成回路。
9. 入力電圧から出力電圧を生成する出力回路と、
   前記出力電圧が所望値となるように前記出力回路を制御する制御回路と、
   前記制御回路に前記定電圧を供給する請求項１〜請求項８のいずれか一項に記載の定電圧生成回路と、
   を有することを特徴とする電源装置。
10. 請求項９に記載の電源装置を有することを特徴とする電子機器。

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