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JP6317269B2 - 定電圧生成回路 - Google Patents

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Description

本発明は、定電圧生成回路に関する。
図10は、定電圧生成回路の一従来例を示す回路図である。本従来例の定電圧生成回路200は、ED型基準電圧源210と、バッファアンプ220と、を有して成る。ED型基準電圧源210は、デプレッション型のNMOSFET[N-channel type metal oxide semiconductor field effect transistor]211と、エンハンスメント型のNMOSFET212とを用いた簡易な回路構成により、電源変動や温度変動などの影響を受けにくい所定の定電圧Vregを生成する。
なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。
特開2011−029912号公報
しかしながら、ED型基準電圧源210は、その電流供給能力が乏しく、負荷300に十分な電流を供給することができない。そのため、ED型基準電圧源210の後段には、電流供給能力の高いバッファアンプ220を設けることが一般的であり、回路規模の増大が招かれていた。
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の問題点に鑑み、バッファアンプを要することなく電流供給能力を高めることのできる定電圧生成回路、並びに、これを用いた電源装置及び電子機器を提供することを目的とする。
本明細書中に開示されている定電圧生成回路は、電源端と接地端との間に直列接続されたデプレッション型の第1トランジスタとエンハンスメント型の第2トランジスタを用いて所定の定電圧を生成するED型基準電圧源と、ソースが前記定電圧の出力端に接続されてドレインが前記電源端または前記接地端に接続されてゲートが前記第1トランジスタと前記第2トランジスタとの接続ノードに接続された第3トランジスタとを有する構成(第1の構成)とされている。
なお、上記第1の構成から成る定電圧生成回路において、前記第3トランジスタは、前記第1トランジスタ及び前記第2トランジスタよりも大きい電流供給能力を備えている構成(第2の構成)にするとよい。
また、上記第2の構成から成る定電圧生成回路において、前記第1トランジスタ及び前記第2トランジスタは、いずれもNチャネル型である構成(第3の構成)にするとよい。
また、上記第3の構成から成る定電圧生成回路において、前記第1トランジスタは、ドレインが前記電源端に接続されてソース及びゲートがいずれも前記第2トランジスタのドレインに接続されており、前記第2トランジスタは、ソースが前記接地端に接続されてゲートが前記定電圧の出力端に接続されている構成(第4の構成)にするとよい。
また、第4の構成から成る定電圧生成回路において、前記ED型基準電圧源は、前記定電圧の出力端と前記第2トランジスタのゲートとの間に接続された第1抵抗と、前記接地端と前記第2トランジスタのゲートとの間に接続された第2抵抗とをさらに含む構成(第5の構成)にするとよい。
また、第2の構成から成る定電圧生成回路において、前記第1トランジスタ及び前記第2トランジスタは、いずれもPチャネル型である構成(第6の構成)にするとよい。
また、第6の構成から成る定電圧生成回路において、前記第1トランジスタは、ドレインが前記接地端に接続されてソース及びゲートがいずれも前記第2トランジスタのドレインに接続されており、前記第2トランジスタは、ソースが前記電源端に接続されてゲートが前記定電圧の出力端に接続されている構成(第7の構成)にするとよい。
また、第7の構成から成る定電圧生成回路において、前記ED型基準電圧源は、前記定電圧の出力端と前記第2トランジスタのゲートとの間に接続された第1抵抗と、前記電源端と前記第2トランジスタのゲートとの間に接続された第2抵抗とをさらに含む構成(第8の構成)にするとよい。
また、本明細書中に開示されている電源装置は、入力電圧から出力電圧を生成する出力回路と、前記出力電圧が所望値となるように前記出力回路を制御する制御回路と、前記制御回路に前記定電圧を供給する第1〜第8いずれかの構成から成る定電圧生成回路と、を有する構成(第9の構成)とされている。
また、本明細書中に開示されている電子機器は、第9の構成から成る電源装置を有する構成(第10の構成)とされている。
本明細書中に開示されている発明によれば、バッファアンプを要することなく電流供給能力を高めることのできる定電圧生成回路、並びに、これを用いた電源装置及び電子機器を提供することが可能となる。
定電圧生成回路1の第1実施形態を示す回路図 定電圧生成回路1の第2実施形態を示す回路図 定電圧生成回路1の第3実施形態を示す回路図 定電圧生成回路1の第4実施形態を示す回路図 定電圧生成回路1の第5実施形態を示す回路図 定電圧生成回路1の第6実施形態を示す回路図 電源装置100の一構成例を示すブロック図 スマートフォンAの外観図 タブレット端末Bの外観図 定電圧生成回路の一従来例を示す回路図
<定電圧生成回路(第1実施形態)>
図1は、定電圧生成回路1の第1実施形態を示す回路図である。第1実施形態の定電圧生成回路1は、ED型基準電圧源10と、電流供給トランジスタ20と、を有する。
ED型基準電圧源10は、電源端(=電源電圧Vccの印加端)と接地端(=接地電圧GNDの印加端)との間に直列接続されたデプレッション型のNMOSFET11(第1トランジスタに相当)とエンハンスメント型のNMOSFET12(第2トランジスタに相当)を用いて所定の定電圧Vregを生成する。デプレッション型とは、ゲート・ソース間電圧が0Vであってもドレイン電流が流れるものを指す。一方、エンハンスメント型とは、ゲート・ソース間電圧が0Vであるときにはドレイン電流が流れないものを指す。
各素子間の接続関係について具体的に述べる。NMOSFET11のドレインは、電源端に接続されている。NMOSFET11のソース及びゲートは、いずれもNMOSFET12のドレインに接続されている。NMOSFET12のソースは、接地端に接続されている。NMOSFET12のゲートは、定電圧Vregの出力端に接続されている。
上記構成から成るED型基準電圧源10において、NMOSFET11は、所定の駆動電流を生成する定電流源として機能する。NMOSFET12は、NMOSFET11から駆動電流の供給を受けて動作し、電源変動や温度変動などの影響を受けにくい所定の定電圧Vregをゲートから出力する。なお、定電圧Vregは、NMOSFET12のゲート・ソース間電圧Vgsに相当する電圧値となる。
電流供給トランジスタ20は、定電圧Vregの出力端と接地端との間に接続された負荷2に対して、所望の出力電流Ioを供給するためのNMOSFET(第3トランジスタに相当)である。その接続関係について具体的に述べる。電流供給トランジスタ20のソースは、定電圧Vregの出力端に接続されている。電流供給トランジスタ20のドレインは、電源端に接続されている。電流供給トランジスタ20のゲートは、NMOSFET11とNMOSFET12との接続ノードに接続されている。なお、電流供給トランジスタ20は、エンハンスメント型及びデプレッション型のいずれであってもよい(本図ではエンハンスメント型のNMOSFETを採用)。
第1実施形態の定電圧生成回路1において、電源端から電流供給トランジスタ20を介して負荷2に流れ込む出力電流Ioは、電流供給トランジスタ20のゲート・ソース間電圧に応じて変動する。すなわち、出力電流Ioは、電流供給トランジスタ20のゲート・ソース間電圧が高いほど大きくなり、逆に、電流供給トランジスタ20のゲート・ソース間電圧が低いほど小さくなる。
なお、電流供給トランジスタ20としては、NMOSFET11やNMOSFET12よりも大きい電流供給能力を備えた素子を採用すればよい。このような構成であれば、バッファアンプ(図10を参照)を要することなく、負荷2への電流供給能力を高めることができるので、定電圧生成回路1の回路規模を縮小することが可能となる。
<定電圧生成回路(第2実施形態)>
図2は、定電圧生成回路1の第2実施形態を示す回路図である。第2実施形態は、先の第1実施形態(図1)とほぼ同様の構成であるが、ED基準電圧源10の構成要素として抵抗13及び14(抵抗値:R13及びR14)が追加されている点に差違を有する。
各素子間の接続関係について具体的に述べる。抵抗13の第1端は、定電圧Vregの出力端に接続されている。抵抗13の第2端と抵抗14の第1端は、いずれもNMOSFET12のゲートに接続されている。抵抗14の第2端は、接地端に接続されている。
このように、第2実施形態の定電圧生成回路1では、定電圧Vregの出力端とNMOSFET12のゲートとの間に、抵抗13及び14から成る分圧回路が接続されている。従って、定電圧Vregは、NMOSFET12のゲート・ソース間電圧Vgsに所定の利得α(=(R13+R14)/R14)を乗じた電圧値(=α×Vgs)となる。すなわち、第2実施形態の定電圧生成回路1であれば、先の第1実施形態よりも高い定電圧Vreg(>Vgs)を得ることが可能となる。
<定電圧生成回路(第3実施形態)>
図3は、定電圧生成回路1の第3実施形態を示す回路図である。第3実施形態は、先の第2実施形態(図2)とほぼ同様であるが、NMOSFETの電流供給トランジスタ20に代えて、PMOSFET[P-channel type MOSFET]の電流供給トランジスタ30が採用されている点に差違を有する。
電流供給トランジスタ30は、電源端と定電圧Vregの出力端との間に接続された負荷2に対して、所望の出力電流Ioを供給するためのPMOSFETである。その接続関係について具体的に述べる。電流供給トランジスタ30のソースは、定電圧Vregの出力端に接続されている。電流供給トランジスタ30のドレインは、接地端に接続されている。電流供給トランジスタ30のゲートは、NMOSFET11とNMOSFET12との接続ノードに接続されている。なお、電流供給トランジスタ30は、エンハンスメント型及びデプレッション型のいずれであってもよい(本図では、エンハンスメント型のPMOSFETを採用)。
第3実施形態の定電圧生成回路1であれば、先出の第1実施形態(図1)や第2実施形態(図2)と異なり、電源端から負荷2に向けて出力電流Ioを流し込むのではなく、負荷2から接地端に向けて出力電流Ioを引き込むことができる。従って、負荷2が電源端と定電圧Vregの出力端との間に接続されている場合には、第3実施形態の構成を採用することにより、先の第1実施形態(図1)や第2実施形態(図2)と同様のメリットを享受することが可能となる。
<定電圧生成回路(第4実施形態)>
図4は、定電圧生成回路1の第4実施形態を示す回路図である。第4実施形態は、先の第3実施形態(図3)とほぼ同様であるが、デプレッション型のNMOSFET11とエンハンスメント型のNMOSFET12を用いたED型基準電圧源10に代えて、デプレッション型のPMOSFET41(第1トランジスタに相当)とエンハンスメント型のPMOSFET42(第2トランジスタに相当)を用いたED型基準電圧源40が採用されている点に差違を有する。
各素子間の接続関係について具体的に述べる。PMOSFET41のドレインは、接地端に接続されている。PMOSFET41のソース及びゲートは、いずれもPMOSFET42のドレインに接続されている。PMOSFET42のソースは、電源端に接続されている。PMOSFET42のゲートは、定電圧Vregの出力端に接続されている。
上記構成から成るED型基準電圧源40において、PMOSFET41は、所定の駆動電流を生成する定電流源として機能する。PMOSFET42は、PMOSFET41から駆動電流の供給を受けて動作し、電源変動や温度変動などの影響を受けにくい所定の定電圧Vregをゲートから出力する。
なお、定電圧Vregは、電源電圧VccからPMOSFET42のゲート・ソース間電圧Vgsを差し引いた電圧値(=Vcc−Vgs)となる。このように、第4実施形態の定電圧生成回路1であれば、先の第1〜第3実施形態(図1〜図3)と異なり、GND基準ではなく、Vcc基準の定電圧Vregを生成することが可能となる。
<定電圧生成回路(第5実施形態)>
図5は、定電圧生成回路1の第5実施形態を示す回路図である。第5実施形態は、先の第4実施形態(図4)とほぼ同様の構成であるが、ED基準電圧源10の構成要素として抵抗43及び44(抵抗値:R43及びR44)が追加されている点に差違を有する。
各素子間の接続関係について具体的に述べる。抵抗43の第1端は、定電圧Vregの出力端に接続されている。抵抗43の第2端と抵抗44の第1端は、いずれもPMOSFET42のゲートに接続されている。抵抗44の第2端は、電源端に接続されている。
このように、第5実施形態の定電圧生成回路1では、定電圧Vregの出力端とPMOSFET42のゲートとの間に、抵抗43及び44から成る分圧回路が接続されている。従って、定電圧Vregは、電源電圧Vccから、PMOSFET42のゲート・ソース間電圧Vgsに所定の利得β(=(R43+R44)/R44)を乗じた電圧を差し引いた電圧値(=Vcc−β×Vgs)となる。すなわち、第5実施形態の定電圧生成回路1であれば、先の第4実施形態よりも低い定電圧Vreg(<Vcc−Vgs)を得ることが可能となる。
<定電圧生成回路(第6実施形態)>
図6は、定電圧生成回路1の第6実施形態を示す回路図である。第6実施形態は、先の第5実施形態(図5)とほぼ同様であるが、PMOSFETの電流供給トランジスタ30に代えて、NMOSFETの電流供給トランジスタ20が採用されている点に差がある。
電流供給トランジスタ20は、先の第1実施形態(図1)や第2実施形態(図2)と同様、電源端と定電圧Vregの出力端との間に接続された負荷2に対して、所望の出力電流Ioを供給するためのNMOSFETである。その接続関係について具体的に述べる。電流供給トランジスタ20のソースは、定電圧Vregの出力端に接続されている。電流供給トランジスタ20のドレインは、電源端に接続されている。電流供給トランジスタ20のゲートは、PMOSFET41とPMOSFET42との接続ノードに接続されている。なお、電流供給トランジスタ20は、エンハンスメント型及びデプレッション型のいずれであってもよい(本図では、エンハンスメント型のNMOSFETを採用)。
第6実施形態の定電圧生成回路1であれば、先出の第4実施形態(図4)や第5実施形態(図5)と異なり、負荷2から接地端に向けて出力電流Ioを引き込むのではなく、電源端から負荷2に向けて出力電流Ioを流し込むことができる。従って、負荷2が定電圧Vregの出力端と接地端との間に接続されている場合には、第6実施形態の構成を採用することにより、先の第4実施形態(図4)や第5実施形態(図5)と同様のメリットを享受することが可能となる。
<電源装置>
図7は、電源装置100の一構成例を示すブロック図である。本構成例の電源装置100は、出力回路110と、制御回路120と、定電圧生成回路130と、を有する。
出力回路110は、入力電圧Vinを降圧して出力電圧Voutを生成する降圧型スイッチング出力段であり、出力トランジスタ(PMOSFET)111と、同期整流トランジスタ(NMOSFET)112と、インダクタ113と、キャパシタ114と、ドライバ115と、を含む。
出力トランジスタ111のソースは、入力電圧Vinの入力端に接続されている。出力トランジスタ111と同期整流トランジスタ112の各ドレインは、いずれもインダクタ113の第1端に接続されている。同期整流トランジスタ112のソースは、接地端に接続されている。出力トランジスタ111と同期整流トランジスタ112の各ゲートは、それぞれドライバ115に接続されている。インダクタ113の第2端とキャパシタ114の第1端は、いずれも出力電圧Voutの出力端に接続されている。キャパシタ114の第2端は、接地端に接続されている。
出力トランジスタ111及び同期整流トランジスタ112は、ドライバ115によって相補的に駆動されるスイッチ素子である。本明細書中における「相補的」とは、各々のオン/オフ状態が完全に逆転している場合のほか、貫通電流を防止するために両トランジスタの同時オフ期間(いわゆるデッドタイム)が設けられている場合も含んでいる。
インダクタ113及びキャパシタ114は、出力トランジスタ111と同期整流トランジスタ112との接続ノードに現れる矩形波状のスイッチ電圧Vswを整流ないし平滑することにより、出力電圧Voutを生成する整流平滑回路として機能する。
ドライバ115は、入力電圧Vinの供給を受けて動作し、制御回路120の指示に応じて出力トランジスタ111と同期整流トランジスタ112のゲート信号を生成する。
なお、本図では、出力トランジスタ111としてPMOSFETを用い、同期整流トランジスタ112としてNMOSFETを用いた例を挙げたが、出力トランジスタ111としてNMOSFETを用いてもよいし、或いは、同期整流トランジスタ112に代えて整流ダイオードを用いてもよい。また、出力回路110の出力形式は何らこれに限定されるものではなく、昇圧型、昇降圧型、または、極性反転型のスイッチング出力段を採用してもよいし、若しくは、スイッチング出力段に代えてリニア出力段を採用してもよい。
制御回路120は、定電圧Vregの供給を受けて動作し、出力電圧Voutが所望値となるように出力回路110を出力帰還制御を行う。なお、出力帰還方式については、PWM[pulse width modulation]方式やPFM[pulse frequency modulation]方式などの周知技術を適用すればよいので、詳細な説明は割愛する。
定電圧生成回路130は、制御回路120に定電圧Vregを供給する回路部である。なお、定電圧生成回路130として、先述の定電圧生成回路1を適用することにより、電源装置1の回路規模を縮小することが可能となる。
<電子機器>
図8及び図9は、それぞれ、スマートフォンA及びタブレット端末Bの外観図である。スマートフォンA及びタブレット端末Bは、先述の電源装置100が搭載される電子機器の一具体例である。ただし、電源装置100の搭載対象については、何らこれに限定されるものではなく、例えば、その小型・軽薄化が要求される電子機器全般(ノートパソコンや携帯ゲーム機など)に広く適用することが可能である。
<その他の変形例>
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている定電圧生成回路は、例えば、電子機器の内部電源として利用することが可能である。
1 定電圧生成回路
2 負荷
10 ED型基準電圧源
11 デプレッション型NMOSFET
12 エンハンスメント型NMOSFET
13、14 抵抗
20 電流供給トランジスタ(NMOSFET)
30 電流供給トランジスタ(PMOSFET)
40 ED型基準電圧源
41 デプレッション型PMOSFET
42 エンハンスメント型PMOSFET
43、44 抵抗
100 電源装置
110 出力回路
111 出力トランジスタ(PMOSFET)
112 同期整流トランジスタ(NMOSFET)
113 インダクタ
114 キャパシタ
115 ドライバ
120 制御回路
130 定電圧生成回路
A スマートフォン
B タブレット端末

Claims (10)

  1. 電源端と接地端との間に直列接続されたデプレッション型の第1トランジスタとエンハンスメント型の第2トランジスタを用いて所定の定電圧を生成するED型基準電圧源と、
    ソースが前記定電圧の出力端に接続されてドレインが前記電源端または前記接地端に接続されてゲートが前記第1トランジスタと前記第2トランジスタとの接続ノードに接続された第3トランジスタと、
    を有することを特徴とする定電圧生成回路。
  2. 前記第3トランジスタは、前記第1トランジスタ及び前記第2トランジスタよりも大きい電流供給能力を備えていることを特徴とする請求項1に記載の定電圧生成回路。
  3. 前記第1トランジスタ及び前記第2トランジスタは、いずれもNチャネル型であることを特徴とする請求項2に記載の定電圧生成回路。
  4. 前記第1トランジスタは、ドレインが前記電源端に接続されてソース及びゲートがいずれも前記第2トランジスタのドレインに接続されており、前記第2トランジスタは、ソースが前記接地端に接続されてゲートが前記定電圧の出力端に接続されていることを特徴とする請求項3に記載の定電圧生成回路。
  5. 前記ED型基準電圧源は、前記定電圧の出力端と前記第2トランジスタのゲートとの間に接続された第1抵抗と、前記接地端と前記第2トランジスタのゲートとの間に接続された第2抵抗と、をさらに含むことを特徴とする請求項4に記載の定電圧生成回路。
  6. 前記第1トランジスタ及び前記第2トランジスタは、いずれもPチャネル型であることを特徴とする請求項2に記載の定電圧生成回路。
  7. 前記第1トランジスタは、ドレインが前記接地端に接続されてソース及びゲートがいずれも前記第2トランジスタのドレインに接続されており、前記第2トランジスタは、ソースが前記電源端に接続されてゲートが前記定電圧の出力端に接続されていることを特徴とする請求項6に記載の定電圧生成回路。
  8. 前記ED型基準電圧源は、前記定電圧の出力端と前記第2トランジスタのゲートとの間に接続された第1抵抗と、前記電源端と前記第2トランジスタのゲートとの間に接続された第2抵抗と、をさらに含むことを特徴とする請求項7に記載の定電圧生成回路。
  9. 入力電圧から出力電圧を生成する出力回路と、
    前記出力電圧が所望値となるように前記出力回路を制御する制御回路と、
    前記制御回路に前記定電圧を供給する請求項1〜請求項8のいずれか一項に記載の定電圧生成回路と、
    を有することを特徴とする電源装置。
  10. 請求項9に記載の電源装置を有することを特徴とする電子機器。
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