JP4703406B2 - 基準電圧発生回路および半導体集積装置 - Google Patents

Description

本発明は、基準電圧発生回路および半導体集積装置に関する。

近年、携帯電話などのモバイル機器の普及に伴い、論理回路等の誤動作を防止するために電源電圧変動除去比（電源電圧の変動に対する基準電圧の変動比率）の高い基準電圧発生回路が要求されている。

従来、この要求に用いられる基準電圧発生回路として、第１デプレッション型ＭＯＳトランジスタと、エンハンスメント型ＭＯＳトランジスタと、第２デプレッション型ＭＯＳトランジスタとを直列に接続した回路が知られている（例えば、特許文献１参照）。

特許文献１に開示された基準電圧発生回路では、第１デプレッション型ＭＯＳトランジスタはドレインが第２デプレッション型ＭＯＳトランジスタのソースに接続され、ゲートとソースが短絡されている。エンハンスメント型ＭＯＳトランジスタはドレインが第１デプレッション型ＭＯＳトランジスタのソースに接続され、ゲートとドレインが短絡され、ソースが第１電位に接続されている。第２デプレッション型ＭＯＳトランジスタはドレインが第２電位に接続され、ゲートとソースが短絡されている。
更に、第１および第２デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタのバックゲートは、第１電位にそれぞれ接続されている。

第１デプレッション型ＭＯＳトランジスタで回路電流を決定し、ドレインとゲートが短絡されたエンハンスメント型ＭＯＳトランジスタに決定された電流を流して基準電圧を発生させている。
第２デプレッション型ＭＯＳトランジスタは、バックゲートの電位を接地電位に固定することにより低周波での電源電圧変動除去比を向上させている。

然しながら、特許文献１に開示された基準電圧発生回路は、第２デプレッション型ＭＯＳトランジスタのゲートとソースが短絡されているので、電源電圧に重畳した高周波の変動成分が第２デプレッション型ＭＯＳトランジスタのドレイン・ゲート間の寄生容量を介して基準電圧の出力端に達する。

その結果、周波数が高くなるにつれて電源電圧変動除去比が低下し、高周波領域において十分な電源電圧変動除去比が得られないという問題がある。
特開平１１−１３５７３２号公報

本発明は、十分な電源電圧変動除去比が得られる基準電圧発生回路および半導体集積装置を提供する。

本発明の一態様の基準電圧発生回路は、ドレインが第１の電位に接続されたデプレッション型の第１絶縁ゲート電界効果トランジスタと、ドレインが前記第１絶縁ゲート電界効果トランジスタのソースに接続され、ゲートがソースに接続されたデプレッション型の第２絶縁ゲート電界効果トランジスタと、ドレインが前記第２絶縁ゲート電界効果トランジスタのソースに接続され、ゲートがドレインに短絡接続され、ソースが第２の電位に接続されたエンハンスメント型の第３絶縁ゲート電界効果トランジスタと、ドレインが前記第１の電位に接続され、ゲートが前記第１絶縁ゲート電界効果トランジスタのゲートに接続され、ソースがゲートに接続されたデプレッション型の第４絶縁ゲート電界効果トランジスタと、ドレインが前記第４絶縁ゲート電界効果トランジスタのソースに接続され、ゲートが前記第３絶縁ゲート電界効果トランジスタのゲートに接続され、ソースが前記第２の電位に接続されたエンハンスメント型の第５絶縁ゲート電界効果トランジスタと、を具備することを特徴としている。

本発明の一態様の半導体集積装置は、少なくとも、ドレインが第１の電位に接続されたデプレッション型の第１絶縁ゲート電界効果トランジスタと、ドレインが前記第１絶縁ゲート電界効果トランジスタのソースに接続され、ゲートがソースに接続されたデプレッション型の第２絶縁ゲート電界効果トランジスタと、ドレインが前記第２絶縁ゲート電界効果トランジスタのソースに接続され、ゲートがドレインに短絡接続され、ソースが第２の電位に接続されたエンハンスメント型の第３絶縁ゲート電界効果トランジスタと、ドレインが前記第１の電位に接続され、ゲートが前記第１絶縁ゲート電界効果トランジスタのゲートに接続され、ソースがゲートに接続されたデプレッション型の第４絶縁ゲート電界効果トランジスタと、ドレインが前記第４絶縁ゲート電界効果トランジスタのソースに接続され、ゲートが前記第３絶縁ゲート電界効果トランジスタのゲートに接続され、ソースが前記第２の電位に接続されたエンハンスメント型の第５絶縁ゲート電界効果トランジスタと、が同一チップ上に集積して形成されていることを特徴としている。

本発明によれば、十分な電源電圧変動除去比が得られる基準電圧発生回路および半導体集積装置が得られる。

以下、本発明の実施例について図面を参照しながら説明する。

図１は本発明の実施例１に係る電源回路の構成を示す回路図である。
図１に示すように、本実施例の基準電圧発生回路１０は、直列接続されたデプレッション型の第１絶縁ゲート電界効果トランジスタＭ１（以下ＭＯＳトランジスタＭ１という）と、デプレッション型の第２絶縁ゲート電界効果トランジスタＭ２（以下ＭＯＳトランジスタＭ２という）と、エンハンスメント型の第３絶縁ゲート電界効果トランジスタＭ３（以下ＭＯＳトランジスタＭ３という）を有し、基準電圧Ｖｒｅｆを発生する第１回路１１と、直列接続されたデプレッション型の第４絶縁ゲート電界効果トランジスタＭ４（以下ＭＯＳトランジスタＭ４という）と、エンハンスメント型の第５絶縁ゲート電界効果トランジスタＭ５（以下ＭＯＳトランジスタＭ５という）を有し、ＭＯＳトランジスタＭ１のゲートＧ１に所定の電位を与える電圧を発生する第２回路（電圧発生手段）１２を具備している。

第１回路１１および第２回路１２は、電源電圧Ｖｄｄ（第１の電位）と基準電圧ＧＮＤ（第２の電位）間にそれぞれ接続されている。第１の電位は第２の電位より高く設定されている。

第１回路１１のＭＯＳトランジスタＭ１〜Ｍ３、および第２回路１２のＭＯＳトランジスタＭ４、Ｍ５の導電型は全てｎ型である。

具体的には、第１回路１１のＭＯＳトランジスタＭ１は、ドレインＤ１が電源電圧Ｖｄｄに接続され、ゲートＧ１が第２回路１２に接続されている。
第１回路１１のＭＯＳトランジスタＭ２は、ドレインＤ２がＭＯＳトランジスタＭ１のソースＳ１に接続され、ゲートＧ２とソースＳ２が短絡されている。
第１回路１１のＭＯＳトランジスタＭ３は、ドレインＤ３がＭＯＳトランジスタＭ２のソースＳ２に接続され、ゲートＧ３とドレインＤ３が短絡され、ソースＳ３が基準電圧ＧＮＤに接続されている。

第２回路１２のＭＯＳトランジスタＭ４は、ドレインＤ４が電源電圧Ｖｄｄに接続され、ゲートＧ４がＭＯＳトランジスタＭ１のゲートＭ１に接続され、ゲートＧ４とソースＳ４が短絡されている。
第２回路１２のＭＯＳトランジスタＭ５は、ドレインＤ５がＭＯＳトランジスタＭ４のソースＳ４に接続され、ゲートＧ５がＭＯＳトランジスタＭ３のゲートＧ３に接続され、ソースＳ５が基準電圧ＧＮＤに接続されている。

第１回路１１のＭＯＳトランジスタＭ２は、ゲートＧ２とソースＳ２が短絡されているので、ゲート・ソース間電圧Ｖｇｓ２が０Ｖのときのドレイン電流Ｉｄ２をＭＯＳトランジスタＭ３に供給する。

第１回路１１のＭＯＳトランジスタＭ３は、ゲートＧ３とドレインＤ３が短絡された所謂ダイオード接続されているので常に飽和領域で動作し、基準電圧Ｖｒｅｆはゲート・ソース間電圧Ｖｇｓ３に等しくなる。

ここで、ＭＯＳトランジスタの基本式より、ＭＯＳトランジスタＭ２、Ｍ３のドレイン電流Ｉｄ２、Ｉｄ３は次式で表わされる。
Ｉｄ２＝Ｋ２×（Ｖｇｓ２−Ｖｔｈ２）^２＝Ｋ２×（−Ｖｔｈ２）^２ （１）
Ｉｄ３＝Ｋ３×（Ｖｇｓ３−Ｖｔｈ３）^２ （２）
ここで、Ｋは比例定数、ＶｔｈはＭＯＳトランジスタの閾値電圧を示している。

基準電圧ＶｒｅｆはＶｇｓ３に等しいので、（２）式を変形すると、
Ｖｒｅｆ＝Ｖｇｓ３＝Ｖｔｈ３＋√（Ｉｄ３／Ｋ３） （３）
また、Ｉｄ２＝Ｉｄ３より、
Ｖｒｅｆ＝Ｖｔｈ３＋√（Ｋ２×（−Ｖｔｈ２）^２／Ｋ３）
＝Ｖｔｈ３−Ｖｔｈ２√（Ｋ２／Ｋ３） （４）

ここで、ＭＯＳトランジスタＭ２とＭＯＳトランジスタＭ３のサイズを等しくすると、Ｋ２＝Ｋ３となるので、基準電圧Ｖｒｅｆは、次式で表わされる。
Ｖｒｅｆ＝Ｖｔｈ３−Ｖｔｈ２ （５）

第２回路１２のＭＯＳトランジスタＭ５はＭＯＳトランジスタＭ３とカレントミラー回路を構成しており、ＭＯＳトランジスタＭ３に流れる電流と等しい電流が流れる。
第２回路１２のＭＯＳトランジスタＭ４はＭＯＳトランジスタＭ５と直列接続されており、ＭＯＳトランジスタＭ５に流れる電流と等しい電流が流れる。
第１回路１１のＭＯＳトランジスタＭ１はＭＯＳトランジスタＭ３と直列接続されており、ＭＯＳトランジスタＭ３に流れる電流と等しい電流が流れる。
第２回路１２のＭＯＳトランジスタＭ４はＭＯＳトランジスタＭ１と等しい電流が流れるため、ＭＯＳトランジスタＭ４のゲート・ソース間電圧とＭＯＳトランジスタＭ１のゲート・ソース間電圧はほぼ等しくなる。

その結果、第２回路１２のＭＯＳトランジスタＭ４のゲート・ソース間電圧が０Ｖであるため、第１回路１１のＭＯＳトランジスタＭ１のゲートＧ１には、ゲート・ソース間電圧Ｖｇｓ１がほぼ０Ｖになるような電圧が与えられる。

これにより、所定の基準電圧Ｖｒｅｆを維持し、且つＭＯＳトランジスタＭ１のゲートＧ１とソースＳ１が短絡されていないので電源電圧Ｖｄｄに重畳してくる高周波の変動成分がＭＯＳトランジスタＭ１のゲート・ドレイン間容量Ｃｇｄ１を介して基準電圧出力端子１３に現れるのを抑制することが可能である。

図２は基準電圧発生回路１０の電源電圧変動除去比のシミュレーション結果を従来の基準電圧発生回路と比較して示す図で、図中の実線ａが本実施例の場合、破線ｂが従来例の場合である。
図２において縦軸は電源電圧変動除去比（対数）であり、縦軸の上方ほど電源電圧変動除去比が低く、縦軸の下方ほど電源電圧変動除去比が高いことを示している。

また、破線ｃは第２回路１２が、内部抵抗がゼロで、且つ周波数特性を持たない理想的な電圧源と仮定した場合の一例を示している。

図２から明らかなように、本実施例では、電源電圧変動除去比は周波数が高くなると向上し、特定の周波数を境に悪化するＶ字型の周波数特性ａを示している。
一方、従来例では電源電圧変動除去比は周波数が高いほど悪化する単調減少型の周波数特性ｂを示している。
また、理想的な電圧源では、電源電圧変動除去比は周波数が高いほど向上する単調増加型の周波数特性ｃを示している。

具体的には、本実施例では、電源電圧変動除去比は１０〜１００Ｈｚ程度の低周波領域においては周波数に依らずの一定値（−６６ｄＢ）を示し、１００〜１０ｋＨｚ程度の周波数領域においては周波数に応じて向上し、特に周波数ｄ（８ｋＨｚ）で最大値（−９８ｄＢ）を示している。
電源電圧変動除去比は周波数ｄを超えると悪化し始めるが、２０ｋＨｚ程度までは低周波領域の一定値（−６６ｄＢ）より低い値を維持しており、１ＭＨｚ程度以上の周波数領域においては周波数に依らず一定値（−２８ｄＢ）を示している。

一方、従来例では、電源電圧変動除去比は１０〜１ｋＨｚ程度の周波数領域においては本実施例と同様に周波数に依らず一定値（−６６ｄＢ）を示し、１ｋＨｚ〜１ＭＨｚ程度の周波数領域においては周波数とともに悪化し、１ＭＨｚ程度以上の周波数領域においては周波数に依らず一定値（−２８ｄＢ）を示している。

また、理想的な電圧源では、電源電圧変動除去比は１０〜１ｋＨｚ程度の周波数領域においては本実施例と同様に周波数に依らず一定値（−６６ｄＢ）を示し、１ｋＨｚ以上の周波数領域においては周波数が高いほど向上している。

これにより、基準電圧発生回路１０では、１００Ｈｚから１ＭＨｚの広い周波数領域において、従来例よりも高い電源電圧変動除去比が得られることが認められる。

図３はＭＯＳトランジスタをドレイン・ソース間小信号抵抗とドレイン・ゲート間容量で近似した基準電圧発生回路１０の交流等価回路の要部を示す図である。
図３に示すように、電源電圧Ｖｄｄに重畳してくる高周波の変動成分の周波数が１０ｋＨｚ以下の低周波領域では、ＭＯＳトランジスタＭ１のドレイン・ゲート容量Ｃｄｇ１およびＭＯＳトランジスタＭ３のドレイン・ゲート容量Ｃｄｇ３のインピーダンスが高いため、変動成分はＭＯＳトランジスタＭ１のゲートＧ１端子においては十分減衰され、ゲートＧ１の電圧の定電圧性が保たれている。その結果、電源電圧変動除去比は従来例よりも向上する。

変動成分の周波数が１０ｋＨｚを越えるあたりから、ドレイン・ゲート容量Ｃｄｓ１、Ｃｄｓ４のインピーダンスが低下するため、変動成分の影響がＭＯＳトランジスタＭ１のゲートＧ１に現れ始め、ゲートＧ１の定電圧性が崩れる。その結果、電源電圧変動除去比が徐々に悪化し、最終的には従来例とほぼ同様の周波数特性を示す。

図４は基準電圧発生回路１０を用いたレギュレータの構成を示す回路図である。
図４に示すように、レギュレータ２０は、基準電圧発生回路１０と、出力電圧Ｖｏｕｔを抵抗Ｒ１、Ｒ２で分圧して帰還電圧Ｖｅｒを出力する分圧回路２１と、基準電圧Ｖｒｅｆと帰還電圧Ｖｅｒが等しくなるように帰還制御する差動増幅器２２とを具備している。

差動増幅器２２の正入力端には基準電圧発生回路１０から基準電圧Ｖｒｅｆが入力され、負入力端には分圧回路２１から帰還電圧Ｖｅｒ＝Ｖｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２）が入力される。

差動増幅器２２は基準電圧Ｖｒｅｆと帰還電圧Ｖｅｒが等しくなるように帰還制御するので、一定の出力電圧Ｖｏｕｔ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ２が負荷２３に供給される。

例えば、電源電圧Ｖｄｄ＝５Ｖ、基準電圧Ｖｒｅｆ＝１．１Ｖ、分圧比Ｒ２／Ｒ１＝１／３の場合に、出力電圧Ｖｏｕｔ＝３．３Ｖが得られる。

図５はレギュレータ２０を有する半導体集積装置を示す図である。
図５に示すように、半導体集積装置３０は、基準電圧発生回路１０を有するレギュレータ２０が半導体チップ３１上にモノリシックに集積して形成されている。

更に、レギュレータ２０の出力電圧Ｖｏｕｔが供給され、所定の情報処理等を実行する内部回路３２と、内部回路３２に情報および処理結果を入出力するためのインターフェイス回路３３を具備している。

また、インターフェイス回路３３と外部回路（図示せず）を接続するためのボンディングパッド３４ａ〜３４ｄが形成されている。

基準電圧発生回路１０のＭＯＳトランジスタＭ１〜Ｍ５は、例えばｎ型シリコン基板内にｐ型ウェル領域を形成し、ｐ型ウェル領域内にｎ型ドレイン領域、ｎ型ソース領域、ゲート領域をそれぞれ形成することにより形成される。

デプレッション型のＭＯＳトランジスタＭ１、Ｍ２、Ｍ４は、例えばゲート領域のチャネル部にごく微量のｎ型不純物を打ち込んでおくことにより形成される。

ミラー回路を構成するＭＯＳトランジスタＭ１、Ｍ４のゲート長およびゲート幅は、ミラー比が１となるようそれぞれ等しく設定することが好ましい。
同様に、ミラー回路を構成するＭＯＳトランジスタＭ３、Ｍ５のゲート長およびゲート幅は、ミラー比が１となるようそれぞれ等しく設定することが好ましい。

以上説明したように、本実施例の基準電圧発生回路１０は、第２回路１２により、第１回路１１のＭＯＳトランジスタＭ１のゲートＧ１とソースＳ１を短絡することなく、ＭＯＳトランジスタＭ１のゲートにゲート・ドレイン電圧Ｖｇｓ１がほぼ０Ｖとなるように電圧を与えているので、基準電圧Ｖｒｅｆを維持し、且つ電源電圧Ｖｄｄに重畳してくる高周波の変動成分がＭＯＳトランジスタＭ１のゲート・ドレイン間容量Ｃｄｇ１を介して基準電圧出力端子１３に現れるのを抑制することができる。

その結果、高周波領域での電源電圧変動除去比が向上し、電源電圧変動除去比の周波数特性を改善することができる。従って、十分な電源電圧変動除去比が得られる基準電圧発生回路および半導体集積装置を提供することができる。

また、第１回路１１と第２回路１２の電位関係は一義的に定まるので、電源電圧Ｖｄｄ自体の変動には影響されず、ＣＭＯＳ製造プロセスに適している。

図６は本発明の実施例２に係る基準電圧発生回路の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。

本実施例が実施例１と異なる点は、第２回路をデプレッション型のＭＯＳトランジスタと抵抗の直列回路で構成したことにある。
即ち、図６に示すように、本実施例の基準電圧発生回路４０は、直列接続されたＭＯＳトランジスタＭ４と抵抗Ｒ３を有する第２回路４２を具備している。
第２回路４２の抵抗Ｒ３は、トランジスタＭ４のソースＳ４と基準電圧ＧＮＤの間に接続されている。

抵抗Ｒ３はＭＯＳトランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１がほぼ０Ｖとなるように設定する。具体的には、例えばＭＯＳトランジスタＭ４のドレイン電流による電圧降下が基準電圧ＶｒｅｆとＭＯＳトランジスタＭ２のドレイン・ソース間電圧Ｖｄｓ２の和となるように抵抗Ｒ３を設定する。

これにより、基準電圧Ｖｒｅｆを維持し、且つ電源電圧Ｖｄｄに重畳した高周波の変動成分がＭＯＳトランジスタＭ１のゲート・ドレイン間容量Ｃｇｄ１を介して基準電圧出力端子１３に現れるのを抑制すること可能である。

図７は基準電圧発生回路４０の電源電圧変動除去比のシミュレーション結果を従来の基準電圧発生回路と比較して示す図で、図中の実線ａが本実施例の場合、破線ｂが従来例の場合である。
また、破線ｃは第２回路４２が、内部抵抗がゼロで、且つ周波数特性を持たない理想的な電圧源と仮定した場合の一例を示している。

図７から明らかなように、本実施例によれば、電源電圧変動除去比は図２と同様のＶ字型の周波数特性を示し、１００Ｈｚから１ＭＨｚの広い周波数領域において、従来例よりも高い電源電圧変動除去比を得ることが可能である。

シミュレーションによれば、抵抗Ｒ３を変化させることにより最大の電源電圧変動除去比が得られる周波数ｄを変えることが可能である。例えば、抵抗Ｒ３を小さくすると最大の電源電圧変動除去比が得られる周波数ｄが高くなるので、実線ａを破線ｃに更に近づけることができる。

以上説明したように、本実施例の基準電圧発生回路４０では、第２回路４２をＭＯＳトランジスタＭ４と抵抗Ｒ３の直列回路としたので、抵抗Ｒ３により電源電圧変動除去比の周波数特性を調整することが容易になる利点がある。

図８は本発明の実施例３に係る基準電圧発生回路の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。

本実施例が実施例１と異なる点は、第２回路を抵抗の直列回路で構成したことにある。即ち、図８に示すように、本実施例の基準電圧発生回路５０は直列接続された抵抗Ｒ４（第１抵抗）と抵抗Ｒ３（第２抵抗）を有する第２回路５２を具備している。
抵抗Ｒ４の一端が電源電圧Ｖｄｄに接続され、抵抗Ｒ４と抵抗Ｒ３の接続点ａが第１回路１１のＭＯＳトランジスタＭ１のゲートＧ１に接続されている。

抵抗Ｒ４と抵抗Ｒ３はＭＯＳトランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１がほぼ０Ｖとなるように設定する。具体的には、例えば接続点ａの電圧Ｖａが基準電圧ＶｒｅｆとＭＯＳトランジスタＭ２のドレイン・ソース間電圧Ｖｄｓ２の和となるように抵抗Ｒ３と抵抗Ｒ４を設定することが好ましい。

これにより、基準電圧Ｖｒｅｆを維持し、且つ電源電圧Ｖｄｄに重畳した高周波の変動成分がＭＯＳトランジスタＭ１のゲート・ドレイン間容量Ｃｇｄ１を介して基準電圧出力端子１３に現れるのを抑制すること可能である。

以上説明したように、本実施例の基準電圧発生回路５０では、第２回路５２を直列接続された抵抗による分圧回路としたので、回路構成が単純になる利点がある。

図９は本発明の実施例４に係る基準電圧発生回路の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。

本実施例が実施例１と異なる点は、第１および第２回路をｐ型のＭＯＳトランジスタで構成したことにある。
即ち、図９に示すように、基準電圧発生回路６０は、直列接続されたデプレッション型の第６絶縁ゲート電界効果トランジスタＭ６（以下ＭＯＳトランジスタＭ６という）と、デプレッション型の第７絶縁ゲート電界効果トランジスタＭ７（以下ＭＯＳトランジスタＭ７という）と、エンハンスメント型の第８絶縁ゲート電界効果トランジスタＭ８（以下ＭＯＳトランジスタＭ８という）を有し、基準電圧Ｖｒｅｆを発生する第１回路６１と、直列接続されたデプレッション型の第９絶縁ゲート電界効果トランジスタＭ９（以下ＭＯＳトランジスタＭ９と言う）と、エンハンスメント型の第１０絶縁ゲート電界効果トランジスタＭ１０（以下ＭＯＳトランジスタＭ１０という）を有し、ＭＯＳトランジスタＭ６のゲートＧ６に所定の電位を与える電圧を発生する第２回路６２を具備している。

第１回路６１および第２回路６２は、電源電圧Ｖｄｄ（第１の電位）と基準電圧ＧＮＤ（第２の電位）間にそれぞれ接続されている。
ここで、第１回路６１のＭＯＳトランジスタＭ６〜Ｍ８、および第２回路６２のＭＯＳトランジスタＭ９、Ｍ１０の導電型は全てｐ型である。

具体的には、第１回路６１のＭＯＳトランジスタＭ６は、ソースＳ６が電源電圧Ｖｄｄに接続され、ゲートＧ６とドレインＤ６が短絡されている。
第１回路６１のＭＯＳトランジスタＭ７は、ソースＳ７がＭＯＳトランジスタＭ６のドレインＤ６に接続され、ゲートＧ７とソースＳ７が短絡されている。
第１回路６１のＭＯＳトランジスタＭ８は、ソースＳ８がＭＯＳトランジスタＭ７のドレインＤ７に接続され、ゲートＧ８が第２回路６２に接続され、ドレインＤ８が基準電圧ＧＮＤに接続されている。

第２回路１２のＭＯＳトランジスタＭ９は、ソースＳ９が電源電圧Ｖｄｄに接続され、ゲートＧ９がＭＯＳトランジスタＭ６のゲートＧ６に接続されている。
第２回路１２のＭＯＳトランジスタＭ１０は、ソースＳ１０がＭＯＳトランジスタＭ９のドレインＤ９に接続され、ゲートＧ１０がＭＯＳトランジスタＭ８のゲートＧ８に接続され、ゲートＧ１０とソースＳ１０が短絡され、ドレインＤ１０が基準電圧ＧＮＤに接続されている。

基準電圧Ｖｒｅｆは、電源電圧Ｖｄｄから測ってエンンスメント型のＭＯＳトランジスタＭ６の閾値電圧Ｖｔｈ６とデプレッション型のＭＯＳトランジスタＭ７の閾値電圧Ｖｔｈ７の差で表わされる。

これにより、電源電圧に重畳されて基準電圧ＧＮＤ側から進入する高周波の変動成分に対して高い電源電圧変動除去比を得ることが可能である。

以上説明したように、本実施例の基準電圧発生回路６０では、第１および第２回路をｐ型のＭＯＳトランジスタで構成したので、電源電圧Ｖｄｄを基準とした基準電圧Ｖｒｅｆが得られる利点がある。

図１０は本発明の実施例５に係る基準電圧発生回路の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。

本実施例が実施例１と異なる点は、第２回路が外部に配置されていることにある。
即ち、図１０に示すように、基準電圧発生回路７０は、第１回路１１のＭＯＳトランジスタＭ１のゲートＧ１が外部に配置された第２回路７２の外部電圧源Ｖｅｘに外部電源接続端子７３を介して接続されている。

第２回路７２の外部電圧源ＶｅｘをＭＯＳトランジスタＭ１のゲート・ソース間電圧Ｖｇｓ１がほぼ０Ｖとなるように調節する。

これにより、基準電圧Ｖｒｅｆを維持し、且つ電源電圧Ｖｄｄに重畳した高周波の変動成分がＭＯＳトランジスタＭ１のゲート・ドレイン間容量Ｃｇｄ１を介して基準電圧出力端子１３に現れるのを抑制すること可能である。

外部電源Ｖｅｘとしては、内部抵抗が小さく、且つ周波数依存性の少ないものであれば特に限定されないが、例えばドライバッテリーなどが使用可能である。

以上説明したように、本実施例の基準電圧発生回路７０では、第２回路を外部に配置したので、第２回路の設計の自由度が増加する利点がある。

本発明の実施例１に係る基準電圧発生回路の構成を示す回路図。 本発明の実施例１に係る基準電圧発生回路の電源電圧変動除去比のシミュレーション結果を従来の基準電圧発生回路と比較して示す図。 本発明の実施例１に係る基準電圧発生回路の交流等価回路を示す図。 本発明の実施例１に係るレギュレータの構成を示す回路図。 本発明の実施例１に係る半導体集積装置を示す図。 本発明の実施例２に係る基準電圧発生回路の構成を示す回路図。 本発明の実施例２に係る基準電圧発生回路の電源電圧変動除去比のシミュレーション結果を従来の基準電圧発生回路と比較して示す図。 本発明の実施例３に係る基準電圧発生回路の構成を示す回路図。 本発明の実施例４に係る基準電圧発生回路の構成を示す回路図。 本発明の実施例５に係る基準電圧発生回路の構成を示す回路図。

符号の説明

１０、４０、５０、６０、７０ 基準電圧発生回路
１１、６１ 第１回路
１２、４２、５２、６２、７２ 第２回路
１３ 基準電圧出力端子
２０ レギュレータ
２１ 分圧回路
２２ 差動増幅器
３０ 半導体集積装置
３１ 半導体チップ
３４ａ〜３４ｄ ボンディングパッド
７３ 外部電源接続端子
Ｍ１、Ｍ２、Ｍ４ ｎ−ディプレション型ＭＯＳトランジスタ
Ｍ３、Ｍ５ ｎ−エンハンスメント型ＭＯＳトランジスタ
Ｍ６、Ｍ７、Ｍ８ ｐ−ディプレション型ＭＯＳトランジスタ
Ｍ９、Ｍ１０ ｐ−エンハンスメント型ＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗
Ｖｒｅｆ 基準電圧
Ｖｅｘ 外部電圧源

Claims (3)

1. ドレインが第１の電位に接続されたデプレッション型の第１絶縁ゲート電界効果トランジスタと、
   ドレインが前記第１絶縁ゲート電界効果トランジスタのソースに接続され、ゲートがソースに接続されたデプレッション型の第２絶縁ゲート電界効果トランジスタと、
   ドレインが前記第２絶縁ゲート電界効果トランジスタのソースに接続され、ゲートがドレインに短絡接続され、ソースが第２の電位に接続されたエンハンスメント型の第３絶縁ゲート電界効果トランジスタと、
   ドレインが前記第１の電位に接続され、ゲートが前記第１絶縁ゲート電界効果トランジスタのゲートに接続され、ソースがゲートに接続されたデプレッション型の第４絶縁ゲート電界効果トランジスタと、
   ドレインが前記第４絶縁ゲート電界効果トランジスタのソースに接続され、ゲートが前記第３絶縁ゲート電界効果トランジスタのゲートに接続され、ソースが前記第２の電位に接続されたエンハンスメント型の第５絶縁ゲート電界効果トランジスタと、
   を具備することを特徴とする基準電圧発生回路。
2. 前記第１絶縁ゲート電界効果トランジスタと、前記第２絶縁ゲート電界効果トランジスタと、前記第３絶縁ゲート電界効果トランジスタと、前記第４絶縁ゲート電界効果トランジスタと、前記第５絶縁ゲート電界効果トランジスタとは、同一の導電型であることを特徴とする請求項１記載の基準電圧発生回路。
3. 少なくとも、
   ドレインが第１の電位に接続されたデプレッション型の第１絶縁ゲート電界効果トランジスタと、
   ドレインが前記第１絶縁ゲート電界効果トランジスタのソースに接続され、ゲートがソースに接続されたデプレッション型の第２絶縁ゲート電界効果トランジスタと、
   ドレインが前記第２絶縁ゲート電界効果トランジスタのソースに接続され、ゲートがドレインに短絡接続され、ソースが第２の電位に接続されたエンハンスメント型の第３絶縁ゲート電界効果トランジスタと、
   ドレインが前記第１の電位に接続され、ゲートが前記第１絶縁ゲート電界効果トランジスタのゲートに接続され、ソースがゲートに接続されたデプレッション型の第４絶縁ゲート電界効果トランジスタと、
   ドレインが前記第４絶縁ゲート電界効果トランジスタのソースに接続され、ゲートが前記第３絶縁ゲート電界効果トランジスタのゲートに接続され、ソースが前記第２の電位に接続されたエンハンスメント型の第５絶縁ゲート電界効果トランジスタと、
   が同一チップ上に集積して形成されていることを特徴とする半導体集積装置。

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