JP2002368107A - 基準電圧発生回路とそれを用いた電源装置 - Google Patents

Abstract

(57)【要約】 【課題】 基準電圧Ｖrefを素子完成後に調整又は変更
できるようにする。 【解決手段】 ＭＯＳＦＥＴＱ６、Ｑ７はフローティン
グゲート及びコントロールゲートを持ち、ともにチャネ
ルドープ量が等しく設定されている。Ｑ６にはプラスチ
ャージを注入してデプレッション型とし、そのゲートと
ソースを接続する。Ｑ７にはマイナスチャージを注入し
てエンハンスメント型とし、ゲートとドレインを接続す
る。Ｑ６のドレインを電源に接続し、Ｑ７のソースを接
地し、Ｑ６のソースにＱ７のドレインを接続する。Ｑ６
の定電流性を利用し、Ｑ７をその定電流で動作させ、Ｑ
７に発生する電圧を基準電圧として取り出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は単独で又は他の半導
体装置に組み込まれるＭＯＳ型又はＣＭＯＳ型の基準電
圧発生回路と、その基準電圧発生回路を利用した装置の
一例としての電源装置に関するものである。特にこの電
源装置は携帯電話など小型機器の電源装置として利用す
るのに適するものである。

【０００２】

【従来の技術】ゲートとソースを接続したデプレッショ
ン型ＭＯＳＦＥＴ(電界効果トランジスタ)を定電流源と
する基準電圧発生回路が知られている（特公平４−６５
５４６号公報参照）。そこでは、図７（Ａ）に示される
ように、デプレッション型ＭＯＳＦＥＴＱ１のゲートと
ソースを接続してその定電流性を利用する。そして、ゲ
ートとドレインが接続されたエンハンスメント型ＭＯＳ
ＦＥＴＱ２をその定電流で動作するように直列に接続し
て、ＭＯＳＦＥＴＱ２に発生する電圧を基準電圧として
取り出すものである。ここでは、いずれのＭＯＳＦＥＴ
Ｑ１，Ｑ２もＮチャネル型である。基準電圧Ｖrefとし
ては、ＭＯＳＦＥＴＱ１のしきい値電圧Ｖt_dとＭＯＳ
ＦＥＴＱ２のしきい値電圧Ｖt_1の差分が出力される。

【０００３】図７（Ｂ）にＭＯＳＦＥＴＱ１，Ｑ２のＶ
ｇｓ対（Ｉｄｓ）^1/2波形（ただし、ドレイン電圧は飽
和条件とする）を示す。ただし、ＭＯＳＦＥＴＱ１，Ｑ
２のコンダクタンスファクタ（Ｋ）は同一とする。Ｖｇ
ｓはゲートとソース間の電圧、Ｉｄｓはドレイン電流で
ある。ＭＯＳＦＥＴＱ１はＶｇｓが０Ｖで固定されてい
るため、その波形からＩconstなる定電流を流す。した
がって、Ｉｄｓ＝ＩconstとなるＭＯＳＦＥＴＱ２のＶ
ｇｓがＶrefとなる。ゆえに、 Ｖref ＝ Ｖt_1 − Ｖt_d となり、Ｖrefが２つのＭＯＳＦＥＴＱ１，Ｑ２のしき
い値電圧Ｖt_1，Ｖt_dの差分で表わされることがわか
る。ここでＶt_dはデプレッションタイプであるため負
の値をとり、 Ｖref ＝ |Ｖt_1| ＋ |Ｖt_d| と同義である。

【０００４】他の基準電圧発生回路の例として、図８
（Ａ）に１個のデプレッション型ＭＯＳＦＥＴＱ３と、
互いに異なるしきい値電圧をもつ２個のエンハンスメン
ト型ＭＯＳＦＥＴＱ４，Ｑ５とからなる３トランジスタ
型の基準電圧発生回路を示す。ＭＯＳＦＥＴＱ３は図７
（Ａ）におけるＭＯＳＦＥＴＱ１と同じく、ゲートとソ
ースを接続した定電流源である。ＭＯＳＦＥＴＱ４，Ｑ
５では、ＭＯＳＦＥＴＱ４の方がしきい値電圧が低く、
ＭＯＳＦＥＴＱ４のしきい値電圧をＶt_l、ＭＯＳＦＥ
ＴＱ５のしきい値電圧をＶt_hとする。基準電圧Ｖrefと
してはＭＯＳＦＥＴＱ５、Ｑ４のしきい値電圧の差分が
出力される。

【０００５】図８（Ｂ）にＭＯＳＦＥＴＱ３、Ｑ４、Ｑ
５のＶｇｓ対（Ｉｄｓ）^1/2波形を示す。この場合も、
ドレイン電圧は飽和条件で、ＭＯＳＦＥＴＱ３、Ｑ４、
Ｑ５のコンダクタンスファクタ（Ｋ）は同一とする。Ｍ
ＯＳＦＥＴＱ３はＶｇｓが０Ｖで固定されているため、
図８（Ｂ）のＭＯＳＦＥＴＱ３の波形からＩconstなる
定電流を流す。したがって、Ｉｄｓ＝ＩconstとなるＭ
ＯＳＦＥＴＱ４，Ｑ５のＶｇｓがそれぞれＶｏ２、Ｖｏ
３となる。Ｖrefはこの差分で表わされるので Ｖref ＝ Ｖｏ２ − Ｖｏ３ ＝ Ｖt_h − Ｖt_l となり、Ｖrefが２つのＭＯＳＦＥＴのしきい値電圧の
差分で表わされることがわかる。

【０００６】

【発明が解決しようとする課題】図７（Ａ）におけるＭ
ＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２との間、また図８
（Ａ）におけるＯＳＦＥＴＱ４とＭＯＳＦＥＴＱ５との
間でしきい値電圧Ｖｔを異ならせる方法として、基板の
不純物濃度又はチャネルの不純物濃度を変化させる方法
が知られている。その方法は、いずれもイオン注入時の
注入量を変えることである。イオン注入量でしきい値電
圧Ｖｔを制御する従来の方法は、いったんしきい値電圧
が設定されてしまうと、その後に調整又は変更すること
ができない。

【０００７】そこで、本発明の第１の目的は、しきい値
電圧、すなわち出力される基準電圧Ｖrefを素子完成後
に調整又は変更することのできる基準電圧発生回路を提
供することにある。本発明の第２の目的は、そのような
基準電圧発生回路を備えた電源装置を提供することであ
る。

【０００８】

【課題を解決するための手段】本発明の基準電圧発生回
路は、ＭＯＳＦＥＴを２個以上直列に接続し、いずれか
の接続点より出力を取り出すものであり、そのＭＯＳＦ
ＥＴのうち少なくとも１個はフローティングゲートとコ
ントロールゲートを備えた素子であることを特徴として
いる。フローティングゲートとコントロールゲートを備
えたＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭといった素子
は、素子完成後にフローティングゲートへ電荷を注入す
ることによってしきい値電圧を調整又は変更することが
できる。本発明の電源装置は、供給する電源電圧を基準
電圧と比較することによって電源電圧を検出する検出回
路を備えたものであり、その基準電圧を発生する回路と
して本発明の基準電圧発生回路を備えたものである。

【０００９】

【発明の実施の形態】フローティングゲートとコントロ
ールゲートを備えた素子であれば、フローティングゲー
トへの電荷注入量によりしきい値電圧を設定することが
できる。しかし、Ｖrefの出力値を基板の不純物濃度又
はチャネルの不純物濃度によるしきい値電圧Ｖｔで決め
ている従来の方法では、しきい値電圧Ｖｔを決定するイ
オン注入工程は半導体装置の製造工程の前半部分で行な
われるため、Ｖref値の決定から半導体装置完成までに
時間がかかる。しかし、フローティングゲートへの電荷
注入量によりしきい値電圧を設定するようにすれば、素
子完成後にしきい値電圧を設定することができるため、
Ｖref値の決定から製品納入までの期間が短かくてす
む。

【００１０】イオン注入によってしきい値電圧Ｖｔを決
定している従来の方法では、出力される基準電圧Ｖref
には常にしきい値電圧Ｖｔのばらつきが影響してしま
う。特に、図８（Ａ）に示される３トランジスタ型の回
路では、基準電圧Ｖrefは２つのＭＯＳＦＥＴＱ４，Ｑ
５間のしきい値電圧Ｖｔの差分で決定されるため、個々
のばらつきが独立に影響し差分ばらつきが大きくなって
しまう。図９（Ａ）はしきい値電圧Ｖｔがばらついて、
ＭＯＳＦＥＴＱ４のＶｔｌが低く、ＭＯＳＦＥＴＱ５の
Ｖｔｈが高くなった場合を示している。

【００１１】また、イオン注入によってしきい値電圧Ｖ
ｔを決定している従来の方法では、チャネルプロファイ
ルが異なるため、しきい値電圧Ｖｔやモビリティーの温
度特性も厳密には異なり、基準電圧Ｖrefの温度特性向
上に限界がある。例えば、図８（Ａ）の３トランジスタ
構成での高温時のＭＯＳＦＥＴＱ４，Ｑ５のしきい値電
圧Ｖｔ及びモビリティーが変化した場合の例を図９
（Ｂ）に示す。

【００１２】このような問題点は、フローティングゲー
トとコントロールゲートを備えた複数個の素子のしきい
値電圧をチャネルドープ量によっては設定しないことに
より解決することができる。その場合、しきい値電圧
は、フローティングゲートの形状とフローティングゲー
トへの電荷量の一方又は両方により設定することができ
る。その一例は、フローティングゲートへの電荷量を等
しくし、しきい値電圧をフローティングゲートの形状に
より設定することである。

【００１３】また、このような問題を避けるために、フ
ローティングゲートとコントロールゲートを備えた素子
を複数個備えた場合、それらの素子のチャネルドープ量
を等しくすることも好ましい。その場合、初期しきい値
電圧がデプレッション側にあるようにすることもできる
し、又はエンハンスメント側にあるようにすることもで
きる。

【００１４】基準電圧発生回路としてよく使用されてい
る回路は、ＭＯＳＦＥＴのうち少なくとも１個はデプレ
ッション型で、そのゲートとソースが短絡されて定電流
源となったものである。従来はその素子のチャネルドー
プによりデプレッション型にしているが、本発明により
その素子としてフローティングゲートとコントロールゲ
ートを備えた素子を使用すれば、そのフローティングゲ
ートへの電荷注入量によりデプレッション型に設定する
ことができる。この方法は、チャネルドープのイオン注
入工程より後の工程でデプレッション型に設定すること
ができ、仕様決定から製品納入までの期間を短縮するの
に有効である。

【００１５】

【実施例】本発明を、実施例を用いて具体的に説明す
る。図１（Ａ）にＮチャネル型２トランジスタ構成の実
施例を示す。Ｑ６、Ｑ７はともにフローティングゲート
及びコントロールゲートを持つＮチャネル型ＭＯＳＦＥ
Ｔであり、ともにチャネルドープが施されていないか又
はチャネルドープ量が等しく設定されて、チャネルプロ
ファイルが等しく設定されている。ここでＭＯＳＦＥＴ
Ｑ６にはプラスチャージを注入（電子を引き抜く）して
デプレッション型とし、そのゲートとソースを接続す
る。ＭＯＳＦＥＴＱ７にはマイナスチャージを注入（電
子を注入）してエンハンスメント型とし、ゲートとドレ
インを接続する。ＭＯＳＦＥＴＱ６のドレインを電源に
接続し、ＭＯＳＦＥＴＱ７のソースを接地し、ＭＯＳＦ
ＥＴＱ６のソースにＭＯＳＦＥＴＱ７のドレインを接続
する。これにより、ＭＯＳＦＥＴＱ６の定電流性を利用
し、ＭＯＳＦＥＴＱ７をその定電流で動作させ、ＭＯＳ
ＦＥＴＱ７に発生する電圧を基準電圧として取り出す。

【００１６】Ｖｇｓ対（Ｉｄｓ）^1/2波形（ただしドレ
イン電圧は飽和条件）は図１（Ｂ）のようになる。ＭＯ
ＳＦＥＴＱ６はＶｇｓが０Ｖで固定されているため、Ｍ
ＯＳＦＥＴＱ６の波形よりＩconstなる定電流を流す。
従ってＩｄｓ＝ＩconstとなるＭＯＳＦＥＴＱ７のＶｇ
ｓがＶrefとなる。

【００１７】このようにフローティングゲート及びコン
トロールゲートを持つＭＯＳＦＥＴでは、チャージ注入
によって任意にしきい値電圧を設定できるため、任意の
基準電圧Ｖrefを得ることができる。つまり従来技術の
ようにウエハプロセスでイオン注入によってしきい値電
圧を決定する必要がない。また２つのＭＯＳＦＥＴのチ
ャネルプロファイルや形状を同一とすることができるた
め、ウエハプロセスでのばらつきや温度特性でのシフト
が同一になり基準電圧発生回路を得ることができる。

【００１８】ここでＭＯＳＦＥＴＱ６とＱ７がフローテ
ィングゲートにチャージ注入しない状態でデプレッショ
ン型とし、ＭＯＳＦＥＴＱ７のフローティングゲートに
チャージ注入を行いエンハンスメン型としてもよい。こ
の場合ＭＯＳＦＥＴＱ６へのチャージ注入を省略するこ
とができる。さらに、ＭＯＳＦＥＴＱ６とＱ７がフロー
ティングゲートにチャージ注入しない状態でエンハンス
メント型とし、ＭＯＳＦＥＴＱ６のフローティングゲー
トにチャージ注入を行いデプレッション型としてもよ
い。この場合はＭＯＳＦＥＴＱ７へのチャージ注入を省
略することができる。

【００１９】図２（Ａ）にＮチャネル型３トランジスタ
構成の実施例を示す。ＭＯＳＦＥＴＱ８はフローティン
グゲートをもたないＮチャネル型のデプレッション型ト
ランジスタ、ＭＯＳＦＥＴＱ９、Ｑ１０はともにフロー
ティングゲート及びコントロールゲートを持つＮチャネ
ル型トランジスタであり、ともにチャネルドープが施さ
れていないか又はチャネルドープ量が等しく設定され
て、チャネルプロファイルが等しく設定されている。Ｍ
ＯＳＦＥＴＱ８はゲートとソースを接続し、ドレインを
電源に接続する。ＭＯＳＦＥＴＱ９、Ｑ１０は直列に接
続し、それらのゲートをＭＯＳＦＥＴＱ９のドレインに
接続し、ＭＯＳＦＥＴＱ９のドレインをＭＯＳＦＥＴＱ
８のソースに接続し、ＭＯＳＦＥＴＱ１０のソースを接
地する。

【００２０】ＭＯＳＦＥＴＱ９のフローティングゲート
にはチャージを注入せず、ＭＯＳＦＥＴＱ１０のフロー
ティングゲートにはマイナスチャージを注入するか、又
はＭＯＳＦＥＴＱ９に比べてＱ１０の方に多くのマイナ
スチャージを注入することによって、ＭＯＳＦＥＴＱ
９、Ｑ１０を互いに異なるしきい値に設定する。

【００２１】Ｖｇｓ対（Ｉｄｓ）^1/2波形（ただしドレ
イン電圧は飽和条件）は図２（Ｂ）のようになる。ＭＯ
ＳＦＥＴＱ８はＶｇｓが０Ｖで固定されているため、Ｍ
ＯＳＦＥＴＱ８の波形よりＩconstなる定電流を流す。
したがって、Ｉｄｓ＝ＩconstとなるＭＯＳＦＥＴＱ
９，Ｑ１０のＶｇｓをそれぞれＶｏ４、Ｖｏ５とすると
Ｖrefはこの差分（Ｖｏ５−Ｖｏ４）となる。

【００２２】このように、図１の実施例の２トランジス
タ構成の場合と同様に、ＭＯＳＦＥＴＱ９，Ｑ１０はチ
ャージ注入によって任意にしきい値電圧を設定すること
ができるため、任意の基準電圧Ｖrefを得ることができ
る。ここでＭＯＳＦＥＴＱ８をフローティングゲート及
びコントロールゲートを持つトランジスタにしてそのフ
ローティングゲートにプラスチャージを注入してもよ
い。

【００２３】図１、図２はＮチャネル型ＭＯＳＦＥＴを
用いた基準電圧発生回路の実施例を示したものである
が、次にそれらの実施例をＰチャネル型に替えた実施例
を図３、図４に示す。図３（Ａ）はＰチャネル型２トラ
ンジスタ構成の実施例を示す。Ｑ１１、Ｑ１２はともに
フローティングゲート及びコントロールゲートを持つＰ
チャネル型ＭＯＳＦＥＴであり、ともにチャネルドープ
が施されていないか又はチャネルドープ量が等しく設定
されて、チャネルプロファイルが等しく設定されてい
る。ここでＭＯＳＦＥＴＱ１２にはマイナスチャージを
注入（電子を注入）してデプレッション型とし、そのゲ
ートとソースを接続する。ＭＯＳＦＥＴＱ１１にはプラ
スチャージを注入（電子を引き抜く）してエンハンスメ
ント型とし、ゲートとドレインを接続する。ＭＯＳＦＥ
ＴＱ１１のソースを電源に接続し、ＭＯＳＦＥＴＱ１２
のドレインを接地し、ＭＯＳＦＥＴＱ１１のドレインに
ＭＯＳＦＥＴＱ１２のソースを接続する。これにより、
ＭＯＳＦＥＴＱ１２の定電流性を利用し、ＭＯＳＦＥＴ
Ｑ１１をその定電流で動作させ、ＭＯＳＦＥＴＱ１１に
発生する電圧を基準電圧として取り出す。

【００２４】Ｖｇｓ対（Ｉｄｓ）^1/2波形（ただしドレ
イン電圧は飽和条件）は図３（Ｂ）のようになる。ＭＯ
ＳＦＥＴＱ１２はＶｇｓが０Ｖで固定されているため、
ＭＯＳＦＥＴＱ１２の波形よりＩconstなる定電流を流
す。したがって、Ｉｄｓ＝ＩconstとなるＭＯＳＦＥＴ
Ｑ１１のＶｇｓがＶrefとなる。

【００２５】図４（Ａ）にＰチャネル３トランジスタ構
成の実施例を示す。ＭＯＳＦＥＴＱ１５はフローティン
グゲートをもたないＰチャネル型のデプレッション型ト
ランジスタ、ＭＯＳＦＥＴＱ１３、Ｑ１４はともにフロ
ーティングゲート及びコントロールゲートを持つＰチャ
ネル型トランジスタであり、ともにチャネルドープが施
されていないか又はチャネルドープ量が等しく設定され
て、チャネルプロファイルが等しく設定されている。

【００２６】ＭＯＳＦＥＴＱ１５はゲートとソースを接
続し、ドレインを接地する。ＭＯＳＦＥＴＱ１３、Ｑ１
４は直列に接続し、それらのゲートをＭＯＳＦＥＴＱ１
４のドレインに接続し、ＭＯＳＦＥＴＱ１４のドレイン
をＭＯＳＦＥＴＱ１５のソースに接続し、ＭＯＳＦＥＴ
Ｑ１３のソースを電源に接続する。

【００２７】ＭＯＳＦＥＴＱ１４のフローティングゲー
トにはチャージを注入せず、ＭＯＳＦＥＴＱ１３のフロ
ーティングゲートにはプラスチャージを注入するか、又
はＭＯＳＦＥＴＱ１４に比べてＱ１３の方に多くのプラ
スチャージを注入することによって、ＭＯＳＦＥＴＱ１
３、Ｑ１４を互いに異なるしきい値に設定する。

【００２８】Ｖｇｓ対（Ｉｄｓ）^1/2波形（ただしドレ
イン電圧は飽和条件）は図４（Ｂ）のようになる。ＭＯ
ＳＦＥＴＱ１５はＶｇｓが０Ｖで固定されているため、
ＭＯＳＦＥＴＱ１５の波形よりＩconstなる定電流を流
す。したがって、Ｉｄｓ＝ＩconstとなるＭＯＳＦＥＴ
Ｑ１３，Ｑ１４のＶｇｓをそれぞれＶｏ６、Ｖｏ７とす
ると、Ｖrefはこの差分（Ｖｏ７−Ｖｏ６）となる。

【００２９】図５に本発明の基準電圧発生回路を備えた
電源装置の実施例を示す。この電源装置は携帯電話など
の携帯機器に使用されるものであり、供給する電源電圧
ＶDDを基準電圧Ｖrefと比較することによって電源電圧
ＶDDの降下又は上昇を検出する検出回路を備えた電源装
置である。

【００３０】図５に示されている回路は、その電源装置
における検出回路部分である。１５はコンパレータで、
その反転入力端子にこの発明の基準電圧発生回路１７が
接続され、基準電圧Ｖrefが印加される。電源であるバ
ッテリーからの出力電圧は電源端子ＶDDに印加され、そ
の電圧は分圧抵抗１９ａと１９ｂによって分圧されてコ
ンパレータ１５の非反転入力端子に入力される。

【００３１】基準電圧発生回路１７は、例えば図１
（Ａ）、図２（Ａ）に示されたものであり、その電源Ｖ
DDとしてはこの電源装置におけるバッテリーが使用され
る。ここで、コンパレータ１５、基準電圧発生回路１７
及び分圧抵抗１９ａ，１９ｂにより検出回路を構成して
いる。

【００３２】この電源装置において、バッテリーの電圧
が高く、分圧抵抗１９ａ，１９ｂにより分圧された電圧
が基準電圧Ｖrefよりも高いときはコンパレータ１５の
出力がＨを維持し、バッテリーの電圧が降下してきて分
圧抵抗１９ａ，１９ｂにより分圧された電圧が基準電圧
Ｖref以下になってくるとコンパレータ１５の出力がＬ
になる。コンパレータ１５の出力を携帯電話等の使用機
器に表示することによりバッテリーの電圧が所定値以下
になったことを知らせることができる。この用途におい
て、Ｖrefとして、温度変化などに対し高い安定性が要
求されるが、本発明のＶrefを用いれば要求を満たすこ
とができる。

【００３３】このような検出回路を複数設け、互いに基
準電圧Ｖrefを異ならせたり、分圧抵抗１９ａ，１９ｂ
の分圧比を異ならせたりして、それぞれの検出回路が検
出する電圧値を異ならせることにより、バッテリーの電
圧状態をより詳しく表示できるようになる。

【００３４】図６は本発明の基準電圧発生回路を備えた
定電圧電源の一例を示す回路図である。電源２１からの
電源を負荷２３に安定して供給すべく、定電圧回路２５
が設けられている。定電圧回路２５は、電源２１が接続
される入力端子（Ｖbat）２７、基準電圧発生回路（Ｖr
ef）２９、オペアンプ（ＯＰＡＭＰ）３１、Ｐチャネル
ＭＯＳトランジスタからなる出力トランジスタ（ＤＲ
Ｖ）３３、分圧抵抗Ｒ１，Ｒ２及び出力端子（Ｖout）
３５を備えている。

【００３５】定電圧回路２５のオペアンプ３１では、出
力端子が出力トランジスタ３３のゲート電極に接続さ
れ、反転入力端子に基準電圧発生回路２９から基準電圧
Ｖrefが印加され、非反転入力端子に出力電圧Ｖoutを抵
抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖou
tが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧に
等しくなるように制御される。本発明による基準電圧発
生回路２９により、安定した基準電圧Ｖrefを供給する
ことにより、安定した出力電圧を供給することができる
ようになる。本発明の基準電圧発生回路が適用される装
置や機器は、上に示した電源装置に限らず、安定した基
準電圧が必要とされるものであればすべて適用すること
ができる。

【００３６】

【発明の効果】請求項１の基準電圧発生回路によれば、
出力を取り出すためにＭＯＳＦＥＴを２個以上直列に接
続した回路で、そのＭＯＳＦＥＴのうち少なくとも１個
はフローティングゲートとコントロールゲートを備えた
素子としたので、素子完成後にフローティングゲートへ
電荷を注入することによってしきい値電圧を調整又は変
更することができるようになる。請求項２の基準電圧発
生回路によれば、フローティングゲートとコントロール
ゲートを備えた素子ではフローティングゲートへの電荷
注入量によりしきい値電圧を設定するので、素子完成後
にしきい値電圧を設定することができるため、イオン注
入工程でしきい値電圧を決定する方法に比べるとＶref
値の決定から製品納入までの期間が短かくてすむ。請求
項３の基準電圧発生回路によれば、フローティングゲー
トとコントロールゲートを備えた素子を複数個備え、そ
れらの素子はチャネルプロファイルを同一にすることが
できるので、プロセスばらつきや温度に対する依存性を
排除して高精度で安定した基準電圧発生回路とすること
ができる。請求項４，５の基準電圧発生回路によれば、
フローティングゲートとコントロールゲートを備えた素
子を複数個備え、それらの素子はチャネルプロファイル
を同一にすることができるので、プロセスばらつきや温
度に対する依存性を排除してさらに高精度で安定した基
準電圧発生回路とすることができる。また、初期しきい
値電圧がデプレッション側にある素子をデプレッション
型トランジスタとして使用する場合には、その素子には
チャージ注入を省略することができる。初期しきい値電
圧がエンハンスメント側にある素子をエンハンスメント
型トランジスタとして使用する場合にもその素子にはチ
ャージ注入を省略することができる。請求項６の基準電
圧発生回路によれば、定電流源となるデプレッション型
ＭＯＳＦＥＴもフローティングゲートとコントロールゲ
ートを備えた素子とし、そのフローティングゲートへの
電荷注入量によりデプレッション型に設定したので、チ
ャネルドープによりデプレッション型にする従来の方法
より後の工程でデプレッション型に設定することがで
き、仕様決定から製品納入までの期間を短縮することが
できる。請求項７の電源装置によれば、電源電圧と比較
するための基準電圧を発生する回路として本発明の基準
電圧発生回路を備えたので、高精度で安定した基準電圧
を使用することができ、性能の優れた電源装置となる。

【図面の簡単な説明】

【図１】Ｎチャネル型ＭＯＳＦＥＴを用いた２トランジ
スタ型基準電圧発生回路の実施例を示す図で、（Ａ）は
回路図、（Ｂ）はその動作を示す波形図である。

【図２】Ｎチャネル型ＭＯＳＦＥＴを用いた３トランジ
スタ型基準電圧発生回路の実施例を示す図で、（Ａ）は
回路図、（Ｂ）はその動作を示す波形図である。

【図３】Ｐチャネル型ＭＯＳＦＥＴを用いた２トランジ
スタ型基準電圧発生回路の実施例を示す図で、（Ａ）は
回路図、（Ｂ）はその動作を示す波形図である。

【図４】Ｐチャネル型ＭＯＳＦＥＴを用いた３トランジ
スタ型基準電圧発生回路の実施例を示す図で、（Ａ）は
回路図、（Ｂ）はその動作を示す波形図である。

【図５】電源装置の一実施例を示す回路図である。

【図６】電源装置の他の実施例を示す回路図である。

【図７】従来の基準電圧発生回路の一例を示す図で、
（Ａ）は回路図、（Ｂ）はその動作を示す波形図であ
る。

【図８】従来の基準電圧発生回路の他の例を示す図で、
（Ａ）は回路図、（Ｂ）はその動作を示す波形図であ
る。

【図９】従来の基準電圧発生回路における出力電圧の変
化を示す波形図で、（Ａ）はしきい値電圧Ｖｔがばらつ
いた場合、（Ｂ）はしきい値電圧やモビリティーの温度
特性がばらついた場合を示している。

【符号の説明】

Ｑ６，Ｑ７，Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２，Ｑ１３，
Ｑ１４フローティングゲート及びコントロールゲートを
持つＭＯＳＦＥＴ Ｑ８，Ｑ１５フローティングゲートをもたないデプレッ
ション型ＭＯＳＦＥＴ １７，２９ 基準電圧発生回路 ４５，３１ コンパレータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中西 啓哲 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 Ｆターム(参考） 5F038 AV06 BB02 BB04 BB05 EZ20 5F048 AB08 AC01 BB14 5H420 NA16 NB02 NB14 NB16 NB25 NC15 NC33 NE23

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳＦＥＴを２個以上直列に接続し、
   いずれかの接続点より出力を取り出す基準電圧発生回路
   において、 前記ＭＯＳＦＥＴのうち少なくとも１個はフローティン
   グゲートとコントロールゲートを備えた素子であること
   を特徴とする基準電圧発生回路。
2. 【請求項２】 フローティングゲートとコントロールゲ
   ートを備えた前記素子のうち少なくとも１つは、フロー
   ティングゲートへの電荷注入量によりしきい値電圧が設
   定されている請求項１に記載の基準電圧発生回路。
3. 【請求項３】 フローティングゲートとコントロールゲ
   ートを備えた素子を複数個備え、 それらの素子はしきい値電圧がフローティングゲートの
   形状とフローティングゲートへの電荷注入量の一方又は
   両方により設定されている請求項１に記載の基準電圧発
   生回路。
4. 【請求項４】 フローティングゲートとコントロールゲ
   ートを備えた素子を複数個備え、それらの素子はチャネ
   ルドープ量が等しく、初期しきい値電圧がデプレッショ
   ン側である請求項１から３に記載の基準電圧発生回路。
5. 【請求項５】 フローティングゲートとコントロールゲ
   ートを備えた素子を複数個備え、それらの素子はチャネ
   ルドープ量が等しく、初期しきい値電圧がエンハンスメ
   ント側である請求項１から３に記載の基準電圧発生回
   路。
6. 【請求項６】 前記ＭＯＳＦＥＴのうち少なくとも１個
   はデプレッション型であり、そのゲートとソースが短絡
   されて定電流源となっており、かつ、 そのデプレッション型ＭＯＳＦＥＴもフローティングゲ
   ートとコントロールゲートを備えた素子であり、そのフ
   ローティングゲートへの電荷注入量によりデプレッショ
   ン型に設定されている請求項１から５のいずれかに記載
   の基準電圧発生回路。
7. 【請求項７】 供給する電源電圧を基準電圧と比較する
   ことによって電源電圧を検出する検出回路を備えた電源
   装置において、 前記基準電圧を発生する回路として請求項１から６のい
   ずれかに記載の基準電圧発生回路を備えたことを特徴と
   する電源装置。