JP4761458B2 - カスコード回路および半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に電源電圧の変動に対して出力電圧の変動が小さくなるように使用されるカスコード回路に関する。

アナログ回路の電源電圧変動除去比を改善する目的で、カスコード回路を付加する手法は従来から、広く用いられてきている。電源電圧の変動や温度変化に対し、安定した出力電圧を得る事を目的とする基準電圧回路を例に挙げると、基準電圧用半導体装置（特公平7−74976号）の第２図に示すような回路が従来用いられている。同等の回路を図２に示す。従来の基準電圧回路は、デプレッション型ＭＯＳトランジスタ１のソース端子とエンハンスメント型ＭＯＳトランジスタ２のドレイン端子とを電源電圧供給端子１０１と接地電位１００の間に直列に接続し、その接続点と互いのゲート端子を共通に接続して構成し、その接続点を基準電圧出力端子１０２としている（以後、ＥＤ型基準電圧回路と称す。）。各々のトランジスタが飽和動作している限り、電源電圧供給端子１０１の電圧が変動した場合においても、基準電圧出力端子１０２は電圧変動の影響を受ける事がない。

しかしながら、実際にはデプレッション型ＭＯＳトランジスタ１のチャネル長変調効果の影響により、基準電圧出力端子１０２の電圧が変動するため、電源電圧変動除去比の大きい基準電圧回路を構成するのが困難となる。チャネル長変調効果を抑制し、短い周期での電源電圧変動が基準電圧に回り込むのを抑制するため、図３に示すような回路も用いられている。

図３の基準電圧回路は、電源電圧供給端子１０１との間に、バックゲート端子を接地電位としゲート端子にバイアス電圧供給手段２０１を接続したデプレッション型ＭＯＳトランジスタ３を設けてある。

デプレッション型ＭＯＳトランジスタ３は、所謂カスコード回路として動作し、電源電圧供給端子１０１の電圧変動に対して、ＥＤ型基準電圧回路２００への供給電圧が一定となるよう動作する。バイアス電圧供給手段２０１の実際の構成として、基準電圧回路および電子機器（特開2003−295957号）の第１図がある。特開2003−295957号の第１図と同等の回路を図４に示す。

この回路は、２系統の基準電圧出力を有する基準電圧回路であり、ＥＤ型基準電圧回路２００に着目した場合、ＥＤ型基準電圧回路２００に対してカスコード動作するデプレッション型ＭＯＳトランジスタ３が接続されており、デプレッション型ＭＯＳトランジスタ３に対してデプレッション型ＭＯＳトランジスタ６、エンハンスメント型ＭＯＳトランジスタ７およびデプレッション型ＭＯＳトランジスタ８からなるバイアス電圧供給手段２０１が接続されていると考える事ができる。同様に、デプレッション型ＭＯＳトランジスタ８に対してデプレッション型ＭＯＳトランジスタ１、エンハンスメント型ＭＯＳトランジスタ２およびデプレッション型ＭＯＳトランジスタ３からなるバイアス電圧供給手段が接続されているとみなす事ができる。
特公平７−７４９７６号公報（第１１図） 特開２００３−２９５９５７号公報（第１図）

近年、携帯機器の普及などにより、同一容量の電池でより長時間動作可能となる回路の低消費電力化の要求が高まっている。それにともない、基準電圧回路においても従来と同等以上の性能で、低電圧動作可能な構成が有利である。

図４の回路において、全てのトランジスタのバックゲート端子が接地電位であるとき、電源電圧変動除去比が悪化がみられない最低の動作電圧を考える。このためには、構成される全てのトランジスタが飽和動作する必要がある。

ここで、デプレッション型ＭＯＳトランジスタ３および８のゲート・ソース間電圧は、２つのＥＤ型基準電圧回路および各々のカスコード動作するデプレッション型トランジスタ３および８の特性がそれぞれ等しい場合にゼロとなる。従って、最低動作電圧Ｖ_DD(min)は次式で表される。

Ｖ_DD(min)＝Ｖ_ref＋|Ｖ_T2(Ｖ_SB2＝Ｖ_ref)|＋|Ｖ_T3(Ｖ_SB3＝Ｖ_ref＋|Ｖ_T2(Ｖ_SB2＝Ｖ_ref)|)| ・・・(式1)
ここで、Ｖ_refは基準電圧出力端子１０２の出力電圧、Ｖ_T2(Ｖ_SB2＝Ｖ_ref)はソース−バックゲート間電圧がＶ_refであるときのエンハンスメント型ＭＯＳトランジスタ２のしきい値電圧、Ｖ_T3(Ｖ_SB3＝Ｖ_ref＋|Ｖ_T2(Ｖ_SB2＝Ｖ_ref)|)はソース−バックゲート間電圧がＶ_ref＋|Ｖ_T2(Ｖ_SB2＝Ｖ_ref)|におけるＭＯＳトランジスタ３のしきい値電圧を表している。

電源電圧が式１で示されるＶ_DD(min)よりも低下すると、カスコード動作するデプレッション型ＭＯＳトランジスタ３および８が非飽和動作となり、従って出力抵抗は小さくなって電源電圧変動除去比は著しく悪化する。

本発明の目的は、上記問題点を解消するためになされたものであり、より低い動作電圧で、従来の回路と同等以上の電源電圧変動除去比を有するカスコード回路を用いた基準電圧回路および電子機器を提供することである。

本発明は、上記目的を達成するため、カスコード回路として動作するＮ型チャネルのデプレッションＭＯＳトランジスタのソース電位に対してゲート電位よりも低く、或いはカスコード回路として動作するＰ型チャネルのデプレッションＭＯＳトランジスタのソース電位に対してゲート電位よりも高く印加する事が可能なバイアス電圧供給手段を具備して、該トランジスタの飽和動作に必要な最低電圧の絶対値を小さくする事で、電源電圧変動除去比を悪化させる事無く、基準電圧回路としての最低動作電圧を低くすることのできるような構成とした。

また、本発明では、カスコード回路の負荷として動作する回路に流れる電流を制御電流源によって検出し、その制御電流源の電流を用いて、カスコード回路のバイアス電圧を決定するため、プロセスばらつきによるバイアス電圧の変動を抑制するような構成とした。

本発明の基準電圧回路は、従来の回路と比較して、電源電圧変動除去比を悪化させる事無く、より低い電源電圧で動作する基準電圧回路を提供する事が出来る。

図１は、本発明のカスコード回路を用いた半導体装置の第一の実施例を示す回路図である。
Ｎ型チャネルデプレッション型トランジスタ１ならびにＮ型チャネルエンハンスメント型ＭＯＳトランジスタ２はＥＤ型基準電圧回路２００を構成しており、ＥＤ型基準電圧回路２００に対して直列にカスコード回路として動作するＮ型チャネルデプレッション型トランジスタ３が接続されている。Ｎ型チャネルエンハンスメント型ＭＯＳトランジスタ２に並列に制御電流源であるＮ型チャネルエンハンスメント型ＭＯＳトランジスタ４が接続され、ゲート端子とソース端子が接続されたＮ型チャネルデプレッション型ＭＯＳトランジスタ５がＮ型チャネルエンハンスメント型ＭＯＳトランジスタ４に直列に接続されている。さらに、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ５のソース端子がＮ型チャネルデプレッション型トランジスタ３のゲート端子に接続され、Ｎ型チャネルエンハンスメント型ＭＯＳトランジスタ４およびＮ型チャネルデプレッション型ＭＯＳトランジスタ５は、カスコード回路として動作するＮ型チャネルデプレッション型トランジスタ３に対して一定のバイアス電圧を供給するバイアス電圧供給手段２０１となっている。

上述の回路において、Ｎ型チャネルエンハンスメント型ＭＯＳトランジスタ２と４およびＮ型チャネルデプレッション型ＭＯＳトランジスタ３と５の特性およびトランスコンダクタンス係数も等しい場合には、各々のデプレッション型トランジスタのソース・バックゲート間電圧−ドレイン電流特性が等しくなり、かつドレイン電流が等しくなるため、各々のデプレッション型トランジスタのソース電位は等しくなる。

ここで、Ｎ型チャネルエンハンスメント型ＭＯＳトランジスタ２のトランスコンダクタンス係数に対して、Ｌ長を固定してＷ長を大きくするなどしてＮ型チャネルエンハンスメント型ＭＯＳトランジスタ４のトランジスタのトランスコンダクタンス係数を大きくする事で、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ３のソース電位よりもＭＯＳトランジスタ５のソース電位を下げる事が可能となる。

あるいは、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ３のトランスコンダクタンス係数に対してＮ型チャネルデプレッション型ＭＯＳトランジスタ５のトランジスタのトランスコンダクタンス係数を小さくする事で、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ３のソース電位よりもＮ型チャネルデプレッション型ＭＯＳトランジスタ５のソース電位を下げる事が可能となる。

あるいは、上記の両方を実施する事で、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ３のソース電位よりもＮ型チャネルデプレッション型ＭＯＳトランジスタ５のソース電位を下げる事が可能となる。

上述のような構成をとることにより、基準電圧回路の最低動作電圧Ｖ_DD（min）は、次式で表される。
Ｖ_DD(min)＝Ｖ_ref＋|Ｖ_T2(Ｖ_SB2＝Ｖ_ref)|＋|Ｖ_T3(Ｖ_SB3＝Ｖ_ref＋|Ｖ_T2(Ｖ_SB2＝Ｖ_ref)|)|＋Ｖ_gs3 ・・・(式２)
ここで、Ｖ_refは基準電圧出力端子１０２の出力電圧、Ｖ_T2(Ｖ_SB2＝Ｖ_ref)はソース−バックゲート間電圧がＶ_refであるときのエンハンスメント型ＭＯＳトランジスタ２のしきい値電圧、Ｖ_T3(Ｖ_SB3＝Ｖ_ref＋|Ｖ_T2(Ｖ_SB2＝Ｖ_ref)|)はソース−バックゲート間電圧がＶ_ref＋|Ｖ_T2(Ｖ_SB2＝Ｖ_ref)|におけるＭＯＳトランジスタ３のしきい値電圧、Ｖ_gs3はＭＯＳトランジスタ３のゲート−ソース間電圧を表している。

このとき、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ３のソース電位よりもＭＯＳトランジスタ５のソース電位の方が低いのでＶ_gs3＜０となり、従来の構成よりも最低動作電圧Ｖ_DD（min）を下げる事が可能となる。

また、本発明のカスコード回路は、図１の基準電圧回路に用いるのみでなく、図５示すようなソースフォロア回路に用いることで、同様の効果を得ることができる。

図６は、本発明のカスコード回路を用いた半導体装置の第二の実施例を示す回路図である。

Ｎ型チャネルデプレッション型トランジスタ１、Ｎ型チャネルデプレッション型トランジスタ９、Ｎ型チャネルエンハンスメント型ＭＯＳトランジスタ２ならびに抵抗群１１から構成されるＥＤ型基準電圧回路２０３に対して、カスコード回路として動作するＮ型チャネルデプレッション型トランジスタ１０および３を接続した回路構成である。

抵抗群１１に対して並列に制御電流源であるＮ型チャネルエンハンスメント型ＭＯＳトランジスタ４が接続されており、さらにＮ型チャネルエンハンスメント型ＭＯＳトランジスタ４に直列に、ゲート端子とソース端子が接続されたＮ型チャネルデプレッション型ＭＯＳトランジスタ５が接続されている。

さらに、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ５のソース端子がＮ型チャネルデプレッション型トランジスタ１０および３のゲート端子に接続され、Ｎ型チャネルエンハンスメント型ＭＯＳトランジスタ４およびＮ型チャネルデプレッション型ＭＯＳトランジスタ５は、カスコード回路として動作するＮ型チャネルデプレッション型トランジスタ１０および３に対して一定のバイアス電圧を供給するバイアス電圧供給手段２０１となっている。

この回路においても、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ３のトランスコンダクタンス係数に対してＮ型チャネルデプレッション型ＭＯＳトランジスタ５のトランスコンダクタンス係数を小さくする事で、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ３のソース電位よりもＭＯＳトランジスタ５のソース電位を下げる事が可能となる。このように構成することにより、基準電圧回路の最低動作電圧Ｖ_DD（min）は、実施例１と同様に式２で表され、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ３のソース電位よりもＭＯＳトランジスタ５のソース電位の方が低いのでＶ_gs3＜０となり、従来の構成よりも最低動作電圧Ｖ_DD（min）を下げる事が可能となる。

また、トランジスタのトランスコンダクタの関係は第一の実施例と同様に構成しても、同様の効果が得られる。

図７は、本発明のカスコード回路を用いた半導体装置の第三の実施例を示す回路図である。

第二の実施例と同様に、Ｎ型チャネルデプレッション型トランジスタ１、Ｎ型チャネルデプレッション型トランジスタ９、Ｎ型チャネルエンハンスメント型ＭＯＳトランジスタ２ならびに抵抗群１１から構成されるＥＤ型基準電圧回路２０３に対して、カスコード回路として動作するＮ型チャネルデプレッション型トランジスタ３が接続されており、Ｎ型チャネルデプレッショントランジスタ３のソース端子にカスコード回路として動作するＮ型チャネルデプレッション型トランジスタ１０のゲートを接続した回路構成である。

抵抗群１１に対して並列に制御電流源であるＮ型チャネルエンハンスメント型ＭＯＳトランジスタ４が接続されており、さらにＮ型チャネルエンハンスメント型ＭＯＳトランジスタ４に直列に、ゲート端子とソース端子が接続されたＮ型チャネルデプレッション型ＭＯＳトランジスタ５が接続されている。

さらに、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ５のソース端子がＮ型チャネルデプレッション型トランジスタ３のゲート端子に接続され、Ｎ型チャネルエンハンスメント型ＭＯＳトランジスタ４およびＮ型チャネルデプレッション型ＭＯＳトランジスタ５は、カスコード回路として動作するＮ型チャネルデプレッション型トランジスタ３に対して一定のバイアス電圧を供給するバイアス電圧供給手段２０１となっている。

この回路においても、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ３のトランスコンダクタンス係数に対してＮ型チャネルデプレッション型ＭＯＳトランジスタ５のトランジスタのトランスコンダクタンス係数を小さくする事で、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ３のソース電位よりもＭＯＳトランジスタ５のソース電位を下げる事が可能となる。このように構成することにより、この基準電圧回路の最低動作電圧Ｖ_DD（min）は、実施例１と同様に式２で表され、Ｎ型チャネルデプレッション型ＭＯＳトランジスタ３のソース電位よりもＭＯＳトランジスタ５のソース電位の方が低いのでＶ_gs3＜０となり、従来の構成よりも最低動作電圧Ｖ_DD（min）を下げる事が可能となる。

本発明のカスコード回路を用いた半導体装置の第一の実施例を示す回路図である。 従来の基準電圧回路の構成の一例を示す図である。 従来の基準電圧回路の構成の一例を示す図である。 従来の基準電圧回路の構成の一例を示す図である。 本発明のカスコード回路を用いた半導体装置の第一の実施例を示す回路図である。 本発明のカスコード回路を用いた半導体装置の第二の実施例を示す回路図である。 本発明のカスコード回路を用いた半導体装置の第三の実施例を示す回路図である。

符号の説明

１１ 抵抗群
１００ 接地電位
１０１ 電源電圧供給端子
１０２ 基準電圧出力端子
２００、２０３ ＥＤ型基準電圧回路
２０１ バイアス電圧供給手段
２０２ フォースフォロア回路

Claims (10)

1. ソースとゲートを接続した第１のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタのゲートとゲートを接続し、ソースに接続した負荷回路に電源を供給する第２のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースに接続され、前記負荷回路に流れる電流により制御される制御電流源と、を有したカスコード回路であって、
   前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタの、ドレイン−ソース間電圧がしきい値電圧より高く、かつ基板電位をソース電位より低くなるように設定し、
   前記第２のＮ型チャネルデプレッション型ＭＯＳトランジスタの、ドレイン−ソース間電圧がしきい値電圧より高く、かつ基板電位をソース電位より低くなるように設定したカスコード回路。
2. 前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタと前記第２のＮ型チャネルデプレッション型ＭＯＳトランジスタの基板電位を接地して構成した請求項１に記載のカスコード回路。
3. 前記制御電流源は、前記負荷回路とゲートを接続し、前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインを接続した第１のＮ型チャネルエンハンスメント型ＭＯＳトランジスタである請求項１に記載のカスコード回路。
4. 前記負荷回路は、
   前記第２のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインを接続し、ソースとゲートを接続した第３のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第３のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインおよびゲートを接続した第２のＮ型チャネルエンハンスメント型ＭＯＳトランジスタと、から構成された基準電圧回路である請求項1に記載のカスコード回路を備えた半導体装置。
5. 前記負荷回路は、
   前記第２のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインを接続した第３のＮ型チャネルエンハンスメント型ＭＯＳトランジスタと、
   前記第３のＮ型チャネルエンハンスメント型ＭＯＳトランジスタのソースとドレインおよびゲートを接続した第２のＮ型チャネルエンハンスメント型ＭＯＳトランジスタと、から構成されたソースフォロア回路である請求項1に記載のカスコード回路を備えた半導体装置。
6. ソースとゲートを接続した第１のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタのゲートとゲートを接続した第２のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第２のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインを接続し、ソースとゲートを接続した第３のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第３のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインを接続した第２のＮ型チャネルエンハンスメント型ＭＯＳトランジスタと、
   前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインを接続した第１のＮ型チャネルエンハンスメント型ＭＯＳトランジスタと、
   前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタのゲートとゲートを接続した第４のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第４のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインを接続し、前記第３のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとゲートを接続した第５のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第１および第２のＮ型チャネルエンハンスメント型ＭＯＳトランジスタのゲートと、前記第５のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースに接続した直列接続した複数の抵抗と、からなり、前記直列接続した複数の抵抗の任意の分割点より正の定電圧を出力するように構成したカスコード回路を備えた半導体装置であって、
   前記全てのＭＯＳトランジスタの基板電位を接地して構成した、カスコード回路を備えた半導体装置。
7. ソースとゲートを接続した第１のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタのゲートとゲートを接続した第２のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第２のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインを接続し、ソースとゲートを接続した第３のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第３のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインを接続した第２のＮ型チャネルエンハンスメント型ＭＯＳトランジスタと、
   前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインを接続した第１のＮ型チャネルエンハンスメント型ＭＯＳトランジスタと、
   前記第２のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとゲートを接続した第４のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第４のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとドレインを接続し、前記第３のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースとゲートを接続した第５のＮ型チャネルデプレッション型ＭＯＳトランジスタと、
   前記第１および第２のＮ型チャネルエンハンスメント型ＭＯＳトランジスタのゲートと、前記第５のＮ型チャネルデプレッション型ＭＯＳトランジスタのソースに接続した直列接続した複数の抵抗と、からなり、前記直列接続した複数の抵抗の任意の分割点より正の定電圧を出力するように構成したカスコード回路を備えた半導体装置であって、
   前記全てのＭＯＳトランジスタの基板電位を接地して構成した、カスコード回路を備えた半導体装置。
8. 前記第１のＮ型チャネルエンハンスメント型ＭＯＳトランジスタのトランスコンダクタンス係数を、前記第２のＮ型チャネルエンハンスメント型ＭＯＳトランジスタのトランスコンダクタンス係数よりも大きくした請求項４乃至７のいずれかに記載の半導体装置。
9. 前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタのトランスコンダクタンス係数を、前記第２のＮ型チャネルデプレッション型ＭＯＳトランジスタのトランスコンダクタンス係数よりも小さくした請求項４乃至７のいずれかに記載の半導体装置。
10. 前記第１のＮ型チャネルエンハンスメント型ＭＯＳトランジスタのトランスコンダクタンス係数を、前記第２のＮ型チャネルエンハンスメント型ＭＯＳトランジスタのトランスコンダクタンス係数よりも大きくし、
    前記第１のＮ型チャネルデプレッション型ＭＯＳトランジスタのトランスコンダクタンス係数を、前記第２のＮ型チャネルデプレッション型ＭＯＳトランジスタのトランスコンダクタンス係数よりも小さくした請求項４乃至７のいずれかに記載の半導体装置。

Images