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JP2022104171A - 半導体装置 - Google Patents

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Abstract

【課題】消費電力を増大させることなく、リセット信号を出力する判定電圧を広い範囲で設定することができるパワーオンリセット回路を提供する。【解決手段】パワーオンリセット回路１０は、ソースがＶＤＤに接続され、ドレインがノードＶＪＧに接続されたエンハンスメント型ＰＭＯＳトランジスタＰ１と、ノードＶＪＧにドレインが接続されたデプレッション型ＮＭＯＳトランジスタＤ１と、直列に接続された抵抗器Ｒ１、Ｒ２を備え、一端がデプレッション型ＮＭＯＳトランジスタＤ１のソースに接続され、他端がＧＮＤに接続され、抵抗器Ｒ１、Ｒ２間が、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートと接続された第１抵抗部と、ノードＶＪＧに入力が接続され、リセット信号を出力するインバータと、を備える。【選択図】図１

Description

本発明は、半導体装置に関するものである。
パワーオンリセット回路は、電源投入時に内部回路が誤作動するのを防止するために、電源電圧が所定の判定電圧以下の場合、リセット信号を出力する回路である。
近年、半導体集積回路のマイクロコントローラにはパワーオンリセット回路が内蔵されており、電源電圧投入時にリセット信号を出力するだけでなく、常時動作し電源電圧が判定電圧より低い時はいつでもリセット信号を出力する機能を持つ。
特許文献１には、パワーオンリセット回路を備えた半導体装置において、出力レベルに応じて抵抗部の抵抗値を制御する制御素子を設けることでヒステリシスを作ることができ、ノイズ耐性が高く、安定的に内部回路を動作させることができる技術が開示されている。
特開２０１４－２０７６１５号公報
しかしながら、マイクロコントローラの機種によってリセット信号を出力するべき判定電圧が変わるため、リセット信号を出力する判定電圧を広い範囲で設定できるパワーオンリセット回路が要求されている。特許文献１では、例えばリセット信号を出力する判定電圧を高く設定する、つまりリセット信号を出力する判定電圧を決めるトランジスタの閾値電圧を大きくした場合には、電流量はトランジスタの閾値電圧の２乗に比例するために電流量が増えてしまう。よって、特許文献１のような回路構成だとリセット信号を出力する判定電圧を広い範囲で設定することが可能ではあるが、判定電圧を高くした場合には消費電力が増大してしまうという問題があった。
上記課題を解決するために、第１発明の半導体装置は、制御端子及び一対の第１の主端子を備え、一方の第１の主端子が第１の電位を有する部位に接続され、他方の第１の主端子が第１ノードに接続された第１エンハンスメント型素子と、制御端子及び一対の第２の主端子を備え、一方の第２の主端子が前記第１ノードに接続され、前記制御端子が第２の電位を有する部位に接続された第１デプレッション型素子と、直列に接続された複数の抵抗素子を備え、一端が前記デプレッション型素子の他方の第２の主端子に接続され、他端が前記第２の電位を有する部位に接続され、複数の抵抗素子間が前記第１エンハンスメント型素子の制御端子と接続された第１抵抗部と、前記第１ノードに入力が接続され、リセット信号を出力するインバータと、を備える。
第２発明の半導体装置は、制御端子及び一対の第１の主端子を備え、一方の第１の主端子が第１の電位を有する部位に接続され、他方の第１の主端子が第１ノードに接続され、前記制御端子が第２ノードに接続された第１エンハンスメント型素子と、制御端子及び一対の第２の主端子を備え、一方の第２の主端子が前記第１ノードに接続され、他方の第２の主端子が前記第２ノードに接続された第２デプレッション型素子と、制御端子及び一対の第３の主端子を備え、一方の第３の主端子が前記第２ノードに接続され、前記制御端子が、第２の電位を有する部位に接続された第１デプレッション型素子と、直列に接続された複数の抵抗素子を備え、一端が前記第１デプレッション型素子の他方の第３の主端子に接続され、他端が前記第２の電位を有する部位に接続され、前記複数の抵抗素子間が、前記第２デプレッション型素子の制御端子と接続された第１抵抗部と、前記第１ノードに入力が接続され、リセット信号を出力するインバータと、を備える。
第３発明の半導体装置は、制御端子及び一対の第１の主端子を備え、一方の第１の主端子が第１の電位を有する部位に接続され、他方の第１の主端子が第１ノードに接続され、前記制御端子が第２ノードに接続された第１エンハンスメント型素子と、制御端子及び一対の第２の主端子を備え、一方の第２の主端子が前記第１ノードに接続され、他方の第２の主端子が前記第２ノードに接続され、前記制御端子が第３ノードに接続された第３デプレッション型素子と、制御端子及び一対の第３の主端子を備え、一方の第３の主端子が前記第２ノードに接続され、他方の第２の主端子が前記第３ノードに接続された第２デプレッション型素子と、制御端子及び一対の第４の主端子を備え、一方の第４の主端子が前記第３ノードに接続され、前記制御端子が第２の電位を有する部位に接続された第１デプレッション型素子と、直列に接続された複数の抵抗素子を備え、一端が前記第１デプレッション型素子の他方の第４の主端子に接続され、他端が前記第２の電位を有する部位に接続され、前記複数の抵抗素子間が、前記第２デプレッション型素子の制御端子と接続された第１抵抗部と、前記第１ノードに入力が接続され、リセット信号を出力するインバータと、を備える。
第４発明の半導体装置は、第１の電位を有する部位に接続された一方の第１の主端子と、第１ノードに電気的に接続された他方の第１の主端子と、を有するエンハンスメント型素子と、第１の電位側の一方の第２の主端子と、該第１の電位と異なる第２の電位側の他方の第２の主端子とを有するデプレッション型素子を直列に１以上備えたデプレッション型素子部であって、該デプレッション型素子部は、前記第１ノードと第２ノードとの間に接続された当該デプレッション型素子部と、前記第２ノードに電気的に接続された一端と、前記第２の電位を有する部位に接続された他端と、を有する抵抗部と、を有し、前記エンハンスメント型素子の制御部端子は、前記デプレッション型素子部のうち最も該エンハンスメント型素子に近い前記デプレッション型素子の前記他方の第２の主端子に接続される。
本発明によれば、消費電力を増大させることなく、リセット信号を出力する判定電圧を広い範囲で設定することができる、という効果を奏する。
第１の実施の形態のパワーオンリセット回路の一例を示す回路図である。 第１の実施の形態のパワーオンリセット回路の電圧波形及び出力された信号の一例を示す図である。 第２の実施の形態のパワーオンリセット回路の一例を示す回路図である。 第２の実施の形態のパワーオンリセット回路の電圧波形及び出力された信号の一例を示す図である。 第３の実施の形態のパワーオンリセット回路の一例を示す回路図である。 第４の実施の形態のパワーオンリセット回路の一例を示す回路図である。 第４の実施の形態のパワーオンリセット回路の電圧波形及び出力された信号の一例を示す図である。 第５の実施の形態のパワーオンリセット回路の一例を示す回路図である。 第５の実施の形態のパワーオンリセット回路の電圧波形及び出力された信号の一例を示す図である。 第６の実施の形態のパワーオンリセット回路の一例を示す回路図である。 第１の実施の形態のパワーオンリセット回路の変形例のパワーオンリセット回路の一例を示す回路図である。
以下では、図面を参照して、本実施の形態を詳細に説明する。
［第１の実施の形態］
まず、本実施の形態のパワーオンリセット回路１０の構成を説明する。図１には、本実施の形態のパワーオンリセット回路の一例を説明するための回路図を示す。本実施の形態のパワーオンリセット回路１０は、エンハンスメント型ＰＭＯＳトランジスタＰ１、デプレッション型ＮＭＯＳトランジスタＤ１、第１抵抗部（抵抗器Ｒ１、抵抗器Ｒ２）、及びインバータＩＮＶ１を有する。パワーオンリセット回路１０は、例えば、ＬＳＩの内部回路に搭載される。
エンハンスメント型ＰＭＯＳトランジスタＰ１は制御端子及び一対の第１の主端子を有している。ここで制御端子はゲート、一対の第１の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。エンハンスメント型ＰＭＯＳトランジスタＰ１のソースは電源電圧（ＶＤＤ）を有する部位(以下、電源電位)に接続されており、ドレインはノードＶＪＧに接続されている。エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートは、抵抗器Ｒ２を介して接地電圧（ＧＮＤ）を有する部位(以下、接地電位)に接続されている。エンハンスメント型ＰＭＯＳトランジスタＰ１はエンハンスメント型素子の一例である。
デプレッション型ＮＭＯＳトランジスタＤ１は制御端子及び一対の第２の主端子を有している。ここで制御端子はゲート、一対の第２の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。デプレッション型ＮＭＯＳトランジスタＤ１のドレインはノードＶＪＧに接続されている。ソースは、抵抗器Ｒ１の一端に接続されるノードＳＤ１に接続されている。デプレッション型ＮＭＯＳトランジスタＤ１のゲートは、接地電位に接続されている。デプレッション型ＮＭＯＳトランジスタＤ１はデプレッション型素子の一例である。
第１抵抗部は抵抗器Ｒ１と抵抗器Ｒ２とが直列に接続されている。抵抗器Ｒ１の一端はノードＳＤ１に接続されており、抵抗器Ｒ１の他端はノードＶＤＶに接続されている。抵抗器Ｒ２の一端はノードＶＤＶに接続されており、抵抗器Ｒ２の他端は接地電位に接続されている。ノードＶＤＶにエンハンスメント型ＰＭＯＳトランジスタＰ１のゲートが接続されている。抵抗器Ｒ１及び抵抗器Ｒ２の抵抗値は、マイクロコントローラの機種に応じてそれぞれ設定されている。
インバータＩＮＶ１の入力端子はノードＶＪＧに接続されている。ノードＶＪＧの電圧に応じてインバータＩＮＶ１の出力端子から出力されるリセット信号が、ＳＲＳ端子からパワーオンリセット回路１０が搭載されたＬＳＩの内部回路等に供給される。
本実施の形態のパワーオンリセット回路１０では、ＶＤＤが十分に高い場合にはデプレッション型ＮＭＯＳトランジスタＤ１、抵抗器Ｒ１、及び抵抗器Ｒ２が、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートに定電圧を供給する定電圧回路として機能する。
次に、本実施の形態のパワーオンリセット回路１０の動作を説明する。図２の上段は電圧波形を示し、下段はリセット状態や非リセット状態（論理‘０’または論理‘１’）を表したＳＲＳ端子から出力される信号を示す。図２の上段において、ＶＤＤの動作時波形、ノードＶＪＧの電圧の動作時波形、ノードＶＤＶの電圧の動作時波形、ノードＳＤ１の電圧の動作時波形を、直線、点線、一点鎖線、二点鎖線でそれぞれ示す。
なお、エンハンスメント型ＰＭＯＳトランジスタＰ１の閾値電圧をＰ１Ｖｔとし、デプレッション型ＮＭＯＳトランジスタＤ１の閾値電圧をＤ１Ｖｔとする。デプレッション型ＮＭＯＳトランジスタＤ１の閾値電圧Ｄ１Ｖｔはマイナスの値であり、ソースが０Ｖかつ、ゲートが０Ｖでもオンする。また、ここでは│Ｐ１Ｖｔ│が｜Ｄ１Ｖｔ｜より大きいこととする。
まず、時刻ｔ０以上であって時刻ｔ１未満において、ＶＤＤは０Ｖ以上であり｜Ｐ１Ｖｔ｜未満である。この時、エンハンスメント型ＰＭＯＳトランジスタＰ１はオフしているが、デプレッション型ＮＭＯＳトランジスタＤ１はオンしているため、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートのノードＶＤＶの電圧と、デプレッション型ＮＭＯＳトランジスタＤ１のソースのノードＳＤ１の電圧と、ノードＶＪＧの電圧はＧＮＤ側に引かれて０Ｖになる。ノードＶＪＧの電圧がＶＤＤに達していない状態であるＧＮＤレベルであるのに応じてインバータＩＮＶ１から出力される信号及びＳＲＳ端子から出力される信号は論理‘１’となる。よって、ＶＤＤが０Ｖから│Ｐ１Ｖｔ│未満の時のこの状態が、リセット信号が出力されている状態、つまりリセット状態となる。
次に、時刻ｔ１において、ＶＤＤは｜Ｐ１Ｖｔ｜以上であり｜Ｐ１Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）｜未満である。この時、エンハンスメント型ＰＭＯＳトランジスタＰ１がオンし始めて電流Ｉ１が流れ始めるが、抵抗器Ｒ１と抵抗器Ｒ２の抵抗値が十分大きい場合には、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートのノードＶＤＶの電圧がＩ１×（抵抗器Ｒ２の抵抗値）だけ上昇するため、エンハンスメント型ＰＭＯＳトランジスタＰ１は完全にはオンしない。ＶＤＤの上昇に伴いノードＶＪＧの電圧は上昇するがＶＤＤには達さず、ＧＮＤレベルのままであるのでインバータＩＮＶ１から出力される信号及びＳＲＳ端子から出力される信号は変わらず論理‘１’である。よって、ＶＤＤが｜Ｐ１Ｖｔ｜以上であり｜Ｐ１Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）｜未満の時、つまり、時刻ｔ１以上であって時刻ｔ２未満である場合もリセット状態が続く。
次に、時刻ｔ２において、ＶＤＤは｜Ｐ１Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）｜以上である。この時、デプレッション型ＮＭＯＳトランジスタＤ１のゲートがＧＮＤに接続しているため、抵抗器Ｒ１と抵抗器Ｒ２の抵抗値が十分大きい場合には、デプレッション型ＮＭＯＳトランジスタＤ１のソースのノードＳＤ１の電圧は｜Ｄ１Ｖｔ｜程度となり、それ以上に上昇せず定電圧となる。また、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートのノードＶＤＶの電圧はノードＳＤ１の電圧が分圧されて、｜Ｄ１Ｖｔ｜×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）となる。エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートのノードＶＤＶの電圧は定電圧となっており、かつ、ＶＤＤが上昇してエンハンスメント型ＰＭＯＳトランジスタＰ１のゲート電圧に比べてソース電圧がＰ１Ｖｔ程度高くなると、エンハンスメント型ＰＭＯＳトランジスタＰ１が完全にオンする。そして、ノードＶＪＧの電圧は、ＶＤＤ側に引かれて高い電圧となり、ノードＶＪＧの電圧がＶＤＤに達した状態であるＶＤＤレベルであるのに応じて、インバータＩＮＶ１から出力される信号及びＳＲＳ端子から出力される信号は論理‘０’となる。よって、ＶＤＤが｜Ｐ１Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）｜以上となる時、つまり、時刻ｔ２以上であって時刻ｔ３未満である場合もリセット信号が出力されていない状態、つまり非リセット状態となる。このように、リセット状態と非リセット状態が切り替わる、ＶＤＤ＝｜Ｐ１Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）｜が判定電圧となる。
また、時刻ｔ３で、ＶＤＤが下がり始めると、ＶＤＤが｜Ｐ１Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）｜未満となり、再びエンハンスメント型ＰＭＯＳトランジスタＰ１は完全にはオンしない。そして、ノードＶＪＧの電圧はＧＮＤレベルになるのに応じてインバータＩＮＶ１から出力される信号及びＳＲＳ端子から出力される信号は論理‘１’となる。そして、再度リセット状態となる。
つまり、ＶＤＤが判定電圧｜Ｐ１Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）｜未満であれば、エンハンスメント型ＰＭＯＳトランジスタＰ１は完全にはオンしないため、ノードＶＪＧの電圧はＧＮＤレベルとなりリセット状態となる。一方、ＶＤＤが判定電圧｜Ｐ１Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）｜以上であれば、エンハンスメント型ＰＭＯＳトランジスタＰ１は完全にオンし、ノードＶＪＧの電圧はＶＤＤレベルとなり非リセット状態となる。
そして、ＶＤＤが十分に高い時はデプレッション型ＮＭＯＳトランジスタＤ１、抵抗器Ｒ１、及び抵抗器Ｒ２が定電圧回路として機能するために、その時の電流は一定となり、消費電流は｜Ｄ１Ｖｔ｜÷（抵抗器Ｒ１、Ｒ２の抵抗の和）となる。つまり、消費する電流はリセット信号が出力される判定電圧を決定するエンハンスメント型ＰＭＯＳトランジスタＰ１に依存しない。よって、リセット信号が出力される判定電圧を高く設定した場合でも消費電力は増大しない。
また、例えばデプレッション型ＮＭＯＳトランジスタＤ１の閾値電圧をＤ１Ｖｔ＝－０．４Ｖとし、エンハンスメント型ＰＭＯＳトランジスタＰ１の閾値電圧をＰ１Ｖｔ＝－０．６Ｖとし、抵抗器Ｒ１、Ｒ２の抵抗の和を１０ＭｅｇΩとし、抵抗器Ｒ１、Ｒ２が同じ抵抗器であるとすれば、リセット信号を出力する判定電圧は｜－０．６Ｖ｜＋｜－０．４Ｖ｜×０．５、すなわち、０．８Ｖとなる。そして抵抗器Ｒ１、Ｒ２の抵抗の分圧比は０から１まで変えることができるので、リセット信号を出力する判定電圧は０．６Ｖから１．０Ｖまで変えることができる。この時、抵抗器Ｒ１と抵抗器Ｒ２の抵抗の和は変えずに分圧比を変化させてリセット信号を出力する判定電圧を変えているため、消費電力は増大しない。
以上説明したように、本実施の形態のパワーオンリセット回路１０は、ソースが電源電位に接続され、ドレインがノードＶＪＧに接続されたエンハンスメント型ＰＭＯＳトランジスタＰ１と、ドレインがノードＶＪＧに接続され、ゲートが接地電位に接続されたデプレッション型ＮＭＯＳトランジスタＤ１と、直列に接続された抵抗器Ｒ１、Ｒ２を備え、一端がデプレッション型ＮＭＯＳトランジスタＤ１のソースに接続され、他端が接地電位に接続され、抵抗器Ｒ１、Ｒ２間が、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートと接続された抵抗部と、ノードＶＪＧに入力が接続され、リセット信号を出力するインバータと、を有する。これにより、消費電力を増大させることなく、リセット信号を出力する判定電圧を広い範囲で設定が可能なパワーオンリセット回路を実現することができる。
また、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートを、デプレッション型ＮＭＯＳトランジスタＤ１のソースと接地電位とを分圧する抵抗器Ｒ１と抵抗器Ｒ２の間のノードＶＤＶに接続したことにより、抵抗器Ｒ１、Ｒ２の分圧比を変えることで、消費電力を増大させることなくリセット信号を出力する判定電圧を設定することができる。
また、デプレッション型ＮＭＯＳトランジスタＤ１のゲートを接地電位などの定電圧源に接続し、デプレッション型ＮＭＯＳトランジスタＤ１のソースと接地電位との間に複数の抵抗器を設けて、デプレッション型ＮＭＯＳトランジスタＤ１のソース電圧を設定できる。そして、その設定されたデプレッション型ＮＭＯＳトランジスタＤ１のソース電圧を分圧したノードを、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートと接続し、エンハンスメント型ＰＭＯＳトランジスタＰ１のオン状態を制御することでリセット信号の判定電圧を設定できる。
［第２の実施の形態］
まず、本実施の形態のパワーオンリセット回路２１０の構成を説明する。図３には、本実施の形態のパワーオンリセット回路の一例を説明するための回路図を示す。本実施の形態のパワーオンリセット回路２１０は、第１の実施の形態のパワーオンリセット回路１０にデプレッション型ＮＭＯＳトランジスタＤ２を追加した構成であり、第１の実施の形態のパワーオンリセット回路１０と異なる。図３のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明する。
本実施の形態のパワーオンリセット回路２１０は、エンハンスメント型ＰＭＯＳトランジスタＰ１、デプレッション型ＮＭＯＳトランジスタＤ２、デプレッション型ＮＭＯＳトランジスタＤ１、第１抵抗部（抵抗器Ｒ１、抵抗器Ｒ２）、及びインバータＩＮＶ１を有する。パワーオンリセット回路２１０は、例えば、ＬＳＩの内部回路に搭載されている。
エンハンスメント型ＰＭＯＳトランジスタＰ１は制御端子及び一対の第１の主端子を有している。ここで制御端子はゲート、一対の第１の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。エンハンスメント型ＰＭＯＳトランジスタＰ１のソースは電源電位に接続されており、ドレインはノードＶＪＧに接続されている。エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートは、デプレッション型ＮＭＯＳトランジスタＤ１、抵抗器Ｒ１、Ｒ２を介して接地電位に接続されている。エンハンスメント型ＰＭＯＳトランジスタＰ１はエンハンスメント型素子の一例である。
デプレッション型ＮＭＯＳトランジスタＤ２は制御端子及び一対の第２の主端子を有している。ここで制御端子はゲート、一対の第２の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。デプレッション型ＮＭＯＳトランジスタＤ２のドレインは、ノードＶＪＧに接続されている。ソースはノードＶＤＶＤに接続されている。デプレッション型ＮＭＯＳトランジスタＤ２のゲートは、抵抗器Ｒ２を介して接地電位に接続されている。ノードＶＤＶＤにエンハンスメント型ＰＭＯＳトランジスタＰ１のゲートが接続されている。デプレッション型ＮＭＯＳトランジスタＤ２はデプレッション型素子の一例である。
デプレッション型ＮＭＯＳトランジスタＤ１は制御端子及び一対の第３の主端子を有している。ここで制御端子はゲート、一対の第３の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。デプレッション型ＮＭＯＳトランジスタＤ１のドレインは、ノードＶＤＶＤに接続されている。デプレッション型ＮＭＯＳトランジスタＤ１のソースは、抵抗器Ｒ１の一端に接続されるノードＳＤ１に接続されている。デプレッション型ＮＭＯＳトランジスタＤ１のゲートは、接地電位に接続されている。デプレッション型ＮＭＯＳトランジスタＤ１はデプレッション型素子の一例である。
第１抵抗部は抵抗器Ｒ１と抵抗器Ｒ２とが直列に接続されている。抵抗器Ｒ１の一端はノードＳＤ１に接続されており、抵抗器Ｒ１の他端はノードＶＤＶに接続されている。抵抗器Ｒ２の一端はノードＶＤＶに接続されており、抵抗器Ｒ２の他端は接地電位に接続されている。ノードＶＤＶにデプレッション型ＮＭＯＳトランジスタＤ２のゲートが接続されている。抵抗器Ｒ１及び抵抗器Ｒ２の抵抗値は、マイクロコントローラの機種に応じてそれぞれ設定されている。
インバータＩＮＶ１の入力端子はノードＶＪＧに接続されている。ノードＶＪＧの電圧に応じてインバータＩＮＶ１の出力端子から出力されるリセット信号が、ＳＲＳ端子からパワーオンリセット回路２１０が搭載されたＬＳＩの内部回路等に供給される。
本実施の形態のパワーオンリセット回路２１０では、ＶＤＤが十分に高い場合にはデプレッション型ＮＭＯＳトランジスタＤ１、抵抗器Ｒ１、及び抵抗器Ｒ２が、デプレッション型ＮＭＯＳトランジスタＤ２のゲートに定電圧を供給する定電圧回路として機能し、デプレッション型ＮＭＯＳトランジスタＤ２がエンハンスメント型ＰＭＯＳトランジスタＰ１のゲートに定電圧を供給する定電圧回路として機能する。
次に、本実施の形態のパワーオンリセット回路２１０の動作を説明する。図４の上段は電圧波形を示し、下段はリセット状態や非リセット状態(論理‘０’または論理‘１’)を表したＳＲＳ端子から出力される信号を示す。図４の上段において、ＶＤＤの動作時波形、ノードＶＪＧの電圧の動作時波形、ノードＶＤＶの電圧の動作時波形、ノードＳＤ１の電圧の動作時波形、ノードＶＤＶＤの電圧の動作時波形を、直線、点線、一点鎖線、二点鎖線、直線でそれぞれ示す。
なお、エンハンスメント型ＰＭＯＳトランジスタＰ１の閾値電圧をＰ１Ｖｔとし、デプレッション型ＮＭＯＳトランジスタＤ２の閾値電圧をＤ２Ｖｔとし、デプレッション型ＮＭＯＳトランジスタＤ１の閾値電圧をＤ１Ｖｔとする。デプレッション型ＮＭＯＳトランジスタＤ２の閾値電圧Ｄ２Ｖｔ、及びデプレッション型ＮＭＯＳトランジスタＤ１の閾値電圧Ｄ１Ｖｔはマイナスの値であり、ソースが０Ｖかつ、ゲートが０Ｖでもオンする。また、ここでは│Ｐ１Ｖｔ│が│Ｄ１Ｖｔ│や│Ｄ２Ｖｔ│より大きいこととし、│Ｄ１Ｖｔ│＝│Ｄ２Ｖｔ│とする。
まず、時刻ｔ０以上であって時刻ｔ１未満において、ＶＤＤは０Ｖ以上であり｜Ｐ１Ｖｔ｜未満である。この時、エンハンスメント型ＰＭＯＳトランジスタＰ１はオフしているが、デプレッション型ＮＭＯＳトランジスタＤ２、Ｄ１はオンしているため、デプレッション型ＮＭＯＳトランジスタＤ２のゲートのノードＶＤＶの電圧と、デプレッション型ＮＭＯＳトランジスタＤ１のソースのノードＳＤ１の電圧と、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートのノードＶＤＶＤの電圧と、ノードＶＪＧの電圧はＧＮＤ側に引かれて０Ｖになる。ノードＶＪＧの電圧がＶＤＤに達していない状態であるＧＮＤレベルであるのに応じてインバータＩＮＶ１から出力される信号及びＳＲＳ端子から出力される信号は論理‘１’となる。よって、ＶＤＤが０Ｖから│Ｐ１Ｖｔ│未満のこの時のこの状態が、リセット信号が出力されている状態、つまりリセット状態となる。
次に、時刻ｔ１において、ＶＤＤは｜Ｐ１Ｖｔ｜以上であり｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜未満である。この時、エンハンスメント型ＰＭＯＳトランジスタＰ１がオンし始めて電流Ｉ１が流れ始めるが、抵抗器Ｒ１と抵抗器Ｒ２の抵抗値が十分大きい場合には、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートのノードＶＤＶＤの電圧がＩ１×（抵抗器Ｒ２の抵抗値）＋｜Ｄ２Ｖｔ｜だけ上昇するため、エンハンスメント型ＰＭＯＳトランジスタＰ１は完全にはオンしない。ＶＤＤの上昇に伴いノードＶＪＧの電圧は上昇するがＶＤＤには達さず、ＧＮＤレベルのままであるのでインバータＩＮＶ１から出力される信号及びＳＲＳ端子から出力される信号は変わらず論理‘１’である。よって、ＶＤＤが｜Ｐ１Ｖｔ｜以上であり｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜未満の時、つまり、時刻ｔ１以上であって時刻ｔ２未満である場合もリセット状態が続く。
次に、時刻ｔ２において、ＶＤＤは｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜以上である。この時、デプレッション型ＮＭＯＳトランジスタＤ１のゲートがＧＮＤに接続しているため、抵抗器Ｒ１と抵抗器Ｒ２の抵抗値が十分大きい場合には、デプレッション型ＮＭＯＳトランジスタＤ１のソースのノードＳＤ１の電圧は｜Ｄ１Ｖｔ｜程度となり、それ以上に上昇せず定電圧となる。また、デプレッション型ＮＭＯＳトランジスタＤ２のゲートのノードＶＤＶの電圧はノードＳＤ１の電圧が分圧されて、｜Ｄ１Ｖｔ｜×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）となる。デプレッション型ＮＭＯＳトランジスタＤ２のゲートがノードＶＤＶの電圧であるため、デプレッション型ＮＭＯＳトランジスタＤ２のソースのノードＶＤＶＤの電圧は、｜Ｄ１Ｖｔ｜×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋｜Ｄ２Ｖｔ｜となる。エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートのノードＶＤＶＤの電圧は定電圧となっており、かつ、ＶＤＤが上昇してエンハンスメント型ＰＭＯＳトランジスタＰ１のゲート電圧に比べてソース電圧がＰ１Ｖｔ程度高くなると、エンハンスメント型ＰＭＯＳトランジスタＰ１が完全にオンする。そして、ノードＶＪＧの電圧は、ＶＤＤ側に引かれて高い電圧となり、ノードＶＪＧの電圧がＶＤＤに達した状態であるＶＤＤレベルであるのに応じて、インバータＩＮＶ１から出力される信号及びＳＲＳ端子から出力される信号は論理‘０’となる。よって、ＶＤＤが｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜以上となる時、つまり、時刻ｔ２以上であって時刻ｔ３未満である場合もリセット信号が出力されていない状態、つまり非リセット状態となる。このように、リセット状態と非リセット状態が切り替わる、ＶＤＤ＝｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜が判定電圧となる。
また、時刻ｔ３で、ＶＤＤが下がり始めると、ＶＤＤが｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜未満となり、再びエンハンスメント型ＰＭＯＳトランジスタＰ１は完全にはオンしない。そして、ノードＶＪＧの電圧はＧＮＤレベルになるのに応じてインバータＩＮＶ１から出力される信号及びＳＲＳ端子から出力される信号は論理‘１’となる。そして、再度リセット状態となる。
つまり、ＶＤＤが判定電圧｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜未満であれば、エンハンスメント型ＰＭＯＳトランジスタＰ１は完全にはオンしないため、ノードＶＪＧの電圧はＧＮＤレベルとなりリセット状態となる。一方、ＶＤＤが判定電圧｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜以上であれば、エンハンスメント型ＰＭＯＳトランジスタＰ１は完全にオンし、ノードＶＪＧの電圧は、ＶＤＤレベルとなり非リセット状態となる。
そして、ＶＤＤが十分に高い時はデプレッション型ＮＭＯＳトランジスタＤ２及びデプレッション型ＮＭＯＳトランジスタＤ１、抵抗器Ｒ１、及び抵抗器Ｒ２が定電圧回路として機能するために、その時の電流は一定となり、消費電流は｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ｜÷（抵抗器Ｒ１、Ｒ２の抵抗の和）となる。つまり、消費する電流はリセット信号が出力される判定電圧を決定するエンハンスメント型ＰＭＯＳトランジスタＰ１に依存しない。よって、リセット信号が出力される判定電圧を高く設定した場合でも消費電力は増大しない。
また、例えばデプレッション型ＮＭＯＳトランジスタＤ１の閾値電圧をＤ１Ｖｔ＝－０．４Ｖとし、デプレッション型ＮＭＯＳトランジスタＤ２の閾値電圧をＤ２Ｖｔ＝－０．４Ｖとし、エンハンスメント型ＰＭＯＳトランジスタＰ１の閾値電圧をＰ１Ｖｔ＝－０．６Ｖとし、抵抗器Ｒ１、Ｒ２の抵抗の和を１０ＭｅｇΩとし、抵抗器Ｒ１、Ｒ２が同じ抵抗器であるとすれば、リセット信号を出力する判定電圧は｜－０．６Ｖ｜＋｜－０．４Ｖ｜×０．５＋｜－０．４Ｖ｜、すなわち、１．２Ｖとなる。そして、分圧比は０から１まで変えることができるので、リセット信号を出力する判定電圧は１．０Ｖから１．４Ｖまで変えることができる。この時、抵抗器Ｒ１と抵抗器Ｒ２の抵抗の和は変えずに分圧比を変化させてリセット信号を出力する判定電圧を変えているため、消費電力は増大しない。
以上説明したように、第２の実施の形態に係るパワーオンリセット回路２１０は、ソースが電源電位に接続され、ドレインがノードＶＪＧに接続され、ゲートがデプレッション型ＮＭＯＳトランジスタＤ２のソースに接続されるノードＶＤＶＤに接続されたエンハンスメント型ＰＭＯＳトランジスタＰ１と、ドレインがノードＶＪＧに接続され、ゲートがノードＶＤＶに接続されたデプレッション型ＮＭＯＳトランジスタＤ２と、ドレインがデプレッション型ＮＭＯＳトランジスタＤ２のソースに接続され、ゲートが接地電位に接続されたデプレッション型ＮＭＯＳトランジスタＤ１と、直列に接続された抵抗器Ｒ１、Ｒ２を備え、一端がデプレッション型ＮＭＯＳトランジスタＤ１のソースに接続され、他端が接地電位に接続され、抵抗器Ｒ１、Ｒ２間が、デプレッション型ＮＭＯＳトランジスタＤ２のゲートと接続された抵抗部と、ノードＶＪＧに入力が接続され、リセット信号を出力するインバータと、を有する。これにより、消費電力を増大させることなく、リセット信号を出力する判定電圧を広い範囲で設定が可能なパワーオンリセット回路を実現することができる。
また、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートを、デプレッション型ＮＭＯＳトランジスタＤ２のソースと接続し、更にデプレッション型ＮＭＯＳトランジスタＤ２のゲートを抵抗器Ｒ１、Ｒ２の間のノードＶＤＶと接続したことにより、抵抗器Ｒ１とＲ２の分圧比を変えることで、消費電力を増大させることなくリセット信号を出力する判定電圧を設定することができる。また、デプレッション型ＮＭＯＳトランジスタＤ２を追加したことにより、第１の実施の形態よりＤ２Ｖｔ分だけリセット信号を出力する判定電圧を高い電圧に設定することができる。
また、デプレッション型ＮＭＯＳトランジスタＤ１のゲートを接地電位などの定電圧源に接続し、デプレッション型ＮＭＯＳトランジスタＤ１のソースと接地電位との間に複数の抵抗器を設けて、デプレッション型ＮＭＯＳトランジスタＤ１のソース電圧を設定できる。また、デプレッション型ＮＭＯＳトランジスタＤ２をデプレッション型ＮＭＯＳトランジスタＤ１のドレインに縦積みし、デプレッション型ＮＭＯＳトランジスタＤ２のゲートをその設定されたデプレッション型ＮＭＯＳトランジスタＤ１のソース電圧を分圧したノードと接続し、エンハンスメント型ＰＭＯＳトランジスタＰ１のオン状態を制御することでリセットの判定電圧を、第１の実施の形態より高い電圧に設定できる。
［第３の実施の形態］
まず、本実施の形態のパワーオンリセット回路の構成を説明する。図５には、本実施の形態のパワーオンリセット回路の一例を説明するための回路図を示す。本実施の形態のパワーオンリセット回路３１０は、第２の実施の形態のパワーオンリセット回路２１０に対して、デプレッション型ＮＭＯＳトランジスタＤ３を追加した構成である。図５のその他の点は図３の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明する。
本実施の形態のパワーオンリセット回路３１０は、エンハンスメント型ＰＭＯＳトランジスタＰ１、デプレッション型ＮＭＯＳトランジスタＤ３、デプレッション型ＮＭＯＳトランジスタＤ２、デプレッション型ＮＭＯＳトランジスタＤ１、第１抵抗部（抵抗器Ｒ１、抵抗器Ｒ２）、及びインバータＩＮＶ１を有する。パワーオンリセット回路３１０は、例えば、ＬＳＩの内部回路に搭載される。
エンハンスメント型ＰＭＯＳトランジスタＰ１は制御端子及び一対の第１の主端子を有している。ここで制御端子はゲート、一対の第１の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。エンハンスメント型ＰＭＯＳトランジスタＰ１のソースは電源電位に接続されており、ドレインはノードＶＪＧに接続されている。エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートはデプレッション型ＮＭＯＳトランジスタＤ２、Ｄ１、抵抗器Ｒ１、Ｒ２を介して接地電位に接続されている。エンハンスメント型ＰＭＯＳトランジスタＰ１はエンハンスメント型素子の一例である。
デプレッション型ＮＭＯＳトランジスタＤ３は制御端子及び一対の第２の主端子を有している。ここで制御端子はゲート、一対の第１の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。デプレッション型ＮＭＯＳトランジスタＤ３のドレインはノードＶＪＧに接続されている。ソースはノードＶＤＶＤＶに接続されている。デプレッション型ＮＭＯＳトランジスタＤ３のゲートは、デプレッション型ＮＭＯＳトランジスタＤ１、抵抗器Ｒ１、抵抗器Ｒ２を介して接地電位に接続されている。ノードＶＤＶＤＶにエンハンスメント型ＰＭＯＳトランジスタＰ１のゲートが接続されている。デプレッション型ＮＭＯＳトランジスタＤ３は、デプレッション型素子の一例である。
デプレッション型ＮＭＯＳトランジスタＤ２は制御端子及び一対の第３の主端子を有している。ここで制御端子はゲート、一対の第１の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。デプレッション型ＮＭＯＳトランジスタＤ２のドレインは、デプレッション型ＮＭＯＳトランジスタＤ３のソースに接続されるノードＶＤＶＤＶに接続されている。ソースはノードＶＤＶＤに接続されている。デプレッション型ＮＭＯＳトランジスタＤ２のゲートは、抵抗器Ｒ２を介して接地電位に接続されている。ノードＶＤＶＤにデプレッション型ＮＭＯＳトランジスタＤ３のゲートが接続されている。デプレッション型ＮＭＯＳトランジスタＤ２はデプレッション型素子の一例である。
デプレッション型ＮＭＯＳトランジスタＤ１は制御端子及び一対の第４の主端子を有している。ここで制御端子はゲート、一対の第１の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。デプレッション型ＮＭＯＳトランジスタＤ１のドレインは、デプレッション型ＮＭＯＳトランジスタＤ２のソースに接続されるノードＶＤＶＤに接続されている。ソースは抵抗器Ｒ１の一端に接続されるノードＳＤ１に接続されている。デプレッション型ＮＭＯＳトランジスタＤ１のゲートは接地電位に接続されている。デプレッション型ＮＭＯＳトランジスタＤ１はデプレッション型素子の一例である。
第１抵抗部は抵抗器Ｒ１と抵抗器Ｒ２とが直列に接続されている。抵抗器Ｒ１の一端はノードＳＤ１に接続されており、抵抗器Ｒ１の他端はノードＶＤＶに接続されている。抵抗器Ｒ２の一端はノードＶＤＶに接続されており、抵抗器Ｒ２の他端は接地電位に接続されている。ノードＶＤＶにデプレッション型ＮＭＯＳトランジスタＤ２のゲートが接続されている。抵抗器Ｒ１及び抵抗器Ｒ２の抵抗値は、マイクロコントローラの機種に応じてそれぞれ設定されている。
インバータＩＮＶ１の入力端子はノードＶＪＧに接続されている。ノードＶＪＧの電圧に応じてインバータＩＮＶ１の出力端子から出力されるリセット信号が、ＳＲＳ端子からパワーオンリセット回路３１０が搭載されたＬＳＩの内部回路等に供給される。
本実施の形態のパワーオンリセット回路３１０の動作については、詳細な説明は省略する。なお、エンハンスメント型ＰＭＯＳトランジスタＰ１の閾値電圧をＰ１Ｖｔとし、デプレッション型ＮＭＯＳトランジスタＤ３の閾値電圧をＤ３Ｖｔとし、デプレッション型ＮＭＯＳトランジスタＤ２の閾値電圧をＤ２Ｖｔとし、デプレッション型ＮＭＯＳトランジスタＤ１の閾値電圧をＤ１Ｖｔとする。
ＶＤＤが判定電圧│Ｄ３Ｖｔ＋Ｄ１Ｖｔ×(抵抗器Ｒ１、Ｒ２の抵抗の分圧比)＋Ｐ１Ｖｔ＋Ｄ２Ｖｔ│未満であれば、エンハンスメント型ＰＭＯＳトランジスタＰ１は完全にオンしないため、リセット信号が出力されている状態である、リセット状態となる。一方、ＶＤＤが判定電圧│Ｄ３Ｖｔ＋Ｄ１Ｖｔ×(抵抗器Ｒ１、Ｒ２の抵抗の分圧比)＋Ｐ１Ｖｔ＋Ｄ２Ｖｔ│以上であれば、エンハンスメント型ＰＭＯＳトランジスタＰ１は完全にオンし、リセット信号が出力されていない状態である、非リセット状態となる。
そして、ＶＤＤが十分に高い時はデプレッション型ＮＭＯＳトランジスタＤ３及びデプレッション型ＮＭＯＳトランジスタＤ２、デプレッション型ＮＭＯＳトランジスタＤ１、抵抗器Ｒ１、抵抗器Ｒ２が定電圧回路として機能するために、その時の電流は一定となり、消費電流は│Ｄ３Ｖｔ＋Ｄ２Ｖｔ＋Ｄ１Ｖｔ│÷(抵抗器Ｒ１、Ｒ２の抵抗の和)となる。つまり、消費する電流はリセット信号が出力される判定電圧を決定するエンハンスメント型ＰＭＯＳトランジスタＰ１に依存しない。よって、リセット信号が出力される判定電圧を高く設定した場合でも消費電力は増大しない。
また、抵抗器Ｒ１と抵抗器Ｒ２の抵抗の和を変えずに分圧比を変化させてリセット信号を出力する判定電圧を変えることができるため、消費電流は増大しない。
以上説明したように、第３の実施の形態に係るパワーオンリセット回路３１０は、ソースが電源電位に接続され、ドレインがノードＶＪＧに接続され、ゲートがデプレッション型ＮＭＯＳトランジスタＤ３のソースに接続されるノードＶＤＶＤＶに接続されたエンハンスメント型ＰＭＯＳトランジスタＰ１と、ドレインがノードＶＪＧに接続され、ゲートがデプレッション型ＮＭＯＳトランジスタＤ２のソースに接続されるノードＶＤＶＤに接続されたデプレッション型ＮＭＯＳトランジスタＤ３と、ドレインがノードＶＤＶＤＶに接続され、ゲートがノードＶＤＶに接続されたデプレッション型ＮＭＯＳトランジスタＤ２と、ドレインがノードＶＤＶＤに接続され、ゲートが接地電位に接続されたデプレッション型ＮＭＯＳトランジスタＤ１と、直列に接続された抵抗器Ｒ１、Ｒ２を有し、一端がデプレッション型ＮＭＯＳトランジスタＤ１のソースに接続され、他端が接地電位に接続され、抵抗器Ｒ１、Ｒ２間が、デプレッション型ＮＭＯＳトランジスタＤ２のゲートと接続された抵抗部と、ノードＶＪＧに入力が接続され、リセット信号を出力するインバータと、を有する。これにより、消費電力を増大させることなく、リセット信号を出力する判定電圧を広い範囲で設定可能なパワーオンリセット回路を実現することができる。
また、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートを、デプレッション型ＮＭＯＳトランジスタＤ３のソースと接続し、更にデプレッション型ＮＭＯＳトランジスタＤ２のゲートを抵抗器Ｒ１、Ｒ２の間のノードＶＤＶと接続したことにより、抵抗器Ｒ１とＲ２の分圧比を変えることで、ＶＤＤが上昇するときのリセット信号を出力する判定電圧を設定することができる。また、デプレッション型ＮＭＯＳトランジスタＤ３を追加したことにより、第２の実施の形態よりＤ３Ｖｔ分だけリセット信号を出力する判定電圧をさらに高い電圧に設定することができる。
また、デプレッション型ＮＭＯＳトランジスタＤ１のゲートを接地電位などの定電圧源に接続し、デプレッション型ＮＭＯＳトランジスタＤ１のソースと接地電位との間に複数の抵抗器を設けて、デプレッション型ＮＭＯＳトランジスタＤ１のソース電圧を設定できる。また、デプレッション型ＮＭＯＳトランジスタＤ２をデプレッション型ＮＭＯＳトランジスタＤ１のドレインに縦積みし、デプレッション型ＮＭＯＳトランジスタＤ２のゲートをその設定されたデプレッション型ＮＭＯＳトランジスタＤ１のソース電圧を分圧したノードをデプレッション型ＮＭＯＳトランジスタＤ２のゲートと接続し、デプレッション型ＮＭＯＳトランジスタＤ３のゲートをデプレッション型ＮＭＯＳトランジスタＤ２のソースに接続し、エンハンスメント型ＰＭＯＳトランジスタＰ１のオン状態を制御することでリセットの判定電圧を、第２の実施の形態よりさらに高い電圧に設定できる。
［第４の実施の形態］
まず、本実施の形態のパワーオンリセット回路４１０の構成を説明する。図６には、本実施の形態のパワーオンリセット回路の一例を説明するための回路図を示す。本実施のパワーオンリセット回路４１０は、第２の実施の形態のパワーオンリセット回路２１０に遅延回路４２０を追加した構成である。
パワーオンリセット回路について、ＶＤＤが投入されたとき、ＶＤＤが急峻に立ち上がる場合には、リセット信号を出力している時間(以下、リセット時間)が短くなってしまい、十分でないことがある。ここで第４の実施の形態は、第１の実施の形態、第２の実施の形態、第３の実施形態について、さらにＶＤＤが急に立ち上がった際にも十分なリセット時間を設けることができるパワーオンリセット回路である。
本実施の形態のパワーオンリセット回路４１０は、第２の実施の形態で説明したパワーオンリセット回路２１０に遅延回路４２０を組み合わせた構成を用いて説明する。遅延回路４２０は、インバータＩＮＶ２と、エンハンスメント型ＰＭＯＳトランジスタｐと、デプレッション型ＮＭＯＳトランジスタｄと、抵抗部（抵抗器ｒ）と、キャパシタＣ１と、ＯＲ回路ＯＲ１とを有する。パワーオンリセット回路４１０は、例えば、ＬＳＩの内部回路に搭載されている。
なお、第２の実施の形態で説明したパワーオンリセット回路２１０の代わりに、第１の実施の形態で説明したパワーオンリセット回路１０や第３の実施の形態で説明したパワーオンリセット回路３１０を用いてもよい。
インバータＩＮＶ２の入力端子は、パワーオンリセット回路２１０の出力であるＳＲＳ端子に接続されている。インバータＩＮＶ２は、入力が所定の値である論理閾値電圧以上となると、入力を反転した値を出力する。
エンハンスメント型ＰＭＯＳトランジスタｐは制御端子及び一対の第５の主端子を備えている。ここで制御端子はゲート、一対の第５の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。エンハンスメント型ＰＭＯＳトランジスタｐのソースは電源電位に接続されており、ドレインはノードＤＳＲＳに接続されている。エンハンスメント型ＰＭＯＳトランジスタｐのゲートは、インバータＩＮＶ２の出力端子に接続されている。エンハンスメント型ＰＭＯＳトランジスタｐはエンハンスメント型素子の一例である。
デプレッション型ＮＭＯＳトランジスタｄは制御端子及び一対の第６の主端子を備えている。ここで制御端子はゲート、一対の第６の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。デプレッション型ＮＭＯＳトランジスタｄのドレインは、エンハンスメント型ＰＭＯＳトランジスタｐのドレインに接続されるノードＤＳＲＳに接続されている。ソースはノードＳＤ３に接続されている。デプレッション型ＮＭＯＳトランジスタｄのゲートは、接地電位に接続されている。デプレッション型ＮＭＯＳトランジスタｄはデプレッション型素子の一例である。
抵抗部を構成する抵抗器ｒの一端は、デプレッション型ＮＭＯＳトランジスタｄのソースに接続されるノードＳＤ３に接続されており、抵抗器ｒの他端は、接地電位に接続されている。
キャパシタＣ１の一端は電源電位に接続されており、他端はノードＤＳＲＳに接続されている。
ＯＲ回路ＯＲ１の一方の入力Ｎ１はノードＤＳＲＳに接続されており、ＯＲ回路ＯＲ１の他方の入力Ｎ２はパワーオンリセット回路２１０の出力であるＳＲＳ端子と接続されている。ＯＲ回路ＯＲ１は、一方の入力Ｎ１と他方の入力Ｎ２との論理和を出力する。ＯＲ回路ＯＲ１の出力はＳＲＳＲＣ端子に接続されている。ＳＲＳＲＣ端子から出力されるリセット信号が、パワーオンリセット回路３１０が搭載されたＬＳＩの内部回路等に供給される。
次に、本実施の形態のパワーオンリセット回路４１０の動作を説明する。図７の上段には、電圧波形を示し、下段はリセット状態や非リセット状態（論理‘０’または論理‘１’）を表したＳＲＳ端子から出力される信号及びＳＲＳＲＣ端子から出力される信号を示す。図７の上段においては、ＶＤＤの動作時波形、ノードＤＳＲＳの電圧の動作時波形、ノードＳＤ３の電圧の動作時波形を、直線、点線、二点鎖線でそれぞれ示す。図７の下段においては、ＳＲＳ端子から出力される信号、ＳＲＳＲＣ端子から出力される信号を、点線、一点鎖線でそれぞれ示す。
なお、エンハンスメント型ＰＭＯＳトランジスタｐの閾値電圧をｐＶｔとし、デプレッション型ＮＭＯＳトランジスタｄの閾値電圧をｄＶｔとする。デプレッション型ＮＭＯＳトランジスタｄの閾値電圧ｄＶｔは、マイナスの値であり、ソースが０Ｖ、かつ、ゲートが０Ｖでもオンする。
まず、時刻ｔ０以上であって時刻ｔ１未満において、ＶＤＤがリセット信号を出力する判定電圧まで急峻に立ち上がる。この時、ＳＲＳ端子から出力される信号は論理‘１’になる。ＳＲＳ端子から出力される信号が論理‘１’のとき、インバータＩＮＶ２から出力される信号は論理‘０’になり、ＧＮＤレベルであるため、エンハンスメント型ＰＭＯＳトランジスタｐがオンし、デプレッション型ＮＭＯＳトランジスタｄのドレインのノードＤＳＲＳの電圧は、ＶＤＤ側に引かれて高い電圧になり、ノードＤＳＲＳの電圧がＶＤＤに達した状態であるＶＤＤレベルになる。この時、デプレッション型ＮＭＯＳトランジスタｄのゲートがＧＮＤに接続しているため、デプレッション型ＮＭＯＳトランジスタｄのソースのノードＳＤ３の電圧は｜ｄＶｔ｜程度となり、それ以上に上昇せず定電圧となる。そして、ＯＲ回路ＯＲ１の一方の入力Ｎ１にはＶＤＤレベルが入力され、他方の入力Ｎ２にはＶＤＤレベルが入力されるので、論理和をとると、ＳＲＳＲＣ端子から出力される信号が論理‘１’となる。この時、ＳＲＳＲＣ端子からリセット信号が出力されている状態、つまりリセット状態となる。
次に時刻ｔ１において、ＶＤＤがさらに上がると、ＳＲＳ端子から出力される信号が論理‘０’になり、ＯＲ回路のＯＲ１の他方の入力Ｎ２にはＧＮＤレベルが入力されるが、ＯＲ回路ＯＲ１の一方の入力Ｎ１にはＶＤＤレベルが入力されるので、論理和をとると、ＳＲＳＲＣ端子から出力される信号が論理‘１’となる。この時、ＳＲＳＲＣ端子からリセット信号が出力されている状態、つまりリセット状態となる。
次に時刻ｔ２において、時刻ｔ１でＳＲＳ端子から出力される信号が論理‘０’になったことでインバータＩＮＶ２から出力される信号は論理‘１’になり、ＶＤＤレベルになる。この時、エンハンスメント型ＰＭＯＳトランジスタｐがオフする。エンハンスメント型ＰＭＯＳトランジスタｐがオフすると、抵抗器ｒとデプレッション型ＮＭＯＳトランジスタｄを流れる電流Ｉ２で、キャパシタＣ１にゆっくり充電する。そのため、デプレッション型ＮＭＯＳトランジスタｄのドレインのノードＤＳＲＳの電圧はゆっくりと０Ｖに遷移する。そして、ノードＤＳＲＳがインバータＩＮＶ２の論理閾値電圧未満になると、ＯＲ回路ＯＲ１の一方の入力Ｎ１にはＧＮＤレベルが入力され、他方の入力Ｎ２にはＧＮＤレベルが入力されるので、論理和をとると、ＳＲＳＲＣ端子から出力される信号が論理‘０’となる。この時、ＳＲＳＲＣ端子からリセット信号が出力されていない状態、つまり非リセット状態となる。よって、ＶＤＤの立ち上がりにおいて、ＯＲ回路ＯＲ１の一方の入力Ｎ１であるノードＤＳＲＳの電圧がインバータＩＮＶ２の論理閾値電圧以上の時、つまり時刻ｔ１以上であって時刻ｔ２未満である場合、リセット状態である。また、ＯＲ回路ＯＲ１の一方の入力Ｎ１であるノードＤＳＲＳの電圧がインバータＩＮＶ２の論理閾値電圧未満の時、つまり時刻ｔ２以上であって時刻ｔ３未満である場合、非リセット状態である。
また、時刻ｔ３でＶＤＤが立ち下がる時、ＳＲＳ端子から出力される信号は論理‘１’であり、ＯＲ回路ＯＲ１の他方の入力Ｎ２にＶＤＤレベルが入力されるので、ＳＲＳＲＣ端子から出力される信号はすぐに論理‘１’となる。よって、ＶＤＤが急峻に立ち下がる場合でも、すぐにリセット状態となる。
つまり、本実施の形態のパワーオンリセット回路４１０において、キャパシタＣ１がゆっくり充電することで遅延時間が生じるため、ＳＲＳ端子から出力される信号が論理‘１’である時間に比べて、ＳＲＳＲＣ端子から出力される信号が論理‘１’である時間が長くなる。つまり、本実施の形態のパワーオンリセット回路４１０は、第２の実施の形態で説明したパワーオンリセット回路２１０よりリセット時間を長くすることができる。
また、仮にＶＤＤを２Ｖ、ＯＲ回路ＯＲ１の論理閾値を１Ｖ、キャパシタＣ１を１００ｐＦ、抵抗器ｒを４ＭΩ、デプレッション型ＮＭＯＳトランジスタｄの閾値電圧ｄＶｔを－０．４Ｖとする。電流は０．４Ｖ÷４ＭΩ、すなわち、０．１ｕＡである。キャパシタＣ１の電圧を１Ｖ変化させるのに１００ｐＦ÷０．１ｕＡ、すなわち、１ｍｓｅｃかかる。キャパシタＣ１と抵抗器ｒを直接接続したときに１Ｖになるには約０．２８ｍｓｅｃかかる。従って、デプレッション型ＮＭＯＳトランジスタｄを抵抗器ｒの上に接続することで大きくリセット時間を延ばすことができる。
以上説明したように、第４の実施の形態に係るパワーオンリセット回路４１０では、エンハンスメント型ＰＭＯＳトランジスタｐと、デプレッション型ＮＭＯＳトランジスタｄと、抵抗器ｒと、キャパシタＣ１と、を設けたことにより、上記第１の実施の形態又は第２の実施の形態で得られる効果に加えて、急峻なＶＤＤの立ち上がりに対して、十分なリセット時間を設けることができる効果が得られる。
更に、デプレッション型ＮＭＯＳトランジスタｄと、抵抗器ｒとを設けたことにより、小さな抵抗でもリセット時間を長くする効果が得られる。
更に、ＳＲＳ端子から出力される信号の論理‘１’になるとき、遅延が発生するような回路を経由せず直接ＯＲ回路ＯＲ１の入力に接続する経路を設けているため、急峻なＶＤＤの立ち下がりに対して、ＳＲＳ信号の論理‘１’、すなわち、リセット状態を早く出力できる。
また、デプレッション型ＮＭＯＳトランジスタｄのソースと接地電位の間に抵抗器ｒを設けてキャパシタＣ１を充電する時間を少ない抵抗でも長い時間にすることができる。なお、ここでは抵抗部として抵抗器ｒを例に説明したが、これに限られるものではない。追加する抵抗器は複数あってもよい。
また、ＳＲＳ端子から出力される信号の論理‘１’を直接ＯＲ回路ＯＲ１の入力に接続する経路を設けること、及び、ＳＲＳ端子から出力される信号の論理‘０’を、遅延回路を経由してＯＲ回路ＯＲ１の入力に接続する経路を設けることにより、ＶＤＤが急峻に立ち下がる場合とＶＤＤが急峻に立ち上がる場合のどちらの場合にも有効なリセットを出力することができる。
［第５の実施の形態］
まず、本実施の形態のパワーオンリセット回路５１０の構成を説明する。図８には、本実施の形態のパワーオンリセット回路の一例を説明するための回路図を示す。本実施の形態のパワーオンリセット回路５１０は、第２のパワーオンリセット回路２１０に２つのエンハンスメント型ＰＭＯＳトランジスタを追加した構成であり、第２の実施の形態のパワーオンリセット回路２１０と異なる。図８のその他の点は図３の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明する。
パワーオンリセット回路について、ＶＤＤにノイズが重畳して、いわゆるチャタリングが発生することで問題が生じる。例えば第２の実施の形態についてエンハンスメント型ＰＭＯＳトランジスタＰ１が完全にオンした後に、チャタリングが発生して、エンハンスメント型ＰＭＯＳトランジスタＰ１が完全にはオンしなくなることがある。このようにエンハンスメント型ＰＭＯＳトランジスタＰ１が完全にオンする、完全にはオンしない、ことを繰り返すと、リセット状態と非リセット状態が繰り返されることになり、内部回路を安定して動作させることができない。そこで第５の実施の形態では、上記第２の実施の形態について、さらにノイズ耐性が高く、安定的に内部回路を動作させることができるパワーオンリセット回路である。
なお、第２の実施の形態で説明したパワーオンリセット回路２１０の代わりに、第３の実施の形態で説明したパワーオンリセット回路３１０を用いてもよい。
本実施の形態のパワーオンリセット回路５１０は、第２の実施の形態のパワーオンリセット回路２１０に対して、さらにエンハンスメント型ＰＭＯＳトランジスタＰ２、及びエンハンスメント型ＰＭＯＳトランジスタＰ３を有する。
エンハンスメント型ＰＭＯＳトランジスタＰ２は制御端子及び一対の第７の主端子を備えている。ここで制御端子はゲート、一対の第７の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。エンハンスメント型ＰＭＯＳトランジスタＰ２のドレインは、ノードＶＪＧに接続されている。エンハンスメント型ＰＭＯＳトランジスタＰ２のゲートは、デプレッション型ＮＭＯＳトランジスタＤ１のソースに接続されるノードＳＤ１に接続されている。
エンハンスメント型ＰＭＯＳトランジスタＰ３は制御端子及び一対の第８の主端子を備えている。ここで制御端子はゲート、一対の第８の主端子はソースとドレインであって、以下、制御端子はゲート、主端子はソースまたはドレインを用いて説明する。エンハンスメント型ＰＭＯＳトランジスタＰ３のソースは、電源電位に接続されており、ドレインは、エンハンスメント型ＰＭＯＳトランジスタＰ２のソースに接続されている。エンハンスメント型ＰＭＯＳトランジスタＰ３のゲートは、インバータＩＮＶ１の出力となるＳＲＳ端子に接続されている。
次に、本実施の形態のパワーオンリセット回路５１０の動作を説明する。ここで、簡単のため、ＶＤＤとノードＶＪＧの電圧波形を用いて説明する。図９上段は電圧波形を示し、下段はリセット状態や非リセット状態（論理‘０’または論理‘１’)を表したＳＲＳ端子から出力される信号を示す。図９の上段において、ＶＤＤの動作時波形、ノードＶＪＧの電圧の動作波形を、直線、点線でそれぞれ示す。
まず、時刻ｔ０以上であって時刻ｔ２未満において、ＶＤＤが０Ｖから立ち上がり始める。この時、インバータＩＮＶ１のから出力される信号及びＳＲＳ端子から出力される信号は論理‘１’であり、ＶＤＤレベルなので、エンハンスメント型ＰＭＯＳトランジスタＰ３はオフする。この時、新たに設けたエンハンスメント型ＰＭＯＳトランジスタＰ２、Ｐ３はパワーオンリセット回路５１０の動作に影響せず第２の実施の形態と同じ動作となる。よって、時刻ｔ０以上であって時刻ｔ２未満のＶＤＤが第１の判定電圧｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜未満の時は、リセット信号が出力されている状態であるリセット状態となる。また、時刻ｔ２以上であって時刻ｔ２´未満のＶＤＤが第１の判定電圧｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜以上の時は、リセット信号が出力されていない状態である非リセット状態となる。
次に、時刻ｔ２´以上であって時刻ｔ３未満において、ＶＤＤが、上記の第２の実施の形態におけるリセット信号が出力される判定電圧｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜より高い電圧から下がり始める。この時、インバータＩＮＶ１から出力される信号及びＳＲＳ端子から出力される信号は論理‘０’であり、ＧＮＤレベルなので、エンハンスメント型ＰＭＯＳトランジスタＰ３はオンする。そして、エンハンスメント型ＰＭＯＳトランジスタＰ２を流れる電流Ｉ３が、エンハンスメント型ＰＭＯＳトランジスタＰ１を流れる電流Ｉ１と並列にデプレッション型ＮＭＯＳトランジスタＤ２のドレインに流れ込む。これにより、抵抗器Ｒ１と抵抗器Ｒ２の抵抗値が十分大きい場合には、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートのノードＶＤＶの電圧が（Ｉ１＋Ｉ３）×（抵抗器Ｒ２の抵抗値）だけ上昇するため、エンハンスメント型ＰＭＯＳトランジスタＰ１は完全にはオンしない。この時、エンハンスメント型ＰＭＯＳトランジスタＰ２のゲートは、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートより低い電圧であり、エンハンスメント型ＰＭＯＳトランジスタＰ２のゲート電圧に比べてソース電圧がＰ２Ｖｔより高くなるので、エンハンスメント型ＰＭＯＳトランジスタＰ２は完全にオンする。そして、エンハンスメント型ＰＭＯＳトランジスタＰ２のドレインがＶＤＤ側に引かれて高い電圧となり、ノードＶＪＧの電圧がＶＤＤに達した状態であるＶＤＤレベルであるのに応じて、インバータＩＮＶ１から出力される信号は変わらず論理‘０’となる。そして、非リセット状態が続く。
また、時刻ｔ４においてＶＤＤがさらに下がり、ＶＤＤが｜Ｄ１Ｖｔ＋Ｐ２Ｖｔ｜未満となるとエンハンスメント型ＰＭＯＳトランジスタＰ２は完全にはオンしない。そしてノードＶＪＧの電圧はＧＮＤレベルになるのに応じてインバータＩＮＶ１から出力される信号及びＳＲＳ端子から出力される信号は論理‘１’となる。そして、リセット状態となる。よって、リセット状態と非リセット状態が切り替わる、ＶＤＤ＝｜Ｄ１Ｖｔ＋Ｐ２Ｖｔ｜が第２の判定電圧となる。なお、時刻ｔ３以上であって時刻ｔ４未満においては、ＶＤＤが｜Ｄ１Ｖｔ＋Ｐ２Ｖｔ｜以上であるため、非リセット状態である。
つまり、ＶＤＤが０Ｖから立ち上がり始める時のリセット信号が出力される判定電圧は第１の判定電圧｜Ｄ２Ｖｔ＋Ｄ１Ｖｔ×（抵抗器Ｒ１、Ｒ２の抵抗の分圧比）＋Ｐ１Ｖｔ｜であり、ＶＤＤがその判定電圧より高い電圧から立ち下がり始める時のリセット信号が出力される判定電圧は第２の判定電圧｜Ｄ１Ｖｔ＋Ｐ２Ｖｔ｜となる。
従って、ＶＤＤが０Ｖから立ち上がり始める時は、エンハンスメント型ＰＭＯＳトランジスタＰ１が、リセット信号が出力される判定電圧を決定し、リセット信号が出力される判定電圧より高い電圧から下がり始める時は、エンハンスメント型ＰＭＯＳトランジスタＰ２が、リセット信号が出力される判定電圧を決定する。
以上のように、第５の実施の形態に係るパワーオンリセット回路５１０では、エンハンスメント型ＰＭＯＳトランジスタＰ２、Ｐ３を設けたことにより、ＶＤＤが立ち上がる際のリセット信号が出力される判定電圧と、ＶＤＤが立ち下がる際のリセット信号が出力される判定電圧とを異なる値とすることで、ヒステリシスを作ることができる。すなわち、リセット信号が出力される判定電圧にヒステリシスを持たせてチャタリングの発生を防止することができる。
［第６の実施の形態］
まず、本実施の形態のパワーオンリセット回路の構成を説明する。図１０には、本実施の形態のパワーオンリセット回路の一例を説明するための回路図を示す。本実施の形態のパワーオンリセット回路６１０は、第５の実施の形態のパワーオンリセット回路５１０に対して、第２抵抗部（抵抗器Ｒ３）を追加した構成である。図１０のその他の点は図８の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明する。
本実施の形態のパワーオンリセット回路６１０は、第５の実施の形態に対して、エンハンスメント型ＰＭＯＳトランジスタＰ２のゲートとデプレッション型ＮＭＯＳトランジスタＤ１のソースとの間に抵抗器Ｒ３を有する。
第２抵抗部を構成する抵抗器Ｒ３は、第１抵抗部（抵抗器Ｒ１、Ｒ２）と直列に接続され、第１抵抗部（抵抗器Ｒ１、Ｒ２）を介して接地電位に接続されている。抵抗器Ｒ３の一端はデプレッション型ＮＭＯＳトランジスタＤ１のソースに接続されており、他端はエンハンスメント型ＰＭＯＳトランジスタＰ２のゲートのノードＶＤＶ１に接続されている。
第５の実施の形態では、エンハンスメント型ＰＭＯＳトランジスタＰ２のゲートを、デプレッション型ＮＭＯＳトランジスタＤ１のソースと接続する例を説明したが、本実施の形態では、エンハンスメント型ＰＭＯＳトランジスタＰ２のゲートとデプレッション型ＮＭＯＳトランジスタＤ１とを抵抗器Ｒ３を介して接続することにより、エンハンスメント型ＰＭＯＳトランジスタＰ１のゲートの電圧とエンハンスメント型ＰＭＯＳトランジスタＰ２のゲートの電圧との差を広げることができ、ヒステリシス幅を広げることができる。
このように、エンハンスメント型ＰＭＯＳトランジスタＰ２、Ｐ３を、ＶＤＤとノードＶＪＧの間に直列に設け、エンハンスメント型ＰＭＯＳトランジスタＰ２のゲートとエンハンスメント型ＰＭＯＳトランジスタＰ１のゲートの間に抵抗器を設けることで、リセット信号が出力される判定電圧のヒステリシス幅を調整することができる。
ここでは、第２抵抗部として抵抗器Ｒ３を追加する場合を例に説明したが、これに限られるものではない。追加する抵抗器は複数あってもよい。
なお、上記の実施の形態では、エンハンスメント型素子として、エンハンスメント型ＰＭＯＳトランジスタを用い、デプレッション型素子として、デプレッション型ＮＭＯＳトランジスタを用いる場合を例に説明したが、これに限定されるものではない。エンハンスメント型素子として、エンハンスメント型ＮＭＯＳトランジスタを用い、デプレッション型素子として、デプレッション型ＰＭＯＳトランジスタを用いてもよい。例えば、第１の実施の形態のパワーオンリセット回路１０の変形例として、図１１に示すパワーオンリセット回路７１０を用いてもよい。
また、上記の実施形態で説明したパワーオンリセット回路の構成を説明したが、これに限定されるものではない。ソース又はドレインの一方が電源電位や接地電位などの第１の電位を有する部位に接続され、ソース又はドレインの他方が第１のノードに電気的に接続され、ゲートがデプレッション型素子部のうち最もエンハンスメント型素子に近いデプレッション型素子のソース又はドレインの他方に接続されたエンハンスメント型素子と、ソース又はドレインの一方が第１の電位側に接続され、ソース又はドレインの他方が第１の電位とは異なる第２の電位側に接続されたデプレッション型素子が直列に１以上あり、第１ノードと第２のノードとの間に接続されたデプレッション型素子部と、一端が第２のノードに電気的に接続され、他端が第２の電位を有する部位に接続された抵抗部とを用いて構成してもよい。
また、デプレッション型素子部は、デプレッション型素子部のうち最も第２の電位を有する部位に近いデプレッション型素子のゲートが第２の電位を有する部位に接続されていればよい。
また、デプレッション型素子部は、２以上のデプレッション型素子がある場合には、第２の電位を有する部位から数えてＮ（Ｎ≧２）番目のデプレッション型素子のゲートが（Ｎ－１）番目のデプレッション型素子のソース又はドレインの他方に接続されていればよい。
また、その他の各実施の形態で説明したパワーオンリセット回路１０、２１０、３１０、４１０、５１０、６１０、７１０、制御端子等の構成、動作、及び各処理等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。
１０、２１０、３１０、４１０、５１０、６１０、７１０ パワーオンリセット回路
Ｃ１ キャパシタ
Ｄ１、Ｄ２、Ｄ３、ｄ デプレッション型ＮＭＯＳトランジスタ
ＤＳＲＳ ノード
ＩＮＶ１、ＩＮＶ２ インバータ
ＯＲ１ ＯＲ回路
Ｐ１、Ｐ２、Ｐ３、ｐ エンハンスメント型ＰＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、ｒ 抵抗器
ＳＤ１、ＳＤ３ ノード
ＶＤＶ、ＶＤＶ１、ＶＤＶＤ、ＶＤＶＤＶ ノード
ＶＪＧ ノード

Claims (11)

  1. 制御端子及び一対の第１の主端子を備え、一方の第１の主端子が第１の電位を有する部位に接続され、他方の第１の主端子が第１ノードに接続された第１エンハンスメント型素子と、
    制御端子及び一対の第２の主端子を備え、一方の第２の主端子が前記第１ノードに接続され、前記制御端子が第２の電位を有する部位に接続された第１デプレッション型素子と、
    直列に接続された複数の抵抗素子を備え、一端が前記第１デプレッション型素子の他方の第２の主端子に接続され、他端が前記第２の電位を有する部位に接続され、複数の抵抗素子間が前記第１エンハンスメント型素子の制御端子と接続された第１抵抗部と、
    前記第１ノードに入力が接続され、リセット信号を出力するインバータと、
    を備えた半導体装置。
  2. 制御端子及び一対の第１の主端子を備え、一方の第１の主端子が第１の電位を有する部位に接続され、他方の第１の主端子が第１ノードに接続され、前記制御端子が第２ノードに接続された第１エンハンスメント型素子と、
    制御端子及び一対の第２の主端子を備え、一方の第２の主端子が前記第１ノードに接続され、他方の第２の主端子が前記第２ノードに接続された第２デプレッション型素子と、
    制御端子及び一対の第３の主端子を備え、一方の第３の主端子が前記第２ノードに接続され、前記制御端子が、第２の電位を有する部位に接続された第１デプレッション型素子と、
    直列に接続された複数の抵抗素子を備え、一端が前記第１デプレッション型素子の他方の第３の主端子に接続され、他端が前記第２の電位を有する部位に接続され、前記複数の抵抗素子間が前記第２デプレッション型素子の制御端子と接続された第１抵抗部と、
    前記第１ノードに入力が接続され、リセット信号を出力するインバータと、
    を備えた半導体装置。
  3. 制御端子及び一対の第１の主端子を備え、一方の第１の主端子が第１の電位を有する部位に接続され、他方の第１の主端子が第１ノードに接続され、前記制御端子が第２ノードに接続された第１エンハンスメント型素子と、
    制御端子及び一対の第２の主端子を備え、一方の第２の主端子が前記第１ノードに接続され、他方の第２の主端子が前記第２ノードに接続され、前記制御端子が第３ノードに接続された第３デプレッション型素子と、
    制御端子及び一対の第３の主端子を備え、一方の第３の主端子が前記第２ノードに接続され、他方の第２の主端子が前記第３ノードに接続された第２デプレッション型素子と、
    制御端子及び一対の第４の主端子を備え、一方の第４の主端子が前記第３ノードに接続され、前記制御端子が第２の電位を有する部位に接続された第１デプレッション型素子と、
    直列に接続された複数の抵抗素子を備え、一端が前記第１デプレッション型素子の他方の第４の主端子に接続され、他端が前記第２の電位を有する部位に接続され、前記複数の抵抗素子間が、前記第２デプレッション型素子の制御端子と接続された第１抵抗部と、
    前記第１ノードに入力が接続され、リセット信号を出力するインバータと、
    を備えた半導体装置。
  4. 前記インバータの出力に入力が接続された第２インバータと、
    制御端子及び一対の第５の主端子を備え、一方の第５の主端子が第１の電位を有する部位に接続され、他方の第５の主端子が第３ノードに接続されたエンハンスメント型素子と、
    制御端子及び一対の第６の主端子を備え、一方の第６の主端子が前記第３ノードに接続されたデプレッション型素子と、
    一端が前記デプレッション型素子の他方の第６の主端子に接続され、他端が第２の電位を有する部位に接続された抵抗部と、
    一端が第１の電位を有する部位に接続され、他端が前記第３ノードに接続されたキャパシタと、
    前記第３ノードと、前記インバータの出力との論理和をリセット信号として出力するＯＲ回路と、を更に含む請求項１～請求項３の何れか１項に記載の半導体装置。
  5. 制御端子及び一対の第７の主端子を備え、一方の第７の主端子が前記第１ノードに接続され、前記制御端子が前記第１デプレッション型素子の他方の第３の主端子に接続された第２エンハンスメント型素子と、
    制御端子及び一対の第８の主端子を備え、一方の第８の主端子が第１の電位を有する部位に接続され、他方の第８の主端子が、他方の第７の主端子に接続され、前記制御端子が前記インバータの出力に接続された第３エンハンスメント型素子と、
    を更に含む請求項２に記載の半導体装置。
  6. 制御端子及び一対の第７の主端子を備え、一方の第７の主端子が前記第１ノードに接続され、前記制御端子が前記第１デプレッション型素子の他方の第４の主端子に接続された第２エンハンスメント型素子と、
    制御端子及び一対の第８の主端子を備え、一方の第８の主端子が第１の電位を有する部位に接続され、他方の第８の主端子が、他方の第７の主端子に接続され、前記制御端子が前記インバータの出力に接続された第３エンハンスメント型素子と、
    を更に含む請求項３に記載の半導体装置。
  7. 前記第２エンハンスメント型素子の前記制御端子と、前記第１デプレッション型素子の他方の第３の主端子とが、第２抵抗部を介して接続された請求項５記載の半導体装置。
  8. 前記第２エンハンスメント型素子の前記制御端子と、前記第１デプレッション型素子の他方の第４の主端子とが、第２抵抗部を介して接続された請求項６に記載の半導体装置。
  9. 第１の電位を有する部位に接続された一方の第１の主端子と、第１ノードに電気的に接続された他方の第１の主端子と、を有するエンハンスメント型素子と、
    第１の電位側の一方の第２の主端子と、該第１の電位と異なる第２の電位側の他方の第２の主端子とを有するデプレッション型素子を直列に１以上備えたデプレッション型素子部であって、該デプレッション型素子部は、前記第１ノードと第２ノードとの間に接続された当該デプレッション型素子部と、
    前記第２ノードに電気的に接続された一端と、前記第２の電位を有する部位に接続された他端と、を有する抵抗部と、を有し、
    前記エンハンスメント型素子の制御部端子は、前記デプレッション型素子部のうち最も該エンハンスメント型素子に近い前記デプレッション型素子の前記他方の第２の主端子に接続されることを特徴とする半導体装置。
  10. 前記デプレッション型素子部は、該デプレッション型素子部のうち最も前記第２の電位を有する部位に近い前記デプレッション型素子の制御端子が該第２の電位を有する部位に接続される当該デプレッション型素子を有することを特徴とする請求項９に記載の半導体装置。
  11. 前記デプレッション型素子部は、２以上の前記デプレッション型素子を備え、前記第２の電位を有する部位から数えてＮ(Ｎ≧２)番目の該デプレッション型素子の制御端子が（Ｎ－１）番目の当該デプレッション型素子の前記他方の第２の主端子に接続される該デプレッション型素子を有することを特徴とする請求項１０に記載の半導体装置。
JP2020219211A 2020-12-28 2020-12-28 半導体装置 Pending JP2022104171A (ja)

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