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JP4084872B2 - ボルテージレギュレータ - Google Patents

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JP4084872B2
JP4084872B2 JP33561297A JP33561297A JP4084872B2 JP 4084872 B2 JP4084872 B2 JP 4084872B2 JP 33561297 A JP33561297 A JP 33561297A JP 33561297 A JP33561297 A JP 33561297A JP 4084872 B2 JP4084872 B2 JP 4084872B2
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mos transistor
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channel mos
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治彦 久保田
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Ricoh Co Ltd
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Ricoh Co Ltd
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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Control Of Electrical Variables (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、基準電圧を生成する基準電圧発生回路に関する。
【0002】
また本発明は、この基準電圧発生回路をリファレンス電圧として用い、負荷に供給される出力電圧を一定に保持する定電圧電源であるボルテージレギュレータに関する。
【0003】
更に本発明は、この基準電圧発生回路をリファレンス電圧として用い、電圧が所定値よりも低くなったことを検出するボルテージディテクタに関する。
【0004】
【従来の技術】
図9は、従来の基準電圧発生回路を説明するための回路図である。図10は、ディプレッション型nチャネルMOSトランジスタとエンハンスメント型nチャネルMOSトランジスタとを用いて図9の基準電圧発生回路をn型サブストレート領域内に形成されたp型ウェル領域内に形成した場合の素子断面図である。
【0005】
従来この種の基準電圧発生回路としては、例えば、図9に示すようなものがある。
【0006】
すなわち、図9に示す基準電圧発生回路は、入力電圧V2と接地電位GND(ただし、入力電圧V2>接地電位GND)との間に第1ディプレッション型nチャネルMOSトランジスタTr1とエンハンスメント型nチャネルMOSトランジスタTr2とが直列に接続された回路を有していた。
【0007】
ここで、基準電圧発生回路における第1ディプレッション型nチャネルMOSトランジスタTr1は、図10に示すように、n型サブストレート領域Nsubとp型ウェル領域pWellとに逆バイアスが印加されるように入力電圧V2と接地電位GND(ただし、入力電圧V2>接地電位GND)とが設定され、n型サブストレート領域Nsubがn+接合領域を介して入力電圧V2に接続され、p型ウェル領域pWellがp+接合領域を介して基準電圧出力ノード(基準電圧Vref)に接続され、ゲート領域とn+ソース領域とが基準電圧出力ノードに接続され、n+ドレイン領域が入力電圧V2に接続された回路構成を有していた

【0008】
またエンハンスメント型nチャネルMOSトランジスタTr2は、図10に示すように、n型サブストレート領域Nsubとp型ウェル領域pWellとに逆バイアスが印加されるように入力電圧V2と接地電位GNDとが設定され、n型サブストレート領域Nsubがn+接合領域(図示せず)を介して入力電圧V2 に接続され、p型ウェル領域pWellがp+接合領域を介して接地電位GNDに接続され、基準電圧出力ノードを共通にして第1ディプレッション型nチャネルMOSトランジスタTr1に直列に接続され、ゲート領域とn+ドレイン領域とが基準電圧出力ノードに共に接続され、n+ソース領域が接地電位GNDに接続された回路構成を有していた。
【0009】
このような回路構成を有する基準電圧発生回路における基準電圧Vrefは、式(1)に基づいて決定されていた。
【数1】
Figure 0004084872
第1ディプレッション型nチャネルMOSトランジスタTr1のトランジスタサイズ及びエンハンスメント型nチャネルMOSトランジスタTr2のトランジスタサイズは、式(1)の基準電圧Vrefを温度Tに関して偏微分して得られる偏微分係数dVref/dTがゼロ(dVref/dT=0)となるように温度補償されて決定されていた。
【0010】
【発明が解決しようとする課題】
しかしながら、このような従来の基準電圧発生回路では、第1に、図10に示すような素子構造では、入力電圧V2に重畳してきたノイズ成分が、第1ディプレッション型nチャネルMOSトランジスタTr1のp型ウェル領域pWellとn型サブストレート領域接合領域間に形成される寄生容量を介して基準電圧出力ノードの基準電圧Vrefに伝播されてしまう可能性があり、その結果、ノイズ耐性の高い基準電圧Vrefを得ることが難しいという技術的課題があった。
【0011】
また第2に、第1ディプレッション型nチャネルMOSトランジスタTr1のn+ドレイン領域におけるドレイン電位が変動してしまった場合、基準電圧Vrefがゲート長変調効果の影響を受けてしまう可能性があり、その結果、ドレイン電位変動耐性の高い基準電圧Vrefを得ることが難しいという技術的課題があった。
【0012】
本発明は、このような従来の問題点を踏まえ、高いノイズ耐性を有する基準電圧を得ることができるとともに、高いドレイン電位変動耐性を有する基準電圧を得ることができる基準電圧発生回路および基準電圧発生回路を用いたボルテージレギュレータおよびボルテージディテクタを実現することを課題としている。
【0016】
第3に、第2導伝型ドレイン領域と第1導伝型サブストレート領域とに逆バイアスが印加されるように第1電位と第2電位とが設定されゲート領域とソース領域とが基準電圧出力ノードに接続され第2導伝型ドレイン領域が第2電位に接続され第1導伝型サブストレート領域が第1電位に接続された第2導伝型を有する第1ディプレッション型MOSトランジスタと、第2導伝型ドレイン領域と第1導伝型サブストレート領域とに逆バイアスが印加されるように第1電位と第2電位とが設定され基準電圧出力ノードを共通にして第1ディプレッション型MOSトランジスタに直列に接続されゲート領域と第2導伝型ドレイン領域とが基準電圧出力ノードに接続されソース領域が第1電位に接続された第2導伝型のエンハンスメント型MOSトランジスタとを有し、第1電位をバックバイアス電位に固定し、基準電圧出力ノードの電位を基準電圧として出力する回路構成により、入力電圧にノイズ成分が重畳してきた場合であっても、第1ディプレッション型MOSトランジスタの第1導伝型ウェル領域と第2導伝型サブストレート領域の間に形成される寄生容量を介して第1導伝型ウェル領域に伝播されてきたノイズ成分を第1電位(バックバイアス電位)にバイパスして基準電圧出力ノードの基準電圧への伝播を回避でき、その結果、高いノイズ耐性を有する基準電圧を得ることができる基準電圧発生回路を実現することを課題としている。
【0020】
【課題を解決するための手段】
請求項1に記載の発明は、電流を与えた際に当該電流の大きさに応じた出力電圧V out を生成する出力電圧設定用抵抗網R1,R2と、前記出力電圧設定用抵抗網R1,R2に制御電流を与えて当該出力電圧設定用抵抗網R1,R2の出力ノードの電圧及び負荷に供給する出力電圧V out を一定電圧値に制御するための前記制御トランジスタ62と、基準電圧V ref を生成する基準電圧発生回路10と、前記基準電圧発生回路10からの基準電圧V ref と前記出力ノード電圧N1との電圧差を検出して当該電圧差に基づく誤差信号を生成すると共に、当該誤差信号を前記制御トランジスタ62にフィードバックして負荷に供給する出力電圧V out を一定に保持する定電圧制御を促すフィードバックループを備えた誤差増幅器61と、を有する負荷に供給される出力電圧V out を一定に保持するボルテージレギュレータ60において、(イ)前記基準電圧発生回路10が、(a)ゲートとソースとが基準電圧Vrefとして出力する基準電圧出力ノードAに接続された第1ディプレッション型nチャネルMOSトランジスタTr1と、(b)前記基準電圧出力ノードAを共通にして前記第1ディプレッション型nチャネルMOSトランジスタTr1に直列に接続され、ゲートとドレインとが当該基準電圧出力ノードAに接続されて、ソースが接地電位である第1電位V1に接続されたエンハンスメント型nチャネルMOSトランジスタTr2と、(c)ゲートとソースとが共通接続されてドレインが前記第1電位V1より大きい入力電位の第2電位V2に接続された第2ディプレッション型nチャネルMOSトランジスタTr3と、を有し、そして、(ロ)前記第1ディプレッション型nチャネルMOSトランジスタTr1のドレインが、前記第2ディプレッション型nチャネルMOSトランジスタTr3のソースに直列に接続されるとともに、前記第1ディプレッション型nチャネルMOSトランジスタTr1、前記第2ディプレッション型nチャネルMOSトランジスタTr3、及び、前記エンハンスメント型nチャネルMOSトランジスタTr2のバックゲートが、前記第1電位V1と接続されている。
【0021】
請求項1に記載の発明によれば、基準電圧発生回路10における第1ディプレッション型nチャネルMOSトランジスタTr1のドレインへの入力電圧VINにノイズ成分が重畳してきた場合であっても、1ディプレッション型nチャネルMOSトランジスタTr1のドレインとバックゲートの間に形成される寄生容量を介してバックゲートに伝播されてきたノイズ成分を第1電位V1にバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになり、さらに2ディプレッション型nチャネルMOSトランジスタTr3を設けることにより1ディプレッション型nチャネルMOSトランジスタTr1のドレインにおけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードAの基準電圧Vrefがゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。また、2ディプレッション型nチャネルMOSトランジスタTr3のバックゲート効果により1ディプレッション型nチャネルMOSトランジスタTr1のドレインの電位の変動を抑制するようなフィードバック効果が可能となる。また、1ディプレッション型nチャネルMOSトランジスタTr1のドレインが直接第2電位V2に接続されていないので、ゲート変調効果の影響を低減できる。従って、基準電圧発生回路10の入力電圧V IN にノイズ成分が重畳してきた場合であっても、第1ディプレッション型nチャネルMOSトランジスタTr1のドレインとバックゲートの間に形成される寄生容量を介して伝播されてきたノイズ成分を第1電位V1(バックバイアス電位)にバイパスして基準電圧出力ノードAの基準電圧V ref への伝播を回避でき、その結果、高いノイズ耐性を有する基準電圧V ref を用いた定電圧制御ができるボルテージレギュレータ60を実現できる。更に、第1ディプレッション型nチャネルMOSトランジスタTr1のドレインにおけるドレイン電位が変動することを回避して安定化を図り、基準電圧V ref がゲート長変調効果の影響を受けてしまうことを回避でき、その結果、高いドレイン電位変動耐性を有する基準電圧V ref を用いた定電圧制御ができるようになるといった効果を奏する。
【0068】
【発明の実施の形態】
以下、図面に基づき本発明の実施形態を説明する。
【0069】
以下に述べる各実施形態では、第2電位V2及び第1電位V1の入力条件は、第2電位V2が第1電位V1より大きければよく(すなわち、第2電位V2>第1電位V1であればよく)、第2電位V2及び第1電位V1の電位の正負は問わない。またpチャネルMOSFETまたはnチャネルMOSFETの何れのデバイスにも応用可能であり、更に、これらを組み合わせて構成されるCMOSにも応用可能である。またこの様なpチャネルMOSFETやnチャネルMOSFETを用いて構成される基準電圧発生回路10は集積回路形態で使用されることが望ましい。同様の主旨で、この様な基準電圧発生回路10はボルテージレギュレータ60,70のIC内に集積化またはハイブリッド化されて使用されることが望ましい。同様の主旨で、この様な基準電圧発生回路10はボルテージディテクタ70のIC内に集積化またはハイブリッド化されて使用されることが望ましい。更に、サブストレート領域40の導伝型はp型でもn型でも適用可能であることに留意されたい。
【0070】
以下の説明では、第2電位V2を入力電位Vddと仮定し、第1電位V1を接地電位GNDと仮定する。
【0071】
初めに、基準電圧発生回路10の第1実施形態を説明する。
【0072】
図1は、本発明の基準電圧発生回路10の第1実施形態を説明するための回路図であり、図2は、ディプレッション型nチャネルMOSトランジスタとエンハンスメント型nチャネルMOSトランジスタTr2とを用いて図1の基準電圧発生回路10をn型サブストレート領域40内に形成されたp型ウェル領域11内に形成した場合の素子断面図である。
【0073】
1に示すように基準電圧出力ノードAの電位を基準電圧Vrefとして出力するために、第1ディプレッション型nチャネルMOSトランジスタTr1とエンハンスメント型nチャネルMOSトランジスタTr2と第2ディプレッション型nチャネルMOSトランジスタTr3とを有している。
【0074】
第1ディプレッション型nチャネルMOSトランジスタTr1は、n型サブストレート領域40とp型ウェル領域(図中のpWell)11とにバックゲート効果が誘引されるような逆バイアスが印加され、n+型ドレイン領域12がn+コンタクト領域12を介して第2ディプレッション型nチャネルMOSトランジスタTr3のn+ソース領域(図示せず)に接続され、p型ウェル領域(pWell)11がコンタクト領域15を介して接地電位GNDに接続され、ゲート領域13とn+ソース領域14とが基準電圧出力ノードAに接続され、n+ドレイン領域12が第2ディプレッション型nチャネルMOSトランジスタTr3のn+ソース領域に接続された回路構成となっている。
【0075】
エンハンスメント型nチャネルMOSトランジスタTr2は、n型サブストレート領域40とp型ウェル領域(pWell)21とに逆バイアスが印加され、p型ウェル領域(pWell)21がp+コンタクト領域25を介して接地電位GNDに接続され、基準電圧出力ノードAを共通にして第1ディプレッション型nチャネルMOSトランジスタTr1に直列に接続され、ゲート領域23とn+ドレイン領域22とが基準電圧出力ノードAに接続され、n型サブストレート領域40がn+コンタクト領域41を介して入力電位V2 に接続されn+ソース領域24が接地電位GNDに接続された回路構成となっている。
【0076】
第2ディプレッション型nチャネルMOSトランジスタTr3は、n型サブストレート領域40とp型ウェル領域(図示せず)とにバックゲート効果が誘引されるような逆バイアスが印加され、n型サブストレート領域40がn+コンタクト領域41を介して入力電位Vddに接続され、p型ウェル領域が接地電位GNDに接続され、ゲート領域とn+ソース領域とが共通接続され、n+ドレイン領域12が入力電位Vddに接続された回路構成となっている。
【0077】
またここで、第1電位V1及び第2電位V2の入力条件は、第2電位V2が第1電位V1より大きければよく(すなわち、第2電位V2>第1電位V1であればよく)、第2電位V2及び第1電位V1の電位の正負は問わない。
【0078】
本実施形態では、バックバイアス電位を接地電位GNDに固定としている。接地電位GNDが基準電位として安定化されているため、基準電圧出力ノードAの電位は接地電位GNDより基準電圧Vrefだけ高い電位となる。
【0079】
また基準電圧出力ノードAは、サブストレート領域40から分離された素子構造になっているので、入力電位Vddの変動の影響を回避できるようになる。
【0080】
これにより、第1ディプレッション型nチャネルMOSトランジスタTr1のn+ドレイン領域12への入力電圧VINにノイズ成分が重畳してきた場合であっても、寄生容量を介して伝播されてきたノイズ成分をバックバイアス電位にバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避でききるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0081】
以上説明したように、第1実施形態によれば、第1ディプレッション型nチャネルMOSトランジスタTr1のn+ドレイン領域12への入力電圧VINにノイズ成分が重畳してきた場合であっても、第1ディプレッション型nチャネルMOSトランジスタTr1のn型サブストレート領域40とp型ウェル領域(pWell)11の間に形成される寄生容量を介してp型ウェル領域(pWell)11に伝播されてきたノイズ成分を接地電位GNDにバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0082】
更に、第2ディプレッション型nチャネルMOSトランジスタTr3を設けることにより第1ディプレッション型nチャネルMOSトランジスタTr1のn+ドレイン領域12におけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードAの基準電圧Vrefがゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0083】
次に、基準電圧発生回路10の第2実施形態を説明する。
【0084】
3は、ディプレッション型nチャネルMOSトランジスタとエンハンスメント型nチャネルMOSトランジスタTr2とを用いて図1の基準電圧発生回路10をp型サブストレート領域40内に形成した場合の素子断面図である。
【0085】
第2実施形態の基準電圧発生回路10の回路構成は前述の第1実施形態の基準電圧発生回路10の回路構成と同一である。
【0086】
第1ディプレッション型nチャネルMOSトランジスタTr1は、図3に示すように、n+ドレイン領域12とp型サブストレート領域(図中pSub)40とに逆バイアスが印加され、ゲート領域13とn+ソース領域14とが基準電圧出力ノードAに接続され、n+ドレイン領域12が第2ディプレッション型nチャネルMOSトランジスタTr3のn+ソース領域(図示せず)に接続され、p型サブストレート領域(pSub)40がp+コンタクト領域15,41を介して接地電位GNDに接続された回路構成となっている。
【0087】
換言すれば、第1ディプレッション型nチャネルMOSトランジスタTr1は、n+ドレイン領域12とp型バックゲート領域40(図示せず)とに逆バイアスが印加され、ゲート領域13とn+ソース領域14とが基準電圧出力ノードAに接続され、p型バックゲート領域40が接地電位GNDに接続され、n+ドレイン領域12が第2ディプレッション型nチャネルMOSトランジスタTr3のn+ソース領域(図示せず)に接続され、p型サブストレート領域(pSub)40がp+コンタクト領域15,41を介して接地電位GNDに接続された回路構成となっている。
【0088】
エンハンスメント型nチャネルMOSトランジスタTr2は、図3に示すように、n+ドレイン領域22とp型サブストレート領域(pSub)40とに逆バイアスが印加され、基準電圧出力ノードAを共通にして第1ディプレッション型nチャネルMOSトランジスタTr1に直列に接続され、ゲート領域23とn+ドレイン領域22とが基準電圧出力ノードAに接続され、p型サブストレート領域40がp+コンタクト領域25を介して接地電位GNDに接続され、n+ソース領域24がp+コンタクト領域25を介して接地電位GNDに接続された回路構成となっている。
【0089】
換言すれば、エンハンスメント型nチャネルMOSトランジスタTr2は、n+ドレイン領域12とp型バックゲート領域40(図示せず)とに逆バイアスが印加され、p型バックゲート領域40が接地電位GNDに接続されている。
【0090】
このとき、第2ディプレッション型nチャネルMOSトランジスタTr3のソース電位VAが一定値となることが解る。すなわち、第2ディプレッション型nチャネルMOSトランジスタTr3を設けることにより、第1ディプレッション型nチャネルMOSトランジスタTr1のソース電位を一定電位に保持することができるようになる。
【0091】
またここで、第1電位V1及び第2電位V2の入力条件は、第2電位V2が第1電位V1より大きければよく(すなわち、第2電位V2>第1電位V1であればよく)、第2電位V2及び第1電位V1の電位の正負は問わない。
【0092】
本実施形態では、バックバイアス電位を接地電位GNDに固定としている。接地電位GNDが基準電位として安定化されているため、基準電圧出力ノードAの電位は接地電位GNDより基準電圧Vrefだけ高い電位となる。
【0093】
また基準電圧出力ノードAは、サブストレート領域40から分離された素子構造になっているので、入力電位Vddの変動の影響を回避できるようになる。
【0094】
これにより、第1ディプレッション型nチャネルMOSトランジスタTr1のn+ドレイン領域12への入力電圧VINにノイズ成分が重畳してきた場合であっても、寄生容量を介して伝播されてきたノイズ成分をバックバイアス電位にバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避でききるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0095】
以上説明したように、第2実施形態によれば、第1ディプレッション型nチャネルMOSトランジスタTr1のn+ドレイン領域12への入力電圧VINにノイズ成分が重畳してきた場合であっても、第1ディプレッション型nチャネルMOSトランジスタTr1のn+ドレイン領域12とp型サブストレート領域(pSub)40の間に形成される寄生容量を介してp型サブストレート領域(pSub)40に伝播されてきたノイズ成分を接地電位GNDにバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0096】
更に、第2ディプレッション型nチャネルMOSトランジスタTr3を設けることにより第1ディプレッション型nチャネルMOSトランジスタTr1のn+ドレイン領域12におけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードAの基準電圧Vrefがゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0097】
更に、第1ディプレッション型nチャネルMOSトランジスタTr1のn+ドレイン領域12への入力電圧VINにノイズ成分が重畳してきた場合であっても、第1ディプレッション型nチャネルMOSトランジスタTr1のn+ドレイン領域12とp型バックゲート領域43の間に形成される寄生容量を介してp型バックゲート領域43に伝播されてきたノイズ成分を接地電位GNDにバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0098】
次に、基準電圧発生回路10の第3実施形態を説明する。
【0099】
4は、本発明の基準電圧発生回路10の第3実施形態を説明するための回路図であり、図5は、ディプレッション型pチャネルMOSトランジスタとエンハンスメント型pチャネルMOSトランジスタTr2とを用いて図4の基準電圧発生回路10をn型サブストレート領域40内に形成した場合の素子断面図である。
【0100】
図4の基準電圧発生回路10は、第1ディプレッション型pチャネルMOSトランジスタTr1とエンハンスメント型pチャネルMOSトランジスタTr2と第2ディプレッション型pチャネルMOSトランジスタTr3とを有している。
【0101】
第1ディプレッション型pチャネルMOSトランジスタTr1は、p+ドレイン領域12とn型サブストレート領域(nSub)40とに逆バイアスが印加され、ゲート領域13とp+ソース領域14とが基準電圧出力ノードAに接続され、p+ドレイン領域12が第2ディプレッション型pチャネルMOSトランジスタTr3のp+ソース領域に接続され、n型サブストレート領域40がn+コンタクト領域41を介して入力電位V2 に接続された回路構成となっている。
【0102】
換言すれば、第1ディプレッション型pチャネルMOSトランジスタTr1は、p+ドレイン領域12とn型バックゲート領域43とに逆バイアスが印加され、ゲート領域13とp+ソース領域14とが基準電圧出力ノードAに接続され、p+ドレイン領域12が第2ディプレッション型pチャネルMOSトランジスタTr3のp+ソース領域に接続され、n型バックゲート領域40が接地電位GNDに接続された回路構成となっている。
【0103】
エンハンスメント型pチャネルMOSトランジスタTr2は、p+ドレイン領域22とn型サブストレート領域40とに逆バイアスが印加され、基準電圧出力ノードAを共通にして第1ディプレッション型pチャネルMOSトランジスタTr1に直列に接続され、ゲート領域23とp+ドレイン領域22とが基準電圧出力ノードAに接続され、n型サブストレート領域40がn+コンタクト領域41を介して接地電位GNDに接続され、p+ソース領域24が接地電位GNDに接続された回路構成となっている。
【0104】
換言すれば、エンハンスメント型pチャネルMOSトランジスタTr2は、p+ドレイン領域22とn型バックゲート領域43とに逆バイアスが印加され、基準電圧出力ノードAを共通にして第1ディプレッション型pチャネルMOSトランジスタTr1に直列に接続され、ゲート領域23とp+ドレイン領域22とが基準電圧出力ノードAに接続され、p+ソース領域24が入力電位V2 に接続された回路構成となっている。
【0105】
第2ディプレッション型pチャネルMOSトランジスタTr3は、p+ソース領域(図示せず)とn型サブストレート領域40とにバックゲート効果が誘引されるような逆バイアスが印加され、p+ドレイン領域が入力電位Vddに接続され、n型サブストレート領域40がn+コンタクト領域41を介して接地電位GNDに接続され、第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12がp+ソース領域に直列に接続され、ゲート領域とp+ソース領域とが共通接続され、p+ドレイン領域が入力電位Vddに接続された回路構成となっている。
【0106】
換言すれば、第2ディプレッション型pチャネルMOSトランジスタTr3は、p+ソース領域(図示せず)とn型バックゲート領域43とにバックゲート効果が誘引されるような逆バイアスが印加され、ゲート領域とp+ソース領域(図示せず)とが接続され、p+ドレイン領域が入力電位V1 に接続され、n型バックゲート領域40が入力電位V2 に接続され、ゲート領域とp+ソース領域とが共通接続され、p+ドレイン領域が入力電位V1 に接続された回路構成となっている。
【0107】
このとき、第2ディプレッション型pチャネルMOSトランジスタTr3のソース電位VAが一定値となることが解る。すなわち、第2ディプレッション型pチャネルMOSトランジスタTr3を設けることにより、第1ディプレッション型pチャネルMOSトランジスタTr1のソース電位を一定電位に保持することができるようになる。
【0108】
本実施形態では、バックバイアス電位を接地電位GNDに固定としている。これにより、第2導伝型の第1ディプレッション型MOSトランジスタTr1のp+ドレイン領域12への入力電圧VINにノイズ成分が重畳してきた場合であっても、第2導伝型の第1ディプレッション型MOSトランジスタTr1における寄生容量を介して伝播されてきたノイズ成分をバックバイアス電位にバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避でききるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0109】
以上説明したように、第3実施形態によれば、第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12への入力電圧VINにノイズ成分が重畳してきた場合であっても、第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12とp型サブストレート領域(pSub)40の間に形成される寄生容量を介してp型サブストレート領域(pSub)40に伝播されてきたノイズ成分を接地電位GNDにバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0110】
更に、第2ディプレッション型pチャネルMOSトランジスタTr3を設けることにより第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12におけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードAの基準電圧Vrefがゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0111】
更に、第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12への入力電圧VINにノイズ成分が重畳してきた場合であっても、第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12とn型バックゲート領域43の間に形成される寄生容量を介してn型バックゲート領域43に伝播されてきたノイズ成分を接地電位GNDにバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0112】
次に、基準電圧発生回路10の第4実施形態を説明する。
【0113】
6は、ディプレッション型pチャネルMOSトランジスタとエンハンスメント型pチャネルMOSトランジスタTr2とを用いて図4の基準電圧発生回路10をp型サブストレート領域(pSub)40内に形成されたn型ウェル領域11内に形成した場合の素子断面図である。
【0114】
第4実施形態の基準電圧発生回路10の回路構成は前述の第3実施形態の基準電圧発生回路10の回路構成と同一である。
【0115】
第1ディプレッション型pチャネルMOSトランジスタTr1は、図6に示すように、nウェル領域11とp型サブストレート領域(図中pSub)40とに逆バイアスが印加され、ゲート領域13とp+ソース領域14とが基準電圧出力ノードAに接続され、p+ドレイン領域12が第2ディプレッション型pチャネルMOSトランジスタTr3のp+ソース領域(図示せず)に接続され、p型サブストレート領域(pSub)40がp+コンタクト領域41を介して入力電位V1 に接続された回路構成となっている。
【0116】
エンハンスメント型pチャネルMOSトランジスタTr2は、図6に示すように、nウェル領域21とp型サブストレート領域(pSub)40とに逆バイアスが印加され、基準電圧出力ノードAを共通にして第1ディプレッション型pチャネルMOSトランジスタTr1に直列に接続され、ゲート領域23とp+ドレイン領域22とが基準電圧出力ノードAに接続され、p型サブストレート領域40がp+コンタクト領域を介して接地電位GNDに接続され、p+ソース領域24がn+コンタクト領域25を介して入力電位V1 に接続された回路構成となっている。
【0117】
第2ディプレッション型pチャネルMOSトランジスタTr3は、nウェル領域(図示せず)とp型サブストレート領域(pSub)40とに逆バイアスが印加され、ゲート領域とp+ソース領域が共通で第1ディプレッショントランジスタTr1のドレイン領域に接続され、p+ドレイン領域が入力電位V1 に接続された回路構成となっている。
【0118】
このとき、第2ディプレッション型pチャネルMOSトランジスタTr3のソース電位VAが一定値となることが解る。すなわち、第2ディプレッション型pチャネルMOSトランジスタTr3を設けることにより、第1ディプレッション型pチャネルMOSトランジスタTr1のドレイン電位を一定電位に保持することができるようになる。
【0119】
またここで、第1電位V1及び第2電位V2の入力条件は、第2電位V2が第1電位V1より大きければよく(すなわち、第2電位V2>第1電位V1であればよく)、第2電位V2及び第1電位V1の電位の正負は問わない。
【0120】
本実施形態では、バックバイアス電位を接地電位GNDに固定としている。接地電位GNDが基準電位として安定化されているため、基準電圧出力ノードAの電位は接地電位GNDより基準電圧Vrefだけ低い電位となる。
【0121】
また基準電圧出力ノードAは、サブストレート領域40から分離された素子構造になっているので、入力電位Vddの変動の影響を回避できるようになる。
【0122】
これにより、第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12への入力電圧VINにノイズ成分が重畳してきた場合であっても、寄生容量を介して伝播されてきたノイズ成分をバックバイアス電位にバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避でききるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0123】
以上説明したように、第4実施形態によれば、第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12への入力電圧VINにノイズ成分が重畳してきた場合であっても、第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12とp型サブストレート領域(pSub)40の間に形成される寄生容量を介してp型サブストレート領域(pSub)40に伝播されてきたノイズ成分を接地電位GNDにバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0124】
更に、第2ディプレッション型pチャネルMOSトランジスタTr3を設けることにより第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12におけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードAの基準電圧Vrefがゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0125】
更に、第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12への入力電圧VINにノイズ成分が重畳してきた場合であっても、第1ディプレッション型pチャネルMOSトランジスタTr1のp+ドレイン領域12とp型バックゲート領域43の間に形成される寄生容量を介してp型バックゲート領域43に伝播されてきたノイズ成分を接地電位GNDにバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏する。
【0126】
次に、図面に基づき、本発明のボルテージレギュレータの一実施形態を説明する。
【0127】
図7は、図1又は図4の基準電圧発生回路10を用いたボルテージレギュレータ60の実施形態を説明するための回路図である。
【0128】
本実施形態のボルテージレギュレータ60は、負荷に供給される出力電圧Voutを一定に保持する定電圧電源であって、図7に示すように、出力電圧設定用抵抗網R1,R2と制御トランジスタ62と基準電圧発生回路10と誤差増幅器61とを中心にして構成されている。
【0129】
出力電圧設定用抵抗網R1,R2は、ボルテージレギュレータ60において、電流を与えられた際に電流の大きさに応じた出力電圧Voutを生成する抵抗素子である。出力電圧設定用抵抗網R1は出力ノードN1と出力電圧Voutとの間に接続され、出力電圧設定用抵抗網R2は出力ノードN1と接地電位GNDとの間に接続されている。
【0130】
制御トランジスタ62は、出力電圧設定用抵抗網R1,R2に制御電流を与えて出力電圧設定用抵抗網R1,R2の出力ノードN1の電圧及び負荷に供給される出力電圧Voutを一定電圧値に制御するための素子であって、本実施形態では、pチャネルMOSFETを用いて実現している。
【0131】
基準電圧発生回路10は、基準電圧Vrefを生成する役割を果たし、第1実施形態乃至第4実施形態に既に説明したものの中の何れを用いても良い。
【0132】
誤差増幅器61は、基準電圧発生回路10からの基準電圧Vrefと出力ノードN1の電圧との電圧差を検出して電圧差に基づく誤差信号を生成すると同時に、誤差信号を制御トランジスタ62のゲートにフィードバックして負荷に供給される出力電圧Voutを一定に保持する定電圧制御を促すフィードバックループを備えた素子であって、基準電圧Vrefが反転入力端子に入力され、出力ノードN1の電圧が非反転入力端子に入力され、出力端が制御トランジスタ62のゲートに接続されたオペアンプを用いて実現することができる。
【0133】
以上説明したように、ボルテージレギュレータ60によれば、基準電圧発生回路10に入力電圧VINにノイズ成分が重畳してきた場合であっても、第2導伝型の第1ディプレッション型MOSトランジスタTr1の第1導伝型ウェル領域と第2導伝型サブストレート領域40の間に形成される寄生容量を介して第1導伝型ウェル領域に伝播されてきたノイズ成分を第1電位V1(バックバイアス電位)にバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避でき、その結果、高いノイズ耐性を有する基準電圧Vrefを用いた定電圧制御ができるボルテージレギュレータ60を実現できる。更に、第2導伝型の第1ディプレッション型MOSトランジスタTr1のドレイン領域におけるドレイン電位が変動することを回避して安定化を図り、基準電圧Vrefがゲート長変調効果の影響を受けてしまうことを回避でき、その結果、高いドレイン電位変動耐性を有する基準電圧Vrefを用いた定電圧制御ができるようになるといった効果を奏する。
【0134】
次に、図面に基づき、本発明のボルテージディテクタの一実施形態を説明する。
【0135】
図8は、図1又は図4の基準電圧発生回路10を用いたボルテージディテクタ70の実施形態を説明するための回路図である。
【0136】
本実施形態のボルテージディテクタ70は、電圧が所定値よりも低くなったことを検出する検出素子であって、図8に示すように、分割抵抗網R3,R4と制御トランジスタ72と基準電圧発生回路10とコンパレータ71とを中心にして構成されている。
【0137】
分割抵抗網R3,R4は、入力電圧VINを所定比率で分圧して出力ノードN2から出力する抵抗素子である。分割抵抗網R3は入力電圧VINと出力ノードN2との間に接続され、分割抵抗網R4は出力ノードN2と接地電位GNDとの間に接続されている。
【0138】
制御トランジスタ72は、コンパレータ71の制御を受けて入力電圧VINを出力側に伝達するするための素子であって、本実施形態では、nチャネルMOSFETを用いて実現することができる。
【0139】
基準電圧発生回路10は、基準電圧Vrefを生成する役割を果たし、第1実施形態乃至第4実施形態に既に説明したものの中の何れを用いても良い。
【0140】
コンパレータ71は、基準電圧発生回路10からの基準電圧Vrefと出力ノードN2の電圧との大小を比較するデバイスであって、基準電圧Vrefが非反転入力端子に入力され、出力ノードN2の電圧が反転入力端子に入力され、出力端が制御トランジスタ72のゲートに接続されたオペアンプによって実現することができる。
【0141】
以上説明したように、ボルテージディテクタ70によれば、基準電圧発生回路10に入力電圧VINにノイズ成分が重畳してきた場合であっても、第2導伝型の第1ディプレッション型MOSトランジスタTr1の第1導伝型ウェル領域11と第2導伝型サブストレート領域40の間に形成される寄生容量を介して第1導伝型ウェル領域11に伝播されてきたノイズ成分を接地電位GND(バックバイアス電位)にバイパスして基準電圧出力ノードAN2の基準電圧Vrefへの伝播を回避でき、その結果、高いノイズ耐性を有する基準電圧Vrefを用いた定電圧制御ができるボルテージディテクタ70を実現できる。更に、第2導伝型の第1ディプレッション型MOSトランジスタTr1のn+ドレイン領域12におけるドレイン電位が変動することを回避して安定化を図り、基準電圧Vrefがゲート長変調効果の影響を受けてしまうことを回避でき、その結果、高いドレイン電位変動耐性を有する基準電圧Vrefを用いた定電圧制御ができるようになるといった効果を奏する。
【0142】
【発明の効果】
請求項1に記載の発明によれば、基準電圧発生回路における第1ディプレッション型nチャネルMOSトランジスタのドレインへの入力電圧にノイズ成分が重畳してきた場合であっても、第1ディプレッション型nチャネルMOSトランジスタのドレインとバックゲートの間に形成される寄生容量を介してバックゲートに伝播されてきたノイズ成分を第1電位にバイパスして基準電圧出力ノードの基準電圧への伝播を回避できるようになり、その結果、高いノイズ耐性を有する基準電圧を得ることができるようになり、さらに第2ディプレッション型nチャネルMOSトランジスタを設けることにより第1ディプレッション型nチャネルMOSトランジスタのドレインにおけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードの基準電圧がゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧を得ることができるようになるといった効果を奏する。また、第2ディプレッション型nチャネルMOSトランジスタのバックゲート効果により第1ディプレッション型nチャネルMOSトランジスタのドレインの電位の変動を抑制するようなフィードバック効果が可能となる。また、第1ディプレッション型nチャネルMOSトランジスタのドレインが直接第2電位に接続されていないので、ゲート変調効果の影響を低減できる。従って、基準電圧発生回路の入力電圧にノイズ成分が重畳してきた場合であっても、第1ディプレッション型nチャネルMOSトランジスタのドレインとバックゲートの間に形成される寄生容量を介して伝播されてきたノイズ成分を第1電位(バックバイアス電位)にバイパスして基準電圧出力ノードの基準電圧への伝播を回避でき、その結果、高いノイズ耐性を有する基準電圧を用いた定電圧制御ができるボルテージレギュレータを実現できる。更に、第1ディプレッション型nチャネルMOSトランジスタのドレインにおけるドレイン電位が変動することを回避して安定化を図り、基準電圧がゲート長変調効果の影響を受けてしまうことを回避でき、その結果、高いドレイン電位変動耐性を有する基準電圧を用いた定電圧制御ができるようになるといった効果を奏する。
【0159】
請求項18に記載の発明によれば、請求項17に記載の効果に加えて、第2ディプレッション型pチャネルMOSトランジスタを設けることにより第1ディプレッション型pチャネルMOSトランジスタのドレイン領域におけるドレイン電位が変動することを回避して安定化を図り、基準電圧出力ノードの基準電圧がゲート長変調効果の影響を受けてしまうことを回避できるようになり、その結果、高いドレイン電位変動耐性を有する基準電圧を得ることができるようになるといった効果を奏する。
【図面の簡単な説明】
【図1】本発明の基準電圧発生回路の第1、第2実施形態を説明するための回路図である。
【図2】ディプレッション型nチャネルMOSトランジスタとエンハンスメント型nチャネルMOSトランジスタとを用いて図1の基準電圧発生回路をn型サブストレート領域内に形成されたp型ウェル領域内に形成した場合の素子断面図である。
【図3】ディプレッション型nチャネルMOSトランジスタとエンハンスメント型nチャネルMOSトランジスタとを用いて図1の基準電圧発生回路をp型サブストレート領域内に形成した場合の素子断面図である。
【図4】本発明の基準電圧発生回路の第3、第4実施形態を説明するための回路図である。
【図5】ディプレッション型pチャネルMOSトランジスタとエンハンスメント型pチャネルMOSトランジスタとを用いて図4の基準電圧発生回路をn型サブストレート領域内に形成した場合の素子断面図である。
【図6】ディプレッション型pチャネルMOSトランジスタとエンハンスメント型pチャネルMOSトランジスタとを用いて図4の基準電圧発生回路をp型サブストレート領域内に形成されたn型ウェル領域内に形成した場合の素子断面図である。
【図7】図1又は図4の基準電圧発生回路を用いたボルテージレギュレータの実施形態を説明するための回路図である。
【図8】図1又は図4の基準電圧発生回路を用いたボルテージディテクタの実施形態を説明するための回路図である。
【図9】従来の基準電圧発生回路を説明するための回路図である。
【図10】ディプレッション型nチャネルMOSトランジスタとエンハンスメント型nチャネルMOSトランジスタとを用いて図9の基準電圧発生回路をn型サブストレート領域内に形成されたp型ウェル領域内に形成した場合の素子断面図である。
【符号の説明】
10…基準電圧発生回路
11…ウェル領域
12…ドレイン領域
13…ゲート領域
14…ソース領域
15,41…コンタクト領域
21…ウェル領域
22…ドレイン領域
23…ゲート領域
24…ソース領域
25…コンタクト領域
31…ウェル領域
32…ドレイン領域
33…ゲート領域
34…ソース領域
35…コンタクト領域
40…サブストレート領域
43…バックゲート領域
60…ボルテージレギュレータ
61…誤差増幅器
62…制御トランジスタ
70…ボルテージディテクタ
71…コンパレータ
72…制御トランジスタ
A…基準電圧出力ノード
N1…出力ノード
N2…出力ノード
R1,R2…出力電圧設定用抵抗網
R3,R4…分割抵抗網
Tr1…第1ディプレッション型MOSトランジスタ
Tr2…エンハンスメント型MOSトランジスタ
Tr3…第2ディプレッション型MOSトランジスタ
Tr3…第2ディプレッション型MOSトランジスタ
V1…第1電位
V2…第2電位
VIN…入力電圧
Vout…出力電圧
Vref…基準電圧

Claims (1)

  1. 電流を与えた際に当該電流の大きさに応じた出力電圧を生成する出力電圧設定用抵抗網と、前記出力電圧設定用抵抗網に制御電流を与えて当該出力電圧設定用抵抗網の出力ノードの電圧及び負荷に供給る出力電圧を一定電圧値に制御するための前記制御トランジスタと、基準電圧を生成する基準電圧発生回路と、前記基準電圧発生回路からの基準電圧と前記出力ノード電圧との電圧差を検出して当該電圧差に基づく誤差信号を生成すると共に、当該誤差信号を前記制御トランジスタにフィードバックして負荷に供給る出力電圧を一定に保持する定電圧制御を促すフィードバックループを備えた誤差増幅器と、を有する負荷に供給る出力電圧を一定に保持するボルテージレギュレータにおいて、
    (イ)前記基準電圧発生回路が、(a)ゲートとソースとが基準電圧として出力する基準電圧出力ノードに接続された第1ディプレッション型nチャネルMOSトランジスタと、(b)前記基準電圧出力ノードを共通にして前記第1ディプレッション型nチャネルMOSトランジスタに直列に接続され、ゲートとドレインとが当該基準電圧出力ノードに接続されて、ソースが接地電位である第1電位に接続されたエンハンスメント型nチャネルMOSトランジスタと、(c)ゲートとソースとが共通接続されてドレインが前記第1電位より大きい入力電位の第2電位に接続された第2ディプレッション型nチャネルMOSトランジスタと、を有し、そして、
    (ロ)前記第1ディプレッション型nチャネルMOSトランジスタのドレインが、前記第2ディプレッション型nチャネルMOSトランジスタのソースに直列に接続されるとともに、前記第1ディプレッション型nチャネルMOSトランジスタ、前記第2ディプレッション型nチャネルMOSトランジスタ、及び、前記エンハンスメント型nチャネルMOSトランジスタのバックゲートが、前記第1電位と接続されている
    ことを特徴とするボルテージレギュレータ。
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