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JPH09261038A - 論理回路 - Google Patents

論理回路

Info

Publication number
JPH09261038A
JPH09261038A JP8093275A JP9327596A JPH09261038A JP H09261038 A JPH09261038 A JP H09261038A JP 8093275 A JP8093275 A JP 8093275A JP 9327596 A JP9327596 A JP 9327596A JP H09261038 A JPH09261038 A JP H09261038A
Authority
JP
Japan
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power supply
potential
logic circuit
power
circuit
Prior art date
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Pending
Application number
JP8093275A
Other languages
English (en)
Inventor
Tadashi Maeta
正 前多
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8093275A priority Critical patent/JPH09261038A/ja
Priority to US08/823,039 priority patent/US5909128A/en
Publication of JPH09261038A publication Critical patent/JPH09261038A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • H03K19/0185Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507Interface arrangements
    • H03K19/018535Interface arrangements of Schottky barrier type [MESFET]
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02Regulating voltage or current
    • G05F3/08Regulating voltage or current wherein the variable is dc
    • G05F3/10Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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    • H03K19/094Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract

(57)【要約】 【課題】高速DCFL論理回路の低消費電力化を達成す
る。 【解決手段】化合物半導体上に形成された電界効果トラ
ンジスタを用いて構成される半導体集積回路において、
第1の電源と第2の電源の間の電位を有する外部に接続
されていない1個以上の仮想的な電源を有し、仮想電源
の数を第1の電源と第2の電源の電位差を電界効果トラ
ンジスタのゲート順方向立ち上がり電圧で除した数以上
に設定されるとともに、第1の電源から順次低位の電源
間で動作する回路を有する論理回路においては、任意の
電源間の回路に順次低電位の回路からの信号を接続する
際に、ディプリーション型電界効果トランジスタを駆動
素子とした直結型論理回路により受ける構成を有し、該
ディプリーション型トランジスタは、各電源間の電位差
がΔVの時しきい値電圧が−ΔV以上とされる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、論理回路に関し、
特に、好ましくは1V以上の電源電圧で動作する電界効
果トランジスタ論理回路に関する。
【0002】
【従来の技術】GaAs半導体はSiに比べ、電子の移
動度が数倍速く、更に半絶縁性基板を容易に得ることが
できるために、集積化を図る際に、回路の寄生容量を低
減することができ、高速論理動作が可能であるとの知見
に基づき各所で精力的な研究開発が行なわれてきてい
る。
【0003】GaAs半導体の基本回路形式は種々ある
が、エンハンスメント型電界効果トランジスタ(「FE
T」という)を用いた直結型論理回路(Direct
Coupled FET Logic、以下「DCFL
回路」という)は、構成が簡単で、集積化に好適とさ
れ、また、高い電源電圧を必要としない点で優れてお
り、これを基本回路とした、100Kゲート規模の集積
度を持つゲートアレイも市販されるに至っている。
【0004】GaAsDCFL回路は、図6に示すよう
に、負荷として用いられるディプリーション型FET5
1のドレイン電極が電源端子100に接続され、ゲート
及びソース電極が出力端子12に接続され、エンハンス
メント型FET52のドレイン電極は出力端子12に接
続され、ゲート電極は入力端子11に接続され、ソース
電極は電源端子102に接続された構成を有している。
【0005】入力端子11に、ソース電極に対して十分
高い電圧が印加された場合、エンハンスメント型FET
52に電流が流れ、出力端子12の電位は低下する。一
方、入力端子11に低い電圧が印加された時には、エン
ハンスメント型FET52には電流が流れず、出力端子
の電位は高電位を維持する。
【0006】図6に示したDCFL回路は、Siバイポ
ーラECL(Emitter Coupled FET
Logic)回路と共に使用されることから、電源電
圧は、−5.2V、−4.5V、−3.3V、あるいは
−2.0Vの負電源が用いられる。
【0007】一方、化合物半導体で構成されるDCFL
回路は、上記した電源電圧よりも、はるかに低い電源電
圧での高速動作が可能であることに加え、ゲート順方向
立ち上がり電圧よりも高い電源電圧で駆動した際には、
次段のDCFL回路のFET54のゲートショットキ電
極から電流が流れることになる。そして、この電流は、
負荷駆動には寄与せず、回路の消費電力としては無駄な
ものである。
【0008】DCFL回路の消費電力を小さくするため
の手段としては、電源電圧を下げることが最も単純で且
つ効果的であり、FETのショットキ障壁高さ以下に電
源電圧を設定することにより、無駄電流を減らすことは
可能である。しかしながら、この場合、システムの中に
新たにGaAsDCFL回路専用の電源を設けることが
必要とされ、実用的ではない。
【0009】DCF回路におけるこのような問題を解決
し低消費電力化を図るようにした従来技術として、例え
ば特開平3−19422号公報及び特開平6−1047
34号公報等には、DCFL回路を縦積みにした構成の
論理回路が提案されている。
【0010】図4に示した従来の縦積みDCFL回路に
おいては、外部から印加される電源端子100と、この
電源電圧よりも低電位の電源端子101との間に、外部
と接続されない仮想電位(仮想電源端子)110を設
け、電源端子100と仮想電源端子110との間、また
は仮想電源端子110と電源端子101の間でDCFL
回路を動作させることにより、無駄電流を再利用する構
成として、消費電力の低減を図っている。
【0011】
【発明が解決しようとする課題】図4に示した従来の回
路構成では、電源端子100及び仮想電位110の間で
動作する論理回路(以下「高電位論理部」という)の信
号を、仮想電位110及び電源端子101間で動作する
論理回路(以下「低電位論理部」という)に入力しよう
した場合、図に示したレベルシフト回路21が必要とさ
れている。
【0012】図4を参照して、レベルシフト回路21
は、例えばエンハンスメント型FET64、ダイオード
71、及びディプリーション型FET65で構成され
る。この回路では、入力された信号は、ダイオード71
の順方向立上り電圧分だけ低電位に出力される。
【0013】さらに、仮想電位110の安定のために、
電源端子100と仮想電位110間の電位差及び仮想電
位110と電源端子101間の電位差は、FETのゲー
トショットキ順方向立上り電圧よりも大きく設定してい
るため、高電位論理部から低電位論理部への信号の接続
には、少なくとも1個以上のダイオードが必要とされ、
このため、レベルシフト回路21は、電源端子100と
電源端子101の間で動作するように構成せざるを得な
かった。
【0014】レベルシフト回路21は、高電圧下で、常
時電流が流れるために、消費電力が大きく、従って高電
位論理部から低電位論理部への信号の接続数の増大とと
もに消費電力が増大してしまう。
【0015】また、低電位論理部から高電位論理部への
信号の接続も同様で、図5に示したように、例えばエン
ハンスメント型FET64と、ダイオード71及びディ
プリーション型FET65で構成されるレベルシフト回
路22が必要とされる。
【0016】この回路は、DCFL回路における負荷D
FETと駆動FETとの間に、1個以上のダイオードを
接続した構成とされ、DCFL回路の出力が電源端子1
00と電源端子101の電位差まで振れることを防いで
いる。入力された信号は、ダイオード71の順方向立上
り電圧分だけ低電位に出力される。
【0017】しかしながら、この回路も、高い電圧を必
要とすることから、従来の構造では高電位論理部と低電
位論理部間の信号接続数の増大とともに消費電力が低減
できないという問題があった。
【0018】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、高速性能を実現し、し
かもLSIの消費電力が低減可能な論理回路を提供する
ことにある。
【0019】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、化合物半導体上に形成された電界効果ト
ランジスタを用いて構成される半導体集積回路におい
て、第1の電源と、該第1の電源より低電位の第2の電
源が供給され、前記第1の電源と第2の電源の間の電位
を有する外部に接続されていない1個以上の仮想的な電
源を有し、前記仮想電源の数を前記第1の電源と第2の
電源の電位差を電界効果トランジスタのゲート順方向立
ち上がり電圧で除した数以上に設定する構造を有してい
る。
【0020】本発明は、第2の視点において、化合物半
導体上に形成された電界効果トランジスタを用いて構成
される半導体集積回路において、第1の電源と、該第1
の電源より低電位の第2の電源が供給され、前記第1の
電源と第2の電源の間の電位を有する外部に接続されて
いない1個以上の仮想的な電源を有し、前記仮想電源の
数を前記第1の電源と第2の電源の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定されるとともに、前記第1の電源から順次低位
の電源間で動作する回路を有する論理回路において、任
意の電源間の回路に順次低電位の回路からの信号を接続
する際に、ディプリーション型電界効果トランジスタを
駆動素子とした直結型論理回路により受けることを特徴
とし、この場合、該ディプリーション型トランジスタ
は、各電源間の電位差をΔVとした場合に、しきい値電
圧が−ΔV以上である構造を有している。
【0021】また、本発明は、第3の視点において、化
合物半導体上に形成された電界効果トランジスタを用い
て構成される半導体集積回路において、第1の電源と、
該第1の電源より低電位の第2の電源が供給され、前記
第1の電源と第2の電源の間の電位を有する外部に接続
されていない1個以上の仮想的な電源を有し、前記仮想
電源の数を前記第1の電源と第2の電源の電位差を電界
効果トランジスタのゲート順方向立ち上がり電圧で除し
た数以上に設定されるとともに、前記第1の電源から順
次低位の電源間で動作する回路を有する論理回路におい
て、任意の電源間の回路に順次高電位の回路からの信号
を接続する際に、ドレイン電極が該電源間の内高電位の
端子に接続され、ゲート電極が第1の出力端子に接続さ
れ、ソース電極が第1の節点に接続されたエンハンスメ
ント型FETと、ドレイン電極が前記第1の節点に接続
され、ゲートが第1の入力端子に接続され、ソース電極
が前記第1の出力端子に接続された第2のエンハンスメ
ント型FETと、一端が前記第1の出力端子に接続さ
れ、他端が前記電源間の内低電位の端子に接続されたこ
とを特徴とする回路で受ける構造を有している。
【0022】本発明は、第4の視点において、化合物半
導体上に形成された電界効果トランジスタを用いて構成
される半導体集積回路において、第1の電源と、該第1
の電源より低電位の第2の電源が供給され、前記第1の
電源と第2の電源の間の電位を有する外部に接続されて
いない1個以上の仮想的な電源を有し、前記仮想電源の
数を前記第1の電源と第2の電源の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定することを特徴とする論理回路において、前記
第1の電源から順次低電位の電源間に、仮想電源の電位
を安定させるために、ドレイン電極が該電源間の高電位
の電源端子に接続され、ゲート電極が第1の節点に接続
され、ソース電極が該電源間の低電位の電源端子に接続
されたエンハンスメント型電界効果トランジスタと、一
端が前記高電位の電源端子に接続され、他端が前記第1
の節点に接続された第1の抵抗素子と一端が前記第1の
節点に接続され、他端が前記低電位の電源端子に接続さ
れた第2の抵抗素子とを有し、前記第1の節点の電位を
前記エンハンスメント型電界効果トランジスタのしきい
値電圧にあるように前記第1及び第2の抵抗素子の値を
設定した構造を有している。
【0023】
【作用】本発明の原理を以下に説明する。
【0024】請求項1記載の発明に係る論理回路におい
ては、第1の電源端子と第2の電源端子の間の仮想電位
の数を、第1の電源端子1及び第2の電源端子の電位差
を電界効果トランジスタのゲート順方向立ち上がり電圧
で除した数以上に設定することにより、DCFL回路に
流れる無駄電流を減少させるようにしたものである。
【0025】請求項2記載の発明に係る論理回路におい
ては、第1の電源端子と第2の電源端子の間の仮想電位
の数を、第1及び第2の電源端子の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定することで、DCFL回路に流れる無駄電流を
減少させることができることに加え、低電位論理部から
高電位論理部への信号の接続をディプリーション型電界
効果トランジスタを駆動素子とした直結型論理回路によ
り受けることで、消費電力が増大するレベルシフト回路
を不要としたものである。
【0026】一般に、GaAsFETのゲート順方向立
上り電圧は0.6V〜0.8V程度であるので、ディプ
リーション型トランジスタは、各電源間の電位差をΔV
とした場合に、しきい値電圧が−ΔV以上であるように
設計すれば、低電位論理部から高電位論理部への直接に
信号を接続できる。
【0027】請求項3記載の発明に係る論理回路におい
ては、第1の電源端子と第2の電源端子の間の仮想電位
の数を、第1及び第2の電源端子の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定することで、DCFL回路に流れる無駄電流を
減少させることができることに加え、高電位論理部から
低電位論理部への接続には、カスケード接続した第1及
び第2のエンハンスメント型FET、ディプリーション
型FETによる回路を用いることで、高電位論理部回路
から低電位論理回路への直接の信号を接続できる。
【0028】第1及び第2のエンハンスメント型FET
で構成されるカスケード接続回路は、該回路が駆動され
ている電源より高い電位の信号が入力されても各々のソ
ース電位が帰還されることで、出力電位を電源に応じた
値に変換することができる。
【0029】請求項4記載の発明に係る論理回路におい
ては、仮想電位間に直列に接続した抵抗を設け、その分
割出力をゲート入力としたエンハンスメント型FETを
電源間に接続する構成により、上述した論理回路で用い
られる仮想電位を安定化させることができる。
【0030】抵抗の分割出力は、電源間の変動がない状
態で、接続されるFETのしきい値に設計しておくと、
仮想電位間の電流が減り電圧が増加した場合、抵抗分割
された電位も高くなり、接続されたFETが不足分の電
流を流すことで安定が図られる。逆に、電流が増加した
場合は、抵抗分割の電位が低くなるためにFETの電流
が減少し、やはり電位の安定が図られる。
【0031】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。図1は、本発明の実
施の形態に係る論理回路を説明するための図である。
【0032】本実施形態では、電源端子100と、電源
端子100に供給される電源電圧よりも低電位の電源端
子101との間に、外部に接続されていない仮想的な電
源10を有する構成について説明する。
【0033】外部に接続された電源端子100と仮想電
位10間の高電位論理回路及び仮想電位10と電源端子
101間の低電位論理回路は、負荷素子にディプリーシ
ョン型FETを、駆動素子にエンハンスメント型FET
とで構成されたDCFL回路で構成されている。DCF
L回路は、例えばディプリーション型FET51及びエ
ンハンスメント型52にて表される。図1において、図
6に示した従来のDCFL論理回路と同一の要素には同
一の参照符号が付されている。
【0034】本実施形態において、電源端子100は、
例えばプラス1Vの電源に接続され、電源端子101は
接地されている。したがって、両端子間の電位差は1V
となる。一方、エンハンスメント型FETのゲート順方
向立ち上がり電圧は、約0.6〜0.8Vであるため、
電源端子100と101との間に設ける仮想電位数は
「1」で十分となる。この時、電源端子100と仮想電
位102との間、及び仮想電位102と電源端子101
との間の電位差は0.5Vとなるために、DCFL回路
のゲートに流れる無駄電流を減少させることができる。
【0035】ここで、低電位論理部の出力端子12に出
力される信号を高電位論理部に接続する場合に付いて述
べる。
【0036】低電位論理部におけるディプリーション型
FET51とエンハンスメント型52で構成されるDC
FL回路の出力ハイレベルは0.5Vで、ロウレベルは
約0Vとなる。この出力レベルで、高電位論理部の回路
をオン/オフさせるためには、この信号が入力されるD
CFL回路の駆動FET62をディプリーション型FE
Tとする必要がある。この時のFET62のしきい値を
−0.4Vとすると、十分に信号の接続が可能となる。
【0037】図2は、本発明に係る論理回路の別の実施
形態の構成を示した図である。
【0038】本実施形態においても、電源端子100
は、プラス1Vの電源に接続され、電源端子101は接
地されている。したがって、二つの電源端子間の電位差
は1Vとなり、図1に示した実施形態と同様にして、無
駄電流を減少させることができる。
【0039】ここで、高電位論理部の出力端子12に出
力される信号を低電位論理部に接続する場合に付いて述
べる。
【0040】高電位論理回路のディプリーション型FE
T51とエンハンスメント型52で構成されるDCFL
回路の出力ハイレベルは1.0Vで、ロウレベルは約
0.5Vとなる。この出力レベルで、高電位論理部の回
路をオン/オフさせるためには、この信号が入力される
回路に、エンハンスメント型FET63及び64、ディ
プリーション型FET65回路からなるカスケード接続
された回路を接続することで、高電位論理回路から低電
位論理回路への直接に信号を接続できる。
【0041】エンハンスメント型FET63と64で構
成されるカスケード接続回路は、該回路が駆動されてい
る電源よりも高い電位の信号が入力されても、各々のソ
ース電位が帰還されることで、出力電位を電源に応じた
値に変換することができる。
【0042】図3は、本発明に係る論理回路の更に別の
実施形態の構成を示した図である。本実施形態において
は、電源端子100と仮想電位間に直列に接続した抵抗
85及び86が接続され、その分割出力をゲート入力と
したエンハンスメント型FET84のドレイン電極が電
源端子100に、ソース電極が仮想電位102に接続さ
れている。
【0043】本実施形態においても、電源端子100
は、プラス1Vの電源に接続され、電源端子101は接
地されている。ここで、抵抗85の抵抗値をR1、抵抗
86の抵抗値をR2とすると、FET84のゲート・ソ
ース間電圧は、そのしきい値電圧をVtとして、次式
(1)を満たすように設定する。
【0044】 Vt=0.5(R2/R1+R2) … (1)
【0045】この電位は、電源間の電源変動がない状態
で、エンハンスメント型FET84に電流が流れない条
件である。
【0046】仮想電位間の電流が減り電圧が増加した場
合、抵抗分割された電位も高くなり、接続されたエンハ
ンスメント型FET84が不足分の電流を流すことで、
安定が図られる。逆に、電流が増加した場合には、抵抗
分割の電位が低くなるために、エンハンスメント型FE
T84の電流が減少し、やはり電位の安定が図られる。
【0047】低電位論理部に設けられたFET81及び
抵抗82、83も、高電位論理部の抵抗85、86及び
FET84と同様に働くので、各々の設定電位から変動
を帰還して仮想電位の安定化が可能になる。
【0048】このように、本発明の実施の形態に係る論
理回路をLSIの基本回路として用いることにより、低
電源電圧でも高速動作が可能となり、消費電力を小さく
することができ、現在のLSIの消費電力を動作速度を
維持したままで、消費電力をほぼ1/10程度にまで低
減することが可能になり、将来のEWS(エンジニアリ
ングワークステーション)や超高速コンピュータに、本
発明を適用した場合に飛躍的な性能向上が期待できる。
【0049】なお、上記発明の実施の形態では、仮想電
位数が1個の場合に付いて説明したが、仮想電位数が増
加しても同様の作用効果が期待できることは勿論であ
る。
【0050】
【発明の効果】以上説明したように、請求項1記載の発
明によれば、外部に接続される電源端子間に設ける仮想
電位の数を、外部端子の電位差を電界効果トランジスタ
のゲート順方向立ち上がり電圧で除した数以上に設定し
たことにより、DCFL回路に流れる無駄電流を減少さ
せることができる。
【0051】また請求項2記載の発明によれば、仮想電
位数をDCFL回路に流れる無駄電流を減少させること
ができる数に設定することに加え、低電位論理部から高
電位論理部への信号の接続を、ディプリーション型電界
効果トランジスタを駆動素子とした直結型論理回路によ
り直接接続したことにより、消費電力が大きいレベルシ
フト回路を不要としたものである。
【0052】さらに請求項3記載の発明によれば、仮想
電位数をDCFL回路に流れる無駄電流を減少させるこ
とができる数に設定することに加え、高電位論理部から
低電位論理部への接続には、カスケード接続したエンハ
ンスメント型FETとディプリーション型FETによる
回路を用いたことにより、高電位論理回路から低電位論
理回路への直接に信号を接続できる。
【0053】そして、請求項4記載の発明によれば、仮
想電位間に直列に接続した抵抗を設け、その分割出力を
ゲート入力としたエンハンスメント型FETを電源間に
接続する構成により、上述した論理回路で用いられる仮
想電位を安定化させることができる。
【0054】本発明の論理回路をLSIの基本回路とし
て用いることにより、低電源電圧でも高速動作が可能と
なり、消費電力を小さくすることができ、現座のLSI
の消費電力を動作速度を維持したままで、ほぼ1/10
程度に低減することが可能になり、将来のEWSや超高
速コンピュータに本発明を用いれば飛躍的な性能向上が
期待できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す回路図である。
【図2】本発明の第2の実施形態を示す回路図である。
【図3】本発明の第3の実施形態を示す回路図である。
【図4】従来の論理回路例を示す回路図である。
【図5】従来の別な論理回路例を示す図である。
【図6】従来例のDCFL論理回路を説明するための回
路図である。
【符号の説明】
52、54、56、58、63、64、81、84 エ
ンハンスメント型MESFET 51、53、55、57、61、62、65 ディプリ
ーション型FET 82、83、85、86 抵抗 11 入力端子 12 出力端子 100、101 電源端子 10 仮想電位 21、22 レベルシフト回路 23 仮想電位安定化回路 24 論理回路部 71 ダイオード

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】化合物半導体上に形成された電界効果トラ
    ンジスタを用いて構成される半導体集積回路において、 第1の電源と、該第1の電源より低電位の第2の電源が
    供給され、 前記第1の電源と第2の電源の間の電位を有する、外部
    に接続されない1個以上の仮想的な電源を有し、 前記仮想電源の数が、前記第1の電源と第2の電源の電
    位差を、電界効果トランジスタのゲート順方向立ち上が
    り電圧で除した数以上に設定されることを特徴とする論
    理回路。
  2. 【請求項2】化合物半導体上に形成された電界効果トラ
    ンジスタを用いて構成される半導体集積回路において、 第1の電源と、該第1の電源より低電位の第2の電源が
    供給され、前記第1の電源と第2の電源の間の電位を有
    する外部に接続されていない1個以上の仮想的な電源を
    有し、 前記仮想電源の数が、前記第1の電源と第2の電源の電
    位差を電界効果トランジスタのゲート順方向立ち上がり
    電圧で除した数以上に設定され、且つ、 前記第1の電源から順次低位の電源間で動作する回路を
    有する論理回路において、任意の電源間の回路に、順
    次、低電位の回路からの信号を接続する際に、ディプリ
    ーション型電界効果トランジスタを駆動素子とした直結
    型論理回路により受けることを特徴とする論理回路。
  3. 【請求項3】化合物半導体上に形成された電界効果トラ
    ンジスタを用いて構成される半導体集積回路において、 第1の電源と、該第1の電源より低電位の第2の電源が
    供給され、前記第1の電源と第2の電源の間の電位を有
    する外部に接続されていない1個以上の仮想的な電源を
    有し、 前記仮想電源の数が前記第1の電源と第2の電源の電位
    差を電界効果トランジスタのゲート順方向立ち上がり電
    圧で除した数以上に設定され、且つ、 前記第1の電源から順次低位の電源間で動作する回路を
    有する論理回路において、任意の電源間の回路に、順
    次、高電位の回路からの信号を接続する際に、ドレイン
    電極が該電源間の内、高電位の端子に接続され、ゲート
    電極が第1の出力端子に接続され、ソース電極が第1の
    節点に接続された第1のエンハンスメント型電界効果ト
    ランジスタと、ドレイン電極が前記第1の節点に接続さ
    れ、ゲートが第1の入力端子に接続され、ソース電極が
    前記第1の出力端子に接続された第2のエンハンスメン
    ト型電界効果トランジスタと、一端が前記第1の出力端
    子に接続され、他端が前記電源間の内低電位の端子に接
    続された回路で受けることを特徴とする論理回路。
  4. 【請求項4】化合物半導体上に形成された電界効果トラ
    ンジスタを用いて構成される半導体集積回路において、 第1の電源と、該第1の電源より低電位の第2の電源が
    供給され、前記第1の電源と第2の電源の間の電位を有
    する外部に接続されていない1個以上の仮想的な電源を
    有し、 前記仮想電源の数が、前記第1の電源と第2の電源の電
    位差を電界効果トランジスタのゲート順方向立ち上がり
    電圧で除した数以上に設定され、 前記第1の電源から順次低電位の電源間に、仮想電源の
    電位を安定させるために、ドレイン電極が該電源間の高
    電位の電源端子に接続され、ゲート電極が第1の節点に
    接続され、ソース電極が該電源間の低電位の電源端子に
    接続されたエンハンスメント型電界効果トランジスタ
    と、 一端が前記高電位の電源端子に接続され、他端が前記第
    1の節点に接続された第1の抵抗素子と、 一端が前記第1の節点に接続され、他端が前記低電位の
    電源端子に接続された第2の抵抗素子と、を有し、 前記第1の節点の電位を前記エンハンスメント型電界効
    果トランジスタのしきい値電圧にあるように前記第1及
    び第2の抵抗素子の値を設定したことを特徴とする論理
    回路。
  5. 【請求項5】前記ディプリーション型トランジスタは、
    各電源間の電位差をΔVとした場合に、しきい値電圧が
    −ΔV以上であることを特徴とする請求項2記載の論理
    回路。
  6. 【請求項6】化合物半導体上に形成された電界効果トラ
    ンジスタを用いて構成される半導体集積回路において、 第1の電源と該第1の電源よりも電源電位の低い第2の
    電源との間に、外部に接続されない仮想電源を、各電源
    間の電位差が、電界効果トランジスタのゲート順方向立
    ち上がり電圧を超えないように、一又は複数段設けたこ
    とを特徴とする論理回路。
  7. 【請求項7】低電位側の論理回路の出力を高電位側の論
    理回路に入力する際、該低電位側の論理回路の出力を、
    該低電位側の論理回路に対して高位側に位置する仮想電
    源と、より高位の仮想電源又は前記第1の電源と、の間
    に挿入されるディプリーション型電界効果トランジスタ
    を駆動素子とする直結型論理回路で受けて、前記高電位
    側の論理回路に入力することを特徴とする請求項6記載
    の論理回路。
  8. 【請求項8】高電位側の論理回路の出力を低電位側の論
    理回路に入力する際、該高電位側の論理回路の出力を、
    該高電位側の論理回路に対して低位側に位置する仮想電
    源と、より低位の仮想電源又は前記第2の電源と、の間
    に挿入されてなる、カスコード接続されたエンハンスメ
    ント型電界効果トランジスタ及びディプリーション型電
    界効果トランジスタを介して、前記低電位側の論理回路
    に入力することを特徴とする請求項6記載の論理回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6201416B1 (en) 1998-03-25 2001-03-13 Nec Corporation Field effect transistor logic circuit with reduced power consumption

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552581B1 (en) 2000-08-25 2003-04-22 Agere Systems Inc. Current recycling circuit and a method of current recycling
JP4435670B2 (ja) * 2004-11-25 2010-03-24 Okiセミコンダクタ株式会社 相補型パス・トランジスタ論理回路
TWI309101B (en) * 2005-08-16 2009-04-21 Realtek Semiconductor Corp Voltage converting circuit, voltage converting apparatus, and related circuit systems
JP5015029B2 (ja) * 2007-03-09 2012-08-29 パナソニック株式会社 昇圧回路に用いられる電流制御回路
JP5306094B2 (ja) * 2009-07-24 2013-10-02 セイコーインスツル株式会社 基準電圧回路及び電子機器
US8536931B2 (en) * 2011-06-17 2013-09-17 Rf Micro Devices, Inc. BI-FET cascode power switch
US9159725B2 (en) * 2013-07-19 2015-10-13 Texas Instruments Incorporated Controlled on and off time scheme for monolithic cascoded power transistors

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0319422A (ja) * 1989-06-15 1991-01-28 Matsushita Electric Ind Co Ltd 半導体集積回路
JPH06104734A (ja) * 1992-09-24 1994-04-15 Mitsubishi Electric Corp 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6201416B1 (en) 1998-03-25 2001-03-13 Nec Corporation Field effect transistor logic circuit with reduced power consumption

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