JP5078502B2 - 基準電圧回路 - Google Patents
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Description
PSRRLF=gm85×ro84・・・(2)
によって算出される。
PSRRLF={(gm88+gmb88)×ro88}×(gm85×ro84)・・・(3)
によって算出される。つまり、電源電圧変動除去比PSRRLFは、(gm88+gmb88)×ro88倍される。
PSRRLF=(gmb91×ro91)×(gm85×ro84)・・・(4)
によって算出される。つまり、電源電圧変動除去比PSRRLFは、gmb91×ro91倍される。
まず、一定の基準電圧を発生する基準電圧回路の概念の構成について説明する。図1は、基準電圧回路の概念を示す図である。
[第一実施形態]
次に、第一実施形態の基準電圧回路の構成について説明する。図2は、第一実施形態の基準電圧回路を示す図である。第一実施形態において、図示しないが、P型基板が用いられ、NMOSはP型基板に形成され、PMOSはP型基板に設けられたNWELLに形成されている。
PSRRLF=[(gm71+gmb71)×Ao×ro71]×(gm52×ro51)
・・・(1)
によって算出され、従来よりも大きくなる。
[第二実施形態]
次に、第二実施形態の基準電圧回路の構成について説明する。図3は、第二実施形態の基準電圧回路を示す図である。第二実施形態において、図示しないが、P型基板が用いられ、NMOSはP型基板に形成され、PMOSはP型基板に設けられたNWELLに形成されている。
[第三実施形態]
次に、第三実施形態の基準電圧回路の構成について説明する。図4は、第三実施形態の基準電圧回路を示す図である。第三実施形態において、図示しないが、N型基板が用いられ、PMOSはN型基板に形成され、NMOSはN型基板に設けられたPWELLに形成されている。
[第四実施形態]
次に、第四実施形態の基準電圧回路の構成について説明する。図5は、第四実施形態の基準電圧回路を示す図である。第四実施形態において、図示しないが、N型基板が用いられ、PMOSはN型基板に形成され、NMOSはN型基板に設けられたPWELLに形成されている。
[第五実施形態]
次に、第五実施形態の基準電圧回路の構成について説明する。図6は、第五実施形態の基準電圧回路を示す図である。
30 基準電圧出力端子 40 内部電源端子
50 内部基準電圧回路 60 差動増幅回路
70 制御トランジスタ
Claims (3)
- 制御トランジスタと内部基準電圧回路と差動増幅回路を備え、一定の基準電圧を発生する基準電圧回路であって、
前記制御トランジスタは、ゲートが前記差動増幅回路の出力端子に接続されて、電源端子と前記内部基準電圧回路の間に設けられ、
前記内部基準電圧回路は、前記制御トランジスタと接地端子の間に設けられ、出力端子から前記基準電圧を出力し、
前記差動増幅回路は、第一の入力端子に前記制御トランジスタと前記内部基準電圧回路の接続ノードが接続され、入力オフセット電圧を有する第二の入力端子に前記内部基準電圧回路の前記出力端子が接続されて、前記内部基準電圧回路に印加される電圧が、前記基準電圧と前記入力オフセット電圧を加算した電圧になるよう前記制御トランジスタを制御する、
ことを特徴とする基準電圧回路。 - 前記内部基準電圧回路は、
直列に接続されたデプレッション型トランジスタ及びエンハンスメント型トランジスタを有し、前記デプレッション型トランジスタと前記エンハンスメント型トランジスタの接続ノードは、互いのゲートと接続され、前記基準電圧を出力する出力端子である、
ことを特徴とする請求項1記載の基準電圧回路。 - 前記内部基準電圧回路は、
直列に接続された接合型トランジスタ及び抵抗を有し、前記接合型トランジスタと前記抵抗の接続ノードは、前記接合型トランジスタのゲートと接続され、前記基準電圧を出力する出力端子である、
ことを特徴とする請求項1記載の基準電圧回路。
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