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JP5078502B2 - 基準電圧回路 - Google Patents

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JP5078502B2
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Description

本発明は、一定の基準電圧を発生する基準電圧回路に関する。
従来の一定の基準電圧を発生する基準電圧回路について説明する。図12は、従来の基準電圧回路を示す図である。
基準電圧回路は、電源端子81、接地端子82、基準電圧出力端子83及び内部基準電圧回路86を備えている。内部基準電圧回路86は、デプレッションNMOS84及びNMOS85を有している。デプレッションNMOS84のゲート及びソースは基準電圧出力端子83に接続され、ドレインは電源端子81に接続されている。NMOS85のゲート及びドレインは基準電圧出力端子83に接続され、ソースは接地端子82に接続されている(例えば、特許文献1参照)。
この基準電圧回路では、電源端子81の電源電圧が変動しても、各MOSが飽和動作していれば、内部基準電圧回路86の基準電圧は変動しにくい。
ここで、NMOS85の相互コンダクタンスをgm85とし、デプレッションNMOS84の出力抵抗をro84とすると、低周波における基準電圧出力端子83における電源電圧変動除去比(電源電圧の変動と電源電圧の変動に対する基準電圧の変動との比)PSRRLFは、
PSRRLF=gm85×ro84・・・(2)
によって算出される。
しかし、デプレッションNMOS84のチャネル長変調効果等により、電源端子81の電源電圧が変動すると、内部基準電圧回路86の基準電圧も変動してしまう。よって、電源電圧変動除去比PSRRLFが大きくならない。
この対策とし、カスコード回路を電源端子81に付加することがある。図13は、従来の基準電圧回路を示す図である。
基準電圧回路は、電源端子87、バイアス電圧供給手段89、NMOS88、電源端子81、接地端子82、基準電圧出力端子83及び内部基準電圧回路86を備えている。NMOS88のゲートはバイアス電圧供給手段89に接続され、ソースは内部基準電圧回路86に接続され、ドレインは電源端子87に接続されている。
この基準電圧回路では、電源端子87の電源電圧が変動しても、電源端子81の電源電圧が一定になるようNMOS88が動作するので、内部基準電圧回路86の基準電圧は変動しにくい。
ここで、NMOS88の相互コンダクタンスをgm88とし、NMOS88の基板バイアス相互コンダクタンスをgmb88とし、NMOS88の出力抵抗をro88とすると、低周波における基準電圧出力端子83における電源電圧変動除去比PSRRLFは、
PSRRLF={(gm88+gmb88)×ro88}×(gm85×ro84)・・・(3)
によって算出される。つまり、電源電圧変動除去比PSRRLFは、(gm88+gmb88)×ro88倍される。
上記の基準電圧回路の具体例について説明する。図14は、従来の基準電圧回路を示す図である。
基準電圧回路は、電源端子87、デプレッションNMOS91〜93、NMOS94、電源端子81、接地端子82、基準電圧出力端子83及び内部基準電圧回路86を備えている。デプレッションNMOS91のゲートはデプレッションNMOS92のソースに接続され、ソースは内部基準電圧回路86に接続され、ドレインは電源端子87に接続されている。デプレッションNMOS92のゲートはデプレッションNMOS91のソースに接続され、ソースはデプレッションNMOS93のドレインに接続され、ドレインは電源端子87に接続されている。デプレッションNMOS93のゲートはソースに接続されている。NMOS94のゲートはドレイン及びデプレッションNMOS93のソースに接続され、ソースは接地端子82に接続されている(例えば、特許文献2参照)。
この基準電圧回路では、電源端子87の電源電圧が変動しても、電源端子81の電源電圧が一定になるようデプレッションNMOS91が動作するので、内部基準電圧回路86の基準電圧は変動しにくい。
ここで、デプレッションNMOS91のゲート電圧とソース電圧とが等しくなるようデプレッションNMOS92が動作すれば、デプレッションNMOS91の相互コンダクタンスは電源電圧変動除去比に寄与しないので、デプレッションNMOS91の基板バイアス相互コンダクタンスをgmb91とし、デプレッションNMOS91の出力抵抗をro91とすると、低周波における基準電圧出力端子83における電源電圧変動除去比PSRRLFは、
PSRRLF=(gmb91×ro91)×(gm85×ro84)・・・(4)
によって算出される。つまり、電源電圧変動除去比PSRRLFは、gmb91×ro91倍される。
特公平04−065546号公報(図2) 特開2003−295957号公報(図1)
しかし、電源端子87の電源電圧が低くなっていき、デプレッションNMOS91が非飽和動作するようになると、デプレッションNMOS91の出力抵抗ro91が低くなっていき、電源電圧変動除去比PSRRLFは小さくなってしまう。
本発明は、上記課題に鑑みてなされ、電源電圧が低くても電源電圧変動除去比が大きい基準電圧回路を提供する。
本発明は、上記課題を解決するため、一定の基準電圧を発生する基準電圧回路において、電源端子と、前記電源端子の電源電圧に基づき、一定の内部基準電圧回路の電源電圧を内部電源端子に出力する制御トランジスタと、前記内部電源端子と、デプレッション型トランジスタ及びエンハンスメント型トランジスタを有し、前記内部基準電圧回路の電源電圧に基づき、前記デプレッション型トランジスタによって一定の電流を前記エンハンスメント型トランジスタに流し、前記エンハンスメント型トランジスタによって前記基準電圧を基準電圧出力端子に発生する前記内部基準電圧回路と、前記基準電圧出力端子と、所定の増幅度を有し、前記デプレッション型トランジスタが飽和動作するような入力オフセット電圧を有し、前記基準電圧及び前記内部基準電圧回路の電源電圧に基づいて動作し、前記内部基準電圧回路の電源電圧が一定になるよう前記制御トランジスタを制御する差動増幅回路と、を備えていることを特徴とする基準電圧回路を提供する。
また、本発明は、上記課題を解決するため、一定の基準電圧を発生する基準電圧回路において、電源端子と、前記電源端子の電源電圧に基づき、一定の内部基準電圧回路の電源電圧を内部電源端子に出力する制御トランジスタと、前記内部電源端子と、接合型トランジスタ及び抵抗を有し、前記内部基準電圧回路の電源電圧に基づき、前記接合型トランジスタによって一定の電流を前記抵抗に流し、前記抵抗によって前記基準電圧を基準電圧出力端子に発生する前記内部基準電圧回路と、前記基準電圧出力端子と、所定の増幅度を有し、前記接合型トランジスタが飽和動作するような入力オフセット電圧を有し、前記基準電圧及び前記内部基準電圧回路の電源電圧に基づいて動作し、前記内部基準電圧回路の電源電圧が一定になるよう前記制御トランジスタを制御する差動増幅回路と、を備えていることを特徴とする基準電圧回路を提供する。
本発明では、電源端子の電源電圧が低くなり、制御トランジスタが非飽和動作しても、差動増幅回路の増幅度が大きければ、電源電圧変動除去比も大きくなる。
以下、本発明の概念及び実施形態を、図面を参照して説明する。
[概念]
まず、一定の基準電圧を発生する基準電圧回路の概念の構成について説明する。図1は、基準電圧回路の概念を示す図である。
基準電圧回路は、電源端子10、接地端子20、基準電圧出力端子30及び内部電源端子40を備えている。また、基準電圧回路は、内部基準電圧回路50、差動増幅回路60及び制御トランジスタ70を備えている。
内部基準電圧回路50の入力端子は内部電源端子40に接続され、出力端子は基準電圧出力端子30に接続されている。差動増幅回路60の非反転入力端子は基準電圧出力端子30に接続され、反転入力端子は内部電源端子40に接続され、出力端子は制御トランジスタ70の入力端子に接続されている。制御トランジスタ70の出力端子は内部電源端子40に接続されている。
ここで、差動増幅回路60は、所定の増幅度を有し、入力オフセット電圧を有している。差動増幅回路60及び制御トランジスタ70は、内部電源端子40において、負帰還回路を形成している。
次に、基準電圧回路の概念の動作について説明する。
内部基準電圧回路50が、内部電源端子40の電源電圧に基づき、基準電圧を基準電圧出力端子30に出力する。差動増幅回路60が、内部電源端子40の電源電圧及び内部基準電圧回路50の基準電圧に基づき、制御信号を制御トランジスタ70に出力する。制御トランジスタ70は、制御信号に基づいて動作し、内部電源端子40の電源電圧を一定にする。
[第一実施形態]
次に、第一実施形態の基準電圧回路の構成について説明する。図2は、第一実施形態の基準電圧回路を示す図である。第一実施形態において、図示しないが、P型基板が用いられ、NMOSはP型基板に形成され、PMOSはP型基板に設けられたNWELLに形成されている。
内部基準電圧回路50はデプレッションNMOS51及びNMOS52を有している。制御トランジスタ70はNMOS71を有している。
デプレッションNMOS51のゲート及びソースは基準電圧出力端子30に接続され、ドレインは内部電源端子40に接続され、バックゲートは接地端子20に接続されている。NMOS52のゲート及びドレインは基準電圧出力端子30に接続され、ソースは接地端子20に接続され、バックゲートは接地端子20に接続されている。NMOS71のゲートは差動増幅回路60の出力端子に接続され、ソースは内部電源端子40に接続され、ドレインは電源端子10に接続され、バックゲートは接地端子20に接続されている。
ここで、差動増幅回路60の非反転入力端子及び反転入力端子は、イマジナリーショートしている。差動増幅回路60は、所定の増幅度を有し、デプレッションNMOS51が飽和動作するような入力オフセット電圧を有している。この入力オフセット電圧により、デプレッションNMOS51のソース−ドレイン間電圧は、デプレッションNMOS51が飽和動作できる飽和電圧以上になるので、デプレッションNMOS51は、飽和動作している。つまり、入力オフセット電圧は、飽和電圧以上に回路設計されている。差動増幅回路60及びNMOS71は、内部電源端子40において、負帰還回路を形成し、この負帰還回路により、NMOS71の出力抵抗は、見かけ上差動増幅回路60の増幅度が乗じられた値になって増加している。
すると、NMOS71の相互コンダクタンスをgm71とし、NMOS71の基板バイアス相互コンダクタンスをgmb71とし、差動増幅回路60の増幅度をAoとし、NMOS71の出力抵抗をro71とし、NMOS52の相互コンダクタンスをgm52とし、NMOS51の出力抵抗をro51とすると、低周波における基準電圧出力端子30における電源電圧変動除去比PSRRLFは、
PSRRLF=[(gm71+gmb71)×Ao×ro71]×(gm52×ro51)
・・・(1)
によって算出され、従来よりも大きくなる。
次に、第一実施形態の基準電圧回路の動作について説明する。
電源端子10に基準電圧回路の電源電圧が印加され、内部電源端子40に内部基準電圧回路50の電源電圧が発生し、基準電圧出力端子30に基準電圧が発生する。これらの内部基準電圧回路50の電源電圧と内部基準電圧回路50の基準電圧とは、差動増幅回路60に入力し、差動増幅回路60によって比較される。差動増幅回路60は、内部基準電圧回路50の電源電圧が内部基準電圧回路50の基準電圧に入力オフセット電圧を加算した電圧と等しくなるよう動作し、内部基準電圧回路50の電源電圧が一定になるようNMOS71のゲート電圧を制御する。このゲート電圧及び電源端子10の電源電圧に基づき、NMOS71は内部電源端子40に一定の内部基準電圧回路50の電源電圧を出力する。具体的には、内部基準電圧回路50の電源電圧が内部基準電圧回路50の基準電圧に入力オフセット電圧を加算した電圧よりも高いと、差動増幅回路60の出力端子(NMOS71のゲート)の電圧は低くなり、NMOS71はオフしていき、内部基準電圧回路50の電源電圧は低くなっていく。また、内部基準電圧回路50の電源電圧が内部基準電圧回路50の基準電圧に入力オフセット電圧を加算した電圧よりも低いと、内部基準電圧回路50の電源電圧は高くなっていく。つまり、内部基準電圧回路50の電源電圧は、一定に制御される。この内部基準電圧回路50の電源電圧に基づき、デプレッションNMOS51は一定の電流をNMOS52に流し、NMOS52は一定の電圧である基準電圧を基準電圧出力端子30に発生させる。
次に、差動増幅回路60について説明する。図7は、差動増幅回路を示す図である。
PMOS61及びPMOS62で構成されるカレントミラー回路の入力端子はデプレッションNMOS63のドレインに接続され、出力端子はNMOS65のドレインに接続されている。デプレッションNMOS63のゲートは非反転入力端子及びNMOS66のゲートに接続され、ソースはNMOS64のドレインに接続され、バックゲートは接地端子20に接続されている。NMOS64のゲートはドレインに接続され、ソースはNMOS66のドレインに接続され、バックゲートは接地端子20に接続されている。NMOS65のゲートは反転入力端子に接続され、ソースはNMOS66のドレインに接続され、バックゲートは接地端子20に接続されている。NMOS66のソース及びバックゲートは接地端子20に接続されている。デプレッションNMOS63のゲートは差動増幅回路60の非反転入力端子になり、NMOS65のゲートは差動増幅回路60の反転入力端子になり、カレントミラー回路の出力端子は差動増幅回路60の出力端子になっている。
NMOS66は、デプレッションNMOS63とNMOS65とに流れる電流の和を一定に保つ定電流回路として動作する。非反転入力端子からNMOS66のドレインへの閾値電圧は、デプレッションNMOS63の閾値電圧とNMOS64の閾値電圧との和の電圧になり、反転入力端子からNMOS66のドレインへの閾値電圧は、NMOS65の閾値電圧になる。このようにすると、NMOS64とNMOS65とのドライブ能力が同一である場合、デプレッションNMOS63の閾値電圧は負であるので、差動増幅回路60は非反転入力端子にデプレッションNMOS63の閾値電圧の絶対値に基づいた正の入力オフセット電圧を持つ。ここで、NMOS64とNMOS65とのドライブ能力が異なると、その分、正の入力オフセット電圧が調整される。また、基準電圧出力端子30がNMOS66のゲートに接続されているので、内部基準電圧回路50に流れる電流に基づいた電流がNMOS66に流れる。
このようにすると、式(1)のように、NMOS71の相互コンダクタンスgm71、NMOS71の基板バイアス相互コンダクタンスgmb71、差動増幅回路60の増幅度Ao及びNMOS71の出力抵抗ro71が電源電圧変動除去比PSRRLFに寄与するので、その分、電源電圧変動除去比PSRRLFが大きくなる。
また、電源端子10の電源電圧が低くなり、NMOS71が非飽和動作し、NMOS71の出力抵抗ro71が低くなっても、差動増幅回路60の増幅度Aoが大きければ、電源電圧変動除去比PSRRLFも大きくなる。よって、基準電圧回路の最低動作電圧が低くても、電源電圧変動除去比PSRRLFは大きくなることができる。つまり、差動増幅回路60の増幅度Aoが電源電圧変動除去比PSRRLFに寄与するので、差動増幅回路60の増幅度Aoが大きければ、その分、電源電圧変動除去比PSRRLFも大きくなる。
また、外部から印加された電圧及びMOSの閾値電圧だけによって内部基準電圧回路50の基準電圧が決まらず、負帰還回路が用いられ、内部基準電圧回路50の電源電圧及び基準電圧によって内部基準電圧回路50の電源電圧が決まり、その電源電圧によって内部基準電圧回路50の基準電圧が決まる。よって、内部基準電圧回路50の基準電圧は、調整されて決まるので、内部基準電圧回路50のデプレッションNMOS51及びNMOS52の閾値電圧のばらつきによる影響を受けにくい。
なお、図示しないが、NMOS71を使用しているが、ソース接地回路のPMOSを使用してもよい。この時、差動増幅回路60における非反転入力端子の接続先と反転入力端子の接続先とを交換し、内部電源端子40に対して負帰還がかかるようにする。
また、図示しないが、内部基準電圧回路50の回路構成は、一例であり、特公平04−065546で開示された回路構成でもよい。この時、内部基準電圧回路50の電源電圧及び基準電圧は、差動増幅回路60に入力する。差動増幅回路60は、内部基準電圧回路50の電源電圧が内部基準電圧回路50の基準電圧に入力オフセット電圧を加算した電圧と等しくなるよう動作する。
また、図中、MOSのゲート部分に点線があると、そのMOSはデプレッションMOSであり、MOSのゲート部分に点線がないと、そのMOSはエンハンスメントMOSである。
また、図示しないが、NMOS66のゲートを接地端子20に接続し、NMOS66をデプレッションNMOSに変更してもよい。
また、差動増幅回路60内部の回路構成が変更されてもよい。図8は、差動増幅回路を示す図である。
図8の差動増幅回路60は、図7の差動増幅回路60と比較し、NMOS64が削除されている。
NMOS66は、デプレッションNMOS63とNMOS65とに流れる電流の和を一定に保つ定電流回路として動作する。非反転入力端子からNMOS66のドレインへの閾値電圧は、デプレッションNMOS63の閾値電圧になり、反転入力端子からNMOS66のドレインへの閾値電圧は、NMOS65の閾値電圧になる。このようにすると、デプレッションNMOS63の閾値電圧は負であるので、差動増幅回路60は非反転入力端子にデプレッションNMOS63の閾値電圧とNMOS65の閾値電圧との差分電圧の絶対値に基づいた正の入力オフセット電圧を持つ。
また、差動増幅回路60内部の回路構成が変更されてもよい。図9は、差動増幅回路を示す図である。
図9の差動増幅回路60は、図8の差動増幅回路60と比較し、NMOS64cが追加されている。
NMOS66は、デプレッションNMOS63とNMOS65とに流れる電流の和を一定に保つ定電流回路として動作する。非反転入力端子からNMOS66のドレインへの閾値電圧は、デプレッションNMOS63の閾値電圧になり、反転入力端子からNMOS66のドレインへの閾値電圧は、NMOS65の閾値電圧とNMOS64cの閾値電圧との和の電圧になる。このようにすると、デプレッションNMOS63の閾値電圧は負であるので、差動増幅回路60は非反転入力端子にデプレッションNMOS63の閾値電圧と上記の和の電圧との差分電圧の絶対値に基づいた正の入力オフセット電圧を持つ。
また、差動増幅回路60内部の回路構成が変更されてもよい。図10は、差動増幅回路を示す図である。
図10の差動増幅回路60は、図9の差動増幅回路60と比較し、デプレッションNMOS63がNMOS63dに変更されている。
NMOS66は、NMOS63dとNMOS65とに流れる電流の和を一定に保つ定電流回路として動作する。非反転入力端子からNMOS66のドレインへの閾値電圧は、NMOS63dの閾値電圧になり、反転入力端子からNMOS66のドレインへの閾値電圧は、NMOS65の閾値電圧とNMOS64cの閾値電圧との和の電圧になる。このようにすると、差動増幅回路60は非反転入力端子にNMOS63dの閾値電圧と上記の和の電圧との差分電圧の絶対値に基づいた正の入力オフセット電圧を持つ。
また、差動増幅回路60内部の回路構成が変更されてもよい。図11は、差動増幅回路を示す図である。
図11の差動増幅回路60は、図10の差動増幅回路60と比較し、NMOS63dがNMOS63eに変更され、NMOS65がNMOS65eに変更され、NMOS64cが削除されている。ここで、NMOS65eの閾値電圧は、実際にまたは見かけ上、NMOS63eの閾値電圧よりも高くなっている。例えば、図示しないが、NMOS63eのバックゲートをソースに接続し、NMOS65eのバックゲートを接地端子20に接続し、NMOS65eのバックゲート電圧をNMOS63eのバックゲート電圧よりも低くすることにより、NMOS65eの閾値電圧をNMOS63eの閾値電圧よりも高くできる。また、図示しないが、NMOS63eとNMOS65eとのチャネルドープ量を変えることにより、NMOS65eの閾値電圧をNMOS63eの閾値電圧よりも高くできる。また、図示しないが、NMOS63eの相互コンダクタンス係数をNMOS65eの相互コンダクタンス係数よりも大きくし、及び/または、NMOS61の相互コンダクタンス係数をNMOS62の相互コンダクタンス係数よりも大きくし、NMOS65eよりもNMOS63eの駆動電流を多くすることにより、NMOS65eの閾値電圧をNMOS63eの閾値電圧よりも見かけ上高くできる。
NMOS66は、NMOS63eとNMOS65eとに流れる電流の和を一定に保つ定電流回路として動作する。非反転入力端子からNMOS66のドレインへの閾値電圧は、NMOS63eの閾値電圧になり、反転入力端子からNMOS66のドレインへの閾値電圧は、NMOS65eの閾値電圧になる。このようにすると、差動増幅回路60は非反転入力端子にNMOS63eの閾値電圧とNMOS65eの閾値電圧との差分電圧の絶対値に基づいた正の入力オフセット電圧を持つ。
[第二実施形態]
次に、第二実施形態の基準電圧回路の構成について説明する。図3は、第二実施形態の基準電圧回路を示す図である。第二実施形態において、図示しないが、P型基板が用いられ、NMOSはP型基板に形成され、PMOSはP型基板に設けられたNWELLに形成されている。
内部基準電圧回路50は第一実施形態の回路と同様になっている。制御トランジスタ70はデプレッションNMOS71bを有している。
デプレッションNMOS71bのゲートは差動増幅回路60の出力端子に接続され、ソースは内部電源端子40に接続され、ドレインは電源端子10に接続され、バックゲートは接地端子20に接続されている。
[第三実施形態]
次に、第三実施形態の基準電圧回路の構成について説明する。図4は、第三実施形態の基準電圧回路を示す図である。第三実施形態において、図示しないが、N型基板が用いられ、PMOSはN型基板に形成され、NMOSはN型基板に設けられたPWELLに形成されている。
内部基準電圧回路50はデプレッションNMOS51c及びNMOS52を有している。制御トランジスタ70はNMOS71cを有している。
デプレッションNMOS51cのゲート、ソース及びバックゲートは基準電圧出力端子30に接続され、ドレインは内部電源端子40に接続されている。NMOS71cのゲートは差動増幅回路60の出力端子に接続され、ソース及びバックゲートは内部電源端子40に接続され、ドレインは電源端子10に接続されている。
[第四実施形態]
次に、第四実施形態の基準電圧回路の構成について説明する。図5は、第四実施形態の基準電圧回路を示す図である。第四実施形態において、図示しないが、N型基板が用いられ、PMOSはN型基板に形成され、NMOSはN型基板に設けられたPWELLに形成されている。
内部基準電圧回路50は第三実施形態の回路と同様になっている。制御トランジスタ70はデプレッションNMOS71dを有している。
デプレッションNMOS71dのゲートは差動増幅回路60の出力端子に接続され、ソース及びバックゲートは内部電源端子40に接続され、ドレインは電源端子10に接続されている。
[第五実施形態]
次に、第五実施形態の基準電圧回路の構成について説明する。図6は、第五実施形態の基準電圧回路を示す図である。
内部基準電圧回路50は接合型NMOS51e及び抵抗52eを有している。制御トランジスタ70はNPN71eを有している。
接合型NMOS51eのゲート及びソースは基準電圧出力端子30に接続され、ドレインは内部電源端子40に接続されている。抵抗52eの一端は基準電圧出力端子30に接続され、他端は接地端子20に接続されている。NPN71eのベースは差動増幅回路60の出力端子に接続され、エミッタは内部電源端子40に接続され、コレクタは電源端子10に接続されている。
なお、図示しないが、NPN71eを使用しているが、PNPを使用してもよい。この時、差動増幅回路60における非反転入力端子の接続先と反転入力端子の接続先とを交換し、内部電源端子40に対して負帰還がかかるようにする。
基準電圧回路の概念を示す図である。 第一実施形態の基準電圧回路を示す図である。 第二実施形態の基準電圧回路を示す図である。 第三実施形態の基準電圧回路を示す図である。 第四実施形態の基準電圧回路を示す図である。 第五実施形態の基準電圧回路を示す図である。 差動増幅回路を示す図である。 差動増幅回路を示す図である。 差動増幅回路を示す図である。 差動増幅回路を示す図である。 差動増幅回路を示す図である。 従来の基準電圧回路を示す図である。 従来の基準電圧回路を示す図である。 従来の基準電圧回路を示す図である。
符号の説明
10 電源端子 20 接地端子
30 基準電圧出力端子 40 内部電源端子
50 内部基準電圧回路 60 差動増幅回路
70 制御トランジスタ

Claims (3)

  1. 制御トランジスタと内部基準電圧回路と差動増幅回路を備え、一定の基準電圧を発生する基準電圧回路であって、
    前記制御トランジスタは、ゲートが前記差動増幅回路の出力端子に接続されて、電源端子と前記内部基準電圧回路の間に設けられ、
    前記内部基準電圧回路は、前記制御トランジスタと接地端子の間に設けられ、出力端子から前記基準電圧を出力し、
    前記差動増幅回路は、第一の入力端子に前記制御トランジスタと前記内部基準電圧回路の接続ノードが接続され、入力オフセット電圧を有する第二の入力端子に前記内部基準電圧回路の前記出力端子が接続されて、前記内部基準電圧回路に印加される電圧が、前記基準電圧と前記入力オフセット電圧を加算した電圧になるよう前記制御トランジスタを制御する、
    ことを特徴とする基準電圧回路。
  2. 前記内部基準電圧回路は、
    直列に接続されたデプレッション型トランジスタ及びエンハンスメント型トランジスタを有し、前記デプレッション型トランジスタと前記エンハンスメント型トランジスタの接続ノードは、互いのゲートと接続され、前記基準電圧を出力する出力端子である、
    ことを特徴とする請求項1記載の基準電圧回路。
  3. 前記内部基準電圧回路は、
    直列に接続された接合型トランジスタ及び抵抗を有し、前記接合型トランジスタと前記抵抗の接続ノードは、前記接合型トランジスタのゲートと接続され、前記基準電圧を出力する出力端子である、
    ことを特徴とする請求項1記載の基準電圧回路。
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