JP5977963B2 - ボルテージレギュレータ - Google Patents
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Description
本発明は、ボルテージレギュレータに関し、より詳しくは出力電流が変動したときの過渡応答特性の改善に関する。
図６は、従来の出力電流検出回路を備えたボルテージレギュレータである。差動増幅回路１０４は基準電圧回路１０３の出力電圧と分圧回路１０６の出力電圧を比較し、出力トランジスタ１０５のゲート・ソース間電圧を制御することによって、出力端子１０２の電圧が所望の電圧にする。出力電流検出回路１０７は、検出トランジスタ１１２と、出力電流モニタ回路１１３と、制御回路１１４を備える。
ここで、ボルテージレギュレータの出力電圧１０２が負荷電流の増加により低下したとすると、差動増幅回路１０４が出力トランジスタ１０５のゲート・ソース間電圧を大きくするように動作する。出力トランジスタ１０５と検出トランジスタ１１２は、同一特性でＫ値の異なるトランジスタを用いており、カレントミラー接続されている。従って、検出トランジスタ１１２は出力電圧１０２の負荷電流に応じた電流Ｉｍを流す。出力電流モニタ回路１１３は、検出トランジスタ１１２が流す電流Ｉｍを電圧に変換し出力する。制御回路１１４は、出力電流モニタ回路１１３から出力された電圧を受けて、制御信号を生成し出力する。差動増幅回路１０４は、出力電流モニタ回路１１３から制御信号を受けて、バイアス電流を増加させる。
以上説明したように、従来のボルテージレギュレータは、負荷電流応じて出力電流検出回路が差動増幅回路１０４のバイアス電流が制御するので、過渡応答特性がよくなる(例えば、特許文献1参照)。
しかしながら、従来の出力電流検出回路を備えたボルテージレギュレータでは、差動増幅回路１０４の出力信号によって負荷電流を検出して、差動増幅回路１０４のバイアス電流を制御していたので、出力電圧の低下に対して即座に対応することが困難であった。すなわち、負荷電流が軽負荷から重負荷に切り替わった場合に、差動増幅回路１０４のバイアス電流が絞られているため、出力電圧の低下を検出するときの差動増幅回路１０４の過渡応答特性が悪い、という課題があった。
本発明は上記課題を解決するために、出力トランジスタ１０５のゲート端子と、検出トランジスタ１１２のゲート端子との間に抵抗素子１５１を接続し、出力端子１０２と検出トランジスタ１１２のゲート端子間に容量素子１５２を備えることを特徴とするボルテージレギュレータを提供する。
本発明のボルテージレギュレータによれば、負荷電流の増加にともなう出力電圧の低下に対して、検出トランジスタがいち早く電流を流すことが出来るので、出力電流検出回路が差動増幅回路のバイアス電流を高速に増加させることができる。これにより、負荷の増加による出力電圧の低下を小さくすることができるため、過渡応答特性の改善が可能となる。
＜第一の実施形態＞
図１は、第一の実施形態の出力電流検出回路を備えたボルテージレギュレータを示す回路図である。本実施形態のボルテージレギュレータは、基準電圧回路１０３と、差動増幅回路１０４と、出力トランジスタ１０５と、分圧回路１０６と、出力電流検出回路１０７と、抵抗１５１と、容量１５２で構成されている。出力電流検出回路１０７は、検出トランジスタ１１２と、出力電流モニタ回路１１３と、制御回路１１４と、で構成される。
図１は、第一の実施形態の出力電流検出回路を備えたボルテージレギュレータを示す回路図である。本実施形態のボルテージレギュレータは、基準電圧回路１０３と、差動増幅回路１０４と、出力トランジスタ１０５と、分圧回路１０６と、出力電流検出回路１０７と、抵抗１５１と、容量１５２で構成されている。出力電流検出回路１０７は、検出トランジスタ１１２と、出力電流モニタ回路１１３と、制御回路１１４と、で構成される。
次に、本実施形態のボルテージレギュレータの要素回路の接続について説明する。
基準電圧回路１０３は、出力端子を差動増幅回路１０４の反転入力端子に接続する。分圧回路１０６は、出力端子１０２とＶｓｓ端子１００の間に設けられ、その出力端子は差動増幅回路１０４の非反転入力端子に接続する。差動増幅回路１０４は、出力端子を出力トランジスタ１０５のゲートに接続する。抵抗１５１は、差動増幅回路１０４の出力端子と検出トランジスタ１１２のゲートの間に設けられる。容量１５２は、検出トランジスタ１１２のゲートと出力端子１０２の間に設けられる。出力トランジスタ１０５は、ソースをＶｉｎ端子に接続し、ドレインを出力端子１０２に接続する。検出トランジスタ１１２は、ソースをＶｉｎ端子に接続し、ドレインを出力電流モニタ回路１１３に接続する。出力電流モニタ回路１１３は、出力端子を制御回路１１４に接続する。制御回路１１４は、出力端子を差動増幅回路１０４の動作電流制御端子に接続する。
基準電圧回路１０３は、出力端子を差動増幅回路１０４の反転入力端子に接続する。分圧回路１０６は、出力端子１０２とＶｓｓ端子１００の間に設けられ、その出力端子は差動増幅回路１０４の非反転入力端子に接続する。差動増幅回路１０４は、出力端子を出力トランジスタ１０５のゲートに接続する。抵抗１５１は、差動増幅回路１０４の出力端子と検出トランジスタ１１２のゲートの間に設けられる。容量１５２は、検出トランジスタ１１２のゲートと出力端子１０２の間に設けられる。出力トランジスタ１０５は、ソースをＶｉｎ端子に接続し、ドレインを出力端子１０２に接続する。検出トランジスタ１１２は、ソースをＶｉｎ端子に接続し、ドレインを出力電流モニタ回路１１３に接続する。出力電流モニタ回路１１３は、出力端子を制御回路１１４に接続する。制御回路１１４は、出力端子を差動増幅回路１０４の動作電流制御端子に接続する。
次に、本実施形態のボルテージレギュレータの動作について説明する。
出力トランジスタ１０５は、抵抗１５１によってゲートが差動増幅回路１０４の出力端子とＡＣ的に分離され、容量１５２の容量結合によって出力端子１０２とＡＣ的に結合される。
出力トランジスタ１０５は、抵抗１５１によってゲートが差動増幅回路１０４の出力端子とＡＣ的に分離され、容量１５２の容量結合によって出力端子１０２とＡＣ的に結合される。
負荷１０８が軽負荷から重負荷に変動すると、出力端子１０２から負荷１０８に流れる電流が増加して、出力端子１０２の電圧は低下する。ここで、検出トランジスタ１１２のゲートは、抵抗１５１と容量１５２の働きによって、出力端子１０２の出力電圧の低下を受けることが出来る。従って、差動増幅回路１０４の出力トランジスタ１０５のゲート・ソース間電圧の制御を待つことなく、検出トランジスタ１１２によって出力電流モニタ回路１１３に電流を流すことが出来る。その結果、制御時回路１１４を介して差動増幅回路１０４のバイアス電流を増加させることが出来る。その後は、分圧回路１０６の出力電圧によって差動増幅回路１０４が出力トランジスタ１０５を制御する電圧によって、検出トランジスタ１１２が出力電流モニタ回路１１３に電流を供給する。その結果、負荷１０８に応じた差動増幅回路１０４のバイアス電流を流すことが出来る。
以上説明したように、本実施形態のボルテージレギュレータは、検出トランジスタ１１２のゲートを、出力端子１０２の出力電圧の変動で制御することによって、出力電流の変動に対して素早く差動増幅回路１０４のバイアス電流を制御することが可能になるため、過渡応答特性を改善することができる。
なお、図２に示すように、出力トランジスタ１０５と並列に、検出トランジスタ１１２とカレントミラー接続になるプリドライバ２０１を追加してもよい。
なお、図２に示すように、出力トランジスタ１０５と並列に、検出トランジスタ１１２とカレントミラー接続になるプリドライバ２０１を追加してもよい。
このように構成すると、出力電流が軽負荷から重負荷に変動した場合、出力の低下時に容量１５２の容量結合により、プリドライバ２０１のゲート・ソース間電圧が大きくなり、プリドライバから出力電流を供給することが出来る。従って、プリドライバ２０１から出力に供給される電流によって、出力電圧１０２を持ち上げるように動作するため、更に過渡応答性を改善することができる。
＜第二の実施形態＞
図３は、第二の実施形態の出力電流検出回路を備えたボルテージレギュレータを示す回路図である。本実施形態のボルテージレギュレータは、第一の実施形態の回路に、電圧検出回路３０１を追加した。電圧検出回路３０１は、出力端子１０２とＶｓｓ端子１００の間に設けられ、出力端子を検出トランジスタ１１２のゲートに接続する。
図３は、第二の実施形態の出力電流検出回路を備えたボルテージレギュレータを示す回路図である。本実施形態のボルテージレギュレータは、第一の実施形態の回路に、電圧検出回路３０１を追加した。電圧検出回路３０１は、出力端子１０２とＶｓｓ端子１００の間に設けられ、出力端子を検出トランジスタ１１２のゲートに接続する。
次に、第二の実施形態のボルテージレギュレータの動作について説明する。
出力が軽負荷から重負荷に変動した場合、電圧検出回路３０１は出力端子１０２の出力電圧の変動を受けて、検出トランジスタ１１２のゲート電圧を直接引き下げるための電圧及び電流を出力する。従って、検出トランジスタ１１２によって出力電流モニタ回路１１３に電流を流すことが出来る。その結果、制御時回路１１４を介して差動増幅回路１０４のバイアス電流を増加させることが出来る。これにより、差動増幅回路１０４のバイアス電流を第一の実施形態よりも早く増加させることができるため、更に過渡応答性を改善することができる。
出力が軽負荷から重負荷に変動した場合、電圧検出回路３０１は出力端子１０２の出力電圧の変動を受けて、検出トランジスタ１１２のゲート電圧を直接引き下げるための電圧及び電流を出力する。従って、検出トランジスタ１１２によって出力電流モニタ回路１１３に電流を流すことが出来る。その結果、制御時回路１１４を介して差動増幅回路１０４のバイアス電流を増加させることが出来る。これにより、差動増幅回路１０４のバイアス電流を第一の実施形態よりも早く増加させることができるため、更に過渡応答性を改善することができる。
ここで、電圧検出回路３０１は、出力端子１０２の電圧の低下を検出したときに、出力端子がＶｓｓ端子の電圧になるような回路であればよく、例えば図５に示すような回路で構成されても良い。
図５に示す電圧検出回路３０１は、デプレッション型ＮＭＯＳトランジスタ５０１、５０２、５０３、５０４と、容量５０５と、抵抗５０６とで構成される。入力端子５１０をボルテージレギュレータの出力端子１０２に接続され、出力端子５１１を検出トランジスタ１１２のゲートに接続される。
なお、図３の回路において、容量１５２はなくても、同様の効果が得られる。
また、出力トランジスタ１０５と並列に、検出トランジスタ１１２とカレントミラー接続になるプリドライバ２０１を追加してもよい。
また、出力トランジスタ１０５と並列に、検出トランジスタ１１２とカレントミラー接続になるプリドライバ２０１を追加してもよい。
＜第三の実施形態＞
図４は、第三の実施形態の出力電流検出回路を備えたボルテージレギュレータを示す回路図である。本実施形態のボルテージレギュレータは、第二の実施形態の回路において、電圧検出回路３０１の出力を、論理回路４０１（例えばＯＲ回路）を介して制御回路１１４に入力するようにした。
図４は、第三の実施形態の出力電流検出回路を備えたボルテージレギュレータを示す回路図である。本実施形態のボルテージレギュレータは、第二の実施形態の回路において、電圧検出回路３０１の出力を、論理回路４０１（例えばＯＲ回路）を介して制御回路１１４に入力するようにした。
次に、第三の実施形態のボルテージレギュレータの動作について説明する。
出力電流が軽負荷から重負荷に変動した場合、電圧検出回路３０１は出力端子１０２の出力電圧の変動を受けて、論理回路４０１を介して制御回路１１４に差動増幅回路１０４のバイアス電流を増加させる信号を出力する。論理回路４０１は、電圧検出回路３０１の信号と出力電流モニタ回路１１３の出力電圧との論理和（ＯＲ回路の場合）を取って、制御回路１１４に信号を出力する。その結果、制御時回路１１４を介して差動増幅回路１０４のバイアス電流を増加させることが出来る。これにより、差動増幅回路１０４のバイアス電流を他の実施形態よりも早く増加させることができるため、更に過渡応答性を改善することができる。
出力電流が軽負荷から重負荷に変動した場合、電圧検出回路３０１は出力端子１０２の出力電圧の変動を受けて、論理回路４０１を介して制御回路１１４に差動増幅回路１０４のバイアス電流を増加させる信号を出力する。論理回路４０１は、電圧検出回路３０１の信号と出力電流モニタ回路１１３の出力電圧との論理和（ＯＲ回路の場合）を取って、制御回路１１４に信号を出力する。その結果、制御時回路１１４を介して差動増幅回路１０４のバイアス電流を増加させることが出来る。これにより、差動増幅回路１０４のバイアス電流を他の実施形態よりも早く増加させることができるため、更に過渡応答性を改善することができる。
なお、図４の回路において、抵抗１５１と容量１５２はなくても、同様の効果が得られる。
また、出力トランジスタ１０５と並列に、検出トランジスタ１１２とカレントミラー接続になるプリドライバ２０１を追加してもよい。
また、出力トランジスタ１０５と並列に、検出トランジスタ１１２とカレントミラー接続になるプリドライバ２０１を追加してもよい。
１０２ 出力端子
１０３ 基準電圧回路
１０４ 差動増幅回路
１０６ 分圧回路
１０７ 電流検出回路
１０８ 出力負荷
１１３ 出力電流モニタ回路
２０１ プリドライバ
３０１ 電圧検出回路
４０１ 論理回路
１０３ 基準電圧回路
１０４ 差動増幅回路
１０６ 分圧回路
１０７ 電流検出回路
１０８ 出力負荷
１１３ 出力電流モニタ回路
２０１ プリドライバ
３０１ 電圧検出回路
４０１ 論理回路
Claims (4)
- 基準電圧と出力電圧に基づく電圧の差を増幅する差動増幅回路と、前記差動増幅回路によって制御される出力トランジスタと、を備え、出力端子に所望の前記出力電圧を出力するボルテージレギュレータであって、
前記差動増幅回路の出力端子にゲートが接続された検出トランジスタと、前記検出トランジスタのドレインに接続された出力電流モニタ回路と、前記出力電流モニタ回路の出力端子に接続された制御回路と、を備え、前記ボルテージレギュレータの出力端子の出力電流を検出して前記差動増幅回路のバイアス電流を制御する電流検出回路と、
前記差動増幅回路の出力端子と前記検出トランジスタのゲートの間に接続された抵抗素子と、前記ボルテージレギュレータの出力端子と前記検出トランジスタのゲートの間に接続された容量素子と、を備えた事を特徴とするボルテージレギュレータ。 - 基準電圧と出力電圧に基づく電圧の差を増幅する差動増幅回路と、前記差動増幅回路によって制御される出力トランジスタと、を備え、出力端子に所望の前記出力電圧を出力するボルテージレギュレータであって、
前記差動増幅回路の出力端子にゲートが接続された検出トランジスタと、前記検出トランジスタのドレインに接続された出力電流モニタ回路と、前記出力電流モニタ回路の出力端子に接続された制御回路と、を備え、前記ボルテージレギュレータの出力端子の出力電流を検出して前記差動増幅回路のバイアス電流を制御する電流検出回路と、
前記差動増幅回路の出力端子と前記検出トランジスタのゲートの間に接続された抵抗素子と、前記ボルテージレギュレータの出力端子と接地端子の間に接続された、前記ボルテージレギュレータの出力端子の電圧の低下を検出して、前記検出トランジスタのゲートの電圧を接地電圧になるように制御する電圧検出回路と、を備えた事を特徴とするボルテージレギュレータ。 - 基準電圧と出力電圧に基づく電圧の差を増幅する差動増幅回路と、前記差動増幅回路によって制御される出力トランジスタと、を備え、出力端子に所望の前記出力電圧を出力するボルテージレギュレータであって、
前記差動増幅回路の出力端子にゲートが接続された検出トランジスタと、前記検出トランジスタのドレインに接続された出力電流モニタ回路と、前記出力電流モニタ回路の出力端子に接続された制御回路と、を備え、前記ボルテージレギュレータの出力端子の出力電流を検出して前記差動増幅回路のバイアス電流を制御する電流検出回路と、
前記差動増幅回路の出力端子と接地端子の間に接続された、前記ボルテージレギュレータの出力端子の電圧の低下を検出して、前記制御回路に検出信号を出力する電圧検出回路とを備え、
前記差動増幅回路の出力端子と前記検出トランジスタのゲートの間に接続された抵抗素子と、前記ボルテージレギュレータの出力端子と前記検出トランジスタのゲートの間に接続された容量素子と、を備えた事を特徴とするボルテージレギュレータ。 - ゲートが前記検出トランジスタのゲートと接続され、ソースが前記出力トランジスタのソースと接続され、ドレインが前記出力トランジスタのドレインと接続されたプリドライバであるトランジスタを備えたことを特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。
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