CN112783252B - 半导体装置以及半导体集成电路 - Google Patents

Abstract

本公开涉及半导体装置以及半导体集成电路。该半导体装置包括：第一参考电位和第二参考电位，第二参考电位高于第一参考电位；第一电流支路，包括依次耦合在第一参考电位与第二参考电位之间的第一NMOS晶体管和第一PMOS晶体管；以及第二电流支路，包括依次耦合在第一参考电位与第二参考电位之间的第二NMOS晶体管和第二PMOS晶体管，其中第二电流支路还包括耦合在第二NMOS晶体管的漏极与第二PMOS晶体管的漏极之间的第三NMOS晶体管，第三NMOS晶体管的栅极被耦合到第一偏置电位，第一偏置电位与第一参考电位之间的电位差保持固定。本公开可以有效改善半导体装置和半导体集成电路的工作性能。

Description

半导体装置以及半导体集成电路

技术领域

本公开的实施例涉及半导体技术领域，更具体地，涉及半导体装置以及相应的半导体集成电路。

背景技术

在半导体集成电路中通常都需要电压基准和电流基准。该基准通常与电源和工艺无关，但是与温度具有确定的关系。在大多数应用中，基准与温度的关系可以采用三种形式，即与绝对温度成正比、常数Gm特性(一些晶体管的跨导保持常数)或者与温度无关。目前，可以通过采用所谓“带隙”技术的半导体装置来产生这种电压基准和电流基准。

在这种半导体装置中，MOS(Metal-Oxide-Semiconductor金属-氧化物-半导体)晶体管通常具有相对固定的工作电压。然而，该半导体装置在使用中可能被施加不同的电源电压，由此该半导体装置中的MOS晶体管可能因此承受变化浮动的电压。MOS晶体管所承受的这种变化的电压可能与其自身的工作电压并不匹配，这会带来一些不利的影响。例如，在采用0.11μm低压工艺生产的这种半导体装置中，如果用5V的电源电压对该半导体装置供电时，高于有效工作电压的电压可能被施加到MOS晶体管(例如有效工作电压为3.3V)上，由此可能会在MOS晶体管中产生较为明显的漏电现象。这种漏电现象可能会改变该半导体装置中的各个电流支路的实际电流，从而直接影响到该半导体装置的工作性能。

发明内容

基于上述问题，本公开的实施例提供了半导体装置以及相应的半导体集成电路，能够有效改善该半导体装置和半导体集成电路的工作性能。

根据本公开的第一方面，提供了一种半导体装置，包括：第一参考电位和第二参考电位，第二参考电位高于第一参考电位；第一电流支路，包括依次耦合在第一参考电位与第二参考电位之间的第一NMOS晶体管和第一PMOS晶体管；以及第二电流支路，包括依次耦合在第一参考电位与第二参考电位之间的第二NMOS晶体管和第二PMOS晶体管，第一NMOS晶体管的栅极和第二NMOS晶体管的栅极彼此耦合并且耦合到第一NMOS晶体管的漏极，以及第一PMOS晶体管的栅极和第二PMOS晶体管的栅极彼此耦合并且耦合到第二PMOS晶体管的漏极，其中第二电流支路还包括耦合在第二NMOS晶体管的漏极与第二PMOS晶体管的漏极之间的第三NMOS晶体管，第三NMOS晶体管的栅极被耦合到第一偏置电位，第一偏置电位与第一参考电位之间的电位差保持固定。

在该半导体装置的核心电路中，通过针对重要NMOS晶体管设置附加NMOS晶体管、并且将偏置电压提供到该附加NMOS晶体管的栅极，可以将重要NMOS晶体管的漏极与源极之间的电压限制在一定电压水平内。此外，与PMOS晶体管相比，NMOS晶体管更容易受到电源电压变化(例如电压过高)的影响。因此，特别针对NMOS晶体管的保护可以有效改善半导体装置的工作性能。

在本公开的某些实施例中，第一电流支路还包括耦合在第一NMOS晶体管的漏极与第一PMOS晶体管的漏极之间的第三PMOS晶体管，第三PMOS晶体管的栅极被耦合到第二偏置电位，第二参考电位与第二偏置电位之间的电位差保持固定。通过该实施例，可以将第一电流支路中的第一PMOS晶体管的源极和漏极之间的电压限制在一定电压以下，从而为该第一PMOS晶体管提供有效保护，这改善半导体装置的工作性能，并且避免产生诸如漏电的问题。

在本公开的某些实施例中，第一电流支路还包括耦合在第一NMOS晶体管的源极与第一参考电位之间的第一双极结型晶体管，第二电流支路还包括依次耦合在第二NMOS晶体管的源极与第一参考电位之间的第一电阻器和第二双极结型晶体管，并且第一双极结型晶体管的基极耦合到第二双极结型晶体管的基极并且耦合到第一参考电位。通过该实施例，可以在第一电流支路和第二电流支路中提供具有正温度系数的电流。

在本公开的某些实施例中，第一电流支路还包括耦合在第一NMOS晶体管的漏极与第一PMOS晶体管的漏极之间的第三PMOS晶体管，第三PMOS晶体管的源极被耦合到第三NMOS晶体管的栅极，并且第三PMOS晶体管的栅极被耦合到第一NMOS晶体管的源极。通过该实施例，第二电流支路中的附加的NMOS晶体管的偏置电位可以由半导体装置的核心部分提供，而不再需要另外专门设置提供偏置电位的电流支路，这有效地简化半导体装置的结构、减少了面积、并且降低了功耗。

在本公开的某些实施例中，半导体装置还包括：第三电流支路，包括依次耦合在第一参考电位与第二参考电位之间的第三双极结型晶体管、第二电阻器、第五PMOS晶体管和第四PMOS晶体管，第四PMOS晶体管的栅极被耦合到第一PMOS晶体管的栅极和第二PMOS晶体管的栅极，第五PMOS晶体管的栅极被耦合到第二偏置电位。通过该实施例，利用附加的PMOS晶体管，可以将第四PMOS晶体管的源极和漏极之间的电压限制在一定电压(例如该PMOS晶体管的有效工作电压)以下。

在本公开的某些实施例中，第三电流支路被配置为在第二电阻器与第五PMOS晶体管之间的节点处提供基准电压。通过该实施例，可以提供与温度无关的基准电压作为半导体装置的输出。

在本公开的某些实施例中，半导体装置还包括：第四电流支路，包括耦合到第二参考电位的第六PMOS晶体管，第六PMOS晶体管的栅极耦合到第一PMOS晶体管的栅极和第二PMOS晶体管的栅极，其中第四电流支路还包括第七PMOS晶体管，第七PMOS晶体管的源极被耦合到第六PMOS晶体管的漏极，第七PMOS晶体管的栅极被耦合到第二偏置电位。通过该实施例，利用附加的PMOS晶体管，可以将第六PMOS晶体管的源极和漏极之间的电压限制在一定电压(例如该PMOS晶体管的有效工作电压)以下。

在本公开的某些实施例中，第四电流支路(140)被配置为提供正温度系数的偏置电流。通过该实施例，可以提供具有正温度系数的偏置电流作为半导体装置的输出。

在本公开的某些实施例中，半导体装置还包括：第五电流支路，包括依次耦合在第二参考电位与第一参考电位之间的第一电流源和至少一个MOS晶体管，至少一个MOS晶体管中的每个MOS晶体管的栅极被耦合到其漏极，第一电流源与至少一个MOS晶体管之间的节点被配置为提供第一偏置电位。通过该实施例，可以提供与第一参考电位具有固定电位差的电位作为第一偏置电位，并且还可以改变至少一个MOS晶体管中的晶体管的数目，从而根据需要来调整第一偏置电位。

在本公开的某些实施例中，半导体装置，还包括：第六电流支路，包括依次耦合在第一参考电位与第二参考电位之间的第二电流源和至少一个MOS晶体管，至少一个MOS晶体管中的每个MOS晶体管的栅极被耦合到其漏极，第二电流源与至少一个MOS晶体管之间的节点被配置为提供第二偏置电位。通过该实施例，可以提供相对于第二参考电位具有固定电位的电位作为第二偏置电位，并且还可以改变至少一个MOS晶体管中的晶体管的数目，从而根据需要来调整第二偏置电位。

根据本公开的第一方面，提供了一种半导体集成电路，包括根据第一方面的半导体装置。根据第一方面的半导体装置能够消除电源电压变化对MOS晶体管的不利影响，因此当半导体集成电路采用该半导体装置时，改善了该半导体集成电路的可靠性和稳定性，并且扩大了该半导体集成电路的应用范围。

提供发明内容部分是为了以简化的形式来介绍对概念的选择，它们在下文的具体实施方式中将被进一步描述。发明内容部分无意标识本公开的关键特征或主要特征，也无意限制本公开的范围。

附图说明

结合附图并参考以下详细说明，本公开内容的各实施方式的上述和其他特征、优点及方面将变得更加明显。在附图中，相同或相似的附图标记表示相同或相似的元素。

图1示出了根据本公开的实施例的用于半导体集成电路的半导体装置100。

图2示出了半导体装置100的第二电流支路120的放大电路图。

图3示出了根据本公开的另一实施例的用于半导体集成电路的半导体装置200。

具体实施方式

下面将参照附图更详细地描述本公开内容的实施方式。虽然附图中显示了本公开内容的某些实施方式，然而应当理解的是，本公开内容可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施方式，相反提供这些实施方式是为了更加透彻和完整地理解本公开内容。应当理解的是，本公开内容的附图及实施方式仅用于示例性作用，并非用于限制本公开内容的保护范围。

在本公开内容的实施方式的描述中，术语“包括”及其类似用语应当理解为开放性包含，即“包括但不限于”。术语“基于”应当理解为“至少部分地基于”。术语“一个实施例/实施方式”或“该实施例/实施方式”应当理解为“至少一个实施例/实施方式”。术语“第一”、“第二”等等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。

本公开的实施例提供了针对用于半导体集成电路的半导体装置的改进方案。在改进的半导体装置中，通过为重要MOS晶体管设置附加MOS晶体管、并且将偏置电压提供到该附加MOS晶体管的栅极，可以将重要MOS晶体管的漏极与源极之间的电压V_DS限制在一定电压水平内，例如低于该重要MOS晶体管的有效工作电压，从而改善半导体装置的工作性能(例如消除漏电问题)。

图1示出了根据本公开的实施例的用于半导体集成电路的半导体装置100。根据本公开的实施例，半导体装置100可以包括第一参考电位V1和第二参考电位V2，第二参考电位V2可以高于第一参考电位V1。作为示例，参考电位V1可以是接地电位，并且参考电位V2可以是高于接地电位的电源电位，例如5V的电源电位。例如，供电电源(未示出)的输入和输出可以分别被耦合到参考电位V2和参考电位V1，从而为半导体装置100提供电压和电流。然而，可以理解是，在参考电位V2与参考电位V1之间也可以提供其他适当的电位差或电压，并且参考电位V1和参考电位V2也可以是其他适当的任何电位。

根据本公开的实施例，半导体装置100可以包括第一电流支路110，第一电流支路110可以包括依次耦合在第一参考电位V1与第二参考电位V2之间的第一NMOS晶体管NM1和第一PMOS晶体管PM1。作为示例，PMOS晶体管PM1的源极可以直接耦合到参考电位V2，PMOS晶体管PM1的漏极可以直接或间接耦合到NMOS晶体管NM1的漏极，并且NMOS晶体管NM1的源极经由其他元件耦合到参考电位V1。

根据本公开的实施例，半导体装置100可以包括第二电流支路120，第二电流支路120可以包括依次耦合在第一参考电位V1与第二参考电位V2之间的第二NMOS晶体管NM2和第二PMOS晶体管PM2。作为示例，PMOS晶体管PM2的源极可以直接耦合到参考电位V2，PMOS晶体管PM2的漏极可以间接耦合到NMOS晶体管NM2的漏极，并且NMOS晶体管NM2的源极经由其他元件耦合到参考电位V1。

根据本公开的实施例，NMOS晶体管NM1的栅极和NMOS晶体管NM2的栅极可以彼此耦合并且可以耦合到NMOS晶体管NM1的漏极，以及PMOS晶体管PM1的栅极和PMOS晶体管PM2的栅极彼此耦合并且耦合到PMOS晶体管PM2的漏极。具体地，可以看出，NMOS晶体管NM1和PMOS晶体管PM2均采用了二极管接法，并且NMOS晶体管NM1和NM2的栅极之间以及PMOS晶体管PM1和PM2的栅极之间均分别相互耦合。NMOS晶体管NM1、NMOS晶体管NM2、PMOS晶体管PM1和PMOS晶体管PM2的这种布置方式可以在半导体装置中提供与电源无关的电流。

根据本公开的实施例，第二电流支路120还可以包括耦合在第二NMOS晶体管NM2的漏极与第二PMOS晶体管PM2的漏极之间的第三NMOS晶体管NM3，第三NMOS晶体管NM3的栅极被耦合到第一偏置电位V3，该第一偏置电位V3与第一参考电位V1之间的电位差保持固定。下面将同时参考图1和图2来进行进一步的详细说明。图2示出了半导体装置100的第二电流支路120的放大电路图。

为了便于对比说明，可以先考虑NMOS晶体管NM2的漏极D直接耦合到PMOS晶体管PM2的漏极D的情况(即没有在NMOS晶体管NM2与PMOS晶体管PM2之间设置NMOS晶体管NM3的情况)。在这种情况下，由于PMOS晶体管PM2采用二极管接法，并且其源极S耦合到参考电位V2，因此NMOS晶体管NM2的漏极D的电位V_D-NM2＝V2-V_GS-PM2，其中V_GS-PM2是PMOS晶体管PM2的源极S与栅极G之间的电压，并且此时V_GS-PM2是固定值。因此，NMOS晶体管NM2的漏极D的电位V_D-NM2实际上与第二参考电位V2相关联，即由参考电位V2决定。当不同的电源电位被提供到参考电位V2时，NMOS晶体管NM2的漏极D的电位V_D-NM2也将随之浮动。电位V_D-NM2(相对于参考电位V1)的浮动可能会对NMOS晶体管NM2产生一些不利影响。例如，电位V_D-NM2的浮动可能导致NMOS晶体管NM2的漏极D与源极S之间的电压V_DS-NM2高于NMOS晶体管NM2的有效工作电压。例如，在采用0.11μm低压工艺生产的半导体装置中，NMOS晶体管NM2的漏极D与源极S之间的典型有效工作电压为3.3V，并且如果将第一参考电位V1接地并且在参考电位V2上提供5V的参考电位，则可能在NMOS晶体管NM2的漏极D与源极S之间产生高于3.3V的电压。如前文所述，这种过高的电压会使得NMOS晶体管NM2出现漏电问题，进而影响半导体装置的工作性能。

通过提供附加的NMOS晶体管NM3，可以消除上述问题。如图1和图2所示，NMOS晶体管NM3可以被设置在NMOS晶体管NM2与PMOS晶体管PM2之间。具体而言，NMOS晶体管NM3的源极被耦合到晶体管NM2的漏极D，并且NMOS晶体管NM3的漏极被耦合到晶体管PM2的漏极D，同时NMOS晶体管NM3的栅极被耦合到偏置电位V3。在这种布置中，NMOS晶体管NM2的漏极电位V_D-NM2＝V₃-V_GS-NM3，其中V_GS-NM3是NMOS晶体管NM3的栅极与源极之间的电压，并且此时V_GS-NM3为固定值。由此，NMOS晶体管NM2的漏极电位V_D-NM2不再跟随第二参考电位V2浮动，而是由偏置电位V3来决定。同时，偏置电位V3可以基于第一参考电位V1来设置。也就是说，偏置电位V3是与第一参考电位V1具有固定电位差的电位，该固定电位差不会随着参考电位V2与V1之间的电位差的变化改变。由此，NMOS晶体管NM2的漏极电位V_D-NM2(其由偏置电位V3决定)被嵌位在相对于第一参考电位V1固定的电位，而不会随着第二参考电位V2的改变而浮动。此外，偏置电位V3还可以根据NMOS晶体管NM2的漏极与源极之间的有效工作电压来设置，以便确保NMOS晶体管NM2的漏极与源极之间的电压被保持在有效工作电压以下。

NMOS晶体管NM2是半导体装置中比较重要的晶体管，并且相对于PMOS晶体管，NMOS晶体管在承受过高的漏源极电压时更容易出现严重的漏电问题。通过在NMOS晶体管NM2的上方叠加NMOS晶体管NM3并且施加适当的偏置电位V3，可以确保NMOS晶体管NM2的漏源极电压处于需要的水平(例如可以始终低于有效工作电压)，从而缓解或者消除NMOS晶体管NM2中的漏电问题。

在本公开的某些实施例中，半导体装置100可以还包括第五电流支路150，第五电流支路150包括依次耦合在第二参考电位V2与第一参考电位V1之间的第一电流源I1和至少一个MOS晶体管NM4、NM5、NM6，至少一个MOS晶体管NM4、NM5、NM6中的每个MOS晶体管的栅极被耦合到其漏极，第一电流源I1与至少一个MOS晶体管NM4、NM5、NM6之间的节点被配置为提供第一偏置电位V3。

具体而言，在电流支路150中，NMOS晶体管NM6的源极耦合到第一参考电位V1，NMOS晶体管NM4、NM5、NM6均被设置为二极管接法并彼此串联连接，并且电流源I1的一端耦合到第二参考电位V2，其另一端耦合到NMOS晶体管NM4的漏极。由于采用了二极管接法，NMOS晶体管NM4、NM5、NM6中的每个NMOS晶体管具有固定不变的漏源极电压。由此，可以在电流源I1与NMOS晶体管NM4之间的节点处提供相对于第一参考电位V1固定的电位，并且将其用作上文所述的偏置电位V3。可以理解的是，可以改变串联连接的NMOS晶体管的数目，从而根据需要来调整上述节点与第一参考电位V1之间的电位差，另外，也可以采用PMOS晶体管来替代上面的NMOS晶体管NM4、NM5、NM6。

在本公开的某些实施例中，第一电流支路110还包括耦合在第一NMOS晶体管NM1的漏极与第一PMOS晶体管PM1的漏极之间的第三PMOS晶体管PM3，第三PMOS晶体管PM3的栅极被耦合到第二偏置电位V4，第二参考电位V2与第二偏置电位V4之间的电位差保持固定。

与第二电流支路120的情况类似，可以先考虑PMOS晶体管PM1的漏极直接耦合到NMOS晶体管NM1的漏极的情况(即没有在PMOS晶体管PM1与NMOS晶体管NM1之间设置PMOS晶体管PM3的情况)。在这种情况下，PMOS晶体管PM1的漏极电位与第一参考电位V1相关联，或者由第一参考电位V1决定，而PMOS晶体管PM1的源极电位为第二参考电位V2。因此，在第二参考电位V2相对于第一参考电位V1增加或减少时，PMOS晶体管PM1的源漏极电压也将随之变化。PMOS晶体管PM1的源漏极电压的不确定性会对PMOS晶体管PM1的性能产生一些不利影响。例如，当在第二参考电位V2相对于第一参考电位V1增加过多时，可能使得PMOS晶体管PM1的源极与漏极之间承受过高电压，例如高于PMOS晶体管PM1的源极与漏极之间的有效工作电压，从而可能在PMOS晶体管PM1产生漏电现象。

类似于电流支路120的情况，通过在电流支路110中设置PMOS晶体管PM3，可以消除这个问题。具体而言，PMOS晶体管PM3的源极耦合到PMOS晶体管PM1的漏极，PMOS晶体管PM3的漏极耦合到NMOS晶体管NM1的漏极，并且PMOS晶体管PM3的栅极被耦合到参考电位V4。在这种布置中，PMOS晶体管PM1的漏极电位V_D-PM1＝V4+V_GS-PM3，其中V_GS-PM3是PMOS晶体管PM3的栅极与源极之间的电压，并且此时V_GS-PM3为固定值。由此，PMOS晶体管PM1的漏极电位V_D-PM1不再与第一参考电位V1相关联，而是由偏置电位V4来决定。同时，偏置电位V4可以基于第二参考电位V2来设置。也就是说，第二参考电位V2与偏置电位V4之间具有固定电位差，该固定电位差不会随着参考电位V2与V1之间的电位差的变化改变。由此，PMOS晶体管PM1的漏极电位V_D-PM1(其由偏置电位V4决定)可以相对于第二参考电位V2处于固定电位(即参考电位V2与漏极电位V_D-PM1之间具有固定电位差)，由此PMOS晶体管PM1的源极与漏极之间的电压不会由于第二参考电位V2与第一参考电位V1之间的电位差的浮动而改变，例如不会增加到过高的电压。此外，偏置电位V4还可以根据PMOS晶体管PM1的源极与漏极之间的有效工作电压来设置，以避免PMOS晶体管PM1的源极与漏极之间的电压高于有效工作电压。

在本公开的某些实施例中，半导体装置100可以还包括第六电流支路160，第六电流支路160包括依次耦合在第一参考电位V1与第二参考电位V2之间的第二电流源I2和至少一个MOS晶体管PM8、PM9、PM10，至少一个MOS晶体管PM8、PM9、PM10中的每个MOS晶体管的栅极被耦合到其漏极，第二电流源I2与至少一个MOS晶体管PM8、PM9、PM10之间的节点被配置为提供第二偏置电位V4。

具体而言，在电流支路160中，PMOS晶体管PM8的源极耦合到第二参考电位V2，PMOS晶体管PM8、PM9、PM10均被设置为二极管接法并彼此串联连接，并且电流源I2的一端耦合到第一参考电位V1，其另一端耦合到PMOS晶体管PM10的漏极。由于采用了二极管接法，PMOS晶体管PM8、PM9、PM10中的每个PMOS晶体管具有固定不变的源漏极电压。由此，可以在电流源I2与PMOS晶体管PM10之间的节点处提供相对于第二参考电位V2固定的电位，并且将其用作上文所述的偏置电位V4。可以理解的是，可以改变串联连接的PMOS晶体管的数目，从而根据需要来调整上述节点与第二参考电位V2之间的电位差，另外，也可以采用NMOS晶体管来替代上面的PMOS晶体管PM8、PM9、PM10。

在本公开的某些实施例中，第一电流支路110可以还包括耦合在第一NMOS晶体管NM1的源极与第一参考电位V1之间的第一双极结型晶体管T1，第二电流支路120还包括依次耦合在第二NMOS晶体管NM2的源极与第一参考电位V1之间的第一电阻器R1和第二双极结型晶体管T2，并且第一双极结型晶体管T1的基极耦合到第二双极结型晶体管T2的基极并且耦合到第一参考电位V1。具体而言，双极结型晶体管T1的发射极耦合到NMOS晶体管NM1的源极，双极结型晶体管T1的集电极耦合到第一参考电位V1，以及双极结型晶体管T2的发射极耦合到第一电阻器R1的一端，双极结型晶体管T2的集电极耦合到第一参考电位V1，第一电阻器R1的另一端耦合到第二NMOS晶体管NM2。另外，双极结型晶体管T1和T2的基极相互耦合并耦合到第一参考电位V1。这里，利用了一个双极结型晶体管的基极-发射极电压和另一个双极结型晶体管的基极-发射极电压之间的差值与绝对温度成正比，由此可以在第一电流支路110和第二电流支路120中提供具有正温度系数的电流。

在本公开的某些实施例中，半导体装置100可以还包括第三电流支路130，第三电流支路130包括依次耦合在第一参考电位V1与第二参考电位V2之间的第三双极结型晶体管T3、第二电阻器R2、第五PMOS晶体管PM5和第四PMOS晶体管PM4，第四PMOS晶体管PM4的栅极被耦合到第一PMOS晶体管PM1的栅极和第二PMOS晶体管PM2的栅极，第五PMOS晶体管PM5的栅极被耦合到第二偏置电位V4。

具体而言，PMOS晶体管PM4的源极耦合到参考电位V2，并且PMOS晶体管PM4的栅极耦合到电流支路120的PMOS晶体管PM2的栅极和电流支路110的PMOS晶体管PM1的栅极。双极结型晶体管T3的集电极和基极被耦合到第一参考电位V1，并且双极结型晶体管T3的发射极耦合到电阻器R2的一端。在该电流支路130中，为了保护PMOS晶体管PM4，还设置了PMOS晶体管PM5。PMOS晶体管PM5的源极被耦合到PMOS晶体管PM4的漏极，PMOS晶体管PM5的漏极被耦合到电阻器R2的另一端，并且PMOS晶体管PM5的栅极被耦合到偏置电位V4。基于与电流支路110的附加PMOS晶体管PM3相同的原理，通过提供PMOS晶体管PM5，可以将PMOS晶体管PM4的源极和漏极之间电压保持在某个固定值，而不会随着第二参考电位V2与第一参考电位V1之间的电位差的变化而浮动，从而有效避免了过高电压导致PMOS晶体管PM4出现漏电。

在本公开的某些实施例中，第三电流支路130被配置为在第二电阻器R2与第五PMOS晶体管PM5之间的节点处提供基准电压VBG。具体而言，PMOS晶体管PM4与PMOS晶体管PM1和PM2的并行配置使得电流支路130中可以流过与电流支路110和120中的电流相同或成比例的电流。如前文所述，由于电流支路110和电流支路120中的电流具有正温度系数，因此流过电流支路130的电流同样具有正温度系数，从而在电阻器R2的两端产生具有正温度系数的电压。此外，双极结型晶体管T3的发射极到基极之间的电压是具有负温度系数的电压。正温度系数的电压与负温度系数的电压的叠加可以在电阻器R2与PMOS晶体管PM5之间的节点处提供与温度无关的基准电压VBG。

在本公开的某些实施例中，半导体装置100可以还包括第四电流支路140，第四电流支路140包括耦合到第二参考电位V2的第六PMOS晶体管PM6，第六PMOS晶体管PM6的栅极耦合到第一PMOS晶体管PM1的栅极和第二PMOS晶体管PM2的栅极，其中第四电流支路140还包括第七PMOS晶体管PM7，第七PMOS晶体管PM7的源极被耦合到第六PMOS晶体管PM6的漏极，第七PMOS晶体管PM7的栅极被耦合到第二偏置电位V4。

具体而言，在该电流支路140中，为了保护PMOS晶体管PM6，还设置了PMOS晶体管PM7。PMOS晶体管PM7的源极被耦合到PMOS晶体管PM6的漏极，并且PMOS晶体管PM7的栅极被耦合到偏置电位V4。基于与电流支路110的附加PMOS晶体管PM3相同的原理，通过提供PMOS晶体管PM7，可以将PMOS晶体管PM6的源极和漏极之间电压保持在某个固定值，而不会随着第二参考电位V2与第一参考电位V1之间的电位差的变化而浮动，从而有效避免了过高电压导致PMOS晶体管PM6出现漏电。

本公开的某些实施例中，第四电流支路140被配置为提供正温度系数的偏置电流IBIAS。具体而言，PMOS晶体管PM6与PMOS晶体管PM1和PM2的并行配置使得电流支路140中可以流过与电流支路110和120中的电流相同或成比例的电流。如前文所述，由于电流支路110和电流支路120中的电流具有正温度系数，因此流过电流支路130的电流同样具有正温度系数。由此，第四电流支路140可以作为输出向外提供正温度系数的偏置电流。

图3示出了根据本公开的另一实施例的用于半导体集成电路的半导体装置200。半导体装置200与半导体装置100的主要不同在于NMOS晶体管NM3和PMOS晶体管PM3的连接和布置，而NMOS晶体管NM1、NM2以及PMOS晶体管PM1、PM2、PM4、PM6的布置和连接与图2所示的半导体装置100基本相同。为了清楚简明，不再对相同的部分进行描述，而仅仅进一步详细说明半导体装置200与半导体装置100的不同之处。

如图3所示，第一电流支路210可以还包括耦合在第一NMOS晶体管NM1的漏极与第一PMOS晶体管PM1的漏极之间的第三PMOS晶体管PM3，第三PMOS晶体管PM3的源极被耦合到第三NMOS晶体管NM3的栅极，并且第三PMOS晶体管PM3的栅极被耦合到第一NMOS晶体管NM1的源极。

具体而言，与图1中的电流支路110相同，电流支路210也设置有PMOS晶体管PM3，并且PMOS晶体管PM3的源极连接到PMOS晶体管PM1的漏极，PMOS晶体管PM3的漏极连接到NMOS晶体管NM1的漏极。然而，电流支路210中的PMOS晶体管PM3的作用不同于电流支路110中的PMOS晶体管PM3。电流支路210中的PMOS晶体管PM3的栅极被耦合到同一支路中的NMOS晶体管NM1的源极(即双极结型晶体管T1的发射极)，由此可以在PMOS晶体管PM3的源极处提供与第一参考电位V1具有固定电位差的电位，该固定电位差仅仅取决于参考电位V1，而不会随着参考电位V2与V1之间的电位差的变化改变。然后，PMOS晶体管PM3的源极被耦合到电流支路220的附加NMOS晶体管NM3的栅极，从而为附加晶体管NM3的栅极提供偏置电位。由于NMOS晶体管NM2的漏极电位由NM3的栅极的偏置电位决定，因此NMOS晶体管NM2的漏极电位可以与第一参考电位V1具有固定的电位差，而不会受到第二参考电位V2和第一参考电位V1之间的电位差变化的影响。由此，NMOS晶体管NM2的漏极和源极之间的电压有利地被限制在一定电压以下(例如有效工作电压以下)。

此外，半导体装置200可以包括电流支路230和电流支路240。电流支路230用于提供基准电压VBG，并且电流支路240用于提供偏置电流IBIAS。

要注意的是，图3的电流支路210的PMOS晶体管PM3无法再为PMOS晶体管PM1提供保护。这里，PMOS晶体管PM1的漏极(即PMOS晶体管PM3的源极)与第一参考电位V1相关联，而PMOS晶体管PM1的源极为第二参考电位V2。因此PMOS晶体管PM1的源极和漏极之间的电压仍然可能受到电源电位波动的影响。虽然如此，图3的实施例仍然带来明显有益的效果。首先，与图2的实施例相同，由于在第二电流支路220中设置了附加NMOS晶体管NM3，电流支路220中的较为重要的晶体管NM2得到了有效的保护，避免了受到电源电位波动的影响。其次，为晶体管NM2提供保护的附加晶体管NM3的偏置电位可以由半导体装置的核心部分(即第一电流支路210)提供，而不再需要专门提供附加的电流支路150，这有效地简化半导体装置的结构、减少了面积、并且降低了功耗。

根据本公开的又一实施例，提供了可以包括半导体装置100或200的半导体集成电路。具体而言，半导体集成电路可以利用半导体装置100或200而获得电压基准和电流基准，并将电压基准和电流基准广泛应用于各种功能电路。半导体装置100或200的重要MOS晶体管的漏极和源极之间的电压有利地被限制而不会受到电源电压变化的影响，从而避免了电源电压变化带来的不利影响(例如漏电问题)。因此，采用这种半导体装置的半导体集成电路的可靠性和稳定性得到了进一步的改善。此外，由于可以适用于更多的电源电压，因此该半导体集成电路具有更大的应用范围。

通过以上描述和相关附图中所给出的教导，这里所给出的本公开的许多修改形式和其它实施方式将被本公开相关领域的技术人员所意识到。因此，所要理解的是，本公开的实施方式并不局限于所公开的具体实施方式，并且修改形式和其它实施方式意在包括在本公开的范围之内。此外，虽然以上描述和相关附图在部件和/或功能的某些示例组合形式的背景下对示例实施方式进行了描述，但是应当意识到的是，可以由备选实施方式提供部件和/或功能的不同组合形式而并不背离本公开的范围。就这点而言，例如，与以上明确描述的有所不同的部件和/或功能的其它组合形式也被预期处于本公开的范围之内。虽然这里采用了具体术语，但是它们仅以一般且描述性的含义所使用而并非意在进行限制。

Claims (11)

1.一种半导体装置，包括：

第一参考电位(V1)和第二参考电位(V2)，所述第二参考电位(V2)高于所述第一参考电位(V1)；

第一电流支路(110、210)，包括依次耦合在所述第一参考电位(V1)与所述第二参考电位(V2)之间的第一NMOS晶体管(NM1)和第一PMOS晶体管(PM1)；以及

第二电流支路(120、220)，包括依次耦合在所述第一参考电位(V1)与所述第二参考电位(V2)之间的第二NMOS晶体管(NM2)和第二PMOS晶体管(PM2)，所述第一NMOS晶体管(NM1)的栅极和所述第二NMOS晶体管(NM2)的栅极彼此耦合并且耦合到所述第一NMOS晶体管(NM1)的漏极，以及所述第一PMOS晶体管(PM1)的栅极和所述第二PMOS晶体管(PM2)的栅极彼此耦合并且耦合到所述第二PMOS晶体管(PM2)的漏极，

其中所述第二电流支路(120、220)还包括耦合在所述第二NMOS晶体管(NM2)的漏极与所述第二PMOS晶体管(PM2)的漏极之间的第三NMOS晶体管(NM3)，所述第三NMOS晶体管(NM3)的栅极被耦合到第一偏置电位(V3)，所述第一偏置电位(V3)与所述第一参考电位(V1)之间的电位差保持固定。

2.根据权利要求1所述的半导体装置，其中所述第一电流支路(110)还包括耦合在所述第一NMOS晶体管(NM1)的漏极与所述第一PMOS晶体管(PM1)的漏极之间的第三PMOS晶体管(PM3)，所述第三PMOS晶体管(PM3)的栅极被耦合到第二偏置电位(V4)，所述第二参考电位(V2)与所述第二偏置电位(V4)之间的电位差保持固定。

3.根据权利要求1所述的半导体装置，其中所述第一电流支路(110、210)还包括耦合在所述第一NMOS晶体管(NM1)的源极与所述第一参考电位(V1)之间的第一双极结型晶体管(T1)，所述第二电流支路(120、220)还包括依次耦合在所述第二NMOS晶体管(NM2)的源极与所述第一参考电位(V1)之间的第一电阻器(R1)和第二双极结型晶体管(T2)，并且所述第一双极结型晶体管(T1)的基极耦合到所述第二双极结型晶体管(T2)的基极并且耦合到所述第一参考电位(V1)。

4.根据权利要求3所述的半导体装置，其中所述第一电流支路(210)还包括耦合在所述第一NMOS晶体管(NM1)的漏极与所述第一PMOS晶体管(PM1)的漏极之间的第三PMOS晶体管(PM3)，所述第三PMOS晶体管(PM3)的源极被耦合到所述第三NMOS晶体管(NM3)的栅极，并且所述第三PMOS晶体管(PM3)的栅极被耦合到所述第一NMOS晶体管(NM1)的源极。

5.根据权利要求2所述的半导体装置，还包括：

第三电流支路(130)，包括依次耦合在所述第一参考电位(V1)与所述第二参考电位(V2)之间的第三双极结型晶体管(T3)、第二电阻器(R2)、第五PMOS晶体管(PM5)和第四PMOS晶体管(PM4)，所述第四PMOS晶体管(PM4)的栅极被耦合到所述第一PMOS晶体管(PM1)的栅极和所述第二PMOS晶体管(PM2)的栅极，所述第五PMOS晶体管(PM5)的栅极被耦合到所述第二偏置电位(V4)。

6.根据权利要求5所述的半导体装置，其中所述第三电流支路(130)被配置为在所述第二电阻器(R2)与所述第五PMOS晶体管(PM5)之间的节点处提供基准电压(VBG)。

7.根据权利要求2所述的半导体装置，还包括：

第四电流支路(140)，包括耦合到所述第二参考电位(V2)的第六PMOS晶体管(PM6)，所述第六PMOS晶体管(PM6)的栅极耦合到所述第一PMOS晶体管(PM1)的栅极和所述第二PMOS晶体管(PM2)的栅极，

其中所述第四电流支路(140)还包括第七PMOS晶体管(PM7)，所述第七PMOS晶体管(PM7)的源极被耦合到所述第六PMOS晶体管(PM6)的漏极，所述第七PMOS晶体管(PM7)的栅极被耦合到所述第二偏置电位(V4)。

8.根据权利要求7所述的半导体装置，其中所述第四电流支路(140)被配置为提供正温度系数的偏置电流(IBIAS)。

9.根据权利要求1所述的半导体装置，还包括：

第五电流支路(150)，包括依次耦合在所述第二参考电位(V2)与所述第一参考电位(V1)之间的第一电流源(I1)和至少一个MOS晶体管(NM4、NM5、NM6)，所述至少一个MOS晶体管(NM4、NM5、NM6)中的每个MOS晶体管的栅极被耦合到其漏极，所述第一电流源(I1)与所述至少一个MOS晶体管(NM4、NM5、NM6)之间的节点被配置为提供所述第一偏置电位(V3)。

10.根据权利要求2所述的半导体装置，还包括：

第六电流支路(160)，包括依次耦合在所述第一参考电位(V1)与所述第二参考电位(V2)之间的第二电流源(I2)和至少一个MOS晶体管(PM8、PM9、PM10)，所述至少一个MOS晶体管(PM8、PM9、PM10)中的每个MOS晶体管的栅极被耦合到其漏极，所述第二电流源(I2)与所述至少一个MOS晶体管(PM8、PM9、PM10)之间的节点被配置为提供所述第二偏置电位(V4)。

11.一种半导体集成电路，包括根据权利要求1-10中的任一项所述的半导体装置。

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