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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
Abstract
【課題】画素中の発光素子の輝度が同輝度の場合、画素中の発光領域の面積が大きくなれば一画素から高い光度を得ることができる。つまり、一画素中の光を通さない領域（ブラックマトリクスともいう）を除いた光を通す領域の面積と、一画素の面積の割合で示される開口率が高ければ、高精細化により一画素の面積が小さくなっても一画素から所望の光度を得ることができる。ここで、画素を構成するトランジスタや配線の数が多いと画素の開口率が低くなってしまう。そこで、画素を構成するトランジスタや配線の数を減らし、開口率を高める。【解決手段】ある電位が設定されている電源線の代わりに、電位を信号により制御する電位供給線を設ける。つまり、発光素子への印加電圧の供給を、スイッチを設けずに電位供給線の信号により制御することができる。【選択図】図７５
Description
本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に係り
、特に電流によって輝度が変化する電流駆動型発光素子で形成された画素や、その信号線
駆動回路を含む表示装置に関する。また、その駆動方法に関する。また、その表示装置を
表示部に有する電子機器に関する。
、特に電流によって輝度が変化する電流駆動型発光素子で形成された画素や、その信号線
駆動回路を含む表示装置に関する。また、その駆動方法に関する。また、その表示装置を
表示部に有する電子機器に関する。
近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型
の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子と
しては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎ
ｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍ
ｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイ
などに用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため
、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い
等の利点がある。また発光素子の輝度は、そこを流れる電流値によって制御される。
の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子と
しては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎ
ｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍ
ｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイ
などに用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため
、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い
等の利点がある。また発光素子の輝度は、そこを流れる電流値によって制御される。
このような表示装置の階調を表現する駆動方式として、デジタル方式とアナログ方式があ
る。デジタル方式はデジタル制御で発光素子をオンオフさせ、発光している時間を制御し
て階調を表現している。画素毎の輝度の均一性に優れる反面、周波数を高くする必要があ
り消費電力が大きくなってしまう。一方、アナログ方式には、発光素子の発光強度をアナ
ログ制御する方式と発光素子の発光時間をアナログ制御する方式がある。発光強度をアナ
ログ制御する方式は、画素毎の薄膜トランジスタ（以下ＴＦＴともいう）の特性のバラツ
キの影響を受けやすく、画素毎の発光にもバラツキが生じてしまう。これに対して、発光
時間をアナログ制御し、画素毎の発光の均一性に優れるアナログ時間階調方式の表示装置
が非特許文献１に記載されている（非特許文献１参照）。
る。デジタル方式はデジタル制御で発光素子をオンオフさせ、発光している時間を制御し
て階調を表現している。画素毎の輝度の均一性に優れる反面、周波数を高くする必要があ
り消費電力が大きくなってしまう。一方、アナログ方式には、発光素子の発光強度をアナ
ログ制御する方式と発光素子の発光時間をアナログ制御する方式がある。発光強度をアナ
ログ制御する方式は、画素毎の薄膜トランジスタ（以下ＴＦＴともいう）の特性のバラツ
キの影響を受けやすく、画素毎の発光にもバラツキが生じてしまう。これに対して、発光
時間をアナログ制御し、画素毎の発光の均一性に優れるアナログ時間階調方式の表示装置
が非特許文献１に記載されている（非特許文献１参照）。
つまり、非特許文献１に記載の表示装置の画素は、発光素子と発光素子を駆動するトラン
ジスタによりインバータを構成している。駆動トランジスタのゲート端子がインバータの
入力端子となり、発光素子の陽極がインバータの出力端子となる。画素に映像信号電圧を
書き込む際には、インバータをオンとオフの中間に設定する。そして、発光期間には画素
に三角波電圧を入力することでインバータの出力を制御する。つまり、発光素子の陽極に
設定される電位となるインバータの出力を制御することで、発光素子の発光・非発光を制
御する。
ジスタによりインバータを構成している。駆動トランジスタのゲート端子がインバータの
入力端子となり、発光素子の陽極がインバータの出力端子となる。画素に映像信号電圧を
書き込む際には、インバータをオンとオフの中間に設定する。そして、発光期間には画素
に三角波電圧を入力することでインバータの出力を制御する。つまり、発光素子の陽極に
設定される電位となるインバータの出力を制御することで、発光素子の発光・非発光を制
御する。
ＳＩＤ ０４ ＤＩＧＥＳＴ Ｐ１３９４～Ｐ１３９７
表示装置の高精細化に伴って一画素から得られる光度は低下してしまう。なお、光度とは
、一定の方向から得られる光源の明るさの度合いを表す量をいうものとする。そして、輝
度とは光源の単位面積あたりの光度をいうものとする。
、一定の方向から得られる光源の明るさの度合いを表す量をいうものとする。そして、輝
度とは光源の単位面積あたりの光度をいうものとする。
ここで、異なる画素間において、画素中の発光素子の輝度が同輝度の場合、画素中の発光
領域の面積が大きくなれば一画素から高い光度を得ることができる。つまり、一画素中の
光を通さない領域（ブラックマトリクスともいう）を除いた光を通す領域の面積と、一画
素の面積と、の割合で示される開口率が高ければ、高精細化により一画素の面積が小さく
なっても、駆動電圧を高くせずに一画素から所望の光度を得ることができる。
領域の面積が大きくなれば一画素から高い光度を得ることができる。つまり、一画素中の
光を通さない領域（ブラックマトリクスともいう）を除いた光を通す領域の面積と、一画
素の面積と、の割合で示される開口率が高ければ、高精細化により一画素の面積が小さく
なっても、駆動電圧を高くせずに一画素から所望の光度を得ることができる。
ここで、画素を構成するトランジスタや配線の数が多いと画素の開口率が低くなってしま
う。そこで、画素を構成するトランジスタや配線の数を減らし、開口率を高めることを課
題とする。
う。そこで、画素を構成するトランジスタや配線の数を減らし、開口率を高めることを課
題とする。
ある電位が設定されている電源線の代わりに、電位を信号により制御する電位供給線を設
ける。つまり、発光素子への印加電圧の供給を、スイッチを設けずに電位供給線の信号に
より制御することができる。
ける。つまり、発光素子への印加電圧の供給を、スイッチを設けずに電位供給線の信号に
より制御することができる。
本発明の半導体装置の構成は、
電極と、
ゲート端子、第１端子及び第２端子を備えるトランジスタと、
第１の配線と、
第２の配線と、
該トランジスタのゲート端子と該第１の配線との電位差を保持する保持手段と、
該トランジスタのゲート端子と第２端子を導通又は非導通にする切り替え手段と、を備え
る画素を有し、
該トランジスタは、第１端子が該第２の配線に電気的に接続され、該第２端子が該電極と
接続されている。
電極と、
ゲート端子、第１端子及び第２端子を備えるトランジスタと、
第１の配線と、
第２の配線と、
該トランジスタのゲート端子と該第１の配線との電位差を保持する保持手段と、
該トランジスタのゲート端子と第２端子を導通又は非導通にする切り替え手段と、を備え
る画素を有し、
該トランジスタは、第１端子が該第２の配線に電気的に接続され、該第２端子が該電極と
接続されている。
本発明の他の構成の半導体装置は、
電極と、
ゲート端子、第１端子及び第２端子を備えるトランジスタと、
第１の配線と、
第２の配線と、
該トランジスタのゲート端子と該第１の配線との電位差を保持する容量素子と、
該トランジスタのゲート端子と第２端子を導通又は非導通にするスイッチと、を備える画
素を有し、
該トランジスタは、第１端子が該第２の配線に電気的に接続され、該第２端子が該電極と
電気的に接続されている。
電極と、
ゲート端子、第１端子及び第２端子を備えるトランジスタと、
第１の配線と、
第２の配線と、
該トランジスタのゲート端子と該第１の配線との電位差を保持する容量素子と、
該トランジスタのゲート端子と第２端子を導通又は非導通にするスイッチと、を備える画
素を有し、
該トランジスタは、第１端子が該第２の配線に電気的に接続され、該第２端子が該電極と
電気的に接続されている。
本発明の半導体装置の他の構成は、
電極と、
ゲート端子、第１端子及び第２端子を備えるトランジスタと、第１の配線と、第２の配線
と、容量素子と、スイッチと、を備える画素を有し、
該トランジスタは、第１端子が該第２の配線に電気的に接続され、第２端子が該電極と電
気的に接続され、
該トランジスタは、ゲート端子と該第２端子が該スイッチを介して電気的に接続され、
該トランジスタは、該ゲート端子が該容量素子を介して該第１の配線と電気的に接続され
ている。
電極と、
ゲート端子、第１端子及び第２端子を備えるトランジスタと、第１の配線と、第２の配線
と、容量素子と、スイッチと、を備える画素を有し、
該トランジスタは、第１端子が該第２の配線に電気的に接続され、第２端子が該電極と電
気的に接続され、
該トランジスタは、ゲート端子と該第２端子が該スイッチを介して電気的に接続され、
該トランジスタは、該ゲート端子が該容量素子を介して該第１の配線と電気的に接続され
ている。
本発明の表示装置は、
発光素子と、
ゲート端子、第１端子及び第２端子を備え、該発光素子を駆動する駆動トランジスタと、
第１の配線と、
第２の配線と、
該駆動トランジスタのゲート端子と該第１の配線との電位差を保持する保持手段と、
該駆動トランジスタのゲート端子と第２端子を導通又は非導通にする切り替え手段と、を
備える画素を有し、
該駆動トランジスタは、第１端子が該第２の配線に電気的に接続され、該第２端子が該発
光素子の画素電極と電気的に接続されている。
発光素子と、
ゲート端子、第１端子及び第２端子を備え、該発光素子を駆動する駆動トランジスタと、
第１の配線と、
第２の配線と、
該駆動トランジスタのゲート端子と該第１の配線との電位差を保持する保持手段と、
該駆動トランジスタのゲート端子と第２端子を導通又は非導通にする切り替え手段と、を
備える画素を有し、
該駆動トランジスタは、第１端子が該第２の配線に電気的に接続され、該第２端子が該発
光素子の画素電極と電気的に接続されている。
本発明の他の構成の表示装置は、
発光素子と、
ゲート端子、第１端子及び第２端子を備え、該発光素子を駆動する駆動トランジスタと、
第１の配線と、
第２の配線と、
該駆動トランジスタのゲート端子と該第１の配線との電位差を保持する容量素子と、
該駆動トランジスタのゲート端子と第２端子を導通又は非導通にするスイッチと、を備え
る画素を有し、
該駆動トランジスタは、第１端子が該第２の配線に電気的に接続され、該第２端子が該発
光素子の画素電極と電気的に接続されている。
発光素子と、
ゲート端子、第１端子及び第２端子を備え、該発光素子を駆動する駆動トランジスタと、
第１の配線と、
第２の配線と、
該駆動トランジスタのゲート端子と該第１の配線との電位差を保持する容量素子と、
該駆動トランジスタのゲート端子と第２端子を導通又は非導通にするスイッチと、を備え
る画素を有し、
該駆動トランジスタは、第１端子が該第２の配線に電気的に接続され、該第２端子が該発
光素子の画素電極と電気的に接続されている。
本発明の他の構成の表示装置は、
発光素子と、ゲート端子、第１端子及び第２端子を備え、該発光素子を駆動する駆動トラ
ンジスタと、第１の配線と、第２の配線と、容量素子と、スイッチと、を備える画素を有
し、
該駆動トランジスタは、第１端子が該第２の配線に電気的に接続され、第２端子が該発光
素子の画素電極と電気的に接続され、
該駆動トランジスタは、ゲート端子と該第２端子が該スイッチを介して電気的に接続され
、
該駆動トランジスタは、ゲート端子が該容量素子を介して該第１の配線と電気的に接続さ
れている。
発光素子と、ゲート端子、第１端子及び第２端子を備え、該発光素子を駆動する駆動トラ
ンジスタと、第１の配線と、第２の配線と、容量素子と、スイッチと、を備える画素を有
し、
該駆動トランジスタは、第１端子が該第２の配線に電気的に接続され、第２端子が該発光
素子の画素電極と電気的に接続され、
該駆動トランジスタは、ゲート端子と該第２端子が該スイッチを介して電気的に接続され
、
該駆動トランジスタは、ゲート端子が該容量素子を介して該第１の配線と電気的に接続さ
れている。
また、本発明の他の構成の表示装置は、上記構成において、前記第２の配線には、２値の
状態の電位が入力される。
状態の電位が入力される。
本発明の電子機器は、上記構成の表示装置を表示部に有している。
本発明の表示装置の駆動方法は、
発光素子と、
ゲート端子、第１端子及び第２端子を備え、該発光素子を駆動する駆動トランジスタと、
第１の配線と、
第２の配線と、
該駆動トランジスタのゲート端子と該第１の配線との電位差を保持する保持手段と、
該駆動トランジスタの該ゲート端子と第２端子を導通又は非導通にする切り替え手段と、
を備える画素を有し、
該駆動トランジスタは、第１端子が該第２の配線に電気的に接続され、該第２端子が該発
光素子の画素電極と電気的に接続され、
該画素への信号書き込み期間において、該画素への信号書き込みの際には、該切り替え手
段は、該駆動トランジスタの該ゲート端子と該第２端子を導通にし、
該第１の配線にはビデオ信号を入力し、
該第２の配線には、該発光素子の対向電極との電位差が該発光素子の順方向しきい値電圧
以上となる第１の電位を入力し、
該画素への信号の書き込みが終了すると、該切り替え手段は該駆動トランジスタの該ゲー
ト端子と該第２端子を非導通にし、
該第２の配線には、該発光素子の対向電極との電位差が該発光素子の順方向しきい値電圧
未満となる電位を入力し、
発光期間には、該第１の配線にアナログ的に変化する電位を入力し、該第２の配線には、
前記第１の電位を入力する。
発光素子と、
ゲート端子、第１端子及び第２端子を備え、該発光素子を駆動する駆動トランジスタと、
第１の配線と、
第２の配線と、
該駆動トランジスタのゲート端子と該第１の配線との電位差を保持する保持手段と、
該駆動トランジスタの該ゲート端子と第２端子を導通又は非導通にする切り替え手段と、
を備える画素を有し、
該駆動トランジスタは、第１端子が該第２の配線に電気的に接続され、該第２端子が該発
光素子の画素電極と電気的に接続され、
該画素への信号書き込み期間において、該画素への信号書き込みの際には、該切り替え手
段は、該駆動トランジスタの該ゲート端子と該第２端子を導通にし、
該第１の配線にはビデオ信号を入力し、
該第２の配線には、該発光素子の対向電極との電位差が該発光素子の順方向しきい値電圧
以上となる第１の電位を入力し、
該画素への信号の書き込みが終了すると、該切り替え手段は該駆動トランジスタの該ゲー
ト端子と該第２端子を非導通にし、
該第２の配線には、該発光素子の対向電極との電位差が該発光素子の順方向しきい値電圧
未満となる電位を入力し、
発光期間には、該第１の配線にアナログ的に変化する電位を入力し、該第２の配線には、
前記第１の電位を入力する。
なお、明細書に示すスイッチは、様々な形態のものを用いることができ、一例として、
電気的スイッチでも機械的なスイッチなどがある。つまり、電流の流れを制御できるもの
であればよく、特定のものに限定されず、様々なものを用いることができる。例えば、ト
ランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい
。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイ
ッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、
オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いる
ことが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているもの
等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位
側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対
に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチ
ャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくでき
るため、スイッチとして、動作しやすいからである。なお、Ｎチャネル型とＰチャネル型
の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。
電気的スイッチでも機械的なスイッチなどがある。つまり、電流の流れを制御できるもの
であればよく、特定のものに限定されず、様々なものを用いることができる。例えば、ト
ランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい
。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイ
ッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、
オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いる
ことが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているもの
等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位
側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対
に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチ
ャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくでき
るため、スイッチとして、動作しやすいからである。なお、Ｎチャネル型とＰチャネル型
の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。
なお、本発明において接続されているとは、電気的に接続されていることと同義である。
したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な
接続を可能とする他の素子（例えば、スイッチやトランジスタや容量素子やインダクタや
抵抗素子やダイオードなど）が配置されていてもよい。
したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な
接続を可能とする他の素子（例えば、スイッチやトランジスタや容量素子やインダクタや
抵抗素子やダイオードなど）が配置されていてもよい。
なお、発光素子には、様々な形態を用いることが出来る。例えば、ＥＬ素子（有機ＥＬ素
子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電
子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、
デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナ
ノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を適用するこ
とができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子
を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式
平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏ
ｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディ
スプレイ、電子インクを用いた表示装置としては電子ペーパーがある。
子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電
子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、
デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナ
ノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を適用するこ
とができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子
を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式
平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏ
ｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディ
スプレイ、電子インクを用いた表示装置としては電子ペーパーがある。
なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させること
が出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シ
リコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦ
Ｔ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トラン
ジスタ、バイポーラトランジスタ、ＺｎＯ、ａ－ＩｎＧａＺｎＯなどの化合物半導体を用
いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他の
トランジスタを適用することができる。また、トランジスタが配置されている基板の種類
は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば
、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板、紙基板、セロファン基板、
石材基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後
、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。
が出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、非晶質シ
リコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦ
Ｔ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トラン
ジスタ、バイポーラトランジスタ、ＺｎＯ、ａ－ＩｎＧａＺｎＯなどの化合物半導体を用
いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他の
トランジスタを適用することができる。また、トランジスタが配置されている基板の種類
は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば
、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基板、紙基板、セロファン基板、
石材基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後
、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。
なお、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されな
い。例えば、ゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マル
チゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させ
て信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても
、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。また
、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート
電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大き
くしたり、空乏層ができやすくなってＳ値をよくしたりすることができる。また、チャネ
ルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置
されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、
チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直
列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイ
ン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電
極が重なってい構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定
になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設ける
ことにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くした
り、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース
間電流があまり変化せず、フラットな特性にすることができる。
い。例えば、ゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マル
チゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させ
て信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても
、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。また
、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート
電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大き
くしたり、空乏層ができやすくなってＳ値をよくしたりすることができる。また、チャネ
ルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置
されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、
チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直
列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイ
ン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電
極が重なってい構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定
になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設ける
ことにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くした
り、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース
間電流があまり変化せず、フラットな特性にすることができる。
本明細書においては、一画素とは１つの色要素を示すものとする。よって、Ｒ（赤）Ｇ（
緑）Ｂ（青）の色要素からなるフルカラー表示装置の場合には、画像の最小単位は、Ｒの
画素やＧの画素やＢの画素との３画素から構成されるものとする。なお、色要素は、三色
に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）がある。
緑）Ｂ（青）の色要素からなるフルカラー表示装置の場合には、画像の最小単位は、Ｒの
画素やＧの画素やＢの画素との３画素から構成されるものとする。なお、色要素は、三色
に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）がある。
トランジスタとは、それぞれ、ゲート電極と、ドレイン領域と、ソース領域とを含む少な
くとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領
域を有する。ここで、ソース領域とドレイン領域とは、トランジスタの構造や動作条件等
によって変わるため、いずれがソース領域またはドレイン領域であるかを特定することが
困難である。そこで、本明細書においては、ソース領域及びドレイン領域として機能する
領域を、それぞれ第１端子、第２端子と表記する。
くとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領
域を有する。ここで、ソース領域とドレイン領域とは、トランジスタの構造や動作条件等
によって変わるため、いずれがソース領域またはドレイン領域であるかを特定することが
困難である。そこで、本明細書においては、ソース領域及びドレイン領域として機能する
領域を、それぞれ第１端子、第２端子と表記する。
なお、本明細書において、画素がマトリクスに配置されているとは、縦縞と横縞を組み合
わせたいわゆる格子状にストライプ配置されている場合はもちろんのこと、三色の色要素
（例えばＲＧＢ）でフルカラー表示を行う場合に、１つの画像の最小要素を表す三つの色
要素の画素がいわゆるデルタ配置されている場合も含むものとする。なお、色要素は三色
に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）がある。また、色要素の
画素毎にその発光領域の大きさが異なっていてもよい。
わせたいわゆる格子状にストライプ配置されている場合はもちろんのこと、三色の色要素
（例えばＲＧＢ）でフルカラー表示を行う場合に、１つの画像の最小要素を表す三つの色
要素の画素がいわゆるデルタ配置されている場合も含むものとする。なお、色要素は三色
に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）がある。また、色要素の
画素毎にその発光領域の大きさが異なっていてもよい。
なお、本明細書において、半導体装置とは半導体素子（トランジスタやダイオードなど）
を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般
でもよい。また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のこ
とを言う。なお、基板上に液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれら
の画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。さらに、
フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けら
れたものも含んでもよい。また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子など
の自発光型の表示素子を有している表示装置をいう。液晶表示装置とは、液晶素子を有し
ている表示装置をいう。
を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般
でもよい。また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のこ
とを言う。なお、基板上に液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれら
の画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。さらに、
フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けら
れたものも含んでもよい。また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子など
の自発光型の表示素子を有している表示装置をいう。液晶表示装置とは、液晶素子を有し
ている表示装置をいう。
なお、本明細書において、デジタル的とは、２の状態をいい、アナログ的とは、連続的な
状態はもちろん、３以上のとびとび（離散化）の状態を含むものとする。よって、例えば
、電位をアナログ的に変化させるとは、時間の変化と共に電位を連続的に変化させる場合
はもちろん、連続的に変化する電位をサンプリング（なお、標本化又は時間的離散化とも
いう。）し、所定の時間間隔でサンプリングした電位となるように電位を変化させる場合
を含むものとする。なお、サンプリングとは、データ値が連続的に変化する信号において
、所定の時間間隔でそのときの値をとることをいう。
状態はもちろん、３以上のとびとび（離散化）の状態を含むものとする。よって、例えば
、電位をアナログ的に変化させるとは、時間の変化と共に電位を連続的に変化させる場合
はもちろん、連続的に変化する電位をサンプリング（なお、標本化又は時間的離散化とも
いう。）し、所定の時間間隔でサンプリングした電位となるように電位を変化させる場合
を含むものとする。なお、サンプリングとは、データ値が連続的に変化する信号において
、所定の時間間隔でそのときの値をとることをいう。
デジタル信号とは、それ自体が直接的には２の状態を伝達するためのデータ値をもつ信号
であり、アナログ信号とは、それ自体が直接的には３以上の状態を伝達するためのデータ
値をもつ信号である。そして、アナログ信号には、時間の変化と共にデータ値（電位若し
くは電圧又は電流など）が連続的に変化する信号はもちろん、データ値が連続的に変化す
る信号をサンプリング（なお、標本化又は時間的離散化ともいう。）し、所定の時間間隔
でサンプリングしたデータ値となるような信号を含むものとする。なお、サンプリングと
は、データ値が連続的に変化する信号において、所定の時間間隔でそのときの値をとるこ
とをいう。なお、デジタル信号は、間接的には３以上の状態を伝達する場合もある。例え
ば、時間の変化と共にデータ値が変化するアナログ信号をサンプリングし、サンプリング
したデータ値をさらに離散化したものもデジタル信号であるからである。つまり、アナロ
グ信号を量子化したものもデジタル信号となるからである。
であり、アナログ信号とは、それ自体が直接的には３以上の状態を伝達するためのデータ
値をもつ信号である。そして、アナログ信号には、時間の変化と共にデータ値（電位若し
くは電圧又は電流など）が連続的に変化する信号はもちろん、データ値が連続的に変化す
る信号をサンプリング（なお、標本化又は時間的離散化ともいう。）し、所定の時間間隔
でサンプリングしたデータ値となるような信号を含むものとする。なお、サンプリングと
は、データ値が連続的に変化する信号において、所定の時間間隔でそのときの値をとるこ
とをいう。なお、デジタル信号は、間接的には３以上の状態を伝達する場合もある。例え
ば、時間の変化と共にデータ値が変化するアナログ信号をサンプリングし、サンプリング
したデータ値をさらに離散化したものもデジタル信号であるからである。つまり、アナロ
グ信号を量子化したものもデジタル信号となるからである。
なお、本明細書において発光素子の陽極及び陰極とは、発光素子に順方向電圧を印加した
ときの電極をいうものとする。
ときの電極をいうものとする。
発光素子への印加電圧の供給を、スイッチを設けずに電位供給線の信号により制御するこ
とができることから、スイッチとしてトランジスタを用いている場合には、トランジスタ
の数を減らすことができる。また、そのトランジスタのオンオフを制御する信号を入力す
る配線も削除することができる。よって、画素の開口率が向上し、高精細の表示装置を提
供することができる。
とができることから、スイッチとしてトランジスタを用いている場合には、トランジスタ
の数を減らすことができる。また、そのトランジスタのオンオフを制御する信号を入力す
る配線も削除することができる。よって、画素の開口率が向上し、高精細の表示装置を提
供することができる。
また、開口率が向上することから、輝度を減らしても必要な光度を得られるため、発光素
子の信頼性を向上させることができる。
子の信頼性を向上させることができる。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
、本実施の形態の記載内容に限定して解釈されるものではない。
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では本発明の表示装置の画素構成とその動作原理について説明する。
本実施の形態では本発明の表示装置の画素構成とその動作原理について説明する。
まず、図１を用いて本発明の表示装置の画素構成について詳細に説明する。ここでは、一
画素のみを図示しているが、表示装置の画素部は実際には行方向と列方向にマトリクスに
複数の画素が配置されている。
画素のみを図示しているが、表示装置の画素部は実際には行方向と列方向にマトリクスに
複数の画素が配置されている。
画素は駆動トランジスタ１０１と、容量素子１０２と、スイッチ１０３と、発光素子１０
４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）１０５と、信号線（Ｄａｔａ
ｌｉｎｅ）１０６と、走査線（Ｒｅｓｅｔ ｌｉｎｅ）１０７とを有している。なお、
駆動トランジスタ１０１にはＰチャネル型トランジスタを用いている。
４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）１０５と、信号線（Ｄａｔａ
ｌｉｎｅ）１０６と、走査線（Ｒｅｓｅｔ ｌｉｎｅ）１０７とを有している。なお、
駆動トランジスタ１０１にはＰチャネル型トランジスタを用いている。
駆動トランジスタ１０１の第１端子（ソース端子又はドレイン端子）は電位供給線１０５
と接続され、ゲート端子は容量素子１０２を介して信号線１０６と接続され、第２端子（
ソース端子又はドレイン端子）は発光素子１０４の陽極（画素電極）と接続されている。
また、駆動トランジスタ１０１のゲート端子と第２端子（ソース端子又はドレイン端子）
はスイッチ１０３を介して接続されている。よって、スイッチ１０３がオンしているとき
には駆動トランジスタ１０１のゲート端子と第２端子（ソース端子又はドレイン端子）は
導通する。そして、スイッチ１０３がオフすると、駆動トランジスタ１０１のゲート端子
と第２端子（ソース端子又はドレイン端子）は非導通となり、その瞬間の駆動トランジス
タ１０１のゲート端子（若しくは第２端子）と信号線１０６との電位差（電圧）を容量素
子１０２は保持することができる。なお、発光素子１０４の陰極（Ｃａｔｈｏｄｅ）１０
８はＶｓｓの電位が設定されている。なお、Ｖｓｓとは、画素の発光期間に電位供給線１
０５に設定される電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例
えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
と接続され、ゲート端子は容量素子１０２を介して信号線１０６と接続され、第２端子（
ソース端子又はドレイン端子）は発光素子１０４の陽極（画素電極）と接続されている。
また、駆動トランジスタ１０１のゲート端子と第２端子（ソース端子又はドレイン端子）
はスイッチ１０３を介して接続されている。よって、スイッチ１０３がオンしているとき
には駆動トランジスタ１０１のゲート端子と第２端子（ソース端子又はドレイン端子）は
導通する。そして、スイッチ１０３がオフすると、駆動トランジスタ１０１のゲート端子
と第２端子（ソース端子又はドレイン端子）は非導通となり、その瞬間の駆動トランジス
タ１０１のゲート端子（若しくは第２端子）と信号線１０６との電位差（電圧）を容量素
子１０２は保持することができる。なお、発光素子１０４の陰極（Ｃａｔｈｏｄｅ）１０
８はＶｓｓの電位が設定されている。なお、Ｖｓｓとは、画素の発光期間に電位供給線１
０５に設定される電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例
えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
次に、図１の画素構成の動作原理について詳しく説明する。
画素への信号書き込み期間には、信号線１０６にはアナログ信号電位が設定される。この
アナログ信号電位がビデオ信号に相当する。なお、このビデオ信号は３値以上で表される
信号であり、アナログ信号電位とは、時間とともに変化し３値以上の状態を持つ電位であ
る。そして、画素へビデオ信号を書き込む際には、走査線１０７に信号を入力してスイッ
チ１０３をオンさせ、且つ電位供給線１０５の電位を電源電位Ｖｄｄにし、駆動トランジ
スタ１０１の第１端子に電源電位Ｖｄｄを設定する。すると、駆動トランジスタ１０１及
び発光素子１０４に電流が流れ、容量素子１０２には電荷の蓄積又は放電が行われる。
アナログ信号電位がビデオ信号に相当する。なお、このビデオ信号は３値以上で表される
信号であり、アナログ信号電位とは、時間とともに変化し３値以上の状態を持つ電位であ
る。そして、画素へビデオ信号を書き込む際には、走査線１０７に信号を入力してスイッ
チ１０３をオンさせ、且つ電位供給線１０５の電位を電源電位Ｖｄｄにし、駆動トランジ
スタ１０１の第１端子に電源電位Ｖｄｄを設定する。すると、駆動トランジスタ１０１及
び発光素子１０４に電流が流れ、容量素子１０２には電荷の蓄積又は放電が行われる。
このとき、駆動トランジスタ１０１の第１端子はソース端子となり、第２端子はドレイン
端子となっている。そして、スイッチ１０３がオンになっている状態で駆動トランジスタ
１０１に流れる電流が増加すると、発光素子１０４に流れる電流も大きくなるため、発光
素子１０４での電圧降下は大きくなり、発光素子１０４の電極間の電位差は大きくなる。
つまり、発光素子１０４の陽極の電位は電位供給線１０５の電位に近づく。すると、駆動
トランジスタ１０１のゲート端子の電位も電位供給線１０５の電位に近づくため、駆動ト
ランジスタ１０１のゲート端子とソース端子の電位差が小さくなり、駆動トランジスタ１
０１に流れる電流は減少する。一方、発光素子１０４に流れる電流が小さくなると、発光
素子１０４での電圧降下は小さくなり、発光素子１０４の電極間の電位差は小さくなる。
つまり、発光素子１０４の陽極の電位は陰極１０８の電位に近づく。すると、駆動トラン
ジスタ１０１のゲート端子も陰極１０８の電位に近づくため、駆動トランジスタ１０１の
ゲート端子とソース端子の電位差が大きくなり、駆動トランジスタ１０１に流れる電流が
増加する。こうして、駆動トランジスタ１０１のゲート端子は駆動トランジスタ１０１に
一定の電流が流れるような電位に落ち着く。そして、そのときの駆動トランジスタ１０１
のゲート端子の電位と信号線１０６の電位との電位差分の電荷が容量素子１０２に蓄積さ
れる。
端子となっている。そして、スイッチ１０３がオンになっている状態で駆動トランジスタ
１０１に流れる電流が増加すると、発光素子１０４に流れる電流も大きくなるため、発光
素子１０４での電圧降下は大きくなり、発光素子１０４の電極間の電位差は大きくなる。
つまり、発光素子１０４の陽極の電位は電位供給線１０５の電位に近づく。すると、駆動
トランジスタ１０１のゲート端子の電位も電位供給線１０５の電位に近づくため、駆動ト
ランジスタ１０１のゲート端子とソース端子の電位差が小さくなり、駆動トランジスタ１
０１に流れる電流は減少する。一方、発光素子１０４に流れる電流が小さくなると、発光
素子１０４での電圧降下は小さくなり、発光素子１０４の電極間の電位差は小さくなる。
つまり、発光素子１０４の陽極の電位は陰極１０８の電位に近づく。すると、駆動トラン
ジスタ１０１のゲート端子も陰極１０８の電位に近づくため、駆動トランジスタ１０１の
ゲート端子とソース端子の電位差が大きくなり、駆動トランジスタ１０１に流れる電流が
増加する。こうして、駆動トランジスタ１０１のゲート端子は駆動トランジスタ１０１に
一定の電流が流れるような電位に落ち着く。そして、そのときの駆動トランジスタ１０１
のゲート端子の電位と信号線１０６の電位との電位差分の電荷が容量素子１０２に蓄積さ
れる。
こうしてこの画素へビデオ信号の書き込みが終了する。
このように駆動トランジスタ１０１及び発光素子１０４に流れる電流が一定となり、定常
状態となったところで、スイッチ１０３をオフさせる。すると、容量素子１０２は、スイ
ッチ１０３がオフした瞬間の信号線１０６の電位と駆動トランジスタ１０１のゲート端子
（若しくはドレイン端子）との電位差Ｖｐ（電圧）を保持する。
状態となったところで、スイッチ１０３をオフさせる。すると、容量素子１０２は、スイ
ッチ１０３がオフした瞬間の信号線１０６の電位と駆動トランジスタ１０１のゲート端子
（若しくはドレイン端子）との電位差Ｖｐ（電圧）を保持する。
画素への信号書き込み期間において、画素へのビデオ信号の書き込み終了後、その画素の
電位供給線１０５に設定する電位を、駆動トランジスタ１０１がオンしたとしても、発光
素子１０４に印加される電圧が発光素子１０４のしきい値電圧ＶＥＬ以下となるようにす
る。例えば、電位供給線１０５の電位は、発光素子１０４の陰極１０８の電位Ｖｓｓと同
じ電位、或いはそれ以下にしても良い。なお、この電位を電位供給線１０５に設定するタ
イミングはスイッチ１０３をオフにするタイミングと同時か、それよりも後にする。
電位供給線１０５に設定する電位を、駆動トランジスタ１０１がオンしたとしても、発光
素子１０４に印加される電圧が発光素子１０４のしきい値電圧ＶＥＬ以下となるようにす
る。例えば、電位供給線１０５の電位は、発光素子１０４の陰極１０８の電位Ｖｓｓと同
じ電位、或いはそれ以下にしても良い。なお、この電位を電位供給線１０５に設定するタ
イミングはスイッチ１０３をオフにするタイミングと同時か、それよりも後にする。
なお、画素にビデオ信号が書き込まれ、駆動トランジスタ１０１の第１端子に接続された
電位供給線１０５に電源電位Ｖｄｄが設定されているときには、その画素にビデオ信号が
書き込まれた際に信号線１０６に設定されたアナログ信号電位を基準にして、信号線１０
６の電位の変動に従って駆動トランジスタ１０１のオンオフが制御されるようになる。つ
まり、信号線１０６の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込ま
れた際のアナログ信号電位以上のときには駆動トランジスタ１０１はオフし、画素にビデ
オ信号が書き込まれた際のアナログ信号電位より低くなると駆動トランジスタ１０１はオ
ンする。
電位供給線１０５に電源電位Ｖｄｄが設定されているときには、その画素にビデオ信号が
書き込まれた際に信号線１０６に設定されたアナログ信号電位を基準にして、信号線１０
６の電位の変動に従って駆動トランジスタ１０１のオンオフが制御されるようになる。つ
まり、信号線１０６の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込ま
れた際のアナログ信号電位以上のときには駆動トランジスタ１０１はオフし、画素にビデ
オ信号が書き込まれた際のアナログ信号電位より低くなると駆動トランジスタ１０１はオ
ンする。
なぜなら、画素にビデオ信号が書き込まれると、容量素子１０２が電位差（Ｖｐ）を保持
するため、信号線１０６の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電
位以上のときには、駆動トランジスタ１０１のゲート端子の電位も、画素にビデオ信号が
書き込まれた際のゲート端子の電位以上となり、駆動トランジスタ１０１はオフする。一
方、信号線１０６の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれ
た際のアナログ信号電位より低くなると、駆動トランジスタ１０１のゲート端子の電位も
、画素にビデオ信号が書き込まれた際のゲート端子の電位より低くなるため駆動トランジ
スタ１０１はオンする。
するため、信号線１０６の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電
位以上のときには、駆動トランジスタ１０１のゲート端子の電位も、画素にビデオ信号が
書き込まれた際のゲート端子の電位以上となり、駆動トランジスタ１０１はオフする。一
方、信号線１０６の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれ
た際のアナログ信号電位より低くなると、駆動トランジスタ１０１のゲート端子の電位も
、画素にビデオ信号が書き込まれた際のゲート端子の電位より低くなるため駆動トランジ
スタ１０１はオンする。
したがって、画素の発光期間には、駆動トランジスタ１０１の第１端子が接続された電位
供給線１０５に電源電位Ｖｄｄを設定し、スイッチ１０３をオフにした状態で、信号線１
０６に設定する電位をアナログ的に変化させることで、駆動トランジスタ１０１のオンオ
フを制御する。つまり、発光素子１０４に電流が流れている時間をアナログ的に制御して
階調を表現することができる。
供給線１０５に電源電位Ｖｄｄを設定し、スイッチ１０３をオフにした状態で、信号線１
０６に設定する電位をアナログ的に変化させることで、駆動トランジスタ１０１のオンオ
フを制御する。つまり、発光素子１０４に電流が流れている時間をアナログ的に制御して
階調を表現することができる。
画素の発光期間において、信号線１０６に設定する電位について説明する。信号線１０６
に設定する電位は周期的に変化する波形のアナログ電位を用いることができる。なお、こ
のアナログ電位とは時間とともに連続的に変化する電位である。そして、好ましくはビデ
オ信号に相当するアナログ信号電位のとりうる範囲の最低電位から最高電位へ連続的に変
化する電位、若しくは最高電位から最低電位へ連続的に変化する電位、又は最低電位と最
高電位との間をくり返し連続的に変化する電位とする。
に設定する電位は周期的に変化する波形のアナログ電位を用いることができる。なお、こ
のアナログ電位とは時間とともに連続的に変化する電位である。そして、好ましくはビデ
オ信号に相当するアナログ信号電位のとりうる範囲の最低電位から最高電位へ連続的に変
化する電位、若しくは最高電位から最低電位へ連続的に変化する電位、又は最低電位と最
高電位との間をくり返し連続的に変化する電位とする。
例えば、発光期間には、信号線１０６に低電位から高電位にアナログ的に変化する電位を
設定する。一例として、図４３（ａ）の波形４３０１のように直線的に電位が上昇するよ
うにしても良い。なお、このような波形をのこぎり波ともいう。
設定する。一例として、図４３（ａ）の波形４３０１のように直線的に電位が上昇するよ
うにしても良い。なお、このような波形をのこぎり波ともいう。
また、高電位から低電位へアナログ的に変化する電位を設定しても良い。例えば、波形４
３０２のように直線的に電位が下降するようにしても良い。
３０２のように直線的に電位が下降するようにしても良い。
また、それらを組み合わせた波形でも良い。つまり、一例として、波形４３０３のように
低電位から高電位へ直線的に上昇し、高電位から低電位へ下降するような電位を設定して
も良い。なお、以下このような波形４３０３を三角波電位という。または、波形４３０４
のように高電位から低電位へ直線的に下降し、低電位から高電位へ直線的に上昇するよう
な三角波電位を設定しても良い。
低電位から高電位へ直線的に上昇し、高電位から低電位へ下降するような電位を設定して
も良い。なお、以下このような波形４３０３を三角波電位という。または、波形４３０４
のように高電位から低電位へ直線的に下降し、低電位から高電位へ直線的に上昇するよう
な三角波電位を設定しても良い。
また、信号線１０６に設定する電位は直線的な変化でなくとも良い。波形４３０５のよう
に全波整流回路の出力波形の１周期に相当する波形の電位を設定しても良いし、波形４３
０６のような電位を設定しても良い。
に全波整流回路の出力波形の１周期に相当する波形の電位を設定しても良いし、波形４３
０６のような電位を設定しても良い。
このような波形にすることにより、ビデオ信号に対する発光時間を自由に設定することが
できる。よって、ガンマ補正などを行うことも可能となる。
できる。よって、ガンマ補正などを行うことも可能となる。
また、画素の発光期間において、上記の波形４３０１、波形４３０２、波形４３０３、波
形４３０４、波形４３０５または波形４３０６のパルスを複数連続して設定しても良い。
一例として、波形４３０７に示すように、波形４３０１のパルスを画素の発光期間におい
て、二回連続して設定しても良い。
形４３０４、波形４３０５または波形４３０６のパルスを複数連続して設定しても良い。
一例として、波形４３０７に示すように、波形４３０１のパルスを画素の発光期間におい
て、二回連続して設定しても良い。
このようにすることにより、発光時間を１フレーム内で分散させることができる。その結
果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することが
できる。
果、フレーム周波数が見かけ上は向上したようになり、画面のちらつきを防止することが
できる。
続いて画素部に図１の画素構成を有する表示装置について図２を用いて説明する。図２の
表示装置は、電位供給線駆動回路２０１、走査線駆動回路２０２、信号線駆動回路２０３
、画素部２０４を有し、画素部２０４は画素２０５を複数備えている。行方向に配置され
た走査線（Ｒｅｓｅｔ ｌｉｎｅ）Ｒ１～Ｒｍ及び電位供給線（Ｉｌｌｕｍｉｎａｔｉｏ
ｎ ｌｉｎｅ）Ｉ１～Ｉｍと列方向に配置された信号線（Ｄａｔａ ｌｉｎｅ）Ｄ１～Ｄ
ｎに対応して画素２０５がマトリクスに配置されている。
表示装置は、電位供給線駆動回路２０１、走査線駆動回路２０２、信号線駆動回路２０３
、画素部２０４を有し、画素部２０４は画素２０５を複数備えている。行方向に配置され
た走査線（Ｒｅｓｅｔ ｌｉｎｅ）Ｒ１～Ｒｍ及び電位供給線（Ｉｌｌｕｍｉｎａｔｉｏ
ｎ ｌｉｎｅ）Ｉ１～Ｉｍと列方向に配置された信号線（Ｄａｔａ ｌｉｎｅ）Ｄ１～Ｄ
ｎに対応して画素２０５がマトリクスに配置されている。
画素２０５は駆動トランジスタ２０６と、容量素子２０７と、スイッチ２０８と、発光素
子２０９と、走査線Ｒｉ（Ｒ１～Ｒｍのうちいずれか一つ）と、電位供給線Ｉｉ（Ｉ１～
Ｉｍのうちいずれか一つ）と、信号線Ｄｊ（Ｄ１～Ｄｎのうちいずれか一つ）とを有して
いる。なお、駆動トランジスタ２０６にはＰチャネル型トランジスタを用いている。なお
、画素２０５は画素部２０４に複数配置された画素の一画素を示している。
子２０９と、走査線Ｒｉ（Ｒ１～Ｒｍのうちいずれか一つ）と、電位供給線Ｉｉ（Ｉ１～
Ｉｍのうちいずれか一つ）と、信号線Ｄｊ（Ｄ１～Ｄｎのうちいずれか一つ）とを有して
いる。なお、駆動トランジスタ２０６にはＰチャネル型トランジスタを用いている。なお
、画素２０５は画素部２０４に複数配置された画素の一画素を示している。
駆動トランジスタ２０６の第１端子（ソース端子又はドレイン端子）は電位供給線Ｉｉと
接続され、ゲート端子は容量素子２０７を介して信号線Ｄｊと接続され、第２端子（ソー
ス端子又はドレイン端子）は発光素子２０９の陽極（画素電極）と接続されている。なお
、電位供給線Ｉ１～Ｉｍには、発光期間において、発光素子２０９に所望の電流を流すた
めの電源電位Ｖｄｄが設定される。
接続され、ゲート端子は容量素子２０７を介して信号線Ｄｊと接続され、第２端子（ソー
ス端子又はドレイン端子）は発光素子２０９の陽極（画素電極）と接続されている。なお
、電位供給線Ｉ１～Ｉｍには、発光期間において、発光素子２０９に所望の電流を流すた
めの電源電位Ｖｄｄが設定される。
また、駆動トランジスタ２０６のゲート端子と第２端子（ソース端子又はドレイン端子）
はスイッチ２０８を介して接続されている。よってスイッチ２０８がオンしているときに
は駆動トランジスタ２０６のゲート端子と第２端子（ソース端子又はドレイン端子）は導
通される。そして、スイッチ２０８がオフすると、駆動トランジスタ２０６のゲート端子
と第２端子（ソース端子又はドレイン端子）は非導通となり、その瞬間の駆動トランジス
タ２０６のゲート端子（又は第２端子）と信号線Ｄｊとの電位差（電圧）を容量素子２０
７は保持することができる。また、発光素子２０９の陰極（Ｃａｔｈｏｄｅ）２１０は低
電源電位Ｖｓｓが設定されている。なお、低電源電位とは電源電位Ｖｄｄより低い電位で
ある。
はスイッチ２０８を介して接続されている。よってスイッチ２０８がオンしているときに
は駆動トランジスタ２０６のゲート端子と第２端子（ソース端子又はドレイン端子）は導
通される。そして、スイッチ２０８がオフすると、駆動トランジスタ２０６のゲート端子
と第２端子（ソース端子又はドレイン端子）は非導通となり、その瞬間の駆動トランジス
タ２０６のゲート端子（又は第２端子）と信号線Ｄｊとの電位差（電圧）を容量素子２０
７は保持することができる。また、発光素子２０９の陰極（Ｃａｔｈｏｄｅ）２１０は低
電源電位Ｖｓｓが設定されている。なお、低電源電位とは電源電位Ｖｄｄより低い電位で
ある。
なお、電位供給線駆動回路２０１及び走査線駆動回路２０２は左右に配置してあるがこれ
に限定されない。片側にまとめて配置しても良い。
に限定されない。片側にまとめて配置しても良い。
また、電位供給線Ｉ１～Ｉｍに設定する電源電位はＶｄｄに限られず、例えば、ＲＧＢの
色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に設定す
る電源電位の値を変えても良い。
色要素からなるフルカラー表示の場合には、ＲＧＢのそれぞれの色要素の画素毎に設定す
る電源電位の値を変えても良い。
つまり、画素の一行毎にＲ、Ｇ、Ｂの色要素毎の電位供給線を設けて、それぞれの色要素
の列の画素は、その駆動トランジスタの第１端子（ソース端子又はドレイン端子）をそれ
ぞれの行の色要素毎の電位供給線に接続する。ここで、色要素の画素毎に発光素子に印加
する電圧を変える場合について図４８を用いて説明する。
の列の画素は、その駆動トランジスタの第１端子（ソース端子又はドレイン端子）をそれ
ぞれの行の色要素毎の電位供給線に接続する。ここで、色要素の画素毎に発光素子に印加
する電圧を変える場合について図４８を用いて説明する。
図４８は、図２の画素部２０４の一部を示した図である。図４８に示す画素４８０１は電
位供給線以外は図２の画素２０５と同じ構成であるため、それぞれの画素を構成する駆動
トランジスタ、容量素子、スイッチ、発光素子の符号を省略してある。よって、画素４８
０１を構成するこれらの素子の符号は図２及びその説明を参照されたい。図４８において
、ｉ行目（１～ｍ行のいずれか一）の画素４８０１は電位供給線Ｉｒｉ、Ｉｇｉ、Ｉｂｉ
を有している。そして、Ｒの色要素の列の画素４８０１は、駆動トランジスタ２０６の第
１端子がＩｒｉに接続され、Ｇの色要素の列の画素４８０１は、駆動トランジスタ２０６
の第１端子がＩｇｉに接続され、Ｂの色要素の列の画素４８０１は、駆動トランジスタ２
０６の第１端子がＩｂｉに接続されている。電位供給線Ｉｒｉには発光期間にＲの色要素
の列の画素の発光素子２０９に所望の電流を流すための電位Ｖｄｄ１が設定される。電位
供給線Ｉｇｉには発光期間にＧの色要素の列の画素の発光素子２０９に所望の電流を流す
ための電位Ｖｄｄ２が設定される。電位供給線Ｉｂｉには発光期間にＢの色要素の列の画
素の発光素子２０９に所望の電流を流すための電位Ｖｄｄ３が設定される。こうして、色
要素毎に画素４８０１の発光素子２０９に印加する電圧を設定することができる。
位供給線以外は図２の画素２０５と同じ構成であるため、それぞれの画素を構成する駆動
トランジスタ、容量素子、スイッチ、発光素子の符号を省略してある。よって、画素４８
０１を構成するこれらの素子の符号は図２及びその説明を参照されたい。図４８において
、ｉ行目（１～ｍ行のいずれか一）の画素４８０１は電位供給線Ｉｒｉ、Ｉｇｉ、Ｉｂｉ
を有している。そして、Ｒの色要素の列の画素４８０１は、駆動トランジスタ２０６の第
１端子がＩｒｉに接続され、Ｇの色要素の列の画素４８０１は、駆動トランジスタ２０６
の第１端子がＩｇｉに接続され、Ｂの色要素の列の画素４８０１は、駆動トランジスタ２
０６の第１端子がＩｂｉに接続されている。電位供給線Ｉｒｉには発光期間にＲの色要素
の列の画素の発光素子２０９に所望の電流を流すための電位Ｖｄｄ１が設定される。電位
供給線Ｉｇｉには発光期間にＧの色要素の列の画素の発光素子２０９に所望の電流を流す
ための電位Ｖｄｄ２が設定される。電位供給線Ｉｂｉには発光期間にＢの色要素の列の画
素の発光素子２０９に所望の電流を流すための電位Ｖｄｄ３が設定される。こうして、色
要素毎に画素４８０１の発光素子２０９に印加する電圧を設定することができる。
次に、図２及び図３を用いて本発明の表示装置の動作原理について説明する。図３は図２
における表示装置の画素部２０４のある画素列（ｊ列目）のタイミングチャートを示す図
である。なお、画素部２０４に複数配置されたそれぞれの画素は、画素２０５と同様の構
成であるため、それぞれの画素の駆動トランジスタ、容量素子、スイッチ、発光素子は画
素２０５と同様の符号を用いて説明する。
における表示装置の画素部２０４のある画素列（ｊ列目）のタイミングチャートを示す図
である。なお、画素部２０４に複数配置されたそれぞれの画素は、画素２０５と同様の構
成であるため、それぞれの画素の駆動トランジスタ、容量素子、スイッチ、発光素子は画
素２０５と同様の符号を用いて説明する。
図３に示すように、書き込み期間には画素の信号線Ｄｊ（ｊ列目のＤａｔａ ｌｉｎｅ）
にアナログ信号電位が入力されている。そして、ｉ行目の画素の書き込み時間Ｔｉに、走
査線Ｒｉ（ｉ行目のＲｅｓｅｔ ｌｉｎｅ）と電位供給線Ｉｉ（ｉ行目のＩｌｌｕｍｉｎ
ａｔｉｏｎ ｌｉｎｅ）にパルス信号が入力されると、ｉ行目の画素のスイッチ２０８が
オンし、駆動トランジスタ２０６の第１端子（ソース端子又はドレイン端子）には電位供
給線Ｉｉからの電源電位Ｖｄｄが設定され、容量素子２０７、駆動トランジスタ２０６及
び発光素子２０９に電流が流れる。
にアナログ信号電位が入力されている。そして、ｉ行目の画素の書き込み時間Ｔｉに、走
査線Ｒｉ（ｉ行目のＲｅｓｅｔ ｌｉｎｅ）と電位供給線Ｉｉ（ｉ行目のＩｌｌｕｍｉｎ
ａｔｉｏｎ ｌｉｎｅ）にパルス信号が入力されると、ｉ行目の画素のスイッチ２０８が
オンし、駆動トランジスタ２０６の第１端子（ソース端子又はドレイン端子）には電位供
給線Ｉｉからの電源電位Ｖｄｄが設定され、容量素子２０７、駆動トランジスタ２０６及
び発光素子２０９に電流が流れる。
そして、容量素子２０７では電荷の蓄積若しくは放電が行われる。つまり、容量素子２０
７にもともと蓄積されていた電荷と信号線Ｄｊ（Ｄａｔａ ｌｉｎｅ）に設定された電位
（Ｖａ）との関係で電荷の蓄積か放電のどちらかが起きる。
７にもともと蓄積されていた電荷と信号線Ｄｊ（Ｄａｔａ ｌｉｎｅ）に設定された電位
（Ｖａ）との関係で電荷の蓄積か放電のどちらかが起きる。
やがて、容量素子２０７に電流が流れなくなり、駆動トランジスタ２０６及び発光素子２
０９に流れる電流が一定となる。このとき、完全に定常状態にならなくてもよい。駆動ト
ランジスタ２０６のオンオフを制御するのに必要なゲート電位が取得できれば良い。好ま
しくは、このとき駆動トランジスタ２０６は飽和領域で動作するようになっていると良い
。
０９に流れる電流が一定となる。このとき、完全に定常状態にならなくてもよい。駆動ト
ランジスタ２０６のオンオフを制御するのに必要なゲート電位が取得できれば良い。好ま
しくは、このとき駆動トランジスタ２０６は飽和領域で動作するようになっていると良い
。
その後、スイッチ２０８をオフにする。すると、容量素子２０７は駆動トランジスタ２０
６のオンオフを制御するのに必要なゲート端子の電位と、スイッチ２０８をオフにした瞬
間の信号線Ｄｊ（Ｄａｔａ ｌｉｎｅ）に設定されているアナログ信号電位との電位差を
保持する。
６のオンオフを制御するのに必要なゲート端子の電位と、スイッチ２０８をオフにした瞬
間の信号線Ｄｊ（Ｄａｔａ ｌｉｎｅ）に設定されているアナログ信号電位との電位差を
保持する。
また、スイッチ２０８をオフにしたと同時若しくはその後、電位供給線Ｉｉ（Ｉｌｌｕｍ
ｉｎａｔｉｏｎ ｌｉｎｅ）の信号がＨレベル（電源電位Ｖｄｄ）からＬレベルに立ち下
がるようにする。そして、その後の書き込み期間において、駆動トランジスタ２０６がオ
ンしているときにも発光素子２０９に印加される電圧が発光素子２０９のしきい値電圧以
下となるようにする。つまり、他の行の画素の信号書き込み時間にｉ行目の画素の発光素
子２０９が発光しないようにする。
ｉｎａｔｉｏｎ ｌｉｎｅ）の信号がＨレベル（電源電位Ｖｄｄ）からＬレベルに立ち下
がるようにする。そして、その後の書き込み期間において、駆動トランジスタ２０６がオ
ンしているときにも発光素子２０９に印加される電圧が発光素子２０９のしきい値電圧以
下となるようにする。つまり、他の行の画素の信号書き込み時間にｉ行目の画素の発光素
子２０９が発光しないようにする。
つまり、ｉ行目の画素の書き込み時間において、駆動トランジスタ２０６のオンオフを制
御するのに必要なゲート端子の電位を取得するための間は、走査線Ｒｉ（Ｒｅｓｅｔ ｌ
ｉｎｅ）と電位供給線Ｉｉ（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）の信号はＨレベルと
し、駆動トランジスタ２０６のオンオフを制御するのに必要なゲート端子の電位を取得後
に、走査線Ｒｉ（Ｒｅｓｅｔ ｌｉｎｅ）と電位供給線Ｉｉ（Ｉｌｌｕｍｉｎａｔｉｏｎ
ｌｉｎｅ）の信号を同時にＬレベルに立ち下がるようにするか、若しくは走査線Ｒｉ（
Ｒｅｓｅｔ ｌｉｎｅ）の信号がＬレベルに立ち下がった後、電位供給線Ｉｉ（Ｉｌｌｕ
ｍｉｎａｔｉｏｎ ｌｉｎｅ）の信号をＬレベルに立ち下がるようにする。また、もちろ
んｉ行目の画素への信号書き込み時間Ｔｉとなる以前の画素への信号書き込み期間におい
ても、走査線Ｒｉ（Ｒｅｓｅｔ ｌｉｎｅ）と電位供給線Ｉｉ（Ｉｌｌｕｍｉｎａｔｉｏ
ｎ ｌｉｎｅ）の信号はＬレベルとしておく。
御するのに必要なゲート端子の電位を取得するための間は、走査線Ｒｉ（Ｒｅｓｅｔ ｌ
ｉｎｅ）と電位供給線Ｉｉ（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）の信号はＨレベルと
し、駆動トランジスタ２０６のオンオフを制御するのに必要なゲート端子の電位を取得後
に、走査線Ｒｉ（Ｒｅｓｅｔ ｌｉｎｅ）と電位供給線Ｉｉ（Ｉｌｌｕｍｉｎａｔｉｏｎ
ｌｉｎｅ）の信号を同時にＬレベルに立ち下がるようにするか、若しくは走査線Ｒｉ（
Ｒｅｓｅｔ ｌｉｎｅ）の信号がＬレベルに立ち下がった後、電位供給線Ｉｉ（Ｉｌｌｕ
ｍｉｎａｔｉｏｎ ｌｉｎｅ）の信号をＬレベルに立ち下がるようにする。また、もちろ
んｉ行目の画素への信号書き込み時間Ｔｉとなる以前の画素への信号書き込み期間におい
ても、走査線Ｒｉ（Ｒｅｓｅｔ ｌｉｎｅ）と電位供給線Ｉｉ（Ｉｌｌｕｍｉｎａｔｉｏ
ｎ ｌｉｎｅ）の信号はＬレベルとしておく。
こうして、ｉ行目の画素の書き込み時間Ｔｉには、ｉ行目ｊ列の画素に信号線Ｄｊ（Ｄａ
ｔａ ｌｉｎｅ）からビデオ信号が書き込まれる。そして、ｉ行目の画素の書き込み時間
Ｔｉには、各画素列毎にそれぞれの信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）からそれぞ
れのアナログ信号電位が入力され、各列のｉ行目の画素にビデオ信号が書き込まれる。
ｔａ ｌｉｎｅ）からビデオ信号が書き込まれる。そして、ｉ行目の画素の書き込み時間
Ｔｉには、各画素列毎にそれぞれの信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）からそれぞ
れのアナログ信号電位が入力され、各列のｉ行目の画素にビデオ信号が書き込まれる。
次に、ｉ＋１行目の画素への信号書き込み時間Ｔｉ＋１には、走査線Ｒｉ＋１（Ｒｅｓｅ
ｔ ｌｉｎｅ）と電位供給線Ｉｉ＋１（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）にパルス
信号が入力され、ｉ＋１行目ｊ列の画素の信号線Ｄｊ（Ｄａｔａ ｌｉｎｅ）には電位（
Ｖｂ）が入力され、ｉ＋１行目ｊ列の画素にビデオ信号が書き込まれる。なお、このとき
、各画素列毎にそれぞれの信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）からそれぞれのアナ
ログ信号電位が入力され、各列のｉ＋１行目の画素にもビデオ信号が書き込まれる。
ｔ ｌｉｎｅ）と電位供給線Ｉｉ＋１（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）にパルス
信号が入力され、ｉ＋１行目ｊ列の画素の信号線Ｄｊ（Ｄａｔａ ｌｉｎｅ）には電位（
Ｖｂ）が入力され、ｉ＋１行目ｊ列の画素にビデオ信号が書き込まれる。なお、このとき
、各画素列毎にそれぞれの信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）からそれぞれのアナ
ログ信号電位が入力され、各列のｉ＋１行目の画素にもビデオ信号が書き込まれる。
このように、画素の各行の走査線Ｒ１～Ｒｍ（Ｒｅｓｅｔ ｌｉｎｅ）と電位供給線Ｉ１
～Ｉｍ（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）にパルス信号が入力されて、それぞれの
画素にビデオ信号が書き込まれると１フレーム期間の画素部２０４への信号書き込み期間
が終了する。
～Ｉｍ（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）にパルス信号が入力されて、それぞれの
画素にビデオ信号が書き込まれると１フレーム期間の画素部２０４への信号書き込み期間
が終了する。
続いて、発光期間には、全行の画素２０５の駆動トランジスタ２０６の第１端子（ソース
端子又はドレイン端子）に電源電位Ｖｄｄを設定するため、図３に示すように電位供給線
Ｉ１～Ｉｍ（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）にＨレベル（Ｖｄｄ）の信号を入力
する。また、信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）には三角波電位を設定する。する
と、ｉ行目ｊ列の画素は信号線Ｄｊ（Ｄａｔａ ｌｉｎｅ）がＶａより高い電位であると
きには発光素子２０９は非発光の状態を維持し、信号線Ｄｊ（Ｄａｔａ ｌｉｎｅ）がＶ
ａより低い電位の間（Ｔａ）は発光素子２０９は発光する。また、ｉ＋１行目ｊ列の画素
も同様に、期間（Ｔｂ）の間は発光素子２０９が発光する。
端子又はドレイン端子）に電源電位Ｖｄｄを設定するため、図３に示すように電位供給線
Ｉ１～Ｉｍ（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）にＨレベル（Ｖｄｄ）の信号を入力
する。また、信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）には三角波電位を設定する。する
と、ｉ行目ｊ列の画素は信号線Ｄｊ（Ｄａｔａ ｌｉｎｅ）がＶａより高い電位であると
きには発光素子２０９は非発光の状態を維持し、信号線Ｄｊ（Ｄａｔａ ｌｉｎｅ）がＶ
ａより低い電位の間（Ｔａ）は発光素子２０９は発光する。また、ｉ＋１行目ｊ列の画素
も同様に、期間（Ｔｂ）の間は発光素子２０９が発光する。
なお、画素への信号書き込み期間が終了した後、ビデオ信号が書き込まれたアナログ信号
電位より高い電位が信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）に設定されている間はその
画素の発光素子２０９は発光せず、信号が書き込まれた際のアナログ信号電位より低くな
るとその画素の発光素子２０９が発光する原理については、図１の画素構成を用いて説明
したとおりなのでここでは説明を省略する。
電位より高い電位が信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）に設定されている間はその
画素の発光素子２０９は発光せず、信号が書き込まれた際のアナログ信号電位より低くな
るとその画素の発光素子２０９が発光する原理については、図１の画素構成を用いて説明
したとおりなのでここでは説明を省略する。
このように、発光期間においては、全画素の信号線Ｄ１～Ｄｎに三角波電位が設定され、
それぞれ書き込み期間にビデオ信号が書き込まれた際のアナログ信号電位にしたがって発
光素子２０９の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。
それぞれ書き込み期間にビデオ信号が書き込まれた際のアナログ信号電位にしたがって発
光素子２０９の発光時間が設定される。こうして、アナログ時間階調表示が可能となる。
なお、発光素子２０９の発光・非発光を制御する駆動トランジスタ２０６のオンオフは、
上述したように、書き込み期間に信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）に設定された
アナログ信号電位が、発光期間に信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）に入力される
三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆
動トランジスタ２０６の特性のバラツキの影響を受けることが少なく駆動トランジスタ２
０６のオンオフを制御することができる。つまり、画素毎の発光のバラツキを改善するこ
とができる。
上述したように、書き込み期間に信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）に設定された
アナログ信号電位が、発光期間に信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）に入力される
三角波電位より高いか低いかで決まり、デジタル的に制御することができる。よって、駆
動トランジスタ２０６の特性のバラツキの影響を受けることが少なく駆動トランジスタ２
０６のオンオフを制御することができる。つまり、画素毎の発光のバラツキを改善するこ
とができる。
なお、発光期間において、信号線Ｄ１～Ｄｎ（Ｄａｔａ ｌｉｎｅ）に設定する電位は、
図４３（ａ）、（ｂ）、（ｃ）、（ｄ）（ｅ）、（ｆ）、（ｇ）で示したように、波形４
３０１、波形４３０２、波形４３０３、波形４３０４、波形４３０５、波形４３０６若し
くは波形４３０７、又はこれらの波形を複数連続して設定しても良い。
図４３（ａ）、（ｂ）、（ｃ）、（ｄ）（ｅ）、（ｆ）、（ｇ）で示したように、波形４
３０１、波形４３０２、波形４３０３、波形４３０４、波形４３０５、波形４３０６若し
くは波形４３０７、又はこれらの波形を複数連続して設定しても良い。
これらの波形を連続して設定することにより、発光時間を１フレーム内で分散させること
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
なお、陰極２１０（Ｃａｔｈｏｄｅ）に設定される低電源電位は、画素への信号書き込み
期間と発光期間とで電位を異なるようにしても良い。図３に示すように、画素への信号書
き込み期間における陰極２１０（Ｃａｔｈｏｄｅ）の電位を発光期間における陰極２１０
（Ｃａｔｈｏｄｅ）の電位より高くしておくとよい。つまり、画素への信号書き込み期間
における陰極２１０（Ｃａｔｈｏｄｅ）の電位をＶｓｓ２とし、発光期間における陰極２
１０（Ｃａｔｈｏｄｅ）の電位をＶｓｓとする。そして、このときＶｄｄ＞Ｖｓｓ２＞Ｖ
ｓｓとする。例えばＶｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
期間と発光期間とで電位を異なるようにしても良い。図３に示すように、画素への信号書
き込み期間における陰極２１０（Ｃａｔｈｏｄｅ）の電位を発光期間における陰極２１０
（Ｃａｔｈｏｄｅ）の電位より高くしておくとよい。つまり、画素への信号書き込み期間
における陰極２１０（Ｃａｔｈｏｄｅ）の電位をＶｓｓ２とし、発光期間における陰極２
１０（Ｃａｔｈｏｄｅ）の電位をＶｓｓとする。そして、このときＶｄｄ＞Ｖｓｓ２＞Ｖ
ｓｓとする。例えばＶｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
このように、画素への信号書き込み期間に陰極２１０（Ｃａｔｈｏｄｅ）の電位を発光期
間よりも高くしておくことで、画素への信号書き込み期間における消費電力を低減するこ
とができる。
間よりも高くしておくことで、画素への信号書き込み期間における消費電力を低減するこ
とができる。
また、陰極２１０（Ｃａｔｈｏｄｅ）の電位を適宜設定することにより画素の信号書き込
み期間において容量素子２０７に信号を書き込む際の駆動トランジスタ２０６のゲートソ
ース間電圧Ｖｇｓをしきい値電圧Ｖｔｈにすることができる。つまり、信号線Ｄ１～Ｄｎ
に設定されるアナログ信号電位と、駆動トランジスタ２０６の第１端子に電源電位Ｖｄｄ
が設定されているときに駆動トランジスタ２０６のゲートソース間電圧Ｖｇｓがしきい値
電圧Ｖｔｈとなるゲート電位との電位差をそれぞれの画素２０５の容量素子２０７は保持
することができる。このように陰極２１０（Ｃａｔｈｏｄｅ）の電位を設定すると、画素
への信号書き込み期間において、発光素子２０９にほとんど電流を流すことなく信号を書
き込むことができる。よって、さらなる消費電力の低減を図ることが可能となる。
み期間において容量素子２０７に信号を書き込む際の駆動トランジスタ２０６のゲートソ
ース間電圧Ｖｇｓをしきい値電圧Ｖｔｈにすることができる。つまり、信号線Ｄ１～Ｄｎ
に設定されるアナログ信号電位と、駆動トランジスタ２０６の第１端子に電源電位Ｖｄｄ
が設定されているときに駆動トランジスタ２０６のゲートソース間電圧Ｖｇｓがしきい値
電圧Ｖｔｈとなるゲート電位との電位差をそれぞれの画素２０５の容量素子２０７は保持
することができる。このように陰極２１０（Ｃａｔｈｏｄｅ）の電位を設定すると、画素
への信号書き込み期間において、発光素子２０９にほとんど電流を流すことなく信号を書
き込むことができる。よって、さらなる消費電力の低減を図ることが可能となる。
また、本発明の画素構成は図１の構成に限られない。発光素子１０４とは逆向きに電流が
流れるときに印加されている電圧が順方向電圧となる発光素子を用いて図４のような構成
とすることができる。なお、ここでは、一画素のみを図示しているが、表示装置の画素部
は実際には行方向と列方向にマトリクスに複数の画素が配置されている。
流れるときに印加されている電圧が順方向電圧となる発光素子を用いて図４のような構成
とすることができる。なお、ここでは、一画素のみを図示しているが、表示装置の画素部
は実際には行方向と列方向にマトリクスに複数の画素が配置されている。
画素は駆動トランジスタ４０１と、容量素子４０２と、スイッチ４０３と、発光素子４０
４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）４０５と、信号線（Ｄａｔａ
ｌｉｎｅ）４０６と、走査線（Ｒｅｓｅｔ ｌｉｎｅ）４０７とを有している。なお、
駆動トランジスタ４０１にはＮチャネル型トランジスタを用いている。
４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）４０５と、信号線（Ｄａｔａ
ｌｉｎｅ）４０６と、走査線（Ｒｅｓｅｔ ｌｉｎｅ）４０７とを有している。なお、
駆動トランジスタ４０１にはＮチャネル型トランジスタを用いている。
駆動トランジスタ４０１の第１端子（ソース端子又はドレイン端子）は電位供給線４０５
と接続され、ゲート端子は容量素子４０２を介して信号線４０６と接続され、第２端子（
ソース端子又はドレイン端子）は発光素子４０４の陰極と接続されている。また、駆動ト
ランジスタ４０１のゲート端子と第２端子（ソース端子又はドレイン端子）はスイッチ４
０３を介して接続されている。よって、スイッチ４０３がオンしているときには駆動トラ
ンジスタ４０１のゲート端子と第２端子（ソース端子又はドレイン端子）は導通する。そ
して、スイッチ４０３がオフすると、駆動トランジスタ４０１のゲート端子と第２端子（
ソース端子又はドレイン端子）は非導通となり、その瞬間の駆動トランジスタ４０１のゲ
ート端子（若しくは第２端子）と信号線４０６との電位差（電圧）を容量素子４０２は保
持することができる。なお、発光素子４０４の陽極（Ａｎｏｄｅ）４０８はＶｄｄの電位
が設定されている。なお、Ｖｄｄとは、高電位側の電源電位であり、画素の発光期間に電
位供給線４０５に設定される電位を低電源電位ＶｓｓとするとＶｄｄ＞Ｖｓｓを満たす電
位である。
と接続され、ゲート端子は容量素子４０２を介して信号線４０６と接続され、第２端子（
ソース端子又はドレイン端子）は発光素子４０４の陰極と接続されている。また、駆動ト
ランジスタ４０１のゲート端子と第２端子（ソース端子又はドレイン端子）はスイッチ４
０３を介して接続されている。よって、スイッチ４０３がオンしているときには駆動トラ
ンジスタ４０１のゲート端子と第２端子（ソース端子又はドレイン端子）は導通する。そ
して、スイッチ４０３がオフすると、駆動トランジスタ４０１のゲート端子と第２端子（
ソース端子又はドレイン端子）は非導通となり、その瞬間の駆動トランジスタ４０１のゲ
ート端子（若しくは第２端子）と信号線４０６との電位差（電圧）を容量素子４０２は保
持することができる。なお、発光素子４０４の陽極（Ａｎｏｄｅ）４０８はＶｄｄの電位
が設定されている。なお、Ｖｄｄとは、高電位側の電源電位であり、画素の発光期間に電
位供給線４０５に設定される電位を低電源電位ＶｓｓとするとＶｄｄ＞Ｖｓｓを満たす電
位である。
次に、図４に示す画素が、画素部にマトリクスに配置されたｉ行目ｊ列の画素である場合
として、その動作原理を図５に示すタイミングチャートを適宜用いて説明する。
として、その動作原理を図５に示すタイミングチャートを適宜用いて説明する。
画素への信号書き込み期間には、ｊ列目の画素には図５に示すように、信号線（Ｄａｔａ
ｌｉｎｅ）４０６にアナログ信号電位が設定される。このアナログ信号電位がビデオ信
号に相当する。そして、ｉ行目の画素へビデオ信号を書き込む際（書き込み時間Ｔｉ）に
は、走査線（Ｒｅｓｅｔ ｌｉｎｅ）４０７にＨレベルの信号を入力してスイッチ４０３
をオンさせ、且つ電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ）４０５の電位を低電源電位Ｖ
ｓｓにし、駆動トランジスタ４０１の第１端子に低電源電位Ｖｓｓを設定する。すると、
駆動トランジスタ４０１及び発光素子４０４に電流が流れ、容量素子４０２には電荷の蓄
積又は放電が行われる。
ｌｉｎｅ）４０６にアナログ信号電位が設定される。このアナログ信号電位がビデオ信
号に相当する。そして、ｉ行目の画素へビデオ信号を書き込む際（書き込み時間Ｔｉ）に
は、走査線（Ｒｅｓｅｔ ｌｉｎｅ）４０７にＨレベルの信号を入力してスイッチ４０３
をオンさせ、且つ電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ）４０５の電位を低電源電位Ｖ
ｓｓにし、駆動トランジスタ４０１の第１端子に低電源電位Ｖｓｓを設定する。すると、
駆動トランジスタ４０１及び発光素子４０４に電流が流れ、容量素子４０２には電荷の蓄
積又は放電が行われる。
このとき、駆動トランジスタ４０１の第１端子はソース端子となり、第２端子はドレイン
端子となっている。そして、スイッチ４０３がオンになっている状態で駆動トランジスタ
４０１に流れる電流が増加すると、発光素子４０４に流れる電流も大きくなるため、発光
素子４０４での電圧降下は大きくなり、発光素子４０４の電極間の電位差は大きくなる。
つまり、発光素子４０４の陰極の電位は電位供給線４０５の電位に近づく。すると、駆動
トランジスタ４０１のゲート端子の電位も電位供給線４０５の電位に近づくため、駆動ト
ランジスタ４０１のゲート端子とソース端子の電位差が小さくなり、駆動トランジスタ４
０１に流れる電流は減少する。一方、発光素子４０４に流れる電流が小さくなると、発光
素子４０４での電圧降下は小さくなり、発光素子４０４の電極間の電位差は小さくなる。
つまり、発光素子４０４の陰極の電位は陽極４０８の電位に近づく。すると、駆動トラン
ジスタ４０１のゲート端子も陽極４０８の電位に近づくため、駆動トランジスタ４０１の
ゲート端子とソース端子の電位差が大きくなり、駆動トランジスタ４０１に流れる電流が
増加する。こうして、駆動トランジスタ４０１のゲート端子は駆動トランジスタ４０１に
一定の電流が流れるような電位に落ち着く。そして、そのときの駆動トランジスタ４０１
のゲート端子の電位と信号線４０６の電位との電位差分の電荷が容量素子４０２に蓄積さ
れる。
端子となっている。そして、スイッチ４０３がオンになっている状態で駆動トランジスタ
４０１に流れる電流が増加すると、発光素子４０４に流れる電流も大きくなるため、発光
素子４０４での電圧降下は大きくなり、発光素子４０４の電極間の電位差は大きくなる。
つまり、発光素子４０４の陰極の電位は電位供給線４０５の電位に近づく。すると、駆動
トランジスタ４０１のゲート端子の電位も電位供給線４０５の電位に近づくため、駆動ト
ランジスタ４０１のゲート端子とソース端子の電位差が小さくなり、駆動トランジスタ４
０１に流れる電流は減少する。一方、発光素子４０４に流れる電流が小さくなると、発光
素子４０４での電圧降下は小さくなり、発光素子４０４の電極間の電位差は小さくなる。
つまり、発光素子４０４の陰極の電位は陽極４０８の電位に近づく。すると、駆動トラン
ジスタ４０１のゲート端子も陽極４０８の電位に近づくため、駆動トランジスタ４０１の
ゲート端子とソース端子の電位差が大きくなり、駆動トランジスタ４０１に流れる電流が
増加する。こうして、駆動トランジスタ４０１のゲート端子は駆動トランジスタ４０１に
一定の電流が流れるような電位に落ち着く。そして、そのときの駆動トランジスタ４０１
のゲート端子の電位と信号線４０６の電位との電位差分の電荷が容量素子４０２に蓄積さ
れる。
こうしてｉ行目の画素へビデオ信号の書き込みが終了する。
このように駆動トランジスタ４０１及び発光素子４０４に流れる電流が一定となり、定常
状態となったところで、走査線（Ｒｅｓｅｔ ｌｉｎｅ）４０７の信号をＬレベルにし、
スイッチ４０３をオフさせる。すると、容量素子４０２は、スイッチ４０３がオフした瞬
間の信号線（Ｄａｔａ ｌｉｎｅ）４０６の電位と駆動トランジスタ４０１のゲート端子
（若しくはドレイン端子）との電位差Ｖｐ（電圧）を保持する。
状態となったところで、走査線（Ｒｅｓｅｔ ｌｉｎｅ）４０７の信号をＬレベルにし、
スイッチ４０３をオフさせる。すると、容量素子４０２は、スイッチ４０３がオフした瞬
間の信号線（Ｄａｔａ ｌｉｎｅ）４０６の電位と駆動トランジスタ４０１のゲート端子
（若しくはドレイン端子）との電位差Ｖｐ（電圧）を保持する。
画素への信号書き込み期間において、ｉ行目の画素へのビデオ信号の書き込み終了後、ｉ
行目の画素の電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）４０５に設定する電位
を、駆動トランジスタ４０１がオンしたとしても、発光素子４０４に印加される電圧が発
光素子４０４のしきい値電圧ＶＥＬ以下となるようにする。例えば、電位供給線４０５の
電位は、発光素子４０４陽極４０８の電位Ｖｄｄと同じ電位、或いはそれ以上にしても良
い。なお、この電位を電位供給線４０５に設定するタイミングはスイッチ４０３をオフに
するタイミングと同時か、それよりも後にする。
行目の画素の電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）４０５に設定する電位
を、駆動トランジスタ４０１がオンしたとしても、発光素子４０４に印加される電圧が発
光素子４０４のしきい値電圧ＶＥＬ以下となるようにする。例えば、電位供給線４０５の
電位は、発光素子４０４陽極４０８の電位Ｖｄｄと同じ電位、或いはそれ以上にしても良
い。なお、この電位を電位供給線４０５に設定するタイミングはスイッチ４０３をオフに
するタイミングと同時か、それよりも後にする。
続いて、ｉ＋１行目の画素の書き込み時間Ｔｉ＋１となり、同様にｉ＋１行目の画素にビ
デオ信号が書き込まれる。そして、全行の画素の書き込み時間が終了し、１フレーム分の
ビデオ信号が各画素に書き込まれると、画素への信号書き込み期間は終了する。
デオ信号が書き込まれる。そして、全行の画素の書き込み時間が終了し、１フレーム分の
ビデオ信号が各画素に書き込まれると、画素への信号書き込み期間は終了する。
なお、画素にビデオ信号が書き込まれ、駆動トランジスタ４０１の第１端子に接続された
電位供給線４０５に電源電位Ｖｓｓが設定されているときには、その画素にビデオ信号が
書き込まれた際に信号線４０６に設定されたアナログ信号電位を基準にして、信号線４０
６の電位の変動に従って駆動トランジスタ４０１のオンオフが制御されるようになる。つ
まり、信号線４０６の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込ま
れた際のアナログ信号電位以下のときには駆動トランジスタ４０１はオフし、画素にビデ
オ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ４０１はオ
ンする。
電位供給線４０５に電源電位Ｖｓｓが設定されているときには、その画素にビデオ信号が
書き込まれた際に信号線４０６に設定されたアナログ信号電位を基準にして、信号線４０
６の電位の変動に従って駆動トランジスタ４０１のオンオフが制御されるようになる。つ
まり、信号線４０６の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込ま
れた際のアナログ信号電位以下のときには駆動トランジスタ４０１はオフし、画素にビデ
オ信号が書き込まれた際のアナログ信号電位より高くなると駆動トランジスタ４０１はオ
ンする。
なぜなら、画素にビデオ信号が書き込まれると、容量素子４０２が電位差（Ｖｐ）を保持
するため、信号線４０６の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電
位以下のときには、駆動トランジスタ４０１のゲート端子の電位も、画素にビデオ信号が
書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ４０１はオフする。一
方、信号線４０６の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれ
た際のアナログ信号電位より高くなると、駆動トランジスタ４０１のゲート端子の電位も
、画素にビデオ信号が書き込まれた際のゲート端子の電位より高くなるため駆動トランジ
スタ４０１はオンする。
するため、信号線４０６の電位が、画素にビデオ信号が書き込まれた際のアナログ信号電
位以下のときには、駆動トランジスタ４０１のゲート端子の電位も、画素にビデオ信号が
書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ４０１はオフする。一
方、信号線４０６の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれ
た際のアナログ信号電位より高くなると、駆動トランジスタ４０１のゲート端子の電位も
、画素にビデオ信号が書き込まれた際のゲート端子の電位より高くなるため駆動トランジ
スタ４０１はオンする。
したがって、図５に示すように、画素の発光期間には、駆動トランジスタ４０１の第１端
子が接続された電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）４０５にＶｓｓを設
定し、走査線（Ｒｅｓｅｔ ｌｉｎｅ）４０７はＬレベルにしてスイッチ４０３をオフに
した状態で、信号線（Ｄａｔａ ｌｉｎｅ）４０６に三角波電位を設定して駆動トランジ
スタ４０１のオンオフを制御する。つまり、発光素子４０４の発光・非発光を制御する駆
動トランジスタ４０１のオンオフは、書き込み期間にＤａｔａ ｌｉｎｅ（信号線４０６
）に設定されたアナログ信号電位が、発光期間にＤａｔａ ｌｉｎｅ（信号線４０６）に
入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。
したがって、駆動トランジスタ４０１の特性のバラツキの影響を受けることが少なく駆動
トランジスタ４０１のオンオフを制御することができる。つまり、画素毎の発光のバラツ
キを改善することができる。
子が接続された電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）４０５にＶｓｓを設
定し、走査線（Ｒｅｓｅｔ ｌｉｎｅ）４０７はＬレベルにしてスイッチ４０３をオフに
した状態で、信号線（Ｄａｔａ ｌｉｎｅ）４０６に三角波電位を設定して駆動トランジ
スタ４０１のオンオフを制御する。つまり、発光素子４０４の発光・非発光を制御する駆
動トランジスタ４０１のオンオフは、書き込み期間にＤａｔａ ｌｉｎｅ（信号線４０６
）に設定されたアナログ信号電位が、発光期間にＤａｔａ ｌｉｎｅ（信号線４０６）に
入力される三角波電位より高いか低いかで決まり、デジタル的に制御することができる。
したがって、駆動トランジスタ４０１の特性のバラツキの影響を受けることが少なく駆動
トランジスタ４０１のオンオフを制御することができる。つまり、画素毎の発光のバラツ
キを改善することができる。
なお、画素の発光期間において、信号線（Ｄａｔａ ｌｉｎｅ）４０６に設定する電位は
周期的に変化する波形のアナログ電位を用いることができる。例えば、図４３（ａ）、（
ｂ）、（ｃ）、（ｄ）（ｅ）、（ｆ）、（ｇ）で示したように、波形４３０１、波形４３
０２、波形４３０３、波形４３０４、波形４３０５、波形４３０６若しくは波形４３０７
、又はこれらを複数連続して設定しても良い。
周期的に変化する波形のアナログ電位を用いることができる。例えば、図４３（ａ）、（
ｂ）、（ｃ）、（ｄ）（ｅ）、（ｆ）、（ｇ）で示したように、波形４３０１、波形４３
０２、波形４３０３、波形４３０４、波形４３０５、波形４３０６若しくは波形４３０７
、又はこれらを複数連続して設定しても良い。
これらの波形を連続して設定することにより、発光時間を１フレーム内で分散させること
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
また、図５に示すように、画素への信号書き込み期間にＡｎｏｄｅ（陽極４０８）の電位
を発光期間に設定するよりも低くしておくことで、画素への信号書き込み期間における消
費電力を低減することができる。
を発光期間に設定するよりも低くしておくことで、画素への信号書き込み期間における消
費電力を低減することができる。
また、本実施の形態に示した画素構成（図１、図２、図４など）は必要とするトランジス
タの数や配線の数が少なくてすむため、画素の開口率が向上し、高精細表示が可能となる
。
タの数や配線の数が少なくてすむため、画素の開口率が向上し、高精細表示が可能となる
。
また、開口率の高い画素と開口率の低い画素で、同様の光度を得る場合、開口率の高い画
素は、開口率が低い画素に比べて発光素子の輝度を低くすることができ、発光素子の信頼
性が向上する。特に、発光素子にＥＬ素子を用いている場合、ＥＬ素子の信頼性が向上す
る。
素は、開口率が低い画素に比べて発光素子の輝度を低くすることができ、発光素子の信頼
性が向上する。特に、発光素子にＥＬ素子を用いている場合、ＥＬ素子の信頼性が向上す
る。
また、一般にＰチャネル型トランジスタよりもＮチャネル型トランジスタの方が移動度μ
は大きい。よって、Ｐチャネル型トランジスタとＮチャネル型トランジスタとで同じ大き
さの電流を流すためにはＰチャネル型トランジスタのチャネル幅のチャネル長に対する比
の値Ｗ／ＬをＮチャネル型トランジスタのＷ／Ｌより大きくしなければならない。よって
、Ｎチャネル型トランジスタにすることにより、トランジスタサイズを小さくすることが
できる。よって、図４のような画素構成とすることで画素の開口率がさらに向上する。
は大きい。よって、Ｐチャネル型トランジスタとＮチャネル型トランジスタとで同じ大き
さの電流を流すためにはＰチャネル型トランジスタのチャネル幅のチャネル長に対する比
の値Ｗ／ＬをＮチャネル型トランジスタのＷ／Ｌより大きくしなければならない。よって
、Ｎチャネル型トランジスタにすることにより、トランジスタサイズを小さくすることが
できる。よって、図４のような画素構成とすることで画素の開口率がさらに向上する。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構成を示す。本実施の形態に示す画素構成は
、画素にビデオ信号を書き込む際に設定されるアナログ信号電位と、画素の点灯、非点灯
を制御するアナログ電位とを別の配線によって画素に設定する構成としている。
本実施の形態では、実施の形態１とは異なる構成を示す。本実施の形態に示す画素構成は
、画素にビデオ信号を書き込む際に設定されるアナログ信号電位と、画素の点灯、非点灯
を制御するアナログ電位とを別の配線によって画素に設定する構成としている。
まず、図５６を用いて本発明の表示装置の画素構成について詳細に説明する。画素は駆動
トランジスタ５６０１と、容量素子５６０２と、第１のスイッチ５６０３と、発光素子５
６０４と、電源線５６０５と、第２のスイッチ５６０６と、第３のスイッチ５６０７と、
走査線（Ｒｅｓｅｔ ｌｉｎｅ）５６０８と、第１の信号線（Ｄａｔａ１ ｌｉｎｅ）５
６０９と、第２の信号線（Ｄａｔａ２ ｌｉｎｅ）５６１０とを有している。なお、駆動
トランジスタ５６０１にはＰチャネル型トランジスタを用いている。
トランジスタ５６０１と、容量素子５６０２と、第１のスイッチ５６０３と、発光素子５
６０４と、電源線５６０５と、第２のスイッチ５６０６と、第３のスイッチ５６０７と、
走査線（Ｒｅｓｅｔ ｌｉｎｅ）５６０８と、第１の信号線（Ｄａｔａ１ ｌｉｎｅ）５
６０９と、第２の信号線（Ｄａｔａ２ ｌｉｎｅ）５６１０とを有している。なお、駆動
トランジスタ５６０１にはＰチャネル型トランジスタを用いている。
駆動トランジスタ５６０１の第１端子（ソース端子又はドレイン端子）は電源線５６０５
と接続され、ゲート端子は容量素子５６０２の一方の電極と接続され、容量素子５６０２
の他方の電極は、第２のスイッチ５６０６を介して第１の信号線５６０９と、第３のスイ
ッチ５６０７を介して第２の信号線５６１０と接続されている。また、駆動トランジスタ
５６０１のゲート端子と第２端子（ソース端子又はドレイン端子）は第１のスイッチ５６
０３を介して接続されている。なお、発光素子５６０４の陰極（Ｃａｔｈｏｄｅ）５６１
１はＶｓｓの電位が設定されている。なお、Ｖｓｓとは、電源線５６０５に設定される電
源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮ
Ｄ（グラウンド電位）としても良い。
と接続され、ゲート端子は容量素子５６０２の一方の電極と接続され、容量素子５６０２
の他方の電極は、第２のスイッチ５６０６を介して第１の信号線５６０９と、第３のスイ
ッチ５６０７を介して第２の信号線５６１０と接続されている。また、駆動トランジスタ
５６０１のゲート端子と第２端子（ソース端子又はドレイン端子）は第１のスイッチ５６
０３を介して接続されている。なお、発光素子５６０４の陰極（Ｃａｔｈｏｄｅ）５６１
１はＶｓｓの電位が設定されている。なお、Ｖｓｓとは、電源線５６０５に設定される電
源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮ
Ｄ（グラウンド電位）としても良い。
次に、図５６の画素構成の動作原理について図５７を用いて簡単に説明する。なお、図５
７に示すタイミングチャートは図５６に示す複数の画素がマトリクスに配置された表示装
置のｊ列目の画素列のタイミングチャートを示している。また、図５７に示すタイミング
チャートにおいて、走査線５６０８（Ｒｅｓｅｔ ｌｉｎｅ）の信号がＨレベルのときに
、第１のスイッチ５６０３がオンし、Ｌレベルのときにオフするものとする。
７に示すタイミングチャートは図５６に示す複数の画素がマトリクスに配置された表示装
置のｊ列目の画素列のタイミングチャートを示している。また、図５７に示すタイミング
チャートにおいて、走査線５６０８（Ｒｅｓｅｔ ｌｉｎｅ）の信号がＨレベルのときに
、第１のスイッチ５６０３がオンし、Ｌレベルのときにオフするものとする。
図５６の画素では、ビデオ信号に相当するアナログ信号電位が第１の信号線５６０９に設
定され、発光時間を制御するアナログ電位が第２の信号線５６１０に設定される。
定され、発光時間を制御するアナログ電位が第２の信号線５６１０に設定される。
なお、第２の信号線５３１０に設定される電位は、実施の形態１の図４３（ａ）、（ｂ）
、（ｃ）、（ｄ）（ｅ）、（ｆ）、（ｇ）で示したように、波形４３０１、波形４３０２
、波形４３０３、波形４３０４、波形４３０５、波形４３０６若しくは波形４３０７、又
はこれらを複数連続して設定しても良い。
、（ｃ）、（ｄ）（ｅ）、（ｆ）、（ｇ）で示したように、波形４３０１、波形４３０２
、波形４３０３、波形４３０４、波形４３０５、波形４３０６若しくは波形４３０７、又
はこれらを複数連続して設定しても良い。
これらの波形を連続して設定することにより、発光時間を１フレーム内で分散させること
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
なお、本実施の形態の画素構成を有する表示装置は、画素部の行毎に信号書き込み期間と
発光期間が設定される。つまり、画素部全体としては書き込み期間と発光期間が同時に進
行する。なお、各行毎の画素への信号書き込み期間を書き込み時間という。
発光期間が設定される。つまり、画素部全体としては書き込み期間と発光期間が同時に進
行する。なお、各行毎の画素への信号書き込み期間を書き込み時間という。
ここで、ｉ行目の画素の信号書き込み時間について説明する。図５に示すＴｉ期間がｉ行
目の画素の信号書き込み時間を示している。そして、Ｔｉ期間以外の間はｉ行目の画素は
発光期間となる。
目の画素の信号書き込み時間を示している。そして、Ｔｉ期間以外の間はｉ行目の画素は
発光期間となる。
まず、Ｔｉ期間には第２のスイッチ５６０６をオンにし、第３のスイッチ５６０７をオフ
にする。そして、走査線５６０８（Ｒｅｓｅｔ ｌｉｎｅ）は、期間ＴｉにはＨレベルの
信号を入力し、第１のスイッチ５６０３をオンにする。また、ｉ行目の画素の駆動トラン
ジスタ５６０１の第１端子（ソース端子又はドレイン端子）には電源線５６０５からの電
源電位Ｖｄｄが設定され、容量素子５６０２、駆動トランジスタ５６０１及び発光素子５
６０４に電流が流れる。そして、容量素子５６０２では電荷の蓄積若しくは放電が行われ
る。つまり、容量素子５６０２にもともと蓄積されていた電荷と第１の信号線５６０９（
Ｄａｔａ１ ｌｉｎｅ）に設定された電位との関係で電荷の蓄積か放電のどちらかが起き
る。そして、走査線５６０８（Ｒｅｓｅｔ ｌｉｎｅ）の信号がＨレベルからＬレベルに
立ち下がると、第１のスイッチ５６０３がオフする。第１のスイッチ５６０３がオフする
と、その瞬間の駆動トランジスタ５６０１のゲート端子の電位と第１の信号線５６０９の
電位との電位差を容量素子５６０２は保持する。
にする。そして、走査線５６０８（Ｒｅｓｅｔ ｌｉｎｅ）は、期間ＴｉにはＨレベルの
信号を入力し、第１のスイッチ５６０３をオンにする。また、ｉ行目の画素の駆動トラン
ジスタ５６０１の第１端子（ソース端子又はドレイン端子）には電源線５６０５からの電
源電位Ｖｄｄが設定され、容量素子５６０２、駆動トランジスタ５６０１及び発光素子５
６０４に電流が流れる。そして、容量素子５６０２では電荷の蓄積若しくは放電が行われ
る。つまり、容量素子５６０２にもともと蓄積されていた電荷と第１の信号線５６０９（
Ｄａｔａ１ ｌｉｎｅ）に設定された電位との関係で電荷の蓄積か放電のどちらかが起き
る。そして、走査線５６０８（Ｒｅｓｅｔ ｌｉｎｅ）の信号がＨレベルからＬレベルに
立ち下がると、第１のスイッチ５６０３がオフする。第１のスイッチ５６０３がオフする
と、その瞬間の駆動トランジスタ５６０１のゲート端子の電位と第１の信号線５６０９の
電位との電位差を容量素子５６０２は保持する。
こうして、ｉ行目ｊ列の画素に第１の信号線５６０９（Ｄａｔａ１ ｌｉｎｅ）からビデ
オ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれの第１の信号線５６０９
（Ｄａｔａ１ ｌｉｎｅ）からそれぞれのアナログ信号電位が入力され、各列のｉ行目の
画素にビデオ信号が書き込まれる。
オ信号が書き込まれる。なお、このとき、各画素列毎にそれぞれの第１の信号線５６０９
（Ｄａｔａ１ ｌｉｎｅ）からそれぞれのアナログ信号電位が入力され、各列のｉ行目の
画素にビデオ信号が書き込まれる。
こうして、ｉ行目の画素の信号書き込み時間であるＴｉ期間が終了すると、ｉ＋１行目の
画素の信号書き込み時間であるＴｉ＋１期間が始まり、ｉ行目の画素は発光期間になる。
画素の信号書き込み時間であるＴｉ＋１期間が始まり、ｉ行目の画素は発光期間になる。
ｉ行目の画素の発光期間にはｉ行目の画素の第１のスイッチ５６０３をオフにしたまま第
２のスイッチ５６０６をオフにし、第３のスイッチ５６０７をオンにする。
２のスイッチ５６０６をオフにし、第３のスイッチ５６０７をオンにする。
なお、図５７に示すように第２の信号線５６１０（Ｄａｔａ２ ｌｉｎｅ）には三角波電
位が設定されている。ｉ行目ｊ列の画素は第２の信号線５６１０（Ｄａｔａ２ ｌｉｎｅ
）が、ｉ行目の画素の信号書き込み時間であるＴｉ期間に第１の信号線５６０９（Ｄａｔ
ａ１ ｌｉｎｅ）に設定されたアナログ信号電位より高い電位であるときには発光素子５
６０４は非発光の状態を維持し、第２の信号線５６１０（Ｄａｔａ２ ｌｉｎｅ）が、ｉ
行目の画素の信号書き込み時間であるＴｉ期間に第１の信号線５６０９（Ｄａｔａ１ ｌ
ｉｎｅ）に設定されたアナログ信号電位より低い電位の間（Ｔａ）は発光素子５６０４は
発光する。よって、それぞれの画素の書き込み時間にビデオ信号が書き込まれた際のアナ
ログ信号電位にしたがって発光素子５６０４の発光時間が設定される。こうして、アナロ
グ時間階調表示が可能となる。
位が設定されている。ｉ行目ｊ列の画素は第２の信号線５６１０（Ｄａｔａ２ ｌｉｎｅ
）が、ｉ行目の画素の信号書き込み時間であるＴｉ期間に第１の信号線５６０９（Ｄａｔ
ａ１ ｌｉｎｅ）に設定されたアナログ信号電位より高い電位であるときには発光素子５
６０４は非発光の状態を維持し、第２の信号線５６１０（Ｄａｔａ２ ｌｉｎｅ）が、ｉ
行目の画素の信号書き込み時間であるＴｉ期間に第１の信号線５６０９（Ｄａｔａ１ ｌ
ｉｎｅ）に設定されたアナログ信号電位より低い電位の間（Ｔａ）は発光素子５６０４は
発光する。よって、それぞれの画素の書き込み時間にビデオ信号が書き込まれた際のアナ
ログ信号電位にしたがって発光素子５６０４の発光時間が設定される。こうして、アナロ
グ時間階調表示が可能となる。
このように本実施の形態の画素構成を有する表示装置は、画素行毎に順次、信号書き込み
期間となり、信号書き込み期間が終了すると画素行毎に発光期間に移る。よって、本実施
の形態のように線順次でビデオ信号が画素に書き込まれる場合には、書き込み期間は一画
素分の書き込み時間で良いため、発光期間を長くすることができる。つまり、デューティ
ー比（１フレーム期間における発光期間の割合）が高いので、発光素子の瞬間輝度を低く
することができる。よって、発光素子の信頼性を向上することができる。
期間となり、信号書き込み期間が終了すると画素行毎に発光期間に移る。よって、本実施
の形態のように線順次でビデオ信号が画素に書き込まれる場合には、書き込み期間は一画
素分の書き込み時間で良いため、発光期間を長くすることができる。つまり、デューティ
ー比（１フレーム期間における発光期間の割合）が高いので、発光素子の瞬間輝度を低く
することができる。よって、発光素子の信頼性を向上することができる。
また、一行毎の画素の書き込み期間を長くすることができることから、第１の信号線５６
０９（Ｄａｔａ１ ｌｉｎｅ）にアナログ信号電位を入力する信号線駆動回路の周波数を
低くすることができる。よって、消費電力を小さくすることができる。
０９（Ｄａｔａ１ ｌｉｎｅ）にアナログ信号電位を入力する信号線駆動回路の周波数を
低くすることができる。よって、消費電力を小さくすることができる。
なお、発光素子５６０４の発光・非発光を制御する駆動トランジスタ５６０１のオンオフ
は、上述したように、書き込み期間に第１の信号線５６０９（Ｄａｔａ１ ｌｉｎｅ）に
設定されたアナログ信号電位が、発光期間において、第２の信号線５６１０（Ｄａｔａ２
ｌｉｎｅ）に入力される三角波電位より高いか低いかで決まり、デジタル的に制御する
ことができる。よって、駆動トランジスタ５６０１の特性のバラツキの影響を受けること
が少なく駆動トランジスタ５６０１のオンオフを制御することができる。つまり、画素毎
の発光のバラツキを改善することができる。
は、上述したように、書き込み期間に第１の信号線５６０９（Ｄａｔａ１ ｌｉｎｅ）に
設定されたアナログ信号電位が、発光期間において、第２の信号線５６１０（Ｄａｔａ２
ｌｉｎｅ）に入力される三角波電位より高いか低いかで決まり、デジタル的に制御する
ことができる。よって、駆動トランジスタ５６０１の特性のバラツキの影響を受けること
が少なく駆動トランジスタ５６０１のオンオフを制御することができる。つまり、画素毎
の発光のバラツキを改善することができる。
また、図５６では駆動トランジスタ５６０１にＰチャネル型のトランジスタを用いている
が、Ｎチャネル型のトランジスタを適用することもできる。その場合には、陰極５６１１
から電源線５６０５に流れる電流の向きは逆になるようにする。つまり、発光素子５６０
４には順方向電圧が逆になるようにする。本実施の形態の画素構成にはＮチャネル型のト
ランジスタを、発光素子の発光・非発光を制御する駆動トランジスタに用いることができ
る。一般にＰチャネル型トランジスタよりもＮチャネル型トランジスタの方が移動度μが
大きい。よって、同じ電流を流すとすると、トランジスタサイズを小さくすることができ
る。よって、画素の開口率が向上し、高詳細表示や消費電力の低減された表示装置を提供
することができる。
が、Ｎチャネル型のトランジスタを適用することもできる。その場合には、陰極５６１１
から電源線５６０５に流れる電流の向きは逆になるようにする。つまり、発光素子５６０
４には順方向電圧が逆になるようにする。本実施の形態の画素構成にはＮチャネル型のト
ランジスタを、発光素子の発光・非発光を制御する駆動トランジスタに用いることができ
る。一般にＰチャネル型トランジスタよりもＮチャネル型トランジスタの方が移動度μが
大きい。よって、同じ電流を流すとすると、トランジスタサイズを小さくすることができ
る。よって、画素の開口率が向上し、高詳細表示や消費電力の低減された表示装置を提供
することができる。
なお、本実施の形態において、発光素子を駆動する駆動トランジスタのソース端子及びド
レイン端子、並びに発光素子の陽極及び陰極とは、発光素子への順方向の電圧が印加され
ているときの端子及び電極をいう。
レイン端子、並びに発光素子の陽極及び陰極とは、発光素子への順方向の電圧が印加され
ているときの端子及び電極をいう。
（実施の形態３）
本実施の形態では、実施の形態１で示した画素のスイッチにトランジスタを適用した場合
について説明する。
本実施の形態では、実施の形態１で示した画素のスイッチにトランジスタを適用した場合
について説明する。
図６に示す画素は図１に示した画素のスイッチ１０３にＮチャネル型トランジスタを適用
した構成である。画素は駆動トランジスタ６０１と、容量素子６０２と、スイッチング用
トランジスタ６０３と、発光素子６０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌ
ｉｎｅ）６０５と、信号線（Ｄａｔａ ｌｉｎｅ）６０６と、走査線（Ｒｅｓｅｔ ｌｉ
ｎｅ）６０７とを有している。なお、駆動トランジスタ６０１にはＰチャネル型トランジ
スタ、スイッチング用トランジスタ６０３にはＮチャネル型トランジスタを用いている。
した構成である。画素は駆動トランジスタ６０１と、容量素子６０２と、スイッチング用
トランジスタ６０３と、発光素子６０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌ
ｉｎｅ）６０５と、信号線（Ｄａｔａ ｌｉｎｅ）６０６と、走査線（Ｒｅｓｅｔ ｌｉ
ｎｅ）６０７とを有している。なお、駆動トランジスタ６０１にはＰチャネル型トランジ
スタ、スイッチング用トランジスタ６０３にはＮチャネル型トランジスタを用いている。
駆動トランジスタ６０１の第１端子（ソース端子又はドレイン端子）は電位供給線６０５
と接続され、ゲート端子は容量素子６０２を介して信号線６０６と接続され、第２端子（
ソース端子又はドレイン端子）は発光素子６０４の陽極（画素電極）と接続されている。
また、駆動トランジスタ６０１のゲート端子はスイッチング用トランジスタ６０３の第１
の端子（ソース端子又はドレイン端子）と、駆動トランジスタ６０１の第２端子（ソース
端子又はドレイン端子）はスイッチング用トランジスタ６０３の第２の端子（ソース端子
又はドレイン端子）と接続されている。よって、走査線６０７にＨレベルの信号を入力し
、スイッチング用トランジスタ６０３がオンしているときには駆動トランジスタ６０１の
ゲート端子と第２端子（ソース端子又はドレイン端子）は導通する。そして、走査線６０
７にＬレベルの信号を入力し、スイッチング用トランジスタ６０３がオフすると、駆動ト
ランジスタ６０１のゲート端子と第２端子（ソース端子又はドレイン端子）は非導通とな
り、その瞬間の駆動トランジスタ６０１のゲート端子（若しくは第２端子）と信号線６０
６との電位差（電圧）を容量素子６０２は保持することができる。なお、発光素子６０４
の陰極（Ｃａｔｈｏｄｅ）６０８はＶｓｓの電位が設定されている。なお、Ｖｓｓとは、
画素の発光期間に電位供給線６０５に設定される電源電位Ｖｄｄを基準として、Ｖｓｓ＜
Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
と接続され、ゲート端子は容量素子６０２を介して信号線６０６と接続され、第２端子（
ソース端子又はドレイン端子）は発光素子６０４の陽極（画素電極）と接続されている。
また、駆動トランジスタ６０１のゲート端子はスイッチング用トランジスタ６０３の第１
の端子（ソース端子又はドレイン端子）と、駆動トランジスタ６０１の第２端子（ソース
端子又はドレイン端子）はスイッチング用トランジスタ６０３の第２の端子（ソース端子
又はドレイン端子）と接続されている。よって、走査線６０７にＨレベルの信号を入力し
、スイッチング用トランジスタ６０３がオンしているときには駆動トランジスタ６０１の
ゲート端子と第２端子（ソース端子又はドレイン端子）は導通する。そして、走査線６０
７にＬレベルの信号を入力し、スイッチング用トランジスタ６０３がオフすると、駆動ト
ランジスタ６０１のゲート端子と第２端子（ソース端子又はドレイン端子）は非導通とな
り、その瞬間の駆動トランジスタ６０１のゲート端子（若しくは第２端子）と信号線６０
６との電位差（電圧）を容量素子６０２は保持することができる。なお、発光素子６０４
の陰極（Ｃａｔｈｏｄｅ）６０８はＶｓｓの電位が設定されている。なお、Ｖｓｓとは、
画素の発光期間に電位供給線６０５に設定される電源電位Ｖｄｄを基準として、Ｖｓｓ＜
Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
よって、スイッチング用トランジスタ６０３は図１の画素のスイッチ１０３と同様の機能
を果たす。また、駆動トランジスタ６０１、容量素子６０２、スイッチング用トランジス
タ６０３、発光素子６０４、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）６０５
、信号線（Ｄａｔａ ｌｉｎｅ）６０６、走査線（Ｒｅｓｅｔ ｌｉｎｅ）６０７は、そ
れぞれ図１の画素の駆動トランジスタ１０１、容量素子１０２、スイッチ１０３、発光素
子１０４、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）１０５、信号線（Ｄａｔ
ａ ｌｉｎｅ）１０６、走査線（Ｒｅｓｅｔ ｌｉｎｅ）１０７に相当する。よって、図
６の画素の動作は図１の画素の動作と同様であるので、ここでは説明を省略する。
を果たす。また、駆動トランジスタ６０１、容量素子６０２、スイッチング用トランジス
タ６０３、発光素子６０４、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）６０５
、信号線（Ｄａｔａ ｌｉｎｅ）６０６、走査線（Ｒｅｓｅｔ ｌｉｎｅ）６０７は、そ
れぞれ図１の画素の駆動トランジスタ１０１、容量素子１０２、スイッチ１０３、発光素
子１０４、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）１０５、信号線（Ｄａｔ
ａ ｌｉｎｅ）１０６、走査線（Ｒｅｓｅｔ ｌｉｎｅ）１０７に相当する。よって、図
６の画素の動作は図１の画素の動作と同様であるので、ここでは説明を省略する。
なお、容量素子６０２は、書き込み期間において保持した電位差を、発光期間中保持し続
けなければならない。そのため、スイッチング用トランジスタ６０３のリーク電流（リー
ク電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまうオフ電
流、及びゲートとソース又はドレイン間に流れてしまうゲートリーク電流をいう）や駆動
トランジスタ６０１のゲートリーク電流を低減しなければならない。
けなければならない。そのため、スイッチング用トランジスタ６０３のリーク電流（リー
ク電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまうオフ電
流、及びゲートとソース又はドレイン間に流れてしまうゲートリーク電流をいう）や駆動
トランジスタ６０１のゲートリーク電流を低減しなければならない。
よって、スイッチング用トランジスタ６０３としては、図６に示すようにＮチャネル型の
トランジスタを用いると良い。Ｎチャネル型トランジスタは、低濃度不純物領域（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎｓ：ＬＤＤ領域ともいう）を容易に形成することがで
き、オフ電流の低減を図ることができるからである。
トランジスタを用いると良い。Ｎチャネル型トランジスタは、低濃度不純物領域（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎｓ：ＬＤＤ領域ともいう）を容易に形成することがで
き、オフ電流の低減を図ることができるからである。
また、駆動トランジスタ６０１及びスイッチング用トランジスタ６０３のゲート絶縁膜の
材料や膜厚を適宜選択し、ゲートリーク電流を低減させることが望ましい。さらに、ゲー
ト電極をマルチゲート構造にすることによっても、ゲートリーク電流を低減することがで
きる。
材料や膜厚を適宜選択し、ゲートリーク電流を低減させることが望ましい。さらに、ゲー
ト電極をマルチゲート構造にすることによっても、ゲートリーク電流を低減することがで
きる。
また、図１に示した画素のスイッチ１０３にスイッチング用トランジスタとしてＰチャネ
ル型トランジスタを適用することもできる。その場合にはスイッチング用トランジスタの
オンオフを制御する信号のＨレベルとＬレベルはＮチャネル型トランジスタを適用した場
合とは反転した動作となる。つまり、Ｌレベルのときにスイッチング用トランジスタはオ
ンし、Ｈレベルのときにオフする。
ル型トランジスタを適用することもできる。その場合にはスイッチング用トランジスタの
オンオフを制御する信号のＨレベルとＬレベルはＮチャネル型トランジスタを適用した場
合とは反転した動作となる。つまり、Ｌレベルのときにスイッチング用トランジスタはオ
ンし、Ｈレベルのときにオフする。
また、図１示した画素のスイッチ１０３にスイッチング用トランジスタとしてＰチャネル
型のトランジスタを適用することで、画素部全体若しくは周辺駆動回路まで含めてＰチャ
ネル型のトランジスタのみで構成される回路を提供することができるため、工程数の削減
された低コストの単極性の表示パネルを提供することができる。
型のトランジスタを適用することで、画素部全体若しくは周辺駆動回路まで含めてＰチャ
ネル型のトランジスタのみで構成される回路を提供することができるため、工程数の削減
された低コストの単極性の表示パネルを提供することができる。
また、図１の画素のスイッチ１０３にスイッチング用トランジスタとしてＰチャネル型ト
ランジスタを適用すると、図１に示す、電位供給線１０５に相当する配線を省略すること
ができる。そのような構成について図８を用いて説明する。
ランジスタを適用すると、図１に示す、電位供給線１０５に相当する配線を省略すること
ができる。そのような構成について図８を用いて説明する。
画素は駆動トランジスタ８０１と、容量素子８０２と、スイッチング用トランジスタ８０
３と、発光素子８０４と、信号線（Ｄａｔａ ｌｉｎｅ）８０６と、走査線（Ｒｅｓｅｔ
ｌｉｎｅ）８０７とを有している。なお、駆動トランジスタ８０１及びスイッチング用
トランジスタ８０３にはＰチャネル型トランジスタを用いている。
３と、発光素子８０４と、信号線（Ｄａｔａ ｌｉｎｅ）８０６と、走査線（Ｒｅｓｅｔ
ｌｉｎｅ）８０７とを有している。なお、駆動トランジスタ８０１及びスイッチング用
トランジスタ８０３にはＰチャネル型トランジスタを用いている。
ｉ＋１行目の画素の駆動トランジスタ８０１の第１端子（ソース端子又はドレイン端子）
はｉ行目の画素の走査線８０７と接続され、ゲート端子は容量素子８０２を介して信号線
８０６と接続され、第２端子（ソース端子又はドレイン端子）は発光素子８０４の陽極（
画素電極）と接続されている。また、駆動トランジスタ８０１のゲート端子はスイッチン
グ用トランジスタ８０３の第１の端子（ソース端子又はドレイン端子）と、駆動トランジ
スタ８０１の第２端子（ソース端子又はドレイン端子）はスイッチング用トランジスタ８
０３の第２端子（ソース端子又はドレイン端子）と接続されている。よって、走査線８０
７にＬレベルの信号が入力され、スイッチング用トランジスタ８０３がオンしているとき
には駆動トランジスタ８０１のゲート端子と第２端子（ソース端子又はドレイン端子）は
導通する。そして、走査線８０７にＨレベルの信号が入力され、スイッチング用トランジ
スタ８０３がオフすると、駆動トランジスタ８０１のゲート端子と第２端子（ソース端子
又はドレイン端子）は非導通となり、その瞬間の駆動トランジスタ８０１のゲート端子（
若しくはドレイン端子）と信号線８０６との電位差（電圧）を容量素子８０２は保持する
ことができる。なお、発光素子８０４の陰極（Ｃａｔｈｏｄｅ）８０５はＶｓｓの電位が
設定されている。なお、Ｖｓｓとは、画素の発光期間に駆動トランジスタ８０１の第１端
子（ソース端子又はドレイン端子）に設定する電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖ
ｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
はｉ行目の画素の走査線８０７と接続され、ゲート端子は容量素子８０２を介して信号線
８０６と接続され、第２端子（ソース端子又はドレイン端子）は発光素子８０４の陽極（
画素電極）と接続されている。また、駆動トランジスタ８０１のゲート端子はスイッチン
グ用トランジスタ８０３の第１の端子（ソース端子又はドレイン端子）と、駆動トランジ
スタ８０１の第２端子（ソース端子又はドレイン端子）はスイッチング用トランジスタ８
０３の第２端子（ソース端子又はドレイン端子）と接続されている。よって、走査線８０
７にＬレベルの信号が入力され、スイッチング用トランジスタ８０３がオンしているとき
には駆動トランジスタ８０１のゲート端子と第２端子（ソース端子又はドレイン端子）は
導通する。そして、走査線８０７にＨレベルの信号が入力され、スイッチング用トランジ
スタ８０３がオフすると、駆動トランジスタ８０１のゲート端子と第２端子（ソース端子
又はドレイン端子）は非導通となり、その瞬間の駆動トランジスタ８０１のゲート端子（
若しくはドレイン端子）と信号線８０６との電位差（電圧）を容量素子８０２は保持する
ことができる。なお、発光素子８０４の陰極（Ｃａｔｈｏｄｅ）８０５はＶｓｓの電位が
設定されている。なお、Ｖｓｓとは、画素の発光期間に駆動トランジスタ８０１の第１端
子（ソース端子又はドレイン端子）に設定する電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖ
ｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
図８の画素構成を有する表示装置のタイミングチャートを図９に示す。それぞれの画素の
行の走査線８０７は書き込み時間にＨレベルからＬレベルに立ち下がり、書き込み時間が
終わるとＬレベルからＨレベルに立ち上がる。ｉ行目の画素は期間Ｔｉ、ｉ＋１行目の画
素は期間Ｔｉ＋１がそれぞれの書き込み時間であり、この期間の走査線８０７の信号はＬ
レベルである。
行の走査線８０７は書き込み時間にＨレベルからＬレベルに立ち下がり、書き込み時間が
終わるとＬレベルからＨレベルに立ち上がる。ｉ行目の画素は期間Ｔｉ、ｉ＋１行目の画
素は期間Ｔｉ＋１がそれぞれの書き込み時間であり、この期間の走査線８０７の信号はＬ
レベルである。
よって、発光期間において走査線８０７の信号はＨレベルであるので、走査線８０７に信
号を出力する回路の電流供給能力を高くすれば発光素子８０４に印加する電圧を設定する
電位供給線として走査線８０７を用いることができる。なお、図８の構成では電位供給線
として隣の行の走査線８０７を用いているが、他の行の走査線８０７であればこれに限ら
れない。
号を出力する回路の電流供給能力を高くすれば発光素子８０４に印加する電圧を設定する
電位供給線として走査線８０７を用いることができる。なお、図８の構成では電位供給線
として隣の行の走査線８０７を用いているが、他の行の走査線８０７であればこれに限ら
れない。
なお、図８の構成では、書き込み期間において、他の行の画素の書き込み時間の間も発光
素子８０４が発光してしまうことがあるため、Ｃａｔｈｏｄｅ（陰極８０５）の電位を発
光期間より高めに設定すると良い。より好ましくは実施の形態１で説明したように、画素
へ信号を書き込む際、駆動トランジスタ８０１のゲートソース間電圧Ｖｇｓがしきい値電
圧となるようにすると良い。つまり、このとき発光素子８０４に印加される電圧が発光素
子８０４の順方向しきい値電圧ＶＥＬ以下となるようにＣａｔｈｏｄｅ（陰極８０５）の
電位を設定するとよい。
素子８０４が発光してしまうことがあるため、Ｃａｔｈｏｄｅ（陰極８０５）の電位を発
光期間より高めに設定すると良い。より好ましくは実施の形態１で説明したように、画素
へ信号を書き込む際、駆動トランジスタ８０１のゲートソース間電圧Ｖｇｓがしきい値電
圧となるようにすると良い。つまり、このとき発光素子８０４に印加される電圧が発光素
子８０４の順方向しきい値電圧ＶＥＬ以下となるようにＣａｔｈｏｄｅ（陰極８０５）の
電位を設定するとよい。
図８のような構成とすれば、配線の数を減らすことができ、さらなる開口率の向上を図る
ことができる。
ことができる。
また、図４の画素構成のスイッチ４０３にＮチャネル型トランジスタを適用した構成を図
７に示す。
７に示す。
図７に示す画素は駆動トランジスタ７０１と、容量素子７０２と、スイッチング用トラン
ジスタ７０３と、発光素子７０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ
）７０５と、信号線（Ｄａｔａ ｌｉｎｅ）７０６と、走査線（Ｒｅｓｅｔ ｌｉｎｅ）
７０７とを有している。なお、駆動トランジスタ７０１及びスイッチング用トランジスタ
７０３にはＮチャネル型トランジスタを用いている。
ジスタ７０３と、発光素子７０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ
）７０５と、信号線（Ｄａｔａ ｌｉｎｅ）７０６と、走査線（Ｒｅｓｅｔ ｌｉｎｅ）
７０７とを有している。なお、駆動トランジスタ７０１及びスイッチング用トランジスタ
７０３にはＮチャネル型トランジスタを用いている。
駆動トランジスタ７０１の第１端子（ソース端子又はドレイン端子）は電位供給線７０５
と接続され、ゲート端子は容量素子７０２を介して信号線７０６と接続され、第２端子（
ソース端子又はドレイン端子）は発光素子７０４の陰極と接続されている。また、駆動ト
ランジスタ７０１のゲート端子はスイッチング用トランジスタ７０３の第１の端子（ソー
ス端子又はドレイン端子）と、駆動トランジスタ７０１の第２端子（ソース端子又はドレ
イン端子）はスイッチング用トランジスタ７０３の第２の端子（ソース端子又はドレイン
端子）と接続されている。よって、走査線７０７にＨレベルの信号を入力し、スイッチン
グ用トランジスタ７０３がオンしているときには駆動トランジスタ７０１のゲート端子と
第２端子（ソース端子又はドレイン端子）は導通する。そして、走査線７０７にＬレベル
の信号を入力し、スイッチング用トランジスタ７０３がオフすると、駆動トランジスタ７
０１のゲート端子と第２端子（ソース端子又はドレイン端子）は非導通となり、その瞬間
の駆動トランジスタ７０１のゲート端子（若しくは第２端子）と信号線７０６との電位差
（電圧）を容量素子７０２は保持することができる。なお、発光素子７０４の陽極（Ａｎ
ｏｄｅ）７０８はＶｄｄの電位が設定されている。なお、Ｖｄｄとは、画素の発光期間に
電位供給線７０５に設定される低電源電位Ｖｓｓを基準として、Ｖｄｄ＞Ｖｓｓを満たす
電位である。
と接続され、ゲート端子は容量素子７０２を介して信号線７０６と接続され、第２端子（
ソース端子又はドレイン端子）は発光素子７０４の陰極と接続されている。また、駆動ト
ランジスタ７０１のゲート端子はスイッチング用トランジスタ７０３の第１の端子（ソー
ス端子又はドレイン端子）と、駆動トランジスタ７０１の第２端子（ソース端子又はドレ
イン端子）はスイッチング用トランジスタ７０３の第２の端子（ソース端子又はドレイン
端子）と接続されている。よって、走査線７０７にＨレベルの信号を入力し、スイッチン
グ用トランジスタ７０３がオンしているときには駆動トランジスタ７０１のゲート端子と
第２端子（ソース端子又はドレイン端子）は導通する。そして、走査線７０７にＬレベル
の信号を入力し、スイッチング用トランジスタ７０３がオフすると、駆動トランジスタ７
０１のゲート端子と第２端子（ソース端子又はドレイン端子）は非導通となり、その瞬間
の駆動トランジスタ７０１のゲート端子（若しくは第２端子）と信号線７０６との電位差
（電圧）を容量素子７０２は保持することができる。なお、発光素子７０４の陽極（Ａｎ
ｏｄｅ）７０８はＶｄｄの電位が設定されている。なお、Ｖｄｄとは、画素の発光期間に
電位供給線７０５に設定される低電源電位Ｖｓｓを基準として、Ｖｄｄ＞Ｖｓｓを満たす
電位である。
よって、スイッチング用トランジスタ７０３は図４の画素のスイッチ４０３と同様の機能
を果たす。また、駆動トランジスタ７０１、容量素子７０２、スイッチング用トランジス
タ７０３、発光素子７０４、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）７０５
、信号線（Ｄａｔａ ｌｉｎｅ）７０６、走査線（Ｒｅｓｅｔ ｌｉｎｅ）７０７は、そ
れぞれ図４の画素の駆動トランジスタ４０１、容量素子４０２、スイッチ４０３、発光素
子４０４、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）４０５、信号線（Ｄａｔ
ａ ｌｉｎｅ）４０６、走査線（Ｒｅｓｅｔ ｌｉｎｅ）４０７に相当する。よって、図
７の画素の動作は図４の画素の動作と同様であるので、ここでは説明を省略する。
を果たす。また、駆動トランジスタ７０１、容量素子７０２、スイッチング用トランジス
タ７０３、発光素子７０４、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）７０５
、信号線（Ｄａｔａ ｌｉｎｅ）７０６、走査線（Ｒｅｓｅｔ ｌｉｎｅ）７０７は、そ
れぞれ図４の画素の駆動トランジスタ４０１、容量素子４０２、スイッチ４０３、発光素
子４０４、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）４０５、信号線（Ｄａｔ
ａ ｌｉｎｅ）４０６、走査線（Ｒｅｓｅｔ ｌｉｎｅ）４０７に相当する。よって、図
７の画素の動作は図４の画素の動作と同様であるので、ここでは説明を省略する。
なお、容量素子７０２は、書き込み期間において保持した電位差を、発光期間中保持し続
けなければならない。そのため、スイッチング用トランジスタ７０３のリーク電流（リー
ク電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまうオフ電
流、及びゲートとソース又はドレイン間に流れてしまうゲートリーク電流をいう）や駆動
トランジスタ７０１のゲートリーク電流を低減しなければならない。
けなければならない。そのため、スイッチング用トランジスタ７０３のリーク電流（リー
ク電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまうオフ電
流、及びゲートとソース又はドレイン間に流れてしまうゲートリーク電流をいう）や駆動
トランジスタ７０１のゲートリーク電流を低減しなければならない。
よって、スイッチング用トランジスタ７０３としては、図７に示すようにＮチャネル型の
トランジスタを用いると良い。Ｎチャネル型トランジスタは、低濃度不純物領域（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎｓ：ＬＤＤ領域ともいう）を容易に形成することがで
き、オフ電流の低減を図ることができるからである。
トランジスタを用いると良い。Ｎチャネル型トランジスタは、低濃度不純物領域（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎｓ：ＬＤＤ領域ともいう）を容易に形成することがで
き、オフ電流の低減を図ることができるからである。
また、駆動トランジスタ７０１及びスイッチング用トランジスタ７０３のゲート絶縁膜の
材料や膜厚を適宜選択し、ゲートリーク電流を低減させることが望ましい。さらに、ゲー
ト電極をマルチゲート構造にすることによっても、ゲートリーク電流を低減することがで
きる。
材料や膜厚を適宜選択し、ゲートリーク電流を低減させることが望ましい。さらに、ゲー
ト電極をマルチゲート構造にすることによっても、ゲートリーク電流を低減することがで
きる。
なお、一般にＰチャネル型トランジスタよりもＮチャネル型トランジスタの方が移動度μ
が大きい。よって、同じ電流を流すとすると、トランジスタサイズを小さくすることがで
きる。よって、図７のような画素構成とすることで画素の開口率が向上する。
が大きい。よって、同じ電流を流すとすると、トランジスタサイズを小さくすることがで
きる。よって、図７のような画素構成とすることで画素の開口率が向上する。
また、図７のような構成とすれば、画素部全体若しくは周辺駆動回路まで含めてＮチャネ
ル型のトランジスタのみで構成される回路を提供することができるため、工程数の削減さ
れた低コストの単極性の表示パネルを提供することができる。
ル型のトランジスタのみで構成される回路を提供することができるため、工程数の削減さ
れた低コストの単極性の表示パネルを提供することができる。
また、表示パネルの有する回路に用いる薄膜トランジスタをＮチャネル型のトランジスタ
のみで構成することができることから、そのトランジスタの半導体層にアモルファス半導
体やセミアモルファス半導体（若しくは微結晶半導体ともいう）などの非晶質半導体を用
いることができる。例えば、アモルファス半導体として、アモルファスシリコン（ａ－Ｓ
ｉ：Ｈ）が挙げられる。よって、さらなる工程数の削減を図ることが可能である。
のみで構成することができることから、そのトランジスタの半導体層にアモルファス半導
体やセミアモルファス半導体（若しくは微結晶半導体ともいう）などの非晶質半導体を用
いることができる。例えば、アモルファス半導体として、アモルファスシリコン（ａ－Ｓ
ｉ：Ｈ）が挙げられる。よって、さらなる工程数の削減を図ることが可能である。
また、図４の画素のスイッチ４０３にスイッチング用トランジスタとしてＮチャネル型ト
ランジスタを適用すると、図４に示す、電位供給線４０５に相当する配線を省略すること
ができる。そのような構成について図１０を用いて説明する。
ランジスタを適用すると、図４に示す、電位供給線４０５に相当する配線を省略すること
ができる。そのような構成について図１０を用いて説明する。
画素は駆動トランジスタ１００１と、容量素子１００２と、スイッチング用トランジスタ
１００３と、発光素子１００４と、信号線（Ｄａｔａ ｌｉｎｅ）１００６と、走査線（
Ｒｅｓｅｔ ｌｉｎｅ）１００７とを有している。なお、駆動トランジスタ１００１及び
スイッチング用トランジスタ１００３にはＮチャネル型トランジスタを用いている。
１００３と、発光素子１００４と、信号線（Ｄａｔａ ｌｉｎｅ）１００６と、走査線（
Ｒｅｓｅｔ ｌｉｎｅ）１００７とを有している。なお、駆動トランジスタ１００１及び
スイッチング用トランジスタ１００３にはＮチャネル型トランジスタを用いている。
ｉ＋１行目の画素の駆動トランジスタ１００１の第１端子（ソース端子又はドレイン端子
）はｉ行目の画素の走査線１００７と接続され、ゲート端子は容量素子１００２を介して
信号線１００６と接続され、第２端子（ソース端子又はドレイン端子）は発光素子１００
４の陰極と接続されている。また、駆動トランジスタ１００１のゲート端子はスイッチン
グ用トランジスタ１００３の第１の端子（ソース端子又はドレイン端子）と、駆動トラン
ジスタ１００１の第２端子（ソース端子又はドレイン端子）はスイッチング用トランジス
タ１００３の第２端子（ソース端子又はドレイン端子）と接続されている。よって、走査
線１００３にＨレベルの信号が入力され、スイッチング用トランジスタ１００３がオンし
ているときには駆動トランジスタ１００１のゲート端子と第２端子（ソース端子又はドレ
イン端子）は導通する。そして、走査線１００３にＬレベルの信号が入力され、スイッチ
ング用トランジスタ１００３がオフすると、駆動トランジスタ１００１のゲート端子と第
２端子（ソース端子又はドレイン端子）は非導通となり、その瞬間の駆動トランジスタ１
００１のゲート端子（若しくはドレイン端子）と信号線１００６との電位差（電圧）を容
量素子１００２は保持することができる。なお、発光素子１００４の陽極（Ａｎｏｄｅ）
１００５はＶｄｄの電位が設定されている。なお、Ｖｄｄとは、画素の発光期間に駆動ト
ランジスタ１００１の第１端子（ソース端子又はドレイン端子）に設定する低電源電位Ｖ
ｓｓを基準として、Ｖｄｄ＞Ｖｓｓを満たす電位である。
）はｉ行目の画素の走査線１００７と接続され、ゲート端子は容量素子１００２を介して
信号線１００６と接続され、第２端子（ソース端子又はドレイン端子）は発光素子１００
４の陰極と接続されている。また、駆動トランジスタ１００１のゲート端子はスイッチン
グ用トランジスタ１００３の第１の端子（ソース端子又はドレイン端子）と、駆動トラン
ジスタ１００１の第２端子（ソース端子又はドレイン端子）はスイッチング用トランジス
タ１００３の第２端子（ソース端子又はドレイン端子）と接続されている。よって、走査
線１００３にＨレベルの信号が入力され、スイッチング用トランジスタ１００３がオンし
ているときには駆動トランジスタ１００１のゲート端子と第２端子（ソース端子又はドレ
イン端子）は導通する。そして、走査線１００３にＬレベルの信号が入力され、スイッチ
ング用トランジスタ１００３がオフすると、駆動トランジスタ１００１のゲート端子と第
２端子（ソース端子又はドレイン端子）は非導通となり、その瞬間の駆動トランジスタ１
００１のゲート端子（若しくはドレイン端子）と信号線１００６との電位差（電圧）を容
量素子１００２は保持することができる。なお、発光素子１００４の陽極（Ａｎｏｄｅ）
１００５はＶｄｄの電位が設定されている。なお、Ｖｄｄとは、画素の発光期間に駆動ト
ランジスタ１００１の第１端子（ソース端子又はドレイン端子）に設定する低電源電位Ｖ
ｓｓを基準として、Ｖｄｄ＞Ｖｓｓを満たす電位である。
図１０の画素構成を有する表示装置のタイミングチャートを図１１に示す。それぞれの画
素の行の走査線１００７は書き込み時間にＬレベルからＨレベルに立ち上がり、書き込み
時間が終わるとＨレベルからＬレベルに立ち下がる。ｉ行目の画素は期間Ｔｉ、ｉ＋１行
目の画素は期間Ｔｉ＋１がそれぞれの書き込み時間であり、この期間の走査線１００７の
信号はＨレベルである。
素の行の走査線１００７は書き込み時間にＬレベルからＨレベルに立ち上がり、書き込み
時間が終わるとＨレベルからＬレベルに立ち下がる。ｉ行目の画素は期間Ｔｉ、ｉ＋１行
目の画素は期間Ｔｉ＋１がそれぞれの書き込み時間であり、この期間の走査線１００７の
信号はＨレベルである。
よって、発光期間において走査線１００７の信号はＬレベルであるので、走査線１００７
に信号を出力する回路の電流供給能力を高くすれば発光素子１００４に印加する電圧を設
定する電位供給線として走査線１００７を用いることができる。なお、図１０の構成では
電位供給線として隣の行の走査線１００７を用いているが、他の行の走査線１００７であ
ればこれに限られない。
に信号を出力する回路の電流供給能力を高くすれば発光素子１００４に印加する電圧を設
定する電位供給線として走査線１００７を用いることができる。なお、図１０の構成では
電位供給線として隣の行の走査線１００７を用いているが、他の行の走査線１００７であ
ればこれに限られない。
なお、図１０の構成では、書き込み期間において、他の行の画素の書き込み時間の間も発
光素子１００４が発光してしまうことがあるため、陽極１００５（Ａｎｏｄｅ）の電位を
発光期間より低めに設定すると良い。より好ましくは実施の形態１で説明したように、画
素へ信号を書き込む際、駆動トランジスタ１００１のゲートソース間電圧Ｖｇｓがしきい
値電圧となるようにすると良い。つまり、このとき発光素子１００４に印加される電圧が
発光素子１００４の順方向しきい値電圧ＶＥＬ以下となるように陽極１００５（Ａｎｏｄ
ｅ）の電位を設定するとよい。
光素子１００４が発光してしまうことがあるため、陽極１００５（Ａｎｏｄｅ）の電位を
発光期間より低めに設定すると良い。より好ましくは実施の形態１で説明したように、画
素へ信号を書き込む際、駆動トランジスタ１００１のゲートソース間電圧Ｖｇｓがしきい
値電圧となるようにすると良い。つまり、このとき発光素子１００４に印加される電圧が
発光素子１００４の順方向しきい値電圧ＶＥＬ以下となるように陽極１００５（Ａｎｏｄ
ｅ）の電位を設定するとよい。
図１０のような構成とすれば、配線の数を減らすことができ、さらなる開口率の上昇を図
ることができる。
ることができる。
なお、もちろん、図４のスイッチ４０３としてＰチャネル型のトランジスタを適用するこ
ともできる。
ともできる。
（実施の形態４）
本実施の形態では、実施の形態１で示した画素構成において、さらに発光素子の信頼性を
向上させる駆動方法と、実施の形態１で示した画素構成よりもさらに発光素子の信頼性の
向上する画素構成及びその駆動方法について説明する。
本実施の形態では、実施の形態１で示した画素構成において、さらに発光素子の信頼性を
向上させる駆動方法と、実施の形態１で示した画素構成よりもさらに発光素子の信頼性の
向上する画素構成及びその駆動方法について説明する。
まず、実施の形態１の図１で示した画素構成を用いて、本実施の形態による駆動方法を説
明する。
明する。
本実施の形態においては、１フレーム期間に順方向バイアス期間（書き込み期間及び発光
期間）と逆方向バイアス期間とを有する。順方向バイアス期間の書き込み期間及び発光期
間においては、実施の形態１で示した動作と同様であるので説明は省略する。
期間）と逆方向バイアス期間とを有する。順方向バイアス期間の書き込み期間及び発光期
間においては、実施の形態１で示した動作と同様であるので説明は省略する。
逆方向バイアス期間には、図５１に示すように発光期間に電位供給線（Ｉｌｌｕｍｉｎａ
ｔｉｏｎ ｌｉｎｅ）１０５に設定する電位Ｖｄｄと陰極（Ｃａｔｈｏｄｅ）１０８に設
定する電位Ｖｓｓを逆にする。つまり、逆方向バイアス期間には電位供給線（Ｉｌｌｕｍ
ｉｎａｔｉｏｎ ｌｉｎｅ）１０５に低電源電位Ｖｓｓを設定し、陰極（Ｃａｔｈｏｄｅ
）１０８には電源電位Ｖｄｄを設定する。そして、スイッチ１０３をオフにする。すると
、駆動トランジスタ１０１の第１端子及び第２端子はソース端子とドレイン端子が順方向
バイアス期間とは逆になる。つまり、順方向バイアス期間のときには、駆動トランジスタ
１０１の第１端子はソース端子、第２端子はドレイン端子として機能するが、逆方向バイ
アス期間のときには、駆動トランジスタ１０１の第１端子がドレイン端子、第２端子がソ
ース端子として機能する。また、発光素子１０５の陽極又は陰極として機能していた電極
も逆になる。また、このとき、信号線１０６には駆動トランジスタ１０１が十分にオンす
るように電位を設定する。
ｔｉｏｎ ｌｉｎｅ）１０５に設定する電位Ｖｄｄと陰極（Ｃａｔｈｏｄｅ）１０８に設
定する電位Ｖｓｓを逆にする。つまり、逆方向バイアス期間には電位供給線（Ｉｌｌｕｍ
ｉｎａｔｉｏｎ ｌｉｎｅ）１０５に低電源電位Ｖｓｓを設定し、陰極（Ｃａｔｈｏｄｅ
）１０８には電源電位Ｖｄｄを設定する。そして、スイッチ１０３をオフにする。すると
、駆動トランジスタ１０１の第１端子及び第２端子はソース端子とドレイン端子が順方向
バイアス期間とは逆になる。つまり、順方向バイアス期間のときには、駆動トランジスタ
１０１の第１端子はソース端子、第２端子はドレイン端子として機能するが、逆方向バイ
アス期間のときには、駆動トランジスタ１０１の第１端子がドレイン端子、第２端子がソ
ース端子として機能する。また、発光素子１０５の陽極又は陰極として機能していた電極
も逆になる。また、このとき、信号線１０６には駆動トランジスタ１０１が十分にオンす
るように電位を設定する。
なお、逆方向バイアス期間の初めに駆動トランジスタ１０１のゲート端子の電位を設定し
てもよい。つまり、図５２に示すように、逆方向バイアス期間の初めに、ゲート電位設定
期間Ｔｒを設ける。このとき、走査線１０７（Ｒｅｓｅｔ ｌｉｎｅ）にＨレベルの信号
を設定し、スイッチ１０３をオンにする。そして、電位供給線１０５（Ｉｌｌｕｍｉｎａ
ｔｉｏｎ ｌｉｎｅ）の電位はＨレベル（Ｖｄｄ）に設定し、信号線１０６にはＨレベル
（ここでのＨレベルとは三角波電位の最低電位より高い電位を示し、より好ましくは三角
波電位の中間電位より高い電位である）の電位を設定しておく。すると、駆動トランジス
タ１０１のオンオフを制御するのに必要なゲート端子の電位と信号線１０６のＨレベルの
電位との電位差が容量素子１０２に保持される。
てもよい。つまり、図５２に示すように、逆方向バイアス期間の初めに、ゲート電位設定
期間Ｔｒを設ける。このとき、走査線１０７（Ｒｅｓｅｔ ｌｉｎｅ）にＨレベルの信号
を設定し、スイッチ１０３をオンにする。そして、電位供給線１０５（Ｉｌｌｕｍｉｎａ
ｔｉｏｎ ｌｉｎｅ）の電位はＨレベル（Ｖｄｄ）に設定し、信号線１０６にはＨレベル
（ここでのＨレベルとは三角波電位の最低電位より高い電位を示し、より好ましくは三角
波電位の中間電位より高い電位である）の電位を設定しておく。すると、駆動トランジス
タ１０１のオンオフを制御するのに必要なゲート端子の電位と信号線１０６のＨレベルの
電位との電位差が容量素子１０２に保持される。
逆方向バイアス期間において、ゲート電位設定期間Ｔｒが終了すると、走査線１０７の電
位がＬレベルになり、スイッチ１０３はオフする。そして、信号線１０６の電位がＨレベ
ルからＬレベル（ここでのＬレベルとは信号線１０６に設定するＨレベルの電位より低い
電位であり、より好ましくは三角波電位の中間の電位より低い電位である）にする。する
と、容量素子１０２が電位差を保持したまま、信号線１０６の電位が低くなる。よって、
逆方向バイアス期間における信号線１０６に設定するＨレベルとＬレベルの信号の電位を
適宜設定することにより、駆動トランジスタ１０１を十分にオンすることができる。
位がＬレベルになり、スイッチ１０３はオフする。そして、信号線１０６の電位がＨレベ
ルからＬレベル（ここでのＬレベルとは信号線１０６に設定するＨレベルの電位より低い
電位であり、より好ましくは三角波電位の中間の電位より低い電位である）にする。する
と、容量素子１０２が電位差を保持したまま、信号線１０６の電位が低くなる。よって、
逆方向バイアス期間における信号線１０６に設定するＨレベルとＬレベルの信号の電位を
適宜設定することにより、駆動トランジスタ１０１を十分にオンすることができる。
したがって、駆動トランジスタ１０１がオンし、発光素子１０４には、順方向バイアス期
間とは逆の電圧を印加することができる。
間とは逆の電圧を印加することができる。
このように、逆方向バイアス期間において、順方向バイアス期間とは逆方向の電圧を発光
素子１０４に印加しても、正常な発光素子１０４には電流は流れない（若しくは流れたと
しても微少な電流である）。一方、発光素子１０４に短絡箇所が有る場合には、その短絡
箇所に電流が流れる。そして、短絡箇所を絶縁化する。よって、逆方向バイアス期間には
、この短絡箇所を絶縁するのに十分な電流を流すように逆方向の電圧を発光素子１０４に
印加する。
素子１０４に印加しても、正常な発光素子１０４には電流は流れない（若しくは流れたと
しても微少な電流である）。一方、発光素子１０４に短絡箇所が有る場合には、その短絡
箇所に電流が流れる。そして、短絡箇所を絶縁化する。よって、逆方向バイアス期間には
、この短絡箇所を絶縁するのに十分な電流を流すように逆方向の電圧を発光素子１０４に
印加する。
よって、上述したように、逆方向バイアス期間において、電位供給線１０５に設定する電
位はＶｓｓに限られない。また、陰極１０８に設定する電位もＶｄｄに限られない。つま
り、逆方向バイアス期間に発光素子１０４の短絡箇所を絶縁するのに十分な電流を流せれ
ば良い。
位はＶｓｓに限られない。また、陰極１０８に設定する電位もＶｄｄに限られない。つま
り、逆方向バイアス期間に発光素子１０４の短絡箇所を絶縁するのに十分な電流を流せれ
ば良い。
このように、発光素子１０４の短絡箇所を絶縁することにより、画素の表示不良を改善す
ることができる。また、発光素子１０４の寿命を延ばすことが可能となる。
ることができる。また、発光素子１０４の寿命を延ばすことが可能となる。
また、実施の形態１の図１とは異なる画素構成により、発光素子の信頼性を高くする画素
について図５３を用いて説明する。なお、本構成においても順方向バイアス期間（書き込
み期間及び発光期間）と逆方向バイアス期間を有する。
について図５３を用いて説明する。なお、本構成においても順方向バイアス期間（書き込
み期間及び発光期間）と逆方向バイアス期間を有する。
画素は駆動トランジスタ５３０１と、容量素子５３０２と、スイッチ５３０３と、発光素
子５３０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）５３０５と、信号線
（Ｄａｔａ ｌｉｎｅ）５３０６と、走査線（Ｒｅｓｅｔ ｌｉｎｅ）５３０７と、逆バ
イアス用スイッチ５３０９と、配線５３１０とを有している。なお、駆動トランジスタ５
３０１にはＰチャネル型トランジスタを用いている。
子５３０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）５３０５と、信号線
（Ｄａｔａ ｌｉｎｅ）５３０６と、走査線（Ｒｅｓｅｔ ｌｉｎｅ）５３０７と、逆バ
イアス用スイッチ５３０９と、配線５３１０とを有している。なお、駆動トランジスタ５
３０１にはＰチャネル型トランジスタを用いている。
駆動トランジスタ５３０１の第１端子（ソース端子又はドレイン端子）は電位供給線５３
０５と接続され、ゲート端子は容量素子５３０２を介して信号線５３０６と接続され、第
２端子（ソース端子又はドレイン端子）は発光素子５３０４の陽極（画素電極）と接続さ
れている。また、駆動トランジスタ５３０１のゲート端子と第２端子（ソース端子又はド
レイン端子）はスイッチ５３０３を介して接続されている。よって、スイッチ５３０３が
オンしているときには駆動トランジスタ５３０１のゲート端子と第２端子（ソース端子又
はドレイン端子）は導通する。そして、スイッチ５３０３がオフすると、駆動トランジス
タ５３０１のゲート端子と第２端子（ソース端子又はドレイン端子）は非導通となり、そ
の瞬間の駆動トランジスタ５３０１のゲート端子（若しくは第２端子）と信号線５３０６
との電位差（電圧）を容量素子５３０２は保持することができる。なお、発光素子５３０
４の陰極（Ｃａｔｈｏｄｅ）５３０８はＶｓｓの電位が設定されている。なお、Ｖｓｓと
は、画素の発光期間に電位供給線５３０５に設定される電源電位Ｖｄｄを基準として、Ｖ
ｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても
良い。また、発光素子５３０４の陽極は逆バイアス用スイッチ５３０９を介してＶｓｓ３
の電位が設定された配線５３１０と接続されている。なお、Ｖｓｓ３はＶｓｓ３＜Ｖｓｓ
を満たす電位であり、逆方向バイアス期間に逆バイアス用スイッチ５３０９がオンすると
発光素子５３０４には、順方向バイアス期間とは逆の方向に電圧が印加される。よって、
このとき、発光素子５３０４の陽極と陰極の電位の高低が逆になる。
０５と接続され、ゲート端子は容量素子５３０２を介して信号線５３０６と接続され、第
２端子（ソース端子又はドレイン端子）は発光素子５３０４の陽極（画素電極）と接続さ
れている。また、駆動トランジスタ５３０１のゲート端子と第２端子（ソース端子又はド
レイン端子）はスイッチ５３０３を介して接続されている。よって、スイッチ５３０３が
オンしているときには駆動トランジスタ５３０１のゲート端子と第２端子（ソース端子又
はドレイン端子）は導通する。そして、スイッチ５３０３がオフすると、駆動トランジス
タ５３０１のゲート端子と第２端子（ソース端子又はドレイン端子）は非導通となり、そ
の瞬間の駆動トランジスタ５３０１のゲート端子（若しくは第２端子）と信号線５３０６
との電位差（電圧）を容量素子５３０２は保持することができる。なお、発光素子５３０
４の陰極（Ｃａｔｈｏｄｅ）５３０８はＶｓｓの電位が設定されている。なお、Ｖｓｓと
は、画素の発光期間に電位供給線５３０５に設定される電源電位Ｖｄｄを基準として、Ｖ
ｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても
良い。また、発光素子５３０４の陽極は逆バイアス用スイッチ５３０９を介してＶｓｓ３
の電位が設定された配線５３１０と接続されている。なお、Ｖｓｓ３はＶｓｓ３＜Ｖｓｓ
を満たす電位であり、逆方向バイアス期間に逆バイアス用スイッチ５３０９がオンすると
発光素子５３０４には、順方向バイアス期間とは逆の方向に電圧が印加される。よって、
このとき、発光素子５３０４の陽極と陰極の電位の高低が逆になる。
次に、図５３の画素構成の動作原理について詳しく説明する。
画素への信号書き込み期間には、逆バイアス用スイッチ５３０９はオフにし、信号線５３
０６にはアナログ信号電位が設定される。このアナログ信号電位がビデオ信号に相当する
。そして、画素へビデオ信号を書き込む際には、走査線５３０７に信号を入力してスイッ
チ５３０３をオンさせ、且つ電位供給線５３０５の電位を電源電位Ｖｄｄにし、駆動トラ
ンジスタ５３０１の第１端子に電源電位Ｖｄｄを設定する。すると、駆動トランジスタ５
３０１及び発光素子５３０４に電流が流れ、容量素子５３０２には電荷の蓄積又は放電が
行われる。
０６にはアナログ信号電位が設定される。このアナログ信号電位がビデオ信号に相当する
。そして、画素へビデオ信号を書き込む際には、走査線５３０７に信号を入力してスイッ
チ５３０３をオンさせ、且つ電位供給線５３０５の電位を電源電位Ｖｄｄにし、駆動トラ
ンジスタ５３０１の第１端子に電源電位Ｖｄｄを設定する。すると、駆動トランジスタ５
３０１及び発光素子５３０４に電流が流れ、容量素子５３０２には電荷の蓄積又は放電が
行われる。
なお、このとき逆バイアス用スイッチ５３０９をオンにしてもよい。すると、書き込みの
際に発光素子５３０４へ電流を流さなくすることができる。
際に発光素子５３０４へ電流を流さなくすることができる。
このとき、駆動トランジスタ５３０１の第１端子はソース端子となり、第２端子はドレイ
ン端子となっている。そして、スイッチ５３０３がオンになっている状態で駆動トランジ
スタ５３０１に流れる電流が増加すると、発光素子５３０４に流れる電流も大きくなるた
め、発光素子５３０４での電圧降下は大きくなり、発光素子５３０４の電極間の電位差は
大きくなる。つまり、発光素子５３０４の陽極の電位は電位供給線５３０５の電位に近づ
く。すると、駆動トランジスタ５３０１のゲート端子の電位も電位供給線５３０５の電位
に近づくため、駆動トランジスタ５３０１のゲート端子とソース端子の電位差が小さくな
り、駆動トランジスタ５３０１に流れる電流は減少する。一方、発光素子５３０４に流れ
る電流が小さくなると、発光素子５３０４での電圧降下は小さくなり、発光素子５３０４
の電極間の電位差は小さくなる。つまり、発光素子５３０４の陽極の電位は陰極５３０８
の電位に近づく。すると、駆動トランジスタ５３０１のゲート端子も陰極５３０８の電位
に近づくため、駆動トランジスタ５３０１のゲート端子とソース端子の電位差が大きくな
り、駆動トランジスタ５３０１に流れる電流が増加する。こうして、駆動トランジスタ５
３０１のゲート端子は駆動トランジスタ５３０１に一定の電流が流れるような電位に落ち
着く。そして、そのときの駆動トランジスタ５３０１のゲート端子の電位と信号線５３０
６の電位との電位差分の電荷が容量素子５３０２に蓄積される。
ン端子となっている。そして、スイッチ５３０３がオンになっている状態で駆動トランジ
スタ５３０１に流れる電流が増加すると、発光素子５３０４に流れる電流も大きくなるた
め、発光素子５３０４での電圧降下は大きくなり、発光素子５３０４の電極間の電位差は
大きくなる。つまり、発光素子５３０４の陽極の電位は電位供給線５３０５の電位に近づ
く。すると、駆動トランジスタ５３０１のゲート端子の電位も電位供給線５３０５の電位
に近づくため、駆動トランジスタ５３０１のゲート端子とソース端子の電位差が小さくな
り、駆動トランジスタ５３０１に流れる電流は減少する。一方、発光素子５３０４に流れ
る電流が小さくなると、発光素子５３０４での電圧降下は小さくなり、発光素子５３０４
の電極間の電位差は小さくなる。つまり、発光素子５３０４の陽極の電位は陰極５３０８
の電位に近づく。すると、駆動トランジスタ５３０１のゲート端子も陰極５３０８の電位
に近づくため、駆動トランジスタ５３０１のゲート端子とソース端子の電位差が大きくな
り、駆動トランジスタ５３０１に流れる電流が増加する。こうして、駆動トランジスタ５
３０１のゲート端子は駆動トランジスタ５３０１に一定の電流が流れるような電位に落ち
着く。そして、そのときの駆動トランジスタ５３０１のゲート端子の電位と信号線５３０
６の電位との電位差分の電荷が容量素子５３０２に蓄積される。
こうしてこの画素へビデオ信号の書き込みが終了する。
このように駆動トランジスタ５３０１及び発光素子５３０４に流れる電流が一定となり、
定常状態となったところで、スイッチ５３０３をオフさせる。すると、容量素子５３０２
は、スイッチ５３０３がオフした瞬間の信号線５３０６の電位と駆動トランジスタ５３０
１のゲート端子（若しくはドレイン端子）との電位差Ｖｐ（電圧）を保持する。
定常状態となったところで、スイッチ５３０３をオフさせる。すると、容量素子５３０２
は、スイッチ５３０３がオフした瞬間の信号線５３０６の電位と駆動トランジスタ５３０
１のゲート端子（若しくはドレイン端子）との電位差Ｖｐ（電圧）を保持する。
画素へのビデオ信号の書き込み終了後、電位供給線５３０５に設定する電位を、駆動トラ
ンジスタ５３０１がオンしたとしても、発光素子５３０４に印加される電圧が発光素子５
３０４のしきい値電圧ＶＥＬ以下となるようにする。例えば、電位供給線５３０５の電位
は、発光素子５３０４の陰極５３０８の電位Ｖｓｓと同じ電位、或いはそれ以下にしても
良い。なお、この電位を電位供給線５３０５に設定するタイミングはスイッチ５３０３を
オフにするタイミングと同時か、それよりも後にする。
ンジスタ５３０１がオンしたとしても、発光素子５３０４に印加される電圧が発光素子５
３０４のしきい値電圧ＶＥＬ以下となるようにする。例えば、電位供給線５３０５の電位
は、発光素子５３０４の陰極５３０８の電位Ｖｓｓと同じ電位、或いはそれ以下にしても
良い。なお、この電位を電位供給線５３０５に設定するタイミングはスイッチ５３０３を
オフにするタイミングと同時か、それよりも後にする。
なお、画素にビデオ信号が書き込まれ、駆動トランジスタ５３０１の第１端子に接続され
た電位供給線５３０５に電源電位Ｖｄｄが設定されているときには、その画素にビデオ信
号が書き込まれた際に信号線５３０６に設定されたアナログ信号電位を基準にして、信号
線５３０６の電位の変動に従って駆動トランジスタ５３０１のオンオフが制御されるよう
になる。つまり、信号線５３０６の電位が、画素への信号書き込み期間に画素にビデオ信
号が書き込まれた際のアナログ信号電位以上のときには駆動トランジスタ５３０１はオフ
し、画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなると駆動トランジ
スタ５３０１はオンする。
た電位供給線５３０５に電源電位Ｖｄｄが設定されているときには、その画素にビデオ信
号が書き込まれた際に信号線５３０６に設定されたアナログ信号電位を基準にして、信号
線５３０６の電位の変動に従って駆動トランジスタ５３０１のオンオフが制御されるよう
になる。つまり、信号線５３０６の電位が、画素への信号書き込み期間に画素にビデオ信
号が書き込まれた際のアナログ信号電位以上のときには駆動トランジスタ５３０１はオフ
し、画素にビデオ信号が書き込まれた際のアナログ信号電位より低くなると駆動トランジ
スタ５３０１はオンする。
なぜなら、画素にビデオ信号が書き込まれると、容量素子５３０２が電位差（Ｖｐ）を保
持するため、信号線５３０６の電位が、画素にビデオ信号が書き込まれた際のアナログ信
号電位以上のときには、駆動トランジスタ５３０１のゲート端子の電位も、画素にビデオ
信号が書き込まれた際のゲート端子の電位以上となり、駆動トランジスタ５３０１はオフ
する。一方、信号線５３０６の電位が、画素への信号書き込み期間に画素にビデオ信号が
書き込まれた際のアナログ信号電位より低くなると、駆動トランジスタ５３０１のゲート
端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位より低くなるため
駆動トランジスタ５３０１はオンする。
持するため、信号線５３０６の電位が、画素にビデオ信号が書き込まれた際のアナログ信
号電位以上のときには、駆動トランジスタ５３０１のゲート端子の電位も、画素にビデオ
信号が書き込まれた際のゲート端子の電位以上となり、駆動トランジスタ５３０１はオフ
する。一方、信号線５３０６の電位が、画素への信号書き込み期間に画素にビデオ信号が
書き込まれた際のアナログ信号電位より低くなると、駆動トランジスタ５３０１のゲート
端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位より低くなるため
駆動トランジスタ５３０１はオンする。
したがって、画素の発光期間には、逆バイアス用スイッチ５３０９をオフにしたまま、駆
動トランジスタ５３０１の第１端子が接続された電位供給線５３０５にＶｄｄを設定し、
スイッチ５３０３をオフにした状態で、信号線５３０６に設定する電位をアナログ的に変
化させることで、駆動トランジスタ５３０１のオンオフを制御する。つまり、発光素子５
３０４に電流が流れている時間をアナログ的に制御して階調を表現することができる。
動トランジスタ５３０１の第１端子が接続された電位供給線５３０５にＶｄｄを設定し、
スイッチ５３０３をオフにした状態で、信号線５３０６に設定する電位をアナログ的に変
化させることで、駆動トランジスタ５３０１のオンオフを制御する。つまり、発光素子５
３０４に電流が流れている時間をアナログ的に制御して階調を表現することができる。
画素の発光期間において、信号線５３０６に設定する電位について説明する。信号線５３
０６に設定する電位は周期的に変化する波形のアナログ電位を用いることができる。
０６に設定する電位は周期的に変化する波形のアナログ電位を用いることができる。
例えば、発光期間には、信号線５３０６に設定する電位は、実施の形態１で示したように
、波形４３０１、波形４３０２、波形４３０３、波形４３０４、波形４３０５、波形４３
０６若しくは波形４３０７、又はこれらを複数連続して設定しても良い。
、波形４３０１、波形４３０２、波形４３０３、波形４３０４、波形４３０５、波形４３
０６若しくは波形４３０７、又はこれらを複数連続して設定しても良い。
これらの波形を連続して設定することにより、発光時間を１フレーム内で分散させること
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
そして、逆方向バイアス期間には、スイッチ５３０３をオフにし、電位供給線５３０５を
Ｌレベルにして駆動トランジスタ５３０１をオフする。そして、逆バイアス用スイッチ５
３０９をオンにする。
Ｌレベルにして駆動トランジスタ５３０１をオフする。そして、逆バイアス用スイッチ５
３０９をオンにする。
すると、順方向バイアス期間（書き込み期間及び発光期間のことをいう）において、発光
素子５３０４の陽極として機能していた電極は配線５３１０と接続される。よって、順方
向バイアス期間において発光素子５３０４の陽極や陰極として機能していたそれぞれの電
極に設定される電位の高低が、逆方向バイアス期間には逆になる。つまり、逆方向バイア
ス期間においては、発光素子５３０４に順方向バイアス期間とは逆方向の電圧を印加する
。
素子５３０４の陽極として機能していた電極は配線５３１０と接続される。よって、順方
向バイアス期間において発光素子５３０４の陽極や陰極として機能していたそれぞれの電
極に設定される電位の高低が、逆方向バイアス期間には逆になる。つまり、逆方向バイア
ス期間においては、発光素子５３０４に順方向バイアス期間とは逆方向の電圧を印加する
。
このように、逆方向バイアス期間において、順方向バイス期間とは逆方向の電圧を発光素
子５３０４に印加しても、正常な発光素子５３０４には電流は流れない。一方、発光素子
５３０４に短絡箇所が有る場合には、その短絡箇所に電流が流れる。そして、短絡箇所を
絶縁化する。よって、逆方向バイアス期間には、この短絡箇所を絶縁するのに十分な電流
を流すように逆方向の電圧を発光素子５３０４に印加する。
子５３０４に印加しても、正常な発光素子５３０４には電流は流れない。一方、発光素子
５３０４に短絡箇所が有る場合には、その短絡箇所に電流が流れる。そして、短絡箇所を
絶縁化する。よって、逆方向バイアス期間には、この短絡箇所を絶縁するのに十分な電流
を流すように逆方向の電圧を発光素子５３０４に印加する。
このように、発光素子５３０４の短絡箇所を絶縁することにより、画素の表示不良を改善
することができる。また、発光素子５３０４の寿命を延ばすことが可能となる。
することができる。また、発光素子５３０４の寿命を延ばすことが可能となる。
なお、図５２に示すように陰極（Ｃａｔｈｏｄｅ）５３０８の電位を順方向バイアス期間
よりも逆方向バイアス期間は高くするとよい。こうすることで、発光素子５３０４の短絡
箇所を絶縁するために十分な電流を得るための電圧を設定しやすくなる。
よりも逆方向バイアス期間は高くするとよい。こうすることで、発光素子５３０４の短絡
箇所を絶縁するために十分な電流を得るための電圧を設定しやすくなる。
（実施の形態５）
本実施の形態では、画素毎の書き込み時間を長くすることができる画素構成を有する表示
装置について説明する。
本実施の形態では、画素毎の書き込み時間を長くすることができる画素構成を有する表示
装置について説明する。
図１２に示す表示装置は電位供給線駆動回路１２０１、信号線駆動回路１２０２、走査線
駆動回路１２０３、画素部１２０４を有し、画素部１２０４は複数の画素１２０５を備え
ている。行方向に配置された電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）Ｉ１～
Ｉｍと列方向に配置された信号線（Ｄａｔａ ｌｉｎｅ）Ｄａ１～Ｄａｎ及びＤｂ１～Ｄ
ｂｎに対応して画素１２０５がマトリクスに配置されている。行方向に配置された走査線
（Ｒｅｓｅｔ ｌｉｎｅ）Ｒ１～Ｒｍ／２は二行分の画素のスイッチのオンオフを制御す
る配線として共有されている。
駆動回路１２０３、画素部１２０４を有し、画素部１２０４は複数の画素１２０５を備え
ている。行方向に配置された電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）Ｉ１～
Ｉｍと列方向に配置された信号線（Ｄａｔａ ｌｉｎｅ）Ｄａ１～Ｄａｎ及びＤｂ１～Ｄ
ｂｎに対応して画素１２０５がマトリクスに配置されている。行方向に配置された走査線
（Ｒｅｓｅｔ ｌｉｎｅ）Ｒ１～Ｒｍ／２は二行分の画素のスイッチのオンオフを制御す
る配線として共有されている。
例えば、（ｍ－１）行の画素１２０５のそれぞれは駆動トランジスタ１２０６と、容量素
子１２０７と、スイッチ１２０８と、発光素子１２０９と、電位供給線Ｉｍ－１と、それ
ぞれぞれの信号線（Ｄａ１～Ｄａｎ）と、走査線Ｒｍ／２とを有している。なお、駆動ト
ランジスタ１２０６にはＰチャネル型トランジスタを用いている。なお、画素１２０５は
画素部１２０４に複数配置された画素の一画素を示している。
子１２０７と、スイッチ１２０８と、発光素子１２０９と、電位供給線Ｉｍ－１と、それ
ぞれぞれの信号線（Ｄａ１～Ｄａｎ）と、走査線Ｒｍ／２とを有している。なお、駆動ト
ランジスタ１２０６にはＰチャネル型トランジスタを用いている。なお、画素１２０５は
画素部１２０４に複数配置された画素の一画素を示している。
駆動トランジスタ１２０６の第１端子（ソース端子又はドレイン端子）は電位供給線Ｉｍ
－１と接続され、ゲート端子は容量素子１２０７を介してそれぞれの信号線（Ｄａ１～Ｄ
ａｎ）と接続され、第２端子は発光素子１２０９の陽極（画素電極）と接続されている。
また、駆動トランジスタ１２０６のゲート端子と第２端子（ソース端子又はドレイン端子
）はスイッチ１２０８を介して接続されている。よって、走査線Ｒｍ／２に信号が入力さ
れ、スイッチ１２０８がオンしているときには駆動トランジスタ１２０６のゲート端子と
第２端子（ソース端子又はドレイン端子）は導通し、スイッチ１２０８がオフすると、駆
動トランジスタ１２０６のゲート端子と第２端子（ソース端子又はドレイン端子）は非導
通となり、その瞬間の駆動トランジスタ１２０６のゲート端子（若しくはドレイン端子）
と信号線（Ｄａ１～Ｄａｎ）との電位差（電圧）を容量素子１２０７は保持することがで
きる。また、発光素子１２０９の陰極（Ｃａｔｏｄｅ）１２１０はＶｓｓの電位が設定さ
れている。なお、Ｖｓｓとは、画素の発光期間に電位供給線Ｉ１～Ｉｍに設定される電源
電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ
（グラウンド電位）としても良い。
－１と接続され、ゲート端子は容量素子１２０７を介してそれぞれの信号線（Ｄａ１～Ｄ
ａｎ）と接続され、第２端子は発光素子１２０９の陽極（画素電極）と接続されている。
また、駆動トランジスタ１２０６のゲート端子と第２端子（ソース端子又はドレイン端子
）はスイッチ１２０８を介して接続されている。よって、走査線Ｒｍ／２に信号が入力さ
れ、スイッチ１２０８がオンしているときには駆動トランジスタ１２０６のゲート端子と
第２端子（ソース端子又はドレイン端子）は導通し、スイッチ１２０８がオフすると、駆
動トランジスタ１２０６のゲート端子と第２端子（ソース端子又はドレイン端子）は非導
通となり、その瞬間の駆動トランジスタ１２０６のゲート端子（若しくはドレイン端子）
と信号線（Ｄａ１～Ｄａｎ）との電位差（電圧）を容量素子１２０７は保持することがで
きる。また、発光素子１２０９の陰極（Ｃａｔｏｄｅ）１２１０はＶｓｓの電位が設定さ
れている。なお、Ｖｓｓとは、画素の発光期間に電位供給線Ｉ１～Ｉｍに設定される電源
電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ
（グラウンド電位）としても良い。
つまり、ｍ－１行目のそれぞれの画素１２０５のスイッチ１２０８は走査線Ｒｍ／２に設
定される信号によってオンオフが制御される。また、ｍ行目のそれぞれの画素１２０５の
スイッチ１２０８も同様に走査線Ｒｍ／２に設定される信号によってオンオフが制御され
る。そして、ｍ行目の画素１２０５のそれぞれの駆動トランジスタ１２０６のゲート端子
は信号線（Ｄｂ１～Ｄｂｎ）のそれぞれに容量素子１２０７を介して接続されている。
定される信号によってオンオフが制御される。また、ｍ行目のそれぞれの画素１２０５の
スイッチ１２０８も同様に走査線Ｒｍ／２に設定される信号によってオンオフが制御され
る。そして、ｍ行目の画素１２０５のそれぞれの駆動トランジスタ１２０６のゲート端子
は信号線（Ｄｂ１～Ｄｂｎ）のそれぞれに容量素子１２０７を介して接続されている。
よって、走査線Ｒｍ／２に設定される信号によって、ｍ－１行目の画素と、ｍ行目の画素
が同時に書き込み時間となる。そして、ｍ－１行目のそれぞれの画素はそれぞれの信号線
（Ｄａ１～Ｄａｎ）からアナログ信号電位が設定されビデオ信号の書き込みが行われる。
そして、ｍ行目の画素はそれぞれの信号線（Ｄｂ１～Ｄｂｎ）からアナログ信号電位が設
定され、ビデオ信号の書き込みが行われる。
が同時に書き込み時間となる。そして、ｍ－１行目のそれぞれの画素はそれぞれの信号線
（Ｄａ１～Ｄａｎ）からアナログ信号電位が設定されビデオ信号の書き込みが行われる。
そして、ｍ行目の画素はそれぞれの信号線（Ｄｂ１～Ｄｂｎ）からアナログ信号電位が設
定され、ビデオ信号の書き込みが行われる。
ｍ－１行目の画素とｍ行目の画素を例に説明したが、他の行も同様に１つの走査線Ｒｉ（
Ｒ１～Ｒｍ／２のうちいずれか一）により二行分の画素が選択され、同時に書き込み時間
となる。よって、図２に示す表示装置と解像度が同じ表示装置であれば、画素の書き込み
時間を２倍にすることができる。
Ｒ１～Ｒｍ／２のうちいずれか一）により二行分の画素が選択され、同時に書き込み時間
となる。よって、図２に示す表示装置と解像度が同じ表示装置であれば、画素の書き込み
時間を２倍にすることができる。
なお、図１２においては、２行分の画素を同時に書き込むことができる構成について示し
たが、２行に限らず、複数行の画素において走査線を共通とし、その共通とした行数分の
走査線を設けることで、適宜書き込み時間を長くすることもできる。
たが、２行に限らず、複数行の画素において走査線を共通とし、その共通とした行数分の
走査線を設けることで、適宜書き込み時間を長くすることもできる。
したがって、従来の構成では高解像度になるに従って書き込み時間は減少するが、本実施
の形態のような表示装置とすることで、十分な書き込み時間を確保することが可能である
。
の形態のような表示装置とすることで、十分な書き込み時間を確保することが可能である
。
また、本実施の形態に示した表示装置は書き込み時間を長くすることができることから、
動作周波数を低くすることができ、低消費電力化を図ることができる。
動作周波数を低くすることができ、低消費電力化を図ることができる。
なお、図１２に示す表示装置の構成はこれに限定されない。例えば、本構成の表示装置の
画素１２０５には、図４、図６、図７などの画素を適用することもできる。
画素１２０５には、図４、図６、図７などの画素を適用することもできる。
（実施の形態６）
本実施の形態では、本発明の画素構成を有するフルカラー表示の好適な表示装置の構成に
ついて説明する。
本実施の形態では、本発明の画素構成を有するフルカラー表示の好適な表示装置の構成に
ついて説明する。
実施の形態１で示したように、フルカラー表示の場合には、電位供給線（Ｉｌｌｕｍｉｎ
ａｔｉｏｎ ｌｉｎｅ）を画素の色毎に設け、それぞれの電位供給線の信号レベルの電位
を色毎に設定することで、発光素子の輝度を色毎にそれぞれ調整することができるので、
発光素子が色毎に異なる輝度特性であっても、色合いを調整することができる。例えば、
図４８で示したような画素を有する場合には、Ｒの画素の発光素子の陽極に電位を設定す
るＩｒｉ、Ｇの画素の発光素子の陽極に電位を設定するＩｇｉ、Ｂの画素の発光素子の陽
極に電位を設定するＩｂｉに入力するＨレベルの電位をそれぞれの色毎の輝度特性に応じ
て定めることができる。
ａｔｉｏｎ ｌｉｎｅ）を画素の色毎に設け、それぞれの電位供給線の信号レベルの電位
を色毎に設定することで、発光素子の輝度を色毎にそれぞれ調整することができるので、
発光素子が色毎に異なる輝度特性であっても、色合いを調整することができる。例えば、
図４８で示したような画素を有する場合には、Ｒの画素の発光素子の陽極に電位を設定す
るＩｒｉ、Ｇの画素の発光素子の陽極に電位を設定するＩｇｉ、Ｂの画素の発光素子の陽
極に電位を設定するＩｂｉに入力するＨレベルの電位をそれぞれの色毎の輝度特性に応じ
て定めることができる。
しかし、ＲＧＢの色要素からなるフルカラー表示の場合にはそれぞれの行の画素に３本の
配線が必要になり、ＲＧＢＷからなるフルカラー表示の場合には４本の配線が必要である
。
配線が必要になり、ＲＧＢＷからなるフルカラー表示の場合には４本の配線が必要である
。
本実施の形態では、さらに画素の開口率が高く、２以上の色要素からなり、きれいなフル
カラー表示が可能な表示装置について以下に説明する。
カラー表示が可能な表示装置について以下に説明する。
第１の構成として、例えば、画素の発光素子に白色（Ｗ）の発光素子を適用して、カラー
フィルターを用いてフルカラー表示を行うことにより、画素の色毎から得られる輝度を概
ね等しくすることができる。
フィルターを用いてフルカラー表示を行うことにより、画素の色毎から得られる輝度を概
ね等しくすることができる。
第２の構成として、図５８に本実施の形態の表示装置の模式図を示す。なお、図５８では
一例としてＲＧＢのそれぞれの発光素子を用いたそれぞれの色の画素からなるフルカラー
表示装置の模式図を示している。表示装置は、三角波電位生成回路５８０１Ｒ、５８０１
Ｇ、５８０１Ｂ、切り替え回路５８０２、画素部５８０３を有する。画素部５８０３には
、複数の画素５８０４がマトリクスに配置されている。Ｒの画素列へは信号線Ｄｒから、
Ｇの画素列へは信号線Ｄｇから、Ｂの画素列へは信号線Ｄｂから信号が入力される。
一例としてＲＧＢのそれぞれの発光素子を用いたそれぞれの色の画素からなるフルカラー
表示装置の模式図を示している。表示装置は、三角波電位生成回路５８０１Ｒ、５８０１
Ｇ、５８０１Ｂ、切り替え回路５８０２、画素部５８０３を有する。画素部５８０３には
、複数の画素５８０４がマトリクスに配置されている。Ｒの画素列へは信号線Ｄｒから、
Ｇの画素列へは信号線Ｄｇから、Ｂの画素列へは信号線Ｄｂから信号が入力される。
また、三角波電位生成回路５８０１Ｒは、Ｒの画素列の三角波電位を生成する。また、三
角波電位生成回路５８０１Ｇは、Ｇの画素列、三角波電位生成回路５８０１Ｂは、Ｂの画
素列の三角波電位を生成する。
角波電位生成回路５８０１Ｇは、Ｇの画素列、三角波電位生成回路５８０１Ｂは、Ｂの画
素列の三角波電位を生成する。
画素の信号書き込み期間には、切り替え回路５８０２により、ビデオ信号（Ａｎａｌｏｇ
ｖｉｄｅｏ ｄａｔａ）が入力される端子とそれぞれの信号線Ｄｒ、Ｄｇ、Ｄｂを接続
する。そして、発光期間になると、切り替え回路５８０２は、三角波電位生成回路５８０
１Ｒにより三角波が入力される端子と信号線Ｄｒ、三角波電位生成回路５８０１Ｇにより
三角波が入力される端子と信号線Ｄｇ、三角波電位生成回路５８０１Ｂにより三角波が入
力される端子と信号線Ｄｂとを接続する。
ｖｉｄｅｏ ｄａｔａ）が入力される端子とそれぞれの信号線Ｄｒ、Ｄｇ、Ｄｂを接続
する。そして、発光期間になると、切り替え回路５８０２は、三角波電位生成回路５８０
１Ｒにより三角波が入力される端子と信号線Ｄｒ、三角波電位生成回路５８０１Ｇにより
三角波が入力される端子と信号線Ｄｇ、三角波電位生成回路５８０１Ｂにより三角波が入
力される端子と信号線Ｄｂとを接続する。
こうして、色毎の画素によって、別々の三角波を設定することができる。したがって、色
毎の発光素子の輝度特性に応じて、発光時間を制御することができるためきれいな表示の
フルカラー表示を行うことができる。また、画素５８０４内に画素の色毎に配線を設ける
必要がないため開口率も高くすることができる。
毎の発光素子の輝度特性に応じて、発光時間を制御することができるためきれいな表示の
フルカラー表示を行うことができる。また、画素５８０４内に画素の色毎に配線を設ける
必要がないため開口率も高くすることができる。
なお、画素５８０４は図１の画素構成を適用しているがこれに限定されない。画素への信
号書き込み期間に入力するビデオ信号の電位より発光期間に入力する三角波電位が高いか
低いかで画素の点灯時間を制御することが可能な画素構成であればよい。よって、実施の
形態１乃至５で示した画素を適宜適用することが可能であるし、例えば以下に示す図６６
～図７８の画素構成を適用することもできる。
号書き込み期間に入力するビデオ信号の電位より発光期間に入力する三角波電位が高いか
低いかで画素の点灯時間を制御することが可能な画素構成であればよい。よって、実施の
形態１乃至５で示した画素を適宜適用することが可能であるし、例えば以下に示す図６６
～図７８の画素構成を適用することもできる。
図６６の画素は、トランジスタ６６０１と、容量素子６６０２と、トランジスタ６６０３
と、トランジスタ６６０４と、トランジスタ６６０５と、容量素子６６０６と、発光素子
６６０７と、信号線６６０８と、走査線６６０９と、電源線６６１０とを有している。
と、トランジスタ６６０４と、トランジスタ６６０５と、容量素子６６０６と、発光素子
６６０７と、信号線６６０８と、走査線６６０９と、電源線６６１０とを有している。
トランジスタ６６０１は、第１端子（ソース端子又はドレイン端子）が発光素子６６０７
の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が電源線６６１０に接
続されている。また、トランジスタ６６０１のゲート端子は容量素子６６０２を介して配
線６６１３に接続されている。また、トランジスタ６６０３は、第１端子（ソース端子又
はドレイン端子）がトランジスタ６６０１のゲート端子に接続され、第２端子（ソース端
子又はドレイン端子）とゲート端子が配線６６１２に接続されている。また、トランジス
タ６６０４は、第１端子（ソース端子又はドレイン端子）がトランジスタ６６０１のゲー
ト端子に接続され、第２端子（ソース端子又はドレイン端子）が配線６６１２に接続され
、ゲート端子が容量素子６６０６を介して信号線６６０８に接続されている。また、トラ
ンジスタ６６０５は、ゲート端子が走査線６６０９に接続され、第１端子（ソース端子又
はドレイン端子）がトランジスタ６６０１のゲート端子に接続され、第２端子がトランジ
スタ６６０４のゲート端子に接続されている。なお、配線６６１３及び対向電極６６１１
には所定の電位が供給されている。
の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が電源線６６１０に接
続されている。また、トランジスタ６６０１のゲート端子は容量素子６６０２を介して配
線６６１３に接続されている。また、トランジスタ６６０３は、第１端子（ソース端子又
はドレイン端子）がトランジスタ６６０１のゲート端子に接続され、第２端子（ソース端
子又はドレイン端子）とゲート端子が配線６６１２に接続されている。また、トランジス
タ６６０４は、第１端子（ソース端子又はドレイン端子）がトランジスタ６６０１のゲー
ト端子に接続され、第２端子（ソース端子又はドレイン端子）が配線６６１２に接続され
、ゲート端子が容量素子６６０６を介して信号線６６０８に接続されている。また、トラ
ンジスタ６６０５は、ゲート端子が走査線６６０９に接続され、第１端子（ソース端子又
はドレイン端子）がトランジスタ６６０１のゲート端子に接続され、第２端子がトランジ
スタ６６０４のゲート端子に接続されている。なお、配線６６１３及び対向電極６６１１
には所定の電位が供給されている。
画素の動作について簡単に説明する。まず、配線６６１２をＬレベルからＨレベルの電位
にする。すると、配線６６１２からトランジスタ６６０３に電流が流れる。また、走査線
６６０９の電位をＬレベルからＨレベルにしてトランジスタ６６０５をオンにする。こう
して、トランジスタ６６０４のゲート端子はトランジスタ６６０４が十分にオンする電位
となり、その電位は容量素子６６０６の一方の電極にも印加されている。その後配線６６
１２の電位をＨレベルからＬレベルにすると、容量素子６６０６に蓄積された電荷がトラ
ンジスタ６６０４を介して配線６６１２に流れ、トランジスタ６６０４はしきい値電圧と
なる。そして、容量素子６６０６の一方の電極の電位はそのときのトランジスタ６６０４
のゲート電位となる。このとき、信号線６６０８にビデオ信号に相当するアナログ電位を
供給しておく。すると、容量素子６６０６には、トランジスタ６６０４がしきい値電圧と
なるゲート電位と、ビデオ信号に相当するアナログ信号電位との電位差分の電荷が保持さ
れる。そして、走査線６６０９の電位をＨレベルからＬレベルにすることにより、この電
位差を容量素子６６０６で保持する。
にする。すると、配線６６１２からトランジスタ６６０３に電流が流れる。また、走査線
６６０９の電位をＬレベルからＨレベルにしてトランジスタ６６０５をオンにする。こう
して、トランジスタ６６０４のゲート端子はトランジスタ６６０４が十分にオンする電位
となり、その電位は容量素子６６０６の一方の電極にも印加されている。その後配線６６
１２の電位をＨレベルからＬレベルにすると、容量素子６６０６に蓄積された電荷がトラ
ンジスタ６６０４を介して配線６６１２に流れ、トランジスタ６６０４はしきい値電圧と
なる。そして、容量素子６６０６の一方の電極の電位はそのときのトランジスタ６６０４
のゲート電位となる。このとき、信号線６６０８にビデオ信号に相当するアナログ電位を
供給しておく。すると、容量素子６６０６には、トランジスタ６６０４がしきい値電圧と
なるゲート電位と、ビデオ信号に相当するアナログ信号電位との電位差分の電荷が保持さ
れる。そして、走査線６６０９の電位をＨレベルからＬレベルにすることにより、この電
位差を容量素子６６０６で保持する。
その後発光期間に配線６６１２の電位をＬレベルからＨレベルにする。すると、トランジ
スタ６６０３に電流が流れ、トランジスタ６６０１が十分にオンする電位がトランジスタ
６６０１のゲート端子に入力される。そして、その電位が容量素子６６０２の一方の電極
にも印加される。こうして、トランジスタ６６０１及び発光素子６６０７に電流が流れる
。そして、配線６６１２の電位をＨレベルからＬレベルにして、信号線６６０８に、ビデ
オ信号に相当するアナログ信号電位のとりうる範囲の最低電位から最高電位へ連続的に変
化する電位、若しくは最高電位から最低電位へ連続的に変化する電位、又は最低電位と最
高電位との間をくり返し連続的に変化する電位を入力する。すると、発光期間に信号線６
６０８に連続的に供給される電位が書き込み期間に画素へ書き込まれたビデオ信号に相当
するアナログ信号電位よりも高くなると、トランジスタ６６０４がオンする。そのため、
容量素子６６０２に蓄積された電荷がトランジスタ６６０４を介して配線６６１２に放電
する。こうしてトランジスタ６６０１はオフする。よって、発光期間のうち任意の時間だ
け発光素子６６０７を発光させることができるので階調表示を行うことができる。
スタ６６０３に電流が流れ、トランジスタ６６０１が十分にオンする電位がトランジスタ
６６０１のゲート端子に入力される。そして、その電位が容量素子６６０２の一方の電極
にも印加される。こうして、トランジスタ６６０１及び発光素子６６０７に電流が流れる
。そして、配線６６１２の電位をＨレベルからＬレベルにして、信号線６６０８に、ビデ
オ信号に相当するアナログ信号電位のとりうる範囲の最低電位から最高電位へ連続的に変
化する電位、若しくは最高電位から最低電位へ連続的に変化する電位、又は最低電位と最
高電位との間をくり返し連続的に変化する電位を入力する。すると、発光期間に信号線６
６０８に連続的に供給される電位が書き込み期間に画素へ書き込まれたビデオ信号に相当
するアナログ信号電位よりも高くなると、トランジスタ６６０４がオンする。そのため、
容量素子６６０２に蓄積された電荷がトランジスタ６６０４を介して配線６６１２に放電
する。こうしてトランジスタ６６０１はオフする。よって、発光期間のうち任意の時間だ
け発光素子６６０７を発光させることができるので階調表示を行うことができる。
図６７の画素は、駆動トランジスタ（第１のトランジスタ）６７０１と、相補用トランジ
スタ（第２のトランジスタ）６７０２と、容量素子６７０３と、スイッチ６７０４と、発
光素子６７０５と、走査線６７０６と、信号線６７０７と、電源線６７０８とを有してい
る。なお、駆動トランジスタ６７０１にはＰチャネル型トランジスタ、相補用トランジス
タ６７０２にはＮチャネル型トランジスタを用いている。
スタ（第２のトランジスタ）６７０２と、容量素子６７０３と、スイッチ６７０４と、発
光素子６７０５と、走査線６７０６と、信号線６７０７と、電源線６７０８とを有してい
る。なお、駆動トランジスタ６７０１にはＰチャネル型トランジスタ、相補用トランジス
タ６７０２にはＮチャネル型トランジスタを用いている。
駆動トランジスタ６７０１は、第１端子（ソース端子又はドレイン端子）が電源線６７０
８と接続され、第２端子（ソース端子又はドレイン端子）が相補用トランジスタ６７０２
の第２端子（ソース端子又はドレイン端子）と接続され、ゲート端子が相補用トランジス
タ６７０２のゲート端子と接続されている。さらに、駆動トランジスタ６７０１及び相補
用トランジスタ６７０２のゲート端子は、容量素子６７０３を介して信号線６７０７に接
続されると共に、スイッチ６７０４を介して駆動トランジスタ６７０１及び相補用トラン
ジスタ６７０２の第２端子（ソース端子又はドレイン端子）と接続されている。つまり、
スイッチ６７０４をオンオフすることで、駆動トランジスタ６７０１及び相補用トランジ
スタ６７０２のゲート端子と第２端子（ソース端子又はドレイン端子）とを導通又は非導
通にすることができる。そして、走査線６７０６に信号を入力することによりスイッチ６
７０４のオンオフを制御する。また、駆動トランジスタ６７０１及び相補用トランジスタ
６７０２の第２端子（ソース端子又はドレイン端子）は、発光素子６７０５の画素電極と
接続されている。そして、発光素子６７０５の対向電極６７０９には低電源電位Ｖｓｓが
供給されている。なお、Ｖｓｓとは、電源線６７０８に供給される電源電位Ｖｄｄを基準
として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位
）としても良い。また、相補用トランジスタ６７０２の第１端子は配線６７１２と接続さ
れている。この配線６７１２に供給する電位は、相補用トランジスタ６７０２がオンする
ときに、発光素子６７０５の画素電極に印加される。そしてこのとき発光素子６７０５が
非発光となるような電位であればなんでもよい。よって、Ｖｓｓでもよい。
８と接続され、第２端子（ソース端子又はドレイン端子）が相補用トランジスタ６７０２
の第２端子（ソース端子又はドレイン端子）と接続され、ゲート端子が相補用トランジス
タ６７０２のゲート端子と接続されている。さらに、駆動トランジスタ６７０１及び相補
用トランジスタ６７０２のゲート端子は、容量素子６７０３を介して信号線６７０７に接
続されると共に、スイッチ６７０４を介して駆動トランジスタ６７０１及び相補用トラン
ジスタ６７０２の第２端子（ソース端子又はドレイン端子）と接続されている。つまり、
スイッチ６７０４をオンオフすることで、駆動トランジスタ６７０１及び相補用トランジ
スタ６７０２のゲート端子と第２端子（ソース端子又はドレイン端子）とを導通又は非導
通にすることができる。そして、走査線６７０６に信号を入力することによりスイッチ６
７０４のオンオフを制御する。また、駆動トランジスタ６７０１及び相補用トランジスタ
６７０２の第２端子（ソース端子又はドレイン端子）は、発光素子６７０５の画素電極と
接続されている。そして、発光素子６７０５の対向電極６７０９には低電源電位Ｖｓｓが
供給されている。なお、Ｖｓｓとは、電源線６７０８に供給される電源電位Ｖｄｄを基準
として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位
）としても良い。また、相補用トランジスタ６７０２の第１端子は配線６７１２と接続さ
れている。この配線６７１２に供給する電位は、相補用トランジスタ６７０２がオンする
ときに、発光素子６７０５の画素電極に印加される。そしてこのとき発光素子６７０５が
非発光となるような電位であればなんでもよい。よって、Ｖｓｓでもよい。
次に、図６７の画素構成の動作原理について詳しく説明する。
画素への信号書き込み期間には、信号線６７０７にはアナログ信号電位が供給される。こ
のアナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際に
は、走査線６７０６にＨレベルの信号を入力してスイッチ６７０４をオンさせる。なお、
駆動トランジスタ６７０１と相補用トランジスタ６７０２とはインバータとして動作する
。また、インバータとして動作しているときには、駆動トランジスタ６７０１及び相補用
トランジスタ６７０２のゲート端子の接続点がインバータの入力端子６７１０となり、駆
動トランジスタ６７０１及び相補用トランジスタ６７０２の第２端子の接続点がインバー
タの出力端子６７１１となる。また、インバータとして動作しているときには、駆動トラ
ンジスタ６７０１及び相補用トランジスタ６７０２は共に第１端子がソース端子、第２端
子がドレイン端子となる。
のアナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際に
は、走査線６７０６にＨレベルの信号を入力してスイッチ６７０４をオンさせる。なお、
駆動トランジスタ６７０１と相補用トランジスタ６７０２とはインバータとして動作する
。また、インバータとして動作しているときには、駆動トランジスタ６７０１及び相補用
トランジスタ６７０２のゲート端子の接続点がインバータの入力端子６７１０となり、駆
動トランジスタ６７０１及び相補用トランジスタ６７０２の第２端子の接続点がインバー
タの出力端子６７１１となる。また、インバータとして動作しているときには、駆動トラ
ンジスタ６７０１及び相補用トランジスタ６７０２は共に第１端子がソース端子、第２端
子がドレイン端子となる。
このようにスイッチ６７０４がオンすると、インバータの入力端子６７１０は出力端子６
７１１と導通し、駆動トランジスタ６７０１、相補用トランジスタ６７０２、発光素子６
７０５に電流が流れ、容量素子６７０３では電荷の放電又は蓄積が行われる。
７１１と導通し、駆動トランジスタ６７０１、相補用トランジスタ６７０２、発光素子６
７０５に電流が流れ、容量素子６７０３では電荷の放電又は蓄積が行われる。
こうして、インバータはオフセットキャンセルする。なお、オフセットキャンセルとは、
入力端子６７１０と出力端子６７１１を導通し、入力電位と出力電位を等しくし、入力端
子６７１０をインバータの論理しきい値電位Ｖｉｎｖにすることをいう。よって、この論
理しきい値Ｖｉｎｖは、理想的にはインバータの出力のＬレベルとＨレベルの中間の電位
である。
入力端子６７１０と出力端子６７１１を導通し、入力電位と出力電位を等しくし、入力端
子６７１０をインバータの論理しきい値電位Ｖｉｎｖにすることをいう。よって、この論
理しきい値Ｖｉｎｖは、理想的にはインバータの出力のＬレベルとＨレベルの中間の電位
である。
なお、インバータの出力のＨレベルの電位は電源線６７０８の電源電位Ｖｄｄであり、イ
ンバータのＬレベルの電位は配線６７１２に供給される電位である。また、インバータの
Ｈレベルの出力となる電源電位Ｖｄｄと、インバータのＬレベルの出力となる配線６７１
２に供給される電位は、対向電極６７０９の電位を基準に設定する。そして、インバータ
の出力がＨレベルのときは、発光素子６７０５が発光し、インバータの出力がＬレベルの
ときには非発光となるようにする。
ンバータのＬレベルの電位は配線６７１２に供給される電位である。また、インバータの
Ｈレベルの出力となる電源電位Ｖｄｄと、インバータのＬレベルの出力となる配線６７１
２に供給される電位は、対向電極６７０９の電位を基準に設定する。そして、インバータ
の出力がＨレベルのときは、発光素子６７０５が発光し、インバータの出力がＬレベルの
ときには非発光となるようにする。
つまり、発光素子６７０５が発光し始めるときの電圧をＶＥＬとすると、インバータのＬ
レベルの電位（配線６７１２に供給される電位）はＶｓｓ＋ＶＥＬよりも低くする必要が
ある。また、インバータのＨレベルの電位は、Ｖｓｓ＋ＶＥＬよりも高くする必要がある
。
レベルの電位（配線６７１２に供給される電位）はＶｓｓ＋ＶＥＬよりも低くする必要が
ある。また、インバータのＨレベルの電位は、Ｖｓｓ＋ＶＥＬよりも高くする必要がある
。
なお、インバータのＬレベルの電位が対向電極６７０９に供給される電位よりも低い電位
とすると、発光素子６７０５に逆バイアス状態の電圧が加わる。よって、発光素子６７０
５の劣化が抑制され、望ましい。
とすると、発光素子６７０５に逆バイアス状態の電圧が加わる。よって、発光素子６７０
５の劣化が抑制され、望ましい。
なお、容量素子６７０３での電荷の放電又は蓄積は、もともと容量素子６７０３に蓄積さ
れていた電荷と、信号線６７０７に供給される電位との関係で決まる。そして、容量素子
６７０３での電荷の放電又は蓄積が完了すると、容量素子６７０３には信号線６７０７と
、論理しきい値Ｖｉｎｖとの電位差（電圧Ｖｐ）分の電荷が蓄積されていることになる。
そして、走査線６７０６の信号をＬレベルにすることにより、スイッチ６７０４をオフに
し、容量素子６７０３で、この電圧Ｖｐを保持する。
れていた電荷と、信号線６７０７に供給される電位との関係で決まる。そして、容量素子
６７０３での電荷の放電又は蓄積が完了すると、容量素子６７０３には信号線６７０７と
、論理しきい値Ｖｉｎｖとの電位差（電圧Ｖｐ）分の電荷が蓄積されていることになる。
そして、走査線６７０６の信号をＬレベルにすることにより、スイッチ６７０４をオフに
し、容量素子６７０３で、この電圧Ｖｐを保持する。
なお、書き込み期間において、対向電極（Ｃａｔｈｏｄｅ）６７０９の電位をＶｓｓ２に
設定しても良い。このＶｓｓ２はＶｓｓ＜Ｖｓｓ２を満たす電位であり、インバータをオ
フセットキャンセルする際、発光素子６７０５に印加される電圧が発光素子６７０５の順
方向しきい値電圧ＶＥＬより小さくなるように設定する。つまり、Ｖｉｎｖ－Ｖｓｓ２＜
ＶＥＬとなるように設定する。こうすれば、書き込み期間において、発光素子６７０５が
発光してしまうことにより、表示不良が発生してしまうのを防ぐことができる。また、書
き込み期間において発光素子にほとんど電流が流れないようにすることができるため、消
費電力を低減することができる。
設定しても良い。このＶｓｓ２はＶｓｓ＜Ｖｓｓ２を満たす電位であり、インバータをオ
フセットキャンセルする際、発光素子６７０５に印加される電圧が発光素子６７０５の順
方向しきい値電圧ＶＥＬより小さくなるように設定する。つまり、Ｖｉｎｖ－Ｖｓｓ２＜
ＶＥＬとなるように設定する。こうすれば、書き込み期間において、発光素子６７０５が
発光してしまうことにより、表示不良が発生してしまうのを防ぐことができる。また、書
き込み期間において発光素子にほとんど電流が流れないようにすることができるため、消
費電力を低減することができる。
また、Ｖｓｓ２を大きくして、発光素子６７０５に逆バイアスの電圧が加わるようにして
もよい。逆バイアス電圧を加えることにより、発光素子６７０５の信頼性を向上させたり
、発光素子６７０５の中で不具合のある部分を焼き切ったりすることができる。
もよい。逆バイアス電圧を加えることにより、発光素子６７０５の信頼性を向上させたり
、発光素子６７０５の中で不具合のある部分を焼き切ったりすることができる。
なお、対向電極６７０９に電流が流れないようにすればよいので、別の方法を用いること
もできる。例えば、対向電極６７０９をフローティング状態にしてもよい。その結果、発
光素子６７０５には電流は流れない。あるいは、電源線６７０８からトランジスタ６７０
１を介して発光素子６７０５の画素電極までの間にスイッチを設けてもよい。このスイッ
チを制御することにより、発光素子６７０５に電流が流れないようにすることができる。
つまり、図６８（ａ）に示すようにトランジスタ６７０１の第１端子と電源線６７０８と
の間にスイッチ６８０１を接続してもよい。また、図６８（ｂ）に示すようにノード６７
１１と発光素子６７０５の画素電極との間にスイッチ６８０２を接続してもよい。また、
トランジスタ６７０１の第２端子とノード６７１１との間にスイッチ６８０３を接続して
もよい。こうすることで画素への信号書き込み期間において、画素への信号書き込み後、
他の行の画素への信号書き込み時における発光素子６７０５の発光を防ぐことができる。
もできる。例えば、対向電極６７０９をフローティング状態にしてもよい。その結果、発
光素子６７０５には電流は流れない。あるいは、電源線６７０８からトランジスタ６７０
１を介して発光素子６７０５の画素電極までの間にスイッチを設けてもよい。このスイッ
チを制御することにより、発光素子６７０５に電流が流れないようにすることができる。
つまり、図６８（ａ）に示すようにトランジスタ６７０１の第１端子と電源線６７０８と
の間にスイッチ６８０１を接続してもよい。また、図６８（ｂ）に示すようにノード６７
１１と発光素子６７０５の画素電極との間にスイッチ６８０２を接続してもよい。また、
トランジスタ６７０１の第２端子とノード６７１１との間にスイッチ６８０３を接続して
もよい。こうすることで画素への信号書き込み期間において、画素への信号書き込み後、
他の行の画素への信号書き込み時における発光素子６７０５の発光を防ぐことができる。
こうしてこの画素へビデオ信号の書き込みが終了する。
なお、画素にビデオ信号が書き込まれた後は、その画素にビデオ信号が書き込まれた際に
信号線６７０７に供給されたアナログ信号電位を基準にして、信号線６７０７の電位の変
動に従ってインバータの出力のレベルが制御されるようになる。つまり、信号線６７０７
の電位が、画素への信号書き込み期間に、画素にビデオ信号が書き込まれた際のアナログ
信号電位より高いときにはインバータの出力はＬレベルとなり、画素にビデオ信号が書き
込まれた際のアナログ信号電位より低くなるとインバータの出力はＨレベルとなる。
信号線６７０７に供給されたアナログ信号電位を基準にして、信号線６７０７の電位の変
動に従ってインバータの出力のレベルが制御されるようになる。つまり、信号線６７０７
の電位が、画素への信号書き込み期間に、画素にビデオ信号が書き込まれた際のアナログ
信号電位より高いときにはインバータの出力はＬレベルとなり、画素にビデオ信号が書き
込まれた際のアナログ信号電位より低くなるとインバータの出力はＨレベルとなる。
なぜなら、画素にビデオ信号が書き込まれると、容量素子６７０３が電位差（Ｖｐ）を保
持するため、信号線６７０７の電位が、画素にビデオ信号が書き込まれた際のアナログ信
号電位より高いときには、インバータの入力端子６７１０の電位も、画素にビデオ信号が
書き込まれた際の入力端子６７１０の電位より高くなり、駆動トランジスタ６７０１はオ
フし、相補用トランジスタ６７０２はオンし、インバータの出力はＬレベルとなる。一方
、信号線６７０７の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれ
た際のアナログ信号電位より低くなると、インバータの入力端子６７１０の電位も、画素
にアナログ信号が書き込まれた際の入力端子６７１０の電位より低くなるため、駆動トラ
ンジスタ６７０１はオンし、相補用トランジスタ６７０２はオフし、駆動インバータの出
力はＨレベルとなる。
持するため、信号線６７０７の電位が、画素にビデオ信号が書き込まれた際のアナログ信
号電位より高いときには、インバータの入力端子６７１０の電位も、画素にビデオ信号が
書き込まれた際の入力端子６７１０の電位より高くなり、駆動トランジスタ６７０１はオ
フし、相補用トランジスタ６７０２はオンし、インバータの出力はＬレベルとなる。一方
、信号線６７０７の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれ
た際のアナログ信号電位より低くなると、インバータの入力端子６７１０の電位も、画素
にアナログ信号が書き込まれた際の入力端子６７１０の電位より低くなるため、駆動トラ
ンジスタ６７０１はオンし、相補用トランジスタ６７０２はオフし、駆動インバータの出
力はＨレベルとなる。
したがって、画素の発光期間には、信号線６７０７に供給する電位をアナログ的に変化さ
せることで、画素内のインバータの出力のレベルを制御する。こうして、発光素子６７０
５に電流が流れている時間をアナログ的に制御して階調を表現することができる。
せることで、画素内のインバータの出力のレベルを制御する。こうして、発光素子６７０
５に電流が流れている時間をアナログ的に制御して階調を表現することができる。
図６９の画素は、駆動トランジスタ（第１のトランジスタ）６９０１と、相補用トランジ
スタ（第２のトランジスタ）６９０２と、容量素子６９０３と、スイッチ６９０４と、発
光素子６９０５と、走査線６９０６と、第１のスイッチ６９０７と、第２のスイッチ６９
０８と、第１の信号線６９０９と、第２の信号線６９１０と、電源線６９１１と、を有し
ている。なお、駆動トランジスタ６９０１にはＰチャネル型トランジスタ、相補用トラン
ジスタ６９０２及びスイッチ６９０４にはＮチャネル型トランジスタを用いている。
スタ（第２のトランジスタ）６９０２と、容量素子６９０３と、スイッチ６９０４と、発
光素子６９０５と、走査線６９０６と、第１のスイッチ６９０７と、第２のスイッチ６９
０８と、第１の信号線６９０９と、第２の信号線６９１０と、電源線６９１１と、を有し
ている。なお、駆動トランジスタ６９０１にはＰチャネル型トランジスタ、相補用トラン
ジスタ６９０２及びスイッチ６９０４にはＮチャネル型トランジスタを用いている。
駆動トランジスタ６９０１は、第１端子（ソース端子又はドレイン端子）が電源線６９１
１と接続され、第２端子（ソース端子又はドレイン端子）が相補用トランジスタ６９０２
の第２端子（ソース端子又はドレイン端子）と接続され、ゲート端子が相補用トランジス
タ６９０２のゲート端子と接続されている。さらに、駆動トランジスタ６９０１及び相補
用トランジスタ６９０２のゲート端子は、容量素子６９０３の一方の電極と接続されると
共に、スイッチ６９０４を介して駆動トランジスタ６９０１及び相補用トランジスタ６９
０２の第２端子（ソース端子又はドレイン端子）と接続されている。つまり、スイッチ６
９０４をオンオフすることで、駆動トランジスタ６９０１及び相補用トランジスタ６９０
２のゲート端子と第２端子（ソース端子又はドレイン端子）とを導通又は非導通にするこ
とができる。そして、走査線６９０６に信号を入力することによりスイッチ６９０４のオ
ンオフを制御する。なお、容量素子６９０３の他方の電極は第１のスイッチ６９０７を介
して第１の信号線６９０９と、第２のスイッチ６９０８を介して第２の信号線６９１０と
接続されている。また、駆動トランジスタ６９０１及び相補用トランジスタ６９０２の第
２端子（ソース端子又はドレイン端子）は、発光素子６９０５の画素電極と接続されてい
る。そして、発光素子６９０５の対向電極６９１２には低電源電位Ｖｓｓが供給されてい
る。なお、Ｖｓｓとは、電源線６９１１に供給される電源電位Ｖｄｄを基準として、Ｖｓ
ｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良
い。なお、電源線６９１１の電位はこれに限られない。画素の色毎に電源電位の値を変え
てもよい。つまり、ＲＧＢの色要素の画素からなるフルカラー表示の場合には、ＲＧＢの
画素毎に、ＲＧＢＷの色要素の画素からなるフルカラー表示装置の場合には、ＲＧＢＷの
画素毎に電源線の電位を供給すればよい。
１と接続され、第２端子（ソース端子又はドレイン端子）が相補用トランジスタ６９０２
の第２端子（ソース端子又はドレイン端子）と接続され、ゲート端子が相補用トランジス
タ６９０２のゲート端子と接続されている。さらに、駆動トランジスタ６９０１及び相補
用トランジスタ６９０２のゲート端子は、容量素子６９０３の一方の電極と接続されると
共に、スイッチ６９０４を介して駆動トランジスタ６９０１及び相補用トランジスタ６９
０２の第２端子（ソース端子又はドレイン端子）と接続されている。つまり、スイッチ６
９０４をオンオフすることで、駆動トランジスタ６９０１及び相補用トランジスタ６９０
２のゲート端子と第２端子（ソース端子又はドレイン端子）とを導通又は非導通にするこ
とができる。そして、走査線６９０６に信号を入力することによりスイッチ６９０４のオ
ンオフを制御する。なお、容量素子６９０３の他方の電極は第１のスイッチ６９０７を介
して第１の信号線６９０９と、第２のスイッチ６９０８を介して第２の信号線６９１０と
接続されている。また、駆動トランジスタ６９０１及び相補用トランジスタ６９０２の第
２端子（ソース端子又はドレイン端子）は、発光素子６９０５の画素電極と接続されてい
る。そして、発光素子６９０５の対向電極６９１２には低電源電位Ｖｓｓが供給されてい
る。なお、Ｖｓｓとは、電源線６９１１に供給される電源電位Ｖｄｄを基準として、Ｖｓ
ｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良
い。なお、電源線６９１１の電位はこれに限られない。画素の色毎に電源電位の値を変え
てもよい。つまり、ＲＧＢの色要素の画素からなるフルカラー表示の場合には、ＲＧＢの
画素毎に、ＲＧＢＷの色要素の画素からなるフルカラー表示装置の場合には、ＲＧＢＷの
画素毎に電源線の電位を供給すればよい。
次に、図６９の画素構成の動作原理について詳しく説明する。
まず、画素への信号書き込み動作時には、第１のスイッチ６９０７をオンにし、第２のス
イッチ６９０８をオフにする。駆動トランジスタ６９０１と相補用トランジスタ６９０２
とはインバータとして機能する。よって、駆動トランジスタ６９０１及び相補用トランジ
スタ６９０２のゲート端子の接続点がインバータの入力端子６９１３となり、駆動トラン
ジスタ６９０１及び相補用トランジスタ６９０２の第２端子の接続点がインバータの出力
端子６９１４となる。
イッチ６９０８をオフにする。駆動トランジスタ６９０１と相補用トランジスタ６９０２
とはインバータとして機能する。よって、駆動トランジスタ６９０１及び相補用トランジ
スタ６９０２のゲート端子の接続点がインバータの入力端子６９１３となり、駆動トラン
ジスタ６９０１及び相補用トランジスタ６９０２の第２端子の接続点がインバータの出力
端子６９１４となる。
また、走査線６９０６にはＨレベルの信号が入力されスイッチ６９０４がオンする。よっ
て、インバータの入力端子６９１３と出力端子６９１４とが導通され、オフセットキャン
セルされる。つまり、インバータの入力端子６９１３はインバータの論理しきい値電位Ｖ
ｉｎｖとなっている。よって、このときインバータの入力端子６９１３はインバータの出
力のレベルを制御するために必要な電位となっている。
て、インバータの入力端子６９１３と出力端子６９１４とが導通され、オフセットキャン
セルされる。つまり、インバータの入力端子６９１３はインバータの論理しきい値電位Ｖ
ｉｎｖとなっている。よって、このときインバータの入力端子６９１３はインバータの出
力のレベルを制御するために必要な電位となっている。
そして、容量素子６９０３には、インバータの論理しきい値電位Ｖｉｎｖと、書き込み動
作時に第１の信号線６９０９に供給される電位Ｖａとの電位差分（電圧Ｖｐ）の電荷が蓄
積される。
作時に第１の信号線６９０９に供給される電位Ｖａとの電位差分（電圧Ｖｐ）の電荷が蓄
積される。
続いて、第１のスイッチ６９０７をオフにし、第２のスイッチ６９０８をオンにする。そ
して、走査線６９０６をＬレベルにする。すると、スイッチ６９０４がオフし、容量素子
６９０３で電圧Ｖｐが保持される。こうして、画素に第１の信号線６９０９からアナログ
信号が書き込まれる。
して、走査線６９０６をＬレベルにする。すると、スイッチ６９０４がオフし、容量素子
６９０３で電圧Ｖｐが保持される。こうして、画素に第１の信号線６９０９からアナログ
信号が書き込まれる。
なお、第２の信号線６９１０には三角波電位が供給されている。画素は第２の信号線６９
１０が、画素の信号書き込み動作時に第１の信号線６９０９に供給されたアナログ信号電
位より高い電位であるときには発光素子６９０５は非発光の状態を維持し、第２の信号線
６９１０が、画素の信号書き込み動作時に第１の信号線６９０９に供給されたアナログ信
号電位より低い電位の間は発光素子６９０５は発光する。よって、それぞれ画素への信号
書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって発光素子
６９０５の発光時間が制御される。こうして、アナログ時間階調表示が可能となる。
１０が、画素の信号書き込み動作時に第１の信号線６９０９に供給されたアナログ信号電
位より高い電位であるときには発光素子６９０５は非発光の状態を維持し、第２の信号線
６９１０が、画素の信号書き込み動作時に第１の信号線６９０９に供給されたアナログ信
号電位より低い電位の間は発光素子６９０５は発光する。よって、それぞれ画素への信号
書き込み期間にアナログ信号が書き込まれた際のアナログ信号電位にしたがって発光素子
６９０５の発光時間が制御される。こうして、アナログ時間階調表示が可能となる。
図７０の画素は、駆動トランジスタ（第２のトランジスタ）７００１と、相補用トランジ
スタ（第３のトランジスタ）７００２と、容量素子７００３と、スイッチング用トランジ
スタ（第１のトランジスタ）７００４と、発光素子７００５と、走査線７００６と、信号
線７００７と、電源線７００８とを有している。なお、駆動トランジスタ７００１にはＰ
チャネル型トランジスタ、相補用トランジスタ７００２及びスイッチング用トランジスタ
７００４にはＮチャネル型トランジスタを用いている。
スタ（第３のトランジスタ）７００２と、容量素子７００３と、スイッチング用トランジ
スタ（第１のトランジスタ）７００４と、発光素子７００５と、走査線７００６と、信号
線７００７と、電源線７００８とを有している。なお、駆動トランジスタ７００１にはＰ
チャネル型トランジスタ、相補用トランジスタ７００２及びスイッチング用トランジスタ
７００４にはＮチャネル型トランジスタを用いている。
駆動トランジスタ７００１は、第１端子（ソース端子又はドレイン端子）が電源線７００
８と接続され、第２端子（ソース端子又はドレイン端子）が相補用トランジスタ７００２
の第２端子（ソース端子又はドレイン端子）と接続され、ゲート端子が相補用トランジス
タ７００２のゲート端子と接続されている。さらに、駆動トランジスタ７００１及び相補
用トランジスタ７００２のゲート端子は、容量素子７００３を介して信号線７００７に接
続されると共に、スイッチング用トランジスタ７００４を介して駆動トランジスタ７００
１及び相補用トランジスタ７００２の第２端子（ソース端子又はドレイン端子）と接続さ
れている。つまり、スイッチング用トランジスタ７００４は、第１端子（ソース端子又は
ドレイン端子）が駆動トランジスタ７００１及び相補用トランジスタ７００２の第２端子
（ソース端子又はドレイン端子）と接続され、第２端子（ソース端子又はドレイン端子）
が駆動トランジスタ７００１及び相補用トランジスタ７００２のゲート端子と接続されて
いるため、スイッチング用トランジスタ７００４をオンオフすることで、駆動トランジス
タ７００１及び相補用トランジスタ７００２のゲート端子と第２端子（ソース端子又はド
レイン端子）とを導通又は非導通にすることができる。そして、スイッチング用トランジ
スタ７００４のゲート端子が接続されている走査線７００６に信号を入力することにより
スイッチング用トランジスタ７００４のオンオフを制御する。また、駆動トランジスタ７
００１及び相補用トランジスタ７００２の第２端子（ソース端子又はドレイン端子）は、
発光素子７００５の画素電極と接続されている。そして、発光素子７００５の対向電極７
００９には低電源電位Ｖｓｓが供給されている。なお、Ｖｓｓとは、電源線７００８に供
給される電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖ
ｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
８と接続され、第２端子（ソース端子又はドレイン端子）が相補用トランジスタ７００２
の第２端子（ソース端子又はドレイン端子）と接続され、ゲート端子が相補用トランジス
タ７００２のゲート端子と接続されている。さらに、駆動トランジスタ７００１及び相補
用トランジスタ７００２のゲート端子は、容量素子７００３を介して信号線７００７に接
続されると共に、スイッチング用トランジスタ７００４を介して駆動トランジスタ７００
１及び相補用トランジスタ７００２の第２端子（ソース端子又はドレイン端子）と接続さ
れている。つまり、スイッチング用トランジスタ７００４は、第１端子（ソース端子又は
ドレイン端子）が駆動トランジスタ７００１及び相補用トランジスタ７００２の第２端子
（ソース端子又はドレイン端子）と接続され、第２端子（ソース端子又はドレイン端子）
が駆動トランジスタ７００１及び相補用トランジスタ７００２のゲート端子と接続されて
いるため、スイッチング用トランジスタ７００４をオンオフすることで、駆動トランジス
タ７００１及び相補用トランジスタ７００２のゲート端子と第２端子（ソース端子又はド
レイン端子）とを導通又は非導通にすることができる。そして、スイッチング用トランジ
スタ７００４のゲート端子が接続されている走査線７００６に信号を入力することにより
スイッチング用トランジスタ７００４のオンオフを制御する。また、駆動トランジスタ７
００１及び相補用トランジスタ７００２の第２端子（ソース端子又はドレイン端子）は、
発光素子７００５の画素電極と接続されている。そして、発光素子７００５の対向電極７
００９には低電源電位Ｖｓｓが供給されている。なお、Ｖｓｓとは、電源線７００８に供
給される電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖ
ｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
さらに、相補用トランジスタ７００２の第１端子は別の行の画素の走査線７００６Ａに接
続されている。ここで、駆動トランジスタ７００１は発光素子７００５を駆動するトラン
ジスタであり、相補用トランジスタ７００２は駆動トランジスタ７００１とは極性が反転
しているトランジスタである。つまり、この走査線７００６Ａの信号がＬレベルのときに
駆動トランジスタ７００１と相補用トランジスタ７００２とが相補的にオンオフするイン
バータを構成している。
続されている。ここで、駆動トランジスタ７００１は発光素子７００５を駆動するトラン
ジスタであり、相補用トランジスタ７００２は駆動トランジスタ７００１とは極性が反転
しているトランジスタである。つまり、この走査線７００６Ａの信号がＬレベルのときに
駆動トランジスタ７００１と相補用トランジスタ７００２とが相補的にオンオフするイン
バータを構成している。
次に、図７０の画素構成の動作原理について詳しく説明する。
画素への信号書き込み期間には、信号線７００７にはアナログ信号電位が供給される。こ
のアナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際に
は、走査線７００６にＨレベルの信号を入力してスイッチング用トランジスタ７００４を
オンさせる。なお、このとき、別の行の画素を選択する走査線７００６ＡにはＬレベルの
信号が供給されている。よって、画素へ信号を書き込む際には駆動トランジスタ７００１
と相補用トランジスタ７００２とはインバータとして動作することになる。なお、インバ
ータとして動作しているときには、駆動トランジスタ７００１及び相補用トランジスタ７
００２のゲート端子の接続点がインバータの入力端子７０１０となり、駆動トランジスタ
７００１及び相補用トランジスタ７００２の第２端子の接続点がインバータの出力端子７
０１１となる。また、インバータとして動作しているときには、駆動トランジスタ７００
１及び相補用トランジスタ７００２は共に第１端子がソース端子、第２端子がドレイン端
子となる。
のアナログ信号電位がビデオ信号に相当する。そして、画素へビデオ信号を書き込む際に
は、走査線７００６にＨレベルの信号を入力してスイッチング用トランジスタ７００４を
オンさせる。なお、このとき、別の行の画素を選択する走査線７００６ＡにはＬレベルの
信号が供給されている。よって、画素へ信号を書き込む際には駆動トランジスタ７００１
と相補用トランジスタ７００２とはインバータとして動作することになる。なお、インバ
ータとして動作しているときには、駆動トランジスタ７００１及び相補用トランジスタ７
００２のゲート端子の接続点がインバータの入力端子７０１０となり、駆動トランジスタ
７００１及び相補用トランジスタ７００２の第２端子の接続点がインバータの出力端子７
０１１となる。また、インバータとして動作しているときには、駆動トランジスタ７００
１及び相補用トランジスタ７００２は共に第１端子がソース端子、第２端子がドレイン端
子となる。
このようにスイッチング用トランジスタ７００４がオンすると、インバータの入力端子７
０１０は出力端子７０１１と導通し、駆動トランジスタ７００１、相補用トランジスタ７
００２、発光素子７００５に電流が流れ、容量素子７００３では電荷の放電又は蓄積が行
われる。
０１０は出力端子７０１１と導通し、駆動トランジスタ７００１、相補用トランジスタ７
００２、発光素子７００５に電流が流れ、容量素子７００３では電荷の放電又は蓄積が行
われる。
こうして、インバータはオフセットキャンセルする。なお、オフセットキャンセルとは、
入力端子７０１０と出力端子７０１１を導通し、入力電位と出力電位を等しくし、入力端
子７０１０をインバータの論理しきい値電位Ｖｉｎｖにすることをいう。よって、この論
理しきい値Ｖｉｎｖは、理想的にはインバータの出力のＬレベルとＨレベルの中間の電位
である。
入力端子７０１０と出力端子７０１１を導通し、入力電位と出力電位を等しくし、入力端
子７０１０をインバータの論理しきい値電位Ｖｉｎｖにすることをいう。よって、この論
理しきい値Ｖｉｎｖは、理想的にはインバータの出力のＬレベルとＨレベルの中間の電位
である。
なお、インバータの出力のＨレベルの電位は電源線７００８の電源電位Ｖｄｄであり、イ
ンバータのＬレベルの電位は走査線７００６Ａに供給されるＬレベルの電位である。また
、インバータのＨレベルの出力となる電源電位Ｖｄｄと、インバータのＬレベルの出力と
なる走査線７００６や走査線７００６Ａに供給される信号のＬレベルの電位は、対向電極
７００９の電位を基準に設定する。そして、インバータの出力がＨレベルのときは、発光
素子７００５が発光し、インバータの出力がＬレベルのときには非発光となるようにする
。
ンバータのＬレベルの電位は走査線７００６Ａに供給されるＬレベルの電位である。また
、インバータのＨレベルの出力となる電源電位Ｖｄｄと、インバータのＬレベルの出力と
なる走査線７００６や走査線７００６Ａに供給される信号のＬレベルの電位は、対向電極
７００９の電位を基準に設定する。そして、インバータの出力がＨレベルのときは、発光
素子７００５が発光し、インバータの出力がＬレベルのときには非発光となるようにする
。
つまり、発光素子７００５が発光し始めるときの電圧をＶＥＬとすると、インバータのＬ
レベルの電位（走査線７００６や走査線７００６Ａに供給される信号のＬレベルの電位）
はＶｓｓ＋ＶＥＬよりも低くする必要がある。また、インバータのＨレベルの電位は、Ｖ
ｓｓ＋ＶＥＬよりも高くする必要がある。
レベルの電位（走査線７００６や走査線７００６Ａに供給される信号のＬレベルの電位）
はＶｓｓ＋ＶＥＬよりも低くする必要がある。また、インバータのＨレベルの電位は、Ｖ
ｓｓ＋ＶＥＬよりも高くする必要がある。
なお、インバータのＬレベルの電位が対向電極７００９の電位よりも低い電位とすると、
発光素子７００５に逆バイアス状態の電圧が加わる。よって、発光素子７００５の劣化が
抑制され、望ましい。
発光素子７００５に逆バイアス状態の電圧が加わる。よって、発光素子７００５の劣化が
抑制され、望ましい。
なお、容量素子７００３での電荷の放電又は蓄積は、もともと容量素子７００３に蓄積さ
れていた電荷と、信号線７００７に供給される電位との関係で決まる。そして、容量素子
７００３での電荷の放電又は蓄積が完了すると、容量素子７００３には信号線７００７と
、論理しきい値Ｖｉｎｖとの電位差（電圧Ｖｐ）分の電荷が蓄積されていることになる。
そして、走査線７００６の信号をＬレベルにすることにより、スイッチング用トランジス
タ７００４をオフにし、容量素子７００３で、この電圧Ｖｐを保持する。
れていた電荷と、信号線７００７に供給される電位との関係で決まる。そして、容量素子
７００３での電荷の放電又は蓄積が完了すると、容量素子７００３には信号線７００７と
、論理しきい値Ｖｉｎｖとの電位差（電圧Ｖｐ）分の電荷が蓄積されていることになる。
そして、走査線７００６の信号をＬレベルにすることにより、スイッチング用トランジス
タ７００４をオフにし、容量素子７００３で、この電圧Ｖｐを保持する。
なお、書き込み期間において、対向電極（Ｃａｔｈｏｄｅ）７００９の電位をＶｓｓ２に
設定しても良い。このＶｓｓ２はＶｓｓ＜Ｖｓｓ２を満たす電位であり、インバータをオ
フセットキャンセルする際、発光素子７００５に印加される電圧が発光素子７００５の順
方向しきい値電圧ＶＥＬより小さくなるように設定する。つまり、Ｖｉｎｖ－Ｖｓｓ２＜
ＶＥＬとなるように設定する。こうすれば、書き込み期間において、発光素子７００５が
発光してしまうことにより、表示不良が発生してしまうのを防ぐことができる。また、書
き込み期間において発光素子にほとんど電流が流れないようにすることができるため、消
費電力を低減することができる。
設定しても良い。このＶｓｓ２はＶｓｓ＜Ｖｓｓ２を満たす電位であり、インバータをオ
フセットキャンセルする際、発光素子７００５に印加される電圧が発光素子７００５の順
方向しきい値電圧ＶＥＬより小さくなるように設定する。つまり、Ｖｉｎｖ－Ｖｓｓ２＜
ＶＥＬとなるように設定する。こうすれば、書き込み期間において、発光素子７００５が
発光してしまうことにより、表示不良が発生してしまうのを防ぐことができる。また、書
き込み期間において発光素子にほとんど電流が流れないようにすることができるため、消
費電力を低減することができる。
また、Ｖｓｓ２を大きくして、発光素子７００５に逆バイアスの電圧が加わるようにして
もよい。逆バイアス電圧を加えることにより、発光素子７００５の信頼性を向上させたり
、発光素子７００５の中で不具合のある部分を焼き切ったりすることができる。
もよい。逆バイアス電圧を加えることにより、発光素子７００５の信頼性を向上させたり
、発光素子７００５の中で不具合のある部分を焼き切ったりすることができる。
なお、対向電極７００９に電流が流れないようにすればよいので、別の方法を用いること
もできる。例えば、対向電極７００９をフローティング状態にしてもよい。その結果、発
光素子７００５には電流は流れない。あるいは、電源線７００８からトランジスタ７００
１を介して発光素子７００５の画素電極までの間にスイッチを設けてもよい。このスイッ
チを制御することにより、発光素子７００５に電流が流れないようにすることができる。
つまり、図７１に示すようにトランジスタ７００１の第１端子と電源線７００８との間に
スイッチ７１０１を接続してもよい。また、ノード７０１１と発光素子７００５の画素電
極との間にスイッチを接続してもよい。また、トランジスタ７００１の第２端子とノード
７０１１との間にスイッチを接続してもよい。こうすることで画素への信号書き込み期間
において、画素への信号書き込み後、他の行の画素への信号書き込み時における発光素子
７００５の発光を防ぐことができる。
もできる。例えば、対向電極７００９をフローティング状態にしてもよい。その結果、発
光素子７００５には電流は流れない。あるいは、電源線７００８からトランジスタ７００
１を介して発光素子７００５の画素電極までの間にスイッチを設けてもよい。このスイッ
チを制御することにより、発光素子７００５に電流が流れないようにすることができる。
つまり、図７１に示すようにトランジスタ７００１の第１端子と電源線７００８との間に
スイッチ７１０１を接続してもよい。また、ノード７０１１と発光素子７００５の画素電
極との間にスイッチを接続してもよい。また、トランジスタ７００１の第２端子とノード
７０１１との間にスイッチを接続してもよい。こうすることで画素への信号書き込み期間
において、画素への信号書き込み後、他の行の画素への信号書き込み時における発光素子
７００５の発光を防ぐことができる。
こうしてこの画素へビデオ信号の書き込みが終了する。
なお、画素にビデオ信号が書き込まれた後は、その画素にビデオ信号が書き込まれた際に
信号線７００７に供給されたアナログ信号電位を基準にして、信号線７００７の電位の変
動に従ってインバータの出力のレベルが制御されるようになる。つまり、信号線７００７
の電位が、画素への信号書き込み期間に、画素にビデオ信号が書き込まれた際のアナログ
信号電位より高いときにはインバータの出力はＬレベルとなり、画素にビデオ信号が書き
込まれた際のアナログ信号電位より低くなるとインバータの出力はＨレベルとなる。
信号線７００７に供給されたアナログ信号電位を基準にして、信号線７００７の電位の変
動に従ってインバータの出力のレベルが制御されるようになる。つまり、信号線７００７
の電位が、画素への信号書き込み期間に、画素にビデオ信号が書き込まれた際のアナログ
信号電位より高いときにはインバータの出力はＬレベルとなり、画素にビデオ信号が書き
込まれた際のアナログ信号電位より低くなるとインバータの出力はＨレベルとなる。
なぜなら、画素にビデオ信号が書き込まれると、容量素子７００３が電位差（Ｖｐ）を保
持するため、信号線７００７の電位が、画素にビデオ信号が書き込まれた際のアナログ信
号電位より高いときには、インバータの入力端子７０１０の電位も、画素にビデオ信号が
書き込まれた際の入力端子７０１０の電位より高くなり、駆動トランジスタ７００１はオ
フし、相補用トランジスタ７００２はオンし、インバータの出力はＬレベルとなる。一方
、信号線７００７の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれ
た際のアナログ信号電位より低くなると、インバータの入力端子７０１０の電位も、画素
にアナログ信号が書き込まれた際の入力端子７０１０の電位より低くなるため、駆動トラ
ンジスタ７００１はオンし、相補用トランジスタ７００２はオフし、駆動インバータの出
力はＨレベルとなる。
持するため、信号線７００７の電位が、画素にビデオ信号が書き込まれた際のアナログ信
号電位より高いときには、インバータの入力端子７０１０の電位も、画素にビデオ信号が
書き込まれた際の入力端子７０１０の電位より高くなり、駆動トランジスタ７００１はオ
フし、相補用トランジスタ７００２はオンし、インバータの出力はＬレベルとなる。一方
、信号線７００７の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれ
た際のアナログ信号電位より低くなると、インバータの入力端子７０１０の電位も、画素
にアナログ信号が書き込まれた際の入力端子７０１０の電位より低くなるため、駆動トラ
ンジスタ７００１はオンし、相補用トランジスタ７００２はオフし、駆動インバータの出
力はＨレベルとなる。
したがって、画素の発光期間には、走査線（走査線７００６、走査線７００６Ａなど）を
Ｌレベルにした状態で、信号線７００７に供給する電位をアナログ的に変化させることで
、画素内のインバータの出力のレベルを制御する。こうして、発光素子７００５に電流が
流れている時間をアナログ的に制御して階調を表現することができる。
Ｌレベルにした状態で、信号線７００７に供給する電位をアナログ的に変化させることで
、画素内のインバータの出力のレベルを制御する。こうして、発光素子７００５に電流が
流れている時間をアナログ的に制御して階調を表現することができる。
また、相補用トランジスタの第１端子（ソース端子又はドレイン端子）を走査線７００６
Ａに接続したことにより配線数を減らすことができ、開口率が向上する。よって、発光素
子の信頼性の向上を図ることができる。また、歩留まりを向上させ、表示パネルのコスト
の抑制を図ることができる。
Ａに接続したことにより配線数を減らすことができ、開口率が向上する。よって、発光素
子の信頼性の向上を図ることができる。また、歩留まりを向上させ、表示パネルのコスト
の抑制を図ることができる。
図７２に示す画素は、駆動トランジスタ（第２のトランジスタ）７２０１と、相補用トラ
ンジスタ（第３のトランジスタ）７２０２と、容量素子７２０３と、スイッチング用トラ
ンジスタ（第１のトランジスタ）７２０４と、発光素子７２０５と、走査線７２０６と、
第１のスイッチ７２０７と、第２のスイッチ７２０８と、第１の信号線７２０９と、第２
の信号線７２１０と、電源線７２１１と、を有している。なお、駆動トランジスタ７２０
１にはＰチャネル型トランジスタ、相補用トランジスタ７２０２及びスイッチング用トラ
ンジスタ７２０４にはＮチャネル型トランジスタを用いている。
ンジスタ（第３のトランジスタ）７２０２と、容量素子７２０３と、スイッチング用トラ
ンジスタ（第１のトランジスタ）７２０４と、発光素子７２０５と、走査線７２０６と、
第１のスイッチ７２０７と、第２のスイッチ７２０８と、第１の信号線７２０９と、第２
の信号線７２１０と、電源線７２１１と、を有している。なお、駆動トランジスタ７２０
１にはＰチャネル型トランジスタ、相補用トランジスタ７２０２及びスイッチング用トラ
ンジスタ７２０４にはＮチャネル型トランジスタを用いている。
駆動トランジスタ７２０１は、第１端子（ソース端子又はドレイン端子）が電源線６１１
と接続され、第２端子（ソース端子又はドレイン端子）が相補用トランジスタ７２０２の
第２端子（ソース端子又はドレイン端子）と接続され、ゲート端子が相補用トランジスタ
７２０２のゲート端子と接続されている。さらに、駆動トランジスタ７２０１及び相補用
トランジスタ７２０２のゲート端子は、容量素子７２０３の一方の電極と接続されると共
に、スイッチング用トランジスタ７２０４を介して駆動トランジスタ７２０１及び相補用
トランジスタ７２０２の第２端子（ソース端子又はドレイン端子）と接続されている。つ
まり、スイッチング用トランジスタ７２０４は、第１端子（ソース端子又はドレイン端子
）が駆動トランジスタ７２０１及び相補用トランジスタ７２０２の第２端子（ソース端子
又はドレイン端子）と接続され、第２端子（ソース端子又はドレイン端子）が駆動トラン
ジスタ７２０１及び相補用トランジスタ７２０２のゲート端子と接続されているため、ス
イッチング用トランジスタ７２０４をオンオフすることで、駆動トランジスタ７２０１及
び相補用トランジスタ７２０２のゲート端子と第２端子（ソース端子又はドレイン端子）
とを導通又は非導通にすることができる。そして、スイッチング用トランジスタ７２０４
のゲート端子が接続されている走査線７２０６に信号を入力することによりスイッチング
用トランジスタ７２０４のオンオフを制御する。なお、容量素子７２０３の他方の電極は
第１のスイッチ７２０７を介して第１の信号線７２０９と、第２のスイッチ７２０８を介
して第２の信号線７２１０と接続されている。また、駆動トランジスタ７２０１及び相補
用トランジスタ７２０２の第２端子（ソース端子又はドレイン端子）は、発光素子７２０
５の陽極（画素電極）と接続されている。そして、発光素子７２０５の陰極は低電源電位
Ｖｓｓが供給された配線（Ｃａｔｈｏｄｅ）７２１２と接続されている。なお、Ｖｓｓと
は、電源線７２１１に供給される電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす
電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。なお、電源線７
２１１の電位はこれに限られない。画素の色毎に電源電位の値を変えてもよい。つまり、
ＲＧＢの色要素の画素からなるフルカラー表示の場合には、ＲＧＢの画素毎に、ＲＧＢＷ
の色要素の画素からなるフルカラー表示装置の場合には、ＲＧＢＷの画素毎に電源線の電
位を供給すればよい。
と接続され、第２端子（ソース端子又はドレイン端子）が相補用トランジスタ７２０２の
第２端子（ソース端子又はドレイン端子）と接続され、ゲート端子が相補用トランジスタ
７２０２のゲート端子と接続されている。さらに、駆動トランジスタ７２０１及び相補用
トランジスタ７２０２のゲート端子は、容量素子７２０３の一方の電極と接続されると共
に、スイッチング用トランジスタ７２０４を介して駆動トランジスタ７２０１及び相補用
トランジスタ７２０２の第２端子（ソース端子又はドレイン端子）と接続されている。つ
まり、スイッチング用トランジスタ７２０４は、第１端子（ソース端子又はドレイン端子
）が駆動トランジスタ７２０１及び相補用トランジスタ７２０２の第２端子（ソース端子
又はドレイン端子）と接続され、第２端子（ソース端子又はドレイン端子）が駆動トラン
ジスタ７２０１及び相補用トランジスタ７２０２のゲート端子と接続されているため、ス
イッチング用トランジスタ７２０４をオンオフすることで、駆動トランジスタ７２０１及
び相補用トランジスタ７２０２のゲート端子と第２端子（ソース端子又はドレイン端子）
とを導通又は非導通にすることができる。そして、スイッチング用トランジスタ７２０４
のゲート端子が接続されている走査線７２０６に信号を入力することによりスイッチング
用トランジスタ７２０４のオンオフを制御する。なお、容量素子７２０３の他方の電極は
第１のスイッチ７２０７を介して第１の信号線７２０９と、第２のスイッチ７２０８を介
して第２の信号線７２１０と接続されている。また、駆動トランジスタ７２０１及び相補
用トランジスタ７２０２の第２端子（ソース端子又はドレイン端子）は、発光素子７２０
５の陽極（画素電極）と接続されている。そして、発光素子７２０５の陰極は低電源電位
Ｖｓｓが供給された配線（Ｃａｔｈｏｄｅ）７２１２と接続されている。なお、Ｖｓｓと
は、電源線７２１１に供給される電源電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす
電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。なお、電源線７
２１１の電位はこれに限られない。画素の色毎に電源電位の値を変えてもよい。つまり、
ＲＧＢの色要素の画素からなるフルカラー表示の場合には、ＲＧＢの画素毎に、ＲＧＢＷ
の色要素の画素からなるフルカラー表示装置の場合には、ＲＧＢＷの画素毎に電源線の電
位を供給すればよい。
さらに、相補用トランジスタ７２０２の第１端子は別の行の画素の走査線７２０６Ａに接
続されている。ここで、駆動トランジスタ７２０１は発光素子７２０５を駆動するトラン
ジスタであり、相補用トランジスタ７２０２は駆動トランジスタ７２０１とは極性が反転
しているトランジスタである。つまり、この走査線７２０６Ａの信号がＬレベルのときに
駆動トランジスタ７２０１と相補用トランジスタ７２０２とが相補的にオンオフするイン
バータを構成している。
続されている。ここで、駆動トランジスタ７２０１は発光素子７２０５を駆動するトラン
ジスタであり、相補用トランジスタ７２０２は駆動トランジスタ７２０１とは極性が反転
しているトランジスタである。つまり、この走査線７２０６Ａの信号がＬレベルのときに
駆動トランジスタ７２０１と相補用トランジスタ７２０２とが相補的にオンオフするイン
バータを構成している。
図７２の画素の動作の原理については、図７０の動作と同様であり、書き込み動作時に画
素にビデオ信号を入力する配線と、発光期間に画素に連続的に変化する電位を供給する配
線とを別にした場合の動作については、実施の形態２若しくは図６９の動作の説明を参照
されたい。
素にビデオ信号を入力する配線と、発光期間に画素に連続的に変化する電位を供給する配
線とを別にした場合の動作については、実施の形態２若しくは図６９の動作の説明を参照
されたい。
図７３の画素は駆動トランジスタ７３０１と、容量素子７３０２と、スイッチ７３０３と
、発光素子７３０４と、電源線７３０５と、信号線７３０６と、走査線７３０７、スイッ
チ７３０９とを有している。なお、駆動トランジスタ７３０１にはＰチャネル型トランジ
スタを用いている。
、発光素子７３０４と、電源線７３０５と、信号線７３０６と、走査線７３０７、スイッ
チ７３０９とを有している。なお、駆動トランジスタ７３０１にはＰチャネル型トランジ
スタを用いている。
駆動トランジスタ７３０１の第１端子（ソース端子又はドレイン端子）は電源線７３０５
と接続され、ゲート端子は容量素子７３０２を介して信号線７３０６と接続され、第２端
子（ソース端子又はドレイン端子）はスイッチ７３０９を介して発光素子７３０４の陽極
（画素電極）と接続されている。また、駆動トランジスタ７３０１のゲート端子と第２端
子（ソース端子又はドレイン端子）はスイッチ７３０３を介して接続されている。よって
、スイッチ７３０３がオンしているときには駆動トランジスタ７３０１のゲート端子と第
２端子（ソース端子又はドレイン端子）は導通する。そして、スイッチ７３０３がオフす
ると、駆動トランジスタ７３０１のゲート端子と第２端子（ソース端子又はドレイン端子
）は非導通となり、その瞬間の駆動トランジスタ７３０１のゲート端子（若しくは第２端
子）と信号線７３０６との電位差（電圧）を容量素子７３０２は保持することができる。
なお、発光素子７３０４の対向電極７３０８はＶｓｓの電位が設定されている。なお、Ｖ
ｓｓとは、画素の発光期間に電源線７３０５に設定される電源電位Ｖｄｄを基準として、
Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）として
も良い。
と接続され、ゲート端子は容量素子７３０２を介して信号線７３０６と接続され、第２端
子（ソース端子又はドレイン端子）はスイッチ７３０９を介して発光素子７３０４の陽極
（画素電極）と接続されている。また、駆動トランジスタ７３０１のゲート端子と第２端
子（ソース端子又はドレイン端子）はスイッチ７３０３を介して接続されている。よって
、スイッチ７３０３がオンしているときには駆動トランジスタ７３０１のゲート端子と第
２端子（ソース端子又はドレイン端子）は導通する。そして、スイッチ７３０３がオフす
ると、駆動トランジスタ７３０１のゲート端子と第２端子（ソース端子又はドレイン端子
）は非導通となり、その瞬間の駆動トランジスタ７３０１のゲート端子（若しくは第２端
子）と信号線７３０６との電位差（電圧）を容量素子７３０２は保持することができる。
なお、発光素子７３０４の対向電極７３０８はＶｓｓの電位が設定されている。なお、Ｖ
ｓｓとは、画素の発光期間に電源線７３０５に設定される電源電位Ｖｄｄを基準として、
Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）として
も良い。
次に、図７３の画素構成の動作原理について説明する。
画素への信号書き込み期間には、信号線７３０６にはアナログ信号電位が供給される。こ
のアナログ信号電位がビデオ信号に相当する。なお、このビデオ信号は３値以上で表され
る信号であり、アナログ信号電位とは、時間とともに変化し３値以上の状態を持つ電位で
ある。そして、画素へビデオ信号を書き込む際には、走査線７３０７に信号を入力してス
イッチ７３０３をオンさせる。また、スイッチ７３０９をオンにする。すると、駆動トラ
ンジスタ７３０１及び発光素子７３０４に電流が流れ、容量素子７３０２には電荷の蓄積
又は放電が行われる。
のアナログ信号電位がビデオ信号に相当する。なお、このビデオ信号は３値以上で表され
る信号であり、アナログ信号電位とは、時間とともに変化し３値以上の状態を持つ電位で
ある。そして、画素へビデオ信号を書き込む際には、走査線７３０７に信号を入力してス
イッチ７３０３をオンさせる。また、スイッチ７３０９をオンにする。すると、駆動トラ
ンジスタ７３０１及び発光素子７３０４に電流が流れ、容量素子７３０２には電荷の蓄積
又は放電が行われる。
このとき、駆動トランジスタ７３０１の第１端子はソース端子となり、第２端子はドレイ
ン端子となっている。そして、スイッチ７３０３がオンになっている状態で駆動トランジ
スタ７３０１に流れる電流が増加すると、発光素子７３０４に流れる電流も大きくなるた
め、発光素子７３０４での電圧降下は大きくなり、発光素子７３０４の電極間の電位差は
大きくなる。つまり、発光素子７３０４の陽極の電位は電源線７３０５の電位に近づく。
すると、駆動トランジスタ７３０１のゲート端子の電位も電源線７３０５の電位に近づく
ため、駆動トランジスタ７３０１のゲート端子とソース端子の電位差が小さくなり、駆動
トランジスタ７３０１に流れる電流は減少する。一方、発光素子７３０４に流れる電流が
小さくなると、発光素子７３０４での電圧降下は小さくなり、発光素子７３０４の電極間
の電位差は小さくなる。つまり、発光素子７３０４の陽極の電位は陰極１０８の電位に近
づく。すると、駆動トランジスタ７３０１のゲート端子も陰極７３０８の電位に近づくた
め、駆動トランジスタ７３０１のゲート端子とソース端子の電位差が大きくなり、駆動ト
ランジスタ７３０１に流れる電流が増加する。こうして、駆動トランジスタ７３０１のゲ
ート端子は駆動トランジスタ７３０１に一定の電流が流れるような電位に落ち着く。そし
て、そのときの駆動トランジスタ７３０１のゲート端子の電位と信号線７３０６の電位と
の電位差分の電荷が容量素子７３０２に蓄積される。
ン端子となっている。そして、スイッチ７３０３がオンになっている状態で駆動トランジ
スタ７３０１に流れる電流が増加すると、発光素子７３０４に流れる電流も大きくなるた
め、発光素子７３０４での電圧降下は大きくなり、発光素子７３０４の電極間の電位差は
大きくなる。つまり、発光素子７３０４の陽極の電位は電源線７３０５の電位に近づく。
すると、駆動トランジスタ７３０１のゲート端子の電位も電源線７３０５の電位に近づく
ため、駆動トランジスタ７３０１のゲート端子とソース端子の電位差が小さくなり、駆動
トランジスタ７３０１に流れる電流は減少する。一方、発光素子７３０４に流れる電流が
小さくなると、発光素子７３０４での電圧降下は小さくなり、発光素子７３０４の電極間
の電位差は小さくなる。つまり、発光素子７３０４の陽極の電位は陰極１０８の電位に近
づく。すると、駆動トランジスタ７３０１のゲート端子も陰極７３０８の電位に近づくた
め、駆動トランジスタ７３０１のゲート端子とソース端子の電位差が大きくなり、駆動ト
ランジスタ７３０１に流れる電流が増加する。こうして、駆動トランジスタ７３０１のゲ
ート端子は駆動トランジスタ７３０１に一定の電流が流れるような電位に落ち着く。そし
て、そのときの駆動トランジスタ７３０１のゲート端子の電位と信号線７３０６の電位と
の電位差分の電荷が容量素子７３０２に蓄積される。
こうしてこの画素へビデオ信号の書き込みが終了する。
このように駆動トランジスタ７３０１及び発光素子７３０４に流れる電流が一定となり、
定常状態となったところで、スイッチ７３０３をオフさせる。すると、容量素子７３０２
は、スイッチ７３０３がオフした瞬間の信号線７３０６の電位と駆動トランジスタ７３０
１のゲート端子（若しくはドレイン端子）との電位差Ｖｐ（電圧）を保持する。
定常状態となったところで、スイッチ７３０３をオフさせる。すると、容量素子７３０２
は、スイッチ７３０３がオフした瞬間の信号線７３０６の電位と駆動トランジスタ７３０
１のゲート端子（若しくはドレイン端子）との電位差Ｖｐ（電圧）を保持する。
画素への信号書き込み期間において、画素へのビデオ信号の書き込み終了後、他の行の画
素への信号書き込みを行っている間は、スイッチ７３０９をオフにする。なお、このスイ
ッチ７３０９をオフにするタイミングはスイッチ７３０３をオフにするタイミングと同時
か、それよりも後にする。
素への信号書き込みを行っている間は、スイッチ７３０９をオフにする。なお、このスイ
ッチ７３０９をオフにするタイミングはスイッチ７３０３をオフにするタイミングと同時
か、それよりも後にする。
なお、画素にビデオ信号が書き込まれると、その画素にビデオ信号が書き込まれた際に信
号線７３０６に設定されたアナログ信号電位を基準にして、信号線７３０６の電位の変動
に従って駆動トランジスタ７３０１のオンオフが制御されるようになる。つまり、信号線
７３０６の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のア
ナログ信号電位以上のときには駆動トランジスタ７３０１はオフし、画素にビデオ信号が
書き込まれた際のアナログ信号電位より低くなると駆動トランジスタ７３０１はオンする
。
号線７３０６に設定されたアナログ信号電位を基準にして、信号線７３０６の電位の変動
に従って駆動トランジスタ７３０１のオンオフが制御されるようになる。つまり、信号線
７３０６の電位が、画素への信号書き込み期間に画素にビデオ信号が書き込まれた際のア
ナログ信号電位以上のときには駆動トランジスタ７３０１はオフし、画素にビデオ信号が
書き込まれた際のアナログ信号電位より低くなると駆動トランジスタ７３０１はオンする
。
なぜなら、画素にビデオ信号が書き込まれると、容量素子７３０２が電位差（Ｖｐ）を保
持するため、信号線７３０６の電位が、画素にビデオ信号が書き込まれた際のアナログ信
号電位以上のときには、駆動トランジスタ７３０１のゲート端子の電位も、画素にビデオ
信号が書き込まれた際のゲート端子の電位以上となり、駆動トランジスタ７３０１はオフ
する。一方、信号線７３０６の電位が、画素への信号書き込み期間に画素にビデオ信号が
書き込まれた際のアナログ信号電位より低くなると、駆動トランジスタ７３０１のゲート
端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位より低くなるため
駆動トランジスタ７３０１はオンする。
持するため、信号線７３０６の電位が、画素にビデオ信号が書き込まれた際のアナログ信
号電位以上のときには、駆動トランジスタ７３０１のゲート端子の電位も、画素にビデオ
信号が書き込まれた際のゲート端子の電位以上となり、駆動トランジスタ７３０１はオフ
する。一方、信号線７３０６の電位が、画素への信号書き込み期間に画素にビデオ信号が
書き込まれた際のアナログ信号電位より低くなると、駆動トランジスタ７３０１のゲート
端子の電位も、画素にビデオ信号が書き込まれた際のゲート端子の電位より低くなるため
駆動トランジスタ７３０１はオンする。
したがって、画素の発光期間には、スイッチ７３０３をオフにし、スイッチ７３０９をオ
ンにした状態で、信号線７３０６に設定する電位をアナログ的に変化させることで、駆動
トランジスタ７３０１のオンオフを制御する。つまり、発光素子７３０４に電流が流れて
いる時間をアナログ的に制御して階調を表現することができる。
ンにした状態で、信号線７３０６に設定する電位をアナログ的に変化させることで、駆動
トランジスタ７３０１のオンオフを制御する。つまり、発光素子７３０４に電流が流れて
いる時間をアナログ的に制御して階調を表現することができる。
また、図７３の画素構成において駆動トランジスタ７３０１の第２端子をスイッチを介し
て対向電極７３０８と同じ電位の供給される配線に接続してもよい。つまり、図７９に示
すように、駆動トランジスタ７３０１の第２端子をスイッチ７９０１を介して配線７９０
２と接続する。画素へ信号を書き込む際にはスイッチ７９０１をオンにし、書き込みが終
わったらオフにする。そして、他の行の画素への信号の書き込み及び発光期間にはスイッ
チ７９０１をオフにする。すると、画素への信号書き込み時において画素を発光させなく
することができる。その他については図７３の動作を参照されたい。
て対向電極７３０８と同じ電位の供給される配線に接続してもよい。つまり、図７９に示
すように、駆動トランジスタ７３０１の第２端子をスイッチ７９０１を介して配線７９０
２と接続する。画素へ信号を書き込む際にはスイッチ７９０１をオンにし、書き込みが終
わったらオフにする。そして、他の行の画素への信号の書き込み及び発光期間にはスイッ
チ７９０１をオフにする。すると、画素への信号書き込み時において画素を発光させなく
することができる。その他については図７３の動作を参照されたい。
図７４の画素は駆動トランジスタ７４０１と、容量素子７４０２と、第１のスイッチ７４
０３と、発光素子７４０４と、電源線７４０５と、第２のスイッチ７４０６と、第３のス
イッチ７４０７と、走査線７４０８と、第１の信号線７４０９と、第２の信号線７４１０
ととを有している。なお、駆動トランジスタ７４０１にはＰチャネル型トランジスタを用
いている。
０３と、発光素子７４０４と、電源線７４０５と、第２のスイッチ７４０６と、第３のス
イッチ７４０７と、走査線７４０８と、第１の信号線７４０９と、第２の信号線７４１０
ととを有している。なお、駆動トランジスタ７４０１にはＰチャネル型トランジスタを用
いている。
駆動トランジスタ７４０１の第１端子（ソース端子又はドレイン端子）は電源線７４０５
と接続され、ゲート端子は容量素子７４０２の一方の電極と接続され、容量素子７４０２
の他方の電極は、第２のスイッチ７４０６を介して第１の信号線７４０９と、第３のスイ
ッチ７４０７を介して第２の信号線７４１０と接続されている。また、駆動トランジスタ
７４０１のゲート端子と第２端子（ソース端子又はドレイン端子）はスイッチ７４０３を
介して接続されている。なお、発光素子７４０４の陰極７４１１はＶｓｓの電位が設定さ
れている。なお、Ｖｓｓとは、電源線７４０５に設定される電源電位Ｖｄｄを基準として
、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）とし
ても良い。
と接続され、ゲート端子は容量素子７４０２の一方の電極と接続され、容量素子７４０２
の他方の電極は、第２のスイッチ７４０６を介して第１の信号線７４０９と、第３のスイ
ッチ７４０７を介して第２の信号線７４１０と接続されている。また、駆動トランジスタ
７４０１のゲート端子と第２端子（ソース端子又はドレイン端子）はスイッチ７４０３を
介して接続されている。なお、発光素子７４０４の陰極７４１１はＶｓｓの電位が設定さ
れている。なお、Ｖｓｓとは、電源線７４０５に設定される電源電位Ｖｄｄを基準として
、Ｖｓｓ＜Ｖｄｄを満たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）とし
ても良い。
次に、図７４の画素の動作について説明する。書き込み動作時には第２のスイッチ７４０
６をオンにし、第３のスイッチ７４０７をオフにする。そして、走査線７４０８にはＨレ
ベルの信号を入力し、第１のスイッチ７４０３をオンにする。すると、容量素子７４０２
、駆動トランジスタ７４０１及び発光素子７４０４に電流が流れる。そして、容量素子７
４０２では電荷の蓄積若しくは放電が行われる。つまり、容量素子７４０２にもともと蓄
積されていた電荷と第１の信号線７４０９に設定された電位との関係で電荷の蓄積か放電
のどちらかが起きる。そして、走査線７４０８の信号がＨレベルからＬレベルに立ち下が
ると、第１のスイッチ７４０３がオフする。第１のスイッチ７４０３がオフすると、その
瞬間の駆動トランジスタ７４０１のゲート端子の電位と第１の信号線７４０９の電位との
電位差を容量素子７４０２は保持する。
６をオンにし、第３のスイッチ７４０７をオフにする。そして、走査線７４０８にはＨレ
ベルの信号を入力し、第１のスイッチ７４０３をオンにする。すると、容量素子７４０２
、駆動トランジスタ７４０１及び発光素子７４０４に電流が流れる。そして、容量素子７
４０２では電荷の蓄積若しくは放電が行われる。つまり、容量素子７４０２にもともと蓄
積されていた電荷と第１の信号線７４０９に設定された電位との関係で電荷の蓄積か放電
のどちらかが起きる。そして、走査線７４０８の信号がＨレベルからＬレベルに立ち下が
ると、第１のスイッチ７４０３がオフする。第１のスイッチ７４０３がオフすると、その
瞬間の駆動トランジスタ７４０１のゲート端子の電位と第１の信号線７４０９の電位との
電位差を容量素子７４０２は保持する。
こうして、画素に第１の信号線７４０９からビデオ信号が書き込まれる。
なお、発光期間には第２の信号線７４１０にはアナログ的に変化する電位が供給されてい
る。画素は第２の信号線７４１０が、ｉ行目の画素の信号書き込み時間に第１の信号線７
４０９に設定されたアナログ信号電位より高い電位であるときには発光素子７４０４は非
発光の状態を維持し、第２の信号線７４１０が、画素の信号書き込み時間に第１の信号線
７４０９に設定されたアナログ信号電位より低い電位の間（Ｔａ）は発光素子７４０４は
発光する。よって、それぞれの画素の書き込み時間にビデオ信号が書き込まれた際のアナ
ログ信号電位にしたがって発光素子７４０４の発光時間が設定される。こうして、アナロ
グ時間階調表示が可能となる。
る。画素は第２の信号線７４１０が、ｉ行目の画素の信号書き込み時間に第１の信号線７
４０９に設定されたアナログ信号電位より高い電位であるときには発光素子７４０４は非
発光の状態を維持し、第２の信号線７４１０が、画素の信号書き込み時間に第１の信号線
７４０９に設定されたアナログ信号電位より低い電位の間（Ｔａ）は発光素子７４０４は
発光する。よって、それぞれの画素の書き込み時間にビデオ信号が書き込まれた際のアナ
ログ信号電位にしたがって発光素子７４０４の発光時間が設定される。こうして、アナロ
グ時間階調表示が可能となる。
図７５の画素は、駆動トランジスタ７５０１と、容量素子７５０２と、第１のスイッチ７
５０３と、第２のスイッチ７５０４と、発光素子７５０５と、第１の走査線７５０６と、
第２の走査線７５０７と、信号線７５０８と、電源線７５０９と、配線７５１０とを有し
ている。なお、駆動トランジスタ７５０１にはＮチャネル型トランジスタを用いている。
５０３と、第２のスイッチ７５０４と、発光素子７５０５と、第１の走査線７５０６と、
第２の走査線７５０７と、信号線７５０８と、電源線７５０９と、配線７５１０とを有し
ている。なお、駆動トランジスタ７５０１にはＮチャネル型トランジスタを用いている。
駆動トランジスタ７５０１のソース端子は発光素子７５０５の陽極（画素電極）と接続さ
れ、ゲート端子は容量素子７５０２を介して信号線７５０８と接続され、ドレイン端子は
第１のスイッチ７５０３を介して電源線７５０９と接続されている。なお、電源線７５０
９には電源電位Ｖｄｄが設定されている。また、駆動トランジスタ７５０１のゲート端子
とドレイン端子は第２のスイッチ７５０４を介して接続されている。よって第２のスイッ
チ７５０４がオンしているときには駆動トランジスタ７５０１のゲート端子とドレイン端
子は導通する。そして、第２のスイッチ７５０４がオフすると、駆動トランジスタ７５０
１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ７５０１の
ゲート端子（ドレイン端子）と信号線７５０８との電位差（電圧）を容量素子７５０２は
保持することができる。また、発光素子７５０５の陰極はＶｓｓの電位が設定された配線
７５１０と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例え
ば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
れ、ゲート端子は容量素子７５０２を介して信号線７５０８と接続され、ドレイン端子は
第１のスイッチ７５０３を介して電源線７５０９と接続されている。なお、電源線７５０
９には電源電位Ｖｄｄが設定されている。また、駆動トランジスタ７５０１のゲート端子
とドレイン端子は第２のスイッチ７５０４を介して接続されている。よって第２のスイッ
チ７５０４がオンしているときには駆動トランジスタ７５０１のゲート端子とドレイン端
子は導通する。そして、第２のスイッチ７５０４がオフすると、駆動トランジスタ７５０
１のゲート端子とドレイン端子は非導通となり、その瞬間の駆動トランジスタ７５０１の
ゲート端子（ドレイン端子）と信号線７５０８との電位差（電圧）を容量素子７５０２は
保持することができる。また、発光素子７５０５の陰極はＶｓｓの電位が設定された配線
７５１０と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例え
ば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
次に、図７５の画素の動作原理について説明する。
画素の信号書き込み期間に、第１の走査線７５０６及び第２の走査線７５０７に信号を入
力し、第１のスイッチ７５０３及び第２のスイッチ７５０４をオンさせる。すると、駆動
トランジスタ７５０１のドレイン端子とゲート端子に電源線７５０９の電源電位（Ｖｄｄ
）が設定される。そして、容量素子７５０２、駆動トランジスタ７５０１及び発光素子７
５０５に電流が流れ、容量素子７５０２では電荷の蓄積又は放電が行われる。なお、画素
への信号書き込み期間には、信号線７５０８にはアナログ信号電位が設定される。このア
ナログ信号電位はビデオ信号に相当する。
力し、第１のスイッチ７５０３及び第２のスイッチ７５０４をオンさせる。すると、駆動
トランジスタ７５０１のドレイン端子とゲート端子に電源線７５０９の電源電位（Ｖｄｄ
）が設定される。そして、容量素子７５０２、駆動トランジスタ７５０１及び発光素子７
５０５に電流が流れ、容量素子７５０２では電荷の蓄積又は放電が行われる。なお、画素
への信号書き込み期間には、信号線７５０８にはアナログ信号電位が設定される。このア
ナログ信号電位はビデオ信号に相当する。
やがて、容量素子７５０２には電流が流れなくなる。そして、駆動トランジスタ７５０１
及び発光素子７５０５に電流が流れる。なぜなら、このとき駆動トランジスタ７５０１の
ゲート端子は、第２のスイッチ７５０４によってドレイン端子と導通されているため、ゲ
ート端子の電位は、電源電位（Ｖｄｄ）となり駆動トランジスタ７５０１はオンしている
からである。
及び発光素子７５０５に電流が流れる。なぜなら、このとき駆動トランジスタ７５０１の
ゲート端子は、第２のスイッチ７５０４によってドレイン端子と導通されているため、ゲ
ート端子の電位は、電源電位（Ｖｄｄ）となり駆動トランジスタ７５０１はオンしている
からである。
この状態で、第１のスイッチ７５０３をオフにすると、駆動トランジスタ７５０１と容量
素子７５０２に電流が流れ、やがて、駆動トランジスタ７５０１及び容量素子７５０２に
電流が流れなくなる。こうして、駆動トランジスタ７５０１はオフする。このとき、駆動
トランジスタ７５０１のゲートソース間電圧Ｖｇｓはしきい値電圧Ｖｔｈに概ね等しくな
っている。
素子７５０２に電流が流れ、やがて、駆動トランジスタ７５０１及び容量素子７５０２に
電流が流れなくなる。こうして、駆動トランジスタ７５０１はオフする。このとき、駆動
トランジスタ７５０１のゲートソース間電圧Ｖｇｓはしきい値電圧Ｖｔｈに概ね等しくな
っている。
そして、この状態になったら第２のスイッチ７５０４をオフする。すると、容量素子７５
０２には、駆動トランジスタ７５０１がオフするゲート端子の電位と、第２のスイッチ７
５０４をオフにした瞬間の信号線７５０８に設定されているアナログ信号電位との電位差
（Ｖｐ）が保持される。こうして画素にアナログ信号が書き込まれる。
０２には、駆動トランジスタ７５０１がオフするゲート端子の電位と、第２のスイッチ７
５０４をオフにした瞬間の信号線７５０８に設定されているアナログ信号電位との電位差
（Ｖｐ）が保持される。こうして画素にアナログ信号が書き込まれる。
なお、上述した第１のスイッチ７５０３のオンオフを制御する信号は第１の走査線７５０
６に、第２のスイッチ７５０４のオンオフを制御する信号は第２の走査線７５０７にパル
ス信号を入力して行うことができる。
６に、第２のスイッチ７５０４のオンオフを制御する信号は第２の走査線７５０７にパル
ス信号を入力して行うことができる。
なお、画素にアナログ信号が書き込まれると、その際信号線７５０８に設定されたアナロ
グ信号電位を基準にして、信号線７５０８の電位の変動に従って駆動トランジスタ７５０
１のオンオフが制御されるようになる。つまり、信号線７５０８の電位が、信号書き込み
期間に画素に書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ７５０
１はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆
動トランジスタ７５０１はオンする。
グ信号電位を基準にして、信号線７５０８の電位の変動に従って駆動トランジスタ７５０
１のオンオフが制御されるようになる。つまり、信号線７５０８の電位が、信号書き込み
期間に画素に書き込まれた際のアナログ信号電位以下のときには駆動トランジスタ７５０
１はオフし、画素にアナログ信号が書き込まれた際のアナログ信号電位より高くなると駆
動トランジスタ７５０１はオンする。
画素にアナログ信号が書き込まれると、容量素子７５０２が電位差（Ｖｐ）を保持するた
め、信号線７５０８の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位
以下のときには、駆動トランジスタ７５０１のゲート端子の電位も、画素にアナログ信号
が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ７５０１はオフする
。一方、信号線７５０８の電位が、書き込み期間に画素にアナログ信号が書き込まれた際
のアナログ信号電位より高くなると、駆動トランジスタ７５０１のゲート端子の電位も、
画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため駆動トランジ
スタ７５０１はオンする。
め、信号線７５０８の電位が、画素にアナログ信号が書き込まれた際のアナログ信号電位
以下のときには、駆動トランジスタ７５０１のゲート端子の電位も、画素にアナログ信号
が書き込まれた際のゲート端子の電位以下となり、駆動トランジスタ７５０１はオフする
。一方、信号線７５０８の電位が、書き込み期間に画素にアナログ信号が書き込まれた際
のアナログ信号電位より高くなると、駆動トランジスタ７５０１のゲート端子の電位も、
画素にアナログ信号が書き込まれた際のゲート端子の電位より高くなるため駆動トランジ
スタ７５０１はオンする。
したがって、画素の発光期間には、第２のスイッチ７５０４をオフにし、第１のスイッチ
７５０３をオンにした状態で、信号線７５０８に設定する電位をアナログ的に変化させる
ことで、駆動トランジスタ７５０１のオンオフを制御し、発光素子７５０５に電流が流れ
ている時間をアナログ的に制御して、階調を表現できるようになる。
７５０３をオンにした状態で、信号線７５０８に設定する電位をアナログ的に変化させる
ことで、駆動トランジスタ７５０１のオンオフを制御し、発光素子７５０５に電流が流れ
ている時間をアナログ的に制御して、階調を表現できるようになる。
図７６に示す画素は、駆動トランジスタ７６０１と、容量素子７６０２と、第１のスイッ
チ７６０３と、第２のスイッチ７６０４と、発光素子７６０５と、第３のスイッチ７６０
６と、第４のスイッチ７６０７と、第１の走査線７６０８と、第２の走査線７６０９と、
第１の信号線７６１０と、第２の信号線７６１１と、電源線７６１２と、を有している。
なお、駆動トランジスタ７６０１にはＮチャネル型トランジスタを用いている。
チ７６０３と、第２のスイッチ７６０４と、発光素子７６０５と、第３のスイッチ７６０
６と、第４のスイッチ７６０７と、第１の走査線７６０８と、第２の走査線７６０９と、
第１の信号線７６１０と、第２の信号線７６１１と、電源線７６１２と、を有している。
なお、駆動トランジスタ７６０１にはＮチャネル型トランジスタを用いている。
駆動トランジスタ７６０１のソース端子は発光素子７６０５の陽極（画素電極）と接続さ
れ、ゲート端子は容量素子７６０２の一方の電極と接続され、容量素子７６０２の他方の
電極は、第３のスイッチ７６０６を介して第１の信号線７６１０と、第４のスイッチ７６
０７を介して第２の信号線７６１１と接続されている。駆動トランジスタ７６０１のドレ
イン端子は第１のスイッチ７６０３を介して電源線７６１２と接続されている。なお、電
源線７６１２には電源電位Ｖｄｄが設定されている。なお、電源線に設定する電位はＶｄ
ｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそ
れぞれの色の画素毎に電源線の電位の値を変えても良い。
れ、ゲート端子は容量素子７６０２の一方の電極と接続され、容量素子７６０２の他方の
電極は、第３のスイッチ７６０６を介して第１の信号線７６１０と、第４のスイッチ７６
０７を介して第２の信号線７６１１と接続されている。駆動トランジスタ７６０１のドレ
イン端子は第１のスイッチ７６０３を介して電源線７６１２と接続されている。なお、電
源線７６１２には電源電位Ｖｄｄが設定されている。なお、電源線に設定する電位はＶｄ
ｄに限られず、例えば、ＲＧＢの色要素からなるフルカラー表示の場合には、ＲＧＢのそ
れぞれの色の画素毎に電源線の電位の値を変えても良い。
また、駆動トランジスタ７６０１のゲート端子とドレイン端子は第２のスイッチ７６０４
を介して接続されている。よって第２のスイッチ７６０４がオンしているときには駆動ト
ランジスタ７６０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ７
６０４がオフすると、駆動トランジスタ７６０１のゲート端子とドレイン端子は非導通と
なり、その瞬間の駆動トランジスタ７６０１のゲート端子（ドレイン端子）と第１の信号
線７６１０により設定されるアナログ信号電位との電位差（電圧）を容量素子７６０２は
保持することができる。また、発光素子７６０５の陰極はＶｓｓの電位が設定された配線
７６１３と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例え
ば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
を介して接続されている。よって第２のスイッチ７６０４がオンしているときには駆動ト
ランジスタ７６０１のゲート端子とドレイン端子は導通する。そして、第２のスイッチ７
６０４がオフすると、駆動トランジスタ７６０１のゲート端子とドレイン端子は非導通と
なり、その瞬間の駆動トランジスタ７６０１のゲート端子（ドレイン端子）と第１の信号
線７６１０により設定されるアナログ信号電位との電位差（電圧）を容量素子７６０２は
保持することができる。また、発光素子７６０５の陰極はＶｓｓの電位が設定された配線
７６１３と接続されている。なお、ＶｓｓとはＶｓｓ＜Ｖｄｄを満たす電位である。例え
ば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
図７６の画素の動作の原理については、図７５の動作と同様であり、書き込み動作時に画
素にビデオ信号を入力する配線と、発光期間に画素に連続的に変化する電位を供給する配
線とを別にした場合の動作については実施の形態２若しくは図６９の動作の説明を参照さ
れたい。
素にビデオ信号を入力する配線と、発光期間に画素に連続的に変化する電位を供給する配
線とを別にした場合の動作については実施の形態２若しくは図６９の動作の説明を参照さ
れたい。
図７７に示す画素は、トランジスタ７７０１と、容量素子７７０２と、スイッチ７７０３
と、アンプ７７０４と、発光素子７７０５と、信号線７７０６と、走査線７７０７と、電
源線７７０８と、配線７７０９と、配線７７１０とを有する。
と、アンプ７７０４と、発光素子７７０５と、信号線７７０６と、走査線７７０７と、電
源線７７０８と、配線７７０９と、配線７７１０とを有する。
トランジスタ７７０１は、第１端子（ソース端子又はドレイン端子）が発光素子７７０５
の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が電源線７７０８に接
続され、ゲート端子がコンパレータ回路７７０４の出力端子と接続されている。コンパレ
ータ回路７７０４は、第１入力端子がスイッチ７７０３を介して信号線７７０６と接続さ
れ、第２入力端子が配線７７１０と接続されている。またコンパレータ回路７７０４の第
１入力端子は容量素子７７０２を介して配線７７０９と接続されている。なお、走査線７
７０７に信号を入力してスイッチ７７０３のオンオフを制御する。
の画素電極に接続され、第２端子（ソース端子又はドレイン端子）が電源線７７０８に接
続され、ゲート端子がコンパレータ回路７７０４の出力端子と接続されている。コンパレ
ータ回路７７０４は、第１入力端子がスイッチ７７０３を介して信号線７７０６と接続さ
れ、第２入力端子が配線７７１０と接続されている。またコンパレータ回路７７０４の第
１入力端子は容量素子７７０２を介して配線７７０９と接続されている。なお、走査線７
７０７に信号を入力してスイッチ７７０３のオンオフを制御する。
以下において、画素の動作について説明する。まず画素への信号書き込み動作時には、ス
イッチ７７０３をオンにする。そして、信号線７７０６からビデオ信号に相当する電位を
容量素子７７０２の一方の電極に印加する。そして、スイッチ７７０３をオフにして、こ
のビデオ信号に相当するアナログ電位を容量素子７７０２で保持する。この場合配線７７
０９の電位は所定の電位にしておくとよい。こうして、画素への信号の書き込みが終了す
る。
イッチ７７０３をオンにする。そして、信号線７７０６からビデオ信号に相当する電位を
容量素子７７０２の一方の電極に印加する。そして、スイッチ７７０３をオフにして、こ
のビデオ信号に相当するアナログ電位を容量素子７７０２で保持する。この場合配線７７
０９の電位は所定の電位にしておくとよい。こうして、画素への信号の書き込みが終了す
る。
続いて、画素の発光動作時には、配線７７１０の電位をビデオ信号に相当するアナログ電
位のとりうる範囲の最低電位から最高電位へ連続的に変化する電位、若しくは最高電位か
ら最低電位へ連続的に変化する電位、又は最低電位と最高電位との間をくり返し連続的に
変化する電位を入力する。すると、コンパレータ回路７７０４の第１入力端子には容量素
子７７０２で保持されたアナログ電位が入力され、第２入力端子にはアナログ電位のとり
うる範囲の連続的に変化する電位が入力される。そして、コンパレータ回路７７０４では
第１入力端子と第２入力端子とに入力される電位の高低を比較して、その結果により出力
電位が決まる。そして、コンパレータ回路７７０４の出力電位により、トランジスタ７７
０１のオンオフが制御される。
位のとりうる範囲の最低電位から最高電位へ連続的に変化する電位、若しくは最高電位か
ら最低電位へ連続的に変化する電位、又は最低電位と最高電位との間をくり返し連続的に
変化する電位を入力する。すると、コンパレータ回路７７０４の第１入力端子には容量素
子７７０２で保持されたアナログ電位が入力され、第２入力端子にはアナログ電位のとり
うる範囲の連続的に変化する電位が入力される。そして、コンパレータ回路７７０４では
第１入力端子と第２入力端子とに入力される電位の高低を比較して、その結果により出力
電位が決まる。そして、コンパレータ回路７７０４の出力電位により、トランジスタ７７
０１のオンオフが制御される。
よって、トランジスタ７７０１がオンしている間が発光素子７７０５の発光時間となるの
で、発光期間のうち任意の時間だけ発光素子７７０５を発光させることができるので階調
表示を行うことができる。
で、発光期間のうち任意の時間だけ発光素子７７０５を発光させることができるので階調
表示を行うことができる。
図７８に示す画素は、インバータ７８０１と、容量素子７８０２と、スイッチ７８０３と
、スイッチ７８０４と、発光素子７８０５と、信号線７８０６と、第１の走査線７８０７
と、第２の走査線７８０８とを有している。
、スイッチ７８０４と、発光素子７８０５と、信号線７８０６と、第１の走査線７８０７
と、第２の走査線７８０８とを有している。
インバータ７８０１の入力端子は容量素子７８０２の一方の電極と接続され、出力端子は
発光素子７８０５の画素電極と接続されている。また容量素子７８０２の他方の電極はス
イッチ７８０４を介して信号線７８０６と接続されている。また、インバータ７８０１の
入力端子と出力端子はスイッチ７８０３を介して接続されている。なお、第１の走査線７
８０７に入力する信号によりスイッチ７８０４のオンオフを制御し、第２の走査線７８０
８に入力する信号によりスイッチ７８０３のオンオフを制御する。
発光素子７８０５の画素電極と接続されている。また容量素子７８０２の他方の電極はス
イッチ７８０４を介して信号線７８０６と接続されている。また、インバータ７８０１の
入力端子と出力端子はスイッチ７８０３を介して接続されている。なお、第１の走査線７
８０７に入力する信号によりスイッチ７８０４のオンオフを制御し、第２の走査線７８０
８に入力する信号によりスイッチ７８０３のオンオフを制御する。
画素の書き込み動作時にはスイッチ７８０４とスイッチ７８０３をオンにする。そして、
信号線７８０６にはビデオ信号に相当するアナログ電位を供給する。すると、容量素子７
８０２の一方の電極にはインバータ７８０１の論理しきい値となる電位が入力され、容量
素子７８０２の他方の電極にはビデオ信号に相当するアナログ電位が入力される。そして
、スイッチ７８０３とスイッチ７８０４がオフすると容量素子７８０２は、インバータ７
８０１の論理しきい値電位とビデオ信号に相当するアナログ電位との電位差を保持する。
こうして、画素への信号の書き込みが終了する。
信号線７８０６にはビデオ信号に相当するアナログ電位を供給する。すると、容量素子７
８０２の一方の電極にはインバータ７８０１の論理しきい値となる電位が入力され、容量
素子７８０２の他方の電極にはビデオ信号に相当するアナログ電位が入力される。そして
、スイッチ７８０３とスイッチ７８０４がオフすると容量素子７８０２は、インバータ７
８０１の論理しきい値電位とビデオ信号に相当するアナログ電位との電位差を保持する。
こうして、画素への信号の書き込みが終了する。
続いて画素の発光動作時には、信号線７８０６にビデオ信号に相当するアナログ電位のと
りうる範囲の最低電位から最高電位へ連続的に変化する電位、若しくは最高電位から最低
電位へ連続的に変化する電位、又は最低電位と最高電位との間をくり返し連続的に変化す
る電位を入力する。すると、発光期間に信号線７８０６に連続的に供給される電位が書き
込み期間に画素へ書き込まれたビデオ信号に相当するアナログ電位よりも高いか低いかで
発光素子７８０５の画素電極に印加される電位が変わるため、発光期間のうち任意の時間
だけ発光素子７８０５を発光させることができるので階調表示を行うことができる。
りうる範囲の最低電位から最高電位へ連続的に変化する電位、若しくは最高電位から最低
電位へ連続的に変化する電位、又は最低電位と最高電位との間をくり返し連続的に変化す
る電位を入力する。すると、発光期間に信号線７８０６に連続的に供給される電位が書き
込み期間に画素へ書き込まれたビデオ信号に相当するアナログ電位よりも高いか低いかで
発光素子７８０５の画素電極に印加される電位が変わるため、発光期間のうち任意の時間
だけ発光素子７８０５を発光させることができるので階調表示を行うことができる。
次に、発光素子の輝度特性と信号線に入力するアナログ電位との関係を説明する。例とし
て発光期間に入力するアナログ電位を三角波とした場合における、発光素子の輝度特性と
三角波との関係を、図５９（ａ１）、（ａ２）、（ａ３）に示す。一例として、Ｒの画素
の発光素子の輝度特性を基準に、Ｇの画素の発光素子から得られる輝度が高く、Ｂの画素
の発光素子から得られる輝度が低い場合について説明する。
て発光期間に入力するアナログ電位を三角波とした場合における、発光素子の輝度特性と
三角波との関係を、図５９（ａ１）、（ａ２）、（ａ３）に示す。一例として、Ｒの画素
の発光素子の輝度特性を基準に、Ｇの画素の発光素子から得られる輝度が高く、Ｂの画素
の発光素子から得られる輝度が低い場合について説明する。
この場合には、信号線Ｄｒ（Ｄａｔａ ｌｉｎｅ Ｒ ｐｉｘｅｌ）に入力する三角波電
位を基準にすると、信号線Ｄｇ（Ｄａｔａ ｌｉｎｅ Ｇ ｐｉｘｅｌ）に入力する三角
波電位は急勾配にする。つまり、三角波電位の振幅を大きくする。一方、信号線Ｄｂ（Ｄ
ａｔａ ｌｉｎｅ Ｂ ｐｉｘｅｌ）に入力する三角波電位は緩勾配にする。つまり、三
角波電位の振幅を小さくする。
位を基準にすると、信号線Ｄｇ（Ｄａｔａ ｌｉｎｅ Ｇ ｐｉｘｅｌ）に入力する三角
波電位は急勾配にする。つまり、三角波電位の振幅を大きくする。一方、信号線Ｄｂ（Ｄ
ａｔａ ｌｉｎｅ Ｂ ｐｉｘｅｌ）に入力する三角波電位は緩勾配にする。つまり、三
角波電位の振幅を小さくする。
こうすることにより、同じ階調であっても画素の色毎によって、発光時間を変えることが
できる。例えば、Ｒの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（
Ｒ）、Ｇの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｇ）、Ｂの
画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｂ）となる。
できる。例えば、Ｒの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（
Ｒ）、Ｇの画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｇ）、Ｂの
画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｂ）となる。
また、第３の構成として、ビデオ信号の電位の幅を画素の色毎に変えてもよい。つまり、
図６０（ａ１）、（ａ２）、（ａ３）に示すように、Ｒの画素を基準として、Ｇの画素の
発光素子から得られる輝度が高い場合には、Ｇのビデオ信号のそれぞれの階調に対応する
電位を低い方へシフトさせる。また、Ｂの画素の発光素子から得られる輝度が低い場合に
は、Ｂのビデオ信号のそれぞれの階調に対応する電位を高い方へシフトさせる。こうして
、同じ階調であっても画素の色毎によって、発光時間を変えることができる。例えば、Ｒ
の画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｒ）、Ｇの画素は１
フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｇ）、Ｂの画素は１フレーム期
間中の最も大きな階調の表示期間はＴｍａｘ（Ｂ）となる。
図６０（ａ１）、（ａ２）、（ａ３）に示すように、Ｒの画素を基準として、Ｇの画素の
発光素子から得られる輝度が高い場合には、Ｇのビデオ信号のそれぞれの階調に対応する
電位を低い方へシフトさせる。また、Ｂの画素の発光素子から得られる輝度が低い場合に
は、Ｂのビデオ信号のそれぞれの階調に対応する電位を高い方へシフトさせる。こうして
、同じ階調であっても画素の色毎によって、発光時間を変えることができる。例えば、Ｒ
の画素は１フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｒ）、Ｇの画素は１
フレーム期間中の最も大きな階調の表示期間はＴｍａｘ（Ｇ）、Ｂの画素は１フレーム期
間中の最も大きな階調の表示期間はＴｍａｘ（Ｂ）となる。
また、第４の構成として、色毎にビデオ信号のそれぞれの階調に対応する電位をシフトさ
せる構成と、色毎に三角波電位の振幅を変える構成を組み合わせてもよい。こうすること
で、振幅を小さくすることができ、消費電力の低減を図ることができる。
せる構成と、色毎に三角波電位の振幅を変える構成を組み合わせてもよい。こうすること
で、振幅を小さくすることができ、消費電力の低減を図ることができる。
また、第５の構成として、駆動トランジスタの第１端子の接続された電源線の電位として
それぞれ画素の色によって異なる電位を設定する。例えば、図６６の電源線６６１０や、
図６７の電源線６７０８や、図６８（ａ）、（ｂ）、（ｃ）の電源線６７０８や、図６９
の電源線６９１１や、図７０の電源線７００８や、図７１の電源線７００８や、図７２の
電源線７２１１や、図７３の電源線７３０５や、図７４の電源線７４０５や、図７５の電
源線７５０９や、図７６の電源線７６１２や、図７７の電源線７７０８や、図７９の電源
線７３０５などを、色の異なる画素毎で電位を変えても良い。
それぞれ画素の色によって異なる電位を設定する。例えば、図６６の電源線６６１０や、
図６７の電源線６７０８や、図６８（ａ）、（ｂ）、（ｃ）の電源線６７０８や、図６９
の電源線６９１１や、図７０の電源線７００８や、図７１の電源線７００８や、図７２の
電源線７２１１や、図７３の電源線７３０５や、図７４の電源線７４０５や、図７５の電
源線７５０９や、図７６の電源線７６１２や、図７７の電源線７７０８や、図７９の電源
線７３０５などを、色の異なる画素毎で電位を変えても良い。
また、第６の構成として、画素の色毎にビデオ信号のそれぞれの階調に対応する電位をシ
フトさせる構成又は色毎に三角波電位の振幅を変える構成と、色毎に駆動トランジスタの
第１端子の接続された電源線の電位を変える構成とを組み合わせてもよい。
フトさせる構成又は色毎に三角波電位の振幅を変える構成と、色毎に駆動トランジスタの
第１端子の接続された電源線の電位を変える構成とを組み合わせてもよい。
（実施の形態７）
本実施の形態では、発光素子の発光又は非発光を制御する画素内のインバータとしてＣＭ
ＯＳインバータを適用した場合の構成について説明する。
本実施の形態では、発光素子の発光又は非発光を制御する画素内のインバータとしてＣＭ
ＯＳインバータを適用した場合の構成について説明する。
図１の画素構成において、画素内にＣＭＯＳインバータを適用した構成について図６１を
用いて説明する。
用いて説明する。
画素は駆動トランジスタ６１０１と、相補用トランジスタ６１０８と、容量素子６１０２
と、スイッチ６１０３と、発光素子６１０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ
ｌｉｎｅ）６１０５と、信号線（Ｄａｔａ ｌｉｎｅ）６１０６と、走査線（Ｒｅｓｅ
ｔ ｌｉｎｅ）６１０７と、配線６１１０とを有している。なお、駆動トランジスタ６１
０１にはＰチャネル型トランジスタ、相補用トランジスタ６１０８にはＮチャネル型トラ
ンジスタを用いている。
と、スイッチ６１０３と、発光素子６１０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ
ｌｉｎｅ）６１０５と、信号線（Ｄａｔａ ｌｉｎｅ）６１０６と、走査線（Ｒｅｓｅ
ｔ ｌｉｎｅ）６１０７と、配線６１１０とを有している。なお、駆動トランジスタ６１
０１にはＰチャネル型トランジスタ、相補用トランジスタ６１０８にはＮチャネル型トラ
ンジスタを用いている。
駆動トランジスタ６１０１は、第１端子（ソース端子又はドレイン端子）が電位供給線６
１０５と接続され、第２端子（ソース端子又はドレイン端子）が相補用トランジスタ６１
０８の第２端子（ソース端子又はドレイン端子）と接続され、ゲート端子が相補用トラン
ジスタ６１０８のゲート端子と接続されている。さらに、駆動トランジスタ６１０１及び
相補用トランジスタ６１０８のゲート端子は、容量素子６１０２を介して信号線６１０６
に接続されると共に、スイッチ６１０３を介して駆動トランジスタ６１０１及び相補用ト
ランジスタ６１０８の第２端子（ソース端子又はドレイン端子）と接続されている。つま
り、スイッチ６１０３をオンオフすることで、駆動トランジスタ６１０１及び相補用トラ
ンジスタ６１０８のゲート端子と第２端子（ソース端子又はドレイン端子）とを導通又は
非導通にすることができる。そして、スイッチ６１０３のオンオフは走査線６１０７に信
号を入力することにより制御する。また、駆動トランジスタ６１０１及び相補用トランジ
スタ６１０８の第２端子（ソース端子又はドレイン端子）は、発光素子６１０４の陽極（
画素電極）と接続されている。そして、発光素子６１０４の陰極（Ｃａｔｈｏｄｅ）６１
０９は低電源電位Ｖｓｓが入力されている。なお、Ｖｓｓとは、発光期間に電位供給線６
１０５入力されるＨレベルの信号（電源電位Ｖｄｄ）を基準として、Ｖｓｓ＜Ｖｄｄを満
たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
１０５と接続され、第２端子（ソース端子又はドレイン端子）が相補用トランジスタ６１
０８の第２端子（ソース端子又はドレイン端子）と接続され、ゲート端子が相補用トラン
ジスタ６１０８のゲート端子と接続されている。さらに、駆動トランジスタ６１０１及び
相補用トランジスタ６１０８のゲート端子は、容量素子６１０２を介して信号線６１０６
に接続されると共に、スイッチ６１０３を介して駆動トランジスタ６１０１及び相補用ト
ランジスタ６１０８の第２端子（ソース端子又はドレイン端子）と接続されている。つま
り、スイッチ６１０３をオンオフすることで、駆動トランジスタ６１０１及び相補用トラ
ンジスタ６１０８のゲート端子と第２端子（ソース端子又はドレイン端子）とを導通又は
非導通にすることができる。そして、スイッチ６１０３のオンオフは走査線６１０７に信
号を入力することにより制御する。また、駆動トランジスタ６１０１及び相補用トランジ
スタ６１０８の第２端子（ソース端子又はドレイン端子）は、発光素子６１０４の陽極（
画素電極）と接続されている。そして、発光素子６１０４の陰極（Ｃａｔｈｏｄｅ）６１
０９は低電源電位Ｖｓｓが入力されている。なお、Ｖｓｓとは、発光期間に電位供給線６
１０５入力されるＨレベルの信号（電源電位Ｖｄｄ）を基準として、Ｖｓｓ＜Ｖｄｄを満
たす電位である。例えば、Ｖｓｓ＝ＧＮＤ（グラウンド電位）としても良い。
さらに、相補用トランジスタ６１０８の第１端子は配線６１１０に接続されている。ここ
で、駆動トランジスタ６１０１は発光素子６１０４を駆動するトランジスタであり、相補
用トランジスタ６１０８は駆動トランジスタ６１０１とは極性が反転しているトランジス
タである。つまり、電位供給線６１０５の信号がＨレベル（電源電位Ｖｄｄ）のときに駆
動トランジスタ６１０１と相補用トランジスタ６１０８とが相補的にオンオフするインバ
ータとして機能する。なお、配線６１１０の電位は、相補用トランジスタ６１０８がオン
したときに、発光素子６１０４に印加される電圧が発光素子６１０４の順方向しきい値電
圧ＶＥＬ以下となるようにする。
で、駆動トランジスタ６１０１は発光素子６１０４を駆動するトランジスタであり、相補
用トランジスタ６１０８は駆動トランジスタ６１０１とは極性が反転しているトランジス
タである。つまり、電位供給線６１０５の信号がＨレベル（電源電位Ｖｄｄ）のときに駆
動トランジスタ６１０１と相補用トランジスタ６１０８とが相補的にオンオフするインバ
ータとして機能する。なお、配線６１１０の電位は、相補用トランジスタ６１０８がオン
したときに、発光素子６１０４に印加される電圧が発光素子６１０４の順方向しきい値電
圧ＶＥＬ以下となるようにする。
動作について簡単に説明する。画素へ信号を書き込む際には、走査線６１０７に信号を入
力し、スイッチ６１０３をオンさせる。また、電位供給線６１０５をＨレベルにし、駆動
トランジスタ６１０１の第１端子を電源電位Ｖｄｄにする。すると、駆動トランジスタ６
１０１と相補用トランジスタ６１０８は、相補的にオンオフするＣＭＯＳインバータとし
て機能し、ＣＭＯＳインバータの出力端子に相当する駆動トランジスタ６１０１及び相補
用トランジスタ６１０８の第２端子と、ＣＭＯＳインバータの入力端子に相当する駆動ト
ランジスタ６１０１及び相補用トランジスタ６１０８のゲート端子が導通し、オフセット
キャンセルされる。つまり、ＣＭＯＳインバータの入力端子はＣＭＯＳインバータの論理
しきい値電位となる。そして、入力端子の電位と信号線６１０６に入力されるアナログ信
号電位との電位差（Ｖｐ）分の電荷が容量素子６１０２に蓄積される。こうして、画素へ
の信号の書き込みが終了し、走査線６１０７の信号をスイッチ６１０３がオフするように
する。そして、容量素子６１０２によって電圧Ｖｐが保持される。また、電位供給線６１
０５をＬレベルにし、駆動トランジスタ６１０１がオンしても発光素子６１０４に印加さ
れる電圧が順方向しきい値電圧以下となるようにする。
力し、スイッチ６１０３をオンさせる。また、電位供給線６１０５をＨレベルにし、駆動
トランジスタ６１０１の第１端子を電源電位Ｖｄｄにする。すると、駆動トランジスタ６
１０１と相補用トランジスタ６１０８は、相補的にオンオフするＣＭＯＳインバータとし
て機能し、ＣＭＯＳインバータの出力端子に相当する駆動トランジスタ６１０１及び相補
用トランジスタ６１０８の第２端子と、ＣＭＯＳインバータの入力端子に相当する駆動ト
ランジスタ６１０１及び相補用トランジスタ６１０８のゲート端子が導通し、オフセット
キャンセルされる。つまり、ＣＭＯＳインバータの入力端子はＣＭＯＳインバータの論理
しきい値電位となる。そして、入力端子の電位と信号線６１０６に入力されるアナログ信
号電位との電位差（Ｖｐ）分の電荷が容量素子６１０２に蓄積される。こうして、画素へ
の信号の書き込みが終了し、走査線６１０７の信号をスイッチ６１０３がオフするように
する。そして、容量素子６１０２によって電圧Ｖｐが保持される。また、電位供給線６１
０５をＬレベルにし、駆動トランジスタ６１０１がオンしても発光素子６１０４に印加さ
れる電圧が順方向しきい値電圧以下となるようにする。
続いて、発光期間において、スイッチ６１０３をオフにしたまま、電位供給線６１０５を
Ｈレベルにする。そして、信号線６１０６に設定する電位をアナログ的に変化させること
で、ＣＭＯＳインバータの出力のレベルを制御する。そして、発光素子６１０４に電流が
流れている時間をアナログ的に制御して階調を表現することができる。なお、発光素子６
１０４を発光させたい場合には、駆動トランジスタ６１０１をオン、相補用トランジスタ
６１０８をオフにして、ＣＭＯＳインバータの出力をＨレベルにする。このＨレベルの電
位は電位供給線６１０５のＨレベルの電源電位Ｖｄｄである。一方、発光素子６１０４を
非発光にしたい場合には、駆動トランジスタ６１０１をオフ、相補用トランジスタ６１０
８をオンにして、ＣＭＯＳインバータの出力をＬレベルにする。このＬレベルは配線６１
１０に設定されている電位である。
Ｈレベルにする。そして、信号線６１０６に設定する電位をアナログ的に変化させること
で、ＣＭＯＳインバータの出力のレベルを制御する。そして、発光素子６１０４に電流が
流れている時間をアナログ的に制御して階調を表現することができる。なお、発光素子６
１０４を発光させたい場合には、駆動トランジスタ６１０１をオン、相補用トランジスタ
６１０８をオフにして、ＣＭＯＳインバータの出力をＨレベルにする。このＨレベルの電
位は電位供給線６１０５のＨレベルの電源電位Ｖｄｄである。一方、発光素子６１０４を
非発光にしたい場合には、駆動トランジスタ６１０１をオフ、相補用トランジスタ６１０
８をオンにして、ＣＭＯＳインバータの出力をＬレベルにする。このＬレベルは配線６１
１０に設定されている電位である。
画素の発光期間において、信号線６１０６に設定する電位について説明する。信号線６１
０６に設定する電位は周期的に変化する波形のアナログ電位を用いることができる。
０６に設定する電位は周期的に変化する波形のアナログ電位を用いることができる。
例えば、発光期間には、信号線６１０６に設定する電位は、実施の形態１で示したように
、波形４３０１、波形４３０２、波形４３０３、波形４３０４、波形４３０５、波形４３
０６若しくは波形４３０７、又はこれらを複数連続して設定しても良い。
、波形４３０１、波形４３０２、波形４３０３、波形４３０４、波形４３０５、波形４３
０６若しくは波形４３０７、又はこれらを複数連続して設定しても良い。
これらの波形を連続して設定することにより、発光時間を１フレーム内で分散させること
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
なお、詳しい動作については、実施の形態１の図１と同様であるためそちらを参照された
い。
い。
本実施の形態に示すように、発光素子のオンオフをＣＭＯＳインバータの出力により制御
することにより、画素内のトランジスタ特性がばらついても、その影響による画素輝度の
ばらつきを低減することができる。なぜなら、Ｎチャネル型トランジスタとＰチャネル型
トランジスタでインバータを構成しているため、多少トランジスタの特性にばらつきが生
じても、インバータの論理しきい値電圧を境として、急激に出力のレベルが切り替るから
である。
することにより、画素内のトランジスタ特性がばらついても、その影響による画素輝度の
ばらつきを低減することができる。なぜなら、Ｎチャネル型トランジスタとＰチャネル型
トランジスタでインバータを構成しているため、多少トランジスタの特性にばらつきが生
じても、インバータの論理しきい値電圧を境として、急激に出力のレベルが切り替るから
である。
また、本画素構成において、配線６１１０と発光素子６１０４の陰極６１０９を接続する
とよい。
とよい。
また、断面図６２を用いて図６１の画素を有する表示パネルの断面構造の例について説明
する。
する。
基板６２０１上に下地膜６２０２を有している。基板６２０１としてはガラス基板、石英
基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を
用いることができる。下地膜６２０２はＣＶＤ法やスパッタ法により形成することができ
る。例えばＳｉＨ４、Ｎ２Ｏ、ＮＨ３を原料に用いたＣＶＤ法により形成した酸化珪素膜
、窒化珪素膜、酸化窒化珪素膜等を適用することができる。また、これらの積層を用いて
も良い。なお、下地膜６２０２は基板６２０１から不純物が半導体層に拡散することを防
ぐために設けるものであり、基板６２０１にガラス基板や石英基板を用いている場合には
下地膜６２０２は設けなくてもよい。
基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を
用いることができる。下地膜６２０２はＣＶＤ法やスパッタ法により形成することができ
る。例えばＳｉＨ４、Ｎ２Ｏ、ＮＨ３を原料に用いたＣＶＤ法により形成した酸化珪素膜
、窒化珪素膜、酸化窒化珪素膜等を適用することができる。また、これらの積層を用いて
も良い。なお、下地膜６２０２は基板６２０１から不純物が半導体層に拡散することを防
ぐために設けるものであり、基板６２０１にガラス基板や石英基板を用いている場合には
下地膜６２０２は設けなくてもよい。
下地膜６２０２上に島状の半導体層を有する。半導体層にはＰ型のチャネルが形成される
チャネル形成領域６２０３、ソース領域又はドレイン領域となる不純物領域６２０４、Ｎ
型のチャネルが形成されるチャネル形成領域６２０５、ソース又はドレイン領域となる不
純物領域６２２０、低濃度不純物領域（ＬＤＤ領域）６２２１が形成されている。そして
、チャネル形成領域６２０３及びチャネル形成領域６２０５上にゲート絶縁膜６２０６を
介してゲート電極６２０７を有している。ゲート絶縁膜６２０６としてはＣＶＤ法やスパ
ッタ法により形成される酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができ
る。また、ゲート電極６２０７としてはアルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、アルミ
ニウム又は銅を主成分とする薄膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタ
ル（ＴａＮ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等を
用いることができる。
チャネル形成領域６２０３、ソース領域又はドレイン領域となる不純物領域６２０４、Ｎ
型のチャネルが形成されるチャネル形成領域６２０５、ソース又はドレイン領域となる不
純物領域６２２０、低濃度不純物領域（ＬＤＤ領域）６２２１が形成されている。そして
、チャネル形成領域６２０３及びチャネル形成領域６２０５上にゲート絶縁膜６２０６を
介してゲート電極６２０７を有している。ゲート絶縁膜６２０６としてはＣＶＤ法やスパ
ッタ法により形成される酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができ
る。また、ゲート電極６２０７としてはアルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、アルミ
ニウム又は銅を主成分とする薄膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタ
ル（ＴａＮ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等を
用いることができる。
ゲート電極６２０７の脇にはサイドウォール６２２２が形成されている。ゲート電極６２
０７を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸
化窒化シリコン膜を形成した後、エッチバックしてサイドウォール６２２２を形成するこ
とができる。
０７を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸
化窒化シリコン膜を形成した後、エッチバックしてサイドウォール６２２２を形成するこ
とができる。
なお、ＬＤＤ領域６２２１はサイドウォール６２２２の下部に位置している。つまり、自
己整合的にＬＤＤ領域６２２１が形成されている。なお、サイドウォール６２２２は、Ｌ
ＤＤ領域６２２１を自己整合的に形成するために設けているのであって、必ずしも設けな
くともよい。
己整合的にＬＤＤ領域６２２１が形成されている。なお、サイドウォール６２２２は、Ｌ
ＤＤ領域６２２１を自己整合的に形成するために設けているのであって、必ずしも設けな
くともよい。
ゲート電極６２０７、サイドウォール６２２２およびゲート絶縁膜６２０６上には第１の
層間絶縁膜を有している。第１の層間絶縁膜は下層に無機絶縁膜６２１８、上層に樹脂膜
６２０８を有している。無機絶縁膜６２１８としては、窒化珪素膜、酸化珪素膜、酸化窒
化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜６２０８としては、ポリ
イミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる
。
層間絶縁膜を有している。第１の層間絶縁膜は下層に無機絶縁膜６２１８、上層に樹脂膜
６２０８を有している。無機絶縁膜６２１８としては、窒化珪素膜、酸化珪素膜、酸化窒
化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜６２０８としては、ポリ
イミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる
。
第１の層間絶縁膜上には、第１の電極６２０９及び第２の電極６２２４を有し、第１の電
極６２０９はコンタクトホールを介して不純物領域６２０４及び不純物領域６２２０と電
気的に接続されている。また、第２の電極６２２４はコンタクトホールを介して不純物領
域６２２０と電気的に接続されている。第１の電極６２０９及び第２の電極６２２４とし
ては、チタン（Ｔｉ）膜やアルミニウム（Ａｌ）膜や銅（Ｃｕ）膜やＴｉを含むアルミニ
ウム膜をなどを用いることができる。なお、第１の電極６２０９及び第２の電極６２２４
と同じ層に信号線などの配線を設ける場合には低抵抗な銅を用いるとよい。
極６２０９はコンタクトホールを介して不純物領域６２０４及び不純物領域６２２０と電
気的に接続されている。また、第２の電極６２２４はコンタクトホールを介して不純物領
域６２２０と電気的に接続されている。第１の電極６２０９及び第２の電極６２２４とし
ては、チタン（Ｔｉ）膜やアルミニウム（Ａｌ）膜や銅（Ｃｕ）膜やＴｉを含むアルミニ
ウム膜をなどを用いることができる。なお、第１の電極６２０９及び第２の電極６２２４
と同じ層に信号線などの配線を設ける場合には低抵抗な銅を用いるとよい。
第１の電極６２０９、第２の電極６２２４および第１の層間絶縁膜上に第２の層間絶縁膜
６２１０を有する。第２の層間絶縁膜としては、無機絶縁膜や、樹脂膜、又はこれらの積
層を用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素
膜又はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリア
ミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
６２１０を有する。第２の層間絶縁膜としては、無機絶縁膜や、樹脂膜、又はこれらの積
層を用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素
膜又はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリア
ミド、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
第２の層間絶縁膜６２１０上には画素電極６２１１および配線６２１９を有している。画
素電極６２１１および配線６２１９は同じ材料により形成されている。つまり、同じ層に
同時に形成されている。画素電極６２１１や配線６２１９に用いる材料としては、仕事関
数の大きい材料を用いることが望ましい。例えば、窒化チタン（ＴｉＮ）膜、クロム（Ｃ
ｒ）膜、タングステン（Ｗ）膜、亜鉛（Ｚｎ）膜、プラチナ（Ｐｔ）膜などの単層膜の他
、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを
主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造と
すると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極とし
て機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を
形成することができる。
素電極６２１１および配線６２１９は同じ材料により形成されている。つまり、同じ層に
同時に形成されている。画素電極６２１１や配線６２１９に用いる材料としては、仕事関
数の大きい材料を用いることが望ましい。例えば、窒化チタン（ＴｉＮ）膜、クロム（Ｃ
ｒ）膜、タングステン（Ｗ）膜、亜鉛（Ｚｎ）膜、プラチナ（Ｐｔ）膜などの単層膜の他
、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを
主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造と
すると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極とし
て機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を
形成することができる。
画素電極６２１１および配線６２１９の端部を覆うように絶縁物６２１２を有する。
例えば、絶縁物６２１２としては、ポジ型の感光性アクリル樹脂膜を用いることができる
。
例えば、絶縁物６２１２としては、ポジ型の感光性アクリル樹脂膜を用いることができる
。
画素電極６２１１上に有機化合物を含む層６２１３が形成され、有機化合物を含む層６２
１３の一部は絶縁物６２１２上に重なっている。なお、有機化合物を含む層６２１３は、
配線６２１９上には形成されていない。
１３の一部は絶縁物６２１２上に重なっている。なお、有機化合物を含む層６２１３は、
配線６２１９上には形成されていない。
有機化合物を含む層６２１３、絶縁物６２１２および配線６２１９上に対向電極６２１４
を有している。対向電極６２１４に用いる材料としては、仕事関数の小さい材料を用いる
ことが望ましい。例えば、アルミニウム（Ａｌ）、銀（Ａｇ）、リチウム（Ｌｉ）、カル
シウム（Ｃａ）、若しくはこれらの合金又は、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２
、若しくはＣａＮなどの金属薄膜を用いることができる。こうして薄い金属薄膜を用いる
ことで光を透過させることが可能な陰極を形成することができる。
を有している。対向電極６２１４に用いる材料としては、仕事関数の小さい材料を用いる
ことが望ましい。例えば、アルミニウム（Ａｌ）、銀（Ａｇ）、リチウム（Ｌｉ）、カル
シウム（Ｃａ）、若しくはこれらの合金又は、ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２
、若しくはＣａＮなどの金属薄膜を用いることができる。こうして薄い金属薄膜を用いる
ことで光を透過させることが可能な陰極を形成することができる。
対向電極６２１４と画素電極６２１１とにより有機化合物を含む層６２１３が挟まれた領
域では発光素子６２１６が形成されている。
域では発光素子６２１６が形成されている。
また、絶縁物６２１２により有機化合物を含む層６２１３が隔離されている領域では、接
合部６２１７が形成され、対向電極６２１４と配線６２１９とが接している。よって、配
線６２１９が対向電極６２１４の補助電極として機能し、対向電極６２１４を低抵抗化す
ることができる。よって、対向電極６２１４の膜厚を薄くすることができ、透過率を高く
することができる。したがって、発光素子６２１６から得られる光を上面から取り出す上
面射出構造において、より高い輝度を得ることができる。
合部６２１７が形成され、対向電極６２１４と配線６２１９とが接している。よって、配
線６２１９が対向電極６２１４の補助電極として機能し、対向電極６２１４を低抵抗化す
ることができる。よって、対向電極６２１４の膜厚を薄くすることができ、透過率を高く
することができる。したがって、発光素子６２１６から得られる光を上面から取り出す上
面射出構造において、より高い輝度を得ることができる。
なお、対向電極６２１４をより低抵抗化するため、金属薄膜と透明導電膜（ＩＴＯ（イン
ジウムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積
層を用いてもよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることに
よっても光を透過させることが可能な陰極を形成することができる。
ジウムスズ酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積
層を用いてもよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることに
よっても光を透過させることが可能な陰極を形成することができる。
なお、不純物領域６２０４にはＰ型の不純物がドーピングされている。また、不純物領域
６２２０にはＮ型の不純物がドーピングされている。よって、トランジスタ６２１５はＰ
チャネル型のトランジスタであり、トランジスタ６２２３はＮチャネル型のトランジスタ
である。
６２２０にはＮ型の不純物がドーピングされている。よって、トランジスタ６２１５はＰ
チャネル型のトランジスタであり、トランジスタ６２２３はＮチャネル型のトランジスタ
である。
つまり、トランジスタ６２１５が図６１の画素の駆動トランジスタ６１０１であり、トラ
ンジスタ６２２３が図６１の画素の相補用トランジスタ６１０８である。また、配線６２
１９が図６１の画素における配線６１１０であり、対向電極６２１４が図６１の画素にお
ける発光素子６１０４の陰極６１０９である。つまり、図６１の画素において配線６１１
０と発光素子６１０４の陰極６１０９とが接続されている。
ンジスタ６２２３が図６１の画素の相補用トランジスタ６１０８である。また、配線６２
１９が図６１の画素における配線６１１０であり、対向電極６２１４が図６１の画素にお
ける発光素子６１０４の陰極６１０９である。つまり、図６１の画素において配線６１１
０と発光素子６１０４の陰極６１０９とが接続されている。
なお、図６２で説明した表示パネルは対向電極６２１４の膜を薄くすることができ、上面
から射出する光の透光性がよい。よって、上面からの輝度が高くすることができる。また
、対向電極６２１４と配線６２１９を接続することにより、対向電極６２１４及び配線６
２１９を低抵抗化することができる。よって、消費電力の低減を図ることができる。よっ
て、例えば、図７９の画素において配線７９０２と発光素子７３０４の対向電極７３０８
とを接続してもよい。
から射出する光の透光性がよい。よって、上面からの輝度が高くすることができる。また
、対向電極６２１４と配線６２１９を接続することにより、対向電極６２１４及び配線６
２１９を低抵抗化することができる。よって、消費電力の低減を図ることができる。よっ
て、例えば、図７９の画素において配線７９０２と発光素子７３０４の対向電極７３０８
とを接続してもよい。
次に模式図６３（ａ）、（ｂ）を用いて表示パネルの構成について説明する。基板６３０
０上に信号線駆動回路６３０１、走査線駆動回路６３０２、画素部６３０３が形成されて
いる。なお、基板６３００はＦＰＣ（フレキシブルプリントサーキット）６３０４と接続
され、信号線駆動回路６３０１や走査線駆動回路６３０２に入力されるビデオ信号、クロ
ック信号、スタート信号等の信号を外部入力端子となるＦＰＣ ６３０４からを受け取る
。ＦＰＣ６３０４と基板６３００との接合部上にはＩＣチップ（メモリ回路や、バッファ
回路などが形成された半導体チップ）６３０５がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）
等で実装されている。なお、ここではＦＰＣ６３０４しか図示されていないが、このＦＰ
Ｃ６３０４にはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書にお
ける表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付け
られた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとす
る。
０上に信号線駆動回路６３０１、走査線駆動回路６３０２、画素部６３０３が形成されて
いる。なお、基板６３００はＦＰＣ（フレキシブルプリントサーキット）６３０４と接続
され、信号線駆動回路６３０１や走査線駆動回路６３０２に入力されるビデオ信号、クロ
ック信号、スタート信号等の信号を外部入力端子となるＦＰＣ ６３０４からを受け取る
。ＦＰＣ６３０４と基板６３００との接合部上にはＩＣチップ（メモリ回路や、バッファ
回路などが形成された半導体チップ）６３０５がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）
等で実装されている。なお、ここではＦＰＣ６３０４しか図示されていないが、このＦＰ
Ｃ６３０４にはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書にお
ける表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付け
られた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとす
る。
図６３（ａ）に示す表示パネルの表示部６３０３には画素がマトリクスに配置されている
。そして、それぞれの色毎の画素列となっている。そして、有機化合物を含む層６３０７
は色毎に一列分の画素に渡って設けられている。そして、画素部において、有機化合物を
含む層６３０７の設けられていない領域６３０６にて、画素電極と同じ材料で形成された
配線と対向電極との接合部を形成する。つまり、図６２の断面図における接合部６２１７
を図６３（ａ）における領域６３０６に形成する。また、画素部における上面の模式図を
図６４に示す。図６４は、画素電極６４０１と同じ材料にて配線６４０２が形成されてい
る。そして、画素電極６４０１は図６２の画素電極６２１１に相当し、配線６４０２が図
６２の配線６２１９に相当する。一列分の画素電極６４０１に渡って有機化合物を含む層
が形成され、画素電極６４０１と対向電極で挟まれる領域にそれぞれ発光素子が形成され
る。そして、接合部では対向電極と配線６４０２と接しているため対向電極の低抵抗化を
図ることができる。つまり、配線６４０２が対向電極の補助電極として機能する。なお、
図６４のような画素部の構成とすることで開口率が高く、且つ対向電極の低抵抗化を図っ
た表示パネルを提供することが可能となる。
。そして、それぞれの色毎の画素列となっている。そして、有機化合物を含む層６３０７
は色毎に一列分の画素に渡って設けられている。そして、画素部において、有機化合物を
含む層６３０７の設けられていない領域６３０６にて、画素電極と同じ材料で形成された
配線と対向電極との接合部を形成する。つまり、図６２の断面図における接合部６２１７
を図６３（ａ）における領域６３０６に形成する。また、画素部における上面の模式図を
図６４に示す。図６４は、画素電極６４０１と同じ材料にて配線６４０２が形成されてい
る。そして、画素電極６４０１は図６２の画素電極６２１１に相当し、配線６４０２が図
６２の配線６２１９に相当する。一列分の画素電極６４０１に渡って有機化合物を含む層
が形成され、画素電極６４０１と対向電極で挟まれる領域にそれぞれ発光素子が形成され
る。そして、接合部では対向電極と配線６４０２と接しているため対向電極の低抵抗化を
図ることができる。つまり、配線６４０２が対向電極の補助電極として機能する。なお、
図６４のような画素部の構成とすることで開口率が高く、且つ対向電極の低抵抗化を図っ
た表示パネルを提供することが可能となる。
図６３（ｂ）に示す表示パネルの表示部６３０３には画素がマトリクスに配置されている
。そして、それぞれの色毎の画素列となっている。そして、有機化合物を含む層６３１７
は色毎に一列分の画素にそれぞれ設けられている。そして、画素部において、有機化合物
を含む層６３１７の設けられていない領域６３１６にて、画素電極と同じ材料で形成され
た配線と対向電極との接合部を形成する。つまり、図６２の断面図における接合部６２１
７を図６３（ｂ）における領域６３１６に形成する。また、画素部における上面の模式図
を図６５に示す。図６５は、画素電極６５０１と同じ材料にて配線６５０２が形成されて
いる。そして、画素電極６５０１は図６２の画素電極６２１１に相当し、配線６５０２が
図６２の配線６２１９に相当する。画素電極６４０１のそれぞれに有機化合物を含む層が
形成され、画素電極６５０１と対向電極で挟まれる領域にそれぞれ発光素子が形成される
。そして、接合部では対向電極と配線６５０２と接しているため対向電極の低抵抗化を図
ることができる。つまり、配線６５０２が対向電極の補助電極として機能する。なお、図
６５のような画素部の構成とすることでより対向電極の低抵抗化を図った表示パネルを提
供することが可能となる。
。そして、それぞれの色毎の画素列となっている。そして、有機化合物を含む層６３１７
は色毎に一列分の画素にそれぞれ設けられている。そして、画素部において、有機化合物
を含む層６３１７の設けられていない領域６３１６にて、画素電極と同じ材料で形成され
た配線と対向電極との接合部を形成する。つまり、図６２の断面図における接合部６２１
７を図６３（ｂ）における領域６３１６に形成する。また、画素部における上面の模式図
を図６５に示す。図６５は、画素電極６５０１と同じ材料にて配線６５０２が形成されて
いる。そして、画素電極６５０１は図６２の画素電極６２１１に相当し、配線６５０２が
図６２の配線６２１９に相当する。画素電極６４０１のそれぞれに有機化合物を含む層が
形成され、画素電極６５０１と対向電極で挟まれる領域にそれぞれ発光素子が形成される
。そして、接合部では対向電極と配線６５０２と接しているため対向電極の低抵抗化を図
ることができる。つまり、配線６５０２が対向電極の補助電極として機能する。なお、図
６５のような画素部の構成とすることでより対向電極の低抵抗化を図った表示パネルを提
供することが可能となる。
本実施の形態に示した表示パネルは、対向電極の透光性がよく、画素の開口率が高いため
、輝度を低くしても必要な光度を得ることができる。よって、発光素子の信頼性を向上さ
せることができる。また、対向電極の低抵抗化も図れるため消費電力も低減することがで
きる。
、輝度を低くしても必要な光度を得ることができる。よって、発光素子の信頼性を向上さ
せることができる。また、対向電極の低抵抗化も図れるため消費電力も低減することがで
きる。
（実施の形態８）
本実施の形態では、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の
形態５及び実施の形態６で示した画素構成を有する表示装置において、より好適な表示装
置の構成について説明する。
本実施の形態では、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の
形態５及び実施の形態６で示した画素構成を有する表示装置において、より好適な表示装
置の構成について説明する。
本実施の形態の表示装置の特徴は、走査線や信号線や電位供給線にバッファ回路を設けて
いる。つまり、走査線駆動回路からの信号がバッファ回路に入力され、バッファ回路から
走査線へ信号が出力されるようにする。また、信号線駆動回路からの信号がバッファ回路
に入力され、バッファ回路から信号線へ信号が出力されるようにする。また、電位供給線
駆動回路からの信号がバッファ回路に入力され、バッファ回路から電位供給線へ信号が出
力されるようにする。こうして、走査線駆動回路や信号線駆動回路や電位供給線の出力信
号のインピーダンス変換を行い、電流供給能力を高めている。
いる。つまり、走査線駆動回路からの信号がバッファ回路に入力され、バッファ回路から
走査線へ信号が出力されるようにする。また、信号線駆動回路からの信号がバッファ回路
に入力され、バッファ回路から信号線へ信号が出力されるようにする。また、電位供給線
駆動回路からの信号がバッファ回路に入力され、バッファ回路から電位供給線へ信号が出
力されるようにする。こうして、走査線駆動回路や信号線駆動回路や電位供給線の出力信
号のインピーダンス変換を行い、電流供給能力を高めている。
なお、走査線や信号線や電位供給線にバッファ回路を設けなくとも、走査線駆動回路や信
号線駆動回路や電位供給線駆動回路の中にバッファ回路を設けてこれらの駆動回路の出力
の電流供給能力を高くしても良い。
号線駆動回路や電位供給線駆動回路の中にバッファ回路を設けてこれらの駆動回路の出力
の電流供給能力を高くしても良い。
本実施の形態で示す表示装置の基本的な構成を図１３を用いて説明する。なお、実施の形
態１において、図２を用いて説明した表示装置と共通するところは共通の符号を用いてい
る。
態１において、図２を用いて説明した表示装置と共通するところは共通の符号を用いてい
る。
走査線Ｒ１～Ｒｍはそれぞれ１行分の画素のスイッチを制御する。例えば、スイッチにト
ランジスタを用いている場合には、走査線Ｒ１～Ｒｍのそれぞれに、１行分の画素のスイ
ッチング用トランジスタのゲート端子が接続されている。そして、１行分のスイッチング
用トランジスタを一斉にオンにしなければならない。特に解像度が高くなればなるほど一
斉にオンしなければならないトランジスタの数も多くなる。そこで、本実施の形態に用い
るバッファ回路には電流供給能力の高いもが好ましい。
ランジスタを用いている場合には、走査線Ｒ１～Ｒｍのそれぞれに、１行分の画素のスイ
ッチング用トランジスタのゲート端子が接続されている。そして、１行分のスイッチング
用トランジスタを一斉にオンにしなければならない。特に解像度が高くなればなるほど一
斉にオンしなければならないトランジスタの数も多くなる。そこで、本実施の形態に用い
るバッファ回路には電流供給能力の高いもが好ましい。
また、電位供給線Ｉ１～Ｉｍから駆動トランジスタ２０６の第１端子に設定される信号は
、書き込み期間や発光期間において、一行分の画素のそれぞれの駆動トランジスタ２０６
や発光素子２０９に電流を供給する必要がある。よって、特に電位供給線Ｉ１～Ｉｍに入
力される信号には電流供給能力が高いことが要求される。
、書き込み期間や発光期間において、一行分の画素のそれぞれの駆動トランジスタ２０６
や発光素子２０９に電流を供給する必要がある。よって、特に電位供給線Ｉ１～Ｉｍに入
力される信号には電流供給能力が高いことが要求される。
また、図１３に示す表示装置の走査線Ｒ１～Ｒｍや電位供給線Ｉ１～Ｉｍはそれぞれ配線
抵抗を有しており、さらに、信号線Ｄ１～Ｄｎ交差するところでは寄生容量（交差容量）
が形成される。よって、走査線Ｒ１～Ｒｍはそれぞれ、抵抗素子１４０１と容量素子１４
０２とを用いて図１４に示すような等価回路で表すことができる。
抵抗を有しており、さらに、信号線Ｄ１～Ｄｎ交差するところでは寄生容量（交差容量）
が形成される。よって、走査線Ｒ１～Ｒｍはそれぞれ、抵抗素子１４０１と容量素子１４
０２とを用いて図１４に示すような等価回路で表すことができる。
この等価回路に、矩形波の入力パルス１４０３を入力すると、応答波は出力パルス１４０
４のようになまりが生じた波形となってしまう。つまり、パルスの立ち上がりと立ち下が
りが遅延してしまう。すると、スイッチ２０８は正常なタイミングでオンしなくなり、ビ
デオ信号を画素に正確に書き込むことができなくなってしまう。よって、本実施の形態の
表示装置においては走査線から出力される信号はバッファ回路を介して電流供給能力を高
くすることで、なまりの発生を低減させることができる。さらに、電位供給線Ｉ１～Ｉｍ
についても同様のことがいえる。特に、電位供給線Ｉ１～Ｉｍは一行分の画素２０５の発
光素子２１０を発光させるための電流供給能力が必要とされるため、バッファ回路により
信号をインピーダンス変換し、電流供給能力を高くすることが望ましい。
４のようになまりが生じた波形となってしまう。つまり、パルスの立ち上がりと立ち下が
りが遅延してしまう。すると、スイッチ２０８は正常なタイミングでオンしなくなり、ビ
デオ信号を画素に正確に書き込むことができなくなってしまう。よって、本実施の形態の
表示装置においては走査線から出力される信号はバッファ回路を介して電流供給能力を高
くすることで、なまりの発生を低減させることができる。さらに、電位供給線Ｉ１～Ｉｍ
についても同様のことがいえる。特に、電位供給線Ｉ１～Ｉｍは一行分の画素２０５の発
光素子２１０を発光させるための電流供給能力が必要とされるため、バッファ回路により
信号をインピーダンス変換し、電流供給能力を高くすることが望ましい。
また、信号線Ｄ１～Ｄｎについても、寄生容量が形成されると、映像信号に相当するアナ
ログ信号電位を設定するのに遅延が生じてしまうため、画素へ信号を正確に書き込むこと
ができなくなってしまう。よって、本実施の形態の表示装置においては信号線から出力さ
れる信号もバッファ回路を介して電流供給能力を高くすると良い。
ログ信号電位を設定するのに遅延が生じてしまうため、画素へ信号を正確に書き込むこと
ができなくなってしまう。よって、本実施の形態の表示装置においては信号線から出力さ
れる信号もバッファ回路を介して電流供給能力を高くすると良い。
図１３に示す表示装置は電位供給線駆動回路２０１から出力される信号が電位供給線Ｉ１
～Ｉｍに設けられたそれぞれのバッファ回路１３０１を介して電位供給線Ｉ１～Ｉｍに入
力される。つまり、バッファ回路１３０１を介することで電位供給線駆動回路２０１から
出力される信号の電流供給能力を高くする。同様に、走査線Ｒ１～Ｒｍのそれぞれにバッ
ファ回路１３０２を設けている。また、信号線Ｄ１～Ｄｎのそれぞれにもバッファ回路１
３０３を設けている。なお、バッファ回路１３０３はアナログバッファ回路を用いている
。
～Ｉｍに設けられたそれぞれのバッファ回路１３０１を介して電位供給線Ｉ１～Ｉｍに入
力される。つまり、バッファ回路１３０１を介することで電位供給線駆動回路２０１から
出力される信号の電流供給能力を高くする。同様に、走査線Ｒ１～Ｒｍのそれぞれにバッ
ファ回路１３０２を設けている。また、信号線Ｄ１～Ｄｎのそれぞれにもバッファ回路１
３０３を設けている。なお、バッファ回路１３０３はアナログバッファ回路を用いている
。
よって、各駆動回路から出力される信号は電流供給能力が高いため、上述したパルス信号
のなまりを低減することができる。よって、素早く１行分の画素のスイッチング用トラン
ジスタをオンにし、素早くビデオ信号を書き込むことができる。よって、画素の書き込み
期間を短くすることができる。
のなまりを低減することができる。よって、素早く１行分の画素のスイッチング用トラン
ジスタをオンにし、素早くビデオ信号を書き込むことができる。よって、画素の書き込み
期間を短くすることができる。
ここで、本実施の形態で用いることができるバッファ回路の例を示す。以下、バッファ回
路において、入力電位Ｖｉｎが入力される端子を入力端子、出力電位Ｖｏｕｔが出力され
る端子を出力端子という。
路において、入力電位Ｖｉｎが入力される端子を入力端子、出力電位Ｖｏｕｔが出力され
る端子を出力端子という。
例えば、図１５（ａ）に示すようなボルテージフォロワ回路１５０１の入力端子を信号線
駆動回路の出力端子に接続し、ボルテージフォロワ回路１５０１の出力端子を信号線に接
続する。ボルテージフォロワ回路をバッファ回路に用いるときには特性のバラツキの小さ
いトランジスタを形成することができるＩＣチップ上に形成するとよい。なお、本明細書
において、ＩＣチップとは、基板上に形成された集積回路をチップ上に切り離したものを
いう。特に、ＩＣチップとしては、単結晶シリコンウエハを基板に用いて素子分離などに
より回路を形成し、単結晶シリコンウエハを任意の形状に切り離したものが適している。
駆動回路の出力端子に接続し、ボルテージフォロワ回路１５０１の出力端子を信号線に接
続する。ボルテージフォロワ回路をバッファ回路に用いるときには特性のバラツキの小さ
いトランジスタを形成することができるＩＣチップ上に形成するとよい。なお、本明細書
において、ＩＣチップとは、基板上に形成された集積回路をチップ上に切り離したものを
いう。特に、ＩＣチップとしては、単結晶シリコンウエハを基板に用いて素子分離などに
より回路を形成し、単結晶シリコンウエハを任意の形状に切り離したものが適している。
よって、バッファ回路としてボルテージフォロワ回路１５０１を採用する場合、走査線駆
動回路や信号線駆動回路や電位供給線駆動回路と共にバッファ回路を形成したＩＣチップ
をＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装すると良い。なお、ボ
ルテージフォロワ回路は図１３の表示装置において、バッファ回路１３０１、バッファ回
路１３０２及びバッファ回路１３０３に適用することができるが、アナログバッファ回路
として機能するので、とくにバッファ回路１３０２に適している。
動回路や信号線駆動回路や電位供給線駆動回路と共にバッファ回路を形成したＩＣチップ
をＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装すると良い。なお、ボ
ルテージフォロワ回路は図１３の表示装置において、バッファ回路１３０１、バッファ回
路１３０２及びバッファ回路１３０３に適用することができるが、アナログバッファ回路
として機能するので、とくにバッファ回路１３０２に適している。
また、図１５（ｂ）に示すようにＮチャネル型トランジスタ１５０２及びＰチャネル型ト
ランジスタ１５０３からなるインバータをバッファ回路に用いても良い。Ｎチャネル型ト
ランジスタ１５０２のゲート端子とＰチャネル型トランジスタ１５０３のゲート端子は共
に入力端子に接続され入力電位Ｖｉｎが入力される。また、Ｎチャネル型トランジスタ１
５０２のソース端子は電源電位Ｖｓｓに接続され、ドレイン端子はＰチャネル型トランジ
スタ１５０３のドレイン端子と共に出力端子に接続され、出力端子から出力電位Ｖｏｕｔ
を出力する。バッファ回路としては複数のインバータを直列接続して用いることができる
。このとき、インバータから出力された出力電位Ｖｏｕｔが入力端子に入力される次の段
のインバータは約３倍の電流供給能力とすると効率良く電流供給能力を高くすることがで
きる。つまり、最初に入力されたインバータから出力された電位が次の段のインバータに
入力される際には約３倍の電流供給能力のインバータを直列に接続する。このようにして
偶数個のインバータを接続すればバッファ回路として用いることができる。なお、Ｎチャ
ネル型トランジスタ１５０２及びＰチャネル型トランジスタ１５０３の設計において、チ
ャネル幅Ｗとチャネル長Ｌの比：Ｗ／Ｌを調整することで電流供給能力を調整することが
できる。なお、図１５（ｂ）に示した様なインバータを用いたバッファ回路は図１３の表
示装置において、バッファ回路１３０１や１３０３に適用することができる。なお、この
ようなインバータを用いたバッファ回路は構成が単純であり、基板上に画素と共に走査線
駆動回路や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製
する場合にはバッファ回路も一体形成することができる。バッファ回路を一体形成するこ
とで、コストダウンを図ることができる。また、図１５（ｂ）のように、Ｎチャネル型ト
ランジスタ１５０２及びＰチャネル型トランジスタ１５０３からなるＣＭＯＳインバータ
は、入力端子にインバータの論理しきい値Ｖｉｎｖの近傍の電位が入力されているときに
は、Ｎチャネル型トランジスタ１５０２及びＰチャネル型トランジスタ１５０３に電流が
流れるが、入力端子にＨレベルかＬレベルの電位が入力されるといずれか一方のトランジ
スタがオフするため無駄に電力が消費されることがない。よって、図１５（ｂ）に示すよ
うなＣＭＯＳインバータを用いることで低消費電力化を図ることができる。
ランジスタ１５０３からなるインバータをバッファ回路に用いても良い。Ｎチャネル型ト
ランジスタ１５０２のゲート端子とＰチャネル型トランジスタ１５０３のゲート端子は共
に入力端子に接続され入力電位Ｖｉｎが入力される。また、Ｎチャネル型トランジスタ１
５０２のソース端子は電源電位Ｖｓｓに接続され、ドレイン端子はＰチャネル型トランジ
スタ１５０３のドレイン端子と共に出力端子に接続され、出力端子から出力電位Ｖｏｕｔ
を出力する。バッファ回路としては複数のインバータを直列接続して用いることができる
。このとき、インバータから出力された出力電位Ｖｏｕｔが入力端子に入力される次の段
のインバータは約３倍の電流供給能力とすると効率良く電流供給能力を高くすることがで
きる。つまり、最初に入力されたインバータから出力された電位が次の段のインバータに
入力される際には約３倍の電流供給能力のインバータを直列に接続する。このようにして
偶数個のインバータを接続すればバッファ回路として用いることができる。なお、Ｎチャ
ネル型トランジスタ１５０２及びＰチャネル型トランジスタ１５０３の設計において、チ
ャネル幅Ｗとチャネル長Ｌの比：Ｗ／Ｌを調整することで電流供給能力を調整することが
できる。なお、図１５（ｂ）に示した様なインバータを用いたバッファ回路は図１３の表
示装置において、バッファ回路１３０１や１３０３に適用することができる。なお、この
ようなインバータを用いたバッファ回路は構成が単純であり、基板上に画素と共に走査線
駆動回路や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製
する場合にはバッファ回路も一体形成することができる。バッファ回路を一体形成するこ
とで、コストダウンを図ることができる。また、図１５（ｂ）のように、Ｎチャネル型ト
ランジスタ１５０２及びＰチャネル型トランジスタ１５０３からなるＣＭＯＳインバータ
は、入力端子にインバータの論理しきい値Ｖｉｎｖの近傍の電位が入力されているときに
は、Ｎチャネル型トランジスタ１５０２及びＰチャネル型トランジスタ１５０３に電流が
流れるが、入力端子にＨレベルかＬレベルの電位が入力されるといずれか一方のトランジ
スタがオフするため無駄に電力が消費されることがない。よって、図１５（ｂ）に示すよ
うなＣＭＯＳインバータを用いることで低消費電力化を図ることができる。
さらに、図１５（ｃ）に示すようにソースフォロワ回路を用いてバッファ回路を形成する
こともできる。ソースフォロワトランジスタ１５０４と電流源１５０５からなり、ソース
フォロワトランジスタ１５０４のゲート端子は入力端子に接続され、ドレイン端子は電源
電位Ｖｄｄが設定された配線に接続され、ソース端子は電流源１５０５の一方の端子と出
力端子に接続されている。電流源１５０５の他方の端子は低電源電位Ｖｓｓの設定された
配線に接続されている。ここで、ソースフォロワトランジスタ１５０４のゲートソース間
電圧Ｖｇｓを用いて、出力電位Ｖｏｕｔは以下の式（１）で表される。
こともできる。ソースフォロワトランジスタ１５０４と電流源１５０５からなり、ソース
フォロワトランジスタ１５０４のゲート端子は入力端子に接続され、ドレイン端子は電源
電位Ｖｄｄが設定された配線に接続され、ソース端子は電流源１５０５の一方の端子と出
力端子に接続されている。電流源１５０５の他方の端子は低電源電位Ｖｓｓの設定された
配線に接続されている。ここで、ソースフォロワトランジスタ１５０４のゲートソース間
電圧Ｖｇｓを用いて、出力電位Ｖｏｕｔは以下の式（１）で表される。
Ｖｏｕｔ＝Ｖｉｎ－Ｖｇｓ・・・（１）
ここで、Ｖｇｓはソースフォロワトランジスタ１５０４が電流Ｉ０を流すのに必要な電圧
である。
である。
よって、出力電位Ｖｏｕｔは入力電位ＶｉｎからＶｇｓ分低い電位となる。しかし、入力
電位Ｖｉｎに入力される信号がデジタル信号であれば、ソースフォロワトランジスタ１５
０４のゲートソース間電圧Ｖｇｓに多少のバラツキがあってもソースフォロワ回路をバッ
ファ回路として用いることができる。よって、図１３の表示装置においては、バッファ回
路１３０１やバッファ回路１３０３に用いることができる。
電位Ｖｉｎに入力される信号がデジタル信号であれば、ソースフォロワトランジスタ１５
０４のゲートソース間電圧Ｖｇｓに多少のバラツキがあってもソースフォロワ回路をバッ
ファ回路として用いることができる。よって、図１３の表示装置においては、バッファ回
路１３０１やバッファ回路１３０３に用いることができる。
また、図１５（ｃ）で示したようなソースフォロワ回路は構成が単純であり薄膜トランジ
スタを用いて容易に作製することができる。よって、基板上に画素と共に走査線駆動回路
や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製する場合
にはバッファ回路も一体形成することができる。バッファ回路を一体形成することで、コ
ストダウンを図ることができる。
スタを用いて容易に作製することができる。よって、基板上に画素と共に走査線駆動回路
や信号線駆動回路が一体形成された薄膜トランジスタを有する表示パネルを作製する場合
にはバッファ回路も一体形成することができる。バッファ回路を一体形成することで、コ
ストダウンを図ることができる。
また、ソースフォロワトランジスタ１５０４として、図１５（ｃ）に示すようにＮチャネ
ル型トランジスタを用いることで、画素と走査線駆動回路や信号線駆動回路や電位供給線
駆動回路とバッファ回路とが一体形成された表示パネルにおいて、Ｎチャネル型トランジ
スタのみからなる単極性表示パネルを作製することができる。
ル型トランジスタを用いることで、画素と走査線駆動回路や信号線駆動回路や電位供給線
駆動回路とバッファ回路とが一体形成された表示パネルにおいて、Ｎチャネル型トランジ
スタのみからなる単極性表示パネルを作製することができる。
また、ソースフォロワ回路をバッファ回路に用いる場合、図１５（ｄ）に示すようにソー
スフォロワトランジスタ１５０６をデュアルゲートとすることで、しきい値電圧の低いト
ランジスタとすることもできる。なお、ソースフォロワトランジスタ１５０６以外の構成
は図１５（ｃ）と共通するので共通の符号を用い説明は省略する。
スフォロワトランジスタ１５０６をデュアルゲートとすることで、しきい値電圧の低いト
ランジスタとすることもできる。なお、ソースフォロワトランジスタ１５０６以外の構成
は図１５（ｃ）と共通するので共通の符号を用い説明は省略する。
図１５（ｄ）のようなソースフォロワトランジスタ回路によりしきい値電圧Ｖｔｈが低く
なり、ソースフォロワトランジスタを構成する各トランジスタ間でバラツキが低減されれ
ば、アナログバッファ回路としても用いることができる。よって、図１３の表示装置にお
いてバッファ回路１３０１及びバッファ回路１３０３は言うまでもなく、バッファ回路１
３０２にも図１５（ｄ）のようなソースフォロワ回路を適用することができる。
なり、ソースフォロワトランジスタを構成する各トランジスタ間でバラツキが低減されれ
ば、アナログバッファ回路としても用いることができる。よって、図１３の表示装置にお
いてバッファ回路１３０１及びバッファ回路１３０３は言うまでもなく、バッファ回路１
３０２にも図１５（ｄ）のようなソースフォロワ回路を適用することができる。
また、図１６（ｂ）のような構成をバッファ回路に用いることもできる。ソースフォロワ
回路はソースフォロワトランジスタ１６０４と、容量素子１６０５と、第１のスイッチ１
６０６と、第２のスイッチ１６０７と、第３のスイッチ１６０８と、電流源１６０９と、
電圧源１６１０とからなる。そして、ソースフォロワトランジスタ１６０４のドレイン端
子は電源電位Ｖｄｄが設定された配線に接続され、ソース端子は出力端子と、電流源１６
０９を介して低電源電位Ｖｓｓが設定された配線と、第１のスイッチ１６０６の一方の端
子と接続されている。そして、第１のスイッチ１６０６の他方の端子は容量素子の一方の
端子と、第３のスイッチ１６０８を介して入力端子と接続されている。また、容量素子１
６０５の他方の端子はソースフォロワトランジスタ１６０４のゲート端子と、第２のスイ
ッチ１６０７及び電圧源１６１０を介して低電源電位Ｖｓｓが設定された配線と接続され
ている。
回路はソースフォロワトランジスタ１６０４と、容量素子１６０５と、第１のスイッチ１
６０６と、第２のスイッチ１６０７と、第３のスイッチ１６０８と、電流源１６０９と、
電圧源１６１０とからなる。そして、ソースフォロワトランジスタ１６０４のドレイン端
子は電源電位Ｖｄｄが設定された配線に接続され、ソース端子は出力端子と、電流源１６
０９を介して低電源電位Ｖｓｓが設定された配線と、第１のスイッチ１６０６の一方の端
子と接続されている。そして、第１のスイッチ１６０６の他方の端子は容量素子の一方の
端子と、第３のスイッチ１６０８を介して入力端子と接続されている。また、容量素子１
６０５の他方の端子はソースフォロワトランジスタ１６０４のゲート端子と、第２のスイ
ッチ１６０７及び電圧源１６１０を介して低電源電位Ｖｓｓが設定された配線と接続され
ている。
図１６（ｂ）のソースフォロワ回路の動作について簡単に説明する。プリチャージ期間に
第１のスイッチ１６０６と第２のスイッチ１６０７をオンにする。すると容量素子１６０
５にはソースフォロワトランジスタ１６０４のゲートとソース間電圧が電流Ｉ１を流すの
に必要な電圧Ｖｇｓとなる電荷が蓄積される。そして、第１のスイッチ１６０６及び第２
のスイッチ１６０７をオフにする。すると容量素子１６０５はソースフォロワトランジス
タ１６０４のゲートとソース間電圧Ｖｇｓを保持する。そして第３のスイッチ１６０８を
オンにすると、容量素子１６０５がゲートとソース間電圧Ｖｇｓを保持したまま入力端子
に入力電位Ｖｉｎが入力される。よって、容量素子１６０５の他方の端子が接続されたソ
ースフォロワトランジスタ１６０４のゲート端子には入力電位Ｖｉｎにゲートとソース間
電圧Ｖｇｓを加えた電位が設定される。一方、出力電位から出力される出力電位Ｖｏｕｔ
はソースフォロワトランジスタ１６０４のゲート端子の電位からゲートとソース間電圧Ｖ
ｇｓを引いた電位である。よって、出力端子から出力される電位は入力端子に入力される
電位と同じになりＶｉｎ＝Ｖｏｕｔとなる。
第１のスイッチ１６０６と第２のスイッチ１６０７をオンにする。すると容量素子１６０
５にはソースフォロワトランジスタ１６０４のゲートとソース間電圧が電流Ｉ１を流すの
に必要な電圧Ｖｇｓとなる電荷が蓄積される。そして、第１のスイッチ１６０６及び第２
のスイッチ１６０７をオフにする。すると容量素子１６０５はソースフォロワトランジス
タ１６０４のゲートとソース間電圧Ｖｇｓを保持する。そして第３のスイッチ１６０８を
オンにすると、容量素子１６０５がゲートとソース間電圧Ｖｇｓを保持したまま入力端子
に入力電位Ｖｉｎが入力される。よって、容量素子１６０５の他方の端子が接続されたソ
ースフォロワトランジスタ１６０４のゲート端子には入力電位Ｖｉｎにゲートとソース間
電圧Ｖｇｓを加えた電位が設定される。一方、出力電位から出力される出力電位Ｖｏｕｔ
はソースフォロワトランジスタ１６０４のゲート端子の電位からゲートとソース間電圧Ｖ
ｇｓを引いた電位である。よって、出力端子から出力される電位は入力端子に入力される
電位と同じになりＶｉｎ＝Ｖｏｕｔとなる。
よって、図１６（ｂ）に示すソースフォロワ回路は、図１３の表示装置においてバッファ
回路１３０１及びバッファ回路１３０３は言うまでもなく、ビデオ信号の電流供給能力を
高くするためのバッファ回路１３０２にも適用することができる。
回路１３０１及びバッファ回路１３０３は言うまでもなく、ビデオ信号の電流供給能力を
高くするためのバッファ回路１３０２にも適用することができる。
また、ボルテージフォロワ回路に比べて回路が単純であるため、画素と共に走査線駆動回
路や信号線駆動回路や電位供給線駆動回路とが一体形成された薄膜トランジスタを有する
表示パネルを作製する場合にはバッファ回路として、図１６（ｂ）に示すソースフォロワ
回路も一体形成することができる。また、図１６（ｂ）のソースフォロワ回路は単極性の
トランジスタで構成することができるため単極性表示パネルを作製することができる。
路や信号線駆動回路や電位供給線駆動回路とが一体形成された薄膜トランジスタを有する
表示パネルを作製する場合にはバッファ回路として、図１６（ｂ）に示すソースフォロワ
回路も一体形成することができる。また、図１６（ｂ）のソースフォロワ回路は単極性の
トランジスタで構成することができるため単極性表示パネルを作製することができる。
なお、図１５（ｃ）（ｄ）で示した電流源１５０５や、図１６（ｂ）で示した電流源１６
０９には飽和領域で動作するトランジスタや、抵抗素子や、整流素子を用いることができ
る。さらには、整流素子としてはＰＮ接続ダイオードや、ダイオード接続トランジスタを
用いることもできる。
０９には飽和領域で動作するトランジスタや、抵抗素子や、整流素子を用いることができ
る。さらには、整流素子としてはＰＮ接続ダイオードや、ダイオード接続トランジスタを
用いることもできる。
ここで、図１５（ｄ）の電流源１５０５にダイオード接続したトランジスタを適用した場
合について図１６（ａ）を用いて説明する。ソースフォロワトランジスタ１５０６とダイ
オード接続したトランジスタ１５０７からなり、ソースフォロワトランジスタ１５０６の
ドレイン端子は電源電位Ｖｄｄが設定された配線に接続され、ソース端子はダイオード接
続したトランジスタ１５０７のドレイン端子と出力端子とに接続されている。また、ダイ
オード接続したトランジスタ１５０７はドレイン端子とゲート端子が接続され、ソース端
子は低電源電位Ｖｓｓの設定された配線に接続されている。
合について図１６（ａ）を用いて説明する。ソースフォロワトランジスタ１５０６とダイ
オード接続したトランジスタ１５０７からなり、ソースフォロワトランジスタ１５０６の
ドレイン端子は電源電位Ｖｄｄが設定された配線に接続され、ソース端子はダイオード接
続したトランジスタ１５０７のドレイン端子と出力端子とに接続されている。また、ダイ
オード接続したトランジスタ１５０７はドレイン端子とゲート端子が接続され、ソース端
子は低電源電位Ｖｓｓの設定された配線に接続されている。
なお、本実施の形態の表示装置に適用可能な画素構成は、図１３に示した構成に限られず
、実施の形態２、実施の形態３、実施の形態４及び実施の形態５に示した様々な画素構成
を適用することが可能であり、また、バッファ回路も全ての走査線駆動回路や信号線駆動
回路や電位供給線駆動回路の出力が入力される走査線や信号線や電位供給線に設ける必要
はなく適宜設けることができる。特に電位供給線駆動回路から出力される信号は、一行分
の画素の発光素子に電流を流すだけの電流が必要であるため、例えば図１３の構成におい
て、電位供給線駆動回路側のバッファ回路１３０３のみを設けても良い。
、実施の形態２、実施の形態３、実施の形態４及び実施の形態５に示した様々な画素構成
を適用することが可能であり、また、バッファ回路も全ての走査線駆動回路や信号線駆動
回路や電位供給線駆動回路の出力が入力される走査線や信号線や電位供給線に設ける必要
はなく適宜設けることができる。特に電位供給線駆動回路から出力される信号は、一行分
の画素の発光素子に電流を流すだけの電流が必要であるため、例えば図１３の構成におい
て、電位供給線駆動回路側のバッファ回路１３０３のみを設けても良い。
（実施の形態９）
本実施の形態では、本発明の画素構成を有する表示装置の走査線駆動回路や信号線駆動回
路や電位供給線駆動回路について説明する。つまり、本実施の形態で示す走査線駆動回路
や信号線駆動回路や電位供給線駆動回路は、実施の形態１、実施の形態２、実施の形態３
、実施の形態４及び実施の形態５で示した画素構成を有する表示装置や実施の形態６や実
施の形態７に示した表示装置に適宜用いることができる。
本実施の形態では、本発明の画素構成を有する表示装置の走査線駆動回路や信号線駆動回
路や電位供給線駆動回路について説明する。つまり、本実施の形態で示す走査線駆動回路
や信号線駆動回路や電位供給線駆動回路は、実施の形態１、実施の形態２、実施の形態３
、実施の形態４及び実施の形態５で示した画素構成を有する表示装置や実施の形態６や実
施の形態７に示した表示装置に適宜用いることができる。
図２５（ａ）に示す表示装置は、基板２５０１上に、複数の画素が配置された画素部２５
０２を有し、画素部２５０２の周辺には、電位供給線駆動回路２５０３、走査線駆動回路
２５０４及び信号線駆動回路２５０５を有している。電位供給線駆動回路２５０３が図２
の電位供給線駆動回路２０１に相当し、走査線駆動回路２５０４が図２の走査線駆動回路
２０２に相当し、信号線駆動回路２５０５が図２の信号線駆動回路２０３に相当する。
０２を有し、画素部２５０２の周辺には、電位供給線駆動回路２５０３、走査線駆動回路
２５０４及び信号線駆動回路２５０５を有している。電位供給線駆動回路２５０３が図２
の電位供給線駆動回路２０１に相当し、走査線駆動回路２５０４が図２の走査線駆動回路
２０２に相当し、信号線駆動回路２５０５が図２の信号線駆動回路２０３に相当する。
電位供給線駆動回路２５０３、走査線駆動回路２５０４及び信号線駆動回路２５０５に入
力される信号はフレキシブルプリントサーキット（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉ
ｒｃｕｉｔ：ＦＰＣ）２５０６を介して外部より供給される。
力される信号はフレキシブルプリントサーキット（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉ
ｒｃｕｉｔ：ＦＰＣ）２５０６を介して外部より供給される。
なお、図示していないが、ＦＰＣ２５０６上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）や
ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）等によりＩＣチップが実装さ
れていても良い。つまり、画素部２５０２と一体形成が困難な、電位供給線駆動回路２５
０３、走査線駆動回路２５０４及び信号線駆動回路２５０５の一部のメモリ回路やバッフ
ァ回路などをＩＣチップ上に形成して表示装置に実装しても良い。
ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）等によりＩＣチップが実装さ
れていても良い。つまり、画素部２５０２と一体形成が困難な、電位供給線駆動回路２５
０３、走査線駆動回路２５０４及び信号線駆動回路２５０５の一部のメモリ回路やバッフ
ァ回路などをＩＣチップ上に形成して表示装置に実装しても良い。
また、図２５（ｂ）に示すように、電位供給線駆動回路２５０３及び走査線駆動回路２５
０４を画素部２５０２の片側に配置しても良い。なお、図２５（ｂ）に示す表示装置は、
図２５（ａ）に示す表示装置と、電位供給線駆動回路２５０３の配置が異なるだけである
ので同様の符号を用いている。また、電位供給線駆動回路２５０３及び走査線駆動回路２
５０４は一つの駆動回路で同様の機能を果たすようにしても良い。
０４を画素部２５０２の片側に配置しても良い。なお、図２５（ｂ）に示す表示装置は、
図２５（ａ）に示す表示装置と、電位供給線駆動回路２５０３の配置が異なるだけである
ので同様の符号を用いている。また、電位供給線駆動回路２５０３及び走査線駆動回路２
５０４は一つの駆動回路で同様の機能を果たすようにしても良い。
続いて、図２５（ａ）、（ｂ）に示した表示装置の信号線駆動回路２５０５の構成例を示
す。これは、図２の表示装置の信号線（Ｄ１～Ｄｎ）に信号を設定するための駆動回路で
ある。図３１（ａ）に示す信号線駆動回路は、パルス出力回路３１０１、第１のラッチ回
路３１０２、第２のラッチ回路３１０３、Ｄ／Ａ変換回路（デジタルアナログ変換回路）
３１０４、書き込み期間・発光期間選択回路３１０５及びアナログバッファ回路３１０６
を有している。
す。これは、図２の表示装置の信号線（Ｄ１～Ｄｎ）に信号を設定するための駆動回路で
ある。図３１（ａ）に示す信号線駆動回路は、パルス出力回路３１０１、第１のラッチ回
路３１０２、第２のラッチ回路３１０３、Ｄ／Ａ変換回路（デジタルアナログ変換回路）
３１０４、書き込み期間・発光期間選択回路３１０５及びアナログバッファ回路３１０６
を有している。
図３１（ａ）に示す信号線駆動回路の動作について、図３３に示した詳しい構成を用いて
説明する。
説明する。
パルス出力回路３３０１はフリップフロップ回路（ＦＦ）３３０９等を複数段用いて構成
され、クロック信号（Ｓ－ＣＬＫ）、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパル
ス信号（Ｓ－ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
され、クロック信号（Ｓ－ＣＬＫ）、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパル
ス信号（Ｓ－ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
パルス出力回路３３０１により出力されたサンプリングパルスは、第１のラッチ回路３３
０２に入力される。第１のラッチ回路３３０２には、デジタル映像信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持
する。ここでは、デジタル映像信号は各段毎に３ビット入力されており、各ビットの映像
信号を、それぞれ第１のラッチ回路３３０２において保持する。一つのサンプリングパル
スによって、第１のラッチ回路３３０２の各段の三つのラッチ回路が平行して動作する。
０２に入力される。第１のラッチ回路３３０２には、デジタル映像信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持
する。ここでは、デジタル映像信号は各段毎に３ビット入力されており、各ビットの映像
信号を、それぞれ第１のラッチ回路３３０２において保持する。一つのサンプリングパル
スによって、第１のラッチ回路３３０２の各段の三つのラッチ回路が平行して動作する。
第１のラッチ回路３３０２において、最終段までデジタル映像信号の保持が完了すると、
水平帰線期間中に、第２のラッチ回路３３０３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ
）が入力され、第１のラッチ回路３３０２に保持されていたデジタル映像信号は、一斉に
第２のラッチ回路３３０３に転送される。その後、第２のラッチ回路３３０３に保持され
たデジタル映像信号は１行分が同時にＤＡＣ（Ｄ／Ａ変換回路）３３０４へ入力される。
水平帰線期間中に、第２のラッチ回路３３０３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ
）が入力され、第１のラッチ回路３３０２に保持されていたデジタル映像信号は、一斉に
第２のラッチ回路３３０３に転送される。その後、第２のラッチ回路３３０３に保持され
たデジタル映像信号は１行分が同時にＤＡＣ（Ｄ／Ａ変換回路）３３０４へ入力される。
ＤＡＣ３３０４においては、入力されるデジタル映像信号をデジタル－アナログ変換し、
アナログ電位を有する映像信号として、書き込み期間・発光期間選択回路３３０５の有す
る切り替え回路３３０７に入力する。
アナログ電位を有する映像信号として、書き込み期間・発光期間選択回路３３０５の有す
る切り替え回路３３０７に入力する。
第２のラッチ回路３３０３に保持されたデジタル映像信号がＤＡＣ３３０４に入力されて
いる間、パルス出力回路３３０１からは、再びサンプリングパルスが出力される。そして
、書き込み期間においては、上述した動作を繰り返し、１フレーム分の映像信号の処理を
行う。
いる間、パルス出力回路３３０１からは、再びサンプリングパルスが出力される。そして
、書き込み期間においては、上述した動作を繰り返し、１フレーム分の映像信号の処理を
行う。
また、書き込み期間・発光期間選択回路３３０５は、三角波電位生成回路３３０８を有し
、発光期間においては、切り替え回路３３０７には、三角波電位生成回路３３０８によっ
て生成された三角波電位が入力される。
、発光期間においては、切り替え回路３３０７には、三角波電位生成回路３３０８によっ
て生成された三角波電位が入力される。
こうして、切り替え回路３３０７には、書き込み期間はＤＡＣ３３０４からの映像信号が
入力され、発光期間には三角波電位生成回路３３０８からの三角波電位が入力される。そ
して、切り替え回路３３０７は書き込み期間には映像信号を、発光期間には三角波電位を
アナログバッファ回路３３０６に入力する。
入力され、発光期間には三角波電位生成回路３３０８からの三角波電位が入力される。そ
して、切り替え回路３３０７は書き込み期間には映像信号を、発光期間には三角波電位を
アナログバッファ回路３３０６に入力する。
アナログバッファ回路３３０６はインピーダンス変換し、入力された電位と同等の電位を
信号線Ｄ１～Ｄｎへ設定する。つまり、映像信号はアナログバッファ回路３３０６で電流
供給能力を高くされ、アナログ信号電位として信号線Ｄ１～Ｄｎに設定される。なお、こ
の信号線Ｄ１～Ｄｎは、例えば図２や図１３の表示装置の信号線Ｄ１～Ｄｎに相当する。
信号線Ｄ１～Ｄｎへ設定する。つまり、映像信号はアナログバッファ回路３３０６で電流
供給能力を高くされ、アナログ信号電位として信号線Ｄ１～Ｄｎに設定される。なお、こ
の信号線Ｄ１～Ｄｎは、例えば図２や図１３の表示装置の信号線Ｄ１～Ｄｎに相当する。
図３１（ａ）において、入力されるデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ
Ｄａｔａ）はアナログビデオ信号（Ａｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａ）に変換する前
に補正することが望ましい場合もある。よって図３１（ｂ）に示すように、第１のラッチ
回路３１０２に入力する前にデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａｔ
ａ）を補正回路３１０７によって補正してから第１のラッチ回路３１０２に入力するよう
にするのが好ましい。補正回路３１０７では、例えばガンマ補正などを行うことができる
。
Ｄａｔａ）はアナログビデオ信号（Ａｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａ）に変換する前
に補正することが望ましい場合もある。よって図３１（ｂ）に示すように、第１のラッチ
回路３１０２に入力する前にデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄａｔ
ａ）を補正回路３１０７によって補正してから第１のラッチ回路３１０２に入力するよう
にするのが好ましい。補正回路３１０７では、例えばガンマ補正などを行うことができる
。
また、インピーダンス変換はＤ／Ａ変換回路の出力を書き込み期間・発光期間選択回路に
入力する前に行っても良い。つまり、図３１（ａ）の構成において、Ｄ／Ａ変換回路３１
０４の出力をインピーダンス変換して書き込み期間・発光期間選択回路３１０５に入力す
る構成として、図３５（ａ）のような構成とすることができる。また、このとき、図３５
（ａ）の構成を詳細に示した構成は図３７のような構成となる。パルス出力回路３７０１
、第１のラッチ回路３７０２、第２のラッチ回路３７０３、Ｄ／Ａ変換回路３７０４、書
き込み期間・発光期間選択回路３７０５、アナログバッファ回路３７０６、切り替え回路
３７０７、三角波電位生成回路３７０８、フリップフロップ回路３７０９などのそれぞれ
の機能は、図３３のパルス出力回路３３０１、第１のラッチ回路３３０２、第２のラッチ
回路３３０３、Ｄ／Ａ変換回路３３０４、書き込み期間・発光期間選択回路３３０５、ア
ナログバッファ回路３３０６、切り替え回路３３０７、三角波電位生成回路３３０８、フ
リップフロップ回路３３０９と同様である。また、図３１（ｂ）の構成において、Ｄ／Ａ
変換回路３１０４の出力をインピーダンス変換して書き込み期間・発光期間選択回路３１
０５に入力する構成として、図３５（ｂ）のような構成とすることができる。
入力する前に行っても良い。つまり、図３１（ａ）の構成において、Ｄ／Ａ変換回路３１
０４の出力をインピーダンス変換して書き込み期間・発光期間選択回路３１０５に入力す
る構成として、図３５（ａ）のような構成とすることができる。また、このとき、図３５
（ａ）の構成を詳細に示した構成は図３７のような構成となる。パルス出力回路３７０１
、第１のラッチ回路３７０２、第２のラッチ回路３７０３、Ｄ／Ａ変換回路３７０４、書
き込み期間・発光期間選択回路３７０５、アナログバッファ回路３７０６、切り替え回路
３７０７、三角波電位生成回路３７０８、フリップフロップ回路３７０９などのそれぞれ
の機能は、図３３のパルス出力回路３３０１、第１のラッチ回路３３０２、第２のラッチ
回路３３０３、Ｄ／Ａ変換回路３３０４、書き込み期間・発光期間選択回路３３０５、ア
ナログバッファ回路３３０６、切り替え回路３３０７、三角波電位生成回路３３０８、フ
リップフロップ回路３３０９と同様である。また、図３１（ｂ）の構成において、Ｄ／Ａ
変換回路３１０４の出力をインピーダンス変換して書き込み期間・発光期間選択回路３１
０５に入力する構成として、図３５（ｂ）のような構成とすることができる。
また、図３１及び図３３では信号線駆動回路に入力される映像信号がデジタルの場合の構
成について説明したが、図３２及び図３４では映像信号がアナログの場合について説明す
る。この場合には、図３１に示すようにＤ／Ａ変換回路は設けなくて良い。また、アナロ
グの映像信号を保持することができる第１のアナログラッチ回路及び第２のアナログラッ
チ回路は格段に１ビット分づつ設ければよい。図３２（ａ）に示すように、パルス出力回
路３２０１、第１のアナログラッチ回路３２０２、第２のアナログラッチ回路３２０３、
書き込み期間・発光期間選択回路３２０４及びアナログバッファ回路３２０５を有してい
る。
成について説明したが、図３２及び図３４では映像信号がアナログの場合について説明す
る。この場合には、図３１に示すようにＤ／Ａ変換回路は設けなくて良い。また、アナロ
グの映像信号を保持することができる第１のアナログラッチ回路及び第２のアナログラッ
チ回路は格段に１ビット分づつ設ければよい。図３２（ａ）に示すように、パルス出力回
路３２０１、第１のアナログラッチ回路３２０２、第２のアナログラッチ回路３２０３、
書き込み期間・発光期間選択回路３２０４及びアナログバッファ回路３２０５を有してい
る。
図３２（ａ）に示す信号線駆動回路の動作について、図３４に示した詳しい構成を用いて
説明する。
説明する。
パルス出力回路３４０１はフリップフロップ回路（ＦＦ）３４０８等を複数段用いて構成
され、クロック信号（Ｓ－ＣＬＫ）、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパル
ス信号（Ｓ－ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
され、クロック信号（Ｓ－ＣＬＫ）、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパル
ス信号（Ｓ－ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
パルス出力回路３４０１により出力されたサンプリングパルスは、第１のアナログラッチ
回路３４０２に入力される。第１のアナログラッチ回路３４０２には、アナログ映像信号
が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にアナロ
グ映像信号を保持する。ここでは、アナログ映像信号は各段毎に１ビット入力されており
、１ビットの映像信号を、それぞれの段毎の第１のアナログラッチ回路３４０２において
保持する。
回路３４０２に入力される。第１のアナログラッチ回路３４０２には、アナログ映像信号
が入力されており、サンプリングパルスが入力されるタイミングに従って、各段にアナロ
グ映像信号を保持する。ここでは、アナログ映像信号は各段毎に１ビット入力されており
、１ビットの映像信号を、それぞれの段毎の第１のアナログラッチ回路３４０２において
保持する。
第１のアナログラッチ回路３４０２において、最終段までアナログ映像信号の保持が完了
すると、水平帰線期間中に、第２のアナログラッチ回路３４０３にラッチパルス（Ｌａｔ
ｃｈ Ｐｕｌｓｅ）が入力され、第１のアナログラッチ回路３４０２に保持されていたア
ナログ映像信号は、一斉に第２のアナログラッチ回路３４０３に転送される。その後、第
２のアナログラッチ回路３４０３に保持されたアナログ映像信号は１行分が同時に書き込
み期間・発光期間選択回路３４０４の有する切り替え回路３４０６に入力される。
すると、水平帰線期間中に、第２のアナログラッチ回路３４０３にラッチパルス（Ｌａｔ
ｃｈ Ｐｕｌｓｅ）が入力され、第１のアナログラッチ回路３４０２に保持されていたア
ナログ映像信号は、一斉に第２のアナログラッチ回路３４０３に転送される。その後、第
２のアナログラッチ回路３４０３に保持されたアナログ映像信号は１行分が同時に書き込
み期間・発光期間選択回路３４０４の有する切り替え回路３４０６に入力される。
そして、書き込み期間には、切り替え回路３４０６は第２のアナログラッチ回路３４０３
から入力された映像信号をアナログバッファ回路３４０５に入力し、アナログバッファ回
路３４０５はインピーダンス変換して、信号線Ｄ１～Ｄｎへそれぞれのアナログ信号電位
を設定する。なお、この信号線Ｄ１～Ｄｎは、例えば図２や図８の表示装置の信号線Ｄ１
～Ｄｎに相当する。
から入力された映像信号をアナログバッファ回路３４０５に入力し、アナログバッファ回
路３４０５はインピーダンス変換して、信号線Ｄ１～Ｄｎへそれぞれのアナログ信号電位
を設定する。なお、この信号線Ｄ１～Ｄｎは、例えば図２や図８の表示装置の信号線Ｄ１
～Ｄｎに相当する。
このように画素１行分のアナログ信号電位を信号線Ｄ１～Ｄｎに設定している間、パルス
出力回路３４０１においては、再びサンプリングパルスが出力される。そして、書き込み
期間においては、上述した動作を繰り返し、１フレーム分の映像信号の処理を行う。
出力回路３４０１においては、再びサンプリングパルスが出力される。そして、書き込み
期間においては、上述した動作を繰り返し、１フレーム分の映像信号の処理を行う。
また、書き込み期間・発光期間選択回路３４０４は、三角波電位生成回路３４０７を有し
、発光期間においては、切り替え回路３４０６には、三角波電位生成回路３４０７によっ
て生成された三角波電位が入力される。そして、発光期間にはアナログバッファ回路３３
０６はインピーダンス変換し、入力された三角波電位と同等の電位を信号線Ｄ１～Ｄｎへ
設定する。つまり、アナログバッファ回路で出力電流能力を高くする。
、発光期間においては、切り替え回路３４０６には、三角波電位生成回路３４０７によっ
て生成された三角波電位が入力される。そして、発光期間にはアナログバッファ回路３３
０６はインピーダンス変換し、入力された三角波電位と同等の電位を信号線Ｄ１～Ｄｎへ
設定する。つまり、アナログバッファ回路で出力電流能力を高くする。
こうして、切り替え回路３４０６には、書き込み期間は第２のアナログラッチ回路３４０
３からの映像信号が入力され、発光期間には三角波電位生成回路３４０７からの三角波電
位が入力される。そして、切り替え回路３４０６は書き込み期間には映像信号を、発光期
間には三角波電位をアナログバッファ回路３４０５に入力する。
３からの映像信号が入力され、発光期間には三角波電位生成回路３４０７からの三角波電
位が入力される。そして、切り替え回路３４０６は書き込み期間には映像信号を、発光期
間には三角波電位をアナログバッファ回路３４０５に入力する。
また、外部からの映像信号がデジタル映像信号であるときには、図３２（ｂ）に示すよう
にＤ／Ａ変換回路３２０６でデジタル映像信号をアナログ映像信号に変換してから第１の
アナログラッチ回路３２０２に入力するようにしても良い。
にＤ／Ａ変換回路３２０６でデジタル映像信号をアナログ映像信号に変換してから第１の
アナログラッチ回路３２０２に入力するようにしても良い。
また、インピーダンス変換は第２のラッチ回路の出力を書き込み期間・発光期間選択回路
に入力する前に行っても良い。つまり、図３２（ａ）の構成において、第２のアナログラ
ッチ回路３２０３の出力をインピーダンス変換して書き込み期間・発光期間選択回路３２
０４に入力する構成として、図３６（ａ）のような構成とすることができる。また、この
とき、図３６（ａ）の構成を詳細に示した構成は図３８のような構成となる。パルス出力
回路３８０１、第１のアナログラッチ回路３８０２、第２のアナログラッチ回路３８０３
、書き込み期間・発光期間選択回路３８０４、アナログバッファ回路３８０５、切り替え
回路３８０６、三角波電位生成回路３８０７、フリップフロップ回路３８０８などのそれ
ぞれの機能は、図３４のパルス出力回路３４０１、第１のアナログラッチ回路３４０２、
第２のアナログラッチ回路３４０３、書き込み期間・発光期間選択回路３４０４、アナロ
グバッファ回路３４０５、切り替え回路３４０６、三角波電位生成回路３４０７、フリッ
プフロップ回路３４０８と同様である。また、図３２（ｂ）の構成において、第２のアナ
ログラッチ回路３２０３の出力をインピーダンス変換して書き込み期間・発光期間選択回
路３２０４に入力する構成として、図３６（ｂ）のような構成とすることができる。
に入力する前に行っても良い。つまり、図３２（ａ）の構成において、第２のアナログラ
ッチ回路３２０３の出力をインピーダンス変換して書き込み期間・発光期間選択回路３２
０４に入力する構成として、図３６（ａ）のような構成とすることができる。また、この
とき、図３６（ａ）の構成を詳細に示した構成は図３８のような構成となる。パルス出力
回路３８０１、第１のアナログラッチ回路３８０２、第２のアナログラッチ回路３８０３
、書き込み期間・発光期間選択回路３８０４、アナログバッファ回路３８０５、切り替え
回路３８０６、三角波電位生成回路３８０７、フリップフロップ回路３８０８などのそれ
ぞれの機能は、図３４のパルス出力回路３４０１、第１のアナログラッチ回路３４０２、
第２のアナログラッチ回路３４０３、書き込み期間・発光期間選択回路３４０４、アナロ
グバッファ回路３４０５、切り替え回路３４０６、三角波電位生成回路３４０７、フリッ
プフロップ回路３４０８と同様である。また、図３２（ｂ）の構成において、第２のアナ
ログラッチ回路３２０３の出力をインピーダンス変換して書き込み期間・発光期間選択回
路３２０４に入力する構成として、図３６（ｂ）のような構成とすることができる。
また、ビデオ信号に相当するアナログ信号電位と、駆動トランジスタのオンオフを制御す
るアナログ的に変化する電位を別の信号線で画素に入力する画素構成（例えば図５６のよ
うな画素構成）を有する表示装置に適用可能な信号線駆動回路について図３９及び図４０
を用いて説明する。
るアナログ的に変化する電位を別の信号線で画素に入力する画素構成（例えば図５６のよ
うな画素構成）を有する表示装置に適用可能な信号線駆動回路について図３９及び図４０
を用いて説明する。
まず、図３９の構成について説明する。
パルス出力回路３９０１はフリップフロップ回路（ＦＦ）３９０７等を複数段用いて構成
され、クロック信号（Ｓ－ＣＬＫ）、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパル
ス信号（Ｓ－ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
され、クロック信号（Ｓ－ＣＬＫ）、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパル
ス信号（Ｓ－ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
パルス出力回路３９０１により出力されたサンプリングパルスは、第１のラッチ回路３９
０２に入力される。第１のラッチ回路３９０２には、デジタル映像信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持
する。ここでは、デジタル映像信号は各段毎に３ビット入力されており、各ビットの映像
信号を、それぞれ第１のラッチ回路３９０２において保持する。一つのサンプリングパル
スによって、第１のラッチ回路３９０２の各段の三つのラッチ回路が平行して動作する。
０２に入力される。第１のラッチ回路３９０２には、デジタル映像信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各段にデジタル映像信号を保持
する。ここでは、デジタル映像信号は各段毎に３ビット入力されており、各ビットの映像
信号を、それぞれ第１のラッチ回路３９０２において保持する。一つのサンプリングパル
スによって、第１のラッチ回路３９０２の各段の三つのラッチ回路が平行して動作する。
第１のラッチ回路３９０２において、最終段までデジタル映像信号の保持が完了すると、
水平帰線期間中に、第２のラッチ回路３９０３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ
）が入力され、第１のラッチ回路３９０２に保持されていたデジタル映像信号は、一斉に
第２のラッチ回路３９０３に転送される。その後、第２のラッチ回路３９０３に保持され
たデジタル映像信号は１行分が同時にＤＡＣ（Ｄ／Ａ変換回路）３９０４へ入力される。
水平帰線期間中に、第２のラッチ回路３９０３にラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ
）が入力され、第１のラッチ回路３９０２に保持されていたデジタル映像信号は、一斉に
第２のラッチ回路３９０３に転送される。その後、第２のラッチ回路３９０３に保持され
たデジタル映像信号は１行分が同時にＤＡＣ（Ｄ／Ａ変換回路）３９０４へ入力される。
ＤＡＣ３９０４においては、入力されるデジタル映像信号をデジタル－アナログ変換し、
アナログ電位を有する映像信号として、アナログバッファ回路３９０５に入力する。
アナログ電位を有する映像信号として、アナログバッファ回路３９０５に入力する。
アナログバッファ回路３９０５から各信号線Ｄ１ａ１～Ｄ１ａｎにアナログ信号電位が設
定される。また、同時に三角波電位生成回路３９０６からも三角波電位が各信号線各信号
線Ｄ２ａ１～Ｄ２ａｎに設定される。なお、信号線Ｄ１ａ１～Ｄ１ａｎは図４や図７等の
画素を有する表示装置の第１の信号線４１０や第１の信号線３９０に相当する。また、信
号線Ｄ２ａ１～Ｄ２ａｎは図４や図７等の画素を有する表示装置の第２の信号線４１１や
第２の信号線３９１に相当する。
定される。また、同時に三角波電位生成回路３９０６からも三角波電位が各信号線各信号
線Ｄ２ａ１～Ｄ２ａｎに設定される。なお、信号線Ｄ１ａ１～Ｄ１ａｎは図４や図７等の
画素を有する表示装置の第１の信号線４１０や第１の信号線３９０に相当する。また、信
号線Ｄ２ａ１～Ｄ２ａｎは図４や図７等の画素を有する表示装置の第２の信号線４１１や
第２の信号線３９１に相当する。
また、図４０の構成について説明する。
パルス出力回路４００１はフリップフロップ回路（ＦＦ）４００６等を複数段用いて構成
され、クロック信号（Ｓ－ＣＬＫ）、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパル
ス信号（Ｓ－ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
され、クロック信号（Ｓ－ＣＬＫ）、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパル
ス信号（Ｓ－ＳＰ）が入力される。これらの信号のタイミングに従って順次サンプリング
パルスが出力される。
パルス出力回路４００１により出力されたサンプリングパルスは、第１のアナログラッチ
回路４００２に入力される。第１のアナログラッチ回路４００２には、アナログ映像信号
（Ａｎａｌｏｇ Ｄａｔａ）が入力されており、サンプリングパルスが入力されるタイミ
ングに従って、各段にアナログ映像信号を保持する。ここでは、アナログ映像信号は各段
毎に１ビット入力されており、１ビットの映像信号を、それぞれの段毎の第１のアナログ
ラッチ回路４００２において保持する。
回路４００２に入力される。第１のアナログラッチ回路４００２には、アナログ映像信号
（Ａｎａｌｏｇ Ｄａｔａ）が入力されており、サンプリングパルスが入力されるタイミ
ングに従って、各段にアナログ映像信号を保持する。ここでは、アナログ映像信号は各段
毎に１ビット入力されており、１ビットの映像信号を、それぞれの段毎の第１のアナログ
ラッチ回路４００２において保持する。
第１のアナログラッチ回路４００２において、最終段までアナログ映像信号の保持が完了
すると、水平帰線期間中に、第２のアナログラッチ回路４００３にラッチパルス（Ｌａｔ
ｃｈ Ｐｕｌｓｅ）が入力され、第１のアナログラッチ回路４００２に保持されていたア
ナログ映像信号は、一斉に第２のアナログラッチ回路４００３に転送される。その後、第
２のラッチ回路４００３に保持されたデジタル映像信号は１行分が同時にアナログバッフ
ァ回路４００４に入力される。
すると、水平帰線期間中に、第２のアナログラッチ回路４００３にラッチパルス（Ｌａｔ
ｃｈ Ｐｕｌｓｅ）が入力され、第１のアナログラッチ回路４００２に保持されていたア
ナログ映像信号は、一斉に第２のアナログラッチ回路４００３に転送される。その後、第
２のラッチ回路４００３に保持されたデジタル映像信号は１行分が同時にアナログバッフ
ァ回路４００４に入力される。
アナログバッファ回路４００４から各信号線Ｄ１ａ１～Ｄ１ａｎにアナログ信号電位が設
定される。また、同時に三角波電位生成回路４００５からも三角波電位が各信号線各信号
線Ｄ２ａ１～Ｄ２ａｎに設定される。
定される。また、同時に三角波電位生成回路４００５からも三角波電位が各信号線各信号
線Ｄ２ａ１～Ｄ２ａｎに設定される。
なお、行方向に選択された画素に一斉に信号を書き込む（線順次方式ともいう）場合の信
号線駆動回路について説明したが、信号線駆動回路に入力されるビデオ信号を、パルス出
力回路から出力される信号に従って、そのまま画素に書き込む（点順次方式ともいう）よ
うにしても良い。
号線駆動回路について説明したが、信号線駆動回路に入力されるビデオ信号を、パルス出
力回路から出力される信号に従って、そのまま画素に書き込む（点順次方式ともいう）よ
うにしても良い。
実施の形態１で示した画素構成に適用可能な点順次方式の信号線駆動回路について、図４
１（ａ）を用いて説明する。パルス出力回路４１０１、第１のスイッチ群４１０２、第２
のスイッチ群４１０３からなる。第１のスイッチ群４１０２及び第２のスイッチ群４１０
３はそれぞれ複数の段のスイッチを有する。この複数の段はそれぞれ信号線に対応してい
る。
１（ａ）を用いて説明する。パルス出力回路４１０１、第１のスイッチ群４１０２、第２
のスイッチ群４１０３からなる。第１のスイッチ群４１０２及び第２のスイッチ群４１０
３はそれぞれ複数の段のスイッチを有する。この複数の段はそれぞれ信号線に対応してい
る。
第１のスイッチ群４１０２のそれぞれの段のスイッチの一方の端子はビデオ信号に相当す
るアナログビデオ信号（Ａｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａ）が入力される配線に接続
され、他方の端子はそれぞれ対応する信号線に接続されている。また、第２のスイッチ群
４１０３のそれぞれの段のスイッチの一方の端子は三角波電位の設定される配線に接続さ
れ、他方の端子はそれぞれ対応する信号線に接続されている。
るアナログビデオ信号（Ａｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａ）が入力される配線に接続
され、他方の端子はそれぞれ対応する信号線に接続されている。また、第２のスイッチ群
４１０３のそれぞれの段のスイッチの一方の端子は三角波電位の設定される配線に接続さ
れ、他方の端子はそれぞれ対応する信号線に接続されている。
画素の信号書き込み期間には、パルス出力回路４１０１に、クロック信号（Ｓ－ＣＬＫ）
、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパルス信号（Ｓ－ＳＰ）が入力される。
これらの信号のタイミングに従って順次サンプリングパルスが出力される。なお、このと
き第２のスイッチ群４１０３のオンオフを制御する制御信号は、全ての段のスイッチがオ
フするように設定する。
、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパルス信号（Ｓ－ＳＰ）が入力される。
これらの信号のタイミングに従って順次サンプリングパルスが出力される。なお、このと
き第２のスイッチ群４１０３のオンオフを制御する制御信号は、全ての段のスイッチがオ
フするように設定する。
そして、サンプリングパルスの出力に従って、第１のスイッチ群４１０２のスイッチは１
段づつオンする。
段づつオンする。
よって、書き込み期間には、第１のスイッチ群４１０２のオンしたスイッチの段に対応す
る信号線にＡｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａが入力される。こうして、順次第１のス
イッチ群４１０２の各段のスイッチをオンさせ、選択されている行の画素に順次Ａｎａｌ
ｏｇ Ｖｉｄｅｏ Ｄａｔａを書き込む。
る信号線にＡｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａが入力される。こうして、順次第１のス
イッチ群４１０２の各段のスイッチをオンさせ、選択されている行の画素に順次Ａｎａｌ
ｏｇ Ｖｉｄｅｏ Ｄａｔａを書き込む。
続いて、次の行の画素が選択され、同様に信号が書き込まれる。全ての行の画素に信号が
書き込まれると、信号書き込み期間は終了する。
書き込まれると、信号書き込み期間は終了する。
画素への信号書き込み期間が終了すると発光期間になる、画素の発光期間には、パルス出
力回路４１０１からサンプリングパルスが出力されないようにする。つまり、パルス出力
回路４１０１の出力を第１のスイッチ群４１０２に入力されないようにしてもいいし、パ
ルス出力回路４１０１にスタートパルス信号（Ｓ－ＳＰ）が入力されないようにしてもい
い。つまり、第１のスイッチ群４１０２のスイッチがオフしていれば良い。
力回路４１０１からサンプリングパルスが出力されないようにする。つまり、パルス出力
回路４１０１の出力を第１のスイッチ群４１０２に入力されないようにしてもいいし、パ
ルス出力回路４１０１にスタートパルス信号（Ｓ－ＳＰ）が入力されないようにしてもい
い。つまり、第１のスイッチ群４１０２のスイッチがオフしていれば良い。
また、第２のスイッチ群４１０３の全てのスイッチがオンするように制御信号を入力する
。すると、全ての信号線に三角波電位が設定される。なお、発光期間においては、全ての
行の画素が選択されているため全ての画素に三角波電位を設定することができる。
三角波電位が入力される。
。すると、全ての信号線に三角波電位が設定される。なお、発光期間においては、全ての
行の画素が選択されているため全ての画素に三角波電位を設定することができる。
三角波電位が入力される。
こうして、発光期間が終わると１フレーム期間は終了する。
次に、実施の形態２で示した画素構成に適用可能な点順次方式の信号線駆動回路について
、得図４１（ｂ）を用いて説明する。パルス出力回路４１１１、スイッチ群４１１２、か
らなる。スイッチ群４１１２はそれぞれ複数の段のスイッチを有する。この複数の段はそ
れぞれ第１の信号線に対応している。
、得図４１（ｂ）を用いて説明する。パルス出力回路４１１１、スイッチ群４１１２、か
らなる。スイッチ群４１１２はそれぞれ複数の段のスイッチを有する。この複数の段はそ
れぞれ第１の信号線に対応している。
スイッチ群４１１２のそれぞれの段のスイッチの一方の端子はビデオ信号に相当するアナ
ログビデオ信号（Ａｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａ）が入力される配線に接続され、
他方の端子はそれぞれ画素の列に対応する第１の信号線に接続されている。また、三角波
電位の設定される配線はそれぞれ画素の列に対応する第２の信号線に接続されている。
ログビデオ信号（Ａｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａ）が入力される配線に接続され、
他方の端子はそれぞれ画素の列に対応する第１の信号線に接続されている。また、三角波
電位の設定される配線はそれぞれ画素の列に対応する第２の信号線に接続されている。
画素の信号書き込み期間には、パルス出力回路４１１１に、クロック信号（Ｓ－ＣＬＫ）
、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパルス信号（Ｓ－ＳＰ）が入力される。
これらの信号のタイミングに従って順次サンプリングパルスが出力される。
、クロック反転信号（Ｓ－ＣＬＫＢ）、スタートパルス信号（Ｓ－ＳＰ）が入力される。
これらの信号のタイミングに従って順次サンプリングパルスが出力される。
そして、サンプリングパルスの出力に従って、スイッチ群４１１２のスイッチは１段づつ
オンする。
オンする。
よって、画素への信号書き込み期間には、スイッチ群４１１２のオンしたスイッチの段に
対応する信号線にアナログビデオ信号（Ａｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａ）が入力さ
れる。こうして、順次スイッチ群４１１２の各段のスイッチをオンさせ、選択されている
行の画素に順次アナログビデオ信号（Ａｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａ）を書き込む
。
対応する信号線にアナログビデオ信号（Ａｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａ）が入力さ
れる。こうして、順次スイッチ群４１１２の各段のスイッチをオンさせ、選択されている
行の画素に順次アナログビデオ信号（Ａｎａｌｏｇ Ｖｉｄｅｏ Ｄａｔａ）を書き込む
。
なお、選択されていない行の画素は、第２の信号線に接続され発光期間となる。
このように、図４１（ｂ）の構成では、画素の行毎に書き込み期間が設定され、他の行の
書き込み期間に発光期間とすることができる実施の形態２で示したような画素に適用する
ことができる。
書き込み期間に発光期間とすることができる実施の形態２で示したような画素に適用する
ことができる。
続いて、走査線駆動回路や電位供給線駆動回路の構成について説明する。
走査線駆動回路や電位供給線駆動回路は、パルス出力回路を有する。そして、書き込み期
間においては、パルス出力回路からのサンプリングパルスを走査線及び電位供給線に出力
する。そして、発光期間においては、サンプリングパルスの出力が出力されないようにし
、走査線には全ての画素行が選択されないような信号を入力しておく。また、電位供給線
には、発光素子に順方向電圧を印加するような電位を設定する。
間においては、パルス出力回路からのサンプリングパルスを走査線及び電位供給線に出力
する。そして、発光期間においては、サンプリングパルスの出力が出力されないようにし
、走査線には全ての画素行が選択されないような信号を入力しておく。また、電位供給線
には、発光素子に順方向電圧を印加するような電位を設定する。
なお、走査線駆動回路と電位供給線駆動回路とを一つの駆動回路で形成することで駆動回
路の占有面積を減らし、狭額縁化が図れる。
路の占有面積を減らし、狭額縁化が図れる。
次に、本実施の形態のＤ／Ａ変換回路に用いることのできる構成について説明する。
図１７に示すのは３ビットのデジタル信号をアナログ信号に変換することのできる抵抗ス
トリング型のＤ／Ａ変換回路である。
トリング型のＤ／Ａ変換回路である。
複数の抵抗素子が直列に接続され、それらの抵抗素子群の一方の端子には参照電源電位Ｖ
ｒｅｆが設定され、他方の端子には低電源電位（例えばＧＮＤ）が設定されている。そし
て、抵抗素子群には電流が流れ、電圧降下により各抵抗素子の両端の端子で電位が異なる
。入力端子１、入力端子２及び入力端子３のそれぞれに入力される信号に従って、スイッ
チのオンオフを選択し、８通りの電位を出力端子から得ることができる。具体的には、入
力端子３に入力される信号により８通りの電位のうち高い方の４つの電位か低い方の４つ
の電位かが選択される。そして、入力端子２に入力される信号により入力端子３により選
択される４つの電位のうち、高い方の２つの電位か低い方の２つの電位かが選択される。
そして、入力端子１に入力される信号により、入力端子２で選択された２つの電位のうち
高い方又は低い方のいずれかが選択される。こうして、８通りの電位のなかから一つの電
位が選択される。したがって、入力端子１、入力端子２及び入力端子３に入力されるデジ
タル信号を、アナログ信号電位に変換することができる。
ｒｅｆが設定され、他方の端子には低電源電位（例えばＧＮＤ）が設定されている。そし
て、抵抗素子群には電流が流れ、電圧降下により各抵抗素子の両端の端子で電位が異なる
。入力端子１、入力端子２及び入力端子３のそれぞれに入力される信号に従って、スイッ
チのオンオフを選択し、８通りの電位を出力端子から得ることができる。具体的には、入
力端子３に入力される信号により８通りの電位のうち高い方の４つの電位か低い方の４つ
の電位かが選択される。そして、入力端子２に入力される信号により入力端子３により選
択される４つの電位のうち、高い方の２つの電位か低い方の２つの電位かが選択される。
そして、入力端子１に入力される信号により、入力端子２で選択された２つの電位のうち
高い方又は低い方のいずれかが選択される。こうして、８通りの電位のなかから一つの電
位が選択される。したがって、入力端子１、入力端子２及び入力端子３に入力されるデジ
タル信号を、アナログ信号電位に変換することができる。
また、図１８に示すのは６ビットのデジタル信号をアナログ信号に変換することのできる
容量アレイ型のＤ／Ａ変換回路を用いることもできる。
容量アレイ型のＤ／Ａ変換回路を用いることもできる。
複数の静電容量の異なる容量素子を並列に接続し、これらの容量素子のうちデジタル信号
に従ってスイッチ１～スイッチ６のオンオフを制御し、任意の容量素子に参照電源電位Ｖ
ｒｅｆと低電源電位（例えばＧＮＤ）との電位差分の電荷を蓄積した後、蓄積された電荷
を複数の容量素子で分配する。すると、複数の容量素子の電圧はある値で落ち着く。この
電圧から、一方の電位をアンプで検出することで、デジタル信号から、アナログ信号電位
に変換することができる。
に従ってスイッチ１～スイッチ６のオンオフを制御し、任意の容量素子に参照電源電位Ｖ
ｒｅｆと低電源電位（例えばＧＮＤ）との電位差分の電荷を蓄積した後、蓄積された電荷
を複数の容量素子で分配する。すると、複数の容量素子の電圧はある値で落ち着く。この
電圧から、一方の電位をアンプで検出することで、デジタル信号から、アナログ信号電位
に変換することができる。
また、抵抗ストリング型と容量アレイ型を組み合わせたＤ／Ａ変換回路を用いても良い。
これらのＤ／Ａ変換回路は一例であって、様々なＤ／Ａ変換回路を適宜用いることができ
る。
これらのＤ／Ａ変換回路は一例であって、様々なＤ／Ａ変換回路を適宜用いることができ
る。
（実施の形態１０）
本実施の形態では、実施の形態１、実施の形態２、実施の形態３、実施の形態４及び実施
の形態５で示した画素構成を有する表示パネルの構成について図１９（ａ）、（ｂ）を用
いて説明する。
本実施の形態では、実施の形態１、実施の形態２、実施の形態３、実施の形態４及び実施
の形態５で示した画素構成を有する表示パネルの構成について図１９（ａ）、（ｂ）を用
いて説明する。
本実施の形態では、画素部に本発明の画素構成を有する表示パネルについて図１９を用い
て説明する。なお、図１９（ａ）は、表示パネルを示す上面図、図１９（ｂ）は図１９（
ａ）をＡ－Ａ’で切断した断面図である。点線で示された信号線駆動回路（Ｄａｔａ ｌ
ｉｎｅ Ｄｒｉｖｅｒ）１９０１、画素部１９０２、電位供給線駆動回路（Ｉｌｌｕｍｉ
ｎａｔｉｏｎ ｌｉｎｅ Ｄｒｉｖｅｒ）１９０３、走査線駆動回路（Ｒｅｓｅｔ ｌｉ
ｎｅ Ｄｒｉｖｅｒ）１９０６を有する。また、封止基板１９０４、シール材１９０５を
有し、シール材１９０５で囲まれた内側は、空間１９０７になっている。
て説明する。なお、図１９（ａ）は、表示パネルを示す上面図、図１９（ｂ）は図１９（
ａ）をＡ－Ａ’で切断した断面図である。点線で示された信号線駆動回路（Ｄａｔａ ｌ
ｉｎｅ Ｄｒｉｖｅｒ）１９０１、画素部１９０２、電位供給線駆動回路（Ｉｌｌｕｍｉ
ｎａｔｉｏｎ ｌｉｎｅ Ｄｒｉｖｅｒ）１９０３、走査線駆動回路（Ｒｅｓｅｔ ｌｉ
ｎｅ Ｄｒｉｖｅｒ）１９０６を有する。また、封止基板１９０４、シール材１９０５を
有し、シール材１９０５で囲まれた内側は、空間１９０７になっている。
なお、配線１９０８は電位供給線駆動回路１９０３、走査線駆動回路１９０６及び信号
線駆動回路１９０１に入力される信号を伝送するための配線であり、外部入力端子となる
ＦＰＣ（フレキシブルプリントサーキット）１９０９からビデオ信号、クロック信号、ス
タート信号等を受け取る。ＦＰＣ１９０９と表示パネルとの接合部上にはＩＣチップ（メ
モリ回路や、バッファ回路などが形成された半導体チップ）１９１９がＣＯＧ（Ｃｈｉｐ
Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されていない
が、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書
における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り
付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むもの
とする。
線駆動回路１９０１に入力される信号を伝送するための配線であり、外部入力端子となる
ＦＰＣ（フレキシブルプリントサーキット）１９０９からビデオ信号、クロック信号、ス
タート信号等を受け取る。ＦＰＣ１９０９と表示パネルとの接合部上にはＩＣチップ（メ
モリ回路や、バッファ回路などが形成された半導体チップ）１９１９がＣＯＧ（Ｃｈｉｐ
Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されていない
が、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書
における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り
付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むもの
とする。
次に、断面構造について図１９（ｂ）を用いて説明する。基板１９１０上には画素部１
９０２とその周辺駆動回路（電位供給線駆動回路１９０３、走査線駆動回路１９０６及び
信号線駆動回路１９０２）が形成されているが、ここでは、信号線駆動回路１９０１と、
画素部１９０２が示されている。
９０２とその周辺駆動回路（電位供給線駆動回路１９０３、走査線駆動回路１９０６及び
信号線駆動回路１９０２）が形成されているが、ここでは、信号線駆動回路１９０１と、
画素部１９０２が示されている。
なお、信号線駆動回路１９０１はＮチャネル型ＴＦＴ１９２０やＮチャネル型ＴＦＴ１
９２１のように単極性のトランジスタで構成されている。なお、電位供給線駆動回路１９
０３及び走査線駆動回路１９０６も同様にＮチャネル型トランジスタで構成するのが好ま
しい。なお、画素構成には図７や図１０の画素構成を適用することにより単極性のトラン
ジスタで形成することができるため単極性表示パネルを作製することができる。もちろん
、単極性のトランジスタだけでなくＰチャネル型トランジスタも用いてＣＭＯＳ回路を形
成しても良い。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネ
ルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップな
どに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要が
なくＰチャネル型トランジスタを組み合わせて用いることができる。また、本実施の形態
に示す表示パネルでは図１３に示した表示装置におけるバッファ回路１３０１、バッファ
回路１３０２及びバッファ回路１３０３が図示されていないが、それぞれの周辺駆動回路
にバッファ回路を備えている。
９２１のように単極性のトランジスタで構成されている。なお、電位供給線駆動回路１９
０３及び走査線駆動回路１９０６も同様にＮチャネル型トランジスタで構成するのが好ま
しい。なお、画素構成には図７や図１０の画素構成を適用することにより単極性のトラン
ジスタで形成することができるため単極性表示パネルを作製することができる。もちろん
、単極性のトランジスタだけでなくＰチャネル型トランジスタも用いてＣＭＯＳ回路を形
成しても良い。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネ
ルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップな
どに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要が
なくＰチャネル型トランジスタを組み合わせて用いることができる。また、本実施の形態
に示す表示パネルでは図１３に示した表示装置におけるバッファ回路１３０１、バッファ
回路１３０２及びバッファ回路１３０３が図示されていないが、それぞれの周辺駆動回路
にバッファ回路を備えている。
また、画素部１９０２はスイッチング用ＴＦＴ１９１１と、駆動用ＴＦＴ１９１２とを
含む画素を構成する複数の回路を有している。なお、駆動ＴＦＴ１９１２のソース電極は
第１の電極１９１３と接続されている。また、第１の電極１９１３の端部を覆って絶縁物
１９１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることによ
り形成する。
含む画素を構成する複数の回路を有している。なお、駆動ＴＦＴ１９１２のソース電極は
第１の電極１９１３と接続されている。また、第１の電極１９１３の端部を覆って絶縁物
１９１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることによ
り形成する。
また、カバレッジを良好なものとするため、絶縁物１９１４の上端部または下端部に曲
率を有する曲面が形成されるようにする。例えば、絶縁物１９１４の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物１９１４の上端部のみに曲率半径（０．２μｍ～３
μｍ）を有する曲面を持たせることが好ましい。また、絶縁物１９１４として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
率を有する曲面が形成されるようにする。例えば、絶縁物１９１４の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物１９１４の上端部のみに曲率半径（０．２μｍ～３
μｍ）を有する曲面を持たせることが好ましい。また、絶縁物１９１４として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
第１の電極１９１３上には、有機化合物を含む層１９１６、および第２の電極１９１７
がそれぞれ形成されている。ここで、陽極として機能する第１の電極１９１３に用いる材
料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウ
ムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タン
グステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とす
る膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構
造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好な
オーミックコンタクトがとれ、さらに陽極として機能させることができる。
がそれぞれ形成されている。ここで、陽極として機能する第１の電極１９１３に用いる材
料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウ
ムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タン
グステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とす
る膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構
造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好な
オーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層１９１６は、蒸着マスクを用いた蒸着法、またはインクジェ
ット法によって形成される。有機化合物を含む層１９１６には、元素周期律第４族金属錯
体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては
、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用
いる材料としては、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態
においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする
。さらに、公知の三重項材料を用いることも可能である。
ット法によって形成される。有機化合物を含む層１９１６には、元素周期律第４族金属錯
体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては
、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用
いる材料としては、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態
においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする
。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層１９１６上に形成される第２の電極（陰極）１９１７に用
いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合
金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａＮ）を用いればよい。なお、有
機化合物を含む層１９１６で生じた光が第２の電極１９１７を透過させる場合には、第２
の電極（陰極）１９１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（酸化
インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化
亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合
金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａＮ）を用いればよい。なお、有
機化合物を含む層１９１６で生じた光が第２の電極１９１７を透過させる場合には、第２
の電極（陰極）１９１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（酸化
インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化
亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
さらにシール材１９０５で封止基板１９０４を基板１９１０と貼り合わせることにより
、基板１９１０、封止基板１９０４、およびシール材１９０５で囲まれた空間１９０７に
発光素子１９１８が備えられた構造になっている。なお、空間１９０７には、不活性気体
（窒素やアルゴン等）が充填される場合の他、シール材１９０５で充填される構成も含む
ものとする。
、基板１９１０、封止基板１９０４、およびシール材１９０５で囲まれた空間１９０７に
発光素子１９１８が備えられた構造になっている。なお、空間１９０７には、不活性気体
（窒素やアルゴン等）が充填される場合の他、シール材１９０５で充填される構成も含む
ものとする。
なお、シール材１９０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材
料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板１９
０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒ
ｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー
、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板１９
０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒ
ｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー
、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。
図１９示すように、信号線駆動回路１９０１、画素部１９０２、電位供給線駆動回路１９
０３及び走査線駆動回路１９０６を一体形成することで、表示装置の低コスト化が図れる
。また、この場合において、信号線駆動回路１９０１、画素部１９０２、電位供給線駆動
回路１９０３及び走査線駆動回路１９０６に用いられるトランジスタを単極性とすること
で作製工程の簡略化が図れるためさらなる低コスト化が図れる。
０３及び走査線駆動回路１９０６を一体形成することで、表示装置の低コスト化が図れる
。また、この場合において、信号線駆動回路１９０１、画素部１９０２、電位供給線駆動
回路１９０３及び走査線駆動回路１９０６に用いられるトランジスタを単極性とすること
で作製工程の簡略化が図れるためさらなる低コスト化が図れる。
なお、表示パネルの構成としては、図１９（ａ）に示したように信号線駆動回路１９０１
、画素部１９０２、電位供給線駆動回路１９０３及び走査線駆動回路１９０６を一体形成
した構成に限られず、信号線駆動回路１９０１に相当する図４２に示す信号線駆動回路４
２０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。
なお、図４２（ａ）の基板４２００、画素部４２０２、電位供給線駆動回路４２０４、走
査線駆動回路４２０３、ＦＰＣ４２０５、ＩＣチップ４２０６、ＩＣチップ４２０７、封
止基板４２０８、シール材４２０９は図１９（ａ）の基板１９１０、画素部１９０２、電
位供給線駆動回路１９０３、走査線駆動回路１９０６、ＦＰＣ１９０９、ＩＣチップ１９
１８、ＩＣチップ１９１９、封止基板１９０４、シール材１９０５に相当する。
、画素部１９０２、電位供給線駆動回路１９０３及び走査線駆動回路１９０６を一体形成
した構成に限られず、信号線駆動回路１９０１に相当する図４２に示す信号線駆動回路４
２０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。
なお、図４２（ａ）の基板４２００、画素部４２０２、電位供給線駆動回路４２０４、走
査線駆動回路４２０３、ＦＰＣ４２０５、ＩＣチップ４２０６、ＩＣチップ４２０７、封
止基板４２０８、シール材４２０９は図１９（ａ）の基板１９１０、画素部１９０２、電
位供給線駆動回路１９０３、走査線駆動回路１９０６、ＦＰＣ１９０９、ＩＣチップ１９
１８、ＩＣチップ１９１９、封止基板１９０４、シール材１９０５に相当する。
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩ
Ｃチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体
チップとすることで、より高速動作且つ低消費電力化を図れる。
Ｃチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体
チップとすることで、より高速動作且つ低消費電力化を図れる。
そして、走査線駆動回路４２０３や電位供給線駆動回路４２０４を画素部４２０２と一体
形成することで、低コスト化が図れる。そして、この走査線駆動回路４２０３、電位供給
線駆動回路４２０４及び画素部４２０２は単極性のトランジスタで構成することでさらな
る低コスト化が図れる。画素部４２０２の有する画素の構成としては実施の形態１、２、
３、４及び５で示した画素を適用することができる。よって、開口率の高い画素を提供す
ることが可能となる。
形成することで、低コスト化が図れる。そして、この走査線駆動回路４２０３、電位供給
線駆動回路４２０４及び画素部４２０２は単極性のトランジスタで構成することでさらな
る低コスト化が図れる。画素部４２０２の有する画素の構成としては実施の形態１、２、
３、４及び５で示した画素を適用することができる。よって、開口率の高い画素を提供す
ることが可能となる。
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ４２０５と基板４２０
０との接続部において機能回路（メモリ回路やバッファ回路）が形成されたＩＣチップを
実装することで基板面積を有効利用することができる。
０との接続部において機能回路（メモリ回路やバッファ回路）が形成されたＩＣチップを
実装することで基板面積を有効利用することができる。
また、図１９（ａ）の信号線駆動回路１９０１、電位供給線駆動回路１９０３及び走査線
駆動回路１９０６に相当する図４２（ｂ）の信号線駆動回路４２１１、電位供給線駆動回
路４２１４及び走査線駆動回路４２１３をＩＣチップ上に形成して、ＣＯＧ等で表示パネ
ルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にする
ことが可能である。よって、より消費電力が少ない表示装置とするため、画素部に用いら
れるトランジスタの半導体層にはポリシリコンを用いることが望ましい。なお、図４２（
ｂ）の基板４２１０、画素部４２１２、ＦＰＣ４２１５、ＩＣチップ４２１６、ＩＣチッ
プ４２１７、封止基板４２１８、シール材４２１９は図１９（ａ）の基板１９１０、画素
部１９０２、ＦＰＣ１９０９、ＩＣチップ１９１８、ＩＣチップ１９１９、封止基板１９
０４、シール材１９０５に相当する。
駆動回路１９０６に相当する図４２（ｂ）の信号線駆動回路４２１１、電位供給線駆動回
路４２１４及び走査線駆動回路４２１３をＩＣチップ上に形成して、ＣＯＧ等で表示パネ
ルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にする
ことが可能である。よって、より消費電力が少ない表示装置とするため、画素部に用いら
れるトランジスタの半導体層にはポリシリコンを用いることが望ましい。なお、図４２（
ｂ）の基板４２１０、画素部４２１２、ＦＰＣ４２１５、ＩＣチップ４２１６、ＩＣチッ
プ４２１７、封止基板４２１８、シール材４２１９は図１９（ａ）の基板１９１０、画素
部１９０２、ＦＰＣ１９０９、ＩＣチップ１９１８、ＩＣチップ１９１９、封止基板１９
０４、シール材１９０５に相当する。
また、画素部４２１２のトランジスタの半導体層にアモルファスシリコンを用いることに
より低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能と
なる。
より低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能と
なる。
また、画素の行方向及び列方向に走査線駆動回路、電位供給線駆動回路及び信号線駆動回
路を設けなくても良い。例えば、図２６（ａ）に示すようにＩＣチップ上に形成された周
辺駆動回路２６０１が図４２（ｂ）に示す、電位供給線駆動回路４２１４、走査線駆動回
路４２１３及び信号線駆動回路４２１１の機能を有するようにしても良い。なお、図２６
（ａ）の基板２６００、画素部２６０２、ＦＰＣ２６０４、ＩＣチップ２６０５、ＩＣチ
ップ２６０６、封止基板２６０７、シール材２６０８は図１９（ａ）の基板１９１０、画
素部１９０２、ＦＰＣ１９０９、ＩＣチップ１９１８、ＩＣチップ１９１９、封止基板１
９０４、シール材１９０５に相当する。
路を設けなくても良い。例えば、図２６（ａ）に示すようにＩＣチップ上に形成された周
辺駆動回路２６０１が図４２（ｂ）に示す、電位供給線駆動回路４２１４、走査線駆動回
路４２１３及び信号線駆動回路４２１１の機能を有するようにしても良い。なお、図２６
（ａ）の基板２６００、画素部２６０２、ＦＰＣ２６０４、ＩＣチップ２６０５、ＩＣチ
ップ２６０６、封止基板２６０７、シール材２６０８は図１９（ａ）の基板１９１０、画
素部１９０２、ＦＰＣ１９０９、ＩＣチップ１９１８、ＩＣチップ１９１９、封止基板１
９０４、シール材１９０５に相当する。
なお、図２６（ａ）の表示装置の信号線の接続を説明する模式図を図２６（ｂ）に示す。
基板２６１０、周辺駆動回路２６１１、画素部２６１２、ＦＰＣ２６１３、ＦＰＣ２６１
４有する。ＦＰＣ２６１３より周辺駆動回路２６１１に外部からの信号及び電源電位が入
力される。そして、周辺駆動回路２６１１からの出力は、画素部２６１２の有する画素に
接続された行方向及び列方向の信号線に入力される。
基板２６１０、周辺駆動回路２６１１、画素部２６１２、ＦＰＣ２６１３、ＦＰＣ２６１
４有する。ＦＰＣ２６１３より周辺駆動回路２６１１に外部からの信号及び電源電位が入
力される。そして、周辺駆動回路２６１１からの出力は、画素部２６１２の有する画素に
接続された行方向及び列方向の信号線に入力される。
さらに、発光素子１９１８に適用可能な発光素子の例を図２０（ａ）、（ｂ）に示す。つ
まり、実施の形態１、実施の形態２、実施の形態３、実施の形態４及び実施の形態５で示
した画素に適用可能な発光素子の構成について図２０（ａ）、（ｂ）を用いて説明する。
まり、実施の形態１、実施の形態２、実施の形態３、実施の形態４及び実施の形態５で示
した画素に適用可能な発光素子の構成について図２０（ａ）、（ｂ）を用いて説明する。
図２０（ａ）の発光素子は、基板２００１の上に陽極２００２、正孔注入材料からなる正
孔注入層２００３、その上に正孔輸送材料からなる正孔輸送層２００４、発光層２００５
、電子輸送材料からなる電子輸送層２００６、電子注入材料からなる電子注入層２００７
、そして陰極２００８を積層させた素子構造である。ここで、発光層２００５は、一種類
の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。
また本発明の素子の構造は、この構造に限定されない。
孔注入層２００３、その上に正孔輸送材料からなる正孔輸送層２００４、発光層２００５
、電子輸送材料からなる電子輸送層２００６、電子注入材料からなる電子注入層２００７
、そして陰極２００８を積層させた素子構造である。ここで、発光層２００５は、一種類
の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。
また本発明の素子の構造は、この構造に限定されない。
また、図２０（ａ）で示した各機能層を積層した積層構造の他、高分子化合物を用いた
素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、
バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御
し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能
である。
素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、
バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御
し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能
である。
図２０（ａ）に示す本発明の素子作製方法は、まず、陽極２００２（ＩＴＯ）を有する
基板２００１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材
料、電子注入材料を蒸着し、最後に陰極２００８を蒸着で形成する。
基板２００１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材
料、電子注入材料を蒸着し、最後に陰極２００８を蒸着で形成する。
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に
好適な材料を以下に列挙する。
好適な材料を以下に列挙する。
正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン（
以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効で
ある。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正
孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化
合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と
記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、
ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効
であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用
いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の
超薄膜などがある。
以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効で
ある。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正
孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化
合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と
記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、
ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効
であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用
いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の
超薄膜などがある。
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼ
ン環－窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，
４’－ビス（ジフェニルアミノ）－ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導
体である４，４’－ビス［Ｎ－（３－メチルフェニル）－Ｎ－フェニル－アミノ］－ビフ
ェニル（以下、「ＴＰＤ」と記す）、４，４’－ビス［Ｎ－（１－ナフチル）－Ｎ－フェ
ニル－アミノ］－ビフェニル（以下、「α－ＮＰＤ」と記す）がある。４，４’，４”－
トリス（Ｎ，Ｎ－ ジフェニル－アミノ）－トリフェニルアミン（以下、「ＴＤＡＴＡ」
と記す）、４，４’，４”－トリス［Ｎ－（３－メチルフェニル）－Ｎ－ フェニル－ア
ミノ］－トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型
芳香族アミン化合物が挙げられる。
ン環－窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，
４’－ビス（ジフェニルアミノ）－ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導
体である４，４’－ビス［Ｎ－（３－メチルフェニル）－Ｎ－フェニル－アミノ］－ビフ
ェニル（以下、「ＴＰＤ」と記す）、４，４’－ビス［Ｎ－（１－ナフチル）－Ｎ－フェ
ニル－アミノ］－ビフェニル（以下、「α－ＮＰＤ」と記す）がある。４，４’，４”－
トリス（Ｎ，Ｎ－ ジフェニル－アミノ）－トリフェニルアミン（以下、「ＴＤＡＴＡ」
と記す）、４，４’，４”－トリス［Ｎ－（３－メチルフェニル）－Ｎ－ フェニル－ア
ミノ］－トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型
芳香族アミン化合物が挙げられる。
電子輸送材料としては、金属錯体がよく用いられ、先に述べたＡｌｑ３、ＢＡｌｑ、ト
リス（４－メチル－８－キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビ
ス（１０－ヒドロキシベンゾ［ｈ］－キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記
す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、
ビス［２－（２－ヒドロキシフェニル）－ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（Ｂ
ＯＸ）２」と記す）、ビス［２－（２－ヒドロキシフェニル）－ベンゾチアゾラト］亜鉛
（以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有
する金属錯体もある。さらに、金属錯体以外にも、２－（４－ビフェニリル）－５－（４
－ｔｅｒｔ－ブチルフェニル）－１，３，４－オキサジアゾール（以下、「ＰＢＤ」と記
す）、ＯＸＤ－７などのオキサジアゾール誘導体、ＴＡＺ、３－（４－ｔｅｒｔ－ブチル
フェニル）－４－（４－エチルフェニル）－５－（４－ビフェニリル）－２０、４－トリ
アゾール（以下、「ｐ－ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナン
トロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子
輸送性を有する。
リス（４－メチル－８－キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビ
ス（１０－ヒドロキシベンゾ［ｈ］－キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記
す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、
ビス［２－（２－ヒドロキシフェニル）－ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（Ｂ
ＯＸ）２」と記す）、ビス［２－（２－ヒドロキシフェニル）－ベンゾチアゾラト］亜鉛
（以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有
する金属錯体もある。さらに、金属錯体以外にも、２－（４－ビフェニリル）－５－（４
－ｔｅｒｔ－ブチルフェニル）－１，３，４－オキサジアゾール（以下、「ＰＢＤ」と記
す）、ＯＸＤ－７などのオキサジアゾール誘導体、ＴＡＺ、３－（４－ｔｅｒｔ－ブチル
フェニル）－４－（４－エチルフェニル）－５－（４－ビフェニリル）－２０、４－トリ
アゾール（以下、「ｐ－ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナン
トロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子
輸送性を有する。
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ
化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウ
ムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウ
ムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８－キノリノラト－リ
チウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウ
ムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウ
ムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８－キノリノラト－リ
チウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
発光材料としては、先に述べたＡｌｑ３、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ
）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素とし
ては、青色の４，４’－ビス（２，２ － ジフェニル－ビニル）－ビフェニルや、赤橙
色の４－（ジシアノメチレン）－２－メチル－６－（ｐ－ジメチルアミノスチリル）－４
Ｈ－ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを
中心金属とする錯体が主体である。三重項発光材料として、トリス（２－フェニルピリジ
ン）イリジウム、ビス（２－（４’－トリル）ピリジナト－Ｎ，Ｃ２’）アセチルアセト
ナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，２０
，１３，１７，１８－オクタエチル－２１Ｈ，２３Ｈポルフィリン－白金などが知られて
いる。
）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素とし
ては、青色の４，４’－ビス（２，２ － ジフェニル－ビニル）－ビフェニルや、赤橙
色の４－（ジシアノメチレン）－２－メチル－６－（ｐ－ジメチルアミノスチリル）－４
Ｈ－ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを
中心金属とする錯体が主体である。三重項発光材料として、トリス（２－フェニルピリジ
ン）イリジウム、ビス（２－（４’－トリル）ピリジナト－Ｎ，Ｃ２’）アセチルアセト
ナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，２０
，１３，１７，１８－オクタエチル－２１Ｈ，２３Ｈポルフィリン－白金などが知られて
いる。
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製
することができる。
することができる。
また、実施の形態１で示した図４や図７や図１０の画素の場合には図２０（ｂ）に示すよ
うに図２０（ａ）とは逆の順番に層を形成した発光素子を用いることができる。つまり、
基板２０１１の上に陰極２０１８、電子注入材料からなる電子注入層２０１７、その上に
電子輸送材料からなる電子輸送層２０１６、発光層２０１５、正孔輸送材料からなる正孔
輸送層２０１４、正孔注入材料からなる正孔注入層２０１３、そして陽極２０１２を積層
させた素子構造である。
うに図２０（ａ）とは逆の順番に層を形成した発光素子を用いることができる。つまり、
基板２０１１の上に陰極２０１８、電子注入材料からなる電子注入層２０１７、その上に
電子輸送材料からなる電子輸送層２０１６、発光層２０１５、正孔輸送材料からなる正孔
輸送層２０１４、正孔注入材料からなる正孔注入層２０１３、そして陽極２０１２を積層
させた素子構造である。
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよ
い。そして、基板上にＴＦＴ及び発光素子を形成し、基板とは逆側の面から発光を取り出
す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の
面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造
の発光素子にも適用することができる。
い。そして、基板上にＴＦＴ及び発光素子を形成し、基板とは逆側の面から発光を取り出
す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の
面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造
の発光素子にも適用することができる。
上面射出構造の発光素子について図２１（ａ）を用いて説明する。
基板２１００上に駆動用ＴＦＴ２１０１が形成され、駆動用ＴＦＴ２１０１のソース電極
に接して第１の電極２１０２が形成され、その上に有機化合物を含む層２１０３と第２の
電極２１０４が形成されている。
に接して第１の電極２１０２が形成され、その上に有機化合物を含む層２１０３と第２の
電極２１０４が形成されている。
また、第１の電極２１０２は発光素子の陽極である。そして第２の電極２１０４は発光素
子の陰極である。つまり、第１の電極２１０２と第２の電極２１０４とで有機化合物を含
む層２１０３が挟まれているところが発光素子となる。
子の陰極である。つまり、第１の電極２１０２と第２の電極２１０４とで有機化合物を含
む層２１０３が挟まれているところが発光素子となる。
また、ここで、陽極として機能する第１の電極２１０２に用いる材料としては、仕事関数
の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン
膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との
積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用
いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミッ
クコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を
用いることで光を透過させない陽極を形成することができる。
の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン
膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との
積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用
いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミッ
クコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を
用いることで光を透過させない陽極を形成することができる。
また、陰極として機能する第２の電極２１０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、またはＣａＮ）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化
物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが
良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させ
ることが可能な陰極を形成することができる。
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、またはＣａＮ）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化
物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが
良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させ
ることが可能な陰極を形成することができる。
こうして、図２１（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが可
能になる。つまり、図１９の表示パネルに適用した場合には、基板１９１０側に光が射出
することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封止基板１
９０４は光透過性を有する基板を用いる。
能になる。つまり、図１９の表示パネルに適用した場合には、基板１９１０側に光が射出
することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封止基板１
９０４は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、封止基板１９０４に光学フィルムを設ければよ
い。
い。
なお、実施の形態１の図４の画素構成の場合には、第１の電極２１０２を陰極として機能
するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕事関数の小さい材料からなる金属膜を用いるこ
とができる。そして、第２の電極２１０４にはＩＴＯ（インジウムスズ酸化物）膜、イン
ジウム亜鉛酸化物（ＩＺＯ）などの透明導電膜を用いることができる。よって、この構成
によれば、上面射出の透過率を高くすることができる。
するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕事関数の小さい材料からなる金属膜を用いるこ
とができる。そして、第２の電極２１０４にはＩＴＯ（インジウムスズ酸化物）膜、イン
ジウム亜鉛酸化物（ＩＺＯ）などの透明導電膜を用いることができる。よって、この構成
によれば、上面射出の透過率を高くすることができる。
また、下面射出構造の発光素子について図２１（ｂ）を用いて説明する。射出構造以外は
図２１（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
図２１（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極２１０２に用いる材料としては、仕事関数の大き
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極２１０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、またはＣａＮ）からなる金属膜を用いることができる。こうして、光を反射する
金属膜を用いることで光が透過しない陰極を形成することができる。
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、またはＣａＮ）からなる金属膜を用いることができる。こうして、光を反射する
金属膜を用いることで光が透過しない陰極を形成することができる。
こうして、図２１（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが可
能になる。つまり、図１９の表示パネルに適用した場合には、基板１９１０側に光が射出
することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板１９１
０は光透過性を有する基板を用いる。
能になる。つまり、図１９の表示パネルに適用した場合には、基板１９１０側に光が射出
することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板１９１
０は光透過性を有する基板を用いる。
また、光学フィルムを設ける場合には、基板１９１０に光学フィルムを設ければよい。
両面射出構造の発光素子について図２１（ｃ）を用いて説明する。射出構造以外は図２１
（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
ここで、陽極として機能する第１の電極２１０２に用いる材料としては、仕事関数の大き
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウムスズ酸化物）膜、インジウ
ム亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明
導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
また、陰極として機能する第２の電極２１０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、またはＣａＮ）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化
物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）と
の積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いる
ことで光を透過させることが可能な陰極を形成することができる。
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、またはＣａＮ）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウムスズ酸化
物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）と
の積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いる
ことで光を透過させることが可能な陰極を形成することができる。
こうして、図２１（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが可
能になる。つまり、図１９の表示パネルに適用した場合には、基板１９１０側と封止基板
１９０４側に光が射出することになる。従って両面射出構造の発光素子を表示装置に用い
る場合には基板１９１０および封止基板１９０４は、ともに光透過性を有する基板を用い
る。
能になる。つまり、図１９の表示パネルに適用した場合には、基板１９１０側と封止基板
１９０４側に光が射出することになる。従って両面射出構造の発光素子を表示装置に用い
る場合には基板１９１０および封止基板１９０４は、ともに光透過性を有する基板を用い
る。
また、光学フィルムを設ける場合には、基板１９１０および封止基板１９０４の両方に
光学フィルムを設ければよい。
光学フィルムを設ければよい。
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置に
も本発明を適用することが可能である。
も本発明を適用することが可能である。
図２２に示すように、基板２２００上に下地膜２２０２が形成され、その上に駆動用ＴＦ
Ｔ２２０１が形成され、駆動用ＴＦＴ２２０１のソース電極に接して第１の電極２２０３
が形成され、その上に有機化合物を含む層２２０４と第２の電極２２０５が形成されてい
る。
Ｔ２２０１が形成され、駆動用ＴＦＴ２２０１のソース電極に接して第１の電極２２０３
が形成され、その上に有機化合物を含む層２２０４と第２の電極２２０５が形成されてい
る。
また、第１の電極２２０３は発光素子の陽極である。そして第２の電極２２０５は発光素
子の陰極である。つまり、第１の電極２２０３と第２の電極２２０５とで有機化合物を含
む層２２０４が挟まれているところが発光素子となる。図２２の構成では白色光を発光す
る。そして、発光素子の上部に赤色のカラーフィルター２２０６Ｒ、緑色のカラーフィル
ター２２０６Ｇ、青色のカラーフィルター２２０６Ｂを設けられており、フルカラー表示
を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス（
ＢＭともいう）２２０７が設けられている。
子の陰極である。つまり、第１の電極２２０３と第２の電極２２０５とで有機化合物を含
む層２２０４が挟まれているところが発光素子となる。図２２の構成では白色光を発光す
る。そして、発光素子の上部に赤色のカラーフィルター２２０６Ｒ、緑色のカラーフィル
ター２２０６Ｇ、青色のカラーフィルター２２０６Ｂを設けられており、フルカラー表示
を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス（
ＢＭともいう）２２０７が設けられている。
上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する
表示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例
示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。
表示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例
示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。
次に、表示パネルの画素部の部分断面図を示す。
まず、トランジスタの半導体層にポリシリコン（ｐ－Ｓｉ）膜を用いた場合について図２
３及び図２４を用いて説明する。
３及び図２４を用いて説明する。
ここで、半導体層は、例えば基板上にアモルファスシリコン（ａ－Ｓｉ）膜を公知の成膜
法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む
半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜
などの非晶質構造を含む化合物半導体膜でも良い。
法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む
半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜
などの非晶質構造を含む化合物半導体膜でも良い。
そして、アモルファスシリコン膜をレーザ結晶化法や、ＲＴＡやファーネスアニール炉を
用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などにより結晶化さ
せる。もちろん、これらを組み合わせて行っても良い。
用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などにより結晶化さ
せる。もちろん、これらを組み合わせて行っても良い。
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターニングして
、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導
体層に用いる。
、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導
体層に用いる。
図２３に示すように、基板２３１０１上に下地膜２３１０２が形成され、その上に半導体
層が形成されている。半導体層は駆動トランジスタ２３１１８のチャネル形成領域２３１
０３及びソース又はドレイン領域となる不純物領域２３１０５、並びに容量素子２３１１
９の下部電極となるチャネル形成領域２３１０６、ＬＤＤ領域２３１０７及び不純物領域
２３１０８を有する。なお、チャネル形成領域２３１０３及びチャネル形成領域２３１０
６にはチャネルドープが行われていても良い。
層が形成されている。半導体層は駆動トランジスタ２３１１８のチャネル形成領域２３１
０３及びソース又はドレイン領域となる不純物領域２３１０５、並びに容量素子２３１１
９の下部電極となるチャネル形成領域２３１０６、ＬＤＤ領域２３１０７及び不純物領域
２３１０８を有する。なお、チャネル形成領域２３１０３及びチャネル形成領域２３１０
６にはチャネルドープが行われていても良い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
２３１０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪
素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
２３１０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪
素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜２３１０９を介してゲート電極２３１１０及び容量素子の上
部電極２３１１１が形成されている。
部電極２３１１１が形成されている。
駆動トランジスタ２３１１８及び容量素子２３１１９を覆って層間絶縁膜２３１１２が形
成され、層間絶縁膜２３１１２上にコンタクトホールを介して配線２３１１３が不純物領
域２３１０５と接している。配線２３１１３に接して画素電極２３１１４が形成され、画
素電極２３１１４の端部及び配線２３１１３を覆って第２の層間絶縁物２３１１５が形成
されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そ
して、画素電極２３１１４上に有機化合物を含む層２３１１６及び対向電極２３１１７が
形成され、画素電極２３１１４と対向電極２３１１７とで有機化合物を含む層２３１１６
が挟まれた領域では発光素子２３１２０が形成されている。
成され、層間絶縁膜２３１１２上にコンタクトホールを介して配線２３１１３が不純物領
域２３１０５と接している。配線２３１１３に接して画素電極２３１１４が形成され、画
素電極２３１１４の端部及び配線２３１１３を覆って第２の層間絶縁物２３１１５が形成
されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そ
して、画素電極２３１１４上に有機化合物を含む層２３１１６及び対向電極２３１１７が
形成され、画素電極２３１１４と対向電極２３１１７とで有機化合物を含む層２３１１６
が挟まれた領域では発光素子２３１２０が形成されている。
また、図２３（ｂ）に示すように、容量素子２３１１９の下部電極の一部を構成するＬＤ
Ｄ領域が、上部電極２３１１１と重なるような領域２３２０２を設けても良い。なお、図
２３（ａ）と共通するところは共通の符号を用い、説明は省略する。
Ｄ領域が、上部電極２３１１１と重なるような領域２３２０２を設けても良い。なお、図
２３（ａ）と共通するところは共通の符号を用い、説明は省略する。
また、図２４（ａ）に示すように、駆動トランジスタ２３１１８の不純物領域２３１０５
と接する配線２３１１３と同じ層に形成された第２の上部電極２３３０１を有していても
良い。なお、図２３（ａ）と共通するところは共通の符号を用い、説明は省略する。第２
の上部電極２３３０１と上部電極２３１１１とで層間絶縁膜２３１１２を挟みこみ、第２
の容量素子を構成している。また、第２の上部電極２３３０１は不純物領域２３１０８と
接しているため、上部電極２３１１１とチャネル形成領域２３１０６とでゲート絶縁膜２
３１０２を挟みこんで構成される第１の容量素子と、上部電極２３１１１と第２の上部電
極２３３０１とで層間絶縁膜２３１１２を挟みこんで構成される第２の容量素子と、が並
列に接続され、第１の容量素子と第２の容量素子からなる容量素子２３３０２を構成して
いる。この容量素子２３３０２の容量は第１の容量素子と第２の容量素子の容量を加算し
た合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つ
まり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
と接する配線２３１１３と同じ層に形成された第２の上部電極２３３０１を有していても
良い。なお、図２３（ａ）と共通するところは共通の符号を用い、説明は省略する。第２
の上部電極２３３０１と上部電極２３１１１とで層間絶縁膜２３１１２を挟みこみ、第２
の容量素子を構成している。また、第２の上部電極２３３０１は不純物領域２３１０８と
接しているため、上部電極２３１１１とチャネル形成領域２３１０６とでゲート絶縁膜２
３１０２を挟みこんで構成される第１の容量素子と、上部電極２３１１１と第２の上部電
極２３３０１とで層間絶縁膜２３１１２を挟みこんで構成される第２の容量素子と、が並
列に接続され、第１の容量素子と第２の容量素子からなる容量素子２３３０２を構成して
いる。この容量素子２３３０２の容量は第１の容量素子と第２の容量素子の容量を加算し
た合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つ
まり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
また、図２４（ｂ）に示すような容量素子の構成としても良い。基板２４１０１上に下地
膜２４１０２が形成され、その上に半導体層が形成されている。半導体層は駆動トランジ
スタ２４１１８のチャネル形成領域２４１０３及びソース又はドレイン領域となる不純物
領域２４１０５を有する。なお、チャネル形成領域２４１０３はチャネルドープが行われ
ていても良い。
膜２４１０２が形成され、その上に半導体層が形成されている。半導体層は駆動トランジ
スタ２４１１８のチャネル形成領域２４１０３及びソース又はドレイン領域となる不純物
領域２４１０５を有する。なお、チャネル形成領域２４１０３はチャネルドープが行われ
ていても良い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
２３１０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪
素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
２３１０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪
素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層上にはゲート絶縁膜２４１０６を介してゲート電極２４１０７及び第１の電極２
４１０８が形成されている。
４１０８が形成されている。
駆動トランジスタ２４１１８及び第１の電極２４１０８を覆って第１の層間絶縁膜２４１
０９が形成され、第１の層間絶縁膜２４１０９上にコンタクトホールを介して配線２４１
１０が不純物領域２４１０５と接している。また、配線２４１１０と同じ材料からなる同
層の第２の電極２４１１１が形成される。
０９が形成され、第１の層間絶縁膜２４１０９上にコンタクトホールを介して配線２４１
１０が不純物領域２４１０５と接している。また、配線２４１１０と同じ材料からなる同
層の第２の電極２４１１１が形成される。
さらに、配線２４１１０及び第２の電極２４１１１を覆うように第２の層間絶縁膜２４１
１２が形成され、第２の層間絶縁膜２４１１２上にコンタクトホールを介して、配線２４
１１０と接して画素電極２４１１３が形成されている。また、画素電極２４１１３のと同
じ材料からなる同層の第３の電極２４１１４が形成されている。ここで、第１の電極２４
１０８、第２の電極２４１１１及び第３の電極２４１１４からなる容量素子２４１１９が
形成される。
１２が形成され、第２の層間絶縁膜２４１１２上にコンタクトホールを介して、配線２４
１１０と接して画素電極２４１１３が形成されている。また、画素電極２４１１３のと同
じ材料からなる同層の第３の電極２４１１４が形成されている。ここで、第１の電極２４
１０８、第２の電極２４１１１及び第３の電極２４１１４からなる容量素子２４１１９が
形成される。
画素電極２４１１３と第３の電極２４１１４の端部を覆って絶縁物２４１１５が形成され
、第３の層間絶縁物２４１１５及び第３の電極２４１１４上に有機化合物を含む層２４１
１６及び対向電極２４１１７が形成され、画素電極２４１１３と対向電極２４１１７とで
有機化合物を含む層２４１１６が挟まれた領域では発光素子２４１２０が形成されている
。
、第３の層間絶縁物２４１１５及び第３の電極２４１１４上に有機化合物を含む層２４１
１６及び対向電極２４１１７が形成され、画素電極２４１１３と対向電極２４１１７とで
有機化合物を含む層２４１１６が挟まれた領域では発光素子２４１２０が形成されている
。
上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図２３及び図
２４に示したような構成が挙げられる。なお、図２３及び図２４に示したトランジスタの
構造はトップゲートの構造のトランジスタの一例である。つまり、トランジスタはＰ型で
もＮ型でもよい。Ｎ型の場合には、ＬＤＤ領域はゲート電極と重なっていても良いし、ゲ
ート電極と重なっていなくても良いし、又はＬＤＤ領域の一部の領域が重なっていてもよ
い。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にＬＤ
Ｄ領域が自己整合的に設けられていても良い。また、ゲート電極は二つに限られず三以上
のマルチゲート構造でも良いし、一つのゲート電極でも良い。
２４に示したような構成が挙げられる。なお、図２３及び図２４に示したトランジスタの
構造はトップゲートの構造のトランジスタの一例である。つまり、トランジスタはＰ型で
もＮ型でもよい。Ｎ型の場合には、ＬＤＤ領域はゲート電極と重なっていても良いし、ゲ
ート電極と重なっていなくても良いし、又はＬＤＤ領域の一部の領域が重なっていてもよ
い。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にＬＤ
Ｄ領域が自己整合的に設けられていても良い。また、ゲート電極は二つに限られず三以上
のマルチゲート構造でも良いし、一つのゲート電極でも良い。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレ
イン領域など）に結晶性半導体膜を用いることで、例えば、図２における電位供給線駆動
回路２０１、走査線駆動回路２０２及び信号線駆動回路２０３を画素部２０４と一体形成
することが容易になる。また、図１３の構成においては、バッファ回路１３０１、バッフ
ァ回路１３０２及びバッファ回路１３０３も一体形成が容易になる。また、図１３の信号
線駆動回路２０３の一部を画素部２０４と一体形成し、一部はＩＣチップ上に形成して図
１９の表示パネルに示すようにＣＯＧ等で実装しても良い。こうして、製造コストの削減
を図ることができる。
イン領域など）に結晶性半導体膜を用いることで、例えば、図２における電位供給線駆動
回路２０１、走査線駆動回路２０２及び信号線駆動回路２０３を画素部２０４と一体形成
することが容易になる。また、図１３の構成においては、バッファ回路１３０１、バッフ
ァ回路１３０２及びバッファ回路１３０３も一体形成が容易になる。また、図１３の信号
線駆動回路２０３の一部を画素部２０４と一体形成し、一部はＩＣチップ上に形成して図
１９の表示パネルに示すようにＣＯＧ等で実装しても良い。こうして、製造コストの削減
を図ることができる。
また、半導体層にポリシリコン（ｐ－Ｓｉ）を用いたトランジスタの構成として、基板と
半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置す
るボトムゲートのトランジスタを適用した表示パネルの部分断面を図２７に示す。
半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置す
るボトムゲートのトランジスタを適用した表示パネルの部分断面を図２７に示す。
基板２７０１上に下地膜２７０２が形成されている。さらに下地膜２７０２上にゲート
電極２７０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極
２７０４が形成されている。ゲート電極２７０３の材料にはリンが添加された多結晶シリ
コンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリ
サイドでもよい。
電極２７０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極
２７０４が形成されている。ゲート電極２７０３の材料にはリンが添加された多結晶シリ
コンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリ
サイドでもよい。
また、ゲート電極２７０３及び第１の電極２７０４を覆うようにゲート絶縁膜２７０５が
形成されている。ゲート絶縁膜２７０５としては酸化珪素膜や窒化珪素膜などが用いられ
る。
形成されている。ゲート絶縁膜２７０５としては酸化珪素膜や窒化珪素膜などが用いられ
る。
また、ゲート絶縁膜２７０５上に、半導体層が形成されている。半導体層は駆動トラン
ジスタ２７２２のチャネル形成領域２７０６、ＬＤＤ領域２７０７及びソース又はドレイ
ン領域となる不純物領域２７０８、並びに容量素子２７２３の第２の電極となるチャネル
形成領域２７０９、ＬＤＤ領域２７１０及び不純物領域２７１１を有する。なお、チャネ
ル形成領域２７０６及びチャネル形成領域２７０９はチャネルドープが行われていても良
い。
ジスタ２７２２のチャネル形成領域２７０６、ＬＤＤ領域２７０７及びソース又はドレイ
ン領域となる不純物領域２７０８、並びに容量素子２７２３の第２の電極となるチャネル
形成領域２７０９、ＬＤＤ領域２７１０及び不純物領域２７１１を有する。なお、チャネ
ル形成領域２７０６及びチャネル形成領域２７０９はチャネルドープが行われていても良
い。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
２７０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素
（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
２７０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素
（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層を覆って第１の層間絶縁膜２７１２が形成され、第１の層間絶縁膜２７１２上に
コンタクトホールを介して配線２７１３が不純物領域２７０８と接している。また、配線
２７１３と同層に同じ材料で第３の電極２７１４が形成されている。第１の電極２７０４
、第２の電極、第３の電極２７１４によって容量素子２７２３が構成されている。
コンタクトホールを介して配線２７１３が不純物領域２７０８と接している。また、配線
２７１３と同層に同じ材料で第３の電極２７１４が形成されている。第１の電極２７０４
、第２の電極、第３の電極２７１４によって容量素子２７２３が構成されている。
また、第１の層間絶縁膜２７１２には開口部２７１５が形成されている。駆動トランジス
タ２７２２、容量素子２７２３及び開口部２７１５を覆うように第２の層間絶縁膜２７１
６が形成され、第２の層間絶縁膜２７１６上にコンタクトホールを介して、画素電極２７
１７が形成されている。また、画素電極２７１７の端部を覆って絶縁物２７１８が形成さ
れている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素
電極２７１７上に有機化合物を含む層２７１９及び対向電極２７２０が形成され、画素電
極２７１７と対向電極２７２０とで有機化合物を含む層２７１９が挟まれた領域では発光
素子２７２１が形成されている。そして、発光素子２７２１の下部に開口部２７１５が位
置している。つまり、発光素子２７２１からの発光を基板側から取り出すときには開口部
２７１５を有するため透過率を高めることができる。
タ２７２２、容量素子２７２３及び開口部２７１５を覆うように第２の層間絶縁膜２７１
６が形成され、第２の層間絶縁膜２７１６上にコンタクトホールを介して、画素電極２７
１７が形成されている。また、画素電極２７１７の端部を覆って絶縁物２７１８が形成さ
れている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素
電極２７１７上に有機化合物を含む層２７１９及び対向電極２７２０が形成され、画素電
極２７１７と対向電極２７２０とで有機化合物を含む層２７１９が挟まれた領域では発光
素子２７２１が形成されている。そして、発光素子２７２１の下部に開口部２７１５が位
置している。つまり、発光素子２７２１からの発光を基板側から取り出すときには開口部
２７１５を有するため透過率を高めることができる。
また、図２７（ａ）において画素電極２７１７と同層に同じ材料を用いて第４の電極２７
２４を形成して、図２７（ｂ）のような構成としてもよい。すると、第１の電極２７０４
、第２の電極、第３の電極２７１４及び第４の電極２７２４によって構成される容量素子
２７２５を形成することができる。
２４を形成して、図２７（ｂ）のような構成としてもよい。すると、第１の電極２７０４
、第２の電極、第３の電極２７１４及び第４の電極２７２４によって構成される容量素子
２７２５を形成することができる。
次に、トランジスタの半導体層にアモルファスシリコン（ａ－Ｓｉ：Ｈ）膜を用いた場合
について説明する。図２８にはトップゲートのトランジスタ、図２９及び図３０にはボト
ムゲートのトランジスタの場合について示す。
について説明する。図２８にはトップゲートのトランジスタ、図２９及び図３０にはボト
ムゲートのトランジスタの場合について示す。
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図２
８（ａ）に示す。図２８（ａ）に示すように、基板２８０１上に下地膜２８０２が形成さ
れている。さらに下地膜２８０２上に画素電極２８０３が形成されている。また、画素電
極２８０３と同層に同じ材料からなる第１の電極２８０４が形成されている。
８（ａ）に示す。図２８（ａ）に示すように、基板２８０１上に下地膜２８０２が形成さ
れている。さらに下地膜２８０２上に画素電極２８０３が形成されている。また、画素電
極２８０３と同層に同じ材料からなる第１の電極２８０４が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
２８０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素
（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
２８０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素
（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
また、下地膜２８０２上に配線２８０５及び配線２８０６が形成され、画素電極２８０３
の端部が配線２８０５で覆われている。配線２８０５及び配線２８０６の上部にＮ型の導
電型を有するＮ型半導体層２８０７及びＮ型半導体層２８０８が形成されている。また、
配線２８０５と配線２８０６の間であって、下地膜２８０２上に半導体層２８０９が形成
されている。そして、半導体層２８０９の一部はＮ型半導体層２８０７及びＮ型半導体層
２８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ－Ｓ
ｉ：Ｈ）、微結晶半導体（μ－Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されてい
る。また、半導体層２８０９上にゲート絶縁膜２８１０が形成されている。また、ゲート
絶縁膜２８１０と同層の同じ材料からなる絶縁膜２８１１が第１の電極２８０４上にも形
成されている。なお、ゲート絶縁膜２８１０としては酸化珪素膜や窒化珪素膜などが用い
られる。
の端部が配線２８０５で覆われている。配線２８０５及び配線２８０６の上部にＮ型の導
電型を有するＮ型半導体層２８０７及びＮ型半導体層２８０８が形成されている。また、
配線２８０５と配線２８０６の間であって、下地膜２８０２上に半導体層２８０９が形成
されている。そして、半導体層２８０９の一部はＮ型半導体層２８０７及びＮ型半導体層
２８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ－Ｓ
ｉ：Ｈ）、微結晶半導体（μ－Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されてい
る。また、半導体層２８０９上にゲート絶縁膜２８１０が形成されている。また、ゲート
絶縁膜２８１０と同層の同じ材料からなる絶縁膜２８１１が第１の電極２８０４上にも形
成されている。なお、ゲート絶縁膜２８１０としては酸化珪素膜や窒化珪素膜などが用い
られる。
また、ゲート絶縁膜２８１０上に、ゲート電極２８１２が形成されている。また、ゲー
ト電極と同層に同じ材料でなる第２の電極２８１３が第１の電極２８０４上に絶縁膜２８
１１を介して形成されている。第１の電極２８０４及び第２の電極２８１３で絶縁膜２８
１１を挟まれた容量素子２８１９が形成されている。また、画素電極２８０３の端部、駆
動トランジスタ２８１８及び容量素子２８１９を覆い、層間絶縁膜２８１４が形成されて
いる。
ト電極と同層に同じ材料でなる第２の電極２８１３が第１の電極２８０４上に絶縁膜２８
１１を介して形成されている。第１の電極２８０４及び第２の電極２８１３で絶縁膜２８
１１を挟まれた容量素子２８１９が形成されている。また、画素電極２８０３の端部、駆
動トランジスタ２８１８及び容量素子２８１９を覆い、層間絶縁膜２８１４が形成されて
いる。
層間絶縁物２８１４及びその開口部に位置する画素電極２８０３上に有機化合物を含む層
２８１５及び対向電極２８１６が形成され、画素電極２８０３と対向電極２８１６とで有
機化合物を含む層２８１５が挟まれた領域では発光素子２８１７が形成されている。
２８１５及び対向電極２８１６が形成され、画素電極２８０３と対向電極２８１６とで有
機化合物を含む層２８１５が挟まれた領域では発光素子２８１７が形成されている。
なお、図２２のように白色光の発光素子でなくてもよい。つまり、Ｒ（赤）、Ｇ（緑）、
青（Ｂ）の色の発光素子にそれぞれＲ（赤）、Ｇ（緑）、青（Ｂ）のカラーフィルターを
設けることにより、Ｒ（赤）、Ｇ（緑）、青（Ｂ）の色の発光素子から得られる光の不要
な周波数成分をカットし、色純度を高めることができる。よって、忠実な色再現性のある
表示装置を提供することができる。また、カラーフィルターを用いることにより、反射光
を低減することができるので、偏光板を設けなくても外部の光が写り込むのを抑えること
ができる。したがって、別途偏光板を設けることによる透過率の低下を招くことなく、外
部の光の写り込みを抑えることができる。
青（Ｂ）の色の発光素子にそれぞれＲ（赤）、Ｇ（緑）、青（Ｂ）のカラーフィルターを
設けることにより、Ｒ（赤）、Ｇ（緑）、青（Ｂ）の色の発光素子から得られる光の不要
な周波数成分をカットし、色純度を高めることができる。よって、忠実な色再現性のある
表示装置を提供することができる。また、カラーフィルターを用いることにより、反射光
を低減することができるので、偏光板を設けなくても外部の光が写り込むのを抑えること
ができる。したがって、別途偏光板を設けることによる透過率の低下を招くことなく、外
部の光の写り込みを抑えることができる。
また、図２８（ａ）に示す第１の電極２８０４を図２８（ｂ）に示すように第１の電極２
８２０で形成してもよい。第１の電極２８２０は配線２８０５及び２８０６と同層の同一
材料で形成されている。
８２０で形成してもよい。第１の電極２８２０は配線２８０５及び２８０６と同層の同一
材料で形成されている。
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用い
た表示パネルの部分断面を図２９に示す。
た表示パネルの部分断面を図２９に示す。
基板２９０１上に下地膜２９０２が形成されている。さらに下地膜２９０２上にゲート
電極２９０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極
２９０４が形成されている。ゲート電極２９０３の材料にはリンが添加された多結晶シリ
コンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリ
サイドでもよい。
電極２９０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極
２９０４が形成されている。ゲート電極２９０３の材料にはリンが添加された多結晶シリ
コンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリ
サイドでもよい。
また、ゲート電極２９０３及び第１の電極２９０４を覆うようにゲート絶縁膜２９０５が
形成されている。ゲート絶縁膜２９０５としては酸化珪素膜や窒化珪素膜などが用いられ
る。
形成されている。ゲート絶縁膜２９０５としては酸化珪素膜や窒化珪素膜などが用いられ
る。
また、ゲート絶縁膜２９０５上に、半導体層２９０６が形成されている。また、半導体
層２９０６と同層に同じ材料からなる半導体層２９０７が形成されている。
層２９０６と同層に同じ材料からなる半導体層２９０７が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
２９０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素
（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
２９０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素
（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
半導体層２９０６上にはＮ型の導電性を有するＮ型半導体層２９０８、２９０９が形成さ
れ、半導体層２９０７上にはＮ型半導体層２９１０が形成されている。
れ、半導体層２９０７上にはＮ型半導体層２９１０が形成されている。
Ｎ型半導体層２９０８、２９０９上にはそれぞれ配線２９１１、２９１２が形成され、Ｎ
型半導体層２９１０上には配線２９１１及び２９１２と同層の同一材料からなる導電層２
９１３が形成されている。
型半導体層２９１０上には配線２９１１及び２９１２と同層の同一材料からなる導電層２
９１３が形成されている。
半導体層２９０７、Ｎ型半導体層２９１０及び導電層２９１３からなる第２の電極が構成
される。なお、この第２の電極と第１の電極２９０４でゲート絶縁膜２９０５を挟み込ん
だ構造の容量素子２９２０が形成されている。
される。なお、この第２の電極と第１の電極２９０４でゲート絶縁膜２９０５を挟み込ん
だ構造の容量素子２９２０が形成されている。
また、配線２９１１の一方の端部は延在し、その延在した配線２９１１上部に接して画素
電極２９１４が形成されている。
電極２９１４が形成されている。
また、画素電極２９１４の端部、駆動トランジスタ２９１９及び容量素子２９２０を覆う
ように絶縁物２９１５が形成されている。
ように絶縁物２９１５が形成されている。
画素電極２９１４及び絶縁物２９１５上には有機化合物を含む層２９１６及び対向電極２
９１７が形成され、画素電極２９１４と対向電極２９１７とで有機化合物を含む層２９１
６が挟まれた領域では発光素子２９１８が形成されている。
９１７が形成され、画素電極２９１４と対向電極２９１７とで有機化合物を含む層２９１
６が挟まれた領域では発光素子２９１８が形成されている。
容量素子の第２の電極の一部となる半導体層２９０７及びＮ型半導体層２９１０は設けな
くても良い。つまり第２の電極は導電層２９１３とし、第１の電極２９０４と導電層２９
１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
くても良い。つまり第２の電極は導電層２９１３とし、第１の電極２９０４と導電層２９
１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
なお、図２９（ａ）において、配線２９１１を形成する前に画素電極２９１４を形成する
ことで、図２９（ｂ）に示すような、画素電極２９１４からなる第２の電極２９２１と第
１の電極２９０４でゲート絶縁膜２９０５が挟まれた構造の容量素子２９２２を形成する
ことができる。
ことで、図２９（ｂ）に示すような、画素電極２９１４からなる第２の電極２９２１と第
１の電極２９０４でゲート絶縁膜２９０５が挟まれた構造の容量素子２９２２を形成する
ことができる。
なお、図２９では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、
もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの
場合について、図３０（ａ）、（ｂ）を用いて説明する。
もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの
場合について、図３０（ａ）、（ｂ）を用いて説明する。
図３０（ａ）に示すチャネル保護型構造のトランジスタは図２９（ａ）に示したチャネル
エッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域
上にエッチングのマスクとなる絶縁物３００１が設けられている点が異なり、他の共通し
ているところは共通の符号を用いている。
エッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域
上にエッチングのマスクとなる絶縁物３００１が設けられている点が異なり、他の共通し
ているところは共通の符号を用いている。
また、同様に、図３０（ｂ）に示すチャネル保護型構造のトランジスタは図２９（ｂ）に
示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが
形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点が異な
り、他の共通しているところは共通の符号を用いている。
示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが
形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点が異な
り、他の共通しているところは共通の符号を用いている。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレ
イン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。
例えば、図７に示す画素構成を用いることで非晶質半導体膜を適用することが可能である
。
イン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。
例えば、図７に示す画素構成を用いることで非晶質半導体膜を適用することが可能である
。
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造
は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造の
ものを用いることができる。
は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造の
ものを用いることができる。
（実施の形態１１）
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用す
ることができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオ
コンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電
話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉ
ｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像
を表示しうるディスプレイを備えた装置）などが挙げられる。
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用す
ることができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオ
コンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電
話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉ
ｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像
を表示しうるディスプレイを備えた装置）などが挙げられる。
図４４（Ａ）はディスプレイであり、筐体４４００１、支持台４４００２、表示部４４０
０３、スピーカ部４４００４、ビデオ入力端子４４００５等を含む。本発明の画素構成を
有する表示装置を表示部４４００３に用いることができる。なお、ディスプレイは、パー
ソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表
示装置が含まれる。本発明を表示部４４００３に用いたディスプレイは、画素の開口率が
高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
０３、スピーカ部４４００４、ビデオ入力端子４４００５等を含む。本発明の画素構成を
有する表示装置を表示部４４００３に用いることができる。なお、ディスプレイは、パー
ソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表
示装置が含まれる。本発明を表示部４４００３に用いたディスプレイは、画素の開口率が
高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
近年、ディスプレイの大型化のニーズが強くなっている。そして、ディスプレイの大型化
に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質
な製品を少しでも低価格に抑えるかが課題となる。
に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質
な製品を少しでも低価格に抑えるかが課題となる。
例えば、図７の画素構成を表示パネルの画素部に用いることで、単極性のトランジスタか
らなる表示パネルを提供することができる。よって、工程数を減らし製造コストを削減す
ることができる。
らなる表示パネルを提供することができる。よって、工程数を減らし製造コストを削減す
ることができる。
また、図１９（ａ）に示すように画素部と周辺の駆動回路を一体形成することにより、単
極性のトランジスタからなる回路で構成された表示パネルを形成することができる。この
表示パネルを大型ディスプレイの表示部に用いることでディスプレイの作製コスト削減を
図ることができる。
極性のトランジスタからなる回路で構成された表示パネルを形成することができる。この
表示パネルを大型ディスプレイの表示部に用いることでディスプレイの作製コスト削減を
図ることができる。
また、画素部を構成する回路のトランジスタの半導体層に非晶質半導体（例えばアモルフ
ァスシリコン（ａ－Ｓｉ：Ｈ））を用いることで、工程を簡略化し、さらなるコストダウ
ンが図れる。この場合には図４２（ｂ）に示したように、画素部の周辺の駆動回路をＩＣ
チップ上に形成し、ＣＯＧ等で表示パネルに実装する良い。このように、非晶質半導体を
用いることでディスプレイの大型化が容易になる。
ァスシリコン（ａ－Ｓｉ：Ｈ））を用いることで、工程を簡略化し、さらなるコストダウ
ンが図れる。この場合には図４２（ｂ）に示したように、画素部の周辺の駆動回路をＩＣ
チップ上に形成し、ＣＯＧ等で表示パネルに実装する良い。このように、非晶質半導体を
用いることでディスプレイの大型化が容易になる。
図４４（Ｂ）はカメラであり、本体４４１０１、表示部４４１０２、受像部４４１０３、
操作キー４４１０４、外部接続ポート４４１０５、シャッター４４１０６等を含む。
操作キー４４１０４、外部接続ポート４４１０５、シャッター４４１０６等を含む。
近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに
高性能なものを低価格に抑えるかが重要となる。本発明を表示部４４１０２に用いたデジ
タルカメラは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図る
ことも可能である。
高性能なものを低価格に抑えるかが重要となる。本発明を表示部４４１０２に用いたデジ
タルカメラは、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図る
ことも可能である。
例えば、図７の画素構成を画素部に用いることで、単極性のトランジスタからなる画素部
を形成することができる。また、図４２（ａ）に示すように、動作速度の高い信号線駆動
回路はＩＣチップ上に形成し、比較的動作速度の低い走査線駆動回路や電位供給線駆動回
路を画素部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能
化を実現し、低コスト化を図ることができる。また、画素部と、画素部と共に一体形成す
る走査線駆動回路に用いられるトランジスタの半導体層に非晶質半導体、例えばアモルフ
ァスシリコンを適用することでさらなる低コスト化が図れる。
を形成することができる。また、図４２（ａ）に示すように、動作速度の高い信号線駆動
回路はＩＣチップ上に形成し、比較的動作速度の低い走査線駆動回路や電位供給線駆動回
路を画素部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能
化を実現し、低コスト化を図ることができる。また、画素部と、画素部と共に一体形成す
る走査線駆動回路に用いられるトランジスタの半導体層に非晶質半導体、例えばアモルフ
ァスシリコンを適用することでさらなる低コスト化が図れる。
図４４（Ｃ）はコンピュータであり、本体４４２０１、筐体４４２０２、表示部４４２
０３、キーボード４４２０４、外部接続ポート４４２０５、ポインティングマウス４４２
０６等を含む。本発明を表示部４４２０３に用いたコンピュータは、画素の開口率が高く
高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
０３、キーボード４４２０４、外部接続ポート４４２０５、ポインティングマウス４４２
０６等を含む。本発明を表示部４４２０３に用いたコンピュータは、画素の開口率が高く
高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
図４４（Ｄ）はモバイルコンピュータであり、本体４４３０１、表示部４４３０２、ス
イッチ４４３０３、操作キー４４３０４、赤外線ポート４４３０５等を含む。本発明を表
示部４４３０２に用いたモバイルコンピュータは、画素の開口率が高く高詳細な表示が可
能となる。また、低コスト化を図ることも可能である。
イッチ４４３０３、操作キー４４３０４、赤外線ポート４４３０５等を含む。本発明を表
示部４４３０２に用いたモバイルコンピュータは、画素の開口率が高く高詳細な表示が可
能となる。また、低コスト化を図ることも可能である。
図４４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）で
あり、本体４４４０１、筐体４４４０２、表示部Ａ４４４０３、表示部Ｂ４４４０４、記
録媒体（ＤＶＤ等）読み込み部４４４０５、操作キー４４４０６、スピーカ部４４４０７
等を含む。表示部Ａ４４４０３は主として画像情報を表示し、表示部Ｂ４４４０４は主と
して文字情報を表示することができる。本発明を表示部Ａ４４４０３や表示部Ｂ４４４０
４に用いた画像再生装置は、画素の開口率が高く高詳細な表示が可能となる。また、低コ
スト化を図ることも可能である。
あり、本体４４４０１、筐体４４４０２、表示部Ａ４４４０３、表示部Ｂ４４４０４、記
録媒体（ＤＶＤ等）読み込み部４４４０５、操作キー４４４０６、スピーカ部４４４０７
等を含む。表示部Ａ４４４０３は主として画像情報を表示し、表示部Ｂ４４４０４は主と
して文字情報を表示することができる。本発明を表示部Ａ４４４０３や表示部Ｂ４４４０
４に用いた画像再生装置は、画素の開口率が高く高詳細な表示が可能となる。また、低コ
スト化を図ることも可能である。
図４４（Ｆ）はゴーグル型ディスプレイであり、本体４４５０１、表示部４４５０２、
アーム部４４５０３を含む。本発明を表示部４４５０２に用いたゴーグル型ディスプレイ
は、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能
である。
アーム部４４５０３を含む。本発明を表示部４４５０２に用いたゴーグル型ディスプレイ
は、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能
である。
図４４（Ｇ）はビデオカメラであり、本体４４６０１、表示部４４６０２、筐体４４６
０３、外部接続ポート４４６０４、リモコン受信部４４６０５、受像部４４６０６、バッ
テリ４４６０７、音声入力部４４６０８、操作キー４４６０９、接眼部４４６１０等を含
む。本発明を表示部４４６０２に用いたビデオカメラは、画素の開口率が高く高詳細な表
示が可能となる。また、低コスト化を図ることも可能である。
０３、外部接続ポート４４６０４、リモコン受信部４４６０５、受像部４４６０６、バッ
テリ４４６０７、音声入力部４４６０８、操作キー４４６０９、接眼部４４６１０等を含
む。本発明を表示部４４６０２に用いたビデオカメラは、画素の開口率が高く高詳細な表
示が可能となる。また、低コスト化を図ることも可能である。
図４４（Ｈ）は携帯電話機であり、本体４４７０１、筐体４４７０２、表示部４４７０
３、音声入力部４４７０４、音声出力部４４７０５、操作キー４４７０６、外部接続ポー
ト４４７０７、アンテナ４４７０８等を含む。
３、音声入力部４４７０４、音声出力部４４７０５、操作キー４４７０６、外部接続ポー
ト４４７０７、アンテナ４４７０８等を含む。
近年、携帯電話機はゲーム機能やカメラ機能、電子マネー機能等を搭載し、高付加価値の
携帯電話機のニーズが強くなっている。さらに、ディスプレイも高精細なものが求められ
ている。本発明を表示部４４７０３に用いた携帯電話機は、画素の開口率が高く高詳細な
表示が可能となる。また、低コスト化を図ることも可能である。
携帯電話機のニーズが強くなっている。さらに、ディスプレイも高精細なものが求められ
ている。本発明を表示部４４７０３に用いた携帯電話機は、画素の開口率が高く高詳細な
表示が可能となる。また、低コスト化を図ることも可能である。
例えば、図７の画素構成を画素部に用いることで、画素の開口率を向上させることができ
る。具体的には、発光素子を駆動する駆動トランジスタにＮチャネル型のトランジスタを
用いることで開口率が向上する。よって、高精細な表示部を有する携帯電話機を提供する
ことができる。
る。具体的には、発光素子を駆動する駆動トランジスタにＮチャネル型のトランジスタを
用いることで開口率が向上する。よって、高精細な表示部を有する携帯電話機を提供する
ことができる。
また、開口率が向上することから、図２１（ｃ）に示すような両面射出構造の表示装置を
表示部に有し、付加価値が高く、高精細な表示部を有する携帯電話を提供することができ
る。
表示部に有し、付加価値が高く、高精細な表示部を有する携帯電話を提供することができ
る。
このように多機能化し、携帯電話機は使用頻度が高まる一方で、一回の充電により長時間
使用できることが要求される。
使用できることが要求される。
例えば、図４２（ｂ）に示すように周辺駆動回路をＩＣチップ上に形成し、ＣＭＯＳ等を
用いることにより低消費電力化を図ることが可能である。
用いることにより低消費電力化を図ることが可能である。
このように本発明は、あらゆる電子機器に適用することが可能である。
本実施例では、本発明の画素構成を有する表示装置の駆動方法の一例を詳しく説明する。
図４９に本実施例の画素構成を示すここでは、一画素のみを図示しているが、表示装置の
画素部は実際には行方向と列方向にマトリクスに複数の画素が配置されている。
図４９に本実施例の画素構成を示すここでは、一画素のみを図示しているが、表示装置の
画素部は実際には行方向と列方向にマトリクスに複数の画素が配置されている。
画素は駆動トランジスタ４９０１と、容量素子４９０２と、スイッチ４９０３と、発光素
子４９０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）４９０５と、信号線
（Ｄａｔａ ｌｉｎｅ）４９０６とを有している。なお、駆動トランジスタ４９０１には
Ｐチャネル型トランジスタを用いている。
子４９０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）４９０５と、信号線
（Ｄａｔａ ｌｉｎｅ）４９０６とを有している。なお、駆動トランジスタ４９０１には
Ｐチャネル型トランジスタを用いている。
駆動トランジスタ４９０１の第１端子（ソース端子又はドレイン端子）は電位供給線４９
０５と接続され、ゲート端子は容量素子４９０２を介して信号線４９０６と接続され、第
２端子（ソース端子又はドレイン端子）は発光素子４９０４の陽極（画素電極）と接続さ
れている。また、駆動トランジスタ４９０１のゲート端子と第２端子（ソース端子又はド
レイン端子）はスイッチ４９０３を介して接続されている。よって、スイッチ４９０３が
オンしているときには駆動トランジスタ４９０１のゲート端子と第２端子（ソース端子又
はドレイン端子）は導通する。そして、スイッチ４９０３がオフすると、駆動トランジス
タ４９０１のゲート端子と第２端子（ソース端子又はドレイン端子）は非導通となり、そ
の瞬間の駆動トランジスタ４９０１のゲート端子（若しくは第２端子）と信号線４９０６
との電位差（電圧）を容量素子４９０２は保持することができる。なお、発光素子４９０
４の陰極は低電源電位Ｖｓｓの電位が設定された配線（Ｃａｔｈｏｄｅ）４９０８と接続
されている。なお、Ｖｓｓとは、画素の発光期間に電位供給線４９０５に設定される電源
電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。本実施例では、Ｖｓｓ＝
０Ｖとする。
０５と接続され、ゲート端子は容量素子４９０２を介して信号線４９０６と接続され、第
２端子（ソース端子又はドレイン端子）は発光素子４９０４の陽極（画素電極）と接続さ
れている。また、駆動トランジスタ４９０１のゲート端子と第２端子（ソース端子又はド
レイン端子）はスイッチ４９０３を介して接続されている。よって、スイッチ４９０３が
オンしているときには駆動トランジスタ４９０１のゲート端子と第２端子（ソース端子又
はドレイン端子）は導通する。そして、スイッチ４９０３がオフすると、駆動トランジス
タ４９０１のゲート端子と第２端子（ソース端子又はドレイン端子）は非導通となり、そ
の瞬間の駆動トランジスタ４９０１のゲート端子（若しくは第２端子）と信号線４９０６
との電位差（電圧）を容量素子４９０２は保持することができる。なお、発光素子４９０
４の陰極は低電源電位Ｖｓｓの電位が設定された配線（Ｃａｔｈｏｄｅ）４９０８と接続
されている。なお、Ｖｓｓとは、画素の発光期間に電位供給線４９０５に設定される電源
電位Ｖｄｄを基準として、Ｖｓｓ＜Ｖｄｄを満たす電位である。本実施例では、Ｖｓｓ＝
０Ｖとする。
次に、図４９の画素構成の動作について図５０及び図５５を用いて説明する。本実施例に
おいて電源電位Ｖｄｄ＝８Ｖとする。そして、画素が８階調を表すように信号線４９０６
にアナログ信号電位Ｖｓｉｇが設定される。
おいて電源電位Ｖｄｄ＝８Ｖとする。そして、画素が８階調を表すように信号線４９０６
にアナログ信号電位Ｖｓｉｇが設定される。
画素への信号書き込み期間において、信号線４９０６に設定されるアナログ信号電位Ｖｓ
ｉｇの値は階調数０のときが０Ｖ、階調数１のときが１Ｖ、階調数２のときが２Ｖ、階調
数３のときが３Ｖ、階調数４のときが４Ｖ、階調数５のときが５Ｖ、階調数６のときが６
Ｖ、階調数７のときが７Ｖであるとする。また、画素の発光期間において、信号線４９０
６に設定されるアナログ信号電位Ｖｓｕｐは周期性を持って規則的に変化するアナログの
電位である。
ｉｇの値は階調数０のときが０Ｖ、階調数１のときが１Ｖ、階調数２のときが２Ｖ、階調
数３のときが３Ｖ、階調数４のときが４Ｖ、階調数５のときが５Ｖ、階調数６のときが６
Ｖ、階調数７のときが７Ｖであるとする。また、画素の発光期間において、信号線４９０
６に設定されるアナログ信号電位Ｖｓｕｐは周期性を持って規則的に変化するアナログの
電位である。
ここで、信号線４９０６に階調数３を表す信号（Ｖｓｉｇ＝３Ｖ）が画素に書き込まれる
場合について説明する。なお、本実施例において示す具体的な電圧値、電位、階調数は具
体例であって、これに限定されない。
場合について説明する。なお、本実施例において示す具体的な電圧値、電位、階調数は具
体例であって、これに限定されない。
まず、スイッチ４９０３をオンにする。そして電位供給線４９０５に電源電位Ｖｄｄ＝８
Ｖを設定する。すると、図５０（ａ）の矢印のように、容量素子４９０２及び駆動トラン
ジスタ４９０１及び発光素子４９０４に電流が流れる。
Ｖを設定する。すると、図５０（ａ）の矢印のように、容量素子４９０２及び駆動トラン
ジスタ４９０１及び発光素子４９０４に電流が流れる。
ここで、発光素子４９０４は抵抗素子としてみることができる。よって、駆動トランジス
タ４９０１の第１端子に接続された電位供給線４９０５に電源電位Ｖｄｄが設定されてい
るときに、駆動トランジスタ４９０１と発光素子４９０４によりインバータを構成してい
るといえる。つまり、駆動トランジスタ４９０１のゲート端子（インバータの入力端子）
にＨレベルの信号（駆動トランジスタ４９０１を十分にオフする電位）が入力されると駆
動トランジスタ４９０１の第２端子（インバータの出力端子）はＬレベルの信号（発光素
子４９０４のしきい値電圧）が出力され、駆動トランジスタ４９０１のゲート端子（イン
バータの入力端子）にＬレベルの信号（駆動トランジスタを十分にオンする電位）が入力
されると、駆動トランジスタ４９０１の第２端子（インバータの出力端子）はＨレベルの
信号（電源電位Ｖｄｄ）が出力される。
タ４９０１の第１端子に接続された電位供給線４９０５に電源電位Ｖｄｄが設定されてい
るときに、駆動トランジスタ４９０１と発光素子４９０４によりインバータを構成してい
るといえる。つまり、駆動トランジスタ４９０１のゲート端子（インバータの入力端子）
にＨレベルの信号（駆動トランジスタ４９０１を十分にオフする電位）が入力されると駆
動トランジスタ４９０１の第２端子（インバータの出力端子）はＬレベルの信号（発光素
子４９０４のしきい値電圧）が出力され、駆動トランジスタ４９０１のゲート端子（イン
バータの入力端子）にＬレベルの信号（駆動トランジスタを十分にオンする電位）が入力
されると、駆動トランジスタ４９０１の第２端子（インバータの出力端子）はＨレベルの
信号（電源電位Ｖｄｄ）が出力される。
ここで、インバータの特性としては、横軸を入力電位Ｖｉｎ、縦軸を出力電位Ｖｏｕｔと
して図５５の線５５０１ようになる。ここで、発光素子４９０４に順方向しきい値電圧が
ない場合には破線に示すようにインバータの出力のＬレベルは０Ｖとなるが、発光素子４
９０４にはしきい値電圧ＶＥＬがあるため、発光素子４９０４の陽極の電位がＶＥＬにな
ると発光素子４９０４には電流が流れなくなる。よって、インバータの出力のＬレベルの
電位は、発光素子４９０４のしきい値電圧ＶＥＬ＝４Ｖとなり、Ｈレベルの電位は電源電
位Ｖｄｄ＝８Ｖとなる。そして、インバータの論理しきい値Ｖｉｎｖ＝６Ｖは、入力電位
Ｖｉｎと出力電位Ｖｏｕｔの等しい電位で定義される。なお、矢印で示すところは、駆動
トランジスタ４９０１のゲートソース間電圧Ｖｇｓが概ねしきい値Ｖｔｈとなるところで
ある。
して図５５の線５５０１ようになる。ここで、発光素子４９０４に順方向しきい値電圧が
ない場合には破線に示すようにインバータの出力のＬレベルは０Ｖとなるが、発光素子４
９０４にはしきい値電圧ＶＥＬがあるため、発光素子４９０４の陽極の電位がＶＥＬにな
ると発光素子４９０４には電流が流れなくなる。よって、インバータの出力のＬレベルの
電位は、発光素子４９０４のしきい値電圧ＶＥＬ＝４Ｖとなり、Ｈレベルの電位は電源電
位Ｖｄｄ＝８Ｖとなる。そして、インバータの論理しきい値Ｖｉｎｖ＝６Ｖは、入力電位
Ｖｉｎと出力電位Ｖｏｕｔの等しい電位で定義される。なお、矢印で示すところは、駆動
トランジスタ４９０１のゲートソース間電圧Ｖｇｓが概ねしきい値Ｖｔｈとなるところで
ある。
よって、スイッチ４９０３がオンになっているときにはインバータの入力端子と出力端子
が導通され、インバータの入力端子及び出力端子の電位はオフセットキャンセルされる。
なお、オフセットキャンセルされたときのインバータの入力端子及び出力端子の電位はイ
ンバータの論理しきい値電圧Ｖｉｎｖ＝６Ｖとなる。
が導通され、インバータの入力端子及び出力端子の電位はオフセットキャンセルされる。
なお、オフセットキャンセルされたときのインバータの入力端子及び出力端子の電位はイ
ンバータの論理しきい値電圧Ｖｉｎｖ＝６Ｖとなる。
よって、図５０（ｂ）に示すように画素へビデオ信号が書き込まれ、スイッチ４９０３を
オフにすると、容量素子４９０２は、駆動トランジスタ４９０１のゲート端子の電位Ｖｉ
ｎｖ＝６Ｖと、アナログ信号電位Ｖｓｉｇ＝３Ｖとの電位差Ｖｐ＝３Ｖを保持する。こう
して、画素へのビデオ信号の書き込みが終了する。
オフにすると、容量素子４９０２は、駆動トランジスタ４９０１のゲート端子の電位Ｖｉ
ｎｖ＝６Ｖと、アナログ信号電位Ｖｓｉｇ＝３Ｖとの電位差Ｖｐ＝３Ｖを保持する。こう
して、画素へのビデオ信号の書き込みが終了する。
その状態（容量素子４９０２が電位差Ｖｐ＝３Ｖを保持したままの状態）で、容量素子４
９０２の一方の電極の接続された信号線４９０６の電位が少しでも変動すると、それに伴
って他方の電極の接続された駆動トランジスタ４９０１のゲート端子の電位も変動する。
つまり、インバータの入力端子の電位が変動する。
９０２の一方の電極の接続された信号線４９０６の電位が少しでも変動すると、それに伴
って他方の電極の接続された駆動トランジスタ４９０１のゲート端子の電位も変動する。
つまり、インバータの入力端子の電位が変動する。
よって、図５０（ｃ）に示すように、電位供給線４９０５に電源電位Ｖｄｄ＝８Ｖが設定
された状態で、信号線４９０６の電位Ｖｓｕｐが書き込みの際に設定されたアナログ信号
電位Ｖｓｉｇ＝３Ｖより高いときは、インバータの入力電位は論理しきい値Ｖｉｎｖ＝６
Ｖより高くなり、インバータの出力はＬレベルとなる。
された状態で、信号線４９０６の電位Ｖｓｕｐが書き込みの際に設定されたアナログ信号
電位Ｖｓｉｇ＝３Ｖより高いときは、インバータの入力電位は論理しきい値Ｖｉｎｖ＝６
Ｖより高くなり、インバータの出力はＬレベルとなる。
一方、図５０（ｄ）に示すように、電位供給線４９０５に電源電位Ｖｄｄ＝８Ｖが設定さ
れた状態で、信号線４９０６の電位Ｖｓｕｐが書き込みの際に設定されたアナログ信号電
位Ｖｓｉｇ＝３Ｖより低いときは、インバータの入力電位は論理しきい値Ｖｉｎｖ＝６Ｖ
より低くなり、インバータの出力はＨレベルとなる。
れた状態で、信号線４９０６の電位Ｖｓｕｐが書き込みの際に設定されたアナログ信号電
位Ｖｓｉｇ＝３Ｖより低いときは、インバータの入力電位は論理しきい値Ｖｉｎｖ＝６Ｖ
より低くなり、インバータの出力はＨレベルとなる。
したがって、画素の発光期間において信号線４９０６へ、周期性を持って規則的に変化す
るアナログ信号電位Ｖｓｕｐを設定することにより、図５０（ｃ）に示すような非点灯状
態と図５０（ｄ）に示すような点灯状態を制御することができる。
るアナログ信号電位Ｖｓｕｐを設定することにより、図５０（ｃ）に示すような非点灯状
態と図５０（ｄ）に示すような点灯状態を制御することができる。
なお、アナログ信号電位Ｖｓｕｐとしては、実施の形態１の図４３（ａ）、（ｂ）、（ｃ
）、（ｄ）（ｅ）、（ｆ）、（ｇ）で示したように、波形４３０１、波形４３０２、波形
４３０３、波形４３０４、波形４３０５、波形４３０６若しくは波形４３０７、又はこれ
らを複数連続して設定しても良い。
）、（ｄ）（ｅ）、（ｆ）、（ｇ）で示したように、波形４３０１、波形４３０２、波形
４３０３、波形４３０４、波形４３０５、波形４３０６若しくは波形４３０７、又はこれ
らを複数連続して設定しても良い。
これらの波形を連続して設定することにより、発光時間を１フレーム内で分散させること
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
ができる。その結果、フレーム周波数が見かけ上は向上したようになり、画面のちらつき
を防止することができる。
また、本実施例に示した画素構成は必要とするトランジスタの数や配線の数が少なくてす
むため、画素の開口率が向上し、高精細表示が可能となる。
むため、画素の開口率が向上し、高精細表示が可能となる。
また、開口率の高い画素と開口率の低い画素で、同様の光度を得る場合、開口率の高い画
素は、開口率が低い画素に比べて発光素子の輝度を低くすることができ、発光素子の信頼
性が向上する。特に、発光素子にＥＬ素子を用いている場合、ＥＬ素子の信頼性が向上す
る。
素は、開口率が低い画素に比べて発光素子の輝度を低くすることができ、発光素子の信頼
性が向上する。特に、発光素子にＥＬ素子を用いている場合、ＥＬ素子の信頼性が向上す
る。
本実施例では、図６に示す画素のレイアウトについて図５４を用いて説明する。
画素を構成する回路は、駆動トランジスタ５４０１と、並列に接続された容量素子５４０
２ａ及び容量素子５４０２ｂと、スイッチング用トランジスタ５４０３と、画素電極５４
０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）５４０５と、信号線（Ｄａ
ｔａ ｌｉｎｅ）５４０６と、走査線（Ｒｅｓｅｔ ｌｉｎｅ）５４０７とを有している
。なお、駆動トランジスタ５４０１にはＰチャネル型トランジスタ、スイッチング用トラ
ンジスタ５４０３にはＮチャネル型トランジスタを用いている。
２ａ及び容量素子５４０２ｂと、スイッチング用トランジスタ５４０３と、画素電極５４
０４と、電位供給線（Ｉｌｌｕｍｉｎａｔｉｏｎ ｌｉｎｅ）５４０５と、信号線（Ｄａ
ｔａ ｌｉｎｅ）５４０６と、走査線（Ｒｅｓｅｔ ｌｉｎｅ）５４０７とを有している
。なお、駆動トランジスタ５４０１にはＰチャネル型トランジスタ、スイッチング用トラ
ンジスタ５４０３にはＮチャネル型トランジスタを用いている。
なお、画素電極５４０４は、図６に示す画素の発光素子６０４の陽極に相当する。よって
、画素電極５４０４上に有機物を含む層と対向電極（発光素子６０４の陰極に相当する）
が形成されると、画素電極５４０４と対向電極で有機物を含む層が挟まれた領域に発光素
子６０４が形成される。
、画素電極５４０４上に有機物を含む層と対向電極（発光素子６０４の陰極に相当する）
が形成されると、画素電極５４０４と対向電極で有機物を含む層が挟まれた領域に発光素
子６０４が形成される。
駆動トランジスタ５４０１の第１端子（ソース端子又はドレイン端子）は電位供給線５４
０５と接続され、ゲート端子は容量素子５４０２を介して信号線５４０６と接続され、第
２端子（ソース端子又はドレイン端子）は画素電極５４０４と接続されている。また、駆
動トランジスタ５４０１のゲート端子と第２端子（ソース端子又はドレイン端子）はスイ
ッチング用トランジスタ５４０３を介して接続されている。よって、スイッチング用トラ
ンジスタ５４０３がオンしているときには駆動トランジスタ５４０１のゲート端子と第２
端子（ソース端子又はドレイン端子）は導通する。そして、スイッチング用トランジスタ
５４０３がオフすると、駆動トランジスタ５４０１のゲート端子と第２端子（ソース端子
又はドレイン端子）は非導通となり、その瞬間の駆動トランジスタ５４０１のゲート端子
（若しくは第２端子）と信号線５４０６との電位差（電圧）を容量素子５４０２は保持す
ることができる。
０５と接続され、ゲート端子は容量素子５４０２を介して信号線５４０６と接続され、第
２端子（ソース端子又はドレイン端子）は画素電極５４０４と接続されている。また、駆
動トランジスタ５４０１のゲート端子と第２端子（ソース端子又はドレイン端子）はスイ
ッチング用トランジスタ５４０３を介して接続されている。よって、スイッチング用トラ
ンジスタ５４０３がオンしているときには駆動トランジスタ５４０１のゲート端子と第２
端子（ソース端子又はドレイン端子）は導通する。そして、スイッチング用トランジスタ
５４０３がオフすると、駆動トランジスタ５４０１のゲート端子と第２端子（ソース端子
又はドレイン端子）は非導通となり、その瞬間の駆動トランジスタ５４０１のゲート端子
（若しくは第２端子）と信号線５４０６との電位差（電圧）を容量素子５４０２は保持す
ることができる。
なお、電位供給線５４０５には、一行分の画素において、発光させるためのビデオ信号が
入力されている画素全ての発光素子を発光させるための電流が流れることになる。よって
、電位供給線５４０５の配線抵抗が高いと電圧降下の影響を受け、電位供給線５４０５に
電位を設定する駆動回路から遠い画素には所望の電位を設定することができなくなってし
まう。したがって、電位供給線５４０５の材料には銅（Ｃｕ）を用いて低抵抗な配線を形
成することが好ましい。
入力されている画素全ての発光素子を発光させるための電流が流れることになる。よって
、電位供給線５４０５の配線抵抗が高いと電圧降下の影響を受け、電位供給線５４０５に
電位を設定する駆動回路から遠い画素には所望の電位を設定することができなくなってし
まう。したがって、電位供給線５４０５の材料には銅（Ｃｕ）を用いて低抵抗な配線を形
成することが好ましい。
駆動トランジスタ５４０１はＰチャネル型トランジスタであるため、Ｎチャネル型トラン
ジスタに比べて一般的にキャリアの移動度μは低い。よって、Ｐチャネル型トランジスタ
を駆動トランジスタ５４０１に用いる場合には、発光素子に適当な電流を供給するため駆
動トランジスタのチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌは大きくする必要がある。一方
、スイッチング用トランジスタ５４０３は、Ｎチャネル型トランジスタであるため、キャ
リアの移動度μが大きく、Ｗ／Ｌは小さくしても良い。また、オフ電流を低減するためＬ
ＤＤ領域を形成すると良く、また、ゲートリーク電流を低減するためマルチゲートのトラ
ンジスタにすると良い。したがって、そのチャネル長は大きくなる。よって、スイッチン
グ用トランジスタ５４０３はＷ／Ｌは小さくするのが好ましい。なお、本実施例において
は、スイッチング用トランジスタ５４０３はトリプルゲートとしたが、ダブルゲートでも
よく、ゲートの数は限定されない。
ジスタに比べて一般的にキャリアの移動度μは低い。よって、Ｐチャネル型トランジスタ
を駆動トランジスタ５４０１に用いる場合には、発光素子に適当な電流を供給するため駆
動トランジスタのチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌは大きくする必要がある。一方
、スイッチング用トランジスタ５４０３は、Ｎチャネル型トランジスタであるため、キャ
リアの移動度μが大きく、Ｗ／Ｌは小さくしても良い。また、オフ電流を低減するためＬ
ＤＤ領域を形成すると良く、また、ゲートリーク電流を低減するためマルチゲートのトラ
ンジスタにすると良い。したがって、そのチャネル長は大きくなる。よって、スイッチン
グ用トランジスタ５４０３はＷ／Ｌは小さくするのが好ましい。なお、本実施例において
は、スイッチング用トランジスタ５４０３はトリプルゲートとしたが、ダブルゲートでも
よく、ゲートの数は限定されない。
したがって、駆動トランジスタ５４０１とスイッチング用トランジスタ５４０３は、チャ
ネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌを考慮し、互いのトランジスタに流れる電流の向きが
直交する方向に配置するのが好ましいといえる。すると、画素のレイアウト上、ブラック
マトリクスとなる画素を構成する素子（トランジスタや容量素子）や配線の面積を小さく
なるように効率よく配置することが可能となる。
ネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌを考慮し、互いのトランジスタに流れる電流の向きが
直交する方向に配置するのが好ましいといえる。すると、画素のレイアウト上、ブラック
マトリクスとなる画素を構成する素子（トランジスタや容量素子）や配線の面積を小さく
なるように効率よく配置することが可能となる。
さらに、駆動トランジスタ５４０１のチャネル幅Ｗが大きくなることを考慮すると、電位
供給線５４０５と接続される第１端子となる不純物領域は、その面積が大きくなるため、
電位供給線５４０５と重なるように配置するとよい。つまり、電位供給線５４０５に流れ
る電流の向きと、駆動トランジスタ５４０１に流れる電流の向きとは直交するように駆動
トランジスタを配置するとよい。
供給線５４０５と接続される第１端子となる不純物領域は、その面積が大きくなるため、
電位供給線５４０５と重なるように配置するとよい。つまり、電位供給線５４０５に流れ
る電流の向きと、駆動トランジスタ５４０１に流れる電流の向きとは直交するように駆動
トランジスタを配置するとよい。
また、信号線５４０６は、ビデオ信号に相当するアナログ信号電位が入力されるため、配
線抵抗の少ないトランジスタのソース電極やドレイン電極と同じ材料で形成するとよい。
また、信号線５４０６は、画素の一辺方向に延びており、本画素レイアウトのように、長
方形の形状を有する画素において、長辺方向に延びているため、その面積は大きなものと
なる。よって、信号線５４０６を容量素子の上部電極に用いる。そして、下部電極はトラ
ンジスタのゲート電極と同じ材料で形成する。すると、上部電極と下部電極でトランジス
タの層間絶縁膜挟み込む容量素子５４０２ａ及び容量素子５４０２ｂが形成されている。
そして、容量素子５４０２ａ及び容量素子５４０２ｂの上部電極及び下部電極はそれぞれ
つながっているため、容量素子５４０２ａ及び容量素子５４０２ｂは並列に接続されてい
ることになる。よって、容量素子５４０２ａ及び容量素子５４０２ｂの静電容量を単純に
加えた合成容量を持つ一つの容量素子５４０２としてみることができる。したがって、容
量素子５４０２ａ及び容量素子５４０２ｂは図６に示す画素の容量素子６０２に相当する
。
線抵抗の少ないトランジスタのソース電極やドレイン電極と同じ材料で形成するとよい。
また、信号線５４０６は、画素の一辺方向に延びており、本画素レイアウトのように、長
方形の形状を有する画素において、長辺方向に延びているため、その面積は大きなものと
なる。よって、信号線５４０６を容量素子の上部電極に用いる。そして、下部電極はトラ
ンジスタのゲート電極と同じ材料で形成する。すると、上部電極と下部電極でトランジス
タの層間絶縁膜挟み込む容量素子５４０２ａ及び容量素子５４０２ｂが形成されている。
そして、容量素子５４０２ａ及び容量素子５４０２ｂの上部電極及び下部電極はそれぞれ
つながっているため、容量素子５４０２ａ及び容量素子５４０２ｂは並列に接続されてい
ることになる。よって、容量素子５４０２ａ及び容量素子５４０２ｂの静電容量を単純に
加えた合成容量を持つ一つの容量素子５４０２としてみることができる。したがって、容
量素子５４０２ａ及び容量素子５４０２ｂは図６に示す画素の容量素子６０２に相当する
。
なお、容量素子６０２は電圧を一定時間保持しなければならない。よって、大きな電荷量
を蓄積することができる容量値の大きい容量素子が求められる。そこで、容量素子６０２
の容量値を大きくするには、容量素子６０２を構成する電極に挟まれた誘電体に誘電率の
高い材料を用いたり、その膜厚を薄くしても良いが、画素の作製工程の変更が求められ、
これには限界がある。一方、容量素子６０２の電極の面積を大きくすることで容易に容量
値を大きくすることができる。
を蓄積することができる容量値の大きい容量素子が求められる。そこで、容量素子６０２
の容量値を大きくするには、容量素子６０２を構成する電極に挟まれた誘電体に誘電率の
高い材料を用いたり、その膜厚を薄くしても良いが、画素の作製工程の変更が求められ、
これには限界がある。一方、容量素子６０２の電極の面積を大きくすることで容易に容量
値を大きくすることができる。
ここで、図５４の画素を有する表示装置は列方向に配置された電位供給線と行方向に配置
された信号線に対応してマトリクスに画素が設けられており、信号線５４０６が各画素の
容量素子５４０２の上部電極として機能するのは、画素の列方向（長辺方向）の長さと同
等の長さである。
された信号線に対応してマトリクスに画素が設けられており、信号線５４０６が各画素の
容量素子５４０２の上部電極として機能するのは、画素の列方向（長辺方向）の長さと同
等の長さである。
つまり、もともとブラックマトリクスとなる信号線５４０６によって、大きな容量値を持
つ容量素子５４０２とすることができ、容量素子５４０２を形成するために別途設ける領
域を小さくすることができる。したがって、開口率が大幅に向上する。
つ容量素子５４０２とすることができ、容量素子５４０２を形成するために別途設ける領
域を小さくすることができる。したがって、開口率が大幅に向上する。
また、容量素子５４０２は電圧を一定期間保持するため、蓄積された電荷の放電を防ぐ必
要があるため、スイッチング用トランジスタ５４０３のリーク電流（オフ電流やゲートリ
ーク電流）を低減することが望ましい。本実施例の画素のスイッチング用トランジスタ５
４０３には低濃度不純物領域（ＬＤＤともいう）が設けられ、また、マルチゲート構造で
あることから、スイッチング用トランジスタ５４０３のリーク電流を低減することができ
る。
要があるため、スイッチング用トランジスタ５４０３のリーク電流（オフ電流やゲートリ
ーク電流）を低減することが望ましい。本実施例の画素のスイッチング用トランジスタ５
４０３には低濃度不純物領域（ＬＤＤともいう）が設けられ、また、マルチゲート構造で
あることから、スイッチング用トランジスタ５４０３のリーク電流を低減することができ
る。
また、本実施例の画素では、スイッチング用トランジスタ５４０３と、駆動トランジスタ
５４０１とを、そのチャネル長方向が直交する方向に配置することにより、画素のブラッ
クマトリクスとなる領域に効率良く画素を構成する素子を配置することができる。
５４０１とを、そのチャネル長方向が直交する方向に配置することにより、画素のブラッ
クマトリクスとなる領域に効率良く画素を構成する素子を配置することができる。
また、本実施例の画素のように画素の長辺方向と概略等しい長さにわたる容量素子を形成
することで、十分に電圧の保持能力の高い容量素子とすることができる。また、信号線５
４０６を上部電極にすることで、ブラックマトリクスとなる配線の領域に容量素子５４０
２を形成するため、画素の開口率を非常に高くすることができる。
することで、十分に電圧の保持能力の高い容量素子とすることができる。また、信号線５
４０６を上部電極にすることで、ブラックマトリクスとなる配線の領域に容量素子５４０
２を形成するため、画素の開口率を非常に高くすることができる。
本実施例において、本発明の画素構成を用いた表示装置を表示部に有する携帯電話の構成
例について図４７を用いて説明する。
例について図４７を用いて説明する。
表示パネル４７１０はハウジング４７００に脱着自在に組み込まれる。ハウジング４７
００は表示パネル４７１０のサイズに合わせて、形状や寸法を適宜変更することができる
。表示パネル４７１０を固定したハウジング４７００はプリント基板４７０１に嵌入され
モジュールとして組み立てられる。
００は表示パネル４７１０のサイズに合わせて、形状や寸法を適宜変更することができる
。表示パネル４７１０を固定したハウジング４７００はプリント基板４７０１に嵌入され
モジュールとして組み立てられる。
表示パネル４７１０はＦＰＣ４７１１を介してプリント基板４７０１に接続される。プ
リント基板４７０１には、スピーカ４７０２、マイクロフォン４７０３、送受信回路４７
０４、ＣＰＵ及びコントローラなどを含む信号処理回路４７０５が形成されている。この
ようなモジュールと、入力手段４７０６、バッテリ４７０７を組み合わせ、筐体４７０９
に収納する。表示パネル４７１０の画素部は筐体４７１２に形成された開口窓から視認で
きように配置する。
リント基板４７０１には、スピーカ４７０２、マイクロフォン４７０３、送受信回路４７
０４、ＣＰＵ及びコントローラなどを含む信号処理回路４７０５が形成されている。この
ようなモジュールと、入力手段４７０６、バッテリ４７０７を組み合わせ、筐体４７０９
に収納する。表示パネル４７１０の画素部は筐体４７１２に形成された開口窓から視認で
きように配置する。
表示パネル４７１０は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波
数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の
駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップを
ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル４７１０に実装しても良い。あるい
は、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を
用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体
形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した表示パネルの構成
は図４２（ａ）に一例を示してある。このような構成とすることで、表示装置の低消費電
力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携
帯電話機の低コスト化を図ることができる。
数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の
駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップを
ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル４７１０に実装しても良い。あるい
は、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を
用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体
形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した表示パネルの構成
は図４２（ａ）に一例を示してある。このような構成とすることで、表示装置の低消費電
力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携
帯電話機の低コスト化を図ることができる。
また、画素部には実施の形態１乃至６で示した画素構成を適宜適用することができる。
例えば、実施の形態３で示した図７の画素構成を適用することで、低コスト化を実現する
ため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製
造工程の削減を図ることができる。
ため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製
造工程の削減を図ることができる。
また、実施の形態２の図５６で示した画素構成を適用することで、点灯期間を長くするこ
とができるため、発光素子の瞬間輝度を低くすることができ、発光素子の信頼性を向上さ
せることができる。
とができるため、発光素子の瞬間輝度を低くすることができ、発光素子の信頼性を向上さ
せることができる。
また、走査線や信号線に設定する信号をバッファ回路によりインピーダンス変換し電流供
給能力を高めることで、信号の遅延を防ぎ、１行毎の画素の書き込み時間を短くすること
ができる。よって高精細な表示装置を提供することができる。
給能力を高めることで、信号の遅延を防ぎ、１行毎の画素の書き込み時間を短くすること
ができる。よって高精細な表示装置を提供することができる。
また、さらに消費電力の低減を図るため、図４２（ｂ）に示すように、基板上にＴＦＴを
用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップを
ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装しても良い。
用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップを
ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装しても良い。
また、本実施例に示した構成は携帯電話の一例であって、本発明の画素構成はこのような
構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。
構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。
図４５は表示パネル４５０１と、回路基板４５０２を組み合わせたＥＬモジュールを示
している。表示パネル４５０１は画素部４５０３、走査線駆動回路４５０４及び信号線駆
動回路４５０５を有している。回路基板４５０２には、例えば、コントロール回路４５０
６や信号分割回路４５０７などが形成されている。表示パネル４５０１と回路基板４５０
２は接続配線４５０８によって接続されている。接続配線にはＦＰＣ等を用いることがで
きる。
している。表示パネル４５０１は画素部４５０３、走査線駆動回路４５０４及び信号線駆
動回路４５０５を有している。回路基板４５０２には、例えば、コントロール回路４５０
６や信号分割回路４５０７などが形成されている。表示パネル４５０１と回路基板４５０
２は接続配線４５０８によって接続されている。接続配線にはＦＰＣ等を用いることがで
きる。
表示パネル４５０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数
の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆
動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣ
ＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル４５０１に実装するとよい。ある
いは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板
を用いて表示パネル４５０１に実装しても良い。なお、一部の周辺駆動回路を基板上に画
素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は
図４２（ａ）に一例を示してある。
の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆
動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣ
ＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル４５０１に実装するとよい。ある
いは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板
を用いて表示パネル４５０１に実装しても良い。なお、一部の周辺駆動回路を基板上に画
素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は
図４２（ａ）に一例を示してある。
また、画素部には実施の形態１乃至６で示した画素構成を適宜適用することができる。
例えば、実施の形態３で示した図７の画素構成を適用することで、低コスト化を実現する
ため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製
造工程の削減を図ることができる。
ため画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製
造工程の削減を図ることができる。
また、実施の形態２の図５６で示した画素構成を適用することで、点灯期間を長くするこ
とができるため、発光素子の瞬間輝度を低くすることができ、発光素子の信頼性を向上さ
せることができる。
とができるため、発光素子の瞬間輝度を低くすることができ、発光素子の信頼性を向上さ
せることができる。
また、走査線や信号線に設定する信号をバッファ回路によりインピーダンス変換し、電流
供給能力を高めることで、信号の遅延を防ぎ、１行毎の画素の書き込み時間を短くするこ
とができる。よって高精細な表示装置を提供することができる。
供給能力を高めることで、信号の遅延を防ぎ、１行毎の画素の書き込み時間を短くするこ
とができる。よって高精細な表示装置を提供することができる。
また、さらに消費電力の低減を図るため、ガラス基板上にＴＦＴを用いて画素部を形成し
、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏ
ｎ Ｇｌａｓｓ）表示パネルに実装してもよい。
、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏ
ｎ Ｇｌａｓｓ）表示パネルに実装してもよい。
また、実施の形態３の図７で示した画素構成を適用することで、Ｎチャネル型のトランジ
スタのみで画素を構成することができるため、非晶質半導体（例えば、アモルファスシリ
コン）をトランジスタの半導体層に適用することが可能となる。つまり、均一な結晶性半
導体膜を作製することが困難な大型の表示装置の作製が可能となる。また、非晶質半導体
膜を画素を構成するトランジスタの半導体層に用いることにより、製造工程を削減するこ
とができ、製造コストの削減も図ることができる。
スタのみで画素を構成することができるため、非晶質半導体（例えば、アモルファスシリ
コン）をトランジスタの半導体層に適用することが可能となる。つまり、均一な結晶性半
導体膜を作製することが困難な大型の表示装置の作製が可能となる。また、非晶質半導体
膜を画素を構成するトランジスタの半導体層に用いることにより、製造工程を削減するこ
とができ、製造コストの削減も図ることができる。
なお、非晶質半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、
基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、
そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネルに実装するとよい
。なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したＩＣチップをＣ
ＯＧ等で実装した構成は図４２（ｂ）に一例を示してある。
基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、
そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネルに実装するとよい
。なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したＩＣチップをＣ
ＯＧ等で実装した構成は図４２（ｂ）に一例を示してある。
このＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図４６は、Ｅ
Ｌテレビ受像機の主要な構成を示すブロック図である。チューナ４６０１は映像信号と音
声信号を受信する。映像信号は、映像信号増幅回路４６０２と、そこから出力される信号
を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路４６０３と、その映像
信号を駆動回路の入力仕様に変換するためのコントロール回路４５０６により処理される
。コントロール回路４５０６は、走査線側と信号線側にそれぞれ信号が出力する。デジタ
ル駆動する場合には、信号線側に信号分割回路４５０７を設け、入力デジタル信号をｍ個
に分割して供給する構成としても良い。
Ｌテレビ受像機の主要な構成を示すブロック図である。チューナ４６０１は映像信号と音
声信号を受信する。映像信号は、映像信号増幅回路４６０２と、そこから出力される信号
を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路４６０３と、その映像
信号を駆動回路の入力仕様に変換するためのコントロール回路４５０６により処理される
。コントロール回路４５０６は、走査線側と信号線側にそれぞれ信号が出力する。デジタ
ル駆動する場合には、信号線側に信号分割回路４５０７を設け、入力デジタル信号をｍ個
に分割して供給する構成としても良い。
チューナ４６０１で受信した信号のうち、音声信号は音声信号増幅回路４６０４に送ら
れ、その出力は音声信号処理回路４６０５を経てスピーカ４６０６に供給される。制御回
路４６０７は受信局（受信周波数）や音量の制御情報を入力部４６０８から受け、チュー
ナ４６０１や音声信号処理回路４６０５に信号を送出する。
れ、その出力は音声信号処理回路４６０５を経てスピーカ４６０６に供給される。制御回
路４６０７は受信局（受信周波数）や音量の制御情報を入力部４６０８から受け、チュー
ナ４６０１や音声信号処理回路４６０５に信号を送出する。
図４４（Ａ）に示すように、図４５のＥＬモジュールを筐体４４００１に組みこんで、
テレビ受像機を完成させることができる。ＥＬモジュールにより、表示部４４００３が形
成される。また、スピーカ４４００４、ビデオ入力端子４４００５などが適宜備えられて
いる。
テレビ受像機を完成させることができる。ＥＬモジュールにより、表示部４４００３が形
成される。また、スピーカ４４００４、ビデオ入力端子４４００５などが適宜備えられて
いる。
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ
、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の
表示媒体として様々な用途に適用することができる。
、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の
表示媒体として様々な用途に適用することができる。
Claims (1)
- 発光素子と、
前記発光素子と電気的に接続する駆動トランジスタと、
前記駆動トランジスタと電気的に接続するスイッチング用トランジスタと、
前記駆動トランジスタ及び前記スイッチング用トランジスタと電気的に接続する容量素子と、
第１の配線と、
第２の配線と、を有し、
前記駆動トランジスタのソース及びドレインの一方は、前記発光素子及び前記スイッチング用トランジスタのソース及びドレインの一方と電気的に接続され、
前記駆動トランジスタのソース及びドレインの他方は、前記第１の配線と電気的に接続され、
前記駆動トランジスタのゲートは、前記スイッチング用トランジスタのソース及びドレインの他方及び前記容量素子の一方の電極と電気的に接続され、
前記容量素子の他方の電極は、前記第２の配線と電気的に接続されている、表示装置。
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| JP2005080214 | 2005-03-18 | ||
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