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JP6474280B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、半導体装置又はその駆動方法に関する。本発明の一態様は、ダイナミック論理回路又はその駆動方法に関する。本発明の一態様は、ドミノ論理回路又はその駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、信号処理装置、それらの駆動方法、または、それらの製造方法を一例として挙げることができる。
論理回路において、低消費電力化と動作の高速化の要求が高まっている。ダイナミック論理回路の一つである、ドミノ論理回路は、高速動作を可能とする技術として注目されている。
ドミノ論理回路の一例を図７に示す。図７に示すドミノ論理回路７００は、トランジスタ７７１と、トランジスタ７７２と、トランジスタ７７３と、トランジスタ７７４と、トランジスタ７７５と、インバータ７７６と、インバータ７７７と、を有する。トランジスタ７７１と、トランジスタ７７２とは、ｐチャネル型トランジスタである。トランジスタ７７３と、トランジスタ７７４と、トランジスタ７７５とは、ｎチャネル型トランジスタである。
トランジスタ７７１のゲートとトランジスタ７７５のゲートには、信号ＰＲが入力される。トランジスタ７７３のゲートには、データ信号ＤＡが入力され、トランジスタ７７４のゲートには、データ信号ＤＢが入力される。ＶＨは第１の電位であり、ＶＬは第２の電位であり、ＶＨはＶＬより高い。
第１の期間において、トランジスタ７７１を導通状態とし、トランジスタ７７５を非導通状態とし、トランジスタ７７３を非導通状態として、ノードＤＮの電位をＶＨに近づける。なお、ノードＤＮの電位がＶＨに近づくと、ノードＤＮの電位はインバータ７７６を介してトランジスタ７７２のゲートに入力されるため、トランジスタ７７２は導通状態となる。
第１の期間の後、第２の期間において、トランジスタ７７１を非導通状態とし、トランジスタ７７５を導通状態とする。データ信号ＤＡとデータ信号ＤＢに応じて、ノードＤＮとトランジスタ７７５との間の導通状態又は非導通状態が選択される。こうして、データ信号ＤＡとデータ信号ＤＢとの論理演算の結果を、ノードＤＮの電位として出力する。データ信号ＤＡとデータ信号ＤＢとの論理演算の結果に対応する、ノードＤＮの電位は、インバータ７７７を介して次段に入力される。
図７に示すドミノ論理回路では、データ信号が入力されるトランジスタとして、ｎチャネル型トランジスタのみを用いるため、高速動作が可能であるといわれている。また、データ信号に対応する電位は、トランジスタの閾値電圧を超えるか否かで設定することができるため、スタティック論理回路と比較して低い電圧で動作させることが可能である。
特開平１１−６８５４９号公報
従来のダイナミック論理回路では、スタティック論理回路と比較して素子数が増大するため、レイアウト面積が増大するという問題がある。また、トランジスタ等の素子の微細化に伴い、リークによる電力消費が大きくなり、大きな電力損失が発生するという問題がある。特に、リークによるノードＤＮの電位の低下を補償するため、トランジスタ７７２及びインバータ７７６で構成されるような補償回路や、ノードＤＮに接続される容量素子等が、実質上、必須の構成となっている。
そこで、本発明の一態様は、従来のダイナミック論理回路と比較して、素子数を低減した構成を提供することを課題の一とする。本発明の一態様は、従来のダイナミック論理回路と比較して、レイアウト面積を低減した構成を提供することを課題の一とする。本発明の一態様は、従来のダイナミック論理回路と比較して、電力損失を低減した構成を提供することを課題の一とする。本発明の一態様は、従来のダイナミック論理回路と比較して、消費電力を低減した構成を提供することを課題の一とする。本発明の一態様は、新規な回路を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお、本発明の課題は、上記列挙した課題に限定されない。
なお、上記列挙した課題は、他の課題の存在を妨げるものではない。他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
なお、本発明の一態様は、上記列挙した記載及び他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、ダイナミック論理回路を有する半導体装置であって、チャネルがシリコンに形成される第１のトランジスタと、チャネルが酸化物半導体に形成される第２のトランジスタと、を有する半導体装置である。ここで、第１のトランジスタの上方に、第２のトランジスタを有する構成とすることができる。第１のトランジスタの上方に絶縁膜を有し、絶縁膜の上方に第２のトランジスタを有する構成とすることができる。絶縁膜の上面が平坦化された構成とすることができる。第２のトランジスタは、第１のトランジスタと重なる領域を有する構成とすることができる。なお、第１のトランジスタはチャネルがシリコンに形成されるトランジスタに限定されない。第１のトランジスタは、チャネルが化合物半導体に形成されるトランジスタであってもよい。例えば、第１のトランジスタは、チャネルが酸化物半導体に形成されるトランジスタであってもよい。
ダイナミック論理回路は、プリチャージしたノードの電荷を、データ信号に応じて積極的に放電させるか否かを選択することによって、データ信号の演算処理を行う論理回路である。ダイナミック論理回路は、ドミノ論理回路であってもよい。
本発明の一態様は、第１の回路と、第２の回路と、第３の回路と、を有する半導体装置である。
第１の回路は、第１の端子と、第２の端子と、第３の端子とを有し、第３の端子に入力される信号に応じて、第１の端子と第２の端子との導通状態又は非導通状態を選択することができる機能を有する。第１の端子は、第１の電位を供給することができる機能を有する第１の配線と電気的に接続される。
第２の回路は、第４の端子と、第５の端子と、第６の端子とを有し、第６の端子に入力されるデータ信号に応じて、第４の端子と第５の端子との導通状態又は非導通状態を選択することができる機能を有する。第４の端子は、第２の端子と電気的に接続される。
第３の回路は、第７の端子と、第８の端子と、第９の端子とを有し、第９の端子に入力される信号に応じて、第７の端子と第８の端子との導通状態又は非導通状態を選択することができる機能を有する。第７の端子は、第５の端子と電気的に接続される。第８の端子は、第２の電位を供給することができる機能を有する第２の配線と電気的に接続される。第２の電位は第１の電位よりも低い電位とすることができる。
第１の端子と第２の端子とが導通状態であるとき、第７の端子と第８の端子とは非導通状態とし、第１の端子と第２の端子とが非導通状態であるとき、第７の端子と第８の端子とは導通状態とすることができる。
なお、「端子」の表現にかえて、「配線」や、「電極」や、「ノード」という表現を用いることもできる。
第１の回路は第１のトランジスタを有する。第２の回路は第２のトランジスタを有する。第３の回路は第３のトランジスタを有する。
第１のトランジスタは、チャネルがシリコンに形成されるトランジスタとすることができる。第２のトランジスタは、チャネルがシリコンに形成されるトランジスタとすることができる。第３のトランジスタは、チャネルが酸化物半導体に形成されるトランジスタとすることができる。なお、第１のトランジスタ又は第２のトランジスタの少なくとも一方は、チャネルがシリコンに形成されるトランジスタに限定されず、チャネルが化合物半導体に形成されるトランジスタであってもよい。例えば、チャネルが酸化物半導体に形成されるトランジスタであってもよい。第１のトランジスタ又は第２のトランジスタの少なくとも一方の上方に、第３のトランジスタを有する構成とすることができる。第１のトランジスタ及び第２のトランジスタの上方に絶縁膜を有し、絶縁膜の上方に第３のトランジスタを有する構成とすることができる。絶縁膜の上面が平坦化された構成とすることができる。第３のトランジスタは、第１のトランジスタ又は第２のトランジスタの少なくとも一方と重なる領域を有する構成とすることができる。
又は、第１のトランジスタは、チャネルがシリコンに形成されるトランジスタとすることができる。第２のトランジスタは、チャネルが酸化物半導体に形成されるトランジスタとすることができる。第３のトランジスタは、チャネルがシリコンに形成されるトランジスタとすることができる。なお、第１のトランジスタ又は第３のトランジスタの少なくとも一方は、チャネルがシリコンに形成されるトランジスタに限定されず、チャネルが化合物半導体に形成されるトランジスタであってもよい。例えば、チャネルが酸化物半導体に形成されるトランジスタであってもよい。第１のトランジスタ又は第３のトランジスタの少なくとも一方の上方に、第２のトランジスタを有する構成とすることができる。第１のトランジスタ及び第３のトランジスタの上方に絶縁膜を有し、絶縁膜の上方に第２のトランジスタを有する構成とすることができる。絶縁膜の上面が平坦化された構成とすることができる。第２のトランジスタは、第１のトランジスタ又は第３のトランジスタの少なくとも一方と重なる領域を有する構成とすることができる。
又は、第１のトランジスタは、チャネルがシリコンに形成されるトランジスタとすることができる。第２のトランジスタは、チャネルが酸化物半導体に形成されるトランジスタとすることができる。第３のトランジスタは、チャネルが酸化物半導体に形成されるトランジスタとすることができる。なお、第１のトランジスタは、チャネルがシリコンに形成されるトランジスタに限定されず、チャネルが化合物半導体に形成されるトランジスタであってもよい。例えば、チャネルが酸化物半導体に形成されるトランジスタであってもよい。第１のトランジスタの上方に、第２のトランジスタ又は第３のトランジスタの少なくとも一方を有する構成とすることができる。第１のトランジスタの上方に絶縁膜を有し、絶縁膜の上方に第２のトランジスタ及び第３のトランジスタを有する構成とすることができる。絶縁膜の上面が平坦化された構成とすることができる。第２のトランジスタ又は第３のトランジスタの少なくとも一方は、第１のトランジスタと重なる領域を有する構成とすることができる。
本発明の一態様は、ダイナミック論理回路において、酸化物半導体にチャネルが形成されるトランジスタを用いるため、トランジスタのリーク電流（オフ電流ともいう）を著しく低減することができる。ここで、トランジスタのオフ電流とはトランジスタの非導通状態を選択された際に、ソースとドレインの間を流れる電流のことをいう。こうして、従来のダイナミック論理回路において実質上必要であった補償回路を無くすことが可能となる。また、従来のダイナミック論理回路において実質上必要であった容量素子を無くす、又は、その容量値を小さくすることが可能となる。こうして、本発明の一態様は、従来のダイナミック論理回路と比較して、素子数を低減した構成を提供することができる。本発明の一態様は、従来のダイナミック論理回路と比較して、電力損失を低減した構成を提供することができる。本発明の一態様は、従来のダイナミック論理回路と比較して、消費電力を低減した構成を提供することができる。また、本発明の一態様は、新規な回路を提供することができる。また、本発明の一態様は、新規な半導体装置を提供することができる。
また、本発明の一態様は、ダイナミック論理回路が有する複数のトランジスタを重ねて設けることによって、従来のダイナミック論理回路よりもレイアウト面積を低減することができる。例えば、ダイナミック論理回路が有する、酸化物半導体にチャネルが形成されるトランジスタと、シリコンにチャネルが形成されるトランジスタとを、重ねて設けることによって、従来のダイナミック論理回路よりもレイアウト面積を低減することができる。
なお、本発明の効果は、上記列挙した効果に限定されない。また、上記列挙した効果は、他の効果の存在を妨げるものではない。他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
なお、本発明の一態様は、上記列挙した効果及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 従来例を説明する回路図。 半導体装置の断面構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 半導体装置の断面構造を示す図。 電子機器の図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１の端子と表記し、ソースとドレインとの他方を第２の端子と表記する場合がある。
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
なお電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
なお、一般に、電位や電圧は、相対的なものである。したがって、グラウンド電位は、必ずしも、０ボルトであるとは限定されない。
また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上かつ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上かつ１２０°以下の角度で配置されている状態をいう。
また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態は、本発明の一態様の半導体装置が有するダイナミック論理回路を示す。図１に示すダイナミック論理回路１００は、第１の回路１０１と、第２の回路１０２と、第３の回路１０３と、を有する。第１の回路１０１は、プリチャージ回路ということもできる。第２の回路は、論理回路網ということもできる。第３の回路１０３は、スイッチ回路ということもできる。なお、第１の回路１０１と第３の回路１０３とを合わせて、プリチャージ回路ということもできる。
第１の回路１０１は、第１の端子Ｔ１と、第２の端子Ｔ２と、第３の端子Ｔ３とを有し、第３の端子Ｔ３に入力される信号ＰＲに応じて、第１の端子Ｔ１と第２の端子Ｔ２との導通状態又は非導通状態を選択することができる機能を有する。第１の端子Ｔ１は、第１の電位ＶＨを供給することができる機能を有する第１の配線と電気的に接続される。信号ＰＲは、プリチャージ信号ということもできる。
第２の回路１０２は、第４の端子Ｔ４と、第５の端子Ｔ５と、第６の端子Ｔ６とを有し、第６の端子Ｔ６に入力されるデータ信号に応じて、第４の端子Ｔ４と第５の端子Ｔ５との導通状態又は非導通状態を選択することができる機能を有する。第４の端子Ｔ４は、第２の端子Ｔ２と電気的に接続される。第２の端子Ｔ２と第４の端子Ｔ４とが接続されるノードをＤＮで示す。ノードＤＮがダイナミック論理回路１００の出力となる。なお、第２の回路１０２が行う論理演算に応じて、第６の端子Ｔ６の数は異なる。図１に示す構成では、一例として、２つのデータ信号（ＤＡ及びＤＢ）の論理演算を行う場合を示しており、第６の端子Ｔ６は、Ｔ６−１とＴ６−２の２つである。端子Ｔ６−１にデータ信号ＤＡが入力され、端子Ｔ６−２にデータ信号ＤＢが入力される。
第３の回路１０３は、第７の端子Ｔ７と、第８の端子Ｔ８と、第９の端子Ｔ９とを有し、第９の端子Ｔ９に入力される信号ＰＲに応じて、第７の端子Ｔ７と第８の端子Ｔ８との導通状態又は非導通状態を選択することができる機能を有する。第７の端子Ｔ７は、第５の端子Ｔ５と電気的に接続される。第８の端子Ｔ８は、第２の電位ＶＬを供給することができる機能を有する第２の配線と電気的に接続される。第２の電位ＶＬは第１の電位ＶＨよりも低い電位とすることができる。
第１の端子Ｔ１と第２の端子Ｔ２とが導通状態であるとき、第７の端子Ｔ７と第８の端子Ｔ８とは非導通状態とし、第１の端子Ｔ１と第２の端子Ｔ２とが非導通状態であるとき、第７の端子Ｔ７と第８の端子Ｔ８とは導通状態とすることができる。
第１の回路１０１は第１のトランジスタを有する。第２の回路１０２は第２のトランジスタを有する。第３の回路１０３は第３のトランジスタを有する。
第１のトランジスタは、チャネルがシリコンに形成されるトランジスタとすることができる。第２のトランジスタは、チャネルがシリコンに形成されるトランジスタとすることができる。第３のトランジスタは、チャネルが酸化物半導体に形成されるトランジスタとすることができる。なお、第１のトランジスタ又は第２のトランジスタの少なくとも一方は、チャネルがシリコンに形成されるトランジスタに限定されず、チャネルが化合物半導体に形成されるトランジスタであってもよい。例えば、チャネルが酸化物半導体に形成されるトランジスタであってもよい。第１のトランジスタ又は第２のトランジスタの少なくとも一方の上方に、第３のトランジスタを有する構成とすることができる。第１のトランジスタ及び第２のトランジスタの上方に絶縁膜を有し、絶縁膜の上方に第３のトランジスタを有する構成とすることができる。絶縁膜の上面が平坦化された構成とすることができる。第３のトランジスタは、第１のトランジスタ又は第２のトランジスタの少なくとも一方と重なる領域を有する構成とすることができる。
又は、第１のトランジスタは、チャネルがシリコンに形成されるトランジスタとすることができる。第２のトランジスタは、チャネルが酸化物半導体に形成されるトランジスタとすることができる。第３のトランジスタは、チャネルがシリコンに形成されるトランジスタとすることができる。なお、第１のトランジスタ又は第３のトランジスタの少なくとも一方は、チャネルがシリコンに形成されるトランジスタに限定されず、チャネルが化合物半導体に形成されるトランジスタであってもよい。例えば、チャネルが酸化物半導体に形成されるトランジスタであってもよい。第１のトランジスタ又は第３のトランジスタの少なくとも一方の上方に、第２のトランジスタを有する構成とすることができる。第１のトランジスタ及び第３のトランジスタの上方に絶縁膜を有し、絶縁膜の上方に第２のトランジスタを有する構成とすることができる。絶縁膜の上面が平坦化された構成とすることができる。第２のトランジスタは、第１のトランジスタ又は第３のトランジスタの少なくとも一方と重なる領域を有する構成とすることができる。
又は、第１のトランジスタは、チャネルがシリコンに形成されるトランジスタとすることができる。第２のトランジスタは、チャネルが酸化物半導体に形成されるトランジスタとすることができる。第３のトランジスタは、チャネルが酸化物半導体に形成されるトランジスタとすることができる。なお、第１のトランジスタは、チャネルがシリコンに形成されるトランジスタに限定されず、チャネルが化合物半導体に形成されるトランジスタであってもよい。例えば、チャネルが酸化物半導体に形成されるトランジスタであってもよい。第１のトランジスタの上方に、第２のトランジスタ又は第３のトランジスタの少なくとも一方を有する構成とすることができる。第１のトランジスタの上方に絶縁膜を有し、絶縁膜の上方に第２のトランジスタ及び第３のトランジスタを有する構成とすることができる。絶縁膜の上面が平坦化された構成とすることができる。第２のトランジスタ又は第３のトランジスタの少なくとも一方は、第１のトランジスタと重なる領域を有する構成とすることができる。
図１に示したダイナミック論理回路１００の駆動方法について説明する。
第１の期間において、信号ＰＲが第１の信号電位となり、第１の端子Ｔ１と第２の端子Ｔ２の間を導通状態とし、第７の端子Ｔ７と第８の端子Ｔ８との間を非導通状態とする。また、データ信号（例えば、データ信号ＤＡ及び／又はデータ信号ＤＢ）によって、第４の端子Ｔ４と第５の端子Ｔ５との間を非導通状態としてもよい。こうして、ノードＤＮの電位をＶＨに近づける。
第１の期間の後、第２の期間において、信号ＰＲが第２の信号電位となり、第１の端子Ｔ１と第２の端子Ｔ２の間を非導通状態とし、第７の端子Ｔ７と第８の端子Ｔ８との間を導通状態とする。そして、データ信号ＤＡとデータ信号ＤＢに応じて、ノードＤＮと第７の端子Ｔ７との間の導通状態又は非導通状態が選択される。例えば、ノードＤＮと第７の端子Ｔ７との間の導通状態が選択されると、ノードＤＮの電位は徐々に低下する。一方、ノードＤＮと第７の端子Ｔ７との間の非導通状態が選択されると、ノードＤＮの電位はほとんど低下しない。こうして、データ信号ＤＡとデータ信号ＤＢとの論理演算の結果を、ノードＤＮの電位として出力する。データ信号ＤＡとデータ信号ＤＢとの論理演算の結果に対応する、ノードＤＮの電位は、次段のダイナミック論理回路に入力することができる。
このように、図１に示したダイナミック論理回路１００を駆動することができる。
ダイナミック論理回路において、酸化物半導体にチャネルが形成されるトランジスタを用いると、リーク電流を著しく低減することができる。こうして、従来のダイナミック論理回路において実質上必要であった補償回路（例えば、図７におけるトランジスタ７７２とインバータ７７６）を無くすことが可能となる。また、従来のダイナミック論理回路において実質上必要であった容量素子（ノードＤＮに接続される容量素子）を無くす、又は、その容量値を小さくすることが可能となる。こうして、本発明の一態様は、従来のダイナミック論理回路と比較して、素子数を低減した構成を提供することができる。本発明の一態様は、従来のダイナミック論理回路と比較して、電力損失を低減した構成を提供することができる。本発明の一態様は、従来のダイナミック論理回路と比較して、消費電力を低減した構成を提供することができる。
また、ダイナミック論理回路が有する複数のトランジスタを重ねて設けることによって、従来のダイナミック論理回路よりもレイアウト面積を低減することができる。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態２）
実施の形態１に示したダイナミック論理回路はドミノ論理回路とすることができる。ドミノ論理回路の各段の一例を図２に示す。なお、図１と同じ部分は同じ符号を用いて示し説明は省略する。
ノードＤＮの電位はインバータ２０１に入力され、ドミノ論理回路２００の出力信号ｏｕｔとなる。出力信号ｏｕｔは次段のドミノ論理回路にデータ信号として入力される構成とすることができる。
ここで、インバータ２０１は、酸化物半導体にチャネルが形成されるトランジスタを用いて構成されていてもよい。例えば、インバータ２０１は、ｐチャネル型トランジスタとｎチャネル型トランジスタとを有し、ｎチャネル型トランジスタは、酸化物半導体にチャネルが形成されるトランジスタとすることができる。ｐチャネル型トランジスタは、シリコンにチャネルが形成されるトランジスタとすることができる。
ドミノ論理回路において、酸化物半導体にチャネルが形成されるトランジスタを用いると、リーク電流を著しく低減することができる。こうして、従来のドミノ論理回路において実質上必要であった補償回路（例えば、図７におけるトランジスタ７７２とインバータ７７６）を無くすことが可能となる。また、従来のドミノ論理回路において実質上必要であった容量素子（ノードＤＮに接続される容量素子）を無くす、又は、その容量値を小さくすることが可能となる。こうして、本発明の一態様は、従来のドミノ論理回路と比較して、素子数を低減した構成を提供することができる。本発明の一態様は、従来のドミノ論理回路と比較して、電力損失を低減した構成を提供することができる。本発明の一態様は、従来のドミノ論理回路と比較して、消費電力を低減した構成を提供することができる。
また、ドミノ論理回路が有する複数のトランジスタを重ねて設けることによって、従来のドミノ論理回路よりもレイアウト面積を低減することができる。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態３）
実施の形態１に示したダイナミック論理回路の更に具体的な構成の一例を示す。図３に示すダイナミック論理回路１００において、第１の回路１０１は、トランジスタ３０１を少なくとも有する。第２の回路１０２は、トランジスタ３０２とトランジスタ３０３とを少なくとも有する。第３の回路１０３は、トランジスタ３０４を少なくとも有する。トランジスタ３０１はｐチャネル型トランジスタとすることができる。トランジスタ３０２と、トランジスタ３０３と、トランジスタ３０４とは、ｎチャネル型トランジスタとすることができる。
トランジスタ３０１のソース又はドレインの一方は第１の端子Ｔ１と電気的に接続され、トランジスタ３０１のソース又はドレインの他方は第２の端子Ｔ２と電気的に接続され、トランジスタ３０１のゲートは第３の端子Ｔ３と電気的に接続される。なお、第１の端子Ｔ１はトランジスタ３０１のソース又はドレインの一方と言い換えることもできる。なお、第２の端子Ｔ２はトランジスタ３０１のソース又はドレインの他方と言い換えることもできる。第３の端子Ｔ３はトランジスタ３０１のゲートと言い換えることもできる。
トランジスタ３０２のゲートは第６の端子Ｔ６−１と電気的に接続される。なお、第６の端子Ｔ６−１をトランジスタ３０２のゲートと言い換えることもできる。トランジスタ３０３のゲートは第６の端子Ｔ６−２と電気的に接続される。第６の端子Ｔ６−２をトランジスタ３０３のゲートと言い換えることもできる。トランジスタ３０２とトランジスタ３０３とは、第４の端子Ｔ４と第５の端子Ｔ５との間に直列に電気的に接続される構成とすることができる。また、トランジスタ３０２とトランジスタ３０３とは、第４の端子Ｔ４と第５の端子Ｔ５との間に並列に電気的に接続される構成とすることができる。また、トランジスタ３０２のソース又はドレインの一方は、第４の端子Ｔ４に電気的に接続され、トランジスタ３０２のソース又はドレインの他方は、第５の端子Ｔ５に電気的に接続され、トランジスタ３０３のソース又はドレインの一方は、第４の端子Ｔ４に電気的に接続され、トランジスタ３０３のソース又はドレインの他方は、第５の端子Ｔ５に電気的に接続される構成とすることができる。第２の回路１０２に含まれるトランジスタの数とその電気的接続関係は、第２の回路１０２が行う論理演算に応じて、任意の構成とすることができる。
トランジスタ３０４のソース又はドレインの一方は第７の端子Ｔ７と電気的に接続され、トランジスタ３０４のソース又はドレインの他方は第８の端子Ｔ８と電気的に接続され、トランジスタ３０４のゲートは第９の端子Ｔ９と電気的に接続される。なお、第７の端子Ｔ７はトランジスタ３０４のソース又はドレインの一方と言い換えることもできる。なお、第８の端子Ｔ８はトランジスタ３０４のソース又はドレインの他方と言い換えることもできる。第９の端子Ｔ９はトランジスタ３０４のゲートと言い換えることもできる。
トランジスタ３０１は、チャネルがシリコンに形成されるトランジスタとすることができる。トランジスタ３０２及びトランジスタ３０３は、チャネルがシリコンに形成されるトランジスタとすることができる。トランジスタ３０４は、チャネルが酸化物半導体に形成されるトランジスタとすることができる。なお、トランジスタ３０１とトランジスタ３０２とトランジスタ３０３の少なくとも一は、チャネルがシリコンに形成されるトランジスタに限定されず、チャネルが化合物半導体に形成されるトランジスタであってもよい。例えば、チャネルが酸化物半導体に形成されるトランジスタであってもよい。トランジスタ３０１とトランジスタ３０２とトランジスタ３０３の少なくとも一の上方に、トランジスタ３０４を有する構成とすることができる。トランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３の上方に絶縁膜を有し、絶縁膜の上方にトランジスタ３０４を有する構成とすることができる。絶縁膜の上面が平坦化された構成とすることができる。トランジスタ３０４は、トランジスタ３０１とトランジスタ３０２とトランジスタ３０３の少なくとも一と重なる領域を有する構成とすることができる。
又は、トランジスタ３０１は、チャネルがシリコンに形成されるトランジスタとすることができる。トランジスタ３０２及びトランジスタ３０３は、チャネルが酸化物半導体に形成されるトランジスタとすることができる。トランジスタ３０４は、チャネルがシリコンに形成されるトランジスタとすることができる。なお、トランジスタ３０１又はトランジスタ３０４の少なくとも一方は、チャネルがシリコンに形成されるトランジスタに限定されず、チャネルが化合物半導体に形成されるトランジスタであってもよい。例えば、チャネルが酸化物半導体に形成されるトランジスタであってもよい。トランジスタ３０１又はトランジスタ３０４の少なくとも一の上方に、トランジスタ３０２及びトランジスタ３０３を有する構成とすることができる。トランジスタ３０１及びトランジスタ３０４の上方に絶縁膜を有し、絶縁膜の上方にトランジスタ３０２及びトランジスタ３０３を有する構成とすることができる。絶縁膜の上面が平坦化された構成とすることができる。トランジスタ３０２及びトランジスタ３０３は、トランジスタ３０１又はトランジスタ３０４の少なくとも一と重なる領域を有する構成とすることができる。
又は、トランジスタ３０１は、チャネルがシリコンに形成されるトランジスタとすることができる。トランジスタ３０２及びトランジスタ３０３は、チャネルが酸化物半導体に形成されるトランジスタとすることができる。トランジスタ３０４は、チャネルが酸化物半導体に形成されるトランジスタとすることができる。なお、トランジスタ３０１は、チャネルがシリコンに形成されるトランジスタに限定されず、チャネルが化合物半導体に形成されるトランジスタであってもよい。例えば、チャネルが酸化物半導体に形成されるトランジスタであってもよい。トランジスタ３０１の上方に、トランジスタ３０２とトランジスタ３０３とトランジスタ３０４の少なくとも一を有する構成とすることができる。トランジスタ３０１の上方に絶縁膜を有し、絶縁膜の上方にトランジスタ３０２とトランジスタ３０３とトランジスタ３０４を有する構成とすることができる。絶縁膜の上面が平坦化された構成とすることができる。トランジスタ３０２とトランジスタ３０３とトランジスタ３０４の少なくとも一は、トランジスタ３０１と重なる領域を有する構成とすることができる。
図３に示したダイナミック論理回路１００の駆動方法は、図１に示したダイナミック論理回路の駆動方法と同様であるため、説明は省略する。
ダイナミック論理回路において、酸化物半導体にチャネルが形成されるトランジスタを用いると、リーク電流を著しく低減することができる。こうして、従来のダイナミック論理回路において実質上必要であった補償回路（例えば、図７におけるトランジスタ７７２とインバータ７７６）を無くすことが可能となる。また、従来のダイナミック論理回路において実質上必要であった容量素子（ノードＤＮに接続される容量素子）を無くす、又は、その容量値を小さくすることが可能となる。こうして、本発明の一態様は、従来のダイナミック論理回路と比較して、素子数を低減した構成を提供することができる。本発明の一態様は、従来のダイナミック論理回路と比較して、電力損失を低減した構成を提供することができる。本発明の一態様は、従来のダイナミック論理回路と比較して、消費電力を低減した構成を提供することができる。
また、ダイナミック論理回路が有する複数のトランジスタを重ねて設けることによって、従来のダイナミック論理回路よりもレイアウト面積を低減することができる。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態４）
図１や図３で示したダイナミック論理回路に対して、図４に示すダイナミック論理回路１００のように、第３の回路１０３が有するトランジスタ（例えば、図３におけるトランジスタ３０４）として、半導体層を挟んで、上下にゲートを有するトランジスタ４４４を用いることができる。つまり、半導体層の下方に絶縁膜を介して第１のゲートを有し、半導体層の上方に別の絶縁膜を介して第２のゲートを有する構成とすることができる。第１のゲート又は第２のゲートの一方は、第９の端子と電気的に接続され、第１のゲート又は第２のゲートの他方は第９−０の端子Ｔ９−０と電気的に接続される構成とすることができる。
第９−０の端子Ｔ９−０には、一定の電位が入力されていてもよいし、信号ＰＲが入力されていてもよいし、信号ＰＲとは異なる信号が入力されていてもよい。
例えば、ダイナミック論理回路１００の駆動の場合、第１の端子Ｔ１と第２の端子Ｔ２の間を導通状態とし、第７の端子Ｔ７と第８の端子Ｔ６との間を非導通状態とし、第４の端子Ｔ４と第５の端子Ｔ５との間を非導通状態として、ノードＤＮの電位をＶＨに近づける期間（第１の期間）において、第９−０の端子Ｔ９−０に入力される信号の電位をＶＳとする。そして、第１の端子Ｔ１と第２の端子Ｔ２の間を非導通状態とし、第７の端子Ｔ７と第８の端子Ｔ６との間を導通状態とし、データ信号に応じて、ノードＤＮと第７の端子Ｔ７との間の導通状態又は非導通状態を選択する期間（第２の期間）において、第９−０の端子Ｔ９−０に入力される信号の電位をＶＤとする。電位ＶＳと電位ＶＤは異なる電位とすることができる。
第１の期間では、ノードＤＮの電位を電位ＶＨにより近づけるために、トランジスタ４４４のオフ電流は小さい方が好ましい。一方、第２の期間では、第４の端子Ｔ４と第５の端子Ｔ５との導通状態が接続された場合に、ノードＤＮの電位をより速く低下させるために、トランジスタ４４４のオン電流が大きい方が好ましい。ここで、トランジスタのオン電流とは、トランジスタの導通状態を選択された際にソースとドレインの間を流れる電流である。そのため、トランジスタ４４４がｎチャネル型トランジスタである場合に、第９−０の端子Ｔ９−０に電位ＶＳが入力されたとき（第１の期間）のトランジスタ４４４の見かけ上の閾値電圧は、第９−０の端子Ｔ９−０に電位ＶＤが入力されたとき（第２の期間）のトランジスタ４４４の見かけ上の閾値電圧よりも大きくなるように、電位ＶＳと電位ＶＤを設定することが好ましい。ここで、トランジスタ４４４の見かけ上の閾値電圧とは、トランジスタ４４４が導通状態となる際の第９の端子Ｔ９の電位に対応する。例えば、第１の期間では、第９−０の端子Ｔ９−０に入力される電位ＶＳによって、トランジスタ４４４が見かけ上ノーマリオフ（エンハンスメント型トランジスタ）のように動作させ、第２の期間では、第９−０の端子Ｔ９−０に入力される電位ＶＤによって、トランジスタ４４４が見かけ上ノーマリオン（デプレッション型トランジスタ）のように動作させることができる。こうして、ダイナミック論理回路１００の更なる高速化と低消費電力化を実現することができる。
特に、チャネルが酸化物半導体に形成されるトランジスタは、チャネルがシリコンに形成されるトランジスタと比較して、オン電流が小さいことが知られている。そのため、トランジスタ４４４として、チャネルが酸化物半導体に形成されるトランジスタを用いる場合に、上記構成として、第１の期間におけるトランジスタ４４４のオフ電流の低減と、第２の期間におけるトランジスタ４４４のオン電流の増大とを実現するのが有効である。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態５）
図１や図３で示したダイナミック論理回路に対して、図５に示すダイナミック論理回路１００のように、第２の回路１０２が有するトランジスタ（例えば、図３におけるトランジスタ３０２やトランジスタ３０３）として、半導体層を挟んで、上下にゲートを有するトランジスタ５０２やトランジスタ５０３を用いることができる。つまり、半導体層の下方に絶縁膜を介して第１のゲートを有し、半導体層の上方に別の絶縁膜を介して第２のゲートを有する構成とすることができる。トランジスタ５０２の第１のゲート又は第２のゲートの一方は、第６の端子Ｔ６−１と電気的に接続され、第１のゲート又は第２のゲートの他方は第６−０の端子Ｔ６−０１と電気的に接続される構成とすることができる。トランジスタ５０３の第１のゲート又は第２のゲートの一方は、第６の端子Ｔ６−２と電気的に接続され、第１のゲート又は第２のゲートの他方は第６−０の端子Ｔ６−０２と電気的に接続される構成とすることができる。
ここで、トランジスタ５０２とトランジスタ５０３とは、同様の構成とすることができるので、トランジスタ５０２又はトランジスタ５０３をトランジスタ５００と表記し、第６の端子Ｔ６−１又は第６の端子Ｔ６−２を第６の端子Ｔ６と表記し、第６−０の端子Ｔ６−０１又は第６−０の端子Ｔ６−０２を第６−０の端子Ｔ６−０と表記して、以下の説明を行う。
第６−０の端子Ｔ６−０には、一定の電位が入力されていてもよいし、データ信号が入力されていてもよいし、データ信号とは異なる信号が入力されていてもよい。
例えば、ダイナミック論理回路１００の駆動の場合、第１の端子Ｔ１と第２の端子Ｔ２の間を導通状態とし、第７の端子Ｔ７と第８の端子Ｔ６との間を非導通状態とし、第４の端子Ｔ４と第５の端子Ｔ５との間を非導通状態として、ノードＤＮの電位をＶＨに近づける期間（第１の期間）において、第６−０の端子Ｔ６−０に入力される信号の電位をＶＳＬとする。そして、第１の端子Ｔ１と第２の端子Ｔ２の間を非導通状態とし、第７の端子Ｔ７と第８の端子Ｔ６との間を導通状態とし、データ信号に応じて、ノードＤＮと第７の端子Ｔ７との間の導通状態又は非導通状態を選択する期間（第２の期間）において、第６−０の端子Ｔ６−０に入力される信号の電位をＶＤＬとする。電位ＶＳＬと電位ＶＤＬは異なる電位とすることができる。
第１の期間では、ノードＤＮの電位を電位ＶＨにより近づけるために、トランジスタ５００のオフ電流は小さい方が好ましい。一方、第２の期間では、第４の端子Ｔ４と第５の端子Ｔ５との導通状態が接続された場合に、ノードＤＮの電位をより速く低下させるために、トランジスタ５００のオン電流が大きい方が好ましい。ここで、トランジスタのオン電流とは、トランジスタの導通状態を選択された際にソースとドレインの間を流れる電流である。そのため、トランジスタ５００がｎチャネル型トランジスタである場合に、第６−０の端子Ｔ６−０に電位ＶＳＬが入力されたとき（第１の期間）のトランジスタ５００の見かけ上の閾値電圧は、第６−０の端子Ｔ６−０に電位ＶＤＬが入力されたとき（第２の期間）のトランジスタ５００の見かけ上の閾値電圧よりも大きくなるように、電位ＶＳＬと電位ＶＤＬを設定することが好ましい。ここで、トランジスタ５００の見かけ上の閾値電圧とは、トランジスタ５００が導通状態となる際の第６の端子Ｔ６の電位に対応する。例えば、第１の期間では、第６−０の端子Ｔ６−０に入力される電位ＶＳＬによって、トランジスタ５００が見かけ上ノーマリオフ（エンハンスメント型トランジスタ）のように動作させ、第２の期間では、第６−０の端子Ｔ６−０に入力される電位ＶＤＬによって、トランジスタ５００が見かけ上ノーマリオン（デプレッション型トランジスタ）のように動作させることができる。こうして、ダイナミック論理回路１００の更なる高速化と低消費電力化を実現することができる。
特に、チャネルが酸化物半導体に形成されるトランジスタは、チャネルがシリコンに形成されるトランジスタと比較して、オン電流が小さいことが知られている。そのため、トランジスタ５００として、チャネルが酸化物半導体に形成されるトランジスタを用いる場合に、上記構成として、第１の期間におけるトランジスタ５００のオフ電流の低減と、第２の期間におけるトランジスタ５００のオン電流の増大とを実現するのが有効である。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態６）
図１や図３で示したダイナミック論理回路に対して、図６に示すダイナミック論理回路１００のように、第２の回路１０２が有するトランジスタ（例えば、図３におけるトランジスタ３０２やトランジスタ３０３）として、半導体層を挟んで、上下にゲートを有するトランジスタ５０２やトランジスタ５０３を用いることができる。また、第３の回路１０３が有するトランジスタ（例えば、図３におけるトランジスタ３０４）として、半導体層を挟んで、上下にゲートを有するトランジスタ４４４を用いることができる。
トランジスタ５０２やトランジスタ５０３（まとめて、トランジスタ５００と表記する）、及び、トランジスタ４４４の構成や駆動方法は、実施の形態４及び実施の形態５で説明した構成及び駆動方法と同様とすることができる。
トランジスタ５００とトランジスタ４４４とがｎチャネル型トランジスタの場合に、第２の期間において、トランジスタ５００の第１のゲートと第２のゲートの他方（第６−０の端子Ｔ６−０に対応）に入力される電位ＶＤＬは、トランジスタ４４４の第１のゲートと第２のゲートの他方（第９−０の端子Ｔ９−０に対応）に入力される電位ＶＤよりも、大きくすることができる。
一般に、第２の回路１０２は、第３の回路１０３と比較して、トランジスタ数が多くなるため、第２の期間において個々のトランジスタのオン電流をより大きくして、ノードＤＮの電位変化をより速くすることが求められる。トランジスタ５００とトランジスタ４４４とがｎチャネル型トランジスタの場合に、電位ＶＤＬを電位ＶＤよりも大きくすることによって、ダイナミック論理回路１００の動作速度の更なる高速化を実現しつつ、電位ＶＤは小さくして更なる低消費電力化も実現することができる。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態７）
図１乃至図６に示したダイナミック論理回路を有する半導体装置の断面構造の一例を、図８に示す。ダイナミック論理回路を有するトランジスタのうち、チャネルが酸化物半導体に形成されるトランジスタをトランジスタ２２として示す。ダイナミック論理回路を有するトランジスタのうち、チャネルがシリコンに形成されるトランジスタをトランジスタ２３として示す。トランジスタ２３の上方にトランジスタ２２が設けられている。
なお、破線Ａ１−Ａ２で示す領域では、チャネルが酸化物半導体に形成されるトランジスタ２２のチャネル長方向における構造と、チャネルがシリコンに形成されるトランジスタ２３のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、チャネルが酸化物半導体に形成されるトランジスタ２２のチャネル幅方向における構造と、チャネルがシリコンに形成されるトランジスタ２３のチャネル幅方向における構造を示している。ただし、本発明の一態様では、１つのトランジスタのチャネル長方向と、別の一つのトランジスタのチャネル長方向とが、必ずしも一致していなくともよい。
なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
トランジスタ２３は、単結晶のシリコン基板にチャネルが形成されるトランジスタとすることができる。なお、トランジスタ２３は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネルが形成されるトランジスタであってもよい。シリコンの薄膜を用いてトランジスタ２３を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ２３は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。半導体装置を構成する全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ２２はトランジスタ２３の上方に積層されていなくとも良く、トランジスタ２２とトランジスタ２３とは、同一の層に形成されていても良い。
トランジスタ２３が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図８では、単結晶シリコン基板を基板４００として用いる場合を例示している。
また、トランジスタ２３は、素子分離法により隣のトランジスタと電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図８では、トレンチ分離法を用いてトランジスタ２３を電気的に分離する場合を例示している。具体的に、図８では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ２３を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ２３の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ２３は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
トランジスタ２３では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ２３の基板上における占有面積を小さく抑えつつ、トランジスタ２３におけるキャリアの移動量を増加させることができる。その結果、トランジスタ２３は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ２３のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ２３の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
トランジスタ２３の上方には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水などの拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜４２１の上方には絶縁膜４２２が設けられており、絶縁膜４２２の上方には、トランジスタ２２が設けられている。
トランジスタ２２は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
なお、図８において、トランジスタ２２は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極を、さらに有していても良い。
トランジスタ２２が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図８では、トランジスタ２２が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ２２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図８に示すように、トランジスタ２２は、半導体膜４３０が、絶縁膜４２２の上方において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ２２が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態８）
図１乃至図６に示したダイナミック論理回路を有する半導体装置の断面構造の一例について、図８とは異なる例を図１１に示す。ダイナミック論理回路を有するトランジスタのうち、チャネルが酸化物半導体に形成されるトランジスタをトランジスタ２２として示す。ダイナミック論理回路を有するトランジスタのうち、チャネルがシリコンに形成されるトランジスタをトランジスタ２３として示す。トランジスタ２３の上方にトランジスタ２２が設けられている。
トランジスタ２３は、単結晶のシリコン基板にチャネルが形成されるトランジスタとすることができる。なお、トランジスタ２３は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネルが形成されるトランジスタであってもよい。シリコンの薄膜を用いてトランジスタ２３を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ２３は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。半導体装置を構成する全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ２２はトランジスタ２３の上方に積層されていなくとも良く、トランジスタ２２とトランジスタ２３とは、同一の層に形成されていても良い。
トランジスタ２３が形成される基板６０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１１では、単結晶シリコン基板を基板６０１として用いる場合を例示している。
また、トランジスタ２３は、素子分離法により隣のトランジスタと電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法）、トレンチ分離法（ＳＴＩ法）等を用いることができる。図１１では、トレンチ分離法を用いてトランジスタ２３を電気的に分離する場合を例示している。具体的に、図１１では、基板６０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域６１０により、トランジスタ２３を素子分離させる場合を例示している。
トランジスタ２３上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が形成されている。そして、上記開口部には、トランジスタ２３のソース及びドレインにそれぞれ電気的に接続されている導電膜６２５及び導電膜６２６と、トランジスタ２３のゲートに電気的に接続されている導電膜６２７とが、形成されている。
そして、導電膜６２５は、絶縁膜６１１上に形成された導電膜６３４に電気的に接続されており、導電膜６２６は、絶縁膜６１１上に形成された導電膜６３５に電気的に接続されており、導電膜６２７は、絶縁膜６１１上に形成された導電膜６３６に電気的に接続されている。
導電膜６３４乃至導電膜６３６上には、絶縁膜６１２が形成されている。絶縁膜６１２には開口部が形成されており、上記開口部に、導電膜６３４に電気的に接続された導電膜６３７が形成されている。そして、導電膜６３７は、絶縁膜６１２上に形成された導電膜６５１に、電気的に接続されている。
また、導電膜６５１上には、絶縁膜６１３が形成されている。絶縁膜６１３には開口部が形成されており、上記開口部に、導電膜６５１に電気的に接続された導電膜６５２が形成されている。そして、導電膜６５２は、絶縁膜６１３上に形成された導電膜６５３に、電気的に接続されている。また、絶縁膜６１３上には、導電膜６４４が形成されている。
導電膜６５３及び導電膜６４４上には絶縁膜６６１が形成されている。そして、図１１では、絶縁膜６６１上にトランジスタ２２が形成されている。
トランジスタ２２は、絶縁膜６６１上に、酸化物半導体を含む半導体膜７０１と、半導体膜７０１上の、ソースまたはドレインとして機能する導電膜７２１及び導電膜７２２と、半導体膜７０１、導電膜７２１及び導電膜７２２上のゲート絶縁膜６６２と、ゲート絶縁膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重なっているゲート電極７３１と、を有する。なお、導電膜７２２は、絶縁膜６６１に設けられた開口部において、導電膜６５３に電気的に接続されている。
そして、トランジスタ２２では、半導体膜７０１において、導電膜７２１に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１０が存在する。また、トランジスタ２２では、半導体膜７０１において、導電膜７２２に重なる領域と、ゲート電極７３１に重なる領域との間に、領域７１１が存在する。領域７１０及び領域７１１に、導電膜７２１、導電膜７２２、及びゲート電極７３１をマスクとしてアルゴン等の希ガス、ｐ型の導電型を半導体膜７０１に付与する不純物、或いは、ｎ型の導電型を半導体膜７０１に付与する不純物を添加することで、半導体膜７０１のうちゲート電極７３１に重なる領域よりも、領域７１０及び領域７１１の抵抗率を下げることができる。
そして、トランジスタ２２上に、絶縁膜６６３が設けられている。
なお、図１１において、トランジスタ２２は、ゲート電極７３１を半導体膜７０１の片側において少なくとも有していれば良いが、半導体膜７０１を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ２２が、半導体膜７０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１１では、トランジスタ２２が、一のゲート電極７３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ２２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態９）
図１乃至図６に示したダイナミック論理回路を有する半導体装置の断面構造の一例において、図８や図１１に示したトランジスタ２２とは異なる構成の、酸化物半導体膜にチャネル形成領域を有するトランジスタの構成例を示す。
図９に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例として示す。図９（Ａ）には、トランジスタ９０の上面図を示す。なお、図９（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図９（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図９（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図９（Ｃ）に示す。
図９に示すように、トランジスタ９０は、絶縁膜９１の上方において順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４の上方の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃの上方に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５の上方において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。絶縁膜９１は図８における絶縁膜４２２などに対応する。絶縁膜９１の下層の構成は図８と同様とすることができる。絶縁膜９１は図１１における絶縁膜６６１などに対応する。絶縁膜９１の下層の構成は図１１と同様とすることができる。
また、トランジスタ９０の具体的な構成の別の一例を、図１０に示す。図１０（Ａ）には、トランジスタ９０の上面図を示す。なお、図１０（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１０（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１０（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１０（Ｃ）に示す。
図１０に示すように、トランジスタ９０は、絶縁膜９１の上方において順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４の上方に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５の上方において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。
なお、図９及び図１０では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。
また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。
また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に存在する不純物が原因による、各酸化物半導体膜の界面にキャリアの流れを阻害する界面準位の形成を無くすため、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜と酸化物半導体膜の界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶のターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図９及び図１０に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図９及び図１０に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０の非導通状態を選択する電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、導通状態を選択されたときには大きいオン電流を得ることができ、非導通状態を選択されたときにはオフ電流を小さく抑えることができる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０の導通状態を選択する電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを用いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
（実施の形態１０）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１２に示す。
図１２（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１２（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１２（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１２（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図１２（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図１２（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１２（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。
２２ トランジスタ
２３ トランジスタ
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
１００ ダイナミック論理回路
１０１ 回路
１０２ 回路
１０３ 回路
２００ ドミノ論理回路
２０１ インバータ
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
４４４ トランジスタ
５００ トランジスタ
５０２ トランジスタ
５０３ トランジスタ
６０１ 基板
６１０ 素子分離領域
６１１ 絶縁膜
６１２ 絶縁膜
６１３ 絶縁膜
６２５ 導電膜
６２６ 導電膜
６２７ 導電膜
６３４ 導電膜
６３５ 導電膜
６３６ 導電膜
６３７ 導電膜
６４４ 導電膜
６５１ 導電膜
６５２ 導電膜
６５３ 導電膜
６６１ 絶縁膜
６６２ ゲート絶縁膜
６６３ 絶縁膜
７００ ドミノ論理回路
７０１ 半導体膜
７１０ 領域
７１１ 領域
７２１ 導電膜
７２２ 導電膜
７３１ ゲート電極
７７１ トランジスタ
７７２ トランジスタ
７７３ トランジスタ
７７４ トランジスタ
７７５ トランジスタ
７７６ インバータ
７７７ インバータ
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (4)

  1. 第１の回路と、第２の回路と、第３の回路と、を有し、
    前記第１の回路は、第１の端子と、第２の端子と、第３の端子とを有し、
    前記第１の回路は、前記第３の端子に入力される信号に応じて、前記第１の端子と前記第２の端子との導通状態又は非導通状態を選択し、
    前記第１の端子は、第１の配線と電気的に接続され、
    前記第１の配線は、第１の電位を供給し、
    前記第２の回路は、第４の端子と、第５の端子と、第６の端子とを有し、
    前記第２の回路は、前記第６の端子に入力されるデータ信号に応じて、前記第４の端子と前記第５の端子との導通状態又は非導通状態を選択し、
    前記第４の端子は、前記第２の端子と電気的に接続され、
    前記第３の回路は、第７の端子と、第８の端子と、第９の端子とを有し、
    前記第３の回路は、前記第９の端子に入力される信号に応じて、前記第７の端子と前記第８の端子との導通状態又は非導通状態を選択し、
    前記第７の端子は、前記第５の端子と電気的に接続され、
    前記第８の端子は、第２の配線と電気的に接続され、
    前記第２の配線は、第２の電位を供給し、
    前記第１の端子と前記第２の端子とが導通状態であるとき、前記第７の端子と前記第８の端子とは非導通状態であり、
    前記第１の端子と前記第２の端子とが非導通状態であるとき、前記第７の端子と前記第８の端子とは導通状態であり、
    前記第１の回路は、第１のチャネルがシリコンに形成される第１のトランジスタを有し、
    前記第２の回路は、第２のチャネルが酸化物半導体に形成される第２のトランジスタを有し、
    前記第３の回路は、第３のチャネルがシリコンに形成される第３のトランジスタを有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第２のトランジスタは、前記第１のトランジスタ又は前記第３のトランジスタの上方に設けられたことを特徴とする半導体装置。
  3. 第１の回路と、第２の回路と、第３の回路と、を有し、
    前記第１の回路は、第１の端子と、第２の端子と、第３の端子とを有し、
    前記第１の回路は、前記第３の端子に入力される信号に応じて、前記第１の端子と前記第２の端子との導通状態又は非導通状態を選択し、
    前記第１の端子は、第１の配線と電気的に接続され、
    前記第１の配線は、第１の電位を供給し、
    前記第２の回路は、第４の端子と、第５の端子と、第６の端子とを有し、
    前記第２の回路は、前記第６の端子に入力されるデータ信号に応じて、前記第４の端子と前記第５の端子との導通状態又は非導通状態を選択し、
    前記第４の端子は、前記第２の端子と電気的に接続され、
    前記第３の回路は、第７の端子と、第８の端子と、第９の端子とを有し、
    前記第３の回路は、前記第９の端子に入力される信号に応じて、前記第７の端子と前記第８の端子との導通状態又は非導通状態を選択し、
    前記第７の端子は、前記第５の端子と電気的に接続され、
    前記第８の端子は、第２の配線と電気的に接続され、
    前記第２の配線は、第２の電位を供給し、
    前記第１の端子と前記第２の端子とが導通状態であるとき、前記第７の端子と前記第８の端子とは非導通状態であり、
    前記第１の端子と前記第２の端子とが非導通状態であるとき、前記第７の端子と前記第８の端子とは導通状態であり、
    前記第１の回路は、第１のチャネルがシリコンに形成される第１のトランジスタを有し、
    前記第２の回路は、第２のチャネルが酸化物半導体に形成される第２のトランジスタを有し、
    前記第３の回路は、第３のチャネルが酸化物半導体に形成される第３のトランジスタを有することを特徴とする半導体装置。
  4. 請求項３において、
    前記第２のトランジスタ又は前記第３のトランジスタは、前記第１のトランジスタの上方に設けられたことを特徴とする半導体装置。
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