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JP6345023B2 - 半導体装置およびその作製方法 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、液晶表示装置、発光装置、それらの駆動方法、またはそれらを生産する方法に関する。特に、本発明は、例えば、トランジスタを有する半導体装置、表示装置、発光装置、またはそれらの駆動方法などに関する。または、本発明は、例えば、当該半導体装置、当該表示装置、または当該発光装置を有する電子機器などに関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいう。表示装置、発光装置、電気光学装置、半導体回路および電子機器などは、半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られている。
トランジスタの半導体膜に用いられるシリコン膜は、用途によって非晶質シリコン膜と多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
近年は、インジウム、ガリウムおよび亜鉛を有する酸化物半導体膜を用いたトランジスタが注目されている。
酸化物半導体膜は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタに用いることができる。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
酸化物半導体膜を用いたトランジスタに安定した電気特性を与える方法として、酸化物半導体膜と接する絶縁膜への酸素ドーピング技術が開示されている（特許文献１参照。）。特許文献１に開示された技術を用いることで、酸化物半導体膜中の酸素欠損を低減することができる。その結果、酸化物半導体膜を用いたトランジスタの電気特性のばらつきを低減し、信頼性を向上させることができる。
ところで、酸化物半導体膜を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）。
特開２０１１−２４３９７４号公報 特開２０１２−２５７１８７号公報
酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。または、酸素欠損の低減された酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。
または、電気特性の優れたトランジスタを提供することを課題の一とする。または、微細な構造を有するトランジスタを提供することを課題の一とする。または、オン電流の高いトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。または、スイッチング特性の向上したトランジスタを提供することを課題の一とする。
または、オフ電流の小さい、トランジスタを提供することを課題の一とする。または、当該トランジスタを有する半導体装置などを提供することを課題の一とする。または、新規な半導体装置などを提供することを課題の一とする。
または、酸素の拡散係数の異なる領域を有する絶縁膜を提供することを課題の一とする。または、高抵抗である領域と低抵抗である領域を有する酸化物半導体膜を提供することを課題の一とする。
または、絶縁膜中に酸素の拡散係数の異なる領域を形成することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
酸素の拡散係数が大きい絶縁膜であっても、当該絶縁膜中に不純物を添加することにより、酸素の拡散係数の小さい領域、即ち酸素をブロックする領域（酸素ブロック領域ともいう。）を形成することができる場合がある。例えば、酸化シリコン膜、酸化窒化シリコン膜などに代表される酸化物の絶縁膜に対し、リンまたはホウ素を添加すると、絶縁膜中に酸素ブロック領域を形成することができる。
酸素ブロック領域は、例えば、そのほかの領域に比べて酸素（酸素原子および酸素原子を有する分子などを含む）の拡散係数が小さい領域である。したがって、絶縁膜中で酸素を熱拡散させるとき、酸素ブロック領域は、そのほかの領域よりも酸素が透過（通過）する量の少ない領域である。例えば、酸素ブロック領域を有することで、酸素ブロック領域を有さない場合と比べ、酸素の透過する割合を２０％未満、１５％未満、１０％未満、５％未満、２％未満または１％未満とすることができる。
酸素ブロック領域を半導体装置の一部に有することにより、酸化物半導体膜の酸素欠損を低減できる場合がある。
酸素ブロック領域を有することにより、例えば、酸化物半導体膜から酸素が脱離し、半導体装置の外部まで拡散（外方拡散ともいう。）することを抑制できる場合がある。または、酸素ブロック領域を有することにより、酸化物半導体膜と接する膜などに過剰酸素が含まれる場合、過剰酸素の外方拡散を低減し、酸化物半導体膜への過剰酸素の供給を効率よく行うことができる場合がある。
過剰酸素とは、例えば、熱が加わることにより放出可能な（放出する）酸素をいう。また、熱は、半導体装置の作製工程中に加わる熱をいう。つまり、本明細書において過剰酸素は、半導体装置の作製工程中に加わる温度以下の熱によって放出される酸素である。なお、過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合と、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合とがある。
過剰酸素を含む膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数に換算）が検出されることもある。
または、過剰酸素を含む膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７個／ｃｍ３以上である膜をいう。なお、過酸化ラジカルを含む膜は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
本発明の一態様は、基板上の島状の第１の絶縁膜と、第１の絶縁膜上に設けられた第１の酸化物半導体膜と、第１の酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を有し、第１の絶縁膜は第１の領域と、第２の領域と、を有し、第１の領域は、第２の領域よりも酸素を透過させにくい領域であり、第１の酸化物半導体膜は少なくとも第２の領域上に配置される半導体装置である。
また、本発明の一態様は、基板上の第１の絶縁膜と、第１の絶縁膜上に設けられた第１の酸化物半導体膜と、第１の酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を有し、第１の絶縁膜は第１の領域と、第２の領域と、を有し、第１の領域は、第２の領域よりも酸素を透過させにくい領域であり、第１の絶縁膜は凸部を有し、前記凸部は少なくとも第２の領域の一部を含み、第１の酸化物半導体膜は第２の領域上に配置される半導体装置である。
また、上記構成において、第２の領域は、ゲート電極と重なると好ましい。また、第１の酸化物半導体膜の一部に高抵抗である領域と、低抵抗である領域と、を有すると好ましい。また、第１の領域は、リンまたはホウ素を含む領域であると好ましい。また、低抵抗である領域はリンまたはホウ素を含むと好ましい。
また、本発明の一態様は、基板上の島状の第１の絶縁膜と、第１の絶縁膜上に設けられた第１の酸化物半導体膜と、第１の酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、保護絶縁膜と、を有し、保護絶縁膜は第１の酸化物半導体膜上およびゲート電極上に配置し、保護絶縁膜は第１の絶縁膜およびゲート絶縁膜と接し、保護絶縁膜は酸素を透過させにくい半導体装置である。
また、本発明の一態様は、基板上の第１の絶縁膜と、第１の絶縁膜上に設けられた第１の酸化物半導体膜と、第１の酸化物半導体膜上に設けられた第２の絶縁膜と、第２の絶縁膜上に設けられたゲート電極と、保護絶縁膜と、を有し、第１の絶縁膜は凸部を有し、保護絶縁膜は第１の絶縁膜上、第１の酸化物半導体膜上およびゲート電極上に配置し、保護絶縁膜は第１の絶縁膜およびゲート絶縁膜と接し、保護絶縁膜は酸素を透過させにくい半導体装置である。
また、上記の構成において、第１の絶縁膜は過剰酸素を有すると好ましい。また、第１の絶縁膜は、ゲート絶縁膜より厚いと好ましい。また、第１の酸化物半導体膜の下に第２の酸化物半導体膜を有し、第２の酸化物半導体膜の厚さと第１の絶縁膜の厚さの和は、ゲート絶縁膜の厚さよりも厚いと好ましい。
また、本発明の一態様は、基板上に第１の絶縁膜を形成し、第１の絶縁膜上に第１の酸化物半導体膜を形成し、第１の酸化物半導体膜上に第２の絶縁膜を形成し、第２の絶縁膜上にゲート電極を形成し、ゲート電極の形成後に、ゲート電極をマスクとして第１の酸化物半導体膜および第１の絶縁膜にリンまたはホウ素を添加する半導体装置の作製方法である。
本発明の一態様により、酸化物半導体膜を用いたトランジスタを提供することができる。または、酸素欠損の低減された酸化物半導体膜を用いたトランジスタを提供することができる。
または、電気特性の優れたトランジスタを提供することができる。または、微細な構造を有するトランジスタを提供することができる。または、オン電流の高いトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。
または、オフ電流の小さいトランジスタを提供することができる。または、高い電界効果移動度を有するトランジスタを提供することができる。または、歩留まり高いトランジスタを提供することができる。または、当該トランジスタを有する半導体装置などを提供することができる。
半導体装置内部における過剰酸素の拡散について説明する断面模式図。 イオンの入射を説明する図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 トランジスタの断面図。 バンド構造を説明する図。 トランジスタの電気特性を説明する図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 半導体装置内部における過剰酸素の拡散について説明する断面模式図。 半導体装置内部における不純物の添加について説明する断面模式図。 半導体装置内部における不純物の添加について説明する断面模式図。 半導体装置内部における不純物の添加について説明する断面模式図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係るＣＰＵの一例を示すブロック図。 本発明の一態様に係る電子機器の一例を示す図。 ＴＤＳによる基板温度とイオン強度との関係を示す図。 リンイオン注入濃度と酸素放出量との関係を示す図。 エッチング深さと酸素放出量との関係を示す図。 ＴＤＳによる基板温度とイオン強度との関係を示す図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 半導体の抵抗を測定する素子を示す図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、または物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径とは、物体の一断面と等しい面積となる正円の直径をいう。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
＜過剰酸素の挙動について＞
以下では、半導体装置内部における過剰酸素の挙動について図１を用いて説明する。
図１（Ａ）は、基板５０と、基板５０上の絶縁膜５２と、絶縁膜５２上の島状の酸化物半導体膜５６と、絶縁膜５２および酸化物半導体膜５６上の絶縁膜６８と、を有する試料の断面模式図である。図１（Ａ）に示す試料において、絶縁膜５２は過剰酸素（図中ではｅｘ−Ｏと表記する。）を含む絶縁膜とする。
絶縁膜５２としては、酸化物膜、酸化窒化物膜などを用いることができる。例えば、絶縁膜５２としては、酸化シリコン膜または酸化窒化シリコン膜などを用いればよい。ただし、本明細書において、酸化窒化物膜とは、窒素を０．１ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％未満含む酸化物膜をいう。なお、窒化酸化物膜とは、酸素を０．１ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％未満含む窒化物膜をいう。
酸化物半導体膜５６および絶縁膜６８については、冗長になるため、それぞれ後述する酸化物半導体膜１０３および絶縁膜１０６についての記載を参照することとし、ここでの説明を省略する。
熱が加わると、絶縁膜５２中を過剰酸素が拡散する。例えば、絶縁膜５２中を拡散した過剰酸素は、絶縁膜５２と酸化物半導体膜５６との界面に達すると、酸化物半導体膜５６中の酸素欠損を埋めることができる。酸化物半導体膜５６中の酸素欠損が低減されることで、酸化物半導体膜５６中の酸素欠損に起因する欠陥準位の密度を小さくすることができる。
ところが、絶縁膜５２中を拡散する過剰酸素の全てが、絶縁膜５２と酸化物半導体膜５６との界面に達するわけではない。例えば、絶縁膜５２中を拡散した過剰酸素は、絶縁膜６８を介して外方拡散してしまう場合がある。または、例えば、絶縁膜５２中を拡散した過剰酸素は、半導体装置を構成する配線などと反応し、配線抵抗を高めてしまう場合がある。
したがって、図１（Ａ）に示す試料構造は、過剰酸素の活用が効率的ではない可能性がある。
図１（Ｂ）に、効率的に過剰酸素を活用することができる試料構造の一例を示す。
図１（Ｂ）は、図１（Ａ）に示した試料と類似の構造を有する試料である。ただし、図１（Ｂ）に示す試料は、絶縁膜５２が、絶縁膜６８の近傍に領域５３を有する点が異なる。図１（Ｂ）に示す試料において、絶縁膜５２は過剰酸素を含む絶縁膜とする。領域５３は、絶縁膜５２の上面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。なお、領域５３が、深さ方向において絶縁膜５２の全体に設けられていても構わない。
領域５３は、酸素ブロック領域である。例えば、絶縁膜５２に、ホウ素、炭素、マグネシウム、アルミニウム、シリコン、リン、カルシウム、スカンジウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ガリウム、ゲルマニウム、ヒ素、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンから選択された一種以上を添加すると、酸素ブロック領域である領域５３を形成することができる場合がある。上述の不純物の添加は、金属を高抵抗化させる要因となりにくい。なお、絶縁膜５２に、リンまたはホウ素を添加すると、酸素ブロック性の高い（酸素の拡散係数が小さい）、特に良質な領域５３を形成することができる。領域５３は、例えば、絶縁膜５２中に、上述の不純物元素を５×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上含む領域である。
図１（Ｂ）に示す試料における過剰酸素の挙動を以下に示す。
熱が加わると、絶縁膜５２中を過剰酸素が拡散する。絶縁膜５２中を拡散した過剰酸素は、絶縁膜５２と酸化物半導体膜５６との界面に達すると、酸化物半導体膜５６中の酸素欠損を埋めることができる。
絶縁膜５２中を拡散する過剰酸素は、領域５３を透過しにくいため、絶縁膜５２と酸化物半導体膜５６との界面に達する過剰酸素の割合は高くなる。したがって、効率的に酸化物半導体膜５６中の酸素欠損を埋めることができる。また、例えば、絶縁膜５２中を拡散した過剰酸素が、絶縁膜６８を介して外方拡散することを抑制することができる。または、例えば、絶縁膜５２中を拡散した過剰酸素が、半導体装置を構成する配線などと反応し、配線抵抗を高めることを抑制することができる。
したがって、図１（Ｂ）に示す試料は、過剰酸素の効率的な活用が可能な構造であることがわかる。
次に、図１（Ｂ）とは異なる試料構造について、効率的に過剰酸素を活用することができる一例を図１５（Ａ）に示す。図１（Ｂ）と異なる点は、図１５（Ａ）は絶縁膜７２に凸部を有する点である。
図１５（Ａ）は、基板７０と、基板７０上の絶縁膜７２と、絶縁膜７２上の島状の酸化物半導体膜７６と、絶縁膜７２および酸化物半導体膜７６上の絶縁膜８８と、を有する試料の断面模式図である。図１５（Ａ）に示す試料において、絶縁膜７２は過剰酸素を含む絶縁膜とする。図１５（Ａ）において、絶縁膜７２は凸部を有し、その凸部の上に酸化物半導体膜７６が位置する。絶縁膜７２については、絶縁膜５２の記載を参照する。酸化物半導体膜７６と絶縁膜８８については冗長になるため、それぞれ後述する酸化物半導体膜１０３および絶縁膜１０６についての記載を参照することとし、ここでの説明を省略する。
領域７３は酸素ブロック領域である。酸素ブロック領域については、領域５３の記載を参照する。
熱が加わると、絶縁膜７２中を過剰酸素が拡散する。絶縁膜７２中を拡散した過剰酸素は、絶縁膜７２と酸化物半導体膜７６との界面に達すると、酸化物半導体膜７６中の酸素欠損を埋めることができる。
絶縁膜７２中を拡散する過剰酸素は、領域７３を透過しにくいため、絶縁膜７２と酸化物半導体膜７６との界面に達する過剰酸素の割合は高くなる。したがって、効率的に酸化物半導体膜７６中の酸素欠損を埋めることができる。また、例えば、絶縁膜７２中を拡散した過剰酸素が、外方拡散することを抑制することができる。または、例えば、絶縁膜７２中を拡散した過剰酸素が、半導体装置を構成する配線などと反応し、配線抵抗を高めることを抑制することができる。
したがって、図１５（Ａ）に示す試料は、過剰酸素の効率的な活用が可能な構造であることがわかる。
また図１５（Ｃ）に示すように、絶縁膜７２を島状に形成してもよい。この場合は、過剰酸素を含む領域が島状になることにより、横方向の酸素拡散が制限され、効率よく酸素を酸化物半導体膜７６に供給できるようになる。
＜酸化物半導体膜への不純物添加について＞
図１６（Ｂ）に、酸化物半導体膜へ不純物を添加して抵抗を下げることができる一例を示す。図１６（Ｂ）は、基板７０と、基板７０上の絶縁膜７２と、絶縁膜７２上の酸化物半導体膜７６とを有する試料の断面構造である。
領域７７は酸化物半導体膜７６の一部の領域であり、不純物を有する領域である。例えば、酸化物半導体膜７６に、ホウ素、炭素、マグネシウム、アルミニウム、シリコン、リン、カルシウム、スカンジウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ガリウム、ゲルマニウム、ヒ素、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンから選択された一種以上を添加すると、不純物を有する領域である領域７７を形成することができる場合がある。領域７７は、例えば、酸化物半導体膜７６中に、上述の不純物元素を５×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上含む領域である。領域７７には、領域７３に添加する不純物と同じ不純物を添加することができる。
前述した不純物の添加などを行うことで、酸化物半導体膜のキャリア密度を高くすることができる。したがって、酸化物半導体膜７６に不純物を添加することにより、酸化物半導体膜の抵抗を低くすることができる。
前述した不純物の添加により、酸化物半導体膜７６に酸素欠損が形成される場合がある。酸素欠損が形成された酸化物半導体膜７６に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体膜７６の抵抗をさらに低くすることができる場合がある。
水素の添加は、例えばイオンドーピング法、イオン注入法、プラズマ処理等を用いて行えばよい。または、水素を含む雰囲気中で熱処理を行えばよい。または、水素を含む膜を酸化物半導体膜７６の上層または下層に形成し、水素を添加してもよい。水素を含む膜として、例えば窒化シリコン膜などが挙げられる。
ここで、水素は酸素欠損サイトに入ると安定化する。そのため、酸化物半導体膜７６に入った水素は酸素欠損サイトにとどまり、チャネル領域へ水素が拡散することを防ぐことができる。
また、図１６（Ｃ）に示すように、例えば、部分的に不純物を添加することで、酸化物半導体膜７６は、不純物の添加された領域７７と、不純物の添加されていない領域７９を酸化物半導体膜７６に作り分けることもできる。
次に、図１５に示した構造に、更に酸化物半導体膜の低抵抗領域を組み合わせた例を示す。図１８（Ａ）は、酸素ブロック領域を有し、かつ不純物添加により低抵抗化された酸化物半導体膜を有する例である。ここで酸素ブロック領域は不純物添加された絶縁膜である。
図１８（Ａ）は、基板７０と、基板７０上の絶縁膜７２と、絶縁膜７２上の島状の酸化物半導体膜７６と、絶縁膜７２および酸化物半導体膜７６上の絶縁膜８８と、を有する試料の断面模式図である。図１８（Ａ）に示す試料において、絶縁膜７２は過剰酸素を含む絶縁膜とする。図１８（Ａ）において、絶縁膜７２は凸部を有し、酸化物半導体膜７６は絶縁膜７２の凸部の上に位置する。絶縁膜７２については、絶縁膜５２の記載を参照する。酸化物半導体膜７６と絶縁膜８８については冗長になるため、それぞれ後述する酸化物半導体膜１０３および絶縁膜１０６についての記載を参照することとし、ここでの説明を省略する。
領域７３は酸素ブロック領域である。領域７３については領域５３の記載を参照する。熱が加わると、絶縁膜７２中を過剰酸素が拡散する。絶縁膜７２中を拡散した過剰酸素は、絶縁膜７２と酸化物半導体膜７６との界面に達すると、酸化物半導体膜７６中の酸素欠損を埋めることができる。
絶縁膜７２中を拡散する過剰酸素は、領域７３を透過しにくいため、絶縁膜７２と酸化物半導体膜７６との界面に達する過剰酸素の割合は高くなる。したがって、効率的に酸化物半導体膜７６中の酸素欠損を埋めることができる。また、例えば、絶縁膜７２中を拡散した過剰酸素が、外方拡散することを抑制することができる。または、例えば、絶縁膜７２中を拡散した過剰酸素が、半導体装置を構成する配線などと反応し、配線抵抗を高めることを抑制することができる。
領域７７は酸化物半導体膜７６の一部の領域であり、不純物が添加された領域である。酸化物半導体膜に不純物を添加することにより、酸化物半導体膜の抵抗を下げることができる。例えば図１８（Ａ）に示す通り、不純物を添加することにより、酸化物半導体膜７６の一部の領域に、低抵抗である領域７８を作ることができる。言い換えると、酸化物半導体膜７６に、低抵抗である領域と、高抵抗である領域を作り分けることができる。
また、領域７７に添加する不純物は、領域７３に添加する不純物と同じ不純物を用いることができる。よって、領域７７と領域７３は同時に形成することができる。
酸化物半導体膜７６に低抵抗である領域と高抵抗である領域を作り分けることにより、例えばトランジスタのソース領域やドレイン領域の抵抗を低減し、トランジスタのオン特性を高めることができる。
また図１８（Ｂ）に示すように、絶縁膜７２を島状に形成してもよい。この場合は、過剰酸素を含む領域が島状になることにより、横方向の酸素拡散が制限され、効率よく酸素を酸化物半導体膜７６に供給できるようになる。
＜不純物の添加方法＞
以下では、図１（Ｂ）に領域５３で示した酸素ブロック領域を形成することが可能な方法について説明する。
まず、絶縁膜５２を成膜する。
次に、酸化物半導体膜５６となる酸化物半導体膜を成膜する。
次に、酸化物半導体膜上にレジストを成膜する。レジストを、フォトマスクを介して露光した後、現像することでレジストマスクを形成する。
次に、レジストマスクを用いて酸化物半導体膜をエッチングし、酸化物半導体膜５６を形成する。
次に、レジストマスクを残したまま、不純物を絶縁膜５２に添加することで領域５３を形成する。このように、レジストマスクを残しておくことで、酸化物半導体膜５６の上面に不純物が添加されることを抑制することができる。ただし、酸化物半導体膜５６の上面を後の工程で除去する場合などは、レジストマスクを除去した後で絶縁膜５２および酸化物半導体膜５６に不純物を添加しても構わない。
絶縁膜５２に添加する不純物としては、例えば、ホウ素、炭素、マグネシウム、アルミニウム、シリコン、リン、カルシウム、スカンジウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ガリウム、ゲルマニウム、ヒ素、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンから選択された一種以上を用いればよい。なお、絶縁膜５２に、リンまたはホウ素を添加すると、酸素ブロック性の高い、特に良質な領域５３を形成することができる。
絶縁膜５２への不純物の添加は、イオンドーピング法（質量分離を行わない方法）、イオン注入法（質量分離を行う方法）、プラズマ処理などを用いればよい。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法またはイオン注入法を用いてもよい。ただし、不純物元素を含む雰囲気におけるプラズマ処理などによって、絶縁膜５２に不純物を添加しても構わない。
イオンドーピング法またはイオン注入法を用いて、絶縁膜５２に領域５３を形成する場合、例えば、イオンドーピング法またはイオン注入法における加速電圧は、０．５ｋＶ以上１００ｋＶ以下、好ましくは１ｋＶ以上５０ｋＶ以下、さらに好ましくは１ｋＶ以上３０ｋＶ以下、より好ましくは１ｋＶ以上１０ｋＶ以下とする。また、イオンの注入濃度は、５×１０１４ａｔｏｍｓ／ｃｍ２以上、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ２以上とする。
イオンドーピング法またはイオン注入法によるイオンの添加は、試料面に対して特定の角度（例えば、垂直な角度）から行ってもよいが、図２に示す方法で行うと好ましい。図２は、一つのイオンが、試料面に対し、角度（θ）および角度（φ）で入射する様子を簡略的に示した図である。
図中のｘ軸、ｙ軸およびｚ軸は、あるイオンの入射点で交差する直線である。ｘ軸は、試料面上に任意に定めた直線である。ｙ軸は、試料面上にあり、ｘ軸と直交する直線である。ｚ軸は、入射点における試料面の法線である。角度（θ）は、断面図において、イオンの入射方向とｚ軸との為す角度である。また、角度（φ）は、上面図において、イオンの入射方向とｘ軸との為す角度である。
試料面に対して特定の角度（θ，φ）のみからイオンを入射させた場合、イオンの添加されない領域が生じる場合がある。例えば、絶縁膜５２上には、酸化物半導体膜５６およびレジストマスクが設けられている。そのため、これらによって絶縁膜５２の一部にイオンの添加されない陰が生じる場合がある。したがって、イオンを複数の角度から入射させることにより、絶縁膜５２に生じる陰の影響を低減することが好ましい。
図２（Ａ１）および図２（Ａ２）に示すように、イオンを試料面に対し、第１の角度（θ，φ）で入射させた後、第２の角度（θ，φ）で入射させればよい。ただし、第１の角度（θ，φ）および第２の角度（θ，φ）はθ、φの少なくとも一方が異なる角度である。
第１の角度（θ，φ）において、角度（θ）は、例えば、０°以上９０°未満、好ましくは３０°以上８８°以下、さらに好ましくは６０°以上８５°以下とする。第２の角度（θ，φ）において、角度（θ）は、例えば、０°以上９０°未満、好ましくは３０°以上８８°以下、さらに好ましくは６０°以上８５°以下とする。第２の角度（θ，φ）における角度（φ）は、例えば、第１の角度（θ，φ）における角度（φ）よりも９０°以上２７０°以下、好ましくは１３５°以上２２５°以下大きい角度とする。ただし、ここで示した第１の角度（θ，φ）および第２の角度（θ，φ）は一例であり、これに限定されるものではない。
なお、イオンを入射させる角度は、第１の角度（θ，φ）、第２の角度（θ，φ）の２種類に限定されない。例えば、第１乃至第ｎ（ｎは２以上の自然数）の角度（θ，φ）で入射させてもよい。第１乃至第ｎの角度（θ，φ）は、それぞれθ、φの少なくとも一方が異なる角度を含む。
または、図２（Ｂ）に示すように、イオンを試料面に対し、第１の角度（θ，φ）で入射させた後、角度（θ）が９０°を経由して第２の角度（θ，φ）までθ方向にスキャン（θスキャンともいう。）させればよい。ただし、イオンを入射させる角度（φ）は、１種類に限定されず、第１乃至第ｎ（ｎは２以上の自然数）の角度（φ）で入射させてもよい。イオンの入射角度をθスキャンさせることで、アスペクト比の高い（例えば、１以上、２以上、５以上または１０以上）開口部などであっても、深い領域まで確実にイオンを添加することができる。そのため、隙間なく酸素ブロック領域を形成することができる。
第１の角度（θ，φ）において、角度（θ）は、例えば、０°以上９０°未満、好ましくは３０°以上８８°以下、さらに好ましくは６０°以上８５°以下とする。第２の角度（θ，φ）において、角度（θ）は、例えば、０°以上９０°未満、好ましくは３０°以上８８°以下、さらに好ましくは６０°以上８５°以下とする。第１の角度（θ，φ）と第２の角度（θ，φ）とは同じ角度（θ）であってもよい。
なお、θスキャンは、連続的にスキャンしてもよいが、例えば、０．５°、１°、２°、３°、４°、５°、６°、１０°、１２°、１８°、２０°、２４°または３０°ステップで段階的にスキャンしてもよい。
または、イオンは、図２（Ｃ）に示すように、試料面に対し、第１の角度（θ，φ）で入射させた後、第２の角度（θ，φ）までφ方向にスキャン（φスキャンともいう。）させればよい。ただし、イオンを入射させる角度（θ）は、１種類に限定されず、第１乃至第ｎ（ｎは２以上の自然数）の角度（θ）で入射させてもよい。
第１の角度（θ，φ）および第２の角度（θ，φ）において、角度（θ）は、例えば、０°以上９０°未満、好ましくは３０°以上８８°以下、さらに好ましくは６０°以上８５°以下とする。第１の角度（θ，φ）と第２の角度（θ，φ）とは同じ角度（φ）であってもよい。
なお、φスキャンは、連続的にスキャンしてもよいが、例えば、０．５°、１°、２°、３°、４°、５°、６°、１０°、１２°、１８°、２０°、２４°または３０°ステップで段階的にスキャンしてもよい。
なお、図示しないが、θスキャンおよびφスキャンを組み合わせて行っても構わない。
図２に示した方法を用いることで、領域５３は、酸化物半導体膜５６と重ならない領域に加え、一部が酸化物半導体膜５６と重なる領域にも形成することができる。つまり、領域５３以外の領域（酸素ブロックしない領域）が、酸化物半導体膜５６の設けられた領域からはみ出さないように領域５３を形成することができる。したがって、絶縁膜５２に含まれる過剰酸素を、酸化物半導体膜５６の酸素欠損を低減するために有効活用することができる。
以上のようにして、絶縁膜５２に領域５３を形成した後、絶縁膜５２の領域５３上および酸化物半導体膜５６上に絶縁膜６８を成膜することで、図１（Ｂ）に示した試料構造を作製することができる。
次に、図１５（Ａ）に示す試料構造の作製方法について説明する。図１５（Ｂ）は、図１５（Ａ）に示す試料構造の作製方法を説明するための図である。以下に作製方法について説明する。
まず、基板７０上に絶縁膜７２を成膜する。
次に、酸化物半導体膜７６となる酸化物半導体膜を成膜する。
次に、酸化物半導体膜上にレジストを成膜する。レジストを、フォトマスクを介して露光した後、現像することでレジストマスク８１を形成する。
次に、レジストマスク８１を用いて酸化物半導体膜および絶縁膜７２をエッチングし、島状の酸化物半導体膜７６および、凸部を有する絶縁膜７２を形成する。
次に、レジストマスク８１を残したまま、不純物を絶縁膜７２に添加することで領域７３を形成する。絶縁膜７２に添加する不純物は、絶縁膜５２に添加する不純物の記載を参照する。
領域７３はイオンドーピング法またはイオン注入法を用いて形成することができる。
イオンドーピング法およびイオン注入法については領域５３の記載を参照する。図２に示した方法を用いることで、領域７３として、酸化物半導体膜７６と重ならない領域に加え、酸化物半導体膜７６と一部重なる領域である領域７３ａも形成することができる。領域７３ａを形成することにより、膜の側面からの酸素の外方拡散が抑えられ、効率よく酸素を酸化物半導体膜７６に供給できるようになる。
次に図１６（Ｂ）に示す試料構造の作製方法について説明する。
まず、基板７０上に絶縁膜７２を成膜する。
次に、酸化物半導体膜７６となる酸化物半導体膜を成膜する（図１６（Ａ））。
次に不純物を酸化物半導体膜７６に添加することで領域７７を形成する（図１６（Ｂ））。酸化物半導体膜７６に添加する不純物は、絶縁膜５２に添加する不純物の記載を参照する。
領域７７はイオンドーピング法またはイオン注入法を用いて形成することができる。
イオンドーピング法およびイオン注入法については領域５３の記載を参照する。酸化物半導体膜７６に不純物を添加することにより、抵抗を下げることができる。つまり酸化物半導体膜７６に低抵抗である領域７７を形成することができる。
次に、図１６（Ｃ）に示す試料構造の作製方法を説明する。酸化物半導体膜７６の中の、領域７９になる部分の上に、（図示しないが）レジストマスクを形成した後、不純物を添加することにより、イオンドーピング法またはイオン注入法を用いて領域７７にのみ不純物を添加することができる。つまり酸化物半導体膜７６に低抵抗である領域７７と、高抵抗である領域７９を作り分けることができる。
次に、図１８（Ａ）に示す試料構造の作製方法を説明する。図１７（Ａ）乃至図１７（Ｃ）は、図１８（Ａ）に示す試料構造の作製方法を説明するための図である。以下に作製方法について説明する。
まず、絶縁膜７２を成膜する。
次に、酸化物半導体膜７６となる酸化物半導体膜を成膜する（図１７（Ａ）参照）。
次に、酸化物半導体膜上にレジストを成膜する。レジストを、フォトマスクを介して露光した後、現像することでレジストマスク８１を形成する。
次に、レジストマスク８１を用いて酸化物半導体膜および絶縁膜７２をエッチングし、島状の酸化物半導体膜７６および、凸部を有する絶縁膜７２を形成する（図１７（Ｂ）参照）。
次に、レジストマスク８１より領域の小さいレジストマスク８２を、レジストマスク８１と同様の方法で形成する。レジストマスク８２を用いて不純物を絶縁膜７２に添加することで領域７３を形成する（図１７（Ｃ）参照）。絶縁膜７２に添加する不純物は、絶縁膜５２に添加する不純物の記載を参照する。
領域７３はイオンドーピング法またはイオン注入法を用いて形成することができる。
イオンドーピング法およびイオン注入法については領域５３の記載を参照する。図２に示した方法を用いることで、領域７３は、酸化物半導体膜７６と重ならない領域に加え、一部が酸化物半導体膜７６と重なる領域にも形成することができる。つまり、図１５の領域７３に示すように、絶縁膜７２上面のみでなく、絶縁膜７２の凸部の側面にも領域７３を形成することができる。
また、領域７７に添加する不純物は、領域７３に添加する不純物と同じ不純物を用いることができる。よって、不純物を添加して酸素ブロック領域である領域７３を形成する場合に、同じ不純物添加工程を用いて酸化物半導体膜７６の一部にも不純物を添加した領域７７を形成することができる（図１７（Ｃ）参照）。酸化物半導体膜７６に不純物を添加することにより、酸化物半導体膜の抵抗を下げることができる。その結果、例えば図１８（Ａ）に示す通り、酸化物半導体膜７６の一部の領域に、低抵抗である領域７８を作ることができる。言い換えると、酸化物半導体膜７６に、低抵抗である領域と、高抵抗である領域を作り分けることができる。
絶縁膜７２に酸素ブロック領域を形成する工程を用いて、酸化物半導体膜７６に、高抵抗である領域と、低抵抗である領域を作製することができる。
＜トランジスタの構造および作製方法についての説明＞
以下では、本発明の一態様に係るトランジスタの構造および作製方法について説明する。
＜トランジスタ構造（１）＞
まず、トップゲートセルフアライン型のトランジスタの一例について説明する。
セルフアライン型のトップゲート構造においては、ゲート電極をマスクとしてソース領域およびドレイン領域が自己整合的に形成されるため、ソース領域およびドレイン領域とゲート電極との重なりの面積を大幅に低減することができ、寄生容量の低減に有効である。このような現象はチャネル長が小さいほど顕著であるため、特に微細化したトランジスタにおいては、より有効である。ゲート電極とソース電極またはドレイン電極の間や、ゲート電極と半導体膜の低抵抗である領域との間において、生じうる寄生容量を低減させることによりトランジスタのスイッチング特性を向上させることができる。
図３は、トランジスタの上面図および断面図である。図３（Ａ）は、トランジスタの上面図を示す。図３（Ａ）において、一点鎖線Ａ−Ｂに対応する断面図を図３（Ｂ）に示す。また、図３（Ａ）において、一点鎖線Ｃ−Ｄに対応する断面図を図３（Ｃ）に示す。
なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域における、ソース領域とドレイン領域との距離をいう。すなわち、図３（Ａ）では、チャネル長は、図中に矢印で示したチャネル長１８１である。チャネル幅とは、半導体膜とゲート電極とが重なる領域における、ソース領域とドレイン領域とが平行に向かい合っている長さをいう。すなわち、図３（Ａ）では、チャネル幅は、図中に矢印で示したチャネル幅１８２である。なお、チャネル形成領域とは、上面図において、酸化物半導体膜１０３において、ゲート電極１０５と重なり、かつソース領域とドレイン領域とに挟まれる領域をいう。
図３（Ｂ）において、トランジスタは、基板１０１上の下地絶縁膜１０２と、下地絶縁膜１０２上の絶縁膜１２１と、絶縁膜１２１上の酸化物半導体膜１０３と、酸化物半導体膜１０３上のゲート絶縁膜１０４と、ゲート絶縁膜１０４上のゲート電極１０５と、ゲート電極１０５および酸化物半導体膜１０３および下地絶縁膜１０２の上の絶縁膜１０６と、酸化物半導体膜１０３および絶縁膜１０６上のソース電極１０７ａおよびドレイン電極１０７ｂと、を有する。絶縁膜１２１は過剰酸素を含む絶縁膜である。なお、トランジスタは、下地絶縁膜１０２を有さなくても構わない。
図３（Ｂ）において、領域１５１ａは酸化物半導体膜の一部の領域である。領域１５１ｂ、領域１５１ｃ、領域１５１ｄは絶縁膜の一部の領域であり、酸素ブロック領域である。酸素ブロック領域については、前述の領域５３についての記載を参照する。図３（Ｂ）に示すトランジスタは、酸素ブロック領域である領域１５１ｂ、領域１５１ｃ、領域１５１ｄのいずれか一以上を有する。
まず、酸素ブロック領域である領域１５１ｂ、領域１５１ｃ、領域１５１ｄについて述べる。
領域１５１ｂは、絶縁膜１２１の、絶縁膜１０６と接する領域である。領域１５１ｂは、絶縁膜１２１の絶縁膜１０６と接する面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。なお、図４（Ｂ）に示すように領域１５１ｂが、絶縁膜１２１の側面のみではなく、例えば領域１５１ａと重なる領域に設けられていても構わない。
領域１５１ｃは、図３（Ｂ）および図３（Ｃ）に示すように、ゲート絶縁膜１０４の、絶縁膜１０６と接する領域である。領域１５１ｃは、ゲート絶縁膜１０４の絶縁膜１０６と接する面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。
領域１５１ｄは、図３（Ｂ）に示すように、下地絶縁膜１０２の絶縁膜１０６と接する領域である。領域１５１ｄは、下地絶縁膜１０２の上面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。なお、図４（Ｂ）および図４（Ｃ）に示すように領域１５１ｄは上面のみではなく深さ方向において下地絶縁膜１０２の全体に設けられていても構わない。また、基板１０１にも領域１５１ｄが設けられていても構わない。
トランジスタが領域１５１ｂを有する場合、絶縁膜１２１に含まれる過剰酸素を酸化物半導体膜１０３の酸素欠損を低減するために有効活用することができる。例えば、領域１５１ｂを有さない場合、絶縁膜１２１に含まれる過剰酸素が、絶縁膜１０６を介して外方拡散することで失われてしまう場合がある。また、絶縁膜１２１に含まれる過剰酸素が、ソース電極１０７ａおよびドレイン電極１０７ｂを酸化させる場合がある。
トランジスタが領域１５１ｄを有する場合でも、絶縁膜１２１や下地絶縁膜１０２に含まれる過剰酸素を酸化物半導体膜１０３の酸素欠損を低減するために有効活用することができる。例えば、領域１５１ｄを有さない場合、絶縁膜１２１や下地絶縁膜１０２に含まれる過剰酸素が外方拡散することで失われてしまう場合がある。また、領域１５１ｄを有さない場合、絶縁膜１２１や下地絶縁膜１０２に含まれる過剰酸素が、ソース電極１０７ａおよびドレイン電極１０７ｂを酸化させる場合がある。
トランジスタが領域１５１ｃを有する場合でも、ゲート絶縁膜１０４に含まれる過剰酸素を酸化物半導体膜１０３の酸素欠損を低減するために有効活用することができる。例えば、領域１５１ｃを有さない場合、ゲート絶縁膜１０４に含まれる過剰酸素が外方拡散することで失われてしまう場合がある。また、領域１５１ｃを有さない場合、ゲート絶縁膜１０４に含まれる過剰酸素が、ソース電極１０７ａおよびドレイン電極１０７ｂを酸化させる場合がある。
次に、酸化物半導体膜１０３の一部の領域である領域１５１ａについて述べる。
領域１５１ａは、酸化物半導体膜１０３の、ソース電極１０７ａおよびドレイン電極１０７ｂ、絶縁膜１０６に接する領域である。領域１５１ａは、酸化物半導体膜１０３の上面または側面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。なお、図４に示すように領域１５１ａが、酸化物半導体膜１０３のチャネル形成領域を除いて、深さ方向において酸化物半導体膜１０３の全体に設けられていても構わない。
酸素ブロック領域である領域１５１ｂ、領域１５１ｃ、領域１５１ｄを形成するために不純物を添加する工程において、領域１５１ａにも不純物が添加される。このとき、不純物を添加することにより領域１５１ａを低抵抗化することもできる。
図３（Ｂ）示す領域１２２は、ソース電極１０７ａまたはドレイン電極１０７ｂと接さない領域で、かつゲート電極１０５と重ならない領域である。領域１２２の抵抗が高いとトランジスタのオン電流を下げる要因となってしまう。
酸化物半導体膜１０３の一部の領域である領域１５１ａに不純物を添加することにより、領域１２２の抵抗を下げることができる。これにより、オン電流が高くなり、トランジスタの性能を向上することができる。
なお、低抵抗である領域を形成するための不純物を添加する工程は、酸素ブロック領域である領域１５１ｂ、領域１５１ｃ、領域１５１ｄを形成するための不純物を添加する工程と兼ねることができる。これにより、工程の短縮が可能となり、コスト低減につながる。また工程が簡略化されることにより、歩留まりの向上も期待できる。
以下では、酸化物半導体膜１０３について説明する。
酸化物半導体膜１０３は、インジウムを含む酸化物である。酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体膜１０３は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体膜１０３は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、酸化物が結晶化しやすくなる。酸化物の価電子帯上端のエネルギーは、例えば、亜鉛の原子数比によって制御できる。
ただし、酸化物半導体膜１０３は、インジウムを含む酸化物に限定されない。酸化物半導体膜１０３は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
酸化物半導体膜１０３のチャネル形成領域において、その上下に、第１の酸化物半導体膜および第２の酸化物半導体膜を有してもよい。なお、第２の酸化物半導体膜は、酸化物半導体膜１０３とゲート絶縁膜１０４との間に設けられる。
第１の酸化物半導体膜は、酸化物半導体膜１０３を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体膜である。酸化物半導体膜１０３を構成する酸素以外の元素一種以上、または二種以上から第１の酸化物半導体膜が構成されるため、酸化物半導体膜１０３と第１の酸化物半導体膜との界面において、界面準位が形成されにくい。
第２の酸化物半導体膜は、酸化物半導体膜１０３を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体膜である。酸化物半導体膜１０３を構成する酸素以外の元素一種以上、または二種以上から第２の酸化物半導体膜が構成されるため、酸化物半導体膜１０３と第２の酸化物半導体膜との界面において、界面準位が形成されにくい。
なお、第１の酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体膜１０３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、第２の酸化物半導体膜は、第１の酸化物半導体膜と同種の酸化物を用いても構わない。
ここで、第１の酸化物半導体膜と酸化物半導体膜１０３との間には、第１の酸化物半導体膜と酸化物半導体膜１０３との混合領域を有する場合がある。また、酸化物半導体膜１０３と第２の酸化物半導体膜との間には、酸化物半導体膜１０３と第２の酸化物半導体膜との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、第１の酸化物半導体膜、酸化物半導体膜１０３および第２の酸化物半導体膜の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
また酸化物半導体膜１０３は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体膜１０３のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。また、第２の酸化物半導体膜のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。
また、第１の酸化物半導体膜は、エネルギーギャップが大きい酸化物を用いる。例えば、第１の酸化物半導体膜のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。
また、第２の酸化物半導体膜は、エネルギーギャップが大きい酸化物を用いる。第２の酸化物半導体膜のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。ただし、第１の酸化物半導体膜および第２の酸化物半導体膜は、酸化物半導体膜１０３よりもエネルギーギャップが大きい酸化物とする。
酸化物半導体膜１０３は、第１の酸化物半導体膜よりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜１０３として、第１の酸化物半導体膜よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
また、酸化物半導体膜１０３として、第２の酸化物半導体膜よりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜１０３として、第２の酸化物半導体膜よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．５ｅＶ以下大きい酸化物を用いる。
このとき、ゲート電極１０５に電界を印加すると、第１の酸化物半導体膜、酸化物半導体膜１０３、第２の酸化物半導体膜のうち、電子親和力の大きい酸化物半導体膜１０３に主として電流が流れる。
また、トランジスタのオン電流のためには、第２の酸化物半導体膜の厚さは小さいほど好ましい。例えば、第２の酸化物半導体膜は、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、第２の酸化物半導体膜は、主として電流が流れる酸化物半導体膜１０３へ、ゲート絶縁膜１０４を構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、第２の酸化物半導体膜は、ある程度の厚さを有することが好ましい。例えば、第２の酸化物半導体膜の厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
また、信頼性を高めるためには、第１の酸化物半導体膜は厚く、酸化物半導体膜１０３は薄く、第２の酸化物半導体膜は薄く設けられることが好ましい。具体的には、第１の酸化物半導体膜の厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。第１の酸化物半導体膜の厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、下地絶縁膜１０２と第１の酸化物半導体膜との界面から主として電流が流れる酸化物半導体膜１０３までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、第１の酸化物半導体膜の厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。また、酸化物半導体膜１０３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上８０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
例えば、第１の酸化物半導体膜の厚さは酸化物半導体膜１０３の厚さより厚く、酸化物半導体膜１０３の厚さは第２の酸化物半導体膜の厚さより厚くすればよい。
また、絶縁膜１２１を島状に形成する場合には、第１の酸化物半導体膜の厚さと絶縁膜１２１の厚さの和を、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることにより、下地絶縁膜１０２と絶縁膜１２１との界面から、主として電流が流れる酸化物半導体膜１０３までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。つまり絶縁膜１２１を厚く設けることにより、第１の酸化物半導体膜を薄くすることができる。第１の酸化物半導体膜を薄くすることにより、第１の酸化物半導体膜への過剰酸素の供給量を少なくすることができ、また主として電流が流れる酸化物半導体膜１０３へ供給できる酸素量が相対的に増えるため、更なる特性の向上が期待される。
以下では、酸化物半導体膜１０３中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体膜１０３中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体膜１０３のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体膜１０３中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体膜１０３中にシリコンが含まれることでキャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体膜１０３と第１の酸化物半導体膜との間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体膜１０３と第２の酸化物半導体膜との間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体膜１０３中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜１０３の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０３中で窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜１０３の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０３の水素濃度を低減するために、第１の酸化物半導体膜の水素濃度を低減すると好ましい。第１の酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０３の窒素濃度を低減するために、第１の酸化物半導体膜の窒素濃度を低減すると好ましい。第１の酸化物半導体膜の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０３の水素濃度を低減するために、第２の酸化物半導体膜の水素濃度を低減すると好ましい。第２の酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０３の窒素濃度を低減するために、第２の酸化物半導体膜の窒素濃度を低減すると好ましい。第２の酸化物半導体膜の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
図３に示す下地絶縁膜１０２は、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を用いればよい。下地絶縁膜１０２は、例えば、厚さを２０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以上１０００ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。
または下地絶縁膜１０２に窒化シリコン膜を用いてもよい。または酸化アルミニウム膜を用いてもよい。酸素透過性の低い窒化シリコン膜や酸化アルミニウム膜を用いることにより、絶縁膜１２１から下地絶縁膜１０２へ酸素が拡散するのを防ぐことができる。
絶縁膜１２１は、過剰酸素を含む絶縁膜である。絶縁膜１２１は、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を単層で、または積層で用いればよい。また、下地絶縁膜１０２は、例えば、厚さを２０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以上１０００ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。
または、例えば絶縁膜１２１の１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とすればよい。この場合、酸化シリコン膜は酸化窒化シリコン膜でもよい。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、過剰酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。酸素透過性の低い窒化シリコン膜を用いることにより、絶縁膜１２１から下地絶縁膜１０２へ酸素が拡散するのを防ぐことができる。
または、例えば絶縁膜１２１の１層目を酸化アルミニウムとし、２層目を酸化シリコン膜とすればよい。酸素透過性の低い酸化アルミニウム膜を用いることにより、絶縁膜１２１から下地絶縁膜１０２へ酸素が拡散するのを防ぐことができる。
また、例えば、下地絶縁膜１０２を窒化シリコン膜とし、絶縁膜１２１を酸化シリコン膜としてもよい。なお、酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。水素、アンモニアの放出量は、ＴＤＳにて測定することができる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
または、例えば、下地絶縁膜１０２を窒化シリコン膜とし、絶縁膜１２１を第１の酸化シリコン膜と第２の酸化シリコン膜の積層膜とすればよい。この場合、第１の酸化シリコン膜または／および第２の酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。第１の酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。第２の酸化シリコン膜は、過剰酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
ゲート絶縁膜１０４は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。また、ゲート絶縁膜１０４は、過剰酸素を含む絶縁膜を用いると好ましい。ゲート絶縁膜１０４は、例えば、厚さ（または等価酸化膜厚）を１ｎｍ以上５００ｎｍ以下、好ましくは３ｎｍ以上３００ｎｍ以下、さらに好ましくは５ｎｍ以上１００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とする。
ゲート絶縁膜１０４は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とした積層膜とすればよい。なお、酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的にはＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。酸化シリコン膜は、過剰酸素を含む酸化シリコン膜を用いると好ましい。窒化シリコン膜は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳにて測定することができる。
なお、例えば、酸化シリコンと酸化ハフニウムの積層のように、ゲート絶縁膜１０４の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極１０５の電位をソース電極１０７ａやドレイン電極１０７ｂの電位より高い状態を、１秒以上、代表的には１分以上維持することで、酸化物半導体膜１０３からゲート電極１０５に向かって電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
このように電子捕獲準位に必要な量の電子を捕獲させた半導体装置は、しきい値電圧がプラス側にシフトする。ゲート電極１０５の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は、半導体装置の作製過程におこなえばよい。
例えば、半導体装置のソース電極１０７ａあるいはドレイン電極１０７ｂに接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
簡略化した断面図を用いて、ゲート絶縁膜１０４を電子捕獲層としても利用した場合の例を示す。
図５（Ａ）は、半導体膜９０１と電子捕獲層９０２とゲート電極９０３とを有する半導体装置である。電子捕獲層９０２は、図３などのゲート絶縁膜１０４に対応している。ゲート電極９０３は、図３などのゲート電極１０５に対応している。
ここで、電子捕獲層９０２は、内部に電子を捕獲する準位（電子捕獲準位）を有する。あるいは、電子捕獲層９０２は、なんらかの手段や処理によって、既に内部に電子が捕獲されている層である。あるいは、電子捕獲層９０２は、なんらかの手段や処理によって、いずれ、内部に電子が捕獲される可能性がある層である。なお、同じ構成元素で構成されていても、形成方法・形成条件の違いにより、そのような準位が形成されないこともある。
例えば、図５（Ｂ）に示されるような、第１の絶縁膜９０２ａと第２の絶縁膜９０２ｂの積層体でもよいし、図５（Ｃ）に示されるような、第１の絶縁膜９０２ａ、第２の絶縁膜９０２ｂと第３の絶縁膜９０２ｃの積層体、あるいは、さらに多層の絶縁膜の積層体でもよい。
ここで、第１乃至第３の絶縁膜の構成元素はすべてあるいは一部同じであってもよい。また、第１乃至第３の絶縁膜の形成方法（あるいは形成条件）はすべてあるいは一部が異なっていてもよい。
例えば、スパッタリング法で形成された絶縁膜を第２の絶縁膜９０２ｂとし、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成された絶縁膜を第１の絶縁膜９０２ａとしてもよく、図５（Ｃ）の場合には、第３の絶縁膜９０２ｃも第１の絶縁膜９０２ａと同様としてもよい。ただし、本発明の実施形態の一態様はこれに限定されず、ＣＶＤ法やＡＬＤ法で形成された絶縁膜を第２の絶縁膜９０２ｂとし、スパッタリング法で形成された絶縁膜を第１の絶縁膜９０２ａとしてもよい。
ここで、ＣＶＤ法で形成された絶縁膜は、通常のゲート絶縁膜としての機能を有することができる。したがって、ゲートとドレイン間、または、ゲートとソース間の漏れ電流を低減することができる。一方、スパッタリング法で形成された絶縁膜は、電子捕獲準位が多いため、トランジスタのしきい値電圧をより大きく変化させることが出来る。そのため、このような構成とすることにより、リーク電流が小さく、かつ、しきい値電圧も十分に制御された構成とすることが出来る。
また、半導体膜９０１の形成方法と、半導体膜９０１と接する第１の絶縁膜９０２ａとは、連続的に製造しやすくなるため、同じ製造方法を用いてもよい。たとえば、半導体膜９０１をスパッタリング法で形成した場合、第１の絶縁膜９０２ａもスパッタリング法で形成し、第２の絶縁膜９０２ｂは、ＣＶＤ法やＡＬＤ法で形成してもよい。図５（Ｃ）の場合には、第３の絶縁膜９０２ｃもスパッタリング法で形成してもよい。同様に、半導体膜９０１をＣＶＤ法で形成した場合、第１の絶縁膜９０２ａもＣＶＤ法で形成し、第２の絶縁膜９０２ｂは、スパッタリング法で形成してもよい。図５（Ｃ）の場合には、第３の絶縁膜９０２ｃもＣＶＤ法で形成してもよい。このような構成とすることにより、リーク電流が小さく、かつ、しきい値電圧も十分に制御された構成とし、さらに、製造しやすくすることが出来る。ただし、本発明の実施形態の一態様は、これらに限定されない。
なお、ＣＶＤ法としても、様々な方法を用いることが出来る。熱ＣＶＤ法、光ＣＶＤ法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ＬＰＣＶＤ法などの方法を用いることが出来る。よって、ある絶縁膜と別の絶縁膜とにおいて、異なるＣＶＤ法を用いて、絶縁膜を形成してもよい。
図５（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図６（Ａ）に示す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図６（Ａ）では、ゲート電極９０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）と同じである。
なお、図５（Ｃ）のように、電子捕獲層９０２に、第２の絶縁膜９０２ｂより電子親和力の小さな第３の絶縁膜９０２ｃを設けることは第２の絶縁膜９０２ｂの内部、あるいは、他の絶縁膜との界面にある電子捕獲準位に捕獲された電子を保持する上で効果的である。
この場合には、第２の絶縁膜９０２ｂが薄くても、第３の絶縁膜９０２ｃが物理的に十分に厚ければ、電子捕獲準位９０４に捕獲された電子を保持できる。
第２の絶縁膜９０２ｂは電子捕獲準位９０４がより多くなるような形成方法（あるいは形成条件）で形成されるが、そのため、第１の絶縁膜９０２ａと第２の絶縁膜９０２ｂの界面、第２の絶縁膜９０２ｂと第３の絶縁膜９０２ｃの界面にも多くの電子捕獲準位が形成される。
そして、ゲート電極９０３の電位および温度を上記に示したものとすると、半導体膜９０１から電子９０５が、ゲート電極９０３に向かって移動し、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導、熱的な励起、あるいはそれらの組み合わせによって、電子捕獲層９０２に進入し、その一部が電子捕獲準位９０４に捕獲され、電子捕獲層９０２は負に帯電する（図６（Ｂ）参照）。
このように電子捕獲層９０２が電子を捕獲すると、図７に示すように半導体装置のしきい値が増加する。特に、半導体膜９０１が、バンドギャップが大きな材料（ワイドバンドギャップ半導体）であると、ゲート電極９０３の電位をソース電極の電位と同じとしたときのソースドレイン間の電流（Ｉｃｕｔ電流）を大幅に低下させることができる。
例えば、バンドギャップ３．２電子ボルトのＩｎ−Ｇａ−Ｚｎ系酸化物であれば、Ｉｃｕｔ電流密度（チャネル幅１μｍあたりの電流値）は１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、代表的には、１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下とできる。
図７（Ａ）は電子捕獲層９０２での電子の捕獲をおこなう前と、電子の捕獲をおこなった後での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ）のゲート電極９０３の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極とゲート電極９０３の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測定できないが、その他の方法で測定した値、サブスレショールド値等をもとに推定できる。
最初、曲線９０６で示すように、半導体装置のしきい値はＶｔｈ１であったが、電子の捕獲をおこなった後では、曲線９０７で示すようにしきい値が増加し（プラス方向に移動し）、Ｖｔｈ２となる。また、この結果、Ｖｇ＝０での電流密度は、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、例えば、１ｚＡ／μｍ以上１ｙＡ／μｍ以下となる。
例えば、図７（Ｂ）のように、容量素子９０９に蓄積される電荷をトランジスタ９０８で制御する回路を考える。ここで、容量素子９０９の電極間のリーク電流は無視する。容量素子９０９の容量が１ｆＦであり、容量素子９０９のトランジスタ９０８側の電位が＋１Ｖ、Ｖｄの電位が０Ｖであるとする。
トランジスタ９０８のＩｄ−Ｖｇ特性が図７（Ａ）中の曲線９０６で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔ電流密度は約１ｆＡであり、トランジスタ９０８のこのときの抵抗は約１×１０１５Ωである。したがって、トランジスタ９０８と容量素子９０９よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子９０９に蓄積されていた電荷の多くが失われてしまうことを意味する。
トランジスタ９０８のＩｄ−Ｖｇ特性が図７（Ａ）中の曲線９０７で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔ電流密度は約１ｙＡであり、トランジスタ９０８のこのときの抵抗は約１×１０２４Ωである。したがって、トランジスタ９０８と容量素子９０９よりなる回路の時定数は約１×１０９秒（＝約３１年）である。すなわち、１０年経過後でも、容量素子９０９に蓄積されていた電荷の１／３は残っていることを意味する。
このように、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を印加しなくても、１０年間の電荷の保持が可能である。
電子捕獲層９０２は各種の材料を用いることができる。例えば、酸化ハフニウム（酸素、ハフニウム）、酸化アルミニウム（酸素、アルミニウム）、酸化タンタル（酸素、タンタル）、アルミニウムシリケート（酸素、シリコン、アルミニウム）などを一種以上含む絶縁膜を用いることができる。さらに、窒素、シリコン、水素、ハロゲンなどの元素を含んでいる場合もある。また、多層体とする場合には、これらの元素を有する層の上側、下側、両側、または、挟まれた層の真ん中に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、などを有する層を配置して、多層体の電子捕獲層９０２を構成すればよい。
なお、半導体膜９０１は、真性または実質的に真性な酸化物半導体のように、ホールの有効質量が極めて大きい、あるいは、ホールが実質的に局在化している材料を用いることが有効である。この場合には、半導体膜９０１から電子捕獲層９０２へのホールの注入がなく、したがって、電子捕獲準位９０４に捕獲された電子がホールと結合して消滅することもない。そのため、電荷の保持特性を向上させることが出来る。
ゲート電極１０５は、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルまたはタングステンを含む導電膜を、単層で、または積層で用いればよい。
絶縁膜１０６は、例えば、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタル、窒化シリコン、窒化酸化シリコン、酸化アルミニウムを含む絶縁膜を、単層で、または積層で用いればよい。絶縁膜１０６は、例えば、厚さを２０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以上１０００ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。
例えば、絶縁膜１０６は、第１層を酸化アルミニウムとし、第２層を酸化シリコンとした積層膜を用いてもよい。または、絶縁膜１０６は、第１層を窒化シリコンとし、第２層を酸化シリコンとした積層膜を用いてもよい。または、第１層に窒化酸化シリコンを用いた積層膜としてもよい。酸素透過性の低い酸化アルミニウムや窒化シリコンおよび窒化酸化シリコンを第１層に用いることにより、絶縁膜１２１から酸素が拡散するのを防ぐことができる。
ソース電極１０７ａおよびドレイン電極１０７ｂは、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルまたはタングステンを含む導電膜を、単層で、または積層で用いればよい。
基板１０１に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
また、基板１０１として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１０１に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
＜トランジスタ構造（１）の作製方法＞
以下では、トランジスタ構造（１）の作製方法の一例について説明する。
図８乃至図１０には、図３（Ｂ）および図３（Ｃ）のトランジスタの作製方法を示す断面図を示す。
まず、基板１０１を準備する。
次に、下地絶縁膜１０２を成膜する。下地絶縁膜１０２は、下地絶縁膜１０２として示した絶縁膜から選択して成膜すればよい。下地絶縁膜１０２は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
基板１０１としてシリコンウェハを用いた場合、下地絶縁膜１０２は、熱酸化法によって形成してもよい。
次に、絶縁膜１３５を成膜する。絶縁膜１３５は、過剰酸素を含む絶縁膜である。絶縁膜１３５は、絶縁膜１２１として示した絶縁膜から選択して成膜すればよい。絶縁膜１３５は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、絶縁膜１３５の表面を平坦化するために、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行ってもよい。ＣＭＰ処理を行うことで、下地絶縁膜１０２の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、酸化物半導体膜１０３の結晶性が高くなる場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
次に、絶縁膜１３５に酸素を添加することにより、過剰酸素を含む絶縁膜を形成する。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ以下とし、５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下の濃度で行えばよい。
次に、酸化物半導体膜１３６を成膜する（図８（Ａ）参照。）。酸化物半導体膜１３６は、それぞれ酸化物半導体膜１０３として示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜１３６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。
次に、酸化物半導体膜１３６上にレジストマスク１３１となる層を成膜する。なお、酸化物半導体膜１３６を一辺が１００ｎｍ以下に微細加工する場合、酸化物半導体膜１３６とレジストマスク１３１となる層の間にハードマスクを設けてもよい。
なお、ハードマスクは、酸化物半導体膜１３６と選択的エッチングが可能な層である。ハードマスクとして、例えば、タングステン、モリブデン、チタンまたはタンタルを含む、単体、窒化物または合金を単層で、または積層で用いればよい。または、ハードマスクとして、酸化シリコン、酸化窒化シリコンまたは窒化シリコンを含む絶縁膜を、単層で、または積層で用いればよい。
なお、ハードマスク上にレジストマスク１３１となる層を形成した場合に限定されない。例えば、ハードマスクとレジストマスク１３１となる層との密着性を向上させるために、ハードマスク上に有機物からなるコート層などを形成してもよい。
レジストマスク１３１となる層は、感光性を有する有機物層または無機物層を用いればよい。レジストマスク１３１となる層は、スピンコート法などを用いて成膜すればよい。
次に、フォトマスクを用いて、レジストマスク１３１となる層に光を照射する。当該光としては、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、レジストマスク１３１となる層に照射する光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。また、特に微細な加工が要求されない場合、レジストマスク１３１となる層に照射する光として、高圧水銀灯のｇ線またはｉ線などを用いてもよい。
次に、基板１０１を現像液に浸して、レジストマスク１３１となる層の露光された領域を、除去または残存させてレジストマスク１３１を形成する（図８（Ｂ）参照）。
次に、レジストマスク１３１を用いて酸化物半導体膜１３６の一部をエッチングし、島状の酸化物半導体膜１０３を形成する。更にレジストマスク１３１を用いて絶縁膜１３５の一部をエッチングし、島状の絶縁膜１２１を形成する（図８（Ｃ）参照）。
なお、図８では絶縁膜１２１は島状に形成しているが、必ずしも島状に形成される必要はなく、凸部を有する形状であってもよい。
酸化物半導体膜１３６の一部をエッチングする方法としては、ドライエッチング処理を用いると好ましい。当該ドライエッチング処理は、例えば、メタンおよび希ガスを含む雰囲気で行えばよい。また、絶縁膜１２１の一部をエッチングする方法としては、例えば三フッ化メタンおよび希ガスを含む雰囲気で行えばよい。
また、ここではレジストマスク１３１を用いて酸化物半導体膜１３６および絶縁膜１３５をエッチングしたが、酸化物半導体膜１３６と絶縁膜１３５を異なるレジストマスクでエッチングしても構わない。また、図３（Ｂ）に示す断面図では、絶縁膜１２１と酸化物半導体膜１０３は、ほぼ同じ幅で記載してあるが、例えば図１９（Ａ）に示すように、絶縁膜１２１の幅が酸化物半導体膜１０３の幅より大きくても構わない。または図１９（Ｂ）に示すように小さくても構わない。なお、図１９（Ｂ）に示す断面では絶縁膜１２１を酸化物半導体膜１０３で覆うことができるため、絶縁膜１０６を介して酸素が絶縁膜１２１から拡散することを防ぐことができる。
次に、レジストマスク１３１を除去する。レジストマスク１３１の除去は、プラズマ処理、薬液処理などで行えばよい。好ましくはプラズマアッシングによって除去する。
次に、ゲート絶縁膜１０４を成膜する。またゲート絶縁膜１０４に続いてゲート電極１０５となる導電膜を成膜する（図８（Ｄ）参照）。
ゲート絶縁膜１０４は、ゲート絶縁膜１０４として示した絶縁膜から選択して成膜すればよい。ゲート絶縁膜１０４は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。ゲート電極１０５となる導電膜は、ゲート電極１０５として示した導電膜から選択して成膜すればよい。導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、フォトリソグラフィ法などにより、導電膜を加工し、ゲート電極１０５を形成する。次にゲート電極をマスクとして、ゲート絶縁膜１０４の一部をエッチングする（図９（Ａ）参照。）。
次に、ゲート電極１０５をマスクとして、ゲート絶縁膜１０４、酸化物半導体膜１０３、絶縁膜１２１、および下地絶縁膜１０２に不純物を添加し、領域１５１ａ、領域１５１ｂ、領域１５１ｃ、領域１５１ｄを形成する（図９（Ｂ）参照）。不純物を添加して領域１５１ａ、領域１５１ｂ、領域１５１ｃ、領域１５１ｄを形成する方法は、絶縁膜５２に不純物を添加して領域５３を形成する方法についての記載を参照する。ここで、領域５３を形成する方法で記載した不純物は、金属を高抵抗化させる要因となりにくい。つまり、前述の不純物は、ゲート電極１０５をマスクとして不純物を添加し、領域１５１ａ乃至領域１５１ｄを形成した場合に、例えばゲート電極１０５を高抵抗化させる要因となりにくい。領域１５１ｂ、領域１５１ｃ、領域１５１ｄは酸素ブロック領域である。また、領域１５１ａは、酸化物半導体膜１０３の一部に不純物が添加された領域である。
酸素ブロック領域である領域１５１ｂ、領域１５１ｃ、領域１５１ｄを形成することにより、絶縁膜１２１の過剰酸素の外方拡散を抑え、酸化物半導体膜１０３に効率よく酸素を供給することが可能となる。
また、酸化物半導体膜１０３の一部の領域である領域１５１ａに不純物を添加することにより、ソース電極１０７ａまたはドレイン電極１０７ｂと酸化物半導体膜１０３の接する領域から、チャネル形成領域までの領域の抵抗を下げることができる。これにより、オン電流が高くなり、トランジスタの性能を向上することができる。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第２の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第２の加熱処理は減圧状態で行ってもよい。または、第２の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第２の加熱処理によって、酸化物半導体膜１０３に不純物が添加された領域である領域１５１ａの抵抗を下げることができる場合もある。また、酸化物半導体膜１０３に絶縁膜１２１から過剰酸素を移動させることができる。したがって、酸化物半導体膜１０３の酸素欠損を低減することができる。また、酸化物半導体膜１０３の結晶性を高めることや、水素や水などの不純物を除去することなどができる。なお、第２の加熱処理を行うことで、第１の加熱処理を行わなくてもよい場合がある。
次に、絶縁膜１０６を成膜する（図９（Ｃ）参照）。絶縁膜１０６は、絶縁膜１０６として示した絶縁膜から選択して成膜すればよい。絶縁膜１０６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、絶縁膜１０６に開口部を設ける（図１０（Ａ）参照）。絶縁膜１０６の一部をエッチングする方法としては、例えばドライエッチングなどを用いることができる。
次に、絶縁膜１０６の表面および開口部にソース電極１０７ａおよびドレイン電極１０７ｂとなる導電膜１０７を成膜する（図１０（Ｂ）参照）。導電膜１０７は、ソース電極１０７ａおよびドレイン電極１０７ｂとして示した導電膜から選択して成膜すればよい。導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、フォトリソグラフィ法などにより、導電膜を加工し、ソース電極１０７ａおよびドレイン電極１０７ｂを形成する（図１０（Ｃ）参照）。
次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、第１の加熱処理および第２の加熱処理で示した条件から選択して行うか、第１の加熱処理および第２の加熱処理よりも低温で行えばよい。第３の加熱処理を行うことで、第１の加熱処理および第２の加熱処理を行わなくてもよい場合がある。
以上のようにして、図３に示したトランジスタを作製することができる。
＜トランジスタ構造（２）＞
次に、トランジスタ構造（１）とはゲート絶縁膜の形状が異なるトップゲートセルフアライン型のトランジスタの一例について説明する。
図１１は、トランジスタの上面図および断面図である。図１１（Ａ）は、トランジスタの上面図を示す。図１１（Ａ）において、一点鎖線Ａ−Ｂに対応する断面図を図１１（Ｂ）に示す。また、図１１（Ａ）において、一点鎖線Ｃ−Ｄに対応する断面図を図１１（Ｃ）に示す。
図１１（Ｂ）において、トランジスタは、基板２０１上の下地絶縁膜２０２と、下地絶縁膜２０２上の絶縁膜２２１と、絶縁膜２２１上の酸化物半導体膜２０３と、酸化物半導体膜２０３上のゲート絶縁膜２０４と、ゲート絶縁膜２０４上のゲート電極２０５と、ゲート電極２０５およびゲート絶縁膜２０４の上の絶縁膜２０６と、酸化物半導体膜２０３および絶縁膜２０６上のソース電極２０７ａおよびドレイン電極２０７ｂと、を有する。絶縁膜２２１は過剰酸素を含む絶縁膜である。なお、トランジスタは、下地絶縁膜２０２を有さなくても構わない。
図３に示したトランジスタと図１１に示すトランジスタは、ゲート絶縁膜の形状が異なるのみであるため、特に断りのない場合、図３についての記載を参照する。
例えば、基板２０１は基板１０１についての記載を参照する。下地絶縁膜２０２は下地絶縁膜１０２についての記載を参照する。絶縁膜２２１は絶縁膜１２１についての記載を参照する。酸化物半導体膜２０３は酸化物半導体膜１０３についての記載を参照する。ゲート絶縁膜２０４はゲート絶縁膜１０４についての記載を参照する。ゲート電極２０５はゲート電極１０５についての記載を参照する。絶縁膜２０６は絶縁膜１０６についての記載を参照する。ソース電極２０７ａおよびドレイン電極２０７ｂは、ソース電極１０７ａおよびドレイン電極１０７ｂについての記載を参照する。
図１１（Ｂ）において、領域２５１ａは、酸化物半導体膜の一部の領域である。領域２５１ｂ、領域２５１ｃ、領域２５１ｄ、領域２５１ｅは絶縁膜の一部の領域であり、酸素ブロック領域である。酸素ブロック領域については、前述の領域５３についての記載を参照する。図１１（Ｂ）に示すトランジスタは、酸素ブロック領域である領域２５１ｂ、領域２５１ｃ、領域２５１ｄ、領域２５１ｅのいずれか一以上を有する。
まず、酸素ブロック領域である領域２５１ｂ、領域２５１ｃ、領域２５１ｄ、領域２５１ｅについて述べる。
領域２５１ｂは、絶縁膜２２１の、ゲート絶縁膜２０４と接する領域である。領域２５１ｂは、絶縁膜２２１の、ゲート絶縁膜２０４と接する面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。
領域２５１ｃは、図１１（Ｂ）および図１１（Ｃ）に示すように、ゲート絶縁膜２０４に設けられた領域である。領域２５１ｃは、ゲート絶縁膜２０４の、ゲート電極の下部に位置する。図１１（Ａ）に、ゲート電極２０５のソース電極２０７ａに面した端部２１７ａ、およびドレイン電極２０７ｂに面した端部２１７ｂを示す。領域２５１ｃは、端部２１７ａまたは端部２１７ｂからの距離が１ｎｍ以上２μｍ以下、好ましくは５ｎｍ以上１μｍ以下、さらに好ましくは１０ｎｍ以上５００ｎｍ以下の領域に設けられる。
領域２５１ｄは、図１１（Ｂ）に示すように、下地絶縁膜２０２の、ゲート絶縁膜２０４と接する領域である。領域２５１ｄは、下地絶縁膜２０２のゲート絶縁膜２０４と接する面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。
領域２５１ｅは、ゲート絶縁膜２０４の絶縁膜２０６と接する領域である。領域２５１ｅは、図１１（Ｂ）に示すように、ゲート絶縁膜の深さ方向の全体に形成される領域である。
トランジスタが領域２５１ｂを有する場合、絶縁膜２２１に含まれる過剰酸素を酸化物半導体膜２０３の酸素欠損を低減するために有効活用することができる。例えば、領域２５１ｂを有さない場合、絶縁膜２２１に含まれる過剰酸素が外方拡散することで失われてしまう場合がある。また、絶縁膜２２１に含まれる過剰酸素が、ソース電極２０７ａおよびドレイン電極２０７ｂを酸化させる場合がある。
トランジスタが領域２５１ｄを有する場合でも、絶縁膜２２１や下地絶縁膜２０２に含まれる過剰酸素を酸化物半導体膜２０３の酸素欠損を低減するために有効活用することができる。例えば、領域２５１ｄを有さない場合、絶縁膜２２１や下地絶縁膜２０２に含まれる過剰酸素が外方拡散することで失われてしまう場合がある。また、領域２５１ｄを有さない場合、絶縁膜２２１や下地絶縁膜２０２に含まれる過剰酸素が、ソース電極２０７ａおよびドレイン電極２０７ｂを酸化させる場合がある。
トランジスタが領域２５１ｃを有する場合でも、ゲート絶縁膜２０４に含まれる過剰酸素を酸化物半導体膜２０３の酸素欠損を低減するために有効活用することができる。例えば、領域２５１ｃを有さない場合、ゲート絶縁膜２０４に含まれる過剰酸素が、外方拡散することで失われてしまう場合がある。また、ゲート絶縁膜２０４に含まれる過剰酸素が、ソース電極２０７ａおよびドレイン電極２０７ｂを酸化させる場合がある。
トランジスタが領域２５１ｅを有する場合でも、絶縁膜２２１、下地絶縁膜２０２またはゲート絶縁膜２０４に含まれる過剰酸素を酸化物半導体膜２０３の酸素欠損を低減するために有効活用することができる。例えば、領域２５１ｅを有さない場合、絶縁膜２２１、下地絶縁膜２０２またはゲート絶縁膜２０４に含まれる過剰酸素が、外方拡散することで失われてしまう場合がある。また、絶縁膜２２１、下地絶縁膜２０２またはゲート絶縁膜２０４に含まれる過剰酸素が、ソース電極２０７ａおよびドレイン電極２０７ｂを酸化させる場合がある。
次に、酸化物半導体膜２０３の一部の領域である領域２５１ａについて述べる。
領域２５１ａは、酸化物半導体膜２０３の、ソース電極２０７ａおよびドレイン電極２０７ｂ、ゲート絶縁膜２０４に接する領域である。領域２５１ａは、酸化物半導体膜２０３の上面または側面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。
酸素ブロック領域である領域２５１ｂ、領域２５１ｃ、領域２５１ｄ、領域２５１ｅを形成するために不純物を添加する工程において、領域２５１ａにも不純物が添加される。このとき、不純物を添加することにより領域２５１ａを低抵抗化することもできる。
図１１（Ｂ）示す領域２２２は、ソース電極２０７ａまたはドレイン電極２０７ｂと接さない領域で、かつゲート電極２０５と重ならない領域である。領域２２２の抵抗が高いとトランジスタのオン電流を下げる要因となってしまう。
酸化物半導体膜２０３の一部の領域である領域２５１ａに不純物を添加することにより、領域２２２の抵抗を下げることができる。これにより、オン電流が高くなり、トランジスタの性能を向上することができる。
なお、低抵抗である領域を形成するための不純物を添加する工程は、酸素ブロック領域である領域２５１ｂ、領域２５１ｃ、領域２５１ｄ、領域２５１ｅを形成するための不純物を添加する工程と兼ねることができる。これにより、工程の短縮が可能となり、コスト低減につながる。また工程が簡略化されることにより、歩留まりの向上も期待できる。
＜トランジスタ構造（２）の作製方法＞
以下では、トランジスタ構造（２）の作製方法の一例について説明する。
図１２乃至図１４には、図１１（Ｂ）および図１１（Ｃ）のトランジスタの作製方法を示す断面図を示す。
まず、基板２０１を準備する。
次に、下地絶縁膜２０２を成膜する。下地絶縁膜２０２は、下地絶縁膜１０２の成膜方法についての記載を参照する。
次に、絶縁膜２３５を成膜する。絶縁膜２３５は、過剰酸素を含む絶縁膜である。絶縁膜２３５は、絶縁膜１３５の成膜方法についての記載を参照する。
次に、絶縁膜２３５に酸素を添加することにより、過剰酸素を含む絶縁膜を形成する。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ以下とし、５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下の濃度で行えばよい。
次に、酸化物半導体膜２３６を成膜する（図１２（Ａ）参照。）。酸化物半導体膜２３６は、それぞれ酸化物半導体膜１０３として示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜２３６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。
次に、酸化物半導体膜２３６および絶縁膜２３５の一部をエッチングし、酸化物半導体膜２０３および絶縁膜２２１を形成する。（図１２（Ｂ）参照）。酸化物半導体膜２０３および絶縁膜２２１を形成する方法については、図８の酸化物半導体膜１０３および絶縁膜１２１を形成する方法を参照すればよい。
なお、図１２では絶縁膜２２１は島状に形成しているが、島状に形成される必要はなく、凸部を有する形状であってもよい。
次に、ゲート絶縁膜２０４を成膜する。またゲート絶縁膜２０４に続いてゲート電極２０５となる導電膜を成膜する（図１２（Ｃ）参照）。
ゲート絶縁膜２０４はゲート絶縁膜１０４の成膜方法についての記載を参照する。ゲート電極２０５はゲート電極１０５の成膜方法についての記載を参照する。
次に、フォトリソグラフィ法などにより、導電膜を加工し、ゲート電極２０５を形成する（図１３（Ａ）参照）。なお、トランジスタ構造（１）とは異なり、ゲート絶縁膜２０４は残存させる。
次に、ゲート電極２０５をマスクとして、ゲート絶縁膜２０４、酸化物半導体膜２０３、絶縁膜２２１、および下地絶縁膜２０２に不純物を添加し、領域２５１ａ、領域２５１ｂ、領域２５１ｃ、領域２５１ｄ、領域２５１ｅを形成する（図１３（Ｂ）参照）。不純物を添加して領域２５１ａ、領域２５１ｂ、領域２５１ｃ、領域２５１ｄ、領域２５１ｅを形成する方法は、絶縁膜５２に不純物を添加して領域５３を形成する方法についての記載を参照する。領域２５１ｂ、領域２５１ｃ、領域２５１ｄ、領域２５１ｅは酸素ブロック領域である。また、２５１ａは、酸化物半導体膜２０３の一部に不純物が添加された領域である。なお、イオンドーピング法やイオン注入法を用いて不純物を添加する場合、領域２５１ａ、領域２５１ｂ、領域２５１ｄについてはゲート絶縁膜２０４を介して不純物が添加される。よって、ゲート絶縁膜２０４の厚さに応じて、加速電圧を高くすると好ましい。例えば、ゲート絶縁膜２０４の厚さが２０ｎｍの場合、イオンドーピング法またはイオン注入法における加速電圧は、０．５ｋＶ以上１００ｋＶ以下、好ましくは１ｋＶ以上５０ｋＶ以下、さらに好ましくは５ｋＶ以上５０ｋＶ以下とする。
酸素ブロック領域である領域２５１ｂ、領域２５１ｃ、領域２５１ｄ、領域２５１ｅを形成することにより、絶縁膜１２１の過剰酸素の外方拡散を抑え、酸化物半導体膜１０３に効率よく酸素を供給することが可能となる。
また、酸化物半導体膜１０３の一部の領域である領域２５１ａに不純物を添加することにより、ソース電極１０７ａまたはドレイン電極１０７ｂと酸化物半導体膜１０３の接する領域から、チャネル形成領域までの領域の抵抗を下げることができる。これにより、オン電流が高くなり、トランジスタの性能を向上することができる。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第２の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第２の加熱処理は減圧状態で行ってもよい。または、第２の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第２の加熱処理によって、酸化物半導体膜２０３に不純物が添加された領域である領域２５１ａの抵抗を下げることができる場合もある。また、酸化物半導体膜２０３に絶縁膜２２１から過剰酸素が移動させることができる。したがって、酸化物半導体膜２０３の酸素欠損を低減することができる。また、酸化物半導体膜２０３の結晶性を高めることや、水素や水などの不純物を除去することなどができる。なお、第２の加熱処理を行うことで、第１の加熱処理を行わなくてもよい場合がある。
次に、絶縁膜２０６を成膜する（図１３（Ｃ）参照）。絶縁膜２０６については、絶縁膜１０６の記載を参照する。
次に、絶縁膜２０６の一部をエッチングし、開口部を設ける（図１４（Ａ）参照）。絶縁膜２０６の一部をエッチングする方法としては、例えばドライエッチングなどを用いることができる。
次に、絶縁膜２０６の表面および開口部にソース電極２０７ａおよびドレイン電極２０７ｂとなる導電膜２０７を成膜する（図１４（Ｂ）参照）。導電膜２０７は、ソース電極１０７ａおよびドレイン電極１０７ｂの成膜方法についての記載を参照する。
次に、フォトリソグラフィ法などにより、導電膜を加工し、ソース電極２０７ａおよびドレイン電極２０７ｂを形成する（図１４（Ｃ）参照）。
次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、第１の加熱処理および第２の加熱処理で示した条件から選択して行うか、第１の加熱処理および第２の加熱処理よりも低温で行えばよい。第３の加熱処理を行うことで、第１の加熱処理および第２の加熱処理を行わなくてもよい場合がある。
以上のようにして、図１１に示したトランジスタを作製することができる。
＜トランジスタ構造（３）＞
次に、ゲート電極の側壁にサイドウォール絶縁膜を形成したトップゲートセルフアライン型のトランジスタの一例について説明する。
図２６は、トランジスタの上面図および断面図である。図２６（Ａ）は、トランジスタの上面図を示す。図２６（Ａ）において、一点鎖線Ａ−Ｂに対応する断面図を図２６（Ｂ）に示す。また、図２６（Ａ）において、一点鎖線Ｃ−Ｄに対応する断面図を図２６（Ｃ）に示す。
図２６（Ｂ）において、トランジスタは、基板３０１上の下地絶縁膜３０２と、下地絶縁膜３０２上の絶縁膜３２１と、絶縁膜３２１上の酸化物半導体膜３０３と、酸化物半導体膜３０３上のゲート絶縁膜３０４と、ゲート絶縁膜３０４上のゲート電極３０５と、ゲート電極３０５の側壁のサイドウォール絶縁膜３０８と、酸化物半導体膜３０３および下地絶縁膜３０２およびサイドウォール絶縁膜３０８に接する絶縁膜３０６と、酸化物半導体膜３０３上のソース電極３０７ａおよびドレイン電極３０７ｂと、を有する。絶縁膜３２１は過剰酸素を含む絶縁膜である。なお、トランジスタは、下地絶縁膜３０２を有さなくても構わない。
図３に示したトランジスタと図２６に示すトランジスタは、図２６がサイドウォール絶縁膜を有する点が主な違いであり、他の共通する部分については特に断りのない場合、図３についての記載を参照する。
例えば、基板３０１は基板１０１についての記載を参照する。下地絶縁膜３０２は下地絶縁膜１０２についての記載を参照する。絶縁膜３２１は絶縁膜１２１についての記載を参照する。酸化物半導体膜３０３は酸化物半導体膜１０３についての記載を参照する。ゲート絶縁膜３０４はゲート絶縁膜１０４についての記載を参照する。ゲート電極３０５はゲート電極１０５についての記載を参照する。絶縁膜３０６は絶縁膜１０６についての記載を参照する。ソース電極３０７ａおよびドレイン電極３０７ｂは、ソース電極１０７ａおよびドレイン電極１０７ｂについての記載を参照する。
図２６（Ｂ）において、領域３５１ａは、酸化物半導体膜の一部の領域である。領域３５１ｂ、領域３５１ｃ、領域３５１ｄは絶縁膜の一部の領域であり、酸素ブロック領域である。酸素ブロック領域については、前述の領域５３についての記載を参照する。図２６（Ｂ）に示すトランジスタは、酸素ブロック領域である領域３５１ｂ、領域３５１ｃ、領域３５１ｄのいずれか一以上を有する。
まず、酸素ブロック領域である領域３５１ｂ、領域３５１ｃ、領域３５１ｄについて述べる。領域３５１ｂは、絶縁膜３２１の、絶縁膜３０６と接する領域である。領域３５１ｂは、絶縁膜３２１の絶縁膜３０６と接する面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。
領域３５１ｃは、図２６（Ｂ）および図２６（Ｃ）に示すように、サイドウォール絶縁膜３０８の、ソース電極３０７ａまたはドレイン電極３０７ｂまたは絶縁膜３０６と接する領域である。領域３５１ｃは、ソース電極３０７ａまたはドレイン電極３０７ｂまたは絶縁膜３０６と接する面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。
領域３５１ｄは、図２６（Ｂ）に示すように、下地絶縁膜３０２の絶縁膜３０６と接する領域である。領域３５１ｄは、下地絶縁膜３０２の上面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。また、基板３０１にも領域３５１ｄが設けられていても構わない。
トランジスタが領域３５１ｂを有する場合、絶縁膜３２１に含まれる過剰酸素を酸化物半導体膜３０３の酸素欠損を低減するために有効活用することができる。例えば、領域３５１ｂを有さない場合、絶縁膜３２１に含まれる過剰酸素が外方拡散することで失われてしまう場合がある。また、絶縁膜３２１に含まれる過剰酸素が、ソース電極３０７ａおよびドレイン電極３０７ｂを酸化させる場合がある。
トランジスタが領域３５１ｄを有する場合でも、絶縁膜３２１や下地絶縁膜３０２に含まれる過剰酸素を酸化物半導体膜３０３の酸素欠損を低減するために有効活用することができる。例えば、領域３５１ｄを有さない場合、絶縁膜３２１や下地絶縁膜３０２に含まれる過剰酸素が外方拡散することで失われてしまう場合がある。また、領域３５１ｄを有さない場合、絶縁膜３２１や下地絶縁膜３０２に含まれる過剰酸素が、ソース電極３０７ａおよびドレイン電極３０７ｂを酸化させる場合がある。
トランジスタが領域３５１ｃを有する場合でも、ゲート絶縁膜３０４に含まれる過剰酸素を酸化物半導体膜３０３の酸素欠損を低減するために有効活用することができる。例えば、領域３５１ｃを有さない場合、ゲート絶縁膜３０４に含まれる過剰酸素が、外方拡散することで失われてしまう場合がある。また、ゲート絶縁膜３０４に含まれる過剰酸素が、ソース電極３０７ａおよびドレイン電極３０７ｂを酸化させる場合がある。
次に、酸化物半導体膜３０３の一部の領域である領域３５１ａについて述べる。
領域３５１ａは、酸化物半導体膜３０３の、ソース電極３０７ａおよびドレイン電極３０７ｂ、絶縁膜３０６に接する領域である。領域３５１ａは、酸化物半導体膜３０３の上面または側面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。
酸素ブロック領域である領域３５１ｂ、領域３５１ｃ、領域３５１ｄを形成するために不純物を添加する工程において、領域３５１ａにも不純物が添加される。このとき、不純物を添加することにより領域３５１ａを低抵抗化することもできる。
図２６（Ｂ）示す領域３２２は、ソース電極３０７ａまたはドレイン電極３０７ｂと接さない領域で、かつゲート電極３０５と重ならない領域である。領域３２２の抵抗が高いとトランジスタのオン電流を下げる要因となってしまう。
酸化物半導体膜３０３の一部の領域である領域３５１ａに不純物を添加することにより、領域３２２の抵抗を下げることができる。これにより、オン電流が高くなり、トランジスタの性能を向上することができる。
なお、低抵抗である領域を形成するための不純物を添加する工程は、酸素ブロック領域である領域３５１ｂ、領域３５１ｃ、領域３５１ｄを形成するための不純物を添加する工程と兼ねることができる。これにより、工程の短縮が可能となり、コスト低減につながる。また工程が簡略化されることにより、歩留まりの向上も期待できる。
＜トランジスタ構造（３）の作製方法＞
以下では、トランジスタ構造（３）の作製方法の一例について説明する。
図２７乃至図２９には、図２６（Ｂ）および図２６（Ｃ）のトランジスタの作製方法を示す断面図を示す。
まず、基板３０１を準備する。
次に、下地絶縁膜３０２を成膜する。下地絶縁膜３０２は、下地絶縁膜１０２の成膜方法についての記載を参照する。
次に、絶縁膜３２１を成膜する。絶縁膜３２１は、過剰酸素を含む絶縁膜である。絶縁膜３２１は、絶縁膜１３５の成膜方法についての記載を参照する。
次に、絶縁膜３２１に酸素を添加することにより、過剰酸素を含む絶縁膜を形成する。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ以下とし、５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下の濃度で行えばよい。
次に、酸化物半導体膜３０３を成膜する。酸化物半導体膜３０３は、それぞれ酸化物半導体膜１０３として示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜３０３は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。
次に、酸化物半導体膜３０３上にレジストマスクを形成する。なお、酸化物半導体膜３０３を一辺が１００ｎｍ以下に微細加工する場合、酸化物半導体膜３０３とレジストマスクの間にハードマスクを設けてもよい。レジストマスクの形成方法についてはレジストマスク１３１を参照する。
次に、レジストマスクを用いて島状の酸化物半導体膜３０３を形成する。更に続けて島状の絶縁膜３２１を形成する（図２７（Ａ）参照）。
なお、図２７（Ａ）では絶縁膜３２１は島状に形成しているが、必ずしも島状に形成される必要はなく、凸部を有する形状であってもよい。
酸化物半導体膜３０３の形成にはドライエッチング処理を用いると好ましい。当該ドライエッチング処理は、例えば、メタンおよび希ガスを含む雰囲気で行えばよい。また、絶縁膜３２１の形成にもドライエッチング処理を用いると好ましい。絶縁膜３２１をエッチングする方法としては、例えば三フッ化メタンおよび希ガスを含む雰囲気で行えばよい。
また、ここではレジストマスクを用いて酸化物半導体膜３０３および絶縁膜３２１を形成したが、酸化物半導体膜３０３と絶縁膜３２１を異なるレジストマスクで形成しても構わない。また、図２６（Ｂ）に示す断面図では、絶縁膜３２１と酸化物半導体膜３０３は、ほぼ同じ幅で記載してあるが、例えば絶縁膜３２１の幅が酸化物半導体膜３０３の幅より大きくても構わない。または小さくても構わない。
次に、レジストマスクを除去する。レジストマスクの除去は、プラズマ処理、薬液処理などで行えばよい。好ましくはプラズマアッシングによって除去する。
次に、ゲート絶縁膜３０４を成膜する。またゲート絶縁膜３０４に続いてゲート電極３０５となる導電膜を成膜する。ゲート絶縁膜３０４はゲート絶縁膜１０４の成膜方法についての記載を参照する。ゲート電極３０５はゲート電極１０５の成膜方法についての記載を参照する。次に、フォトリソグラフィ法などにより、導電膜を加工し、ゲート電極３０５を形成する（図２７（Ｂ）参照）。
次に、絶縁膜３０９を成膜する（図２７（Ｃ）参照）。次に、絶縁膜３０９に異方性の高いエッチングを行い、サイドウォール絶縁膜３０８を形成する（図２８（Ａ）参照）。
次に、ゲート電極３０５およびサイドウォール絶縁膜３０８をマスクとして、酸化物半導体膜３０３、絶縁膜３２１、および下地絶縁膜３０２に不純物を添加し、領域３５１ａ、領域３５１ｂ、領域３５１ｄを形成する。また、サイドウォール絶縁膜３０８の一部に領域３５１ｃを形成する（図２８（Ｂ）参照）。不純物を添加して領域３５１ａ、領域３５１ｂ、領域３５１ｃ、領域３５１ｄを形成する方法は、絶縁膜５２に不純物を添加して領域５３を形成する方法についての記載を参照する。領域３５１ｂ、領域３５１ｃ、領域３５１ｄ、は酸素ブロック領域である。また、領域３５１ａは、酸化物半導体膜３０３の一部に不純物が添加された領域である。
酸素ブロック領域である領域３５１ｂ、領域３５１ｃ、領域３５１ｄを形成することにより、絶縁膜３２１に含まれる過剰酸素の外方拡散を抑え、酸化物半導体膜３０３に効率よく酸素を供給することが可能となる。
また、酸化物半導体膜３０３の一部の領域である領域３５１ａに不純物を添加することにより、ソース電極３０７ａまたはドレイン電極３０７ｂと酸化物半導体膜３０３の接する領域から、チャネル形成領域までの領域の抵抗を下げることができる。これにより、オン電流が高くなり、トランジスタの性能を向上することができる。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第２の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第２の加熱処理は減圧状態で行ってもよい。または、第２の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第２の加熱処理によって、酸化物半導体膜３０３に不純物が添加された領域である領域３５１ａの抵抗を下げることができる場合もある。また、酸化物半導体膜３０３に絶縁膜３２１から過剰酸素が移動させることができる。したがって、酸化物半導体膜３０３の酸素欠損を低減することができる。また、酸化物半導体膜３０３の結晶性を高めることや、水素や水などの不純物を除去することなどができる。なお、第２の加熱処理を行うことで、第１の加熱処理を行わなくてもよい場合がある。
次に、絶縁膜３０６を成膜する（図２８（Ｃ）参照）。絶縁膜３０６については、絶縁膜１０６の記載を参照する。
次に、絶縁膜３０６の一部をエッチングし、開口部を設ける（図２９（Ａ）参照）。絶縁膜３０６の一部をエッチングする方法としては、例えばドライエッチングなどを用いることができる。
次に、絶縁膜３０６の表面および開口部にソース電極３０７ａおよびドレイン電極３０７ｂとなる導電膜３０７を成膜する（図２９（Ｂ）参照）。導電膜３０７は、ソース電極１０７ａおよびドレイン電極１０７ｂの成膜方法についての記載を参照する。
また、酸素を含む絶縁膜上に導電膜として金属を成膜した場合、絶縁膜と接する導電膜の界面に、絶縁膜中に含まれる酸素との反応による金属酸化層を形成することがある。このような金属酸化層が形成されてしまうと、絶縁膜と金属の密着性が弱くなる問題がある。ここで、サイドウォール絶縁膜３０８に酸素を含む絶縁膜を、ソース電極３０７ａおよびドレイン電極３０７ｂに金属を用いる例を説明する。サイドウォール絶縁膜３０８に不純物を添加し領域３５１ｃを形成することにより、酸素の拡散を抑えることができるため、サイドウォール絶縁膜３０８とソース電極３０７ａおよびドレイン電極３０７ｂとの界面での金属酸化層の形成を抑えることができる。それにより、絶縁膜と金属の密着性が低下するのを抑制することができ、サイドウォール絶縁膜３０８からのソース電極３０７ａおよびドレイン電極３０７ｂの膜剥がれ等を防止することができる。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化処理を行うことにより、ソース電極３０７ａおよびドレイン電極３０７ｂを形成する（図２９（Ｃ）参照）。
次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、第１の加熱処理および第２の加熱処理で示した条件から選択して行うか、第１の加熱処理および第２の加熱処理よりも低温で行えばよい。第３の加熱処理を行うことで、第１の加熱処理および第２の加熱処理を行わなくてもよい場合がある。
以上のようにして、図２６に示したトランジスタを作製することができる。
＜トランジスタ構造（４）＞
次に、酸化物半導体膜として３層の積層構造を有し、保護膜として酸素透過性の低い膜を用いた場合のトップゲートセルフアライン型のトランジスタの一例について説明する。
図３１は、トランジスタの上面図および断面図である。図３１（Ａ）は、トランジスタの上面図を示す。図３１（Ａ）において、一点鎖線Ａ−Ｂに対応する断面図を図３１（Ｂ）に示す。また、図３１（Ａ）において、一点鎖線Ｃ−Ｄに対応する断面図を図３１（Ｃ）に示す。
図３１（Ｂ）において、トランジスタは、基板４０１上の下地絶縁膜４０２と、下地絶縁膜４０２上の絶縁膜４２１と、絶縁膜４２１上の酸化物半導体膜４０３ｂと、酸化物半導体膜４０３ｂ上の酸化物半導体膜４０３ａと、酸化物半導体膜４０３ａ上の酸化物半導体膜４０３ｃと、酸化物半導体膜４０３ｃ上のゲート絶縁膜４０４と、ゲート絶縁膜４０４上のゲート電極４０５と、ゲート電極４０５と酸化物半導体膜４０３ａおよび下地絶縁膜４０２上にあり、かつゲート絶縁膜４０４と酸化物半導体膜４０３ｃと酸化物半導体膜４０３ｂおよび絶縁膜４２１と接する絶縁膜４０８と、絶縁膜４０８上の絶縁膜４０６と、酸化物半導体膜４０３ｂおよび絶縁膜４０６上のソース電極４０７ａおよびドレイン電極４０７ｂと、を有する。絶縁膜４２１は過剰酸素を含む絶縁膜である。また、絶縁膜４０８は酸素透過性の低い絶縁膜である。なお、トランジスタは、下地絶縁膜４０２を有さなくても構わない。また、酸化物半導体膜４０３ｃは、図３１（Ｃ）に示す断面において、下地絶縁膜４０２上にあり、かつ絶縁膜４２１と酸化物半導体膜４０３ｂと酸化物半導体膜４０３ａと接する。
絶縁膜４０８は、酸素透過性の低い膜である。例えば、絶縁膜４０８は酸化アルミニウム膜を用いればよい。
または、絶縁膜４０８は窒化シリコン膜を用いればよい。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。水素、アンモニアの放出量は、ＴＤＳにて測定することができる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。または、窒化酸化シリコン膜を用いればよい。
酸化物半導体膜４０３ａ、酸化物半導体膜４０３ｂ、酸化物半導体膜４０３ｃについては詳細は後述する。
図３に示したトランジスタと図３１に示すトランジスタにおいて、共通する部分については特に断りのない場合、図３についての記載を参照する。例えば、基板４０１は基板１０１についての記載を参照する。下地絶縁膜４０２は下地絶縁膜１０２についての記載を参照する。絶縁膜４２１は絶縁膜１２１についての記載を参照する。ゲート絶縁膜４０４はゲート絶縁膜１０４についての記載を参照する。ゲート電極４０５はゲート電極１０５についての記載を参照する。絶縁膜４０６は絶縁膜１０６についての記載を参照する。ソース電極４０７ａおよびドレイン電極４０７ｂは、ソース電極１０７ａおよびドレイン電極１０７ｂについての記載を参照する。
図３１（Ｂ）に示す断面において、絶縁膜４２１の端面は絶縁膜４０８で覆われている。絶縁膜４０８は酸素透過性の低い絶縁膜である。そのため、絶縁膜１２１の過剰酸素の外方拡散を抑え、酸化物半導体膜４０３ａ、酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ｃに酸素を効率よく供給することができる。また、絶縁膜４２１の端面が絶縁膜４０８で覆われていない場合、絶縁膜４２１に含まれる過剰酸素が、ソース電極４０７ａおよびドレイン電極４０７ｂを酸化させる場合がある。
また、下地絶縁膜４０２上に絶縁膜４０８を有するため、絶縁膜４２１から下地絶縁膜４０２を介して絶縁膜４０６に酸素が拡散するのを抑えることができる。また、下地絶縁膜４０２に含まれる酸素が絶縁膜４０６に拡散することもおさえることができる。そのため、酸化物半導体膜４０３ａ、酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ｃに酸素を効率よく供給することができる。また、下地絶縁膜４０２上に絶縁膜４０８が形成されていない場合、絶縁膜４２１に含まれる過剰酸素が、ソース電極４０７ａおよびドレイン電極４０７ｂを酸化させる場合がある。
なお、図３５に示すように不純物を添加した領域４５１ａ、領域４５１ｂ、領域４５１ｃ、領域４５１ｄを設けてもよい。領域４５１ｂ、領域４５１ｃ、領域４５１ｄは酸素ブロック領域として機能する。領域４５１ａは、酸化物半導体膜の低抵抗である領域として機能する。
次に、酸化物半導体膜４０３ａ、酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ｃについて説明する。酸化物半導体膜４０３ｂは、酸化物半導体膜４０３ａを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体膜である。酸化物半導体膜４０３ａを構成する酸素以外の元素一種以上、または二種以上から酸化物半導体膜４０３ｂが構成されるため、酸化物半導体膜４０３ａと酸化物半導体膜４０３ｂとの界面において、界面準位が形成されにくい。
酸化物半導体膜４０３ｃは、酸化物半導体膜４０３ａを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体膜である。酸化物半導体膜４０３ａを構成する酸素以外の元素一種以上、または二種以上から酸化物半導体膜４０３ｃが構成されるため、酸化物半導体膜４０３ａと酸化物半導体膜４０３ｃとの界面において、界面準位が形成されにくい。
なお、酸化物半導体膜４０３ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体膜４０３ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体膜４０３ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、酸化物半導体膜４０３ｃは、酸化物半導体膜４０３ｂと同種の酸化物を用いても構わない。
ここで、酸化物半導体膜４０３ｂと酸化物半導体膜４０３ａとの間には、酸化物半導体膜４０３ｂと酸化物半導体膜４０３ａとの混合領域を有する場合がある。また、酸化物半導体膜４０３ａと酸化物半導体膜４０３ｃとの間には、酸化物半導体膜４０３ａと酸化物半導体膜４０３ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物半導体膜４０３ｂ、酸化物半導体膜４０３ａおよび酸化物半導体膜４０３ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
また酸化物半導体膜４０３ａは、エネルギーギャップが大きい酸化物を用いる。酸化物半導体膜４０３ａのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
また、酸化物半導体膜４０３ｂは、エネルギーギャップが大きい酸化物を用いる。例えば、酸化物半導体膜４０３ｂのエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。
また、酸化物半導体膜４０３ｃは、エネルギーギャップが大きい酸化物を用いる。酸化物半導体膜４０３ｃのエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。ただし、酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ｃは、酸化物半導体膜４０３ａよりもエネルギーギャップが大きい酸化物とする。
酸化物半導体膜４０３ａは、酸化物半導体膜４０３ｂよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜４０３ａとして、酸化物半導体膜４０３ｂよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
また、酸化物半導体膜４０３ａとして、酸化物半導体膜４０３ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜４０３ａとして、酸化物半導体膜４０３ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．５ｅＶ以下大きい酸化物を用いる。
このとき、ゲート電極４０５に電界を印加すると、酸化物半導体膜４０３ｂ、酸化物半導体膜４０３ａ、酸化物半導体膜４０３ｃのうち、電子親和力の大きい酸化物半導体膜４０３ａに主として電流が流れる。
また、トランジスタのオン電流のためには、酸化物半導体膜４０３ｃの厚さは小さいほど好ましい。例えば、酸化物半導体膜４０３ｃは、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体膜４０３ｃは、主として電流が流れる酸化物半導体膜４０３ａへ、ゲート絶縁膜４０４を構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体膜４０３ｃは、ある程度の厚さを有することが好ましい。例えば、酸化物半導体膜４０３ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
また、信頼性を高めるためには、酸化物半導体膜４０３ｂは厚く、酸化物半導体膜４０３ａは薄く、酸化物半導体膜４０３ｃは薄く設けられることが好ましい。具体的には、酸化物半導体膜４０３ｂの厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体膜４０３ｂの厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、下地絶縁膜１０２と酸化物半導体膜４０３ｂとの界面から主として電流が流れる酸化物半導体膜４０３ａまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体膜４０３ｂの厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。また、酸化物半導体膜４０３ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上８０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
例えば、酸化物半導体膜４０３ｂの厚さは酸化物半導体膜４０３ａの厚さより厚く、酸化物半導体膜４０３ａの厚さは酸化物半導体膜４０３ｃの厚さより厚くすればよい。
また、酸化物半導体膜４０３ｂの厚さと絶縁膜４２１の厚さの和を、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることにより、下地絶縁膜４０２と絶縁膜４２１との界面から酸化物半導体膜４０３ａまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。つまり絶縁膜４２１を厚く設けることにより、酸化物半導体膜４０３ｂを薄くすることができる。酸化物半導体膜４０３ｂを薄くすることにより、酸化物半導体膜への過剰酸素の供給量を少なくすることができ、また主として電流が流れる、酸化物半導体膜４０３ａへ供給できる酸素量が相対的に増えるため、更なる特性の向上が期待される。
＜トランジスタ構造（４）の作製方法＞
以下では、トランジスタ構造（４）の作製方法の一例について説明する。
図３２乃至図３４には、図３１（Ｂ）および図３１（Ｃ）のトランジスタの作製方法を示す断面図を示す。
まず、基板４０１を準備する。
次に、下地絶縁膜４０２を成膜する。下地絶縁膜４０２は、下地絶縁膜１０２の成膜方法についての記載を参照する。
次に、絶縁膜４２１を成膜する。絶縁膜４２１は、過剰酸素を含む絶縁膜である。絶縁膜４２１は、絶縁膜１３５の成膜方法についての記載を参照する。
次に、絶縁膜４２１に酸素を添加することにより、過剰酸素を含む絶縁膜を形成する。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ以下とし、５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下の濃度で行えばよい。
次に、酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ａを成膜する（図３２（Ａ）参照）。酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ａは、それぞれ酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ａとして示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。
次に、酸化物半導体膜４０３ｂ上にレジストマスクを形成する。なお、酸化物半導体膜４０３ｂを一辺が１００ｎｍ以下に微細加工する場合、酸化物半導体膜４０３ｂとレジストマスクの間にハードマスクを設けてもよい。レジストマスクの形成方法についてはレジストマスク１３１を参照する。
次に、レジストマスクを用いて島状の酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ａを形成する。更に続けて島状の絶縁膜４２１を形成する（図３２（Ｂ）参照）。
なお、図３２（Ｂ）では絶縁膜４２１は島状に形成しているが、必ずしも島状に形成される必要はなく、凸部を有する形状であってもよい。
酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ａの形成にはドライエッチング処理を用いると好ましい。当該ドライエッチング処理は、例えば、メタンおよび希ガスを含む雰囲気で行えばよい。また、絶縁膜４２１の形成にもドライエッチング処理を用いると好ましい。絶縁膜４２１をエッチングする方法としては、例えば三フッ化メタンおよび希ガスを含む雰囲気で行えばよい。
また、ここではレジストマスクを用いて酸化物半導体膜４０３ｂ、酸化物半導体膜４０３ａおよび絶縁膜４２１を形成したが、酸化物半導体膜４０３ｂ、酸化物半導体膜４０３ａおよび絶縁膜４２１を異なるレジストマスクで形成しても構わない。また、図３２（Ｂ）に示す断面図では、絶縁膜４２１と酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ａは、ほぼ同じ幅で記載してあるが、例えば絶縁膜４２１の幅が酸化物半導体膜４０３ｂ、酸化物半導体膜４０３ａの幅より大きくても構わない。または小さくても構わない。
次に、レジストマスクを除去する。レジストマスクの除去は、プラズマ処理、薬液処理などで行えばよい。好ましくはプラズマアッシングによって除去する。
次に、酸化物半導体膜４０３ｃを成膜する。酸化物半導体膜４０３ｃは、それぞれ酸化物半導体膜４０３ｃとして示した酸化物半導体膜から選択して成膜すればよい。酸化物半導体膜４０３ｃは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、ゲート絶縁膜４０４およびゲート電極４０５を成膜する。ゲート絶縁膜４０４はゲート絶縁膜１０４の成膜方法についての記載を参照する。ゲート電極４０５はゲート電極１０５の成膜方法についての記載を参照する。
次に、レジストマスク４３１を形成する（図３２（Ｃ）参照）。レジストマスク４３１を用いて、ゲート電極４０５をエッチングする。次に、ゲート絶縁膜４０４をエッチングする。次に、酸化物半導体膜４０３ｃをエッチングする。（図３３（Ａ）参照）。ゲート電極４０５のエッチングには、例えばドライエッチング処理を用いればよい。また、ゲート絶縁膜４０４のエッチングには、例えばドライエッチング処理を用いればよい。また、酸化物半導体膜４０３ｃのエッチングには、例えばドライエッチング処理を用いればよい。
次に、絶縁膜４０８を成膜する（図３３（Ｂ）参照）。絶縁膜４０８には、絶縁膜４０８として示した膜を用いればよい。絶縁膜４０８は、酸素透過性の低い膜を用いる。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第２の加熱処理の雰囲気は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第２の加熱処理は減圧状態で行ってもよい。または、第２の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第２の加熱処理によって、酸化物半導体膜４０３ａ、酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ｃに絶縁膜４２１から過剰酸素が移動させることができる。したがって、酸化物半導体膜４０３ａ、酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ｃの酸素欠損を低減することができる。また、酸化物半導体膜４０３ａ、酸化物半導体膜４０３ｂおよび酸化物半導体膜４０３ｃの結晶性を高めることや、水素や水などの不純物を除去することなどができる。なお、第２の加熱処理を行うことで、第１の加熱処理を行わなくてもよい場合がある。
次に、絶縁膜４０６を成膜する（図３３（Ｃ）参照）。絶縁膜４０６については、絶縁膜１０６の記載を参照する。
次に、絶縁膜４０６の一部をエッチングし、開口部を設ける（図３４（Ａ）参照）。絶縁膜４０６の一部をエッチングする方法としては、例えばドライエッチングなどを用いることができる。
次に、絶縁膜４０６の表面および開口部にソース電極４０７ａおよびドレイン電極４０７ｂとなる導電膜を成膜し、フォトリソグラフィ法などにより加工しソース電極４０７ａおよびドレイン電極４０７ｂを形成する（図３４（Ｂ）参照）。ソース電極４０７ａおよびドレイン電極４０７ｂは、ソース電極１０７ａおよびドレイン電極１０７ｂの成膜方法についての記載を参照する。
次に、第３の加熱処理を行うと好ましい。第３の加熱処理は、第１の加熱処理および第２の加熱処理で示した条件から選択して行うか、第１の加熱処理および第２の加熱処理よりも低温で行えばよい。第３の加熱処理を行うことで、第１の加熱処理および第２の加熱処理を行わなくてもよい場合がある。
以上のようにして、図３１に示したトランジスタを作製することができる。
ここまでが、本発明の一態様に係るトランジスタの構造の一例、およびその作製方法について説明である。ただし、本発明の一態様に係るトランジスタの構造は、上記の例に限定されるものではない。例えば、本発明の一態様に係るトランジスタの構造として、ボトムコンタクト構造としても構わないし、ソース電極およびドレイン電極を設けない構造としてもよい。
本発明の一態様に係るトランジスタは、絶縁膜中の過剰酸素を、酸化物半導体膜中の酸素欠損を低減するために有効活用できる。したがって、当該トランジスタは、酸素欠損の少ない酸化物半導体膜を用いたトランジスタである。
したがって、本発明の一態様に係るトランジスタは、酸素欠損に起因した劣化を引き起こしにくい。例えば、酸化物半導体膜中で酸素欠損は、トラップセンターとなることで劣化を引き起こす場合がある。また、酸素欠損が水素を捕獲することでドナー準位を形成し、トランジスタのしきい値電圧をマイナス方向に変動させる場合がある。
本発明の一態様に係るトランジスタは、過剰酸素を有効活用できる。そのため、微細な構造に適用することができる。また、劣化が小さく、電気特性が安定である。また、配線の酸化による抵抗増大が小さいため、オン電流を高くすることができる。また、しきい値電圧のマイナス方向への変動がないため、オフ電流を小さくすることができる。
＜応用製品について＞
以下では、上述したトランジスタを用いた応用製品について説明する。
上述したトランジスタは、例えば、メモリ、ＣＰＵ、表示装置など様々な用途に用いることができる。
＜ＣＰＵ＞
図２０は、上述したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。
図２０（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、論理演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図２０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタを用いることができる。
図２０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図２０（Ｂ）または図２０（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２０（Ｂ）および図２０（Ｃ）の回路の説明を行う。
図２０（Ｂ）および図２０（Ｃ）は、メモリセルへの電源電位の供給を制御するスイッチング素子に、上述したトランジスタを用いた記憶装置である。
図２０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上述したトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図２０（Ｂ）では、スイッチング素子１１４１として、上述したトランジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図２０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図２０（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図２０（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
＜設置例＞
図２１（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカー部８００３から音声を出力することが可能である。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、上述したメモリやＣＰＵを用いることが可能である。
図２１（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１には、上述したトランジスタを用いたＣＰＵが含まれる。
図２１（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーには、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図２１（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上述したトランジスタを用いたＣＰＵが含まれることで、エアコンディショナーを省電力化できる。
図２１（Ａ）において、電気冷凍冷蔵庫８３００には、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図２１（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。上述したトランジスタを用いたＣＰＵが含まれることで、電気冷凍冷蔵庫８３００を省電力化できる。
図２１（Ｂ）および図２１（Ｃ）において、電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上述したトランジスタを用いたＣＰＵが含まれることで、電気自動車９７００を省電力化できる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態の一部または全部について、実施の形態の一部また全部と、自由に組み合わせることや、適用することや、置き換えて実施することができる。
本実施例では、過剰酸素を含む絶縁膜である、酸化シリコン膜または酸化窒化シリコン膜に不純物としてリンを添加し、ＴＤＳによる酸素放出を評価した。
試料の作製方法を以下に示す。
まず、基板としてシリコンウェハを準備した。次に、シリコンウェハを熱酸化法により酸化させ、表面に厚さ１００ｎｍの第１の酸化シリコン膜を形成した。次に、スパッタリング法により、厚さが３００ｎｍの第２の酸化シリコン膜を成膜した。
第２の酸化シリコン膜は、合成石英ターゲットを用い、成膜ガスを酸素５０ｓｃｃｍとし、圧力を０．４Ｐａとし、成膜電力を１．５ｋＷ（１３．５６ＭＨｚ）とし、ターゲット−基板間距離を６０ｍｍとし、基板温度を１００℃として成膜した。
次に、試料に不純物としてリンイオン（Ｐ＋）を注入することで実施例試料１、実施例試料２および実施例試料３を作製した。
リンイオンの添加は、イオン注入法を用い、加速電圧を３０ｋＶとして行った。実施例試料１は、リンイオンの注入濃度を１×１０１５ｉｏｎｓ／ｃｍ２とした。実施例試料２は、リンイオンの注入濃度を２×１０１５ｉｏｎｓ／ｃｍ２とした。実施例試料３は、リンイオンの注入濃度を１×１０１６ｉｏｎｓ／ｃｍ２とした。なお、比較例試料として、リンイオンを注入していない試料を準備した。
図２２に、実施例試料１、実施例試料２、実施例試料３および比較例試料の、ＴＤＳによる基板温度と質量電荷比（Ｍ／ｚ）が３２のイオン強度との関係を示す。ＴＤＳの測定は、各試料を１０ｍｍ×１０ｍｍに分断した試料に対して行った。なお、Ｍ／ｚが３２で検出されるガスには酸素ガス（Ｏ２）がある。本実施例では、Ｍ／ｚが３２で検出されるガスは、全て酸素ガスとみなす。
図２２より、リンイオンを注入していない、比較例試料は、基板温度２５０℃以上４５０℃以下程度の範囲で酸素ガスを放出した。一方、リンイオンを注入した、実施例試料１、実施例試料２および実施例試料３は、比較例試料に対して酸素ガスの放出量が少ないことがわかった。
図２２より、実施例試料１の酸素放出量は、８．１×１０１５ａｔｏｍｓ／ｃｍ２（２．７×１０２０ａｔｏｍｓ／ｃｍ３）であった。また、実施例試料２の酸素放出量は、５．５×１０１５ａｔｏｍｓ／ｃｍ２（１．８×１０２０ａｔｏｍｓ／ｃｍ３）であった。また、実施例試料３の酸素放出量は、１．１×１０１４ａｔｏｍｓ／ｃｍ２（３．７×１０１８ａｔｏｍｓ／ｃｍ３）であった。また、比較例試料の酸素放出量は、１．１×１０１６ａｔｏｍｓ／ｃｍ２（３．７×１０２０ａｔｏｍｓ／ｃｍ３）であった。なお、単位体積当たりの酸素放出量は、第２の酸化シリコン膜の厚さ３００ｎｍから換算した。
図２３に、図２２から算出した酸素放出量を示す。なお、酸素放出量は、酸素原子に換算した値を示す。図２３は、リンイオン注入濃度と酸素放出量との関係である。なお、リンイオンを注入していない、比較例試料の酸素放出量を破線で示す。
したがって、加熱によって放出する酸素の量を低減させるためには、３０ｋＶの加速電圧では、酸化シリコン膜中にリンイオンを１×１０１５ｉｏｎｓ／ｃｍ２以上、好ましくは２×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは１×１０１６ｉｏｎｓ／ｃｍ２以上の濃度で注入すればよいことがわかった。
図２２より、加熱により酸素を放出することが可能な絶縁膜にリンイオンを注入することで、加熱によって放出する酸素の量を低減できることがわかる。
次に、実施例試料４の作製方法を示す。
まず、基板としてシリコンウェハを準備した。次に、シリコンウェハを熱酸化法により酸化させ、表面に厚さ１００ｎｍの酸化シリコン膜を形成した。次に、ＣＶＤ法により、厚さが３００ｎｍの酸化窒化シリコン膜を成膜した。
酸化窒化シリコン膜は、成膜ガスをシラン２ｓｃｃｍおよび亜酸化窒素４０００ｓｃｃｍとし、圧力を７００Ｐａとし、成膜電力を２５０Ｗ（６０ＭＨｚ）とし、電極間距離を９ｍｍとし、基板温度を４００℃として成膜した。
次に、試料に不純物としてリンイオン（Ｐ＋）を注入することで実施例試料４を作製した。リンイオンの添加は、イオン注入法を用い、加速電圧を３０ｋＶとして行った。実施例試料４は、リンイオンの注入濃度を１×１０１６ｉｏｎｓ／ｃｍ２とした。
したがって、実施例試料３と実施例試料４との違いは、第２の酸化シリコン膜を用いるか、酸化窒化シリコン膜を用いるかのみである。
次に、実施例試料３および実施例試料４をエッチングし、エッチング深さと酸素放出量との関係を評価した。実施例試料３および実施例試料４は、１０ｍｍ×１０ｍｍに分断した。なお、ＴＤＳの測定は、測定１回に対して分断した試料を１枚用いた。
図２４は、エッチングなしの第２の酸化シリコン膜または酸化窒化シリコン膜の厚さを基準（深さ０ｎｍ）とし、各エッチング深さにおける酸素放出量をプロットした。エッチングは、エッチャントには、フッ化水素アンモニウムを６．７％とフッ化アンモニウムを１２．７％含む混合溶液（ステラケミファ社製 ＬＡＬ５００）を用い、２０℃で行った。図２４（Ａ）に実施例試料３の酸素放出量を、図２４（Ｂ）に実施例試料４の酸素放出量を、それぞれ示す。
なお、図２４には、計算によって算出した、第２の酸化シリコン膜または酸化窒化シリコン膜中のリン濃度を示す。計算は、ＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎ ｉｎ Ｍａｔｔｅｒ）を用い、膜密度を２．２ｇ／ｃｍ３として行った。計算により、各試料は、深さ５０ｎｍから６０ｎｍの範囲にリン濃度の最大値を有することがわかった。
図２４（Ａ）より、実施例試料３は、第２の酸化シリコン膜を５０ｎｍの深さまでエッチングすることで、酸素放出量が増大することがわかった。また、第２の酸化シリコン膜を９０ｎｍの深さまでエッチングすることで、酸素放出量が飽和することがわかった。また、図２４（Ｂ）より、実施例試料４は、酸化窒化シリコン膜を７８ｎｍの深さまでエッチングすることで、酸素放出量が増大することがわかった。また、酸化窒化シリコン膜を８３ｎｍの深さまでエッチングすることで、酸素放出量が飽和することがわかった。
図２４より、絶縁膜中のリン濃度が最大値を示す領域をエッチングすると、酸素放出量は大きく変化することがわかった。このことから、リン濃度を２×１０２０ａｔｏｍｓ／ｃｍ３以上とすることで高い酸素ブロック性を示す領域が形成できていることがわかった。また、リン濃度の低い領域では、加熱によって放出される酸素が保持されていることがわかった。
本実施例より、過剰酸素を含む絶縁膜である、酸化シリコン膜および酸化窒化シリコン膜中に不純物としてリンを添加することで、酸素ブロック領域を形成できることがわかる。
本実施例では、過剰酸素を含む絶縁膜である酸化シリコン膜中に、不純物としてホウ素を添加し、ＴＤＳによる酸素放出を評価した。
試料の作製方法を以下に示す。
まず、基板としてシリコンウェハを準備した。次に、シリコンウェハを熱酸化法により酸化させ、表面に厚さ１００ｎｍの第１の酸化シリコン膜を形成した。次に、スパッタリング法により、厚さが３００ｎｍの第２の酸化シリコン膜を成膜した。
第２の酸化シリコン膜は、合成石英ターゲットを用い、成膜ガスを酸素５０ｓｃｃｍとし、圧力を０．４Ｐａとし、成膜電力を１．５ｋＷ（１３．５６ＭＨｚ）とし、ターゲット−基板間距離を６０ｍｍとし、基板温度を１００℃として成膜した。
次に、試料に不純物としてホウ素イオン（Ｂ＋）を注入することで、実施例試料５を作製した。
ホウ素イオンの添加は、イオン注入法を用い、加速電圧を１０ｋＶとして行った。実施例試料５は、ホウ素イオンの注入濃度を１×１０１６ｉｏｎｓ／ｃｍ２とした。なお、比較例試料として、イオンを注入していない試料を準備した。当該試料は、比較例試料として先の実施例に示した試料と同一である。
図２５に、実施例試料５および比較例試料の、ＴＤＳによる基板温度とＭ／ｚが３２のイオン強度との関係を示す。ＴＤＳの測定は、各試料を１０ｍｍ×１０ｍｍに分断した試料に対して行った。
図２５より、ホウ素イオンを注入していない、比較例試料は、基板温度２５０℃以上４５０℃以下程度の範囲で酸素ガスを放出した。一方、ホウ素イオンを注入した実施例試料５は、比較例試料に対して酸素ガスの放出量が少ないことがわかった。
図２５より、実施例試料５の酸素放出量は、３．１×１０１５ａｔｏｍｓ／ｃｍ２（１．０×１０２０ａｔｏｍｓ／ｃｍ３）であった。また、比較例試料の酸素放出量は、１．１×１０１６ａｔｏｍｓ／ｃｍ２（３．７×１０２０ａｔｏｍｓ／ｃｍ３）であった。なお、単位体積当たりの酸素放出量は、第２の酸化シリコン膜の厚さ３００ｎｍから換算した。
したがって、加熱によって放出する酸素の量を低減させるためには、１０ｋＶの加速電圧では、酸化シリコン膜中にホウ素イオンを１×１０１６ｉｏｎｓ／ｃｍ２以上の濃度で注入すればよいことがわかった。
図２５より、加熱により酸素を放出することが可能な絶縁膜に、ホウ素イオンを注入することでも、加熱によって放出する酸素の量を低減できることがわかる。
本実施例より、過剰酸素を含む絶縁膜である、酸化シリコン膜中に不純物としてホウ素を添加することでも、酸素ブロック領域を形成できることがわかる。
本実施例では、酸化物半導体に不純物としてリンまたはホウ素を添加し、熱処理を施した後の抵抗値を測定した。
試料の作製方法を以下に示す。
まず、基板１００１としてガラス基板を準備した。次に、絶縁膜１００２を成膜した。絶縁膜１００２はスパッタリング法により酸化シリコン膜を３００ｎｍ成膜した。石英をスパッタリングターゲットに用い、成膜ガスとしてアルゴンと酸素（ともに２５ｓｃｃｍ）の混合ガスを用い、基板温度１００℃、基板とスパッタリングターゲットとの距離を６０ｍｍとし、圧力０．４Ｐａ、ＲＦ電力１．５ｋＷとして成膜した。
次に、酸化物半導体膜１００３を成膜した。酸化物半導体膜１００３はＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の多結晶酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度４００℃として成膜した。その後、４５０℃の窒素雰囲気下にて１時間の熱処理を行った。
次に、レジストマスクを形成し、ウェットエッチング法により酸化物半導体膜１００３の不要部分を除去した。ウェットエッチングにはＩＴＯ−０７Ｎ（関東化学社製）を用いた。
次に、絶縁膜１００４を成膜した。絶縁膜１００４はＣＶＤ法により、厚さが２０ｎｍの酸化窒化シリコン膜を成膜した。酸化窒化シリコン膜は、成膜ガスをシラン１ｓｃｃｍおよび亜酸化窒素８００ｓｃｃｍとし、圧力を４０Ｐａとし、成膜電力を１５０Ｗ（６０ＭＨｚ）とし、電極間距離を２８ｍｍとし、基板温度を４００℃として成膜した。
次に、試料に不純物としてリンイオン（Ｐ＋）またはホウ素イオン（Ｂ＋）を注入した。試料Ａにはリンイオンを注入し、注入条件は加速電圧を４０ｋＶ、注入濃度を１．０×１０１５ｃｍ−２とした。また試料Ｂにはホウ素イオンを注入し、注入条件は加速電圧を１５ｋＶ、注入濃度を３．０×１０１５ｃｍ−２とした。また、比較例としてイオン注入を行わない、試料Ｃを作製した。
なお、本実施例では酸化物半導体膜上に２０ｎｍの絶縁膜を形成した後にリンイオンを注入したが、絶縁膜を形成せず、もしくは形成後除去して酸化物半導体膜を露出させてリンイオンを注入してもよい。また、絶縁膜１００４は２０ｎｍより厚くてもよい。
次に、絶縁膜１００５を成膜した。絶縁膜１００５はＣＶＤ法により、厚さが３００ｎｍの酸化窒化シリコン膜を成膜した。酸化窒化シリコン膜は、成膜ガスをシラン５ｓｃｃｍおよび亜酸化窒素１０００ｓｃｃｍとし、圧力を１３３．３０Ｐａとし、成膜電力を３５Ｗ（１３．５６ＭＨｚ）とし、電極間距離を２０ｍｍとし、基板温度を３２５℃として成膜した。
次に、加熱処理を行い、絶縁膜１００４、絶縁膜１００５から水、窒素、水素等を脱離させると共に、絶縁膜１００４に含まれる酸素の一部を酸化物半導体膜へ供給した。ここでは、酸素雰囲気で、４５０℃、１時間の加熱処理を行った。
次に、レジストマスクを形成し、ドライエッチング法により絶縁膜１００４および絶縁膜１００５に開口部１０１０をもうけた。ドライエッチング工程はＩＣＰ装置を用いて行った。ＩＣＰ装置の処理室に導入するエッチングガスは三フッ化メタンを流量２２．５ｓｃｃｍ、ヘリウムを１２７．５ｓｃｃｍおよびメタンを５ｓｃｃｍとする条件を用いた。また、処理室内の圧力は３．５Ｐａ、ＩＣＰ電力は４７５Ｗ、バイアス電力は３００Ｗとした。
次に、スパッタリング法を用いて絶縁膜の表面および開口部１０１０に厚さ１５０ｎｍの導電膜１００７を成膜した。導電膜１００７はチタンを用いた。チタンの成膜条件は、アルゴンを流量２０ｓｃｃｍとし、圧力を０．１Ｐａとし、電源電力（ＤＣ）を１２ｋＷとし、基板とターゲット間の距離を４００ｍｍとし、基板温度を室温とした。
次に、レジストマスクを形成し、ドライエッチング法により導電膜１００７を加工し、電極１００７ａと電極１００７ｂを形成した。電極１００７ａと電極１００７ｂについては後述する。ドライエッチング工程はＩＣＰ装置を用いて行った。ＩＣＰ装置の処理室に導入するエッチングガスは三塩化ホウ素を６０ｓｃｃｍ、塩素を２０ｓｃｃｍとする条件を用いた。また、処理室内の圧力は２．０Ｐａ、ＩＣＰ電力は３５０Ｗ、バイアス電力は２０Ｗとした。その後、窒素雰囲気で、１５０℃、１２分の熱処理を行った。
以上のようにして、試料Ａ、試料Ｂおよび比較例である試料Ｃを作製した。
次に、作製した試料Ａ、試料Ｂの抵抗値を測定した。図３０（Ａ）に、測定に用いた素子の上面図を示す。酸化物半導体膜１００３は島状に形成されている。電極１００７ａと電極１００７ｂは７３２μｍの間隔をあけて配置されている。図３０（Ｂ）には電極１００７ａ、電極１００７ｂと、絶縁膜１００４及び絶縁膜１００５の開口部１０１０との関係を示す。
電極１００７ａと電極１００７ｂに端子を当て、抵抗値を測定した。試料Ａ、試料Ｂおよび試料Ｃの抵抗値はそれぞれ、５．４×１０５［Ω］、１．５×１０４［Ω］、２．１×１０６［Ω］であった。
酸化物半導体膜１００３にリンおよびホウ素を添加することにより、酸化物半導体膜１００３の抵抗を下げることができた。
５０ 基板
５２ 絶縁膜
５３ 領域
５６ 酸化物半導体膜
６８ 絶縁膜
７０ 基板
７２ 絶縁膜
７３ 領域
７３ａ 領域
７６ 酸化物半導体膜
７７ 領域
７８ 領域
７９ 領域
８１ レジストマスク
８２ レジストマスク
８８ 絶縁膜
１０１ 基板
１０２ 下地絶縁膜
１０３ 酸化物半導体膜
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６ 絶縁膜
１０７ 導電膜
１０７ａ ソース電極
１０７ｂ ドレイン電極
１２１ 絶縁膜
１２２ 領域
１３１ レジストマスク
１３５ 絶縁膜
１３６ 酸化物半導体膜
１５１ａ 領域
１５１ｂ 領域
１５１ｃ 領域
１５１ｄ 領域
１８１ チャネル長
１８２ チャネル幅
２０１ 基板
２０２ 下地絶縁膜
２０３ 酸化物半導体膜
２０４ ゲート絶縁膜
２０５ ゲート電極
２０６ 絶縁膜
２０７ 導電膜
２０７ａ ソース電極
２０７ｂ ドレイン電極
２１７ａ 端部
２１７ｂ 端部
２２１ 絶縁膜
２２２ 領域
２３５ 絶縁膜
２３６ 酸化物半導体膜
２５１ａ 領域
２５１ｂ 領域
２５１ｃ 領域
２５１ｄ 領域
２５１ｅ 領域
３０１ 基板
３０２ 下地絶縁膜
３０３ 酸化物半導体膜
３０４ ゲート絶縁膜
３０５ ゲート電極
３０６ 絶縁膜
３０７ 導電膜
３０７ａ ソース電極
３０７ｂ ドレイン電極
３０８ サイドウォール絶縁膜
３０９ 絶縁膜
３２１ 絶縁膜
３２２ 領域
３５１ａ 領域
３５１ｂ 領域
３５１ｃ 領域
３５１ｄ 領域
４０１ 基板
４０２ 下地絶縁膜
４０３ａ 酸化物半導体膜
４０３ｂ 酸化物半導体膜
４０３ｃ 酸化物半導体膜
４０４ ゲート絶縁膜
４０５ ゲート電極
４０６ 絶縁膜
４０７ａ ソース電極
４０７ｂ ドレイン電極
４０８ 絶縁膜
４２１ 絶縁膜
４３１ レジストマスク
４５１ａ 領域
４５１ｂ 領域
４５１ｃ 領域
４５１ｄ 領域
９０１ 半導体膜
９０２ 電子捕獲層
９０２ａ 第１の絶縁膜
９０２ｂ 第２の絶縁膜
９０２ｃ 第３の絶縁膜
９０３ ゲート電極
９０４ 電子捕獲準位
９０５ 電子
９０６ 曲線
９０７ 曲線
９０８ トランジスタ
９０９ 容量素子
１００１ 基板
１００２ 絶縁膜
１００３ 酸化物半導体膜
１００４ 絶縁膜
１００５ 絶縁膜
１００７ 導電膜
１００７ａ 電極
１００７ｂ 電極
１０１０ 開口部
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカー部
８１００ 警報装置
８１０１ マイクロコンピュータ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (2)

  1. 絶縁表面上の絶縁層と、
    前記絶縁層上の酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層上のゲート電極と、を有し、
    前記絶縁層と、前記酸化物半導体層は島状の形状であり、
    前記絶縁層は過剰酸素を有し、
    前記絶縁層は第１の領域と、第２の領域を有し、
    前記第１の領域は、前記ゲート電極と重畳する領域を有し、
    前記第２の領域は、前記絶縁層の側面を有し、
    前記第２の領域は、不純物元素を有することを特徴とする半導体装置。
  2. 絶縁表面上に過剰酸素が含まれる絶縁層を形成し、
    前記絶縁層上に酸化物半導体層を形成し、
    前記絶縁層と前記酸化物半導体層を島状に加工し、
    前記酸化物半導体層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にゲート電極を形成し、
    前記ゲート電極をマスクとして前記酸化物半導体層及び前記絶縁層にイオンドーピング法またはイオン注入法を用いて不純物元素を添加することを特徴とする半導体装置の作製方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI841974B (zh) * 2014-11-21 2024-05-11 日商半導體能源研究所股份有限公司 半導體裝置
WO2016092427A1 (en) 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20160114511A (ko) * 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP6562674B2 (ja) * 2015-03-26 2019-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9806200B2 (en) * 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10056497B2 (en) 2015-04-15 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102549926B1 (ko) * 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
CN114695562A (zh) * 2015-05-22 2022-07-01 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20170080320A (ko) 2015-12-31 2017-07-10 엘지디스플레이 주식회사 박막트랜지스터, 그를 갖는 표시장치, 및 박막트랜지스터의 제조방법
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2018170324A (ja) * 2017-03-29 2018-11-01 株式会社ジャパンディスプレイ 表示装置
JPWO2019048984A1 (ja) * 2017-09-05 2020-11-05 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2019129320A (ja) 2018-01-19 2019-08-01 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019180539A1 (ja) 2018-03-23 2019-09-26 株式会社半導体エネルギー研究所 半導体装置
US20200006570A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Contact structures for thin film transistor devices
US12100747B2 (en) 2018-11-02 2024-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20200350412A1 (en) * 2019-05-01 2020-11-05 Intel Corporation Thin film transistors having alloying source or drain metals
US11626429B2 (en) * 2019-11-20 2023-04-11 Samsung Display Co., Ltd. Display device and method of fabricating the same
WO2021130592A1 (ja) * 2019-12-27 2021-07-01 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN111244168B (zh) * 2020-01-22 2023-04-07 合肥鑫晟光电科技有限公司 一种显示基板及其制备方法、显示装置
EP3940753A1 (en) * 2020-07-15 2022-01-19 Imec VZW Method for processing a fet device
EP4020588A1 (en) * 2020-12-28 2022-06-29 IMEC vzw Method for processing a fet device

Family Cites Families (158)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP5143272B2 (ja) * 2000-08-14 2013-02-13 株式会社半導体エネルギー研究所 Ｅｌ表示装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577281B (zh) 2005-11-15 2012-01-11 株式会社半导体能源研究所 有源矩阵显示器及包含该显示器的电视机
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007273919A (ja) * 2006-03-31 2007-10-18 Nec Corp 半導体装置及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8047442B2 (en) * 2007-12-03 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5411528B2 (ja) * 2008-03-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタ及び表示装置
US20090278120A1 (en) * 2008-05-09 2009-11-12 Korea Institute Of Science And Technology Thin Film Transistor
KR100963026B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP2010103478A (ja) * 2008-09-25 2010-05-06 Panasonic Corp 窒化物半導体装置及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
KR102369024B1 (ko) 2009-10-29 2022-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120093952A (ko) * 2009-11-06 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자 및 반도체 장치 제조 방법과, 성막 장치
KR101652790B1 (ko) * 2009-11-09 2016-08-31 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP5762723B2 (ja) 2009-11-20 2015-08-12 株式会社半導体エネルギー研究所 変調回路及びそれを備えた半導体装置
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102652396B (zh) 2009-12-23 2015-12-16 株式会社半导体能源研究所 半导体装置
KR102134294B1 (ko) * 2010-04-02 2020-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101706081B1 (ko) * 2010-04-06 2017-02-15 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 액정 표시 장치
CN103500709B (zh) 2010-04-23 2015-09-23 株式会社半导体能源研究所 半导体装置的制造方法
KR101806271B1 (ko) * 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9209314B2 (en) * 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
KR101830193B1 (ko) * 2010-07-02 2018-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5917035B2 (ja) * 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
KR101809105B1 (ko) 2010-08-06 2017-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 집적 회로
TWI654764B (zh) 2010-11-11 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI525818B (zh) * 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
WO2012090973A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI539597B (zh) * 2011-01-26 2016-06-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI570920B (zh) * 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9023684B2 (en) * 2011-03-04 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8841664B2 (en) * 2011-03-04 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9960278B2 (en) 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
US9012905B2 (en) 2011-04-08 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor comprising oxide semiconductor and method for manufacturing the same
CN105931967B (zh) * 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
US8946066B2 (en) * 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP6009226B2 (ja) * 2011-06-10 2016-10-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101860859B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
WO2012172746A1 (en) * 2011-06-17 2012-12-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9385238B2 (en) 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102014876B1 (ko) 2011-07-08 2019-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6016532B2 (ja) 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5829477B2 (ja) * 2011-10-20 2015-12-09 株式会社半導体エネルギー研究所 半導体装置
US8969130B2 (en) * 2011-11-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Insulating film, formation method thereof, semiconductor device, and manufacturing method thereof
US8748240B2 (en) * 2011-12-22 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI569446B (zh) * 2011-12-23 2017-02-01 半導體能源研究所股份有限公司 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置
CN103247331B (zh) * 2012-02-13 2016-01-20 中国科学院微电子研究所 半导体存储器件及其访问方法
JP6168795B2 (ja) * 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8860023B2 (en) * 2012-05-01 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2014065343A1 (en) * 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102207028B1 (ko) * 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9349593B2 (en) * 2012-12-03 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6395409B2 (ja) * 2013-03-27 2018-09-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TWI644434B (zh) * 2013-04-29 2018-12-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI567995B (zh) * 2013-06-27 2017-01-21 友達光電股份有限公司 薄膜電晶體及其製造方法

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