JP4926346B2 - 発光装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された有機発光素子（ＯＬＥＤ：Organic Light Emitting Diode）を、該基板とカバー材の間に封入したＯＬＥＤパネルに関する。また、該ＯＬＥＤパネルにコントローラを含むＩＣ等を実装した、ＯＬＥＤモジュールに関する。なお本明細書において、ＯＬＥＤパネル及びＯＬＥＤモジュールを共に発光装置と総称する。本発明はさらに、該発光装置の駆動方法及び該発光装置を用いた電子機器に関する。
【０００２】
【従来の技術】
ＯＬＥＤは自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年ＯＬＥＤを用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。発光装置は有機ＥＬディスプレイ（ＯＥＬＤ：Organic EL Display）又は有機ライトエミッティングダイオードとも呼ばれている。
【０００３】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極層と、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【０００４】
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に設けられた全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
ところで、発光装置の駆動方法の１つに、アナログ方式の駆動方法（アナログ駆動法）がある。以下、発光装置のアナログ駆動法について説明する。
【０００６】
図１８に、一般的な発光装置の画素部１８００の構造を示す。画素部１８００は走査線Ｇ１〜Ｇｙと、電源線Ｖ１〜Ｖｘと、信号線Ｓ１〜Ｓｘとを有している。走査線Ｇ１〜Ｇｙは、各画素が有するスイッチング用ＴＦＴ１８０１のゲート電極にそれぞれ接続されている。また各画素の有するスイッチング用ＴＦＴ１８０１のソース領域とドレイン領域は、一方が信号線Ｓ１〜Ｓｘのいずれか１つに、もう一方が各画素が有する駆動用ＴＦＴ１８０４のゲート電極及び各画素が有するコンデンサ１８０８にそれぞれ接続されている。
【０００７】
なお、本明細書において接続とは、特に記載のない限り電気的な接続を意味する。
【０００８】
各画素が有する駆動用ＴＦＴ１８０４のソース領域は電源線Ｖ１〜Ｖｘのいずれか１つに接続されており、ドレイン領域はＯＬＥＤ１８０６の画素電極に接続されている。電源線Ｖ１〜Ｖｘは、各画素が有するコンデンサ１８０８に接続されている。
【０００９】
ＯＬＥＤ１８０６は陽極と、陰極と、陽極と陰極の間に設けられた有機発光層とを有する。ＯＬＥＤ１８０６の陽極が駆動用ＴＦＴ１８０４のソース領域またはドレイン領域と接続している場合、ＯＬＥＤ１８０６の陽極が画素電極となる。逆にＯＬＥＤ１８０６の陰極が駆動用ＴＦＴ１８０４のソース領域またはドレイン領域と接続している場合、ＯＬＥＤ１８０６の陰極が画素電極となる。本明細書では、陽極を画素電極として用いる場合は陰極を対向電極と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。
【００１０】
画素電極の電圧と対向電極の電圧の電圧差が、ＯＬＥＤ駆動電圧として有機発光層にかかる。なお、本明細書において電圧とは、特に記載のない限りグラウンドとの電位差を意味する。
【００１１】
図１８で示した発光装置を、アナログ駆動法で駆動させたときの各画素の動作について説明する。
【００１２】
まず電源線Ｖ１〜Ｖｘの電圧は一定の高さに保たれている。そして対向電極の電圧も一定の高さに保たれている。電源線Ｖ１〜Ｖｘの電圧と対向電極の電圧は、電源線Ｖ１〜Ｖｘの電圧がＯＬＥＤの画素電極に与えられたときに、ＯＬＥＤが発光する程度に電源電圧との間に電圧差を有している。
【００１３】
走査線駆動回路によって走査線Ｇ１〜Ｇｙが順に選択される。本明細書において走査線が選択されるとは、該走査線にゲート電極が接続された薄膜トランジスタが全てオンの状態になることを意味する。よって、各走査線にゲート電極が接続されているスイッチング用ＴＦＴ１８０１が順にオンになる。
【００１４】
そして、信号線Ｓ１〜Ｓｘに順にアナログのビデオ信号が入力される。信号線Ｓ１〜Ｓｘに入力されたアナログのビデオ信号は、スイッチング用ＴＦＴ１８０１を介して駆動用ＴＦＴ１８０４のゲート電極に入力される。
【００１５】
駆動用ＴＦＴ１８０４のチャネル形成領域を流れる電流の量は、駆動用ＴＦＴ１８０４のゲート電極に入力される信号の電圧によって制御される。よって、ＯＬＥＤ１８０６の画素電極にかかる電圧は、駆動用ＴＦＴ１８０４のゲート電極に入力されたアナログのビデオ信号の電圧によって決まる。よって、ＯＬＥＤ１８０６はアナログのビデオ信号の電圧に制御されて発光する。
【００１６】
全ての画素において上述した動作が行われることで、１つの画像が形成される。なお、アナログのビデオ信号によって全ての画素のＯＬＥＤの発光量が制御されるまでの期間を１フレーム期間と呼ぶ。
【００１７】
以上のように、アナログのビデオ信号によってＯＬＥＤの発光量が制御され、その発光量の制御によって階調表示がなされる。
【００１８】
【発明が解決しようとする課題】
上述したアナログ駆動法において、ＯＬＥＤに供給される電流量が駆動用ＴＦＴのゲート電圧によって制御される様子を図１９（Ａ）、（Ｂ）を用いて詳しく説明する。
【００１９】
図１９（Ａ）は、ゲート／ソース間の電圧（ゲート電圧）Ｖ_GSを変化させたときの、駆動用ＴＦＴのソース／ドレイン間電圧Ｖ_DSと、ドレイン電流Ｉ_DSの関係を示すグラフである。このグラフにより任意のゲート電圧に対して流れる電流量を知ることができる。
【００２０】
アナログ駆動法において階調表示を行う場合、駆動用ＴＦＴは飽和領域を用いて駆動する。飽和領域は、しきい値電圧をＶ_THとすると、｜Ｖ_GS−Ｖ_TH｜＜｜Ｖ_DS｜を満たすようなゲート電圧である領域を指す。この領域を使ってゲート電圧による電流制御を行う。
【００２１】
スイッチング用ＴＦＴがオンとなって画素内に入力されたアナログのビデオ信号の電圧は、駆動用ＴＦＴのゲート電圧となる。このとき、図１９（Ａ）（Ｂ）に示した特性に従って、ゲート電圧に対するドレイン電流が１対１で決まる。即ち、駆動用ＴＦＴのゲート電極に入力されるアナログのビデオ信号の電圧に対応して、ドレイン領域の電圧が定まり、所定のドレイン電流がＯＬＥＤに流れ、その電流量に対応した発光量で前記ＯＬＥＤが発光する。
【００２２】
以上のように、ビデオ信号によってＯＬＥＤの発光量が制御され、その発光量の制御によって階調表示がなされる。
【００２３】
しかしながら、上記アナログ駆動法はＴＦＴの特性のバラツキに非常に弱いという欠点がある。また図１９（Ｂ）に、閾値電圧Ｖ_THを変化させたときの、ゲート電圧Ｖ_GSと、ドレイン電流Ｉ_DSの関係を示すグラフである。仮に各画素の駆動用ＴＦＴに等しいゲート電圧がかかったとしても、駆動用ＴＦＴの特性にバラツキがあれば、同じドレイン電流を出力することはできない。なお、図１９（Ｂ）では、閾値電圧Ｖ_THを変化させたときのＩ_DS−Ｖ_GS特性を示すグラフであるが、閾値電圧の他に、移動度やゲート容量などにバラツキがある場合も、出力されるドレイン電流の値は異なってくる。
【００２４】
さらに、図１９（Ａ）、（Ｂ）からも明らかなように、特性が僅かでもずれれば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生じうる。こうなってしまうと、僅かな特性のバラツキによって、同じ電圧の信号を入力してもＯＬＥＤの発光量が隣接画素で大きく異なってしまう。
【００２５】
このように、アナログ駆動法は駆動用ＴＦＴの特性バラツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型の発光装置の階調表示における障害となっていた。
【００２６】
また、図１８に示した画素を用いた従来のアナログ駆動では、各画素毎に次に書き換えられるまでずっと画像が表示されつづけるという、いわゆるホールド型表示となり、動画がぼける（滑らかな動きにならない）という問題もあった。
【００２７】
本発明は上記問題点を鑑みてなされたものであり、鮮明な階調表示の可能なアクティブマトリクス型の発光装置を提供することを課題とする。そして、そのようなアクティブマトリクス型発光装置を表示装置として具備する高性能な電子機器を提供することを課題とする。
【００２８】
【課題を解決するための手段】
本発明者は、駆動用ＴＦＴの特性のばらつきを大幅に軽減すると同時に、動画がぼけるのを防止するために、ビデオ信号を画素に書き込むためのスイッチング用ＴＦＴと、書き込まれたビデオ信号の電圧に基づいて電流をＯＬＥＤに流す複数の駆動用ＴＦＴと、画素に書き込まれたビデオ信号を消去するためのＴＦＴ（以下、消去用ＴＦＴと呼ぶ）とを各画素に設けた。さらに、複数の駆動用ＴＦＴは、直列に接続された複数の駆動用ＴＦＴが、複数並列に接続されている。そして、全ての駆動用ＴＦＴはゲート電極が互いに接続されている。以下、本明細書では、各画素に設けられた複数の駆動用ＴＦＴを、駆動用ＴＦＴ群と総称する。
【００２９】
各画素に上述した駆動用ＴＦＴ群を設けることで、本発明では、駆動用ＴＦＴのＩ_DS−Ｖ_GS特性に多少のばらつきがあっても、同じ電圧の信号を入力したときにＯＬＥＤの発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【００３０】
【発明の実施の形態】
以下に、本発明の発光装置の構造と、その駆動方法を２つ例を挙げて説明する。１つはデジタルビデオ信号を用いる方式であり、もう１つはアナログビデオ信号を用いる方式である。
（実施の形態１）
まず、ｎビットのデジタルビデオ信号により２ⁿ階調の表示を行う場合について説明する。
【００３１】
図１は本発明の駆動方法を用いる発光装置のブロック図であり、１００は画素部、１０２は信号線駆動回路、１０３は第１走査線駆動回路、１０４は第２走査線駆動回路である。
【００３２】
図示しないが、画素部１００は信号線Ｓ１〜Ｓｘと、第１走査線Ｇａ１〜Ｇａｙと、第２走査線Ｇｅ１〜Ｇｅｙと、電源線Ｖ１〜Ｖｘとを有している。
【００３３】
信号線、第１走査線、第２走査線、電源線を、それぞれ１つずつ有する領域が画素１０１である。画素部１００には、マトリクス状に複数の画素１０１が設けられている。
【００３４】
なお図１では信号線駆動回路１０２と第１走査線駆動回路１０３と第２走査線駆動回路１０４が、画素部１００と同じ基板上に形成されているが、本発明はこの構成に限定されない。信号線駆動回路１０２、第１走査線駆動回路１０３、第２走査線駆動回路１０４が、画素部１００と異なる基板上に形成され、ＦＰＣ等のコネクターを介して、画素部１００と接続されていても良い。また、図１では信号線駆動回路１０２と第１走査線駆動回路１０３と第２走査線駆動回路１０４は１つずつ設けられているが、本発明はこの構成に限定されない。信号線駆動回路１０２と第１走査線駆動回路１０３と第２走査線駆動回路１０４の数は設計者が任意に設定することができる。
【００３５】
図２に本発明の画素の構成を示す。図２に示す画素１０１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇａｊ（Ｇａ１〜Ｇａｙのうちの１つ）、第２走査線Ｇｅｊ（Ｇｅ１〜Ｇｅｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【００３６】
なお信号線と電源線の数は必ずしも同じであるとは限らない。また、第１走査線と、第２走査線の数は必ずしも同じであるとは限らない。またこれらの配線を必ず全て有していなくとも良く、これらの配線の他に、別の異なる配線が設けられていても良い。
【００３７】
画素１０１は、スイッチング用ＴＦＴ１０７、消去用ＴＦＴ１０９、ＯＬＥＤ１１０、コンデンサ１１２を有している。さらに画素１０１は、複数の駆動用ＴＦＴを含んでいる駆動用ＴＦＴ群１０８を有している。
【００３８】
本発明の発光装置では、駆動用ＴＦＴ群１０８はｓ×ｔ個の駆動用ＴＦＴを有している。図２ではｓ＝ｔ＝２の場合の駆動用ＴＦＴ群１０８について示している。ｓ×ｔ個の駆動用ＴＦＴは、電源線ＶｉとＯＬＥＤ１１０の間においてｓ個ずつ直列に接続されている。つまり、電源線ＶｉとＯＬＥＤ１１０の間に、直列に接続されたｓ個のチャネル形成領域が、ｔ個分並列に接続されている。そして、全ての駆動用ＴＦＴはゲート電極が互いに接続されている。
【００３９】
なお、ｓとｔの値は共に２以上であれば、設計者が任意に設定することができる。
【００４０】
スイッチング用ＴＦＴ１０７のゲート電極は、第１走査線Ｇａｊに接続されている。スイッチング用ＴＦＴ１０７のソース領域とドレイン領域は、一方が信号線Ｓｉに接続されており、もう一方が駆動用ＴＦＴ群１０８が有する全ての駆動用ＴＦＴのゲート電極に接続されている。
【００４１】
なお本明細書では、ｎチャネル型トランジスタのソース領域に与えられる電圧は、ドレイン領域に与えられる電圧よりも低いものとする。また、ｐチャネル型トランジスタのソース領域に与えられる電圧は、ドレイン領域に与えられる電圧よりも高いものとする。
【００４２】
コンデンサ１１２は、電源線Ｖｉと、駆動用ＴＦＴ群１０８が有する全ての駆動用ＴＦＴのゲート電極との間に形成されている。スイッチング用ＴＦＴ１０７が非選択状態（オフの状態）にある時、駆動用ＴＦＴ群１０８群が有する全ての駆動用ＴＦＴのゲート電圧を保持するために設けられている。なお本実施の形態ではコンデンサ１１２を設ける構成を示したが、本発明はこの構成に限定されず、コンデンサ１１２を設けない構成にしても良い。本発明の発光装置は、駆動用ＴＦＴが２×２以上設けられているため、駆動用ＴＦＴ群のゲート電極と活性層の間に形成される容量（ゲート容量）が、駆動用ＴＦＴが１つの場合比べて大きく、ゲート容量によりゲート電圧を保持することは十分可能である。
【００４３】
消去用ＴＦＴ１０９のゲート電極は、第２走査線Ｇｅｊに接続されている。また消去用ＴＦＴ１０９のソース領域とドレイン領域は、一方は電源線Ｖｉに、もう一方は、駆動用ＴＦＴ群１０８の全ての駆動用ＴＦＴのゲート電極に接続されている。
【００４４】
ＯＬＥＤ１１０は陽極と陰極と、陽極と陰極の間に設けられた有機発光層とからなる。
【００４５】
ＯＬＥＤ１１０の対向電極には、画素部１０１を有する基板の外部に設けられた電源から、所定の電圧が与えらる。また電源線Ｖ１〜Ｖｘには、画素部１０１を有する基板の外部に設けられた電源から、所定の電圧が与えらる。そして対向電極と電源線の電圧差は、電源線の電圧が画素電極に与えられたときにＯＬＥＤが発光する程度の大きさに保たれている。
【００４６】
なお図１及び図２ではモノクロの画像を表示する発光装置の構成を示しているが、本発明はカラーの画像を表示する発光装置であっても良い。その場合、電源線Ｖ１〜Ｖｘの電圧の高さを全て同じに保たなくても良く、対応する色毎に変えるようにしても良い。
【００４７】
現在の典型的な発光装置は、画素部の面積あたりの発光量が２００ｃｄ／ｍ²の場合、画素部の面積あたりの電流が数ｍＡ／ｃｍ²程度必要となる。そのため画素部のサイズが大きくなると、ＩＣ等に設けられた電源から電源線に与えられる電圧のオンオフをスイッチで制御することが難しくなる。本発明においては、電源線と対向電極の間の電圧差は常に一定に保たれており、ＩＣに設けられた電源から与えられる電圧をスイッチで制御する必要がないので、より大きな画面サイズのパネルの実現に有用である。
【００４８】
スイッチング用ＴＦＴ１０７、駆動用ＴＦＴ群１０８、消去用ＴＦＴ１０９は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることができる。ただし、駆動用ＴＦＴ群１０８が有する全ての駆動用ＴＦＴは同じ極性を有している。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、全ての駆動用ＴＦＴはｐチャネル型トランジスタであるのが望ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、全ての駆動用ＴＦＴはｎチャネル型トランジスタであるのが望ましい。
【００４９】
またスイッチング用ＴＦＴ１０７、消去用ＴＦＴ１０９は、シングルゲート構造ではなく、マルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。
【００５０】
次に図１、図２で示した本発明の発光装置の駆動方法について説明する。
【００５１】
本発明の発光装置の駆動は、書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとに分けて説明することができる。書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとが出現するタイミングは、各ラインの画素ごとに時間差を有している。
【００５２】
図４に、書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線及び第２走査線の位置を示している。ただし、書き込み期間Ｔａは短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａｎの開始されるタイミングを矢印で示した。また、対応するビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間をΣＴａ１〜ΣＴａｎとして示す。
【００５３】
まず、１ライン目の画素において書き込み期間Ｔａ１が開始される。書き込み期間Ｔａ１が開始されると、第１走査線駆動回路１０３によって１ライン目の第１走査線Ｇａ１が選択され、１ライン目の画素のスイッチング用ＴＦＴ１０７が全てオンになる。なおこのとき、１ライン目の第２走査線Ｇｅ１は選択されていないので、消去用ＴＦＴ１０９はオフの状態になっている。
【００５４】
図３（Ａ）に、書き込み期間Ｔａにおける各画素の回路素子の接続を簡単に示す。
【００５５】
そして、信号線Ｓ１〜Ｓｘに１ビット目のデジタルのビデオ信号（以下、デジタルビデオ信号と呼ぶ）が入力され、デジタルのビデオ信号の電圧が駆動用ＴＦＴ群１０８の全ての駆動用ＴＦＴのゲート電極に与えられる。
【００５６】
なお本明細書において、ビデオ信号の電圧がスイッチング用ＴＦＴ１０７を介して駆動用ＴＦＴ群１０８のゲート電極に与えられることを、画素にビデオ信号が入力されるとする。
【００５７】
デジタルビデオ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルビデオ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。デジタルビデオ信号が有する電圧に従って、駆動用ＴＦＴ群１０８が有する全ての駆動用ＴＦＴがオンになるかオフになるかが選択される。
【００５８】
駆動用ＴＦＴ群１０８がオフのとき、言い換えると駆動用ＴＦＴ群１０８が有する全ての駆動用ＴＦＴがオフのとき、画素電極に電源線の電圧が与えられないので、ＯＬＥＤ１１０は発光しない。
【００５９】
駆動用ＴＦＴ群１０８がオンのとき、言い換えると駆動用ＴＦＴ群１０８が有する全ての駆動用ＴＦＴがオンのとき、画素電極に電源線の電圧が与えられ、ＯＬＥＤ１１０は発光する。
【００６０】
このように、１ライン目の画素にデジタルビデオ信号が入力されると同時に、ＯＬＥＤ１１０が発光、または非発光の状態になり、１ライン目の画素は表示を行う。
【００６１】
そして１ライン目の画素において書き込み期間が終了し、２ライン目の画素において書き込み期間Ｔａ１が開始される。２ライン目の画素において書き込み期間Ｔａ１が開始されると、第１走査線Ｇａ２が選択される。そして、１ライン目の画素と同様に１ビット目のデジタルビデオ信号が２ライン目の画素に入力され、２ライン目の画素が表示を行う。
【００６２】
そして、２ライン目の画素において書き込み期間Ｔａ１が終了すると、同様に３ライン目以降の画素においても順に書き込み期間Ｔａ１が開始され、第１走査線Ｇａ３〜Ｇａｙが順に選択される。そして各ラインの画素に１ビット目のデジタルビデオ信号が入力され、各ラインの画素が表示を行う。
【００６３】
一方、１ライン目の画素において書き込み期間Ｔａ１が終了すると、次に表示期間Ｔｒ１が開始される。
【００６４】
図３（Ｂ）に、表示期間Ｔｒにおける各画素の回路素子の接続を簡単に示す。
【００６５】
表示期間Ｔｒ１では、第１走査線Ｇａ１及び第２走査線Ｇｅ１が非選択の状態にあるので、書き込み期間において駆動用ＴＦＴ群１０８のゲート電極に与えられた電圧が保持されている。そのため、書き込み期間Ｔａ１において駆動用ＴＦＴ群１０８がオンになった場合、表示期間Ｔｒ１においても駆動用ＴＦＴ群１０８はオンのままであり、ＯＬＥＤ１１０は発光しつづける。逆に、書き込み期間Ｔａ１において駆動用ＴＦＴ群１０８がオフになった場合、表示期間Ｔｒ１においても駆動用ＴＦＴ群１０８はオフのままであり、ＯＬＥＤ１１０は非発光の状態のままである。
【００６６】
次に、２ライン目の画素において書き込み期間Ｔａ１が終了すると、表示期間Ｔｒ１が開始され、１ライン目の画素と同様に２ライン目の画素においても、書き込み期間Ｔａ１において画素に入力されたデジタルビデオ信号の電圧に従って、画素の表示が維持される。
【００６７】
そして、３ライン目以降の画素においても順に表示期間Ｔｒ１が開始される。そして、１ライン目の画素と同様に、各ラインの画素においても、書き込み期間Ｔａ１において画素に入力されたデジタルビデオ信号の電圧に従って、画素の表示が維持される。
【００６８】
一方、全てのラインの画素において表示期間Ｔｒ１が開始される前に、１ライン目の画素において表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１が開始される。
【００６９】
非表示期間Ｔｄ１が開始されると、１ライン目の第２走査線Ｇｅ１が選択され、１ライン目の画素の消去用ＴＦＴ１０９がオンになる。なお、非表示期間Ｔｄ１においては第１走査線Ｇａ１は非選択の状態のままである。
【００７０】
図３（Ｃ）に、非表示期間Ｔｄにおける各画素の回路素子の接続を簡単に示す。
【００７１】
消去用ＴＦＴ１０９がオンになると、駆動用ＴＦＴ群１０８のゲート電極に電源線の電圧が与えられる。そのため、駆動用ＴＦＴ群１０８のうち、電源線の電圧がソース領域に与えられている駆動用ＴＦＴのゲート電圧が０に近くなり、該駆動用ＴＦＴ１０８はオフになる。従って、ＯＬＥＤ１１０の画素電極に電源線の電圧が与えられなくなり、ＯＬＥＤ１１０は発光しない。
【００７２】
次に、２ライン目以降の画素においても順に非表示期間Ｔｄ１が出現し、各画素のＯＬＥＤ１１０が発光しなくなる。
【００７３】
次に、１ライン目の画素において書き込み期間Ｔａ２が開始され、第１走査線Ｇａ１が選択される。そして、１ライン目の画素に２ビット目のデジタルビデオ信号が入力され、２ライン目の画素が表示を行う。
【００７４】
そして、２ライン目以降の画素においても、順に書き込み期間Ｔａ２が開始される。
【００７５】
一方、１ライン目の画素において書き込み期間Ｔａ２が終了すると、次に表示期間Ｔｒ２が開始され、画素の表示が維持される。そして、２ライン目以降の画素においても書き込み期間Ｔａ２が終了し、表示期間Ｔｒ２が順に開始される。
【００７６】
上述した動作は、表示期間Ｔａｍ（ｍは１〜ｎの任意の自然数）が開始されるまで繰り返され、書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとが繰り返し出現する。
【００７７】
説明をわかりやすくするために、図４ではｍ＝ｎ−２の場合を示しているが、本発明はこれに限定されないのは言うまでもない。本発明においてｍは、１からｎまでの値を任意に選択することが可能である。
【００７８】
Ｔａｍ〔ｎ−２（以下、括弧内はｍ＝ｎ−２の場合を示す）〕が開始されると、ｍビット目のデジタル信号が１ライン目の画素に入力され、表示が行われる。そして１ライン目の画素において書き込み期間Ｔａｍが終了すると、２ライン目以降の画素において、順に書き込み期間Ｔａｍが開始され、ｍビット目のデジタル信号が各ラインの画素に入力される。
【００７９】
一方、１ライン目の画素において書き込み期間Ｔａｍが終了すると、次に表示期間Ｔｒｍが開始され、１ライン目の画素の表示が維持される。そして、２ライン目以降の画素においても、書き込み期間Ｔａｍがそれぞれ終了すると、順に表示期間Ｔｒｍが開始され、各ラインの画素の表示が維持される。
【００８０】
次に、全てのラインの画素の表示期間Ｔｒｍが開始された後、１ライン目の画素において書き込み期間Ｔａ（ｍ＋１）〔ｎ−１〕が開始され、（ｍ＋１）〔ｎ−１〕ビット目のデジタルビデオ信号が１ライン目の画素に入力される。
【００８１】
一方、１ライン目の画素において書き込み期間Ｔａ（ｍ＋１）〔ｎ−１〕が終了すると、次に表示期間Ｔｒ（ｍ＋１）〔ｎ−１〕が開始され、１ライン目の画素の表示が維持される。そして、２ライン目以降の画素においても、書き込み期間Ｔａ（ｍ＋１）〔ｎ−１〕がそれぞれ終了すると、順に表示期間Ｔｒ（ｍ＋１）〔ｎ−１〕が開始され、各ラインの画素の表示が維持される。
【００８２】
上述した動作は、全ての画素において表示期間Ｔｒｎが終了するまで繰り返される。
【００８３】
全ての表示期間Ｔｒ１〜Ｔｒｎが終了すると、１つの画像を表示することができる。本発明において、１つの画像が表示される期間を１フレーム期間（Ｆ）と呼ぶ。
【００８４】
そして１フレーム期間終了後、次のフレーム期間が開始され、再び１ライン目の画素において書き込み期間Ｔａ１が開始され、再び上述した動作が繰り返される。
【００８５】
発光装置は１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。
【００８６】
また本発明では、全ての書き込み期間の長さの和が１フレーム期間よりも短いことが重要である。なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２⁰：２¹：２²：…：２^(n-2)：２^(n-1)とすることが必要である。この表示期間の組み合わせで２ⁿ階調のうち所望の階調表示を行うことができる。
【００８７】
１フレーム期間中にＯＬＥＤが発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【００８８】
なお、１ライン目の画素の書き込み期間Ｔａｍが開始されてから、ｙライン目の画素の書き込み期間Ｔａｍが終了するまでの期間ΣＴａｍは、表示期間Ｔｒｍの長さよりも短い。
【００８９】
また表示期間Ｔｒ１〜Ｔｒｎは、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、表示期間Ｔｒ１〜Ｔｒｎが互いに重ならない順序の方がより好ましい。また非表示期間Ｔｄ１〜Ｔｄｎも、互いに重ならない順序の方がより好ましい。
【００９０】
なお、本発明では、発光時において駆動用ＴＦＴは飽和領域で動作させるものとする。飽和領域で動作させることにより、ＯＬＥＤが多少劣化し、あるいは環境温度が変化することにより、ＯＬＥＤの輝度−電圧特性が変化したとしても、輝度−電流特性に変化がなければ発光輝度が経時的に変化するのを防ぐことができる。
【００９１】
そして、本発明では複数の駆動用ＴＦＴを格子状に複数配する点において、本出願人によって出願された、図２０に示す特願２０００−３５９０３２号に記載の画素と異なる。なお、図２０において、各画素は信号線７０１、第１走査線７０２、第２走査線７０３、電源線７０４、スイッチング用ＴＦＴ７０５、駆動用ＴＦＴ７０６、消去用ＴＦＴ７０７、ＯＬＥＤ７０８を有している。図２０に示した画素と異なり、本発明では、駆動用ＴＦＴが２×２以上の駆動用ＴＦＴが直列及び並列に接続されているので、駆動用ＴＦＴの活性層を流れる電流によって発生した熱の放射を効率的に行うことができ、駆動用ＴＦＴの劣化を抑えることができる。さらに本発明は複数の駆動用ＴＦＴを格子状に複数配することにより、個別の駆動用ＴＦＴのＩ_DS−Ｖ_GS特性に多少のばらつきがあっても、駆動用ＴＦＴ群に等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩ_DS−Ｖ_GS特性のバラツキによって、同じ電圧の信号を入力してもＯＬＥＤの発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【００９２】
また、本発明では、表示を行わない非表示期間を設けることができる。これにより、ホールド型駆動とは異なり、動画がぼけるのを回避することができる。
【００９３】
（実施の形態２）
本実施の形態では、アナログビデオ信号を用いた、インパルス型の駆動方法について説明する。発光装置のブロック図及び画素の構成は、図１及び図２を参照する。
【００９４】
アナログビデオ信号を用いる場合もデジタルビデオ信号を用いる場合と同様に、書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとに分けて本発明の発光装置の駆動を説明することができる。ただし、アナログビデオ信号を用いた駆動の場合、１フレーム期間に、書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとが１つづつ出現する。
【００９５】
また、書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとが出現するタイミングは、各ラインの画素ごとに時間差を有している。
【００９６】
各画素において書き込み期間Ｔａが開始されると、第１走査線Ｇａが選択され、スイッチング用ＴＦＴ１０７がオンになる。このとき、第２走査線Ｇｅは選択されておらず、消去用ＴＦＴ１０９はオフの状態になっている。書き込み期間Ｔａにおける各画素の回路素子の接続は、図３（Ａ）を参照することができる。
【００９７】
そして、信号線にアナログビデオ信号が入力され、アナログビデオ信号の電圧が駆動用ＴＦＴ群１０８の全ての駆動用ＴＦＴのゲート電極に与えられる。各駆動用ＴＦＴは、ゲート電極に入力されたアナログビデオ信号の電圧に見合った大きさのドレイン電流を、ＯＬＥＤ１１０に流す。よって、アナログビデオ信号の電圧に従ってＯＬＥＤ１１０の発光輝度が定められ、階調が表示される。
【００９８】
書き込み期間Ｔａが終了すると、次に表示期間Ｔｒが開始される。表示期間Ｔｒでは、第１走査線Ｇａ及び第２走査線Ｇｅが非選択の状態にあるので、書き込み期間Ｔａにおいて駆動用ＴＦＴ群１０８のゲート電極に与えられた電圧が保持されている。表示期間Ｔｒにおける各画素の回路素子の接続は、図３（Ｂ）を参照することができる。よって、ＯＬＥＤ１１０は、書き込み期間Ｔａにおいて定められた発光輝度を保ち続ける。
【００９９】
表示期間Ｔｒが終了すると、次に非表示期間Ｔｄが開始される。非表示期間Ｔｄが開始されると、第２走査線Ｇｅが選択され消去用ＴＦＴ１０９がオンになる。第１走査線Ｇａは非選択の状態のままである。非表示期間Ｔｄにおける各画素の回路素子の接続は、図３（Ｃ）を参照することができる。
【０１００】
消去用ＴＦＴ１０９がオンになると、駆動用ＴＦＴ群１０８のゲート電極に電源線の電圧が与えられる。そのため、駆動用ＴＦＴ群１０８のうち、電源線の電圧がソース領域に与えられている駆動用ＴＦＴのゲート電圧が０に近くなり、該駆動用ＴＦＴ１０８はオフになる。従って、ＯＬＥＤ１１０の画素電極に電源線の電圧が与えられなくなり、ＯＬＥＤ１１０は発光しなくなる。
【０１０１】
全ての画素において上述した動作が行われる。各ラインの画素において、書きこみ期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとが全て出現すると１フレーム期間が終了する。
【０１０２】
このように、インパルス型の駆動方法の場合、各画素毎に、次にビデオ信号が書き込まれるまでに、いったん表示が消去されるため、各画素において発光と非発光が繰り返される。このようなインパルス型の駆動方法では、ホールド型の駆動方法とは異なり、動画がぼけるのを防止することができる。
【０１０３】
なお、本発明の発光装置は、本発明では複数の駆動用ＴＦＴを格子状に複数配するので、駆動用ＴＦＴのしきい値や移動度などの特性のばらつきによって生じるドレイン電流のばらつきを抑えることができる。よって、デジタルビデオ信号を用いたデジタル駆動法に限られず、アナログのビデオ信号を用いたアナログ駆動法にも適している。
【０１０４】
【実施例】
以下に、本発明の実施例について説明する。
【０１０５】
（実施例１）
本実施例では、実施の形態１に示した駆動方法における、表示期間の出現する順序について説明する。本実施例では６ビットのデジタルビデオ信号を用いた場合に、表示期間Ｔｒ１〜Ｔｒ６の出現する順序を例に挙げてて説明する。ただし本実施例ではｍ＝５の場合について説明する。なお、対応するデジタルビデオ信号のビット数やｍの値については、本発明は本実施例の構成に限定されない。なお本実施例の構成はデジタルビデオ信号のビット数が３以上の場合において有効である。
【０１０６】
図５に、本実施例の駆動方法において、書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線及び第２走査線の位置を示している。ただし、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａ６の開始されるタイミングを矢印で示した。また、対応するビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間を、それぞれΣＴａ１〜ΣＴａ６と示す。
【０１０７】
また、画素の詳しい動作については、実施の形態において既に説明してあるので、ここでは説明を省略する。
【０１０８】
本実施例の駆動方法では、１フレーム期間中で１番長い表示期間（本実施例ではＴｒ６）を、１フレーム期間の最初及び最後に設けない。言い換えると、１フレーム期間中で１番長い表示期間の前後に、同じフレーム期間に含まれる他の表示期間が出現するような構成にしている。
【０１０９】
ただし、表示期間の直前に、必ず同じビットに対応する書き込み期間が出現するようにする。
【０１１０】
上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。
【０１１１】
なお本実施例の構成はｎ≧３の場合において有効である。
【０１１２】
（実施例２）
本実施例では、実施の形態１に示した駆動方法の、別の実施例について説明する。本実施例では、ｎビットのデジタルビデオ信号を用いた。ただし本実施例ではｍ＝ｎ−２の場合について説明する。
【０１１３】
本実施例の駆動方法では、最上位ビットのデジタルビデオ信号に対応する表示期間Ｔｒｎを第１表示期間Ｔｒｎ＿１と第２表示期間Ｔｒｎ＿２とに分割している。そして、第１表示期間Ｔｒｎ＿１と第２表示期間Ｔｒｎ＿２のそれぞれに対応して、第１書き込み期間Ｔａｎ＿１と第２書き込み期間Ｔａｎ＿２とが設けられている。
【０１１４】
図６に、本実施例の駆動方法において、書き込み期間Ｔａと、表示期間Ｔｒと、非表示期間Ｔｄとが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する第１走査線及び第２走査線の位置を示している。ただし、書き込み期間は短いので、図を見やすくするために、各ビットに対応する書き込み期間Ｔａ１〜Ｔａ（ｎ−１）、Ｔａｎ＿１、Ｔａｎ＿２の開始されるタイミングを矢印で示した。また、対応するビットごとに、１ライン目の画素の書き込み期間が開始されてから、ｙライン目の画素の書き込み期間が終了するまでの期間をΣＴａ１〜ΣＴａ（ｎ−１）、ΣＴａｎ＿１、ΣＴａｎ＿２と示す。
【０１１５】
また、画素の詳しい動作については、実施の形態において既に説明してあるので、ここでは説明を省略する。
【０１１６】
本実施例では、同じビットのデジタルビデオ信号に対応する表示期間（本実施例では第１表示期間Ｔｒｎ＿１と第２表示期間Ｔｒｎ＿２の間）に、他のビットに対応する表示期間が設けられている。
【０１１７】
表示期間Ｔｒ１〜Ｔｒｎ、Ｔｒｎ＿１、Ｔｒｎ＿２の長さは、Ｔｒ１：Ｔｒ２：…：Ｔｒ（ｎ−１）：（Ｔｒｎ＿１＋Ｔｒｎ＿２）＝２⁰：２¹：…：２^n-1を満たす。
【０１１８】
本発明の駆動方法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。
【０１１９】
本実施例は上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、実施の形態や実施例１の場合に比べて人間の目により認識されずらくすることができる。
【０１２０】
なお本実施例では、同じビットに対応する表示期間が２つある場合について説明したが、本発明はこれに限定されない。１フレーム期間内に同じビットに対応する表示期間が３つ以上設けられていても良い。
【０１２１】
また、本実施例では最上位ビットのデジタルビデオ信号に対応する表示期間を複数設けたが、本発明はこれに限定されない。最上位ビット以外のビットに対応する表示期間を複数設けても良い。また、対応する表示期間が複数設けられたビットは１つだけに限られず、いくつかのビットのそれぞれに複数の表示期間が対応するような構成にしても良い。
【０１２２】
なお本実施例の構成はｎ≧２の場合において有効である。また、本実施例は実施例１と組み合わせて実施することが可能である。
【０１２３】
（実施例３）
本実施例では、本発明の発光装置における画素部のＴＦＴを作製する方法について説明する。但し、説明を簡単にするために、駆動用ＴＦＴ群は、２×２ある駆動用ＴＦＴのうち、２つだけを示して説明する。また、本実施例では画素部のＴＦＴの作製方法についてのみ説明するが、画素部とその周辺に設けられる駆動回路（信号線駆動回路、第１走査線駆動回路、第２走査線駆動回路）のＴＦＴを同時に作製することも可能である。
【０１２４】
まず、図７（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１２５】
島状半導体膜５００３〜５００５は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体膜５００３〜５００５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１２６】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し、半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ²(代表的には２００〜３００ｍＪ／ｃｍ²)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ²(代表的には３５０〜５００ｍＪ／ｃｍ²)とすると良い。そして幅１００〜１０００μm、例えば４００μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行う。
【０１２７】
次いで、島状半導体膜５００３〜５００５を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ²で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１２８】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜５００９をＷで１００〜３００ｎｍの厚さに形成する。
【０１２９】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０１３０】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９または９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０１３１】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、、ＡｇＰｄＣｕ合金を用いてもよい。
【０１３２】
また、２層構造に限定されず、例えば、タングステン膜、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、タングステンに代えて窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、窒化チタン膜に代えてチタン膜を用いてもよい。
【０１３３】
なお、導電膜の材料によって、適宜最適なエッチングの方法や、エッチャントの種類を選択することが重要である。
【０１３４】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１３５】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１４（第１の導電層５０１１ａ〜５０１４ａと第２の導電層５０１１ｂ〜５０１４ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１４で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。（図７（Ａ））
【０１３６】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。（図７（Ｂ））ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴ａｔｏｍｓ／ｃｍ²とし、加速電圧を６０〜１００ｋｅＶとして行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１４がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２３が形成される。第１の不純物領域５０１７〜５０２３には１×１０²⁰〜１×１０²¹ａｔｏｍｓ／ｃｍ³の濃度範囲でＮ型を付与する不純物元素を添加する。
【０１３７】
次に、図７（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ₄とＣｌ₂とＯ₂を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６ＭＨｚ)電力を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０ＷのＲＦ(１３．５６ＭＨｚ)電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０２４〜５０２７（第１の導電層５０２４ａ〜５０２７ａと第２の導電層５０２４ｂ〜５０２７ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２４〜５０２７で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【０１３８】
Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆が極端に高く、その他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１３９】
そして、図８（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０¹³ａｔｏｍｓ／ｃｍ²のドーズ量で行い、図７（Ｂ）で島状半導体膜に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２４〜５０２７を不純物元素に対するマスクとして用い、第２の導電層５０２４ａ〜５０２７ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の導電層５０２４ａ〜５０２７ａと重なる第３の不純物領域５０３０〜５０３７と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０４０〜５０４７とを形成する。Ｎ型を付与する不純物元素は、第２の不純物領域で１×１０¹⁷〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³の濃度となるようにし、第３の不純物領域で１×１０¹⁶〜１×１０¹⁸ａｔｏｍｓ／ｃｍ³の濃度となるようにする。
【０１４０】
そして、図８（Ｂ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体膜５００４に第1の導電型とは逆の導電型の第４の不純物領域５０５０〜５０６０を形成する。第２の導電層５０２４ｂ〜５０２７ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体膜５００３、５００５はレジストマスク５２００で全面を被覆しておく。不純物領域５０５０〜５０６０にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０²⁰〜２×１０²¹ａｔｏｍｓ／ｃｍ³となるようにする。
【０１４１】
以上までの工程でそれぞれの島状半導体膜に不純物領域が形成される。島状半導体膜と重なる第２の導電層５０２４〜５０２７がゲート電極として機能する。
【０１４２】
こうして導電型の制御を目的として、それぞれの島状半導体膜に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１４３】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体膜を水素化する工程を行う。この工程は熱的に励起された水素により半導体膜のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１４４】
次いで、図８（Ｃ）に示すように、第１の層間絶縁膜５０６１を酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０６２を形成した後、第１の層間絶縁膜５０６１、第２の層間絶縁膜５０６２、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０６５〜５０６９をパターニング形成する。
【０１４５】
第２の層間絶縁膜５０６２としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０６２は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【０１４６】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８、５０２２、５０２３またはＰ型の不純物領域５０５０、５０６０に達するコンタクトホールをそれぞれ形成する。
【０１４７】
また、配線（接続配線、信号線を含む）５０６５〜５０６９として、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１４８】
次に、図９（Ａ）に示すように、有機樹脂からなる第３層間絶縁膜５０７１を形成する。有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。特に、第３層間絶縁膜５０７１は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【０１４９】
次に第３層間絶縁膜５０７１に、配線５０６８に達するコンタクトホールを形成し、画素電極５０７３を形成する。本実施例では酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを行って画素電極５０７３を形成する。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０７３がＯＬＥＤの陽極に相当する（図９（Ａ））。
【０１５０】
図９（Ａ）の状態における画素の上面図を図１０に示す。なお、図１０の破線Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における断面図が図９（Ａ）に相当する。
【０１５１】
５０８０はスイッチング用ＴＦＴ、５０８１〜５０８４は駆動用ＴＦＴ、５０８５は消去用ＴＦＴに相当する。
【０１５２】
信号線Ｓｉに相当する配線５０６５は、スイッチング用ＴＦＴ５０８０が有する島状半導体膜（活性層）５００３の第１の不純物領域５０１７に接続されている。また、スイッチング用ＴＦＴ５０８０のゲート電極に相当する第２の形状の導電層５０２４は、第１の走査線Ｇａｊ５０９０に接続されている。また、スイッチング用ＴＦＴ５０８０が有する島状半導体膜（活性層）５００３の第１の不純物領域５０１８は、配線５０６６を介してゲート配線５０９１に接続されている。
【０１５３】
ゲート配線５０９１の一部は、駆動用ＴＦＴ５０８１のゲート電極に相当する第２の形状の導電層５０２５、駆動用ＴＦＴ５０８２のゲート電極に相当する第２の形状の導電層５０２６、駆動用ＴＦＴ５０８３のゲート電極に相当する第２の形状の導電層、駆動用ＴＦＴ５０８２のゲート電極に相当する第２の形状の導電層を含んでいる。駆動用ＴＦＴ５０８１〜５０８４は島状半導体膜５００４を有しており、島状半導体膜５００４が有する第３の不純物領域５０５０は、電源線Ｖｉに相当する配線５０６７に接続されている。また、島状半導体膜５００４が有する第３の不純物領域５０６０は配線５０６８に接続されている。
【０１５４】
ゲート配線５０９１は、配線５０６９を介して、消去用ＴＦＴ５０８５が有する島状半導体膜５００５の第１の不純物領域５０２３に接続されている。また、消去用ＴＦＴ５０８５が有する島状半導体膜５００５の第１の不純物領域５０２２は、電源線５０６７に接続されている。消去用ＴＦＴ５０８５のゲート電極に相当する第２の形状の導電層５０２７は、第２の走査線Ｇｅｊ５０９２に接続されている。
【０１５５】
配線５０６８は画素電極５０７３に接続されている。
【０１５６】
次に、図９（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの厚さに形成し、画素電極５０７３に対応する位置に開口部を形成して第４の層間絶縁膜５０７４を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまう。
【０１５７】
次に、有機発光層５０７５および陰極（ＭｇＡｇ電極）５０７６を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機発光層５０７５の膜厚は８０〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極５０７６の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。
【０１５８】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機発光層および陰極を形成する。但し、有機発光層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機発光層および陰極を形成するのが好ましい。
【０１５９】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機発光層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機発光層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機発光層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素に有機発光層を形成するまで真空を破らずに処理することが好ましい。
【０１６０】
ここではＲＧＢに対応した３種類のＯＬＥＤを形成する方式を用いたが、白色発光のＯＬＥＤとカラーフィルタを組み合わせた方式、青色または青緑発光のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＯＬＥＤを重ねる方式などを用いても良い。
【０１６１】
なお、有機発光層５０７５としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造を有機発光層とすれば良い。
【０１６２】
次に陰極５０７６を形成する。本実施例ではＯＬＥＤの陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
【０１６３】
次いで、有機発光層および陰極を覆って保護電極５０７７を形成する。保護電極５０７７が有機発光層を水分等から保護し、ＯＬＥＤの信頼性を高めることが出来る。この保護電極５０７７としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５０７７は有機発光層および陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、有機発光層および陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０１６４】
こうして図９（Ｂ）に示すような構造のアクティブマトリクス型発光装置が完成する。
【０１６５】
ところで、本実施例の作製方法で作製されたＴＦＴは、画素部だけでなく駆動回路に用いることで、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を１０ＭＨｚ以上にすることが可能である。
【０１６６】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１６７】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域およびチャネル形成領域を含み、ＧＯＬＤ領域はゲート絶縁膜を介してゲート電極と重なっている。
【０１６８】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１６９】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介してゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１７０】
なお、実際には図９（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＯＬＥＤの信頼性が向上する。
【０１７１】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０１７２】
なお本実施例ではスイッチング用ＴＦＴと消去用ＴＦＴとがシングルゲート構造を有する場合について示したが、スイッチング用ＴＦＴと消去用ＴＦＴとがマルチゲート構造を有していても良い。マルチゲート構造を有するＴＦＴは、シングルゲート構造を有するＴＦＴに比べてオフ電流を抑えることができる。そのため、スイッチング用ＴＦＴをマルチゲート構造にすることは、スイッチング素子として用いるのにより望ましい。
【０１７３】
なお本実施例は、実施例１または実施例２と組み合わせて実施することが可能である。
【０１７４】
（実施例４）
実施例３では、陽極を画素電極として用い、陰極を対向電極として用いた例について説明したが、本実施例では、陰極を画素電極として用い、陽極を対向電極として用いた画素の構成について説明する。
【０１７５】
図１１に本実施例の画素の断面図を示す。図１１において、５３００はスイッチング用ＴＦＴ、５３０１、５３０２は駆動用ＴＦＴ、５３０３は消去用ＴＦＴである。なお本実施例では駆動用ＴＦＴが２×２個設けられた画素の構成について説明するが、図１１ではそのうち２つの駆動用ＴＦＴのみ図示した。
【０１７６】
図１１において、スイッチング用ＴＦＴ５３００と、消去用ＴＦＴ５３０３はｎチャネル型ＴＦＴを用いている。スイッチング用ＴＦＴ５３００と、消去用ＴＦＴ５３０３は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも良い。
【０１７７】
また図１１において、駆動用ＴＦＴ５３０１、５３０２はｎチャネル型ＴＦＴである。本実施例ではＯＬＥＤの陰極を画素電極として用い、陽極を対向電極として用いており、駆動用ＴＦＴは全てｎチャネル型ＴＦＴであることが望ましい。
【０１７８】
５３１０はＯＬＥＤに相当する。ＯＬＥＤ５３１０は、陰極である画素電極５３１１と、有機発光層５３１２と、陽極である対向電極５３１３を有している。
【０１７９】
本実施例では画素電極５３１１として３００ｎｍ厚のアルミニウム合金膜（１wt%のチタンを含有したアルミニウム膜）を用いた。
【０１８０】
また図示しないが、有機発光層５３１２は、陰極に近い側に発光層と、陽極に近い側に正孔注入層を有している。なお、これはほんの一例であり、本実施例の有機発光層の構成はこれに限定されない。有機発光層の組み合わせは、既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０１８１】
対向電極５３１３は、透明導電膜でなる陽極を１２０ｎｍの厚さに形成する。
本実施例では、酸化インジウムに１０〜２０ｗｔ％の酸化亜鉛を添加した透明導電膜を用いる。成膜方法は、有機発光層５３１２を劣化させないように、室温で蒸着法により形成することが好ましい。
【０１８２】
対向電極５３１３を形成したら、プラズマＣＶＤ法により窒化酸化珪素膜でなる第２パッシベーション膜５３１４を３００ｎｍの厚さに形成する。このときも成膜温度に留意する必要がある。成膜温度を下げるにはリモートプラズマＣＶＤ法を用いると良い。
【０１８３】
本実施例の発光装置は、ＯＬＥＤ５３１０において発せられた光が、画素電極５３１１を透過せずに、対向電極５３１３側に透過される。そのため、基板上に形成されたＴＦＴによって光が遮られることがない。したがって、画素電極に陽極を用い、対向電極に陰極を用いる場合に比べて、ＯＬＥＤに流れる電流を増やさなくとも、ＯＬＥＤパネルの輝度を高くすることが可能である。また、各画素におけるＴＦＴの配置および数に、ＯＬＥＤパネルの発光輝度が左右されることがない。
【０１８４】
なお本実施例ではスイッチング用ＴＦＴと消去用ＴＦＴとがシングルゲート構造を有する場合について示したが、スイッチング用ＴＦＴと消去用ＴＦＴとがマルチゲート構造を有していても良い。マルチゲート構造を有するＴＦＴは、シングルゲート構造を有するＴＦＴに比べてオフ電流を抑えることができる。そのため、スイッチング用ＴＦＴをマルチゲート構造にすることは、スイッチング素子として用いるのにより望ましい。
【０１８５】
本実施例は、実施例１または実施例２と組み合わせて実施することが可能である。
【０１８６】
（実施例５）
本実施例では、ボトムゲート型のＴＦＴを用いた、本発明の発光装置の画素の構成について説明する。但し、説明を簡単にするために、駆動用ＴＦＴ群は、２×２ある駆動用ＴＦＴのうち、２つだけを示して説明する。また、本実施例では画素部のＴＦＴの作製方法についてのみ説明するが、画素部とその周辺に設けられる駆動回路（信号線駆動回路、第１走査線駆動回路、第２走査線駆動回路）のＴＦＴを同時に作製することも可能である。
【０１８７】
図１２に、本実施例の発光装置の画素の断面図を示す。
【０１８８】
５４００はスイッチング用ＴＦＴ、５４０１、５４０２は駆動用ＴＦＴ、５４０３は消去用ＴＦＴである。
【０１８９】
スイッチング用ＴＦＴ５４００は、ゲート電極５４１０と、ゲート電極５４１０に接するゲート絶縁膜５４１１と、ゲート絶縁膜５４１１に接する島状の半導体膜５４１２とを有している。半導体膜５４１２は、チャネル形成領域５４１３と、チャネル形成領域５４１３に接している、ＬＤＤ領域に相当する第２の不純物領域５４１４、５４１５と、ＬＤＤ領域５４１４、５４１５に接する第１の不純物領域５４１６、５４１７とを有している。
【０１９０】
駆動用ＴＦＴ５４０１、５４０２は、ゲート電極５４２０、５４２１と、ゲート電極５４２０、５４２１に接するゲート絶縁膜５４１１と、ゲート絶縁膜５４１１に接する島状の半導体膜５４２２とを有している。半導体膜５４２２は、チャネル形成領域５４２３、５４２４と、チャネル形成領域５４２３、５４２４に接している不純物領域５４２５〜５４２７とを有している。
【０１９１】
消去用ＴＦＴ５４０３は、ゲート電極５４３０と、ゲート電極５４３０に接するゲート絶縁膜５４１１と、ゲート絶縁膜５４１１に接する島状の半導体膜５４３２とを有している。半導体膜５４３２は、チャネル形成領域５４３３と、チャネル形成領域５４３３に接している、ＬＤＤ領域に相当する第２の不純物領域５４３４、５４３５と、ＬＤＤ領域５４３４、５４３５に接する第１の不純物領域５４３６、５４３７とを有している。
【０１９２】
駆動用ＴＦＴ５４０２が有する不純物領域５４２７は、ＯＬＥＤ５４５０が有する画素電極５４５１に配線５４５２を介して接続されている。
【０１９３】
なお本実施例ではスイッチング用ＴＦＴと消去用ＴＦＴとがシングルゲート構造を有する場合について示したが、スイッチング用ＴＦＴと消去用ＴＦＴとがマルチゲート構造を有していても良い。マルチゲート構造を有するＴＦＴは、シングルゲート構造を有するＴＦＴに比べてオフ電流を抑えることができる。そのため、スイッチング用ＴＦＴをマルチゲート構造にすることは、スイッチング素子として用いるのにより望ましい。
【０１９４】
また本実施例では、陽極を画素電極として用いた場合について説明したが、陰極を画素電極として用いても良い。この場合、駆動用ＴＦＴ５４０１、５４０２はｎチャネル型ＴＦＴであることが望ましい。
【０１９５】
なお本実施例は、実施例１または実施例２と組み合わせて実施することが可能である。
【０１９６】
（実施例６）
本実施例では、実施の形態１に示した駆動方法に対応した、発光装置の駆 動回路（信号線駆動回路、第１及び第２走査線駆動回路）の構成につい
て説明する。
【０１９７】
図１４に本実施例の自発光装置の駆動回路のブロック図を示す。図１４（Ａ）は信号線駆動回路６０１であり、シフトレジスタ６０２、ラッチ（Ａ）６０３、ラッチ（Ｂ）６０４を有している。
【０１９８】
信号線駆動回路６０１において、シフトレジスタ６０２にクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ６０２は、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次入力する。
【０１９９】
シフトレジスタ６０２からのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が入力される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。なおバッファは必ずしも設ける必要はない。
【０２００】
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）６０３に入力される。ラッチ（Ａ）６０３は、ｎビットのデジタルビデオ信号を処理する複数のステージのラッチを有している。ラッチ（Ａ）６０３は、前記タイミング信号が入力されると、信号線駆動回路６０１の外部から入力されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【０２０１】
なお、ラッチ（Ａ）６０３にデジタルビデオ信号を取り込む際に、ラッチ（Ａ）６０３が有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）６０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０２０２】
ラッチ（Ａ）６０３の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０２０３】
１ライン期間が終了すると、ラッチ（Ｂ）６０４にラッチシグナル（Latch Signal）が入力される。この瞬間、ラッチ（Ａ）６０３に書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）６０４に一斉に送出され、ラッチ（Ｂ）６０４の全ステージのラッチに書き込まれ、保持される。
【０２０４】
デジタルビデオ信号をラッチ（Ｂ）６０４に送出し終えたラッチ（Ａ）６０３には、シフトレジスタ６０２からのタイミング信号に基づき、デジタルビデオ信号の書き込みが順次行われる。
【０２０５】
この２順目の１ライン期間中には、ラッチ（Ｂ）６０３に書き込まれ、保持されているデジタルビデオ信号が信号線に入力される。
【０２０６】
なお、シフトレジスタの代わりにデコーダ回路等の別の回路を用いて、ラッチ回路に順にデジタルビデオ信号を書きこむようにしても良い。
【０２０７】
図１４（Ｂ）は第１走査線駆動回路の構成を示すブロック図である。
【０２０８】
第１走査線駆動回路６０５は、それぞれシフトレジスタ６０６、バッファ６０７を有している。また場合によってはレベルシフトを有していても良い。
【０２０９】
第１走査線駆動回路６０５において、シフトレジスタ６０６からのタイミング信号がバッファ６０７に入力され、対応する第１走査線に入力される。第１走査線には、１ライン分の画素のスイッチング用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素のスイッチング用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０２１０】
なお第２走査線駆動回路は第１走査線駆動回路の構成と同じであるので、図１４（Ｂ）を参考にする。ただし第２走査線駆動回路の場合、バッファからの出力は第２走査線に入力される。また第２走査線には、１ライン分の画素の消去用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素の消去用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０２１１】
なお、シフトレジスタの代わりにデコーダ回路等の別の回路を用いて、ゲート信号を選択し、タイミング信号を供給するようにしても良い。
【０２１２】
本発明において用いられる駆動回路は、本実施例で示した構成に限定されない。本実施例は、実施例１〜実施例５と自由に組み合わせて実施することが可能である。
【０２１３】
（実施例７）
本実施例では、実施の形態１に示した駆動方法に対応する、図１３で示した信号線駆動回路６０１の詳しい構成について説明する。
【０２１４】
図１４に本実施例の信号線駆動回路の回路図を示す。シフトレジスタ８０１、ラッチ（Ａ）（８０２）、ラッチ（Ｂ）（８０３）、が図１４に示すように配置されている。なお本実施例では、１組のラッチ（Ａ）（８０２）と１組のラッチ（Ｂ）（８０３）が、４本の信号線Ｓｔ〜Ｓ（ｔ＋３）に対応している。また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０２１５】
クロック信号ＣＬＫ、ＣＬＫの極性が反転したクロック信号ＣＬＫＢ、スタートパルス信号ＳＰ、駆動方向切り替え信号ＳＬ／Ｒはそれぞれ図に示した配線からシフトレジスタ８０１に入力される。また外部から入力されるデジタルビデオ信号ＶＤは図に示した配線からラッチ（Ａ）（８０２）に入力される。ラッチ信号Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配線からラッチ（Ｂ）（８０３）に入力される。
【０２１６】
ラッチ（Ａ）（８０２）の詳しい構成について、信号線Ｓｔに対応するラッチ（Ａ）（８０２）の一部８０４を例にとって説明する。ラッチ（Ａ）（８０２）の一部８０４は２つのクロックドインバーターと２つのインバーターを有している。
【０２１７】
ラッチ（Ａ）（８０２）の一部８０４の上面図を図１７に示す。８３１ａ、８３１ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するインバーターの１つを形成するＴＦＴの活性層であり、８３６は該インバータの１つを形成するＴＦＴの共通のゲート電極である。また８３２ａ、８３２ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するもう１つのインバーターを形成するＴＦＴの活性層であり、８３７ａ、８３７ｂは活性層８３２ａ、８３２ｂ上にそれぞれ設けられたゲート電極である。なおゲート電極８３７ａ、８３７ｂは電気的に接続されている。
【０２１８】
８３３ａ、８３３ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するクロックドインバーターの１つを形成するＴＦＴの活性層である。活性層８３３ａ上にはゲート電極８３８ａ、８３８ｂが設けられており、ダブルゲート構造となっている。また活性層８３３ｂ上にはゲート電極８３８ｂ、８３９が設けられており、ダブルゲート構造となっている。
【０２１９】
８３４ａ、８３４ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するもう１つのクロックドインバーターを形成するＴＦＴの活性層である。活性層８３４ａ上にはゲート電極８３９、８４０が設けられており、ダブルゲート構造となっている。また活性層８３４ｂ上にはゲート電極８４０、８４１が設けられており、ダブルゲート構造となっている。
【０２２０】
本実施例は、実施例１〜実施例６と組み合わせて実施することが可能である。
【０２２１】
（実施例８）
本実施例では、ＯＬＥＤが形成された基板を、ＯＬＥＤが大気に触れないように封止して、本発明の発光装置を作製する工程について説明する。なお、図１６（Ａ）は本発明の発光装置の上面図であり、図１６（Ｂ）は図１６（Ａ）のＡ−Ａ’における断面図その断面図である。図１６（Ｃ）は図１６（Ａ）のＢ−Ｂ’における断面図その断面図である。
【０２２２】
基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２２３】
また基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１６（Ｂ）では代表的に、下地膜４０１０上に形成された、信号線駆動回路４００３に含まれる駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる駆動用ＴＦＴの１つ４２０２を図示した。
【０２２４】
本実施例では、駆動回路用ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、駆動用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には駆動用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２２５】
駆動回路用ＴＦＴ４２０１及び駆動用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に駆動用ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２２６】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２２７】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２２８】
有機発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２２９】
以上のようにして、画素電極（陽極）４２０３、有機発光層４２０４及び陰極４２０５からなるＯＬＥＤ４３０３が形成される。そしてＯＬＥＤ４３０３を覆うように、絶縁膜４３０２上に保護膜４３０３が形成されている。保護膜４３０３は、ＯＬＥＤ４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２３０】
４００５ａは電源線に接続された引き回し配線であり、駆動用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０２３１】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２３２】
但し、ＯＬＥＤからの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２３３】
また、充填材４１０３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２３４】
また充填材４１０３を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、ＯＬＥＤ４３０３の劣化を抑制できる。
【０２３５】
図１６（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２３６】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２３７】
なお本実施例は、実施例１〜７と組み合わせて実施することが可能である。
【０２３８】
（実施例９）
本発明の発光装置において、ＯＬＥＤが有する有機発光層に用いられる材料は、有機発光材料に限定されず、無機発光材料を用いても実施できる。但し、現在の無機発光材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなければならない。
【０２３９】
または、将来的にさらに駆動電圧の低い無機発光材料が開発されれば、本発明に適用することは可能である。
【０２４０】
また、本実施例の構成は、実施例１〜８と組み合わせて実施することが可能である。
【０２４１】
（実施例１０）
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＯＬＥＤの低消費電力化、長寿命化、および軽量化が可能になる。
【０２４２】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２４３】
上記の論文により報告された有機発光材料（クマリン色素）の分子式を以下に示す。
【０２４４】
【化１】

【０２４５】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２４６】
上記の論文により報告された有機発光材料（Ｐｔ錯体）の分子式を以下に示す。
【０２４７】
【化２】

【０２４８】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２４９】
上記の論文により報告された有機発光材料（Ｉｒ錯体）の分子式を以下に示す。
【０２５０】
【化３】

【０２５１】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２５２】
なお本実施例は、実施例１〜９と組み合わせて実施することが可能である。
【０２５３】
（実施例１１）
ＯＬＥＤに用いられる有機発光材料は低分子系と高分子系に大別される。本発明の発光装置は、低分子系の有機発光材料でも高分子系の有機発光材料でも用いることができる。
【０２５４】
低分子系の有機発光材料は、蒸着法により成膜される。したがって積層構造をとりやすく、ホール輸送層、電子輸送層などの機能が異なる膜を積層することで高効率化しやすい。
【０２５５】
低分子系の有機発光材料としては、キノリノールを配位子としたアルミニウム錯体Ａｌｑ₃、トリフェニルアミン誘導体（ＴＰＤ）等が挙げられる。
【０２５６】
一方、高分子系の有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。
【０２５７】
高分子系の有機発光材料を用いた発光素子の構造は、低分子系の有機発光材料を用いたときと基本的には同じであり、陰極／有機発光層／陽極となる。しかし、高分子系の有機発光材料を用いた有機発光層を形成する際には、低分子系の有機発光材料を用いたときのような積層構造を形成させることは難しく、知られている中では２層の積層構造が有名である。具体的には、陰極／発光層／正孔輸送層／陽極という構造である。なお、高分子系の有機発光材料を用いた発光素子の場合には、陰極材料としてＣａを用いることも可能である。
【０２５８】
なお、素子の発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の有機発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
【０２５９】
ポリパラフェニレンビニレン系には、ポリ（パラフェニレンビニレン） [ＰＰＶ] の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン） [ＲＯ−ＰＰＶ]、ポリ（２−（２'−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン）[ＭＥＨ−ＰＰＶ]、ポリ（２−（ジアルコキシフェニル）−１,４−フェニレンビニレン）[ＲＯＰｈ−ＰＰＶ]等が挙げられる。
【０２６０】
ポリパラフェニレン系には、ポリパラフェニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレン）[ＲＯ−ＰＰＰ]、ポリ（２，５−ジヘキソキシ−１，４−フェニレン）等が挙げられる。
【０２６１】
ポリチオフェン系には、ポリチオフェン［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチルフェニル）−チオフェン］［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰＴ］等が挙げられる。
【０２６２】
ポリフルオレン系には、ポリフルオレン［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙げられる。
【０２６３】
なお、正孔輸送性の高分子系の有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。
【０２６４】
正孔輸送性の高分子系の有機発光材料としては、ＰＥＤＯＴとアクセプター材料としてのショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプター材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。
【０２６５】
なお、本実施例の構成は、実施例１〜実施例１０のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２６６】
（実施例１２）
発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０２６７】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図１７に示す。
【０２６８】
図１７（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２６９】
図１７（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置は表示部２１０２に用いることができる。
【０２７０】
図１７（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置は表示部２２０３に用いることができる。
【０２７１】
図１７（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。
【０２７２】
図１７（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２７３】
図１７（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置は表示部２５０２に用いることができる。
【０２７４】
図１７（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の発光装置は表示部２６０２に用いることができる。
【０２７５】
ここで図１７（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０２７６】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２７７】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０２７８】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２７９】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１１に示したいずれの構成の発光装置を用いても良い。
【０２８０】
【発明の効果】
本発明は上記構成により、ＴＦＴによってＩ_DS−Ｖ_GS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩ_DS−Ｖ_GS特性のバラツキによって、同じ電圧の信号を入力してもＯＬＥＤの発光量が隣接画素で大きく異なってしまうという現象を抑制することが可能になる。
【０２８１】
また、本発明では、表示を行わない非表示期間を設けることができる。従来のデューティー比（画素が発光して階調表示を行う期間の１フレーム期間に占める割合）が１００％であるホールド型のアナログ駆動法の場合、動画がぼけてしまい、高速応答で動画表示に向いているというＯＬＥＤの特徴を十分に生かしきれなかった。しかし、本発明の発光装置では、非表示期間を設けてインパルス型の駆動をすることができるので、動画がぼけるのを回避することができる。
【図面の簡単な説明】
【図１】 本発明の発光装置の回路構成を示すブロック図。
【図２】 本発明の発光装置の画素の回路図。
【図３】 各期間における画素の電気的接続を示す図。
【図４】 本発明の発光装置の駆動方法を示す図。
【図５】 本発明の発光装置の駆動方法を示す図。
【図６】 本発明の発光装置の駆動方法を示す図。
【図７】 本発明の発光装置の作製行程を示す図。
【図８】 本発明の発光装置の作製行程を示す図。
【図９】 本発明の発光装置の作製行程を示す図。
【図１０】 本発明の発光装置の画素上面図。
【図１１】 本発明の発光装置の断面図。
【図１２】 本発明の発光装置の断面図。
【図１３】 本発明の発光装置の駆動回路の構成を示すブロック図。
【図１４】 本発明の発光装置の信号線駆動回路の回路図。
【図１５】 本発明の発光装置の信号線駆動回路のラッチ上面図。
【図１６】 本発明の発光装置の外観図及び断面図。
【図１７】 本発明の発光装置を用いた電子機器。
【図１８】 従来の発光装置の画素部の回路図。
【図１９】 ＴＦＴのＩ_DS−Ｖ_GS特性を示す図。
【図２０】 特願２０００−３５９０３２号に記載の画素の回路図。

Claims (8)

1. 複数の画素を有する発光装置であって、
   前記画素は、第１のＴＦＴと、第２のＴＦＴと、複数の第３のＴＦＴと、画素電極を有する有機発光素子と、信号線と、電源線と、を有し、
   前記第１のＴＦＴのソースまたはドレインの一方は前記信号線に接続され、他方は全ての前記複数の第３のＴＦＴのゲートに接続され、
   前記第２のＴＦＴのソースまたはドレインの一方は前記電源線に接続され、他方は全ての前記複数の第３のＴＦＴのゲートに接続され、
   前記画素電極と前記電源線との間に、前記第３のＴＦＴが少なくとも２つ直列に接続されてなる経路を有し、かつ前記経路が少なくとも２つ並列に設けられており、
   前記複数の第３のＴＦＴは前記電源線と重なっており、
   前記複数の第３のＴＦＴの接続配線として、前記電源線を用いていることを特徴とする発光装置。
2. 複数の画素を有する発光装置であって、
   前記画素は、第１のＴＦＴと、第２のＴＦＴと、複数の第３のＴＦＴと、画素電極を有する有機発光素子と、信号線と、電源線と、第１の走査線と、第２の走査線と、を有し、
   前記第１のＴＦＴのゲートは前記第１の走査線に接続され、
   前記第２のＴＦＴのゲートは前記第２の走査線に接続され、
   前記第１のＴＦＴのソースまたはドレインの一方は前記信号線に、他方は全ての前記複数の第３のＴＦＴのゲートに接続され、
   前記第２のＴＦＴのソースまたはドレインの一方は前記電源線に、他方は全ての前記複数の第３のＴＦＴのゲートに接続され、
   前記画素電極と前記電源線との間に、前記第３のＴＦＴが少なくとも２つ直列に接続されてなる経路を有し、かつ前記経路が少なくとも２つ並列に設けられており、
   前記複数の第３のＴＦＴは前記電源線と重なっており、
   前記複数の第３のＴＦＴの接続配線として、前記電源線を用いていることを特徴とする発光装置。
3. 請求項１または請求項２において、前記複数の第３のＴＦＴは、全て極性が同じであることを特徴とする発光装置。
4. 請求項１乃至請求項３のいずれか一において、前記第１のＴＦＴのソースまたはドレインの他方と前記第２のＴＦＴのソースまたはドレインの他方は、前記複数の第３のＴＦＴに共通するゲート電極を介して電気的に接続されていることを特徴とする発光装置。
5. 複数の画素を有する発光装置であって、
   前記画素は、第１のＴＦＴと、第２のＴＦＴと、複数の第３のＴＦＴと、画素電極を有する有機発光素子と、信号線と、電源線と、を有し、
   前記第１のＴＦＴのソースまたはドレインの一方は前記信号線に接続され、他方は全ての前記複数の第３のＴＦＴのゲートに接続され、
   前記第２のＴＦＴのソースまたはドレインの一方は前記電源線に接続され、他方は全ての前記複数の第３のＴＦＴのゲートに接続され、
   前記画素電極と前記電源線との間に、前記第３のＴＦＴが少なくとも２つ直列に接続されてなる経路を有し、かつ前記経路が少なくとも２つ並列に設けられており、
   前記複数の第３のＴＦＴは前記電源線と重なっており、
   前記第１のＴＦＴのソースまたはドレインの他方と前記第２のＴＦＴのソースまたはドレインの他方は、前記複数の第３のＴＦＴに共通するゲート電極を介して電気的に接続されていることを特徴とする発光装置。
6. 複数の画素を有する発光装置であって、
   前記画素は、第１のＴＦＴと、第２のＴＦＴと、複数の第３のＴＦＴと、画素電極を有する有機発光素子と、信号線と、電源線と、第１の走査線と、第２の走査線と、を有し、
   前記第１のＴＦＴのゲートは前記第１の走査線に接続され、
   前記第２のＴＦＴのゲートは前記第２の走査線に接続され、
   前記第１のＴＦＴのソースまたはドレインの一方は前記信号線に、他方は全ての前記複数の第３のＴＦＴのゲートに接続され、
   前記第２のＴＦＴのソースまたはドレインの一方は前記電源線に、他方は全ての前記複数の第３のＴＦＴのゲートに接続され、
   前記画素電極と前記電源線との間に、前記第３のＴＦＴが少なくとも２つ直列に接続されてなる経路を有し、かつ前記経路が少なくとも２つ並列に設けられており、
   前記複数の第３のＴＦＴは前記電源線と重なっており、
   前記第１のＴＦＴのソースまたはドレインの他方と前記第２のＴＦＴのソースまたはドレインの他方は、前記複数の第３のＴＦＴに共通するゲート電極を介して電気的に接続されていることを特徴とする発光装置。
7. 請求項５または請求項６において、前記複数の第３のＴＦＴは、全て極性が同じであることを特徴とする発光装置。
8. 請求項５乃至請求項７のいずれか一において、前記複数の第３のＴＦＴの接続配線として、前記電源線を用いていることを特徴とする発光装置。

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