KR20140101817A - 반도체 장치 및 그 제작 방법 - Google Patents
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Abstract
본 발명은, 채널 길이가 작고, 미세한 트랜지스터를 포함하는 반도체 장치를 제공하는 것을 과제로 한다. 게이트 전극층 위에 게이트 절연층을 형성하고; 게이트 절연층 위에 산화물 반도체층을 형성하고; 산화물 반도체층 위에 제 1 도전층 및 제 2 도전층을 형성하고; 제 1 도전층 및 제 2 도전층 위에 도전막을 형성하고; 전자 빔 노광을 행하여, 도전막 위에 레지스트를 형성하고; 도전막을 선택적으로 에칭하여, 각각 제 1 도전층 위에 접촉하여 형성되는 제 3 도전층과, 제 2 도전층 위에 접촉하여 형성되는 제 4 도전층을 포함하는 반도체 장치이다.
Description
본 발명은 반도체 집적 회로의 미세화 기술에 관한 것이다. 본 명세서에서 개시하는 발명 중에는 반도체 집적 회로를 구성하는 요소로서, 실리콘 반도체 외에 화합물 반도체에 의해 형성되는 소자가 포함되고, 그 일례로서 와이드 갭 반도체를 이용하여 형성된 소자가 개시된다.
본 명세서 중에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
반도체 기억 장치로서 실리콘 기판을 이용하여 형성된 다이나믹 RAM(DRAM)은 잘 알려진 제품으로, 오늘날에도 각종 전자 기기 중에서 사용되고 있다. DRAM의 중핵부를 구성하는 메모리셀은 기록 및 판독용의 트랜지스터와 커패시터를 포함한다.
DRAM은 휘발성 기억 장치의 일례이고, 휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 이용하여 기억 내용을 유지하기 때문에 리프레시 동작이 불필요하고, 이 점에서는 DRAM보다 유리하다. 그러나 플립플롭 등의 회로를 이용하고 있기 때문에, 기억 용량당 단가가 높아진다는 문제가 있다. 또한, DRAM에 있어서도, 전력의 공급이 없어지면 SRAM에서의 기억 내용이 상실된다.
비휘발성 기억 장치의 예로서는 플래시 메모리가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역의 사이에 플로팅 게이트를 포함하고, 상기 플로팅 게이트에 전하를 유지시킴으로써 기억을 행한다. 그 때문에 데이터의 유지 기간은 매우 길고(반영구적), 휘발성 기억 장치에서 필요한 리프레시 동작이 불필요하다는 이점을 갖고 있다.
그러나, 플래시 메모리에서, 기록 시에 생기는 터널 전류에 의해 기억 소자에 포함되는 게이트 절연층이 열화하기 때문에 기록을 몇 번이고 반복한 후, 기억 소자가 기능하지 않게 되는 문제가 발생한다. 이 문제를 회피하기 위해, 예를 들어 각 기억 소자의 기록 횟수를 균일화하는 방법을 들 수 있지만 이를 실현하게 위해서는 복잡한 주변 회로가 필요하게 된다. 그리고 이러한 방법을 채용해도 근본적인 수명 문제가 해소되는 것은 아니다. 즉 플래시 메모리는 정보의 재기록 빈도가 높은 용도로는 적합하지 않다.
또한, 플로팅 게이트에 전하를 주입하거나, 또는 그 전하를 제거하기 위해서는 높은 전압이 필요하다. 또한, 전하의 주입, 또는 제거를 위해서는 비교적 긴 시간을 필요로 하고, 기록, 소거의 고속화가 용이하지 않다는 문제도 있다.
DRAM 등으로 대표되는 휘발성 기억 장치는 실리콘 기판을 이용하여 형성되고, 다른 반도체 집적 회로와 마찬가지로 스케일링 법칙에 따라 회로 패턴의 미세화가 진행되어 왔다. 디자인 룰을 100nm 이하로 하는 것은 어렵다고 생각되고 있었던 시기도 있었다. 그 이유의 하나로서, 트랜지스터의 채널 길이가 100nm 이하가 되면 단채널 효과에 의해 펀치 스루 전류가 흐르기 쉬워져, 트랜지스터가 스위칭 소자로서 기능하지 않게 되는 것이 문제시되고 있었다. 무엇보다, 펀치 스루 전류를 방지하기 위해서는 실리콘 기판에 고농도의 불순물을 도핑하면 좋다. 하지만, 그렇게 하면 소스와 기판 사이 또는 드레인과 기판 사이에 접합 리크 전류가 흐르기 쉬워져, 결국은 메모리의 유지 특성을 저하시키는 원인이 되어, 이 문제의 해결책으로서는 적절하지 않았다.
특허문헌 1에 메모리로서 산화물 반도체층을 이용한 트랜지스터를 이용하는 기술이 개시되어 있다.
비특허문헌 1에 비정질 구조의 IGZO를 이용한 트랜지스터의 채널 길이가 50nm인 것이 개시되어 있다.
Ihun Song et al., "Short Channel Characteristics of Gallium-Indium-Zinc-Oxide Thin Film Transistors for Three-Dimensional Stacking Memory", IEEE ELECTRON DEVICE LETTERS, Vol. 29, No.6, June 2008, pp.549-552
산화물 반도체층을 이용하여 형성된 채널 길이가 50nm 미만인 트랜지스터를 포함한 반도체 장치, 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다.
채널 길이가 짧아지면 기생 채널의 리크가 문제가 된다. 여기서 기생 채널의 리크를 저감하는 트랜지스터 구성을 제공하는 것을 과제의 하나로 한다.
전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 새로운 구조의 반도체 장치를 제공하는 것도 과제의 하나로 한다.
단결정 실리콘 등의 반도체 재료를 포함한 기판에서 채널 형성 영역을 가지는 제 1 트랜지스터 위에, 산화물 반도체층에서 채널 형성 영역을 가지는 제 2 트랜지스터를 제공한다. 제 2 트랜지스터의 소스 전극층 및 드레인 전극층은 산화물 반도체층 위에 접촉하여 형성되는 도전막을 선택적으로 에칭함으로써 형성된다.
제 2 트랜지스터의 소스 전극층과 드레인 전극층의 간격은 제 2 트랜지스터의 채널 길이(L)가 된다. 채널 길이(L)를 50nm 미만으로 하기 위해 전자 빔을 이용하여 레지스트를 노광하고, 현상한 마스크를 도전막의 에칭 마스크로서 이용한다.
본 명세서에서 개시하는 발명의 구성은 다음 단계를 포함하는 반도체 장치의 제작 방법이다: 게이트 전극층 위에 게이트 절연층을 형성하고; 게이트 절연층 위에 산화물 반도체층을 형성하고; 산화물 반도체층 위에 제 1 도전층 및 제 2 도전층을 형성하고; 제 1 도전층 및 제 2 도전층 위에 도전막을 형성하고; 도전막 위에 레지스트를 형성하고; 전자 빔을 이용한 노광(전자 빔 노광이라고도 함)을 행한 후, 도전막을 선택적으로 에칭하여 제 1 도전층 위에 제 3 도전층과 제 2 도전층 위에 제 4 도전층을 형성한다. 제 3 도전층과 제 4 도전층의 간격은 제 1 도전층과 제 2 도전층의 간격보다 좁다. 제 1 도전층 및 제 3 도전층은 소스 전극이다. 제 2 도전층 및 제 4 도전층은 드레인 전극이다.
상기 제작 방법에 의해 얻어지는 반도체 장치도 특징을 가지고 있으며, 그 구성은 다음을 포함하는 반도체 장치이다: 반도체 기판 위에 게이트 전극층과; 게이트 전극층 위에 게이트 전극층과 중첩하는 산화물 반도체층과; 산화물 반도체층 위에 제 1 도전층과, 제 1 도전층 위에 접촉하는 제 3 도전층과; 산화물 반도체층 위에 제 2 도전층과, 제 2 도전층 위에 접촉하는 제 4 도전층과; 제 3 도전층 및 제 4 도전층 위에 접촉하고, 또한, 산화물 반도체층과 일부 접촉하는 절연층을 포함한다. 제 3 도전층과 제 4 도전층의 간격은 제 1 도전층과 제 2 도전층의 간격보다 좁다. 제 1 도전층 및 제 3 도전층은 소스 전극이다. 제 2 도전층 및 제 4 도전층은 드레인 전극이다.
단, 상기 반도체 장치에서 산화물 반도체층 위에 도전막을 적층하고; 제 1 도전층 위에 접촉하여 제 3 도전층을 제공하고, 제 2 도전층 위에 접촉하여 제 4 도전층을 제공해도 좋고; 제 5 도전층은 제 3 도전층 위에 형성하고; 제 6 도전층은 제 4 도전층 위에 형성해도 좋다. 본 명세서에서 개시하는 발명의 다른 구성은 다음을 포함하는 반도체 장치이다: 반도체 기판 위에 게이트 전극층과; 게이트 전극층 위에 게이트 전극층과 중첩하는 산화물 반도체층과; 산화물 반도체층 위에 제 1 도전층과, 제 1 도전층 위에 접촉하는 제 3 도전층과, 제 3 도전층 위에 접촉하는 제 5 도전층과; 산화물 반도체층 위에 제 2 도전층과, 제 2 도전층 위에 접촉하는 제 4 도전층과; 제 4 도전층 위에 접촉하는 제 6 도전층과; 상기 제 5 도전층 및 상기 제 6 도전층 위에 접촉하고, 또한, 산화물 반도체층과 일부 접촉하는 절연층을 포함한다. 제 5 도전층과 제 6 도전층의 간격은 제 1 도전층과 제 2 도전층의 간격보다 좁다. 제 1 도전층, 제 3 도전층, 및 제 5 도전층은 소스 전극이다. 제 2 도전층, 제 4 도전층, 및 제 6 도전층은 드레인 전극이다.
상기 반도체 장치의 제작 방법은 다음 단계를 포함하는 반도체 장치의 제작 방법이다: 게이트 전극층 위에 게이트 절연층을 형성하고; 게이트 절연층 위에 산화물 반도체층을 형성하고; 산화물 반도체층 위에 제 1 도전층 및 제 2 도전층을 형성하고; 제 1 도전층 및 제 2 도전층 위에 도전막을 형성하고; 도전막 위에 레지스트를 형성하고; 전자 빔 노광을 행한 후, 도전막을 선택적으로 에칭하여 제 1 도전층 위에 제 5 도전층과, 제 2 도전층 위에 제 6 도전층을 형성한다. 제 5 도전층과 제 6 도전층의 간격은 제 1 도전층과 제 2 도전층의 간격보다 좁다. 제 1 도전층 및 제 5 도전층은 소스 전극이다. 제 2 도전층 및 제 6 도전층은 드레인 전극이다. 단, 상기 구성에서 제 1 도전층과 제 5 도전층의 사이에 제 3 도전층을 제공하여, 제 2 도전층과 제 6 도전층의 사이에 제 4 도전층을 제공한다.
상기 각 제작 방법에서 제 3 도전층과 제 4 도전층의 간격은 전자 빔 노광에 의해 결정되고, 제 1 도전층과 제 2 도전층의 간격은 포토마스크를 이용한 노광에 의해 결정되는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기 제작 방법의 구성과는 공정 순서를 바꾸어; 전자 빔 노광을 이용한 마스크를 이용하여 제 1 도전층과 제 2 도전층을 형성한 후, 포토마스크를 이용한 노광에 의해 제 3 도전층 및 제 4 도전층을 형성해도 좋다. 본 명세서에서 개시하는 다른 발명의 구성은 다음 단계를 포함하는 반도체 장치의 제작 방법이다: 게이트 전극층 위에 게이트 절연층을 형성하고; 게이트 절연층 위에 산화물 반도체층을 형성하고; 산화물 반도체층 위에 도전막을 형성하고; 도전막 위에 포지티브형의 레지스트를 형성하고; 전자 빔 노광을 행한 후 도전막을 선택적으로 에칭하여 제 1 도전층 및 제 2 도전층을 형성하고; 제 1 도전층 위에 일부 접촉하는 제 3 도전층과 제 2 도전층 위에 일부 접촉하는 제 4 도전층을 형성한다. 제 1 도전층과 제 2 도전층의 간격은 제 3 도전층과, 제 4 도전층의 간격보다 좁다. 제 1 도전층 및 제 3 도전층은 소스 전극이다. 제 2 도전층 및 제 4 도전층은 드레인 전극이다. 상기 제작 공정에서 산화물 반도체층의 채널 길이 방향의 폭은 게이트 전극층의 채널 길이 방향의 폭보다 넓다. 이것에 의해, 예를 들면 산화물 반도체층보다 아래의 절연층으로부터 산소를 산화물 반도체층에 공급하기 쉽게 할 수 있다.
상기 제작 방법에서 제 1 도전층과 제 2 도전층의 간격은 전자 빔 노광에 의해 결정되고, 제 3 도전층과 제 4 도전층의 간격은 포토마스크를 이용한 노광에 의해 결정되는 것을 특징으로 하는 반도체 장치의 제작 방법이다. 상기 구성에서 반도체 장치의 채널 길이는 제 1 도전층과 제 2 도전층의 간격인 것을 특징으로 하는 반도체 장치의 제작 방법이다.
산화물 반도체층은 포토리소그래피 기술 등에 의해 섬 형상 등의 원하는 형상(예를 들면, 패턴 형상)으로 하는 경우, 산화물 반도체층의 단면이 에칭 가스나, 대기 성분이나, 수분 등에 노출되어 단면이 저저항화할 우려가 있다. 그러므로, 채널 길이가 50nm 미만인 채널 형성 영역이 산화물 반도체층의 단면 근방에 형성되는 것과 같은 레이아웃이면, 리크가 증대될 우려가 있다. 그러므로, 소스 전극층과 드레인 전극층의 사이에 채널 길이(L)가 50nm 미만인 채널 형성 영역과 채널 길이(L)보다 넓은 간격 L'를 가지는 영역을 제공하는 레이아웃으로 한다. 이러한 레이아웃으로 함으로써, 기생 채널의 리크를 저감할 수 있다. 단, 채널 형성 영역은 제 2 트랜지스터의 소스 전극층과 드레인 전극층의 간격 중 최단 거리의 영역이 된다.
본 명세서에서 개시하는 다른 발명의 구성은 다음이 단계를 포함하는 반도체 장치의 제작 방법이다: 게이트 전극층 위에 게이트 절연층을 형성하고; 게이트 절연층 위에 산화물 반도체층을 형성하고; 산화물 반도체층 위에 도전막을 형성하고; 도전막 위에 포지티브형의 레지스트를 형성하고; 전자 빔 노광을 행한 후, 도전막의 에칭을 행하여 폭이 다른 개구를 형성하고, 산화물 반도체층 위의 간격이 다른 제 1 도전층 및 제 2 도전층을 형성하고; 제 1 도전층 위에 일부 접촉하는 제 3 도전층과, 제 2 도전층 위에 일부 접촉하는 제 4 도전층을 형성한다. 제 1 도전층과 제 2 도전층의 간격은 제 3 도전층과 제 4 도전층의 간격보다 좁다. 제 1 도전층 및 제 3 도전층은 소스 전극이다. 제 2 도전층 및 제 4 도전층은 드레인 전극이다.
상기 구성에서 산화물 반도체층 위의 간격이 다른 제 1 도전층 및 제 2 도전층은 전자 빔 노광에 의해 간격이 결정되지만, 간격이 넓은 쪽은 포토마스크를 이용해도 좋다. 그 외의 발명의 구성은 다음의 단계를 포함하는 반도체 장치의 제작 방법이다: 게이트 전극층 위에 게이트 절연층을 형성하고; 게이트 절연층 위에 산화물 반도체층을 형성하고; 산화물 반도체층 위에 도전막을 형성하고; 도전막 위에 포지티브형의 레지스트를 형성하고; 전자 빔 노광을 행한 후, 제 1 에칭을 행하고, 또한, 도전막을 제 1 마스크를 이용하여 제 2 에칭을 행하여 제 2 마스크를 이용하여 제 3 에칭을 행하여 제 1 도전층 및 제 2 도전층을 형성하고; 제 1 도전층 위에 일부 접촉하는 제 3 도전층과, 제 2 도전층 위에 일부 접촉하는 제 4 도전층을 형성한다. 제 1 도전층과 제 2 도전층의 간격은 제 3 도전층과 제 4 도전층의 간격보다 좁다. 제 1 도전층 및 제 3 도전층은 소스 전극이다. 제 2 도전층 및 제 4 도전층은 드레인 전극이다.
상기 구성에서 제 1 도전층과 제 2 도전층의 최단의 간격인 제 1 간격은 전자 빔 노광에 의해 결정되고, 제 1 도전층과 제 2 도전층의 제 2 간격은 포토마스크를 이용한 노광에 의해 결정되는 것을 특징의 하나로 하고 있다. 상기 구성에서 산화물 반도체층과 중첩하는 제 1 도전층 및 산화물 반도체층과 중첩하는 제 2 도전층은 제 1 간격과, 상기 제 1 간격보다 넓은 제 2 간격을 가지고, 제 1 간격은 트랜지스터의 채널 길이와 같은 것을 특징의 하나로 하고 있다.
상기 각 구성에서 게이트 절연층은 평탄화 처리되어 있는 것을 특징으로 하는 반도체 장치의 제작 방법이다. 게이트 절연층을 평탄하게 함으로써, 게이트 절연층 상방에 형성하는 레지스트에 대해서 전자 빔 노광할 때에 정밀하게 노광할 수 있다.
상기 산화물 반도체층은 구리, 알루미늄, 염소 등의 불순물이 거의 포함되지 않는 고순도화된 것인 것이 바람직하다. 트랜지스터의 제조 공정에서 이러한 불순물이 혼입 또는 산화물 반도체층 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하다. 산화물 반도체층 표면에 불순물이 부착된 경우에는 옥살산이나 희불산 등에 노출되거나, 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써 산화물 반도체층 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는 산화물 반도체층의 구리 농도는 1×1018atoms/cm3 이하, 바람직하게는 1×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체층의 알루미늄 농도는 1×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체층의 염소 농도는 2×1018atoms/cm3 이하로 한다.
또한, 산화물 반도체층은 성막 직후에 화학 양론적 조성보다 산소가 많은 과포화 상태로 하는 것이 바람직하다. 예를 들면, 스퍼터링법을 이용하여 산화물 반도체층을 형성하는 경우, 성막 가스의 산소가 차지하는 비율이 많은 조건에서 형성하는 것이 바람직하고, 특히 산소 분위기(산소 가스 100%)에서 성막을 행하는 것이 바람직하다. 성막 가스의 산소가 차지하는 비율이 많은 조건, 특히 산소 가스 100%의 분위기에서 성막하면, 예를 들면 성막 온도가 300℃ 이상이라고 해도 막 중으로부터의 Zn의 방출이 억제된다.
산화물 반도체층은 수소 등의 불순물이 충분히 제거됨으로써, 또는 충분한 산소가 공급되어 산소가 과포화 상태가 됨으로써, 고순도화된 것인 것이 바람직하다. 구체적으로는 산화물 반도체층의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다. 단, 상술한 산화물 반도체층 중의 수소 농도는 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)으로 측정되는 것이다. 충분한 산소가 공급되어 산소가 과포화 상태가 되도록, 산화물 반도체층을 감싸도록 과잉 산소를 포함한 절연층(SiOx 등)을 접촉하여 제공한다.
과잉 산소를 포함한 절연층은 PCVD법이나 스퍼터법에서의 성막 조건을 적절히 설정하여 막 중에 산소를 많이 포함시킨 SiOx막이나, 산화 질화 실리콘막을 이용한다. 많은 과잉 산소를 절연층에 포함시키고자 하는 경우에는 이온 주입법이나 이온 도핑법이나 플라즈마 처리에 의해 산소를 첨가한다.
과잉 산소를 포함한 절연층의 수소 농도가 7.2×1020atoms/cm3 이상인 경우에는 트랜지스터의 초기 특성의 편차의 증대, 트랜지스터의 전기 특성에 관한 채널 길이 의존성의 증대, 또한, BT 스트레스 시험에서 크게 열화하기 때문에; 과잉 산소를 포함한 절연층의 수소 농도는 7.2×1020atoms/cm3 미만으로 한다. 즉, 산화물 반도체층의 수소 농도는 5×1019atoms/cm3 이하, 또한, 과잉 산소를 포함한 절연층의 수소 농도는 7.2×1020atoms/cm3 미만으로 하는 것이 바람직하다.
또한, 산화물 반도체층을 감싸고, 또한, 과잉 산소를 포함한 절연층의 외측에 배치되도록 산화물 반도체층의 산소의 방출을 억제하는 블로킹층(AlOx 등)을 제공하면 바람직하다.
과잉 산소를 포함한 절연층 또는 블로킹층에서 산화물 반도체층을 감쌈으로써 산화물 반도체층에서 화학 양론적 조성과 거의 일치하는 상태, 또는 화학 양론적 조성보다 산소가 많은 과포화 상태로 할 수 있다. 예를 들면, 산화물 반도체층이 IGZO인 경우, 화학 양론적 조성의 일례는 In：Ga：Zn：O=1：1：1：4［원자수비］이지만, 산소가 많은 과포화 상태의 IGZO에 포함되는 산소의 원자수비는 4보다 많은 상태가 된다.
본 발명에 의해, 산화물 반도체층을 이용하고, 채널 길이가 50nm 미만인 트랜지스터를 포함한 반도체 장치를 실현할 수 있다. 또한, 기생 채널의 리크를 저감하는 트랜지스터 구성을 실현할 수 있다.
또한, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 더욱이 기록 횟수에도 제한이 없는 메모리를 포함하는 반도체 장치를 실현할 수 있다.
도 1의 (A) 및 도 1의 (B)는 본 발명의 일양태를 나타내는 단면도 및 상면도이다.
도 2는 본 발명의 일양태를 나타내는 등가 회로도이다.
도 3의 (A) 내지 도 3의 (C)는 본 발명의 일양태의 반도체 장치의 상면도 및 단면도이다.
도 4의 (A1) 내지 도 4의 (A3), 도 4의 (B1) 내지 도 4의 (B3), 및 도 4의 (C1) 내지 도 4의 (C3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 5의 (A1) 내지 도 5의 (A3), 도 5의 (B1) 내지 도 5의 (B3), 및 도 5의 (C1) 내지 도 5의 (C3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 6의 (A1) 내지 도 6의 (A3), 도 6의 (B1) 내지 도 6의 (B3), 및 도 6의 (C1) 내지 도 6의 (C3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 7의 (A1) 내지 도 7의 (A3), 도 7의 (B1) 내지 도 7의 (B3), 및 도 7의 (C1) 내지 도 7의 (C3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 8의 (A) 및 도 8의 (B)는 반도체 장치의 일양태를 나타내는 단면도 및 회로도이다.
도 9는 반도체 장치의 일양태를 나타내는 사시도이다.
도 10은 반도체 장치의 일양태를 나타내는 단면도이다.
도 11의 (A) 내지 도 11의 (C)는 본 발명의 일양태의 전자 기기를 나타내는 도면이다.
도 12의 (A) 내지 도 12의 (C)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 13의 (A) 내지 도 13의 (C)는 본 발명의 일양태의 반도체 장치의 단면도 및 상면도이다.
도 14는 본 발명의 일양태의 반도체 장치의 상면도이다.
도 15의 (A) 내지 도 15의 (C)는 본 발명의 일양태의 반도체 장치의 상면도 및 단면도이다.
도 16의 (A1) 내지 도 16의 (A3)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 17의 (A1) 내지 도 17의 (A3), 도 17의 (B1) 내지 도 17의 (B3), 및 도 17의 (C1) 내지 도 17의(C3)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 18의 (A) 및 도 18의 (B)는 본 발명의 일양태를 나타내는 단면도 및 상면도이다.
도 19의 (A) 내지 도 19의 (C)는 본 발명의 일양태의 반도체 장치의 상면도 및 단면도이다.
도 20의 (A1) 내지 도 20의 (A3), 도 20의 (B1) 내지 도 20의 (B3), 및 도 20의 (C1) 내지 도 20의(C3)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 21의 (A1) 내지 도 21의 (A3), 도 21의 (B1) 내지 도 21의 (B3), 및 도 21의 (C1) 내지 도 21의(C3)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 22의 (A1) 내지 도 22의 (A3), 도 22의 (B1) 내지 도 22의 (B3), 및 도 22의 (C1) 내지 도 22의(C3)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 23의 (A1) 내지 도 23의 (A3) 및 도 23의 (B1) 내지 도 23의 (B3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 24의 (A1) 내지 도 24의 (A3) 및 도 24의 (B1) 내지 도 24의 (B3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 25의 (A) 및 도 25의 (B)는 반도체 장치의 일양태를 나타내는 단면도 및 회로도이다.
도 26은 반도체 장치의 일양태를 나타내는 단면도이다.
도 2는 본 발명의 일양태를 나타내는 등가 회로도이다.
도 3의 (A) 내지 도 3의 (C)는 본 발명의 일양태의 반도체 장치의 상면도 및 단면도이다.
도 4의 (A1) 내지 도 4의 (A3), 도 4의 (B1) 내지 도 4의 (B3), 및 도 4의 (C1) 내지 도 4의 (C3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 5의 (A1) 내지 도 5의 (A3), 도 5의 (B1) 내지 도 5의 (B3), 및 도 5의 (C1) 내지 도 5의 (C3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 6의 (A1) 내지 도 6의 (A3), 도 6의 (B1) 내지 도 6의 (B3), 및 도 6의 (C1) 내지 도 6의 (C3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 7의 (A1) 내지 도 7의 (A3), 도 7의 (B1) 내지 도 7의 (B3), 및 도 7의 (C1) 내지 도 7의 (C3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 8의 (A) 및 도 8의 (B)는 반도체 장치의 일양태를 나타내는 단면도 및 회로도이다.
도 9는 반도체 장치의 일양태를 나타내는 사시도이다.
도 10은 반도체 장치의 일양태를 나타내는 단면도이다.
도 11의 (A) 내지 도 11의 (C)는 본 발명의 일양태의 전자 기기를 나타내는 도면이다.
도 12의 (A) 내지 도 12의 (C)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 13의 (A) 내지 도 13의 (C)는 본 발명의 일양태의 반도체 장치의 단면도 및 상면도이다.
도 14는 본 발명의 일양태의 반도체 장치의 상면도이다.
도 15의 (A) 내지 도 15의 (C)는 본 발명의 일양태의 반도체 장치의 상면도 및 단면도이다.
도 16의 (A1) 내지 도 16의 (A3)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 17의 (A1) 내지 도 17의 (A3), 도 17의 (B1) 내지 도 17의 (B3), 및 도 17의 (C1) 내지 도 17의(C3)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 18의 (A) 및 도 18의 (B)는 본 발명의 일양태를 나타내는 단면도 및 상면도이다.
도 19의 (A) 내지 도 19의 (C)는 본 발명의 일양태의 반도체 장치의 상면도 및 단면도이다.
도 20의 (A1) 내지 도 20의 (A3), 도 20의 (B1) 내지 도 20의 (B3), 및 도 20의 (C1) 내지 도 20의(C3)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 21의 (A1) 내지 도 21의 (A3), 도 21의 (B1) 내지 도 21의 (B3), 및 도 21의 (C1) 내지 도 21의(C3)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 22의 (A1) 내지 도 22의 (A3), 도 22의 (B1) 내지 도 22의 (B3), 및 도 22의 (C1) 내지 도 22의(C3)는 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 23의 (A1) 내지 도 23의 (A3) 및 도 23의 (B1) 내지 도 23의 (B3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 24의 (A1) 내지 도 24의 (A3) 및 도 24의 (B1) 내지 도 24의 (B3)은 본 발명의 일양태의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 25의 (A) 및 도 25의 (B)는 반도체 장치의 일양태를 나타내는 단면도 및 회로도이다.
도 26은 반도체 장치의 일양태를 나타내는 단면도이다.
이하에서는 본 명세서에 개시하는 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 명세서에 개시하는 발명은 이하의 설명으로 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 명세서에 개시하는 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 단, "제 1", "제 2"로서 붙여지는 서수사는 편의상 이용하는 것이고, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치의 일양태를 도 1의 (A) 및 도 1의 (B)를 이용하여 설명한다. 도 1의 (B)는 트랜지스터(420)의 상면도이고, 도 1의 (A)는 도 1의 (B)의 X-Y에서의 단면도이다.
도 1의 (A) 및 도 1의 (B)에 나타내는 트랜지스터(420)는 기판(400) 위에 하지 절연층(436)과, 하지 절연층(436) 위에 게이트 전극층(401)과, 게이트 전극층(401) 위에 제공된 게이트 절연층(402)과, 게이트 절연층(402)을 통하여 게이트 전극층(401) 위에 제공된 산화물 반도체층(403)과, 드레인 전극층 및 소스 전극층과, 산화물 반도체층(403) 위에 제공된 절연층(406) 및 절연층(407)을 포함하여 구성된다. 단, 산화물 반도체층(403) 중 드레인 전극층 혹은 소스 전극층이 접촉하는 부분 및 그 근방은 다른 부분보다 저항이 낮아지는 일이 있고, 그러한 저항이 낮은 영역을 각각 드레인 영역, 소스 영역이라고 칭하는 경우가 있다.
드레인 전극층은 제 1 배리어층(405c) 및 제 1 저저항 재료층(405a)의 적층을 포함하고, 소스 전극층은 제 2 배리어층(405d) 및 제 2 저저항 재료층(405b)의 적층을 포함한다.
하지 절연층(436) 중에는 배선층(474a) 및 배선층(474b)이 매립되어 있고, 배선층(474a)과 드레인 전극층(제 1 배리어층(405c) 및 제 1 저저항 재료층(405a)에 의해 용량(430)이 형성되어 있다.
제 1 배리어층(405c) 및 제 2 배리어층(405d)의, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)과 중첩하는 영역은 중첩하지 않는 영역과 비교하여 막 두께가 크다.
하지 절연층(436)으로서는 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨 등의 산화물 절연막, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막, 또는 이러한 혼합 재료를 이용하여 형성할 수 있다. 또한, 이러한 화합물을 단층 구조 또는 2층 이상의 적층 구조를 이용해 형성할 수 있다.
여기서 산화 질화 실리콘이란 그 조성에 질소보다 산소의 함유량이 많은 것을 나타내며, 예로서 적어도 산소가 50원자% 이상 70원자% 이하, 질소가 0.5원자% 이상 15원자% 이하, 규소가 25원자% 이상 35원자% 이하의 범위에서 포함되는 것을 말한다. 단, 상기 범위는 러더퍼드 후방 산란법(RBS：Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS：Hydrogen ForWard Scattering)을 이용하여 측정한 경우의 것이다. 또한, 구성 원소의 함유 비율은 그 합계가 100원자%를 넘지 않는 값으로 한다.
게이트 전극층(401)의 재료는 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 이용해도 좋다. 게이트 전극층(401)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
게이트 전극층(401)은 산화 인듐 산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티탄을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 이용하여 형성할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
게이트 전극층(401)으로서 질소를 포함한 금속 산화물막, 구체적으로는 질소를 포함한 In-Ga-Zn-O막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 Sn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN, SnN 등)을 이용할 수 있다. 이러한 막은 5eV(전자 볼트), 바람직하게는 5.5eV(전자 볼트) 이상의 일 함수를 가지고, 게이트 전극층으로서 이용한 경우, 트랜지스터의 전기 특성의 문턱 전압을 플러스로 할 수 있다. 따라서, 소위 노멀리 오프(normally off)의 스위칭 소자를 제공할 수 있다.
게이트 절연층(402)의 재료로서는 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 이용하여 형성할 수 있다.
게이트 절연층(402)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트, 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 산화 란탄 등의 high-k 재료를 이용하여 형성함으로써 게이트 리크 전류를 저감할 수 있다. 또한, 게이트 절연층(402)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
게이트 절연층(402)은 과잉 산소를 포함한 절연층으로 형성된다. 게이트 절연층(402)이 산소를 과잉으로 포함함으로써 산화물 반도체층(403)에 산소를 공급할 수 있다.
드레인 전극층은 제 1 배리어층(405c)과 제 1 배리어층(405c) 위의 제 1 저저항 재료층(405a)을 포함한다. 제 1 저저항 재료층(405a)은 알루미늄 등을 이용하여 형성하고, 제 1 배리어층(405c)은 티탄이나 텅스텐이나 몰리브덴, 또는 질화 티탄, 질화 탄탈 등을 이용하여 형성한다. 제 1 배리어층(405c)은 제 1 저저항 재료층(405a)이 산화물 반도체층(403)과 접촉하여 산화되는 것을 차단한다.
소스 전극층은 제 2 배리어층(405d)과 제 2 배리어층(405d) 위의 제 2 저저항 재료층(405b)을 포함한다. 제 2 저저항 재료층(405b)은 알루미늄 등을 이용하여 형성하고, 제 2 배리어층(405d)은 티탄이나 텅스텐이나 몰리브덴, 또는 질화 티탄, 질화 탄탈 등을 이용하여 형성한다. 제 2 배리어층(405d)은 제 2 저저항 재료층(405b)이 산화물 반도체층(403)과 접촉하여 산화되는 것을 차단한다.
트랜지스터(420)의 채널 길이(L)는 제 1 배리어층(405c)과 제 2 배리어층(405d)의 간격으로 결정되고, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 간격은 전자 빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로 하여 에칭함으로써 결정된다. 전자 빔을 이용하여 정밀하게 노광, 현상을 행함으로써 세밀한 패턴을 제공할 수 있고; 따라서, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 간격, 즉 채널 길이(L)를 50nm 미만, 예를 들면 20nm나 30nm로 할 수 있다. 가속 전압이 높을수록, 전자 빔은 더욱 미세 패턴을 제공할 수 있다. 전자 빔은 멀티 빔으로서 기판 1장 당의 처리 시간을 단축할 수도 있다. 단, 채널 길이(L)를 결정하는 영역 이외는 포토마스크를 이용한 에칭에 의해 제 1 배리어층(405c)과 제 2 배리어층(405d)을 형성하면 좋다. 단, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 막 두께는 5nm 이상 30nm 이하, 바람직하게는 10nm 이하이다.
여기서, 제 1 배리어층(405c) 및 제 2 배리어층(405d)의 간격을 전자 빔을 이용하여 형성된 레지스트를 마스크로 하여 에칭에 의해 제작하는 방법에 대하여, 도 12의 (A) 내지 도 12의 (C)를 이용하여 설명한다. 단, 보다 상세한 트랜지스터의 제작 방법에 대해서는 실시형태 2에서 서술한다.
산화물 반도체층(403) 위에, 제 1 배리어층(405c) 및 제 2 배리어층(405d)이 되는 도전막(404) 및 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 되는 도전막(405)을 형성한다(도 12의 (A) 참조).
이어서, 도전막(405) 위에 포토리소그래피 공정에 의해 제 1 레지스트 마스크를 형성하고, 선택적으로 에칭을 행한다. 따라서, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 형성된다(도 12의 (B) 참조).
이 때, 도전막(405)과 함께 도전막(404)도 에칭되어 막 두께가 감소하는 경우가 있다. 따라서, 에칭 조건을 도전막(404)에 대한 도전막(405)의 에칭 선택비가 높은 에칭 조건으로 하는 것이 바람직하다. 도전막(404)에 대한 도전막(405)의 에칭 선택비가 높으면 도전막(405)의 에칭을 행했을 때에, 도전막(404)도 함께 에칭되어 막 두께가 얇아지는 현상을 저감할 수 있다.
이어서, 도전막(404) 위에 레지스트를 형성하고, 상기 레지스트에 대해서 전자 빔을 이용한 노광을 행하여 제 2 레지스트 마스크를 형성한다. 제 2 레지스트 마스크는 트랜지스터(420)의 채널 영역이 되는 부분 이외에 중첩하여 형성한다. 제 2 레지스트 마스크를 이용하여 도전막(404)을 에칭하고; 따라서, 제 1 배리어층(405c) 및 제 2 배리어층(405d)을 형성한다(도 12의 (C) 참조). 도 12의 (C)는 도 1의 (A)와 제 1 배리어층(405c), 및 제 2 배리어층(405d)의 패턴 형상이 다르다.
레지스트 재료로서는 예를 들면 실록산계 레지스트 또는 폴리스티렌계 레지스트 등을 이용할 수 있다. 단, 형성되는 패턴의 폭이 작기 때문에, 네거티브형 레지스트보다 포지티브형 레지스트를 이용하는 것이 바람직하다. 예를 들면, 패턴의 폭이 30nm인 경우에는 레지스트의 두께를 30nm로 할 수 있다.
이 때, 전자 빔의 조사가 가능한 전자 빔 묘화 장치에서, 예를 들면 가속 전압은 5kV∼50kV인 것이 바람직하다. 전류 강도는 5×10-12∼1×10-11A인 것이 바람직하다. 최소 빔 직경은 2nm 이하인 것이 바람직하다. 제작 가능한 패턴의 최소 선폭이 8nm 이하인 것이 바람직하다.
상기 조건에 의해, 예를 들면 패턴의 폭을 30nm 이하, 바람직하게는 20nm 이하, 더욱 바람직하게는 8nm 이하로 할 수 있다.
단, 여기에서는 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한 후에 전자 빔을 이용한 노광에 의해 레지스트 마스크를 형성하고, 제 1 배리어층(405c) 및 제 2 배리어층(405d)을 형성하는 방법에 대하여 나타냈다. 하지만, 제 1 저저항 재료층, 제 2 저저항 재료층, 제 1 배리어층 및 제 2 배리어층을 형성하는 순서는 이에 한정되지 않는다.
전자 빔을 이용한 노광에 의해 레지스트 마스크를 형성하고, 도전막(404)을 에칭하여 채널 형성 영역을 노출시킨 후에는 레지스트 마스크를 제거하고, 노출되어 있는 산화물 반도체층의 표면에 플라즈마 처리(N2O 가스나 O2가스)나, 세정(물 또는 옥살산 또는 희불산(100배 희석))을 행하는 것이 바람직하다. 옥살산이나 희불산 등에 노출하거나, 혹은 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써 산화물 반도체층 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는 산화물 반도체층의 구리 농도는 1×1018atoms/cm3 이하, 바람직하게는 1×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체층의 알루미늄 농도는 1×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체층의 염소 농도는 2×1018atoms/cm3 이하로 한다.
단, 기판(400)에는 반도체 소자가 제공되어 있지만, 여기에서는 간략화를 위해 생략하였다. 기판(400) 위에는 배선층(474a), 배선층(474b)과, 배선층(474a), 배선층(474b)을 덮는 하지 절연층(436)이 제공되어 있으며, 그 일부가 도 2에 나타내는 메모리 구성의 하나로 되어 있다. 도 2에 트랜지스터(420)와 기판(400)에 제공되어 있는 트랜지스터(431)와의 접속을 나타내는 등가 회로의 일례를 나타낸다.
도 2에 나타내는 용량(430)은 트랜지스터(420)의 드레인 전극층(제 1 배리어층(405c)과 제 1 저저항 재료층(405a))과 배선층(474a)을 한 쌍의 전극으로 하고, 하지 절연층(436) 및 게이트 절연층(402)을 유전체로 하는 용량이다. 도 1의 (A) 및 그 일부 단면도를 나타내는 도 1의 (B)에 나타내는 바와 같이, 제 1 저저항 재료층(405a)과 배선층(474a)이 중첩되어 용량을 형성하고 있다. 단, 도 12의 (C)에 나타내는 단면도에서는 제 1 저저항 재료층(405a)과 배선층(474a)이 중첩되어 있지 않지만, 다른 장소에서 제 1 저저항 재료층(405a)과 배선층(474a)이 중첩되도록 하는 레이아웃으로 한다.
도 2에 나타내는 메모리 구성은 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없다는 메리트를 가지고 있다. 단, 도 2에 나타내는 메모리 구성에 대해서는 실시형태 4, 실시형태 5에서 상세 사항을 서술한다.
산화물 반도체층(403)에 이용하는 산화물 반도체로서는 적어도 인듐(In)을 포함한다. 특히 인듐(In)과 아연(Zn)을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서 이들에 더하여 갈륨(Ga)을 가지는 것이 바람직하다. 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 스태빌라이저로서 하프늄(Hf)을 가지는 것이 바람직하다. 스태빌라이저로서 알루미늄(Al)을 가지는 것이 바람직하다. 스태빌라이저로서 지르코늄(Zr)을 가지는 것이 바람직하다.
다른 스태빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 혹은 복수종을 포함해도 좋다.
예를 들면, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
단, 여기서, 예를 들면, "In-Ga-Zn계 산화물"이란 In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 뜻으로, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 포함되어 있어도 좋다.
산화물 반도체로서 InMO3(ZnO)m(m＞0이고, m은 정수가 아님)으로 표기되는 재료를 이용해도 좋다. 단, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n＞0이고, n은 정수)로 표기되는 재료를 이용해도 좋다.
예를 들면, In：Ga：Zn=1：1：1(=1/3：1/3：1/3), In：Ga：Zn=2：2：1(=2/5：2/5：1/5), 혹은 In：Ga：Zn=3：1：2(=1/2：1/6：1/3)인 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 혹은 In：Sn：Zn=1：1：1(=1/3：1/3：1/3), In：Sn：Zn=2：1：3(=1/3：1/6：1/2) 혹은 In：Sn：Zn=2：1：5(=1/4：1/8：5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
그러나, 인듐을 포함한 산화물 반도체는 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 문턱값, 편차 등)에 따라 적절한 조성의 것을 이용하면 좋다. 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자 간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에서도 벌크 내 결함 밀도를 낮게 함으로써 이동도를 올릴 수 있다.
단, 예를 들면, "In, Ga, Zn의 원자수비가 In：Ga：Zn=a：b：c(a＋b＋c=1)인 산화물의 조성이, 원자수비가 In：Ga：Zn=A：B：C(A＋B＋C=1)인 산화물의 조성의 근방이라는 것"은 a, b, c가 (a-A)2＋(b-B)2＋(c-C)2=r2를 만족시키는 것을 말하고, r은 예를 들면 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체층(403)은 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체층은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정은 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 포함하는 결정-비정질 혼상 구조의 산화물 반도체막이다. 단, 이 결정부는 한 변이 100nm 미만의 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부와의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그러므로, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한, ab면에 수직인 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 가지고, c축에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 단, 다른 결정부 간에서, 각각 a축 및 b축의 방향이 달라도 좋다. 본 명세서에서 단순히 "수직"이라고 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재하는 경우, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
CAAC-OS막에서 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 비해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 이 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬하기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 단, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 열처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
단, 산화물 반도체막에 포함되는 산소의 일부는 질소로 치환되어도 좋다.
CAAC-OS와 같이 결정부를 포함하는 산화물 반도체에서는 보다 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는 평균면 조도(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
단, Ra란, JIS B0601：2001(ISO4287：1997)에 정의되어 있는 산술 평균 조도를 곡면에 대해서 적용할 수 있도록 삼차원으로 확장한 것이다. Ra는 「기준면으로부터 지정면까지의 편차의 절대치를 평균한 값」으로 표현할 수 있고, 이하의 식으로 정의된다.
여기서, 지정면이란 조도 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로써 나타내어지는 사각형의 영역으로 한다. 지정면을 xy평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0로 한다. Ra는 원자간력 현미경(AFM：Atomic Force MiCroscope)으로 측정 가능하다.
산화물 반도체층(403)의 막 두께는 1nm 이상 30nm 이하(바람직하게는 5nm 이상 10nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다. 산화물 반도체층(403)은 스퍼터링 타겟 표면에 대하여 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터링 장치를 이용하여 형성해도 좋다.
절연층(406)은 과잉 산소를 포함한 절연층으로 하는 것이 바람직하고, PECVD법이나 스퍼터링법에서의 성막 조건을 적절히 설정하여 막 중에 산소를 많이 포함하도록 한 SiOx막이나, 산화 질화 실리콘막을 이용한다. 많은 과잉 산소를 절연층에 포함시키고자 하는 경우에는 이온 주입법이나 이온 도핑법이나 플라즈마 처리에 의해 산소를 적절히 첨가하면 좋다.
절연층(407)은 산화물 반도체층의 산소의 방출을 억제하는 블로킹층(AlOx 등)이다. 산화 알루미늄막(AlOx)은 수소, 수분 등의 불순물 및 산소 모두에 대해서 막을 투과시키지 않는 차단 효과(블록 효과)가 높다. 따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에서 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체막으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
본 실시형태에 나타내는 트랜지스터는 제 1 배리어층(405c)과 제 2 배리어층(405d)의 간격에 의해 채널 길이가 결정되고, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 간격은 전자 빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로 하여 에칭함으로써 결정된다. 전자 빔을 이용함으로써 정밀하게 노광, 현상을 행함으로써 세밀한 패턴을 제공할 수 있고; 따라서, 채널 길이(L)가 50nm 미만인 미세한 트랜지스터를 제작할 수 있다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 나타낸 반도체 장치와는 다른 일양태의 반도체 장치와 상기 반도체 장치의 제작 방법에 대하여 설명한다.
도 3의 (A) 내지 도 3의 (C)에 본 실시형태의 반도체 장치를 나타낸다. 도 3의 (A)는 본 실시형태의 반도체 장치에 포함되는 트랜지스터의 상면도를 나타낸다. 도 3의 (B)는 도 3의 (A)에 나타내는 A-B(채널 길이 방향)에서의 단면도이다. 도 3의 (C)는 도 3의 (A)에 나타내는 C-D에서의 단면도이다. 단, 도 3의 (A)에서 도면의 명료화를 위해, 도 3의 (B), 도 3의 (C)에 나타낸 일부의 구성을 생략하여 나타낸다.
단, 본 실시형태에서는 실시형태 1과 같은 부분에 대해서는 도면에서 동일한 부호를 붙이고, 상세한 설명은 생략한다.
도 3의 (A) 내지 도 3의 (C)에 나타내는 트랜지스터(440)는 기판(400) 위의 게이트 전극층(401)과, 게이트 전극층(401)의 측면과 접촉하고, 게이트 전극층(401)이 매립된 절연층(432)과, 절연층(432) 및 게이트 전극층(401) 위의 게이트 절연층(402)과, 게이트 절연층(402) 위의 산화물 반도체층(403)과, 산화물 반도체층(403) 위의 적층으로 이루어진 소스 전극층 및 적층으로 이루어진 드레인 전극층과, 산화물 반도체층(403), 소스 전극층 및 드레인 전극층 위의 절연층(406)을 포함한다.
드레인 전극층은 제 1 배리어층(475a)과, 제 1 배리어층(475a)과 접촉하는 제 1 저저항 재료층(405a)을 포함한다. 소스 전극층은 제 2 배리어층(475b)과, 제 2 배리어층(475b)과 접촉하는 제 2 저저항 재료층(405b)을 포함한다. 제 1 배리어층(475a) 및 제 2 배리어층(475b)은 각각 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 산화물 반도체층(403)과 접촉하여 산화되는 것을 차단한다. 단, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)은 산화물 반도체층(403)의 측면과 각각 접촉하고 있지만; 산화물 반도체층(403)의 막 두께는 충분히 얇기 때문에, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 산화되는 것을 방지할 수 있다.
산화물 반도체층의 채널 길이 방향(도 3의 A-B 방향)의 폭은 게이트 전극층의 채널 길이 방향의 폭보다 넓다. 이것에 의해, 산화물 반도체층(403)보다 아래의 절연층(예를 들면, 절연층(432))으로부터 산소를 산화물 반도체층에 공급하기 쉽게 할 수 있다.
제 1 배리어층(475a)과 제 2 배리어층(475b)의 간격은 전자 빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로 하여 결정된다. 전자 빔을 이용함으로써, 정밀하게 노광, 현상을 행함으로써 세밀한 패턴을 제공할 수 있다.
트랜지스터(440)의 채널 길이는 제 1 배리어층(475a)과 제 2 배리어층(475b)의 간격이기 때문에; 채널 길이를 정밀하게 결정할 수 있는 미세한 트랜지스터로 할 수 있다.
도 4의 (A1) 내지 도 4의 (A3), 도 4의 (B1) 내지 도 4의 (B3), 및 도 4의 (C1) 내지 도 4의 (C3), 도 5의 (A1) 내지 도 5의 (A3), 도 5의 (B1) 내지 도 5의 (B3), 및 도 5의 (C1) 내지 도 5의 (C3), 도 6의 (A1) 내지 도 6의 (A3), 도 6의 (B1) 내지 도 6의 (B3), 및 도 6의 (C1) 내지 도 6의 (C3), 도 7의 (A1) 내지 도 7의 (A3), 도 7의 (B1) 내지 도 7의 (B3), 및 도 7의 (C1) 내지 도 7의 (C3)에 트랜지스터(440)를 포함하는 반도체 장치의 제작 방법의 일례를 나타낸다.
단, 도 4의 (A3)은 트랜지스터의 제작 공정을 설명하기 위한 상면도이다. 도 4의 (A1)은 도 4의 (A3)에 나타내는 A-B에서의 단면도이다. 도 4의 (A2)는 도 4의 (A3)에 나타내는 C-D에서의 단면도이다. 이하의 설명에서는 도 4의 (A)는 도 4의 (A1) 내지 도 4의 (A3)를 가리킨다. 도 4의 (B) 내지 도 7의 (C)에 대해서도 마찬가지이다.
우선, 기판(400) 위에 도전막을 형성하고, 이 도전막을 에칭하여; 게이트 전극층(401)을 형성한다. 도전막의 에칭은 드라이 에칭이어도 웨트 에칭이어도, 양쪽 모두를 이용해도 좋다.
단, 기판(400)에는 실시형태 1에 나타내는 반도체 장치와 마찬가지로, 반도체 소자, 배선층, 배선층을 덮는 하지 절연층(436) 등이 제공되어 있지만 간략화를 위해 여기에서는 생략한다. 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판; 등을 이용할 수 있다. 또한, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수도 있다.
기판(400)으로서 가요성 기판을 이용하여 반도체 장치를 제작해도 좋다. 가요성을 가지는 반도체 장치를 제작하기 위해서는 가요성 기판 위에 트랜지스터(440)를 직접 제작해도 좋다. 또는, 다른 제작 기판에 트랜지스터(440)를 형성하고, 그 후 가요성 기판에 박리, 전치해도 좋다. 단, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해서 제작 기판과 트랜지스터(440)의 사이에 박리층을 제공하면 좋다.
기판(400)(또는 기판(400) 및 하지막, 배선 등)에 열처리를 행해도 좋다. 예를 들면, 고온의 가스를 이용하여 열처리를 행하는 GRTA(Gas Rapid Thermal Anneal) 장치에 의해 650℃, 1분∼5분간 열처리를 행하면 좋다. GRTA에서의 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같은 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다. 또한, 전기로에 의해 500℃, 30분∼1시간 열처리를 행해도 좋다.
게이트 전극층(401) 형성 후에 기판(400) 및 게이트 전극층(401)에 열처리를 행해도 좋다. 예를 들면, GRTA 장치에 의해, 650℃, 1분∼5분간 열처리를 행하면 좋다. 또한, 전기로에 의해 500℃, 30분∼1시간 열처리를 행해도 좋다.
이어서, 게이트 전극층(401), 기판(400)을 덮도록 절연층(432)이 되는 절연막을 형성한다. 절연막의 형성 방법으로서는 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용하여 형성할 수 있다.
절연막으로서는 하지 절연층과 같은 재료, 방법을 이용하여 형성할 수 있다.
이어서, 절연막에 연마 처리(예를 들면, 화학적 기계적 연마(Chemical Mechanical Polishing：CMP) 처리)나, 에칭 처리를 행함으로써 게이트 전극층(401)의 상면을 절연막으로부터 노출시킨다. 따라서, 게이트 전극층(401)의 상면과 높이가 일치하는 절연층(432)을 형성한다(도 4의 (A) 참조). 연마 처리 또는 에칭 처리는 복수회 행해도 좋고, 이들을 조합하여 행해도 좋다. 조합하여 행하는 경우, 공정 순서는 특별히 한정되지 않는다.
절연층(432)을 제공함으로써, 게이트 전극층(401) 위에 제공되는 게이트 절연층(402)의 피복성을 향상시킬 수 있다. 또한, 후의 공정에서 제공하는 전자 빔에 의한 노광이 행해지는 레지스트 마스크의 피형성면의 요철을 평탄하게 형성할 수 있어; 상기 레지스트 마스크를 얇게 형성할 수 있다.
단, 본 실시형태에서는 게이트 전극층(401)을 형성한 후에 절연층(432)을 형성하는 방법을 나타냈지만; 게이트 전극층(401) 및 절연층(432)의 제작 방법은 이에 한정되지 않는다. 예를 들면, 게이트 전극층(401)은 다음과 같이 형성되면 좋다: 절연층(432)을 기판(400) 위에 제공한 후, 에칭 공정 등을 이용하여 절연층(432)에 개구를 형성하고, 이 개구에 도전성의 재료를 충전한다.
이어서, 게이트 전극층(401) 및 절연층(432) 위에 게이트 절연층(402)을 형성한다(도 4의 (B) 참조).
게이트 절연층(402)의 막 두께는 1nm 이상 300nm 이하로 하고, 성막 가스를 이용한 CVD법을 이용하여 형성할 수 있다. CVD법으로서는 LPCVD법, 플라즈마 CVD법 등을 이용할 수 있고, 또 다른 방법으로서는 도포법 등도 이용할 수 있다.
본 실시형태에서는 게이트 절연층(402)으로서 플라즈마 CVD법에 의해 막 두께 200nm의 산화 질화 실리콘막을 형성한다. 게이트 절연층(402)의 성막 조건은 예를 들면, SiH4와 N2O의 가스 유량비를 SiH4：N2O=4sccm：800sccm, 압력 40Pa, RF전원 전력(전원 출력) 50W, 기판 온도 350℃로 하면 좋다.
게이트 절연층(402)에 열처리에 의한 탈수화 또는 탈수소화 처리를 행해도 좋다.
열처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 열처리의 온도는 게이트 절연층(402)의 성막 온도보다 높은 것이, 탈수화 또는 탈수소화의 효과가 높기 때문에 바람직하다. 예를 들면, 열처리 장치의 하나인 전기로에 기판을 도입하고, 게이트 절연층(402)에 대하여 진공 하 450℃에서 1시간의 열처리를 행한다.
단, 열처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열처리를 행하는 장치이다. 고온의 가스에는 아르곤 등의 희가스, 또는 질소와 같은 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 열처리로서 GRTA는 다음과 같이 행해진다. 650℃∼700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣어 몇 분간 가열한 후, 기판을 불활성 가스 중에서 꺼낸다.
열처리는 감압(진공) 하, 질소 분위기 하, 또는 희가스 분위기 하에서 행하면 좋다. 상기 질소, 또는 희가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 열처리 장치에 도입하는 질소, 또는 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
열처리에 의해, 게이트 절연층(402)의 탈수화 또는 탈수소화를 행할 수 있다. 따라서, 트랜지스터의 특성 변동을 일으키는 수소, 또는 물 등의 불순물이 배제된 게이트 절연층(402)을 형성할 수 있다.
탈수화 또는 탈수소화 처리를 행하는 열처리에서 게이트 절연층(402) 표면은 수소 또는 물 등의 방출을 방해하는 상태(예를 들면, 수소 또는 물 등을 통과시키지 않는(차단하는) 막 등을 제공하는 등)로 하지 못하고, 게이트 절연층(402)은 표면을 노출한 상태로 하는 것이 바람직하다.
탈수화 또는 탈수소화를 위한 열처리는 복수회 행해도 좋고, 다른 열처리와 겸해도 좋다.
게이트 절연층(402)에서 산화물 반도체층(403)이 접촉하여 형성되는 영역에 평탄화 처리를 행해도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계 연마법(Chemical Mechanical Polishing：CMP)), 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
플라즈마 처리로서는 예를 들면, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기 하에서 기판측에 RF전원을 이용하여 전압을 인가하고, 기판 근방에 플라즈마를 형성해 표면을 개질하는 방법이다. 단, 아르곤 분위기 대신에, 질소, 헬륨, 산소 등을 이용해도 좋다. 역스퍼터링을 행하면 게이트 절연층(402)의 표면에 부착되어 있는 분상 물질(파티클, 티끌이라고도 함)을 제거할 수 있다.
평탄화 처리로서 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수회 행해도 좋고, 이들을 조합하여 행해도 좋다. 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 않고, 게이트 절연층(402) 표면의 요철 상태에 맞추어 적절히 설정하면 좋다.
다음으로, 게이트 절연층(402) 위에 막 형상의 산화물 반도체막(441)을 형성한다. 단, 본 실시형태에서는 산화물 반도체막(441)은 막 형상의 산화물 반도체막이고, 완성된 트랜지스터(440)에 포함되는 산화물 반도체층(403)은 섬 형상의 산화물 반도체층이다.
단, 산화물 반도체막(441)은 성막시에 산소가 많이 포함되는 조건(예를 들면, 산소 100%의 분위기 하에서 스퍼터링법에 의해 형성을 행하는 등)에서 형성하고, 산소를 많이 포함한(바람직하게는 산화물 반도체가 결정 상태에서의 화학 양론적 조성에 대하여, 산소의 함유량이 과잉인 영역이 포함되어 있는) 막으로 하는 것이 바람직하다.
본 실시형태에서 산화물 반도체막(441)으로서 AC 전원 장치를 포함하는 스퍼터링 장치를 이용한 스퍼터링법을 이용하여 막 두께 35nm의 In-Ga-Zn계 산화물막(IGZO막)을 형성한다. 본 실시형태에서 In：Ga：Zn=1：1：1(=1/3：1/3：1/3)의 원자비의 In-Ga-Zn계 산화물 타겟을 이용한다. 단, 성막 조건은 다음과 같다: 산소 및 아르곤 분위기 하(산소 유량 비율 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃으로 한다. 이 성막 조건에서의 성막 속도는 16nm/min이다.
산화물 반도체막(441)을 성막할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타겟을 이용하여 기판(400) 위에 산화물 반도체막(441)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 배기 수단으로서는 터보 분자 펌프에 콜드 트랩이 제공된 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들면, 수소(수소 원자), 물(H2O) 등 수소(수소 원자)를 포함한 화합물(보다 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되기 때문에; 상기 성막실에서 형성된 산화물 반도체막(441)에 포함되는 불순물의 농도를 저감할 수 있다.
게이트 절연층(402)을 대기에 해방하지 않고 게이트 절연층(402)과 산화물 반도체막(441)을 연속적으로 형성하는 것이 바람직하다. 게이트 절연층(402)을 대기에 노출하지 않고 게이트 절연층(402)과 산화물 반도체막(441)을 연속하여 형성하면 게이트 절연층(402) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
이어서, 산화물 반도체막(441) 및 게이트 절연층(402)에 산소 도핑 처리를 행하여; 산소를 과잉으로 포함한 산화물 반도체막(441) 및 게이트 절연층(402)을 형성한다(도 4의 (C) 참조). 게이트 절연층(402)에 산소 도핑 처리를 행함으로써 산소(451)를 산화물 반도체막(441) 및 게이트 절연층(402)에 공급하여 산화물 반도체막(441) 및 게이트 절연층(402) 중, 또는 산화물 반도체막(441) 및 게이트 절연층(402) 중 및 이 계면 근방에 산소를 함유시킨다.
도핑되는 산소(산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및 산소 클러스터 이온)(451)는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법(plasma immersion ion implantation method), 플라즈마 처리 등을 이용할 수 있다. 이온 주입법에는 가스 클러스터 이온 빔을 이용해도 좋다. 산소의 도핑 처리는 전면을 한 번에 행해도 좋고, 선상의 이온 빔 등을 이용하여 이동(스캔)시켜 행해도 좋다.
예를 들면, 도핑되는 산소(산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및/또는 산소 클러스터 이온)(451)는 산소를 포함한 가스를 이용하여 플라즈마 발생 장치에 의해 공급되어도 좋고, 또는 오존 발생 장치에 의해 공급되어도 좋다. 보다 구체적으로는, 예를 들면 반도체 장치에 대해서 에칭 처리를 행하기 위한 장치나, 레지스트 마스크에 대해서 애싱을 행하기 위한 장치 등을 이용하여 산소(451)를 발생시켜, 산화물 반도체막(441) 및 게이트 절연층(402)을 처리할 수 있다.
산소 도핑 처리에는 산소를 포함한 가스를 이용할 수 있다. 산소를 포함한 가스로서는 산소, 일산화이질소, 이산화질소, 이산화탄소, 일산화탄소 등을 이용할 수 있다. 또한, 산소 도핑 처리에서 희가스를 이용해도 좋다.
산소(451)의 도핑 처리는 예를 들면, 이온 주입법으로 산소 이온의 주입을 행하는 경우, 도스량을 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다.
산화물 반도체막(441)과 접촉하는 게이트 절연층(402)이 산소의 공급원이 되는 산소를 많이(과잉으로) 포함하기 때문에 상기 게이트 절연층(402)으로부터 산화물 반도체막(441)에 산소를 공급할 수 있다.
게이트 절연층(402)으로부터 산화물 반도체막(441)에 산소를 공급하는 방법으로서는 산화물 반도체막(441)과 게이트 절연층(402)을 접한 상태로 열처리를 행한다. 열처리에 의해 게이트 절연층(402)으로부터 산화물 반도체막(441)으로의 산소의 공급을 효과적으로 행할 수 있다.
단, 게이트 절연층(402)으로부터 산화물 반도체막(441)으로의 산소의 공급을 위한 열처리를 산화물 반도체막(441)이 섬 형상으로 가공되기 전에 행함으로써, 게이트 절연층(402)에 포함되는 산소가 열처리에 의해 방출되는 것을 방지할 수 있기 때문에 바람직하다.
산화물 반도체막(441)에 산소를 공급함으로써, 산화물 반도체막(441) 중의 산소 결손을 보충할 수 있다.
이어서, 산화물 반도체막(441) 위에 도전막(475)을 형성한다(도 5의 (A) 참조).
도전막(475)은 소스 전극층 또는 드레인 전극층의 한층이 되는 제 1 배리어층(475a) 및 제 2 배리어층(475b)이 되는 층이다.
도전막(475)으로서는 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함한 금속층, 또는 상술한 원소를 성분으로 하는 금속 질화물층(질화 티탄층, 질화 몰리브덴층, 질화 텅스텐층) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속층의 하측 또는 상측의 한쪽 또는 쌍방으로 Ti, Mo, W 등의 고융점 금속층 또는 이들의 금속 질화물층(질화 티탄층, 질화 몰리브덴층, 질화 텅스텐층)을 형성해도 좋다. 또한, 도전막(475)은 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(IN2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(IN2O3-SnO2), 산화 인듐 산화 아연(IN2O3-ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
이어서, 도전막(475) 위에 포지티브형의 레지스트를 형성하고, 상기 레지스트에 대해서 전자 빔을 이용한 노광을 행하여; 레지스트 마스크(453)를 형성한다(도 5의 (B) 참조). 레지스트 마스크(453)는 트랜지스터(440)의 채널 영역이 되는 부분 이외에 중첩하여 형성한다. 도 5의 (B)에 의해 명백히 알 수 있는 바와 같이, 레지스트 마스크(453)는 슬릿(혹은 슬릿 형상의 홈)을 가진다. 단, 도 5의 (B)에서는 슬릿부가 완전하게 제거되어 있지만, 슬릿부에 레지스트가 잔존하고 있어도 좋고, 다른 부분보다 얇으면 좋다. 일반적으로 전자 빔 노광은 시간이 걸리기 때문에, 생산성을 높이기 위해서는 전자 빔을 조사하는 부분(레지스트 마스크(453)에 형성되는 홈)은 가능한 한 단순한 형상인 것이 바람직하고, 예를 들면 직선 형상, 원 형상, 고리 형상으로 하면 좋다. 또한, 전자 빔을 조사하는 부분(레지스트 마스크(453)에 형성되는 홈)의 면적은 가능한 한 작은 것이 바람직하고, 레지스트 마스크 전체의 5% 이하, 보다 바람직하게는 레지스트 마스크 전체의 1% 이하가 되도록 하면 좋다. 또한, 전자 빔을 조사하는 부분의 면적은 레지스트 마스크 전체의 0.01% 이상이 되도록 하면 좋다.
전자 빔을 이용한 노광에 의해 레지스트 마스크를 형성하는 방법에 대해서는 실시형태 1에 상세한 사항을 기술했기 때문에, 여기에서는 생략한다. 단, 실시형태 1에서는 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한 후에, 전자 빔을 이용한 노광에 의해 레지스트 마스크를 형성하고, 상기 마스크를 이용한 에칭에 의해 제 1 배리어층(475a) 및 제 2 배리어층(475b)을 형성하는 방법에 대하여 설명했다. 실시형태 2에서는 먼저 제 1 배리어층(475a) 및 제 2 배리어층(475b)에 대한 에칭을 행하는 방법에 대하여 설명한다.
전자 빔을 이용한 노광에서는 가능한 한 레지스트 마스크(453)는 얇은 것이 바람직하다. 레지스트 마스크(453)를 얇게 하는 경우, 피형성면의 요철을 가능한 한 평탄하게 형성하는 것이 바람직하다. 본 실시형태의 반도체 장치의 제작 방법에서는 게이트 전극층(401) 및 절연층(432)에 평탄화 처리를 행함으로써, 게이트 전극층(401)과 절연층(432)에 의한 요철이 저감되기 때문에; 레지스트 마스크를 얇게 할 수 있다. 이것에 의해, 전자 빔을 이용한 노광이 용이하게 된다.
다음에, 레지스트 마스크(453)를 마스크로서 도전막(475)을 선택적으로 에칭하여; 채널이 형성되는 영역에 개구부를 형성한다(도 5의 (C) 참조). 여기서, 도전막(475)이 제거된 영역은 트랜지스터(440)의 채널 형성 영역이 된다. 전자 빔에 의한 노광에 의해 채널 길이를 결정할 수 있기 때문에, 채널 길이가 작은, 예를 들면 채널 길이가 50nm 미만인 트랜지스터를 제작할 수 있다.
이 때, 에칭 조건을, 레지스트 마스크(453)에 대하여 도전막(475)의 에칭 선택비가 높은 조건으로 하는 것이 바람직하다. 예를 들면, 드라이 에칭으로, 에칭 가스로서 Cl2 및 HBr의 혼합 가스를 이용하여 Cl2의 유량보다 HBr의 유량을 높게 하는 것이 바람직하다. 예를 들면, Cl2：HBr=20：80의 유량비인 것이 바람직하다. 유도 결합형 플라즈마에 의한 에칭(ICP 에칭이라고도 함)의 경우, ICP 전력을 500W로 했을 때, 바이어스 전력을 30W∼40W 이하로 함으로써 레지스트 마스크(453)와 도전막(475)과의 에칭 선택비를 높게 할 수 있다.
이어서, 산화물 반도체막(441) 및 도전막(475) 위에 포토리소그래피 공정에 의해 레지스트 마스크(455)를 제공한다(도 6의 (A) 참조).
단, 레지스트 마스크(455)는 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않기 때문에; 제조 비용을 저감할 수 있다.
이어서, 레지스트 마스크(455)를 이용하여 도전막(475) 및 산화물 반도체막(441)의 순서로 에칭을 행한다. 따라서, 섬 형상의 제 1 배리어층(475a), 섬 형상의 제 2 배리어층(475b), 및 섬 형상의 산화물 반도체층(403)을 형성한다(도 6의 (B) 참조).
도전막(475)의 에칭에는 염소를 포함한 가스, 예를 들면, 염소(Cl2), 삼염화 붕소(BCl3), 사염화 규소(SiCl4), 사염화 탄소(CCl4) 등을 포함한 가스를 이용할 수 있다. 또한, 불소를 포함한 가스, 예를 들면, 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3) 등을 포함한 가스를 이용할 수 있다. 또한, 이러한 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
본 실시형태에서는 도전막(475)으로서 티탄막을 이용한다. 도전막의 에칭은 드라이 에칭법에 의해 막을 에칭하여; 제 1 배리어층(475a), 제 2 배리어층(475b)을 형성한다.
단, 도전막(475)의 에칭 공정 시에, 산화물 반도체막(441)이 에칭되어 분단하는 일이 없도록 에칭 조건을 최적화하는 것이 바람직하다. 그러나, 도전막만을 에칭하고, 산화물 반도체막(441)을 전혀 에칭하지 않는다는 조건을 얻는 것은 어렵다. 따라서, 도전막의 에칭 시에 산화물 반도체막(441)은 일부만이 에칭되어, 홈부(오목부)를 갖는 산화물 반도체막이 될 수도 있다.
단, 도면에서 제 1 배리어층(475a) 및 제 2 배리어층(475b)이 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)보다 얇지만; 이에 한정되지 않는다. 제 1 배리어층(475a) 및 제 2 배리어층(475b)은 전자 빔 노광에 의해 제작한 레지스트 마스크를 이용하여 형성되기 때문에, 얇은 것이 제조 공정상 바람직하다. 또한, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 두껍게 함으로써, 소스 전극 및 드레인 전극의 저항을 작게 할 수 있다.
제 1 배리어층(475a) 및 제 2 배리어층(475b)의 간격은 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)의 간격보다 좁다. 특히 제 1 배리어층(475a) 및 제 2 배리어층(475b)이 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)보다 저항이 높기 때문에, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)의 간격을 짧게 함으로써, 소스 전극, 산화물 반도체층(403), 및 드레인 전극 간의 저항을 작게 할 수 있다.
이어서, 산화물 반도체막(441)을 에칭하여; 섬 형상의 산화물 반도체층(403)을 형성한다. 단, 산화물 반도체막(441)의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 예를 들면, 산화물 반도체막(441)의 웨트 에칭에 이용하는 에칭액으로서는 인산과 초산과 질산을 혼합한 용액 등을 이용할 수 있다. 또한, ITO-07N(칸토 화학사(KANTO CHEMICAL CO., INC.)제)을 이용해도 좋다. ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법에 의한 드라이 에칭에 의해 에칭 가공해도 좋다.
이어서, 레지스트 마스크(455)를 제거한 후, 산화물 반도체층(403), 제 1 배리어층(475a), 및 제 2 배리어층(475b) 위에 도전막(452)을 형성한다(도 6의 (C) 참조).
도전막(452)은 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 되는 도전막이다.
포토리소그래피 공정에 의해 도전막(452) 위에 레지스트 마스크(456)를 형성하고(도 7의 (A) 참조), 선택적으로 에칭을 행한다. 따라서, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)를 형성한다. 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한 후, 레지스트 마스크를 제거한다(도 7의 (B) 참조).
제 1 배리어층(475a) 및 제 1 저저항 재료층(405a)은 트랜지스터(440)의 소스 전극층으로서 기능한다. 제 2 배리어층(475b) 및 제 2 저저항 재료층(405b)은 트랜지스터(440)의 드레인 전극층으로서 기능한다.
도전막(452)의 에칭은 도전막(475)과 같은 조건을 이용하여 행할 수 있다.
이상의 공정으로, 본 실시형태의 트랜지스터(440)가 제작된다.
본 실시형태에서는 적층으로 이루어지는 소스 전극층, 적층으로 이루어지는 드레인 전극층 및 산화물 반도체층(403) 위에 절연층(406)을 형성한다(도 7(C) 참조).
절연층(406)으로서는 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 하프늄막, 또는 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막의 단층 또는 적층을 이용할 수 있다.
단, 절연층(406)에 산소 도핑 처리를 행하여도 좋다. 절연층(406)에 산소 도핑 처리를 행함으로써, 산화물 반도체층(403)에 산소를 공급할 수 있다. 절연층(406)에의 산소 도핑은 상기 게이트 절연층(402) 및 산화물 반도체층(403)에의 산소 도핑 처리와 같은 처리를 행할 수 있다.
단, 도전막(452)을 제공하는 것보다 먼저 절연층(406)을 제공하여 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 절연층(406)에 형성된 개구를 통하여, 제 1 배리어층(475a) 및 제 2 배리어층(475b)과 각각 전기적으로 접속하는 구성으로 해도 좋다.
또한, 절연층(406) 위에 치밀성이 높은 무기 절연막을 더 제공해도 좋다. 예를 들면, 절연층(406) 위에 스퍼터링법에 의해 산화 알루미늄막을 형성한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 하는 것에 의해, 트랜지스터(440)에 안정적인 전기 특성을 부여할 수 있다. 막 밀도는 러더퍼드 후방 산란법이나, X선 반사율 측정법에 따라 측정할 수 있다.
트랜지스터(440) 위에 제공되는 절연막으로서 이용할 수 있는 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소 모두에 대해서 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에서 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체층(403)에의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층(403)으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 트랜지스터(440)에 기인한 표면 요철을 저감하기 위해 평탄화 절연막을 형성해도 좋다. 평탄화 절연막으로서는 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 이용할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low-k 재료) 등을 이용할 수 있다. 단, 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써 평탄화 절연막을 형성해도 좋다.
예를 들면, 평탄화 절연막으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의해 도포한 후, 소성(예를 들면 질소 분위기 하 250℃, 1시간)하여 형성할 수 있다.
평탄화 절연막을 형성한 후, 열처리를 행하여도 좋다. 예를 들면, 질소 분위기 하 250℃에서 1시간 열처리를 행한다.
이와 같이, 트랜지스터(440) 형성 후, 열처리를 행하여도 좋다. 열처리는 복수회 행해도 좋다.
본 실시형태에 나타내는 트랜지스터는 제 1 배리어층(475a)과 제 2 배리어층(475b)의 간격에 의해 채널 길이가 결정되고, 제 1 배리어층(475a)과 제 2 배리어층(475b)의 간격은 전자 빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로 하여 에칭함으로써 결정된다. 전자 빔을 이용함으로써 정밀하게 노광, 현상을 행함으로써 세밀한 패턴을 제공할 수 있고; 따라서, 채널 길이(L)가 50nm 미만인 미세한 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2와는 다른 본 발명의 일양태의 반도체 장치의 구성에 대하여 설명한다.
도 13의 (A) 내지 도 13의 (C)에 본 실시형태의 반도체 장치를 나타낸다. 도 13의 (A)는 본 실시형태의 반도체 장치가 가지는 트랜지스터의 상면도를 나타낸다. 도 13의 (B)는 도 13의 (A)에 나타내는 E-F(채널 길이 방향)에서의 단면도이다. 도 13의 (C)는 도 13의 (A)에 나타내는 G-H에서의 단면도이다. 단, 도 13의 (A)에서 도면의 명료화를 위하여 도 13의 (B), 도 13의 (C)에 나타낸 일부의 구성을 생략하여 나타내고 있다.
단, 본 실시형태에서는 실시형태 1 및 실시형태 2와 같은 부분에 대해서는 도면에서 동일한 부호를 붙이고, 상세한 설명은 생략한다.
도 13의 (A) 내지 도 13의 (C)에 나타내는 트랜지스터(460)는 기판(400) 위의 게이트 전극층(401)과, 게이트 전극층(401)의 측면과 접촉하고, 게이트 전극층(401)이 매립된 절연층(432)과, 절연층(432) 및 게이트 전극층(401) 위의 게이트 절연층(402)과, 게이트 절연층(402) 위의 산화물 반도체층(503)과, 산화물 반도체층(503) 위의 적층으로 이루어지는 소스 전극층 및 적층으로 이루어지는 드레인 전극층과, 산화물 반도체층(503), 소스 전극층 및 드레인 전극층 위의 절연층(406)과, 절연층(406)에 제공된 개구를 통하여 소스 전극층 및 드레인 전극층과 각각 전기적으로 접속하는 배선층(585a) 및 배선층(585b)을 포함한다.
적층으로 이루어지는 드레인 전극층은 제 1 배리어층(575a)과, 제 1 배리어층(575a)과 접촉하는 제 1 저저항 재료층(505a)을 포함한다. 적층으로 이루어지는 소스 전극층은 제 2 배리어층(575b)과, 제 2 배리어층(575b)과 접촉하는 제 2 저저항 재료층(505b)을 포함한다. 제 1 배리어층(575a) 및 제 2 배리어층(575b)은 각각 제 1 저저항 재료층(505a) 및 제 2 저저항 재료층(505b)이 산화물 반도체층(503)과 접촉하여 산화되는 것을 차단한다. 단, 제 1 저저항 재료층(505a) 및 제 2 저저항 재료층(505b)은 산화물 반도체층(503)의 측면과 각각 접촉하고 있지만; 산화물 반도체층(503)의 막 두께는 충분히 얇기 때문에, 제 1 배리어층(575a) 및 제 2 배리어층(575b)에 의해 제 1 저저항 재료층(505a) 및 제 2 저저항 재료층(505b)이 산화되는 것은 차단되어 있다. 배선층(585a) 및 배선층(585b)은 제 1 저저항 재료층(505a) 및 제 2 저저항 재료층(505b)에 각각 전기적으로 접속한다.
제 2 배리어층(575b)은 제 1 배리어층(575a)을 둘러싸고 형성되어 있다. 또한, 제 2 저저항 재료층(505b)은 제 1 저저항 재료층(505a)을 둘러싸고 형성되어 있다. 트랜지스터(460)의 채널 형성 영역은 제 1 배리어층(575a) 및 제 2 배리어층(575b)에 끼워지는 영역이다.
제 1 배리어층(575a)과 제 2 배리어층(575b)과의 간격(도면 중 L)은 전자 빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로 하여 결정된다. 전자 빔을 이용함으로써 정밀하게 노광, 현상을 행함으로써 세밀한 패턴을 제공할 수 있다. 따라서, 트랜지스터(460)는 채널 길이(L)를 정밀하게 결정할 수 있는 미세한 트랜지스터로 할 수 있다. 본 실시형태의 반도체 장치는 도 13의 (A)에 나타내는 바와 같이, 채널 형성 영역의 외주가 원형인 경우뿐만 아니라, 구형인 경우에도 적용할 수 있다.
단, 도 13의 (A) 내지 도 13의 (C)에서는 배선층(585a) 및 배선층(585b)이 형성되어 있는 개구의 크기(도면 중 L1)는 제 1 배리어층(575a)과 제 2 배리어층(575b)과의 간격(도면 중 L)의 수배 정도의 크기가 되도록 도시되어 있지만; 실제로는 L1은 L의 수십배 이상의 크기가 된다. 제 1 배리어층(575a) 및 제 2 배리어층(575b)의 간격은 전자 빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로 하여 결정되기 때문에, 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 이용한 에칭보다 채널 형성 영역을 훨씬 미세하게 형성할 수 있다.
일반적으로, 산화물 반도체층의 단부는 상기 산화물 반도체층의 형성 공정(에칭 공정) 시에 불순물 원소(예를 들면, 염소, 불소, 붕소, 수소 등)가 혼입되기 쉽고, 또한, 산화물 반도체층으로부터 산소가 이탈하기 쉬운 개소이다. 따라서, 산화물 반도체층의 단부는 저저항화되기 쉽고, 기생 채널이 형성되기 쉽다.
산화물 반도체층의 단부에 기생 채널이 형성되는 것은 상기 단부와 전기적으로 접속되는 트랜지스터의 소스 전극층 및 드레인 전극층이 존재하기 때문이다. 본 실시형태에 나타내는 트랜지스터(460)는 소스 전극층이 되는 제 2 배리어층(575b)과 제 2 저저항 재료층(505b)에 의해, 드레인 전극층이 되는 제 1 배리어층(575a)과 제 1 저저항 재료층(505a)이 둘러싸여 있고, 드레인 전극층이 산화물 반도체층(503)의 단부와 전기적으로 접속되어 있지 않다. 따라서, 상기 단부에 기생 채널이 형성되기 어려운 트랜지스터를 얻을 수 있다.
이어서, 트랜지스터(460)의 제작 방법에 대하여 설명한다. 단, 실시형태 1 및 실시형태 2와 같은 점에 대해서는 설명을 생략한다.
트랜지스터(460)에 포함되는 게이트 전극층(401), 게이트 절연층(402), 절연층(432), 산화물 반도체층(503)은 실시형태 1 및 실시형태 2에 나타내는 방법과 같은 재료, 방법을 이용하여 형성할 수 있다. 단, 도 13의 (A) 내지 도 13의 (C)에서 기판(400) 위에는 반도체 소자가 제공되어 있지만, 간략화를 위해 생략하였다.
산화물 반도체층(503) 위에는 제 1 배리어층(575a) 및 제 2 배리어층(575b)이 되는 도전막이 제공된다. 상기 도전막은 실시형태 1 및 실시형태 2와 같은 재료 및 방법을 이용하여 형성할 수 있다.
제 1 배리어층(575a) 및 제 2 배리어층(575b)이 되는 도전막 위에 레지스트를 형성하고, 전자 빔에 의한 노광을 이용하여 레지스트를 패터닝하여; 마스크를 형성한다. 레지스트에 의한 마스크는 산화물 반도체층의 채널 형성 영역이 되는 부분 이외에 중첩하여 형성한다. 즉, 레지스트에 의한 마스크는 링 형상의 홈을 가진다. 상기 레지스트 마스크를 이용하여 에칭을 행하여; 제 1 배리어층(575a) 및 제 2 배리어층(575b)을 형성한다.
트랜지스터(460)의 채널 길이는 트랜지스터 내의 어디에서라도 균등한 것이 바람직하다. 본 실시형태의 트랜지스터의 채널 형성 영역의 형상에는 곡선이 포함되어 있기 때문에, 전자 빔에 의한 노광에 의해 이 곡선을 원만하게, 또한, 선 폭을 균등하게 형성하는 것이 바람직하다.
전자 빔에 의한 노광에 의해, 선폭이 균등하고 원만한 곡선을 제작하기 위해서는, 예를 들면 기판을 실은 스테이지를 회전시킴으로써 곡선의 노광을 행하는 방법 등이 있다. 또한, 직선 모양으로 이동하는 스테이지를 이용해도 전자 빔에 의한 묘화를 위한 도형을 복수로 분할하여 그 사이즈나 방향을 최적화하는 방법이나, 패턴의 노광량이 일정해지도록 도형을 균등한 폭으로 시프트하여 겹쳐 그리는 다중 묘화법 등을 적용하여, 트랜지스터의 채널 길이가 균등하게 되도록 레지스트 마스크를 패터닝할 수 있다. 상기의 방법 등을 이용하여, 레지스트 마스크의 선폭을 균일하게 형성하고, 트랜지스터(460)의 채널 길이를 균등하게 하는 것이 바람직하다.
상기와 같이 제작함으로써 본 실시형태의 반도체 장치는 채널 형성 영역이 직사각형뿐만 아니라 원형인 경우에 대해서도 적용할 수 있다.
제 1 배리어층(575a) 및 제 2 배리어층(575b) 위에, 제 1 저저항 재료층(505a) 및 제 2 저저항 재료층(505b)이 되는 도전막을 형성하고, 포토리소그래피를 이용한 에칭에 의해, 이 도전막을 에칭하여, 제 1 저저항 재료층(505a) 및 제 2 저저항 재료층(505b)을 형성한다.
단, 제 1 저저항 재료층 및 제 2 저저항 재료층을 형성하는 에칭은 실시형태 1에 나타내는 바와 같이, 제 1 저저항 재료층(505a) 및 제 2 저저항 재료층(505b)의 에칭을 먼저 행한 후, 제 1 배리어층(575a) 및 제 2 배리어층(575b)의 에칭을 행하여도 좋다. 또한, 실시형태 2에 나타내는 바와 같이, 산화물 반도체층(503) 및 제 1 배리어층(575a) 및 제 2 배리어층(575b)을 형성한 후에, 제 1 저저항 재료층(505a) 및 제 2 저저항 재료층(505b)의 에칭을 행해도 좋다.
다음으로, 제 1 배리어층(575a), 제 2 배리어층(575b), 제 1 저저항 재료층(505a) 및 제 2 저저항 재료층(505b) 위에 절연층(406)을 형성한다. 절연층(406)은 실시형태 1 및 실시형태 2와 같은 방법, 재료를 이용하여 형성할 수 있다.
이어서, 절연층(406)을 에칭하여; 제 1 저저항 재료층(505a) 및 제 2 저저항 재료층(505b)에 이르는 개구를 형성한다. 절연층(406)의 에칭에는 실시형태 1 및 실시형태 2에 나타낸 에칭과 같은 방법을 적용할 수 있다.
이어서, 상기 개구 및 절연층(406) 위에 도전막을 형성하고, 상기 도전막을 에칭함으로써; 배선층(585a) 및 배선층(585b)을 형성할 수 있다. 배선층(585a) 및 배선층(585b)은 각각, 제 1 저저항 재료층(505a) 및 제 2 저저항 재료층(505b)에 전기적으로 접속하고 있다.
본 실시형태에 나타낸 트랜지스터(460)는, 제 1 배리어층(575a)과 제 2 배리어층(575b)과의 간격은 전자 빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로 하여 결정된다. 전자 빔을 이용함으로써 정밀하게 노광, 현상을 행하여 세밀한 패턴을 제공할 수 있다.
또한, 트랜지스터(460)는 저저항화되기 쉬운 산화물 반도체층의 단부에서 소스 전극층 또는 드레인 전극층의 한쪽만이 접속하고 있기 때문에; 기생 채널이 형성되기 어렵고, 전기 특성이 뛰어난 트랜지스터를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는 본 명세서에 나타내는 트랜지스터를 포함하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도면을 이용하여 설명한다.
도 8의 (A) 및 도 8의 (B)는 반도체 장치의 구성의 일례이다. 도 8의 (A)에 반도체 장치의 단면도를, 도 8의 (B)에 반도체 장치의 회로도를 각각 나타낸다. 단, 도 8의 (B)는 도 2와 같은 회로 구성을 나타내고 있다.
도 8의 (A) 및 도 8의 (B)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 포함한 트랜지스터(3200)를 포함하고, 상부에 제 2 반도체 재료를 포함한 트랜지스터(3202)를 포함한다. 트랜지스터(3202)로서는 실시형태 1에 나타내는 트랜지스터(420)의 구조를 적용하는 예시이다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 밴드 갭을 가지는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 포함한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 포함한 트랜지스터는 그 특성에 의해 장시간의 전하 유지가 가능하다.
상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 이용할 수 있는 것은 말할 것도 없다. 정보를 유지하기 위해서 산화물 반도체를 이용한 실시형태 1 또는 실시형태 2에 나타내는 바와 같은 트랜지스터를 이용하는 것 외에는, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 8의 (A)에서의 트랜지스터(3200)는 반도체 재료(예를 들면, 실리콘 등)를 포함한 기판(3000)에 제공된 채널 형성 영역과, 채널 형성 영역을 사이에 끼우도록 제공된 불순물 영역과, 불순물 영역에 접촉하는 금속 간 화합물 영역과, 채널 형성 영역 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 게이트 전극층을 포함한다. 단, 도면에서 명시적으로는 소스 전극층이나 드레인 전극층을 가지지 않는 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우 트랜지스터의 접속 관계를 설명하기 위해, 소스 영역이나 드레인 영역을 포함하여 소스 전극층이나 드레인 전극층이라고 표현하는 경우가 있다. 즉, 본 명세서에서 "소스 전극층"이라는 기재에는 소스 영역이 포함될 수 있다.
기판(3000) 위에는 트랜지스터(3200)를 둘러싸도록 소자 분리 절연층(3106)이 형성되어 있고, 트랜지스터(3200)를 덮도록 절연층(3220)이 형성되어 있다.
단결정 반도체 기판을 이용한 트랜지스터(3200)는 고속 동작이 가능하다. 그러므로, 상기 트랜지스터를 판독용의 트랜지스터로서 이용함으로써, 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(3202) 및 용량 소자(3204)의 형성 전의 처리로서 트랜지스터(3200)를 덮는 절연층(3220)에 CMP 처리를 실시하고, 절연층(3220)을 평탄화하는 것과 동시에 트랜지스터(3200)의 게이트 전극층의 상면을 노출시킨다.
도 8의 (A)에 나타내는 트랜지스터(3202)는 산화물 반도체를 채널 형성 영역에 포함한 보텀 게이트형 트랜지스터이다. 여기서, 트랜지스터(3202)에 포함되는 산화물 반도체층은 고순도화된 것이 바람직하다. 고순도화된 산화물 반도체를 이용함으로써 매우 뛰어난 오프 특성의 트랜지스터(3202)를 얻을 수 있다.
트랜지스터(3202)는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작을 필요로 하지 않는, 혹은 리프레쉬 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다.
트랜지스터(3202)의 소스 전극층 또는 드레인 전극층의 한쪽은 게이트 절연층에 제공된 개구를 통하여, 전극(3208)과 전기적으로 접속되고, 전극(3208)을 통하여 트랜지스터(3200)의 게이트 전극층과 전기적으로 접속되어 있다. 전극(3208)은 트랜지스터(3202)의 게이트 전극층과 같은 공정으로 형성할 수 있다.
트랜지스터(3202) 위에는 절연층(3222)이 단층 또는 적층으로 제공되어 있다. 그리고, 절연층(3222)을 통하여 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층의 한쪽과 중첩하는 영역에는 도전층(3210a)이 제공되어 있고, 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층의 한쪽과, 절연층(3222)과 도전층(3210a)에 의해 용량 소자(3204)가 형성된다. 즉, 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층의 한쪽은 용량 소자(3204)의 한쪽의 전극으로서 기능하고, 도전층(3210a)은 용량 소자(3204)의 다른 한쪽의 전극으로서 기능한다. 단, 용량이 불필요한 경우에는 용량 소자(3204)를 제공하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(3204)는 별도로 트랜지스터(3202)의 상방에 제공해도 좋다.
용량 소자(3204) 위에는 절연층(3224)이 제공되어 있다. 그리고, 절연층(3224) 위에는 트랜지스터(3202)와, 다른 트랜지스터를 접속하기 위한 배선(3216)이 제공되어 있다. 배선(3216)은 절연층(3224)에 형성된 개구에 제공된 전극(3214), 도전층(3210a)과 같은 층에 형성된 도전층(3210b), 및 절연층(3222)에 형성된 개구에 제공된 전극(3212)을 통하여, 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층의 다른 한쪽과 전기적으로 접속된다.
도 8의 (A) 및 도 8의 (B)에서 트랜지스터(3200)와 트랜지스터(3202)는 적어도 일부가 중첩하도록 제공되어 있고, 트랜지스터(3200)의 소스 영역 또는 드레인 영역과 트랜지스터(3202)에 포함되는 산화물 반도체층의 일부가 중첩하도록 제공되어 있는 것이 바람직하다. 또한, 트랜지스터(3202) 및 용량 소자(3204)가 트랜지스터(3200)의 적어도 일부와 중첩하도록 제공되어 있다. 예를 들면, 용량 소자(3204)의 도전층(3210a)은 트랜지스터(3200)의 게이트 전극층과 적어도 일부가 중첩하여 제공되어 있다. 이러한 평면 레이아웃을 채용함으로써 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에; 고집적화를 도모할 수 있다.
다음으로, 도 8의 (A)에 대응하는 회로 구성의 일례를 도 8의 (B)에 나타낸다.
도 8의 (B)에서 제 1 배선(1st Line)과 트랜지스터(3200)의 소스 전극층은 전기적으로 접속된다. 제 2 배선(2nd Line)과 트랜지스터(3200)의 드레인 전극층은 전기적으로 접속되어 있다. 제 3 배선(3rd Line)과 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(3202)의 게이트 전극층은 전기적으로 접속되어 있다. 트랜지스터(3200)의 게이트 전극층과 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층의 한쪽은 용량 소자(3204)의 전극의 한쪽과 전기적으로 접속된다. 제 5 배선(5th Line)과 용량 소자(3204)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
도 8의 (B)에 나타내는 반도체 장치에서는 트랜지스터(3200)의 게이트 전극층의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(3202)가 온 상태가 되는 전위로 하고, 트랜지스터(3202)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 트랜지스터(3200)의 게이트 전극층 및 용량 소자(3204)에 공급된다. 즉, 트랜지스터(3200)의 게이트 전극층에는 소정의 전하가 공급된다(기록). 여기에서는 다른 2개의 전위 레벨을 인가하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 한쪽이 공급되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(3202)가 오프 상태가 되는 전위로 하고, 트랜지스터(3202)를 오프 상태로 한다. 따라서, 트랜지스터(3200)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(3202)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극층의 전하는 장시간에 걸쳐서 유지된다.
다음으로 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(3200)의 게이트 전극층에 유지된 전하량에 따라 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(3200)를 n채널형으로 하면 트랜지스터(3200)의 게이트 전극층에 High 레벨 전하가 공급되고 있는 경우의 겉보기 문턱값 Vth _H는, 트랜지스터(3200)의 게이트 전극층에 Low 레벨 전하가 공급되고 있는 경우의 겉보기 문턱값 Vth _L보다 낮아지기 때문이다. 여기서, 외관의 문턱 전압이란, 트랜지스터(3200)를 「온 상태」로 하기 위해서 필요한 제 5 배선의 전위를 말한다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L의 사이의 전위 V0으로 함으로써, 트랜지스터(3200)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들면, 기록에서 High 레벨 전하가 공급되고 있었던 경우에는 제 5 배선의 전위가 V0(＞Vth _H)가 되면, 트랜지스터(3200)는 「온 상태」가 된다. Low 레벨 전하가 인가되고 있었던 경우에는 제 5 배선의 전위가 V0(＜Vth _L)가 되어도, 트랜지스터(3200)는 그대로 「오프 상태」이다. 그러므로, 제 2 배선의 전위를 확인함으로써, 유지되고 있는 정보를 판독할 수 있다.
단, 메모리 셀을 어레이 형상으로 배치하여 이용하는 경우, 원하는 메모리 셀의 정보만을 판독하는 것이 필요하다. 이와 같이 정보를 판독하지 않는 경우에는 게이트 전극층 상태에 관계없이 트랜지스터(3200)가 「오프 상태」가 되는 전위, 즉 Vth _H보다 작은 전위를 제 5 배선에 공급하면 좋다. 또는 게이트 전극층의 상태에 관계없이 트랜지스터(3200)가 「온 상태」가 되는 전위, 즉 Vth _L보다 큰 전위를 제 5 배선에 공급하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 포함함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작이 불필요해지거나, 또는 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)라도 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연막의 열화 등의 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는 종래의 불휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상한다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보의 기록이 행해지기 때문에, 고속의 동작도 용이하게 실현될 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한, 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 4와는 다른 기억 장치의 구조의 한 형태에 대하여 설명한다.
도 9는 기억 장치의 사시도이다. 도 9에 나타내는 기억 장치는 상부에 기억 회로로서 메모리 셀을 복수 포함한 메모리 셀 어레이(메모리 셀 어레이(3400a) 내지 메모리 셀 어레이(3400n)(n은 2 이상의 정수))를 복수층 포함하고, 하부에 메모리 셀 어레이를 동작시키기 위해서 필요한 논리 회로(3004)를 포함한다.
도 10에, 도 9에 나타낸 기억 장치의 부분 확대도를 나타낸다. 도 10에서는 논리 회로(3004), 메모리 셀 어레이(3400a) 및 메모리 셀 어레이(3400b)를 도시하고 있으며, 메모리 셀 어레이(3400a) 또는 메모리 셀 어레이(3400b)에 포함되는 복수의 메모리 셀 중, 메모리 셀(3170a)과 메모리 셀(3170b)을 대표로 나타낸다. 메모리 셀(3170a) 및 메모리 셀(3170b)로서는 예를 들면, 상기에 실시형태에서 설명한 도 8의 (B)나 도 2에 나타내는 회로 구성과 같은 구성을 가질 수 있다.
단, 메모리 셀(3170a)에 포함되는 트랜지스터(3171a)를 대표로 나타낸다. 메모리 셀(3170b)에 포함되는 트랜지스터(3171b)를 대표로 나타낸다. 트랜지스터(3171a) 및 트랜지스터(3171b)는 산화물 반도체층에 채널 형성 영역을 포함한다. 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터의 구성에 대해서는 그 외의 실시형태에서 설명한 구성과 같기 때문에 설명은 생략한다.
트랜지스터(3171a)의 게이트 전극층과 같은 층에 형성된 전극(3501a)은 전극(3502a)에 의해 전극(3003a)과 전기적으로 접속되어 있다. 트랜지스터(3171b)의 게이트 전극층과 같은 층에 형성된 전극(3501c)은 전극(3502c)에 의해 전극(3003c)과 전기적으로 접속되어 있다.
논리 회로(3004)는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 이용한 트랜지스터(3001)를 포함한다. 트랜지스터(3001)는 반도체 재료(예를 들면, 실리콘 등)를 포함한 기판(3000)에 소자 분리 절연층(3106)을 제공하고, 소자 분리 절연층(3106)에 둘러싸인 영역에 채널 형성 영역이 되는 영역을 형성함으로써 얻어지는 트랜지스터로 할 수 있다. 단, 트랜지스터(3001)는 절연 표면 위에 형성된 실리콘막 등의 반도체막이나, SOI 기판의 실리콘막에 채널 형성 영역이 형성되는 트랜지스터여도 좋다. 트랜지스터(3001)의 구성에 대해서는 공지의 구성을 이용하는 것이 가능하기 때문에, 설명은 생략한다.
트랜지스터(3171a)가 형성된 층과 트랜지스터(3001)가 형성된 층과의 사이에는 배선(3100a) 및 배선(3100b)이 형성되어 있다. 배선(3100a)과 트랜지스터(3001)가 형성된 층과의 사이에는 절연막(3140a)이 제공된다. 배선(3100a)과 배선(3100b)과의 사이에는 절연막(3141a)이 제공된다. 배선(3100b)과 트랜지스터(3171a)가 형성된 층과의 사이에는 절연막(3142a)이 제공되어 있다.
마찬가지로, 트랜지스터(3171b)가 형성된 층과 트랜지스터(3171a)가 형성된 층과의 사이에는 배선(3100c) 및 배선(3100d)이 형성되어 있다. 배선(3100c)과 트랜지스터(3171a)가 형성된 층과의 사이에는 절연막(3140b)이 제공되고, 배선(3100c)과 배선(3100d)과의 사이에는 절연막(3141b)이 제공되고, 배선(3100d)과 트랜지스터(3171b)가 형성된 층과의 사이에는 절연막(3142b)이 제공되어 있다.
절연막(3140a), 절연막(3141a), 절연막(3142a), 절연막(3140b), 절연막(3141b), 절연막(3142b)은 층간 절연막으로서 기능하고, 그 표면은 평탄화된 구성으로 할 수 있다.
배선(3100a), 배선(3100b), 배선(3100c), 배선(3100d)에 의해, 메모리 셀 간의 전기적 접속이나 논리 회로(3004)와 메모리 셀과의 전기적 접속 등을 행할 수 있다.
논리 회로(3004)에 포함되는 전극(3303)은 상부에 제공된 회로와 전기적으로 접속할 수 있다.
예를 들면, 도 10에 나타내는 바와 같이, 전극(3505)에 의해 전극(3303)은 배선(3100a)과 전기적으로 접속할 수 있다. 배선(3100a)은 전극(3503a)에 의해 트랜지스터(3171a)의 게이트 전극층과 같은 층에 형성된 전극(3501b)과 전기적으로 접속할 수 있다. 이렇게 하여, 배선(3100a) 및 전극(3303)을 트랜지스터(3171a)의 소스 또는 드레인과 전기적으로 접속할 수 있다. 전극(3501b)은 트랜지스터(3171a)의 소스 또는 드레인과 전극(3502b)에 의해 전극(3003b)과 전기적으로 접속할 수 있다. 전극(3003b)은 전극(3503b)에 의해 배선(3100c)과 전기적으로 접속할 수 있다.
도 10에서는 전극(3303)과 트랜지스터(3171a)와의 전기적 접속은 배선(3100a)을 통하여 행해지는 예를 나타냈지만; 이에 한정되지 않는다. 전극(3303)과 트랜지스터(3171a)와의 전기적 접속은 배선(3100b)을 통하여 행해져도 좋고, 배선(3100a)과 배선(3100b)의 양쪽 모두를 통하여 행해져도 좋고, 또는 배선(3100a)도 배선(3100b)도 통하지 않고, 다른 전극을 이용하여 행해져도 좋다.
도 10에서는 트랜지스터(3171a)가 형성된 층과 트랜지스터(3001)가 형성된 층의 사이에는 배선(3100a)이 형성된 배선층과 배선(3100b)이 형성된 배선층의 2개의 배선층이 제공된 구성을 나타냈지만; 이것으로 한정되지 않는다. 트랜지스터(3171a)가 형성된 층과 트랜지스터(3001)가 형성된 층의 사이에, 1개의 배선층이 제공되어 있어도 좋고, 3개 이상의 배선층이 제공되어 있어도 좋다.
도 10에서는 트랜지스터(3171b)가 형성된 층과 트랜지스터(3171a)가 형성된 층의 사이에는 배선(3100c)이 형성된 배선층과 배선(3100d)이 형성된 배선층의 2개의 배선층이 제공된 구성을 나타냈지만; 이것으로 한정되지 않는다. 트랜지스터(3171b)가 형성된 층과 트랜지스터(3171a)가 형성된 층의 사이에, 1개의 배선층이 제공되어 있어도 좋고, 3개 이상의 배선층이 제공되어 있어도 좋다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 명세서에 개시하는 반도체 장치는 여러 가지 전자 기기에 적용할 수 있다. 전자 기기로서는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 유기기(파칭코 기계, 슬롯 머신 등), 게임 하우징을 들 수 있다.
도 11의 (A) 내지 도 11의 (C)에 전자 기기의 구체적인 예를 나타낸다. 도 11의 (A) 및 도 11의 (B)는 반으로 접을 수 있는 타블렛형 단말이다. 도 11의 (A)는 펼친 상태이며, 타블렛형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 포함한다.
실시형태 1 또는 실시형태 2에 나타내는 반도체 장치는 표시부(9631a), 표시부(9631b)에 이용하는 것이 가능하고, 신뢰성이 높은 타블렛형 단말로 하는 것이 가능해진다. 또한, 실시형태 4 또는 실시형태 5에 나타내는 기억 장치를 본 실시형태의 반도체 장치에 적용해도 좋다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)에 접촉함으로써 데이터 입력을 할 수 있다. 표시부(9631a)에서는 일례로서 영역의 반이 표시만의 기능을 가지는 구성, 나머지 반의 영역이 터치 패널의 기능을 가지는 구성을 나타내고 있지만, 이 구성으로 한정되지 않는다. 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
표시부(9631b)에서도 표시부(9631a)와 같이 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되는 위치에 손가락이나 스타일러스 등으로 접촉함으로써 표시부(9631b)에 키보드 버튼 표시할 수 있다.
터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대해서 동시에 터치 입력할 수도 있다.
표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시의 방향을 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 타블렛형 단말에 내장되어 있는 광 센서로 검출되는 사용 시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 타블렛형 단말은 광 센서뿐만 아니라 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등을 포함하는 다른 검출 장치를 내장시켜도 좋다.
단, 도 11의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만; 특별히 한정되지 않고, 한쪽의 사이즈와 다른 한쪽의 사이즈가 달라도 좋고, 표시의 품질도 달라도 좋다. 예를 들면 한쪽이 다른 한쪽보다 고정밀 표시를 행할 수 있는 표시 패널로 해도 좋다.
도 11의 (B)의 타블렛형 단말은 닫은 상태이다. 타블렛형 단말은 하우징(9630), 태양전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 포함한다. 도 11의 (B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 포함하는 구성에 대하여 나타내고 있다.
타블렛형 단말은 반으로 접을 수 있기 때문에, 미사용시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에; 내구성이 뛰어나고, 장기 사용의 관점에서도 신뢰성이 뛰어난 타블렛형 단말을 제공할 수 있다.
또한, 이 외에도 도 11의 (A) 및 도 11의 (B)에 나타낸 타블렛형 단말은 여러 가지 정보(정지화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 등을 가질 수 있다.
타블렛형 단말의 표면에 제공된 태양전지(9633)에 의해 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 단, 태양전지(9633)는 하우징(9630)의 한 면 또는 양면에 제공할 수 있고, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있다. 배터리(9635)로서는 리튬 이온 배터리를 이용하면 소형화를 도모할 수 있다는 등의 이점이 있다.
도 11의 (B)에 나타내는 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 11의 (C)에 블록도를 도시하여 설명한다. 도 11의 (C)에는 태양전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)에 대하여 나타내고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 11의 (B)에 나타내는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선 외광에 의해 태양전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양전지로 발전한 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고 표시부(9631)의 동작에 태양전지(9633)로부터의 전력이 이용될 때에는 스위치(SW1)를 온으로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압에 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 행하지 않을 때는 스위치(SW1)를 오프로 하고, 스위치(SW2)를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
단, 태양전지(9633)에 대해서는 발전 수단의 일례로서 나타냈지만; 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(펠티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 행하는 구성으로 이용해도 좋다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 1과 상면도가 일부 다른 예를 나타낸다. 단, 단면 구조는 실시형태 1과 동일하기 때문에, 여기에서는 상세한 설명은 생략하기로 한다.
도 14에 도 1의 (B)와 일부 다른 상면도를 나타낸다. 단, 도 14 중의 선X-Y로 절단한 단면도는 도 1의 (A)와 동일하며, 같은 부호를 이용하여 설명한다.
트랜지스터(420)의 채널 길이(L)는 제 1 배리어층(405c)과 제 2 배리어층(405d)의 최단 간격으로 결정되고, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 최단 간격은 전자 빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로 하여 에칭함으로써 결정된다. 전자 빔을 이용함으로써 정밀하게 노광, 현상을 행함으로써 세밀한 패턴을 제공할 수 있고; 제 1 배리어층(405c)과 제 2 배리어층(405d)의 최단 간격, 즉 채널 길이(L)를 50nm 미만, 예를 들면 20nm나 30nm 로 할 수 있다. 즉, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 마스크에 폭이 다른 개구를 형성하고, 예를 들면, 20nm의 폭의 개소와 30nm의 폭의 개소를 가지는 개구를 제공하고, 채널 길이(L)가 20nm이며, 이보다 넓은 간격 L'가 30nm인 트랜지스터를 얻을 수 있다. 전자 빔은 가속 전압이 높을수록 미세 패턴을 얻을 수 있다. 또한, 전자 빔은 멀티 빔으로서 기판 1장당의 처리 시간을 단축할 수도 있다. 단, 채널 길이(L)를 결정하는 영역 이외는 포토마스크를 이용한 에칭에 의해 제 1 배리어층(405c)과 제 2 배리어층(405d)을 형성할 수도 있다. 단, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 막 두께는 5nm 이상 30nm 이하, 바람직하게는 10nm 이하이다.
여기서, 제 1 배리어층(405c) 및 제 2 배리어층(405d)의 간격을 결정하는 레지스트의 노광에 전자 빔을 이용하는 방법에 대하여 설명한다.
우선, 제 1 포토리소그래피 공정에 의해 게이트 전극층(401)을 형성하고, 게이트 절연층(402)과 산화물 반도체막을 형성한다. 그리고, 산화물 반도체막 위에 제 2 포토리소그래피 공정에 의해 레지스트 마스크를 제공하고 에칭을 행하여; 산화물 반도체층(403)을 형성한다. 그리고 섬 형상의 산화물 반도체층(403) 위에, 제 1 배리어층(405c) 및 제 2 배리어층(405d)이 되는 제 1 도전막을 형성하고, 제 1 도전막 위에 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 되는 제 2 도전막을 형성한다.
이어서, 제 2 도전막 위에 제 3 포토리소그래피 공정에 의해 레지스트 마스크를 제공하고, 제 2 도전막의 에칭을 행하여; 제 1 도전막을 에칭 스토퍼로서 잔존시켜 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한다.
이어서, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)의 측면을 덮고, 제 4 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 에칭을 행하여 제 1 도전막의 일부를 제거한다. 이 때, 산화물 반도체층(403)과 중첩하는 제 1 도전막을 남겨둔다.
이어서, 레지스트 마스크를 제거한 후, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)의 측면을 덮고, 제 1 도전막 위에 레지스트를 형성하고, 상기 레지스트에 대해서 전자 빔을 이용한 노광을 행하여; 레지스트 마스크를 형성한다. 레지스트 마스크는 트랜지스터(420)의 채널 형성 영역이 되는 부분 이외에 중첩하여 형성한다.
레지스트 재료로서는 예를 들면 실록산계 레지스트 또는 폴리스티렌계 레지스트 등을 이용할 수 있다. 단, 폭이 작은 패턴이 형성되기 때문에, 네거티브형 레지스트보다 포지티브형 레지스트를 이용하는 것이 바람직하다. 예를 들면, 패턴의 폭이 30nm인 경우에는 레지스트의 두께를 30nm로 할 수 있다.
이 때, 전자 빔의 조사가 가능한 전자 빔 묘화 장치에서 예를 들면, 가속 전압은 5kV∼50kV인 것이 바람직하다. 전류 강도는 5×10-12∼1×10-11A인 것이 바람직하다. 최소 빔 직경은 2nm 이하인 것이 바람직하다. 제작 가능한 패턴의 최소 선폭이 8nm 이하인 것이 바람직하다.
상기 조건에 의해, 예를 들면 30nm 이하, 바람직하게는 20nm 이하, 더욱 바람직하게는 8nm 이하의 패턴의 폭을 얻을 수 있다.
제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한 후에 전자 빔을 이용한 노광에 의해 레지스트 마스크를 형성하고, 산화물 반도체층(403)의 채널 형성 영역을 덮고 있는 제 1 도전막을 에칭하여 제 1 배리어층(405c) 및 제 2 배리어층(405d)을 형성하는 방법은, 산화물 반도체층(403)의 채널 형성 영역이 노출되어 복수의 처리에 노출되는 것을 최소한으로 억제하여 불순물의 혼입을 막을 수 있다는 메리트를 가진다.
단, 여기에서는 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한 후에 전자 빔을 이용한 노광에 의해 레지스트 마스크를 형성하고, 제 1 배리어층(405c) 및 제 2 배리어층(405d)을 형성하는 방법에 대하여 나타냈다. 하지만, 제 1 저저항 재료층, 제 2 저저항 재료층, 제 1 배리어층, 및 제 2 배리어층을 형성하는 순서는 이것으로 한정되지 않는다. 예를 들면, 먼저 전자 빔을 이용한 노광에 의해 레지스트 마스크를 형성하고, 제 1 배리어층(405c) 및 제 2 배리어층(405d)을 형성한 후, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성하는 에칭을 행하여도 좋다.
전자 빔을 이용한 노광에 의해 레지스트 마스크를 형성하고, 제 1 도전막을 에칭하여 채널 형성 영역을 노출시킨 후에는, 레지스트 마스크를 제거하고 노출된 산화물 반도체층의 표면에 플라즈마 처리(N2O 가스나 O2가스)나, 세정(물 또는 옥살산 또는 희불산(100배 희석))을 행하는 것이 바람직하다. 옥살산이나 희불산 등에 노출하거나, 혹은 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써 산화물 반도체층 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는 산화물 반도체층의 구리 농도는 1×1018atoms/cm3 이하, 바람직하게는 1×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체층의 알루미늄 농도는 1×1018atoms/cm3이하로 한다. 또한, 산화물 반도체층의 염소 농도는 2×1018atoms/cm3 이하로 한다.
본 실시형태에 나타내는 트랜지스터는 제 1 배리어층(405c)과 제 2 배리어층(405d)의 최단 간격에 의해 채널 길이(L)가 결정되고, 제 1 배리어층(405c)과 제 2 배리어층(405d)의 최단 간격은 전자 빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로 하여 에칭함으로써 결정된다. 전자 빔을 이용하여 정밀하게 노광, 현상을 행함으로써 세밀한 패턴을 제공할 수 있고; 따라서, 채널 길이(L)가 50nm 미만인 미세한 트랜지스터를 제작할 수 있다.
기생 채널 리크의 저감은 제 1 배리어층(405c)과 제 2 배리어층(405d)의 전자 빔 노광을 적절히 설정하고, 채널 형성 영역의 채널 폭(W)을 좁게 함으로써 실현될 수 있다. 구체적으로는 도 14에 나타내는 바와 같이, 소스 전극층과 드레인 전극층의 사이에 채널 길이(L)가 50nm 미만인 채널 형성 영역과 채널 길이(L)보다 넓은 간격 L'를 가지는 영역을 형성하는 레이아웃으로 하고 있다. 산화물 반도체층의 단면으로부터 채널 형성 영역의 형성 위치를 멀리하는 것에 의해서도 소스 전극층과 드레인 전극층 간의 리크를 저감하고 있다.
또한, 도 14에 나타내는 산화물 반도체층의 상면 형상은 직사각형으로 하고, 산화물 반도체층의 단면이 가능한 한 제 1 배리어층(405c) 및 제 2 배리어층(405d)으로 덮이는 구성으로 하고 있다. 즉, 직사각형의 네 변 중, 두 변을 제 1 배리어층(405c) 및 제 2 배리어층(405d)으로 덮는 구성이다. 이러한 구성으로 함으로써 산화물 반도체층의 단면으로부터의 불순물의 침입을 차단하고 있다.
도 14에 나타내는 산화물 반도체층의 상면 형상은 직사각형으로 한정되지 않고, 다각형, 원형, 타원형 등으로 해도 좋다.
(실시형태 8)
본 실시형태에서는 실시형태 2에 나타낸 반도체 장치와는 다른 일양태의 반도체 장치와 상기 반도체 장치의 제작 방법에 대하여 설명한다.
도 15의 (A) 내지 도 15의 (C)에 본 실시형태의 반도체 장치를 나타낸다. 도 15의 (A)는 본 실시형태의 반도체 장치에 포함되는 트랜지스터의 상면도를 나타낸다. 도 15의 (B)는 도 15의 (A)에 나타내는 A-B(채널 길이 방향)에서의 단면도이다. 도 15의 (C)는 도 15의 (A)에 나타내는 C-D에서의 단면도이다. 단, 도 15의 (A)에서, 도면의 명료화를 위해 도 15의 (B) 또는 도 15의 (C)에 나타낸 일부의 구성을 생략하여 도시하고 있다.
단, 본 실시형태에서는 실시형태 1 및 실시형태 2와 같은 부분에 대해서는 도면에서 동일한 부호를 붙이고, 상세한 설명은 생략한다.
도 15의 (A) 내지 도 15의 (C)에 나타내는 트랜지스터(440)는 기판(400) 위의 게이트 전극층(401)과, 게이트 전극층(401)의 측면과 접촉하여, 게이트 전극층(401)이 매립된 절연층(432)과, 절연층(432) 및 게이트 전극층(401) 위의 게이트 절연층(402)과, 게이트 절연층(402) 위의 산화물 반도체층(403)과, 산화물 반도체층(403) 위의 적층으로 이루어진 소스 전극층 및 적층으로 이루어지는 드레인 전극층과, 산화물 반도체층(403), 소스 전극층 및 드레인 전극층 위의 절연층(406)을 포함한다.
적층으로 이루어지는 드레인 전극층은 제 1 배리어층(475a)과, 제 1 배리어층(475a)과 접촉하는 제 1 저저항 재료층(405a)을 포함한다. 적층으로 이루어지는 소스 전극층은 제 2 배리어층(475b)과, 제 2 배리어층(475b)과 접촉하는 제 2 저저항 재료층(405b)을 포함한다. 제 1 배리어층(475a) 및 제 2 배리어층(475b)은 각각 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 산화물 반도체층(403)과 접촉하여 산화되는 것을 차단한다. 단, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)은 산화물 반도체층(403)의 측면과 각각 접하고 있지만; 산화물 반도체층(403)의 막 두께는 충분히 얇기 때문에, 제 1 배리어층(475a) 및 제 2 배리어층(475b)에 의해 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 산화되는 것은 차단되어 있다.
산화물 반도체층(403)의 채널 길이 방향(도 15의 (A)의 A-B 방향)의 폭은 게이트 전극층의 채널 길이 방향의 폭보다 넓다. 이것에 의해, 예를 들면 산화물 반도체층(403)보다 아래의 절연층으로부터 산소를 산화물 반도체층에 공급하기 쉽게 할 수 있다.
제 1 배리어층(475a)과 제 2 배리어층(475b)의 간격은 전자 빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로 하여 결정된다. 전자 빔을 이용하여 정밀하게 노광, 현상을 행함으로써 세밀한 패턴을 제공할 수 있다.
트랜지스터(440)의 채널 길이(L)는 제 1 배리어층(475a)과 제 2 배리어층(475b)의 최단 간격이기 때문에; 채널 길이를 정밀하게 결정할 수 있는 미세한 트랜지스터로 할 수 있다.
도 16의 (A1) 내지 도 16의 (A3) 및 도 17의 (A1) 내지 도 17의 (A3), 도 17의 (B1) 내지 도 17의 (B3), 및 도 17의 (C1) 내지 도 17의 (C3)에 트랜지스터(440)를 포함하는 반도체 장치의 제작 방법의 일례를 나타낸다. 단, 도 16의 (A3)은 트랜지스터의 제작 공정을 설명하기 위한 상면도이다. 도 16의 (A1)은 도 16의 (A3)에 나타내는 A-B에서의 단면도이다. 도 16의 (A2)은 도 16의 (A3)에 나타내는 C-D에서의 단면도이다. 또한, 도 17의 (A3)은 트랜지스터의 제작 공정을 설명하기 위한 상면도이다. 도 17의 (A1)은 도 17의 (A3)에 나타내는 A-B에서의 단면도이다. 도 17의 (A2)는 도 17의 (A3)에 나타내는 C-D에서의 단면도이다. 이하의 설명에서는 도 17의 (A)는 도 17의 (A1) 내지 도 17의 (A3)을 가리킨다. 도 17의 (B) 및 도 17의 (C)에 대해서도 마찬가지이다.
단, 트랜지스터(440)의 제작 공정에서는 도 4의 (A) 내지 도 4의 (C), 도 5의 (A) 내지 도 5의 (C) 및, 도 6의 (A) 및 도 6의 (B)도 참조할 수 있다. 단, 도 6의 (B)까지 포함되는 과정은 실시형태 2와 동일하기 때문에, 여기에서는 상세한 설명은 생략한다.
실시형태 2에 따라, 도 6의 (B)의 상태를 얻은 후, 포토리소그래피 공정에 의해 제 1 배리어층(475a) 및 제 2 배리어층(475b) 위에 레지스트 마스크(457)를 형성하고, 제 1 배리어층(475a)의 일부 및 제 2 배리어층(475b)의 일부를 제거하여 산화물 반도체층(403)의 단부를 노출시킨다(도 16의 (A1) 내지 도 16의 (A3) 참조).
이어서, 레지스트 마스크(457)를 제거한 후, 산화물 반도체층(403), 제 1 배리어층(475a) 및 제 2 배리어층(475b) 위에 도전막(452)을 형성한다.
도전막(452)은 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 되는 도전막이다.
포토리소그래피 공정에 의해 도전막(452) 위에 레지스트 마스크(456)를 형성하고(도 17의 (A) 참조), 선택적으로 에칭을 행한다. 따라서, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)이 형성된다. 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)을 형성한 후, 레지스트 마스크를 제거한다(도 17의 (B) 참조).
제 1 배리어층(475a) 및 제 1 저저항 재료층(405a)은 트랜지스터(440)의 드레인 전극층으로서 기능한다. 제 2 배리어층(475b) 및 제 2 저저항 재료층(405b)은 트랜지스터(440)의 소스 전극층으로서 기능한다. 제 1 배리어층(475a) 및 제 2 배리어층(475b)은 전자 빔 노광에 의해 형성된 레지스트 마스크를 이용하여 형성되기 때문에, 막 두께는 얇은 것이 제조 공정상 바람직하다.
또한, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)의 막 두께를 두껍게 형성함으로써, 소스 전극 및 드레인 전극의 저항을 작게 할 수 있다. 단, 도 17의 (C)에 나타내는 바와 같이, 본 실시형태에서는 제 1 배리어층(475a) 및 제 2 배리어층(475b)의 막 두께가 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)의 막 두께보다 얇다.
도전막(452)의 에칭은 도전막(475)과 같은 조건을 이용하여 행할 수 있다.
이상의 공정으로, 본 실시형태의 트랜지스터(440)가 제작된다. 트랜지스터(440)에서 제 1 배리어층(475a) 및 제 2 배리어층(475b)의 간격은 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)의 간격보다 좁다. 특히 제 1 배리어층(475a) 및 제 2 배리어층(475b)가 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)보다 저항이 높기 때문에, 제 1 저저항 재료층(405a) 및 제 2 저저항 재료층(405b)의 간격을 짧게 함으로써 소스 전극층, 산화물 반도체층(403), 및 드레인 전극층 간의 저항을 작게 할 수 있다.
본 실시형태에서는 적층으로 이루어지는 소스 전극층, 적층으로 이루어지는 드레인 전극층, 및 산화물 반도체층(403) 위에 절연층(406)을 형성한다(도 17의 (C) 참조).
절연층(406)으로서는 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 하프늄막, 또는 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막의 단층 또는 적층을 이용할 수 있다.
또한, 절연층(406) 위에 치밀성이 높은 무기 절연막을 더 제공해도 좋다. 예를 들면, 절연층(406) 위에 스퍼터링법에 의해 산화 알루미늄막을 형성한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(440)가 안정적인 전기 특성을 가질 수 있다. 막 밀도는 러더퍼드 후방 산란법이나, X선 반사율 측정법에 의해 측정할 수 있다.
트랜지스터(440) 위에 제공되는 절연막으로서 이용할 수 있는 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대해서 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체층(403)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층(403)으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 트랜지스터(440) 기인의 표면 요철을 저감하기 위해서 평탄화 절연막을 형성해도 좋다. 평탄화 절연막으로서는 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐계 수지, 등의 유기 재료를 이용할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low-k 재료) 등을 이용할 수 있다. 단, 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성해도 좋다.
예를 들면, 평탄화 절연막으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의한 도포 후, 소성(예를 들면, 질소 분위기 하 250℃, 1시간)하여 형성할 수 있다.
평탄화 절연막을 형성 후, 열처리를 행해도 좋다. 예를 들면, 질소 분위기 하 250℃에서 1시간 열처리를 행한다.
이와 같이, 트랜지스터(440)를 형성한 후, 열처리를 행하여도 좋다. 열처리는 복수회 행해도 좋다.
본 실시형태에 나타내는 트랜지스터(440)는 제 1 배리어층(475a)과 제 2 배리어층(475b)의 최단 간격에 의해 채널 길이(L)가 결정되고, 제 1 배리어층(475a)과 제 2 배리어층(475b)의 최단 간격은 전자 빔을 이용한 노광에 의해 얻어지는 레지스트를 마스크로 하여 에칭함으로써 결정된다. 전자 빔을 이용하여 정밀하게 노광, 현상을 행함으로써 세밀한 패턴을 제공할 수 있고; 채널 길이(L)가 50nm 미만인 미세한 트랜지스터를 제작할 수 있다.
제 1 배리어층(475a)과 제 2 배리어층(475b)의 최단 간격보다 넓은 간격은 포토마스크를 이용하여 결정된다. 제 1 배리어층(475a)과 제 2 배리어층(475b)의 최단 간격보다 넓은 간격이 제공되어 있기 때문에, 트랜지스터(440)의 리크를 저감할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 이용할 수 있다.
(실시형태 9)
본 실시형태는 실시형태 1과 일부 다른 예를 나타낸다. 게이트 전극을 적층 구조로 하고, 산화물 반도체층(403) 위에 제 4 배리어층(475a), 및 제 6 배리어층(475b)을 제공하는 트랜지스터(422)를 도 18의 (A) 및 도 18의 (B)에 나타낸다. 도 18의 (B)는 트랜지스터(422)의 평면도이며, 도 18의 (A)는 도 18의 (B)의 X-Y에서의 단면도이다.
도 18의 (A) 및 도 18의 (B)에 나타내는 트랜지스터(422)는 기판(400) 위에 하지 절연층(436)과, 하지 절연층(436) 위에 적층으로 이루어지는 게이트 전극층(401)과, 게이트 전극층(401) 위에 제공된 적층으로 이루어지는 게이트 절연층(402)과, 게이트 절연층(402)을 통하여 게이트 전극층(401) 위에 제공된 산화물 반도체층(403)과, 적층으로 이루어지는 드레인 전극층 및 적층으로 이루어지는 소스 전극층과, 산화물 반도체층(403) 위에 제공된 절연층(406), 및 절연층(407)을 포함한다.
적층으로 이루어지는 게이트 전극층(401)은 제 1 배리어층(401a)과, 제 1 저저항 재료층(401b), 제 2 배리어층(401c)을 포함하고, 구리 등으로 형성되는 제 1 저저항 재료층(401b)의 확산을 제 1 배리어층(401a) 및 제 2 배리어층(401c)에서 차단하고 있다. 제 1 배리어층(401a) 및 제 2 배리어층(401c)은 티탄이나 텅스텐이나 몰리브덴, 또는 질화 티탄, 질화 탄탈 등을 이용한다. 단, 이것에 한정되지 않고, 적어도 1층 이상의 도전층에 의해 게이트 전극층(401)을 형성하면 좋다.
적층으로 이루어지는 게이트 절연층(402)은 제 1 저저항 재료층(401b)의 확산을 차단하는 제 1 게이트 절연층(402a)과, 과잉 산소를 포함한 제 2 게이트 절연층(402b)의 적층을 포함한다.
적층으로 이루어지는 드레인 전극층은 제 3 배리어층(405c)과, 제 2 저저항 재료층(405a), 제 4 배리어층(475a)을 포함하고, 구리 등으로 형성되는 제 2 저저항 재료층(405a)의 확산을 제 3 배리어층(405c) 및 제 4 배리어층(475a)에서 차단하고 있다. 제 3 배리어층(405c) 및 제 4 배리어층(475a)은 티탄이나 텅스텐이나 몰리브덴, 또는 질화 티탄, 질화 탄탈 등을 이용하여 형성된다. 단, 이것에 한정되지 않고, 적어도 1층 이상의 도전층에 의해 드레인 전극층을 형성하면 좋다. 제 3 배리어층(405c)으로 산화물 반도체층(403)의 측면의 일부를 덮는 것이 바람직하고, 이것에 의해, 산화물 반도체층(403)을 보호할 수 있다. 또한, 제 4 배리어층(475a)으로 제 3 배리어층(405c)과 제 2 저저항 재료층(405a)의 측면을 덮어도 좋다.
적층으로 이루어지는 소스 전극층은 제 5 배리어층(405d)과, 제 3 저저항 재료층(405b), 제 6 배리어층(475b)을 포함하고, 구리 등으로 형성되는 제 3 저저항 재료층(405b)의 확산을 제 5 배리어층(405d) 및 제 6 배리어층(475b)으로 차단하고 있다. 제 5 배리어층(405d) 및 제 6 배리어층(475b)은 티탄이나 텅스텐이나 몰리브덴, 또는 질화 티탄, 질화 탄탈 등을 이용하여 형성된다. 단, 이것에 한정되지 않고, 적어도 1층 이상의 도전층에 의해 소스 전극층을 형성하면 좋다. 제 5 배리어층(405d)으로 산화물 반도체층(403)의 측면의 일부를 덮는 것이 바람직하다. 이것에 의해, 산화물 반도체층(403)을 보호할 수 있다. 또한, 제 6 배리어층(475b)으로 제 5 배리어층(405d)과 제 3 저저항 재료층(405b)의 측면을 덮어도 좋다.
트랜지스터(422)의 채널 길이(L)는 제 4 배리어층(475a)과 제 6 배리어층(475b)의 간격으로 결정되고, 제 4 배리어층(475a)과 제 6 배리어층(475b)의 간격은 전자 빔을 이용한 노광(전자 빔 노광이라고도 함)에 의해 얻어지는 레지스트를 마스크로 하여 에칭함으로써 결정된다. 전자 빔을 이용하여 정밀하게 노광, 현상을 행함으로써 세밀한 패턴을 제공할 수 있고; 제 4 배리어층(475a)과 제 6 배리어층(475b)의 간격, 즉 채널 길이(L)를 50nm 미만, 예를 들면 20nm나 30nm로 할 수 있다. 전자 빔은 가속 전압이 높을수록 미세 패턴을 제공할 수 있다. 또한, 전자 빔은 멀티 빔으로서 기판 1장당 처리 시간을 단축할 수도 있다. 단, 채널 길이(L)를 결정하는 영역 이외는 포토마스크를 이용한 에칭에 의해 제 4 배리어층(475a)과 제 6 배리어층(475b)을 형성하면 좋다. 단, 제 4 배리어층(475a)과 제 6 배리어층(475b)의 두께는 5nm 이상 30nm 이하, 바람직하게는 5nm 이상 10nm 이하이다. 또한, 복수의 에칭에 의해, 산화물 반도체층(403)의 채널 형성 영역은 제 1 두께인 제 1 영역과 제 1 두께보다 얇은 제 2 두께인 제 2 영역을 가지고 있어도 좋다.
단, 기판(400)에는 반도체 소자가 제공되어 있지만, 여기에서는 간략화를 위해 생략하고 있다. 기판(400) 위에는 배선층(474a), 배선층(474b)과 배선층(474a), 배선층(474b)을 덮는 하지 절연층(436)이 제공되어 있고, 그 일부를 메모리 구성의 하나로 할 수 있다.
절연층(406)은 과잉 산소를 포함한 절연층으로 하는 것이 바람직하고, PCVD법이나 다른 스퍼터링법에서의 성막 조건을 적절히 설정하고, 막 중에 산소를 많이 포함시킨 SiOx막이나, 산화 질화 실리콘막을 이용한다. 많은 과잉 산소를 절연층에 포함하고자 하는 경우에는 이온 주입법이나 이온 도핑법이나 플라즈마 처리에 의해 산소를 적절히 첨가하면 좋다.
절연층(407)은 산화물 반도체층의 산소의 방출을 억제하는 블로킹층(AlOx 등)이다. 산화 알루미늄막(AlOx)은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대해서 막을 투과시키지 않는 차단 효과(블록 효과)가 높다. 따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에 수소, 수분 등의 불순물의 산화물 반도체막에의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막으로부터의 방출을 방지하는 보호막으로서 기능한다.
(실시형태 10)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 다른 형태에 대하여, 도 19의 (A) 내지 도 19의 (C), 도 20의 (A1) 내지 도 20의 (A3), 도 20의 (B1) 내지 도 20의 (B3), 및 도 20의 (C1) 내지 도 20의 (C3), 도 21의 (A1) 내지도 21의 (A3), 도 21의 (B1) 내지 도 21의 (B3), 및 도 21의 (C1) 내지 도 21의 (C3), 도 22의 (A1) 내지 도 22의 (A3), 도 22의 (B1) 내지 도 22의 (B3), 및 도 22의 (C1) 내지 도 22의 (C3), 도 23의 (A1) 내지 도 23의 (A3), 및 도 23의 (B1) 내지 도 23의 (B3), 및 도 24의 (A1) 내지 도 24의 (A3)를 이용하여 설명한다. 단, 도 18의 (A) 및 도 18의 (B)에 나타내는 부호와 같은 부호의 구성 요소에 대해서는 실시형태 9의 설명을 적절히 원용할 수 있다.
본 실시형태의 반도체 장치의 트랜지스터는 실시형태 9와 마찬가지로 채널 길이가 50nm 미만인 트랜지스터이다. 예를 들면, 전자 빔을 이용한 노광을 이용하여 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 에칭 마스크로서 이용하여 소스 전극 및 드레인 전극을 형성함으로써, 소스 전극과 드레인 전극의 간격이 짧은 트랜지스터를 제작할 수 있다.
우선, 본 실시형태의 반도체 장치의 구조예에 대하여 도 19의 (A) 내지 도 19의 (C)를 이용하여 설명한다. 도 19의 (A)는 평면 모식도이다. 도 19의 (B)는 도 19의 (A)에서의 선분 A-A'(트랜지스터(442)의 채널 길이(L) 방향)의 단면 모식도이다. 도 19의 (C)는 도 19의 (A)에서의 선분 B-B'(트랜지스터(442)의 채널 폭 방향)의 단면 모식도이다. 단, 도 19의 (A) 내지 도 19의 (C)에서는 실제의 치수와 다른 구성 요소를 포함한다.
도 19의 (A) 내지 도 19의 (C)에 나타내는 트랜지스터(442)는 보텀 게이트 구조의 트랜지스터이다. 도 19의 (A) 내지 도 19의 (C)에 나타내는 트랜지스터(442)를 포함한 반도체 장치는 기판(400) 표면에 형성된 하지 절연층(436) 위에, 절연층(432)에 매립되도록 하여 제공된 게이트 전극층(401)과, 게이트 전극층(401) 위에 게이트 절연층(402)과, 게이트 절연층(402)의 위에 산화물 반도체층(403)과, 산화물 반도체층(403)의 위에 도전층(405A) 및 도전층(405B)과, 도전층(405A)의 위에 접촉하는 도전층(475A)과, 도전층(405B)의 위에 접촉하는 도전층(475B)과, 도전층(405A), 도전층(405B), 도전층(475A), 도전층(475B)의 위에 절연층(406)을 포함한다.
다음에, 각 구성 요소에 대하여 이하에 설명한다.
게이트 전극층(401)으로서는 예를 들면 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘층으로 대표되는 반도체층, 니켈 실리사이드 등의 실리사이드층을 이용해도 좋다. 게이트 전극층(401)을 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
게이트 전극층(401)으로서는 산화 인듐 산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티탄을 포함한 인듐 산화물, 산화 티탄을 포함한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료의 층을 적용할 수도 있다. 또한, 게이트 전극층(401)을 상기 도전성 재료의 층과 상기 금속 재료의 층의 적층 구조로 할 수도 있다.
또한, 도 18의 (A) 및 도 18의 (B)에 나타내는 트랜지스터(422)와 같이, 제 1 배리어층(401a), 제 1 저저항 재료층(401b), 및 제 2 배리어층(401c)의 적층에 의해 게이트 전극층(401)을 구성해도 좋다.
하지 절연층(436) 및 게이트 절연층(402)으로서는 예를 들면 산화 실리콘층, 산화 갈륨층, 산화 알루미늄층, 질화 실리콘층, 산화 질화 실리콘층, 산화 질화 알루미늄층, 또는 질화 산화 실리콘층을 이용하여 형성할 수 있다.
하지 절연층(436) 및 게이트 절연층(402)으로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트, 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 산화 란탄 등의 high-k 재료의 층을 이용함으로써 게이트 리크 전류를 저감할 수 있다. 또한, 게이트 절연층(402)을 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
단, 하지 절연층(436) 및 게이트 전극층(401)은 평탄화 처리를 하는 것이 바람직하다.
산화물 반도체층(403)에 이용하는 산화물 반도체는 실리콘보다 밴드 갭이 넓은 와이드 갭 반도체이다.
산화물 반도체층(403)의 두께는 예를 들면 1nm 이상 30nm 이하(바람직하게는 5nm 이상 10nm 이하)로 한다.
산화물 반도체층(403)의 채널 길이(L) 방향의 폭은 게이트 전극층(401)의 채널 길이(L) 방향의 폭보다 넓다. 이것에 의해, 예를 들면 산화물 반도체층(403)보다 아래의 절연층으로부터 산소를 산화물 반도체층에 공급하기 쉽게 할 수 있다.
또한, 산화물 반도체층(403)의 채널 형성 영역은 제 1 두께인 제 1 영역과 제 1 두께보다 얇은 제 2 두께인 제 2 영역을 가지고 있어도 좋다.
도전층(405A)과 도전층(475A)은 트랜지스터(442)의 드레인 전극층이며, 도전층(405B)과 도전층(475B)은 트랜지스터(442)의 소스 전극층이다.
도전층(405A) 및 도전층(405B)으로서는, 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함한 금속층, 또는 상술한 원소를 성분으로 하는 금속 질화물층(질화 티탄층, 질화 몰리브덴층, 질화 텅스텐층) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속층의 하측 또는 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속층 또는 그러한 금속 질화물층(질화 티탄층, 질화 몰리브덴층, 질화 텅스텐층)을 적층시킨 구성으로 형성해도 좋다. 또한, 소스 전극층, 및 드레인 전극층에 이용하는 도전층으로서는 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2, ITO로 약기함), 산화 인듐 산화 아연(In2O3-ZnO), 또는 이러한 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
도전층(475A) 및 도전층(475B)으로서는, 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함한 금속층, 또는 상술한 원소를 성분으로 하는 금속 질화물층(질화 티탄층, 질화 몰리브덴층, 질화 텅스텐층) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속층의 하측 또는 상측의 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속층 또는 그러한 금속 질화물층(질화 티탄층, 질화 몰리브덴층, 질화 텅스텐층)을 적층시킨 구성으로 형성해도 좋다. 또한, 소스 전극층, 및 드레인 전극층에 이용하는 도전층으로서는 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2, ITO로 약기함), 산화 인듐 산화 아연(In2O3-ZnO), 또는 이러한 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
도 18의 (A) 및 도 18의 (B)에 나타내는 트랜지스터(422)와 같이, 제 3 배리어층(405c)과 제 2 저저항 재료층(405a)의 적층에 의해 도전층(405A)을 구성하고, 제 4 배리어층(475a)에 의해 도전층(475A)을 구성해도 좋다. 또한, 도 18의 (A) 및 도 18의 (B)에 나타내는 트랜지스터(422)와 같이, 제 5 배리어층(405d)과 제 3 저저항 재료층(405b)의 적층에 의해 도전층(405B)을 구성하고, 제 6 배리어층(475b)에 의해 도전층(475B)을 구성해도 좋다.
단, 도전층(475A) 및 도전층(475B)이 도전층(405A) 및 도전층(405B)보다 얇지만; 이것에 한정되지 않는다. 도전층(475A) 및 도전층(475B)은 전자 빔 노광에 의해 제작한 레지스트 마스크를 이용하여 형성되기 때문에, 얇은 것이 제조 공정상 바람직하다. 또한, 도전층(405A) 및 도전층(405B)을 두껍게 형성함으로써, 소스 전극 및 드레인 전극의 저항을 작게 할 수 있다.
도전층(475A) 및 도전층(475B)의 간격은 도전층(405A) 및 도전층(405B)의 간격보다 좁다. 특히 도전층(475A) 및 도전층(475B)이 도전층(405A) 및 도전층(405B)보다 저항이 높은 경우, 도전층(475A) 및 도전층(475B)의 간격을 짧게 함으로써, 소스 전극, 산화물 반도체층(403), 및 드레인 전극 간의 저항을 작게 할 수 있다.
또한, 도 18의 (A) 및 도 18의 (B)에 나타내는 트랜지스터(422)와 같이, 도전층(475A)이 도전층(405A)의 상면 및 측면을 덮고, 도전층(475B)이 도전층(405B)의 상면 및 측면을 덮는 구조로 해도 좋다. 이것에 의해, 예를 들면 도전층(475A) 및 도전층(475B)에 의해, 도전층(405A) 및 도전층(405B)을 보호할 수 있다.
이 때, 트랜지스터의 채널 길이(L)는 도전층(475A)과 도전층(475B)의 간격이다. 채널 길이(L)는 예를 들면 50nm 미만으로 짧다. 예를 들면, 전자 빔을 이용한 노광에 의해 형성된 레지스트 마스크를 에칭 마스크로서 이용하여 도전층(475A)과 도전층(475B)의 간격을 짧게 함으로써, 채널 길이(L)를 짧게 할 수 있다.
절연층(406)으로서는 예를 들면 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층, 산화 질화 알루미늄층, 산화 하프늄층, 또는 산화 갈륨층, 질화 실리콘층, 질화 알루미늄층, 질화 산화 실리콘층, 질화 산화 알루미늄층 등의 무기 절연층의 단층 또는 적층을 이용할 수 있다.
또한, 절연층(406) 위에 치밀성이 높은 무기 절연층을 더 제공해도 좋다. 예를 들면, 절연층(406) 위에 스퍼터링법에 의해 도 1의 (A) 및 도 1의 (B)에 나타내는 반도체 장치와 마찬가지로, 절연층(407)이 되는 산화 알루미늄층을 형성한다. 산화 알루미늄층을 고밀도(층 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(442)는 안정적인 전기 특성을 가질 수 있다.
트랜지스터(442) 위에 제공되는 절연층으로서 이용할 수 있는 산화 알루미늄층은 수소, 수분 등의 불순물, 및 산소 모두에 대해서 층을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄층은 제작 공정 중 및 제작 후에서 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체층(403)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층(403)으로부터의 방출을 방지하는 보호층으로서 기능한다.
또한, 트랜지스터(442) 기인의 표면 요철을 저감하기 위해서 평탄화 절연층을 절연층(406)의 하나의 층으로서 형성해도 좋다. 평탄화 절연층으로서는 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 이용할 수 있다. 또 상기 유기 재료 외에 저유전율 재료(low-k 재료) 등의 층을 이용할 수 있다. 단, 이러한 재료로 형성되는 절연층을 복수 적층시킴으로써 평탄화 절연층을 형성해도 좋다.
다음으로, 본 실시형태의 반도체 장치의 제작 방법예로서 도 19의 (A) 내지도 19의 (C)에 나타내는 반도체 장치의 제작 방법에 대하여 도 20 내지 도 24를 이용하여 설명한다. 도 20의 (A1) 내지 도 20의 (A3), 도 20의 (B1) 내지 도 20의 (B3), 및 도 20의 (C1) 내지 도 20의 (C3), 도 21의 (A1) 내지 도 21의 (A3), 도 21의 (B1) 내지 도 21의 (B3), 및 도 21의 (C1) 내지 도 21의 (C3), 도 22의 (A1) 내지 도 22의 (A3), 도 22의 (B1) 내지 도 22의 (B3), 및 도 22의 (C1) 내지 도 22의 (C3), 도 23의 (A1) 내지 도 23의 (A3) 및 도 23의 (B1) 내지 도 23의 (B3), 및도 24의 (A1) 내지 도 24의 (A3) 및 도 24의 (B1) 내지 도 24의 (B3)는 도 19의 (A) 내지 도 19의 (C)에 나타내는 반도체 장치의 제작 방법을 설명하기 위한 도면인데, 도 20 내지 도 24의 각각에서는 도 19의 (A) 내지 도 19의 (C)에 대응하여 선분 A-A'의 단면 모식도, 선분 B-B'의 단면 모식도, 및 평면 모식도를 나타내고, 도 20 내지 도 24에서는 실제의 치수와 다른 구성 요소를 포함한다.
우선, 기판(400)을 준비하고, 기판(400)의 위에 하지 절연층(436)을 형성하고, 하지 절연층(436)의 위에 게이트 전극층(401)을 형성한다(도 20의 (A1) 내지 도 20의 (A3) 참조).
예를 들면, 스퍼터링법으로 게이트 전극층(401)으로서 이용할 수 있는 재료의 도전막을 형성하고, 상기 도전막의 일부를 선택적으로 에칭하여; 게이트 전극층(401)을 형성한다. 단, 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 이 때, 게이트 전극층(401)을 옥살산이나 희불산 등에 노출하거나, 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써, 게이트 전극층(401) 표면의 불순물을 제거해도 좋다.
게이트 전극층(401) 형성 후에, 기판(400), 및 게이트 전극층(401)에 열처리를 행해도 좋다.
다음으로, 하지 절연층(436) 및 게이트 전극층(401)의 위에 절연층(432)을 형성하고, 평탄화 처리를 행하여; 게이트 전극층(401)을 노출시키고, 하지 절연층(436) 및 게이트 전극층(401)을 평탄하게 한다(도 20의 (B1) 내지 도 20의 (B3) 참조).
예를 들면, 하지 절연층(436)으로서, PCVD법을 이용하여 하지 절연층(436)에 이용할 수 있는 재료의 막을 형성할 수 있다. 스퍼터링법을 이용하여 하지 절연층(436)을 형성해도 좋다.
평탄화 처리로서는 예를 들면 CMP 처리 등을 들 수 있다.
다음으로, 게이트 전극층(401) 위에 게이트 절연층(402)을 형성하고, 게이트 절연층(402) 위에 산화물 반도체층(403)을 형성한다.
예를 들면, 게이트 절연층(402)으로서, PCVD법을 이용하여 게이트 절연층(402)에 이용할 수 있는 재료의 막을 형성할 수 있다.
단, 산화물 반도체층(403)을 형성하기 전에 열처리를 행하여 게이트 절연층(402)의 탈수화 또는 탈수소화를 행해도 좋다. 예를 들면 350℃ 이상 450℃ 이하의 열처리를 행해도 좋다.
또한, 탈수화 또는 탈수소화된 게이트 절연층(402)에 산소 도핑 처리를 행하여 산소를 게이트 절연층(402)에 공급하고, 게이트 절연층(402) 중, 또는 게이트 절연층(402) 중 및 상기 계면 근방에 산소를 과잉으로 함유시켜도 좋다. 탈수화 또는 탈수소화한 후에 게이트 절연층(402)에 산소를 공급함으로써, 산소의 방출을 억제할 수 있고, 게이트 절연층(402)의 산소 농도를 높게 할 수 있다.
또한, 산화물 반도체층(403)을 예를 들면 성막 시에 산소가 많이 포함되는 조건(예를 들면, 산소 100%의 분위기 하에서 스퍼터링법에 의해 성막을 행하는 등)에서 산화물 반도체막을 성막함으로써 형성할 수 있다. 상기 산화물 반도체막은 산소를 많이 포함한(바람직하게는 산화물 반도체가 결정 상태에서의 화학 양론적 조성에 대하여, 산소의 함유량이 과잉인 영역이 포함되어 있음) 막으로 하는 것이 바람직하다.
산화물 반도체막을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판(400)을 유지한다. 그리고 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타겟을 이용하여 기판(400) 위에 산화물 반도체막을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 배기 수단으로서는 터보 분자 펌프에 콜드 트랩이 제공된 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들면, 수소(수소 원자), 물(H2O) 등 수소(수소 원자)를 포함한 화합물(보다 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되기 때문에; 상기 성막실에서 형성한 산화물 반도체막에 형성되는 불순물의 농도를 저감할 수 있다.
게이트 절연층(402)을 대기에 해방하지 않고, 게이트 절연층(402)과 산화물 반도체막을 연속적으로 형성해도 좋다. 게이트 절연층(402)을 대기에 노출하지 않고 게이트 절연층(402)과 산화물 반도체막을 연속하여 형성하면, 게이트 절연층(402) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
산화물 반도체층(403)과 접촉하는 게이트 절연층(402)이 산소를 많이 포함한 경우, 게이트 절연층(402)으로부터 산화물 반도체층(403)에 산소를 공급할 수 있다.
또한, 산화물 반도체층(403)과 게이트 절연층(402)을 접촉시킨 상태로 열처리를 행해도 좋다. 열처리에 의해 게이트 절연층(402)으로부터 산화물 반도체층(403)에의 산소의 공급을 효과적으로 행할 수 있다.
단, 게이트 절연층(402)으로부터 산화물 반도체층(403)에의 산소의 공급을 위한 열처리를, 산화물 반도체막이 섬 형상으로 가공되기 전에 행하면 게이트 절연층(402)에 포함되는 산소가 열처리에 의해 방출되는 것을 방지할 수 있기 때문에 바람직하다.
예를 들면, 350℃ 이상 기판의 변형점 미만의 온도, 바람직하게는 350℃ 이상 450℃ 이하에서 열처리를 행한다. 그 후의 공정에서 열처리를 행해도 좋다. 이 때, 상기 열처리를 행하는 열처리 장치로서는, 예를 들면, 전기로, 또는 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 이용할 수 있다. 예를 들면, GRTA(Gas Rapid Thermal Annealing) 장치 또는 LRTA(Lamp Rapid Thermal Annealing) 장치 등의 RTA(Rapid Thermal Annealing) 장치를 이용할 수 있다.
또한, 상기 열처리를 행한 후, 그 가열 온도를 유지하면서 또는 그 가열 온도로부터 강온 하는 과정에서 이 열처리를 행한 노와 같은 노에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하의 분위기)를 도입해도 좋다. 이 때, 산소 가스 또는 N2O 가스는 물, 수소 등을 포함하지 않는 것이 바람직하다. 열처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N 이상, 바람직하게는 7N 이상; 즉, 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의해 산화물 반도체층에 산소가 공급되어, 산화물 반도체층 중의 산소 결핍에 기인하는 결함을 저감할 수 있다. 단, 상기 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어의 도입은 상기 열처리 시에 행해도 좋다.
또한, 산소 도핑을 행하여; 산화물 반도체층(403)에 산소(451)를 도핑한다(도 20의 (C1) 내지 도 20의 (C3) 참조).
예를 들면, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용하여 산소(451)(산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온) 및/또는 산소 클러스터 이온)을 도핑할 수 있다. 이온 주입법으로서 가스 클러스터 이온 빔을 이용해도 좋다.
산화물 반도체층(403)에 산소를 공급함으로써, 산화물 반도체층(403) 중의 산소 결손을 보충할 수 있다.
다음으로, 산화물 반도체층(403)을 포토리소그래피 공정에 의해 가공하여, 섬 형상의 산화물 반도체층(403)을 형성한다(도 21의 (A1) 내지 도 21의 (A3) 참조).
섬 형상의 산화물 반도체층(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않기 때문에; 제조 비용을 저감할 수 있다.
단, 산화물 반도체층(403)의 형성은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 예를 들면, 산화물 반도체층(403)의 웨트 에칭에 이용하는 에칭액으로서는 인산과 초산과 질산을 혼합한 용액 등을 이용할 수 있다. 또한, ITO-07N(칸토 화학사제)를 이용해도 좋다. 또한, ICP 에칭법에 의한 드라이 에칭에 의해 에칭 가공해도 좋다.
이어서, 게이트 전극층(401), 게이트 절연층(402), 및 산화물 반도체층(403) 위에, 도전막(452)을 형성한다(도 21의 (B1) 내지 도 21의 (B3) 참조).
예를 들면, 스퍼터링법등을 이용하여 도전층(405A) 및 도전층(405B)에 이용할 수 있는 재료의 막을 성막함으로써 도전막(452)을 형성한다.
다음에, 도전막(452)의 일부의 위에 포토리소그래피법을 이용하여 레지스트 마스크(453)를 형성한다(도 21의 (C1) 내지 도 21의 (C3) 참조).
다음으로, 레지스트 마스크(453)를 마스크로서 도전막(452)을 선택적으로 에칭하여; 도전층(405A) 및 도전층(405b)을 형성한다(도 22의 (A-1) 내지 도 22의 (A-3) 참조). 이 때, 도전층(405a)과 도전층(405B)의 간격은 상기 레지스트 마스크(453) 형성 시에 이용한 포토마스크에 의해 결정된다. 단, 이 때, 산화물 반도체층(403)이 에칭되지 않는 것이 바람직하지만; 산화물 반도체층(403)의 일부가 에칭되어 제 1 두께인 제 1 영역이 형성되어도 좋다. 이 때 산화물 반도체층(403) 표면에 불순물이 부착된 경우에는 옥살산이나 희불산 등에 노출하거나, 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써 산화물 반도체층(403) 표면의 불순물을 제거하는 것이 바람직하다.
다음으로, 도전층(405A) 및 도전층(405b)을 덮도록 도전막(454)을 형성한다(도 22의 (B-1) 내지 도 22의 (B-3) 참조).
예를 들면, 스퍼터링법 등을 이용하여 도전층(475A) 및 도전층(475B)에 이용할 수 있는 재료의 막을 성막함으로써 도전막(454)을 형성한다.
다음으로, 도전막(454) 위에 레지스트를 형성하고, 상기 레지스트에 대해서 전자 빔을 이용한 노광을 행하여; 레지스트 마스크(455)를 형성한다(도 22의 (C-1) 내지 도 22의 (C-3) 참조). 도 22의 (C-1) 내지 도 22의 (C-3)에 명시된 바와 같이, 레지스트 마스크(455)는 슬릿(혹은 슬릿 형상의 홈)을 가진다. 또한, 실시형태 3과 같이, 레지스트 마스크(455)는 링 형상의 홈을 가져도 좋다.
레지스트 재료로서는 예를 들면 실록산계 레지스트 또는 폴리스티렌계 레지스트 등을 이용할 수 있다. 단, 작은 폭의 패턴이 형성되기 때문에, 네거티브형 레지스트보다 포지티브형 레지스트를 이용하는 것이 바람직하다. 레지스트 재료의 두께는 예를 들면 제작하는 패턴의 폭과 1：1∼1：2의 관계가 되는 것이 바람직하다. 예를 들면, 패턴의 폭이 30nm인 경우에는 레지스트의 두께를 30nm로 할 수 있다.
전자 빔을 이용한 노광에서는 레지스트 마스크(455)는 레지스트 마스크(453)보다 얇은 것이 바람직하다. 레지스트 마스크(455)를 얇게 하는 경우, 피형성면의 요철을 가능한 한 평탄하게 하는 것이 바람직하다. 본 실시형태의 반도체 장치의 제작 방법에서는 게이트 전극층(401) 및 하지 절연층(436)에 평탄화 처리를 행함으로써 게이트 전극층(401)과 절연층(432)에 의한 요철이 저감되기 때문에; 레지스트 마스크를 얇게 할 수 있다. 이것에 의해, 전자 빔을 이용한 노광을 정밀하게 행할 수 있다.
이 때, 전자 빔의 조사가 가능한 전자 빔 묘화 장치에서, 예를 들면 가속 전압은 5kV∼50kV인 것이 바람직하다. 전류 강도는 5×10-12∼1×10-11A인 것이 바람직하다. 최소 빔 직경은 2nm 이하인 것이 바람직하다. 제작 가능한 패턴의 최소 선폭이 8nm 이하인 것이 바람직하다.
상기 조건에 의해, 예를 들면 30nm 이하, 바람직하게는 20nm 이하, 보다 바람직하게는 8nm 이하의 패턴의 폭을 얻을 수 있다.
다음으로, 레지스트 마스크(455)를 마스크로서 도전막(454)을 선택적으로 에칭하여; 채널이 형성되는 영역에 개구부를 형성한다(도 23의 (A-1) 내지 도 23의 (A-3) 참조). 단, 이 때, 산화물 반도체층(403)이 에칭되지 않는 것이 바람직하지만; 산화물 반도체층(403)의 일부가 에칭되어 제 1 두께보다 얇은 제 2 두께인 제 2 영역이 형성되어도 좋다. 이 때 산화물 반도체층(403) 표면에 불순물이 부착된 경우에는 옥살산이나 희불산 등에 노출하거나, 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써 산화물 반도체층(403) 표면의 불순물을 제거하는 것이 바람직하다.
에칭 조건을 얇은 레지스트 마스크(455)와 도전막(454)의 에칭 선택비가 높은 조건으로 하는 것이 바람직하다. 예를 들면, 드라이 에칭으로, 에칭 가스로서 Cl2 및 HBr의 혼합 가스를 이용하여 Cl2의 유량보다 HBr의 유량을 많게 하는 것이 바람직하다. 예를 들면, Cl2：HBr=20：80의 유량비인 것이 바람직하다. 유도 결합형 플라즈마에 의한 에칭(ICP 에칭이라고도 함)의 경우, ICP 전력을 500W로 했을 때, 바이어스 전력을 30W∼40W 이하로 함으로써 레지스트 마스크(455)와 도전막(454)의 에칭 선택비를 높게 할 수 있다.
다음으로, 포토리소그래피법을 이용하여 도전막(454) 위에 레지스트 마스크(456)를 형성한다(도 23의 (B1) 내지 도 23의 (B3) 참조). 이 때, 레지스트 마스크(456)에 의해 산화물 반도체층(403)이 노출되지 않는 것이 바람직하다. 채널 폭 방향에서 도전막(454) 위까지 레지스트 마스크(456)를 형성해도 좋다.
다음으로, 레지스트 마스크(456)를 마스크로서 도전막(454)을 선택적으로 에칭하여; 도전층(475A) 및 도전층(475b)을 형성한다(도 24의 (A1) 내지 도 24의 (A3) 참조). 이 때, 도전층(475a)과 도전층(475B)의 간격은 상기 레지스트 마스크(455) 형성 시에 이용한 전자 빔을 이용한 노광에 의해 결정된다.
예를 들면, 드라이 에칭에 의해 도전막(454)을 에칭할 수 있다.
다음으로, 산화물 반도체층(403), 도전층(405A) 및 도전층(405B), 그리고 도전층(475A) 및 도전층(475B) 위에 절연층(406)을 형성한다(도 24의 (B1) 내지 도 24의 (B3) 참조).
예를 들면, PCVD법을 이용하여 절연층(406)에 이용할 수 있는 재료의 막을 성막함으로써, 절연층(406)을 형성할 수 있다. 단, 스퍼터링법을 이용하여 절연층(406)을 형성해도 좋다.
단, 절연층(406)에 산소 도핑을 행하여도 좋다. 예를 들면, 상기 게이트 절연층(402) 또는 산화물 반도체층(403)에의 산소 도핑과 같은 처리를 행할 수 있다.
또한, 절연층(406)을 형성한 후에 열처리를 행하여도 좋다. 예를 들면, 질소 분위기 하 250℃에서 1시간 열처리를 행한다.
이상에 의해, 트랜지스터(442)를 제작할 수 있다. 이 때, 제작되는 트랜지스터(442)의 채널 길이(L)는 50nm 미만으로 짧다.
탈수화 또는 탈수소화하고, 산소를 공급하고, 고순도화시킨 산화물 반도체층을 트랜지스터(442)에 이용함으로써 산화물 반도체층의 캐리어 밀도를 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 또한, 바람직하게는 1×1011/cm3 미만으로 할 수 있다. 이 때, 채널 길이 50nm이고, 채널 폭 1μm 정도인 트랜지스터의 오프 전류가, 10aA(1×10-17A) 이하, 또 1aA(1×10-18A) 이하, 또 10zA(1×10-20A) 이하, 또 1zA(1×10-21A) 이하, 또 100yA(1×10-22A) 이하인 것이 바람직하다. 트랜지스터의 오프 전류는 낮으면 낮을수록 좋지만, 트랜지스터의 오프 전류의 하한치는 약 10-30A/μm으로 추측된다.
트랜지스터(442) 제작 후, 열처리를 행하여도 좋다. 이 때, 열처리를 복수회 행해도 좋다.
이상이 본 실시형태의 반도체 장치의 제작 방법이다.
도 19의 (A) 내지 도 19의 (C), 도 20의 (A1) 내지 도 20의 (C3), 도 21의 (A1) 내지 도 21의 (C3), 도 22의 (A1) 내지 도 22의 (C3), 도 23의 (A1) 내지 도 23의 (B3), 및 도 24의 (A1) 내지 도 24의 (B3)를 이용하여 설명한 것처럼, 본 실시형태의 반도체 장치의 일례에서는 소스 전극 또는 드레인 전극으로서 기능하는 도전층을 복수의 도전층의 적층으로 하고, 상층의 도전층을 전자 빔을 이용한 노광을 이용하여 형성한 레지스트 마스크를 이용하여 선택적으로 에칭한다. 따라서, 형성되는 도전층의 간격을 짧게 할 수 있어 채널 길이 방향의 폭을 짧게 할 수 있다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 11)
본 실시형태에서는 실시형태 9 및 실시형태 10에 나타낸 트랜지스터를 포함하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도면을 이용하여 설명한다. 도 25의 (A)에 반도체 장치의 단면도를, 도 25의 (B)에 반도체 장치의 회로도를 각각 나타낸다.
단, 실시형태 4와는 트랜지스터의 구조가 다른 것 이외는 동일하기 때문에; 상세한 설명은 생략한다. 도 25의 (A) 및 도 25의 (B)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 이용한 트랜지스터(3200)를 포함하고, 상부에 제 2 반도체 재료를 포함한 트랜지스터(3202)를 포함하는 것이다. 트랜지스터(3202)의 소스 전극층 또는 드레인 전극층의 한쪽은 게이트 절연층에 제공된 개구를 통하여, 전극(3208)과 전기적으로 접속되고, 전극(3208)은 트랜지스터(3200)의 게이트 전극층과 전기적으로 접속되어 있다. 전극(3208)은 도전층(3208a), 도전층(3208b), 및 도전층(3208c)을 포함하고, 각 도전층은 트랜지스터(3202)의 게이트 전극층과 동일한 공정으로 제작할 수 있다. 트랜지스터(3202)로서는 실시형태 9에 나타내는 트랜지스터(422)의 구조를 적용하는 예이다.
본 실시형태에 나타내는 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 포함함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작이 불필요해지거나, 또는 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)여도 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연막의 열화 문제가 전혀 생기지 않는다. 즉, 개시하는 발명과 관련되는 반도체 장치에서는 종래의 불휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 의해 정보의 기록을 하기 때문에, 고속의 동작도 용이하게 실현할 수 있다. 이상과 같이 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 12)
본 실시형태에서는 실시형태 11과는 다른 기억 장치의 구조의 한 형태에 대하여 설명한다. 도 9는 기억 장치의 사시도이며, 실시형태 5로 설명했으므로 여기에서는 상세한 설명은 생략한다. 도 9에 나타내는 기억 장치는 상부에 기억 회로로서 메모리 셀을 복수 포함하고, 메모리 셀 어레이를 복수층 포함하고, 하부에 메모리 셀 어레이를 동작시키기 위해서 필요한 논리 회로(3004)를 포함한다.
도 26에, 도 9에 나타낸 기억 장치의 부분 확대도를 나타낸다. 도 26에서는 논리 회로(3004), 메모리 셀 어레이(3400a) 및 메모리 셀 어레이(3400b)를 도시하고 있고, 메모리 셀 어레이(3400a) 또는 메모리 셀 어레이(3400b)에 포함되는 복수의 메모리 셀 중, 메모리 셀(3170a)과 메모리 셀(3170b)을 대표로 나타낸다. 메모리 셀(3170a) 및 메모리 셀(3170b)로서는, 예를 들면, 상기에 실시형태에서 설명한 회로 구성과 같은 구성으로 할 수도 있다.
단, 메모리 셀(3170a)에 포함되는 트랜지스터(3171a)를 대표로 나타낸다. 트랜지스터(3171a)의 게이트 전극층과 같은 층을 이용하여 형성된 도전층(3501a1), (3501a2), (3501a3)으로 구성되는 전극은, 전극(3502a)에 의해 전극(3003a)과 전기적으로 접속되어 있다. 배선(3100a)은 전극(3503a)에 의해 트랜지스터(3171a)의 게이트 전극층과 같은 층을 이용하여 형성된, 도전층(3501b1), 도전층(3501b2), 도전층(3501b3)으로 구성되는 전극과 전기적으로 접속할 수 있다. 이렇게 하여 배선(3100a) 및 전극(3303)을 트랜지스터(3171a)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속할 수 있다. 또한, 도전층(3501b1), 도전층(3501b2), 도전층(3501b3)으로 구성되는 전극은 트랜지스터(3171a)의 소스 전극층 또는 드레인 전극층과 전극(3502b)에 의해 전극(3003b)과 전기적으로 접속할 수 있다. 메모리 셀(3170b)에 포함되는 트랜지스터(3171b)를 대표로 나타낸다. 트랜지스터(3171b)의 게이트 전극층과 같은 층에 형성된 도전층(3501c1), 도전층(3501c2), 도전층(3501c3)으로 구성되는 전극은 전극(3502c)에 의해 전극(3003c)과 전기적으로 접속되어 있다. 트랜지스터(3171a) 및 트랜지스터(3171b)는 산화물 반도체층에 채널 형성 영역을 포함한다. 산화물 반도체층에 채널 형성 영역이 형성되는 트랜지스터의 구성에 대해서는 실시형태 9 및 실시형태 10에서 설명한 구성과 같기 때문에 설명은 생략한다.
도 26에서는 트랜지스터(3171a)가 형성된 층과 트랜지스터(3001)가 형성된 층의 사이에는 배선(3100a)이 형성된 배선층과 배선(3100b)이 형성된 배선층의 2개의 배선층이 제공된 구성을 나타냈지만; 이것으로 한정되지 않는다. 트랜지스터(3171a)가 형성된 층과 트랜지스터(3001)가 형성된 층의 사이에 1개의 배선층이 제공되어 있어도 좋고, 3개 이상의 배선층이 제공되어 있어도 좋다.
도 26에서는 트랜지스터(3171b)가 형성된 층과 트랜지스터(3171a)가 형성된 층의 사이에는, 배선(3100c)이 형성된 배선층과 배선(3100d)이 형성된 배선층의 2개의 배선층이 제공된 구성을 나타냈지만; 이것으로 한정되지 않는다. 트랜지스터(3171b)가 형성된 층과 트랜지스터(3171a)가 형성된 층의 사이에 1개의 배선층이 제공되어 있어도 좋고, 3개 이상의 배선층이 제공되어 있어도 좋다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
400：기판
401：게이트 전극층
402：게이트 절연층
403：산화물 반도체층
404：도전막
405：도전막
405A：도전층
405B：도전층
405a：저저항 재료층
405b：저저항 재료층
405c：제 1 배리어층
405d：제 2 배리어층
406：절연층
407：절연층
420：트랜지스터
422：트랜지스터
430：용량
431：트랜지스터
432：절연층
436：하지 절연층
440：트랜지스터
441：산화물 반도체막
442：트랜지스터
451：산소
452：도전막
453：레지스트 마스크
455：레지스트 마스크
456：레지스트 마스크
457：레지스트 마스크
460：트랜지스터
474a：배선층
474b：배선층
475：도전막
475A：도전층
475B：도전층
475a：배리어층
475b：배리어층
503：산화물 반도체층
505a：저저항 재료층
505b：저저항 재료층
575a：배리어층
575b：배리어층
585a：배선층
585b：배선층
3000：기판
3001：트랜지스터
3003a：전극
3003b：전극
3003c：전극
3004：논리 회로
3100a：배선
3100b：배선
3100c：배선
3100d：배선
3106：소자 분리 절연층
3140a：절연막
3140b：절연막
3141a：절연막
3141b：절연막
3142a：절연막
3142b：절연막
3170a：메모리 셀
3170b：메모리 셀
3171a：트랜지스터
3171b：트랜지스터
3200：트랜지스터
3202：트랜지스터
3204：용량 소자
3208：전극
3208a：도전층
3208b：도전층
3208c：도전층
3210a：도전층
3210b：도전층
3212：전극
3216：배선
3220：절연층
3222：절연층
3224：절연층
3303：전극
3400a：메모리 셀 어레이
3400b：메모리 셀 어레이
3400n：메모리 셀 어레이
3501a1：도전층
3501a2：도전층
3501a3：도전층
3501b1：도전층
3501b2：도전층
3501b3：도전층
3501c1：도전층
3501c2：도전층
3501c3：도전층
3501a：전극
3501b：전극
3501c：전극
3502a：전극
3502b：전극
3502c：전극
3503a：전극
3503b：전극
3505：전극
9033：잠금쇠
9034：표시 모드 전환 스위치
9035：전원 스위치
9036：전력 절약 모드 전환 스위치
9038：조작 스위치
9630：하우징
9631：표시부
9631a：표시부
9631b：표시부
9632a：영역
9632b：영역
9633：태양전지
9634：충방전 제어 회로
9635：배터리
9636：DCDC 컨버터
9637：컨버터
9638：조작 키
9639：버튼
이 출원은 2011년 12월 2일 일본 특허청에 출원된 일본 특허 출원 2011-264973 호, 2011년 12월 2일 일본 특허청에 출원된 일본 특허 출원 2011-265036 호, 2011년 12월 2일 일본 특허청에 출원된 일본 특허 출원 2011-265158 호, 및 2011년 12월 26일 일본 특허청에 출원된 일본 특허 출원 2011-283789 호에 기초한 것이고, 참고를 위해 상기 특허 출원의 전체 내용이 포함된다.
401：게이트 전극층
402：게이트 절연층
403：산화물 반도체층
404：도전막
405：도전막
405A：도전층
405B：도전층
405a：저저항 재료층
405b：저저항 재료층
405c：제 1 배리어층
405d：제 2 배리어층
406：절연층
407：절연층
420：트랜지스터
422：트랜지스터
430：용량
431：트랜지스터
432：절연층
436：하지 절연층
440：트랜지스터
441：산화물 반도체막
442：트랜지스터
451：산소
452：도전막
453：레지스트 마스크
455：레지스트 마스크
456：레지스트 마스크
457：레지스트 마스크
460：트랜지스터
474a：배선층
474b：배선층
475：도전막
475A：도전층
475B：도전층
475a：배리어층
475b：배리어층
503：산화물 반도체층
505a：저저항 재료층
505b：저저항 재료층
575a：배리어층
575b：배리어층
585a：배선층
585b：배선층
3000：기판
3001：트랜지스터
3003a：전극
3003b：전극
3003c：전극
3004：논리 회로
3100a：배선
3100b：배선
3100c：배선
3100d：배선
3106：소자 분리 절연층
3140a：절연막
3140b：절연막
3141a：절연막
3141b：절연막
3142a：절연막
3142b：절연막
3170a：메모리 셀
3170b：메모리 셀
3171a：트랜지스터
3171b：트랜지스터
3200：트랜지스터
3202：트랜지스터
3204：용량 소자
3208：전극
3208a：도전층
3208b：도전층
3208c：도전층
3210a：도전층
3210b：도전층
3212：전극
3216：배선
3220：절연층
3222：절연층
3224：절연층
3303：전극
3400a：메모리 셀 어레이
3400b：메모리 셀 어레이
3400n：메모리 셀 어레이
3501a1：도전층
3501a2：도전층
3501a3：도전층
3501b1：도전층
3501b2：도전층
3501b3：도전층
3501c1：도전층
3501c2：도전층
3501c3：도전층
3501a：전극
3501b：전극
3501c：전극
3502a：전극
3502b：전극
3502c：전극
3503a：전극
3503b：전극
3505：전극
9033：잠금쇠
9034：표시 모드 전환 스위치
9035：전원 스위치
9036：전력 절약 모드 전환 스위치
9038：조작 스위치
9630：하우징
9631：표시부
9631a：표시부
9631b：표시부
9632a：영역
9632b：영역
9633：태양전지
9634：충방전 제어 회로
9635：배터리
9636：DCDC 컨버터
9637：컨버터
9638：조작 키
9639：버튼
이 출원은 2011년 12월 2일 일본 특허청에 출원된 일본 특허 출원 2011-264973 호, 2011년 12월 2일 일본 특허청에 출원된 일본 특허 출원 2011-265036 호, 2011년 12월 2일 일본 특허청에 출원된 일본 특허 출원 2011-265158 호, 및 2011년 12월 26일 일본 특허청에 출원된 일본 특허 출원 2011-283789 호에 기초한 것이고, 참고를 위해 상기 특허 출원의 전체 내용이 포함된다.
Claims (20)
- 반도체 장치에 있어서,
반도체 기판 위에 게이트 전극층;
상기 게이트 전극층 위의, 상기 게이트 전극층과 중첩되는 산화물 반도체층;
상기 산화물 반도체층 위의 제 1 도전층;
상기 산화물 반도체층 위의 제 2 도전층;
상기 제 1 도전층 위의, 상기 제 1 도전층과 접촉하는 제 3 도전층;
상기 제 2 도전층 위의, 상기 제 2 도전층과 접촉하는 제 4 도전층; 및
상기 제 3 도전층 및 상기 제 4 도전층 위에서 상기 제 3 도전층 및 상기 제 4 도전층과 접촉하고, 상기 산화물 반도체층과 부분적으로 접촉하는 절연층을 포함하고,
상기 제 3 도전층과 상기 제 4 도전층 사이의 간극은 상기 제 1 도전층과 상기 제 2 도전층 사이의 간극보다 좁고,
상기 제 1 도전층 및 상기 제 3 도전층은 소스 전극이고,
상기 제 2 도전층 및 상기 제 4 도전층은 드레인 전극인, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 도전층의 상면 및 측면은 상기 제 3 도전층으로 덮여있는, 반도체 장치. - 제 1 항에 있어서,
상기 제 3 도전층 및 상기 제 4 도전층은 상기 제 1 도전층 및 상기 제 2 도전층보다 얇은, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 도전층 및 상기 제 2 도전층 각각은 복수의 도전층의 적층인, 반도체 장치. - 제 1 항에 있어서,
상기 제 3 도전층은 상기 제 4 도전층과의 사이에 간극을 두고 상기 제 4 도전층에 의해 둘러싸이는, 반도체 장치. - 제 5 항에 있어서,
상기 제 3 도전층의 외주와 상기 제 4 도전층의 내주 각각은 곡선인, 반도체 장치. - 제 5 항에 있어서,
상기 제 3 도전층의 외주와 상기 제 4 도전층의 내주 모두 원 형상이고,
상기 제 3 도전층과 상기 제 4 도전층 사이의 상기 간극은 고리 형상인, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 도전층과 상기 제 2 도전층은 제 1 패턴의 폭으로 형성되고, 상기 제 3 도전층과 상기 제 4 도전층은 제 2 패턴의 폭으로 형성되고,
상기 제 1 패턴의 폭은 상기 제 2 패턴의 폭보다 작은, 반도체 장치. - 반도체 장치의 제작 방법에 있어서,
게이트 전극층 위에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계;
상기 산화물 반도체층 위의, 상기 산화물 반도체층과 접촉하는 제 1 도전막을 형성하는 단계;
포토리소그래피를 사용하여 상기 제 1 도전막 위에 제 1 레지스트 마스크를 형성하는 단계;
상기 제 1 레지스트 마스크를 사용하여 상기 제 1 도전막을 선택적으로 에칭함으로써, 상기 산화물 반도체층 위에 제 1 도전층과 제 2 도전층을 형성하는 단계;
상기 제 1 도전층과 상기 제 2 도전층 위에 제 2 도전막을 형성하는 단계;
전자 빔 노광을 행함으로써 상기 제 2 도전막 위에 제 2 레지스트 마스크를 형성하는 단계; 및
상기 제 2 레지스트 마스크를 사용하여 상기 제 2 도전막을 선택적으로 에칭함으로써, 상기 제 1 도전층 위의, 상기 제 1 도전층과 접촉하는 제 3 도전층과, 상기 제 2 도전층 위의, 상기 제 2 도전층과 접촉하는 제 4 도전층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법. - 제 9 항에 있어서,
채널 길이 방향으로의 상기 산화물 반도체층의 폭은 상기 채널 길이 방향으로의 상기 게이트 전극층의 폭보다 큰, 반도체 장치의 제작 방법. - 제 9 항에 있어서,
상기 제 3 도전층과 상기 제 4 도전층 사이의 간극은 상기 전자 빔 노광에 의해 결정되고,
상기 제 1 도전층과 상기 제 2 도전층 사이의 간극은 포토마스크에 의해 결정되는, 반도체 장치의 제작 방법. - 제 9 항에 있어서,
상기 반도체 장치의 채널 길이는, 상기 제 3 도전층과 상기 제 4 도전층 사이의 간극과 같은, 반도체 장치의 제작 방법. - 제 9 항에 있어서,
상기 제 2 레지스트 마스크는 슬릿 형상의 홈을 가지는, 반도체 장치의 제작 방법. - 제 9 항에 있어서,
상기 제 2 레지스트 마스크는 링 형상의 홈을 가지는, 반도체 장치의 제작 방법. - 반도체 장치의 제작 방법에 있어서,
게이트 전극층 위에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계;
상기 산화물 반도체층 위의, 상기 산화물 반도체층과 접촉하는 제 1 도전막을 형성하는 단계;
전자 빔 노광을 행함으로써 상기 제 1 도전막 위에 제 1 레지스트 마스크를 형성하는 단계;
상기 제 1 레지스트 마스크를 사용하여 상기 제 1 도전막을 선택적으로 에칭함으로써, 상기 산화물 반도체층 위에 제 1 도전층과 제 2 도전층을 형성하는 단계;
상기 제 1 도전층과 상기 제 2 도전층 위에 제 2 도전막을 형성하는 단계;
포토리소그래피를 사용하여 상기 제 2 도전막 위에 제 2 레지스트 마스크를 형성하는 단계; 및
상기 제 2 레지스트 마스크를 사용하여 상기 제 2 도전막을 선택적으로 에칭함으로써, 상기 제 1 도전층 위의, 상기 제 1 도전층과 접촉하는 제 3 도전층과, 상기 제 2 도전층 위의, 상기 제 2 도전층과 접촉하는 제 4 도전층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법. - 제 15 항에 있어서,
채널 길이 방향으로의 상기 산화물 반도체층의 폭은 상기 채널 길이 방향으로의 상기 게이트 전극층의 폭보다 큰, 반도체 장치의 제작 방법. - 제 15 항에 있어서,
상기 제 3 도전층과 상기 제 4 도전층 사이의 간극은 상기 전자 빔 노광에 의해 결정되고,
상기 제 1 도전층과 상기 제 2 도전층 사이의 간극은 포토마스크에 의해 결정되는, 반도체 장치의 제작 방법. - 제 15 항에 있어서,
상기 제 1 레지스터 마스크에서의 홈의 면적은 상기 제 1 레지스터 마스크 전체 면적의 5% 이하인, 반도체 장치의 제작 방법. - 제 15 항에 있어서,
상기 제 2 레지스트 마스크는 슬릿 형상의 홈을 가지는, 반도체 장치의 제작 방법. - 제 15 항에 있어서,
상기 제 2 레지스트 마스크는 링 형상의 홈을 가지는, 반도체 장치의 제작 방법.
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| JPJP-P-2011-283789 | 2011-12-26 | ||
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2014082388A (ja) | 2012-10-17 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP6059501B2 (ja) | 2012-10-17 | 2017-01-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP6204145B2 (ja) | 2012-10-23 | 2017-09-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2014065343A1 (en) | 2012-10-24 | 2014-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6329762B2 (ja) | 2012-12-28 | 2018-05-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2014143410A (ja) | 2012-12-28 | 2014-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US9076825B2 (en) | 2013-01-30 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
| KR102290247B1 (ko) | 2013-03-14 | 2021-08-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치와 그 제작 방법 |
| JP6355374B2 (ja) | 2013-03-22 | 2018-07-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TWI631711B (zh) * | 2013-05-01 | 2018-08-01 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| US9773915B2 (en) | 2013-06-11 | 2017-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR102130139B1 (ko) | 2013-07-30 | 2020-07-03 | 엘지디스플레이 주식회사 | 산화물 반도체를 이용한 박막 트랜지스터 기판을 포함하는 유기발광 다이오드 표시장치 및 그 제조 방법 |
| US9455349B2 (en) * | 2013-10-22 | 2016-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor thin film transistor with reduced impurity diffusion |
| US20150155313A1 (en) * | 2013-11-29 | 2015-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2015097586A1 (en) * | 2013-12-25 | 2015-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2015121771A1 (en) * | 2014-02-14 | 2015-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| JP6120794B2 (ja) * | 2014-03-26 | 2017-04-26 | 三菱電機株式会社 | 薄膜トランジスタ基板およびその製造方法 |
| KR102513878B1 (ko) | 2014-09-19 | 2023-03-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| TWI570931B (zh) * | 2014-09-24 | 2017-02-11 | 世界先進積體電路股份有限公司 | 高壓半導體裝置及其製造方法 |
| US10629726B2 (en) | 2014-12-16 | 2020-04-21 | Vanguard International Semiconductor Corporation | High-voltage semiconductor device and method for manufacturing the same |
| KR102560862B1 (ko) * | 2015-03-17 | 2023-07-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 터치 패널 |
| CN105226071B (zh) * | 2015-10-30 | 2018-06-05 | 京东方科技集团股份有限公司 | 一种显示基板及其制作方法、显示装置 |
| WO2017111910A1 (en) * | 2015-12-21 | 2017-06-29 | Intel Corporation | High performance integrated rf passives using dual lithography process |
| US10580798B2 (en) * | 2016-01-15 | 2020-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN109478514A (zh) * | 2016-07-26 | 2019-03-15 | 株式会社半导体能源研究所 | 半导体装置 |
| JP2018049920A (ja) * | 2016-09-21 | 2018-03-29 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US11426818B2 (en) | 2018-08-10 | 2022-08-30 | The Research Foundation for the State University | Additive manufacturing processes and additively manufactured products |
| US11031506B2 (en) | 2018-08-31 | 2021-06-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor using oxide semiconductor |
| JP2022545525A (ja) * | 2019-08-28 | 2022-10-27 | マイクロン テクノロジー，インク． | ２トランジスタの垂直メモリセル及び共通プレートを有するメモリデバイス |
| US11349023B2 (en) * | 2019-10-01 | 2022-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integration of p-channel and n-channel E-FET III-V devices without parasitic channels |
| CN112349733B (zh) * | 2020-09-09 | 2022-09-06 | 湖北长江新型显示产业创新中心有限公司 | 阵列基板、阵列基板的制造方法及显示装置 |
| CN113055808B (zh) * | 2021-06-01 | 2021-08-13 | 中芯集成电路制造(绍兴)有限公司 | 器件加工方法、mems器件及其加工方法以及mems麦克风 |
Family Cites Families (133)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH05216069A (ja) * | 1991-12-09 | 1993-08-27 | Oki Electric Ind Co Ltd | アクティブマトリックス液晶ディスプレイの下基板の製造方法 |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| WO1997006554A2 (en) | 1995-08-03 | 1997-02-20 | Philips Electronics N.V. | Semiconductor device provided with transparent switching element |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| WO2003040441A1 (en) | 2001-11-05 | 2003-05-15 | Japan Science And Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| CN1445821A (zh) | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法 |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| JP2004087682A (ja) * | 2002-08-26 | 2004-03-18 | Chi Mei Electronics Corp | 薄膜トランジスタ、画像表示素子および画像表示装置 |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4342826B2 (ja) * | 2003-04-23 | 2009-10-14 | 株式会社半導体エネルギー研究所 | 半導体素子の作製方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| KR100980020B1 (ko) * | 2003-08-28 | 2010-09-03 | 삼성전자주식회사 | 박막 트랜지스터 표시판과 그 제조 방법 |
| CN100499170C (zh) | 2004-01-26 | 2009-06-10 | 株式会社半导体能源研究所 | 半导体器件、电视机及其制造方法 |
| WO2005071756A1 (en) | 2004-01-26 | 2005-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, television set, and method for manufacturing the same |
| JP4939756B2 (ja) * | 2004-01-26 | 2012-05-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4754841B2 (ja) * | 2004-02-13 | 2011-08-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN100565307C (zh) * | 2004-02-13 | 2009-12-02 | 株式会社半导体能源研究所 | 半导体器件及其制备方法，液晶电视系统，和el电视系统 |
| CN1998087B (zh) | 2004-03-12 | 2014-12-31 | 独立行政法人科学技术振兴机构 | 非晶形氧化物和薄膜晶体管 |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| CN101057338B (zh) | 2004-11-10 | 2011-03-16 | 佳能株式会社 | 采用无定形氧化物的场效应晶体管 |
| CA2585190A1 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Amorphous oxide and field effect transistor |
| EP1810335B1 (en) | 2004-11-10 | 2020-05-27 | Canon Kabushiki Kaisha | Light-emitting device |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US7863611B2 (en) * | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| US7405129B2 (en) | 2004-11-18 | 2008-07-29 | International Business Machines Corporation | Device comprising doped nano-component and method of forming the device |
| JP4339232B2 (ja) * | 2004-11-26 | 2009-10-07 | Ｎｅｃ液晶テクノロジー株式会社 | アクテイブマトリクス型表示装置用フォトマスク及びその製造方法 |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI505473B (zh) | 2005-01-28 | 2015-10-21 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI445178B (zh) | 2005-01-28 | 2014-07-11 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| US7544967B2 (en) | 2005-03-28 | 2009-06-09 | Massachusetts Institute Of Technology | Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications |
| JP4887646B2 (ja) * | 2005-03-31 | 2012-02-29 | 凸版印刷株式会社 | 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| EP1998373A3 (en) | 2005-09-29 | 2012-10-31 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| JP5023465B2 (ja) * | 2005-10-20 | 2012-09-12 | カシオ計算機株式会社 | 薄膜トランジスタパネル |
| CN101577231B (zh) | 2005-11-15 | 2013-01-02 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4565573B2 (ja) | 2006-09-07 | 2010-10-20 | 株式会社フューチャービジョン | 液晶表示パネルの製造方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| JP5116290B2 (ja) * | 2006-11-21 | 2013-01-09 | キヤノン株式会社 | 薄膜トランジスタの製造方法 |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| JP2008185970A (ja) * | 2007-01-31 | 2008-08-14 | Renesas Technology Corp | パターンの形成方法、電子デバイスの製造方法および電子デバイス |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| WO2008133345A1 (en) | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Oxynitride semiconductor |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| JP5215158B2 (ja) | 2007-12-17 | 2013-06-19 | 富士フイルム株式会社 | 無機結晶性配向膜及びその製造方法、半導体デバイス |
| TWI450399B (zh) * | 2008-07-31 | 2014-08-21 | Semiconductor Energy Lab | 半導體裝置及其製造方法 |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| WO2010047288A1 (en) * | 2008-10-24 | 2010-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductordevice |
| JP2010182929A (ja) * | 2009-02-06 | 2010-08-19 | Fujifilm Corp | 電界効果型トランジスタの製造方法 |
| JP2010192660A (ja) * | 2009-02-18 | 2010-09-02 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
| US8115511B2 (en) * | 2009-04-14 | 2012-02-14 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| JP2010262006A (ja) * | 2009-04-30 | 2010-11-18 | Sony Corp | 表示装置、表示装置の製造方法、半導体装置、および電子機器 |
| KR101218090B1 (ko) * | 2009-05-27 | 2013-01-18 | 엘지디스플레이 주식회사 | 산화물 박막 트랜지스터 및 그 제조방법 |
| WO2011048925A1 (en) * | 2009-10-21 | 2011-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| SG10201910510UA (en) | 2009-10-29 | 2020-01-30 | Semiconductor Energy Lab | Semiconductor device |
| CN105070717B (zh) * | 2009-10-30 | 2019-01-01 | 株式会社半导体能源研究所 | 半导体装置 |
| WO2011058611A1 (ja) * | 2009-11-13 | 2011-05-19 | 株式会社島津製作所 | 薄膜トランジスタの製造方法 |
| KR20120094013A (ko) * | 2009-11-13 | 2012-08-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 스퍼터링 타겟 및 그 제조방법, 및 트랜지스터 |
| KR101922849B1 (ko) * | 2009-11-20 | 2018-11-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR102111309B1 (ko) | 2009-12-25 | 2020-05-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 제작 방법 |
| KR102364878B1 (ko) | 2010-01-22 | 2022-02-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 트랜지스터 |
| US8436403B2 (en) | 2010-02-05 | 2013-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor provided with sidewall and electronic appliance |
| KR101810592B1 (ko) * | 2010-04-07 | 2017-12-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 트랜지스터 |
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Cited By (2)
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