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JP5627071B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明はチャネル形成領域に酸化物半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、マトリクス状に配置された表示画素毎にＴＦＴからなるスイッチング素子を設けたアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置や電気泳動式表示装置）が盛んに開発されている。アクティブマトリクス型の表示装置は、画素（又は１ドット）毎にスイッチング素子が設けられており、単純マトリクス方式に比べて画素密度が増えた場合に低電圧駆動できるので有利である。
また、チャネル形成領域に酸化物半導体膜を用いて薄膜トランジスタ（ＴＦＴ）などを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛（ＺｎＯ）を用いるＴＦＴや、ＩｎＧａＯ３（ＺｎＯ）ｍを用いるＴＦＴが挙げられる。これらの酸化物半導体膜を用いたＴＦＴを、透光性を有する基板上に形成し、画像表示装置のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体膜界面の不安定性など、チャネル形成領域に酸化物半導体膜を用いる薄膜トランジスタには、信頼性上の課題が多い。しかしながらこれまでＩＧＺＯを用いる薄膜トランジスタにおいて界面特性は全く論じられていない。また、信頼性上の不安定がみられる原因が不明であった。
そこで、本発明の一形態は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体膜を用いる薄膜トランジスタにおいて、水分などの不純物を混入させずに良好な界面特性を提供することを課題の一つとする。
また、酸化物半導体膜と接するゲート絶縁層に水素が含まれている場合、ゲート絶縁層中の水素が拡散し、酸化物半導体膜中の酸素と反応してＨ２Ｏ成分となる恐れがある。
また、ゲート絶縁層の酸素濃度が低い場合、酸化物半導体膜中の酸素濃度が低減する恐れがある。
また、本発明の一形態は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体膜を用いる薄膜トランジスタにおいて、チャネル形成領域に酸素を多く含ませる構造を提供することを課題の一つとする。
また、チャネル形成領域に酸化物半導体膜を用いる薄膜トランジスタには、動作速度が速く、製造工程が比較的簡単であり、十分な信頼性が求められている。
薄膜トランジスタを形成するにあたり、ソース電極及びドレイン電極は、低抵抗な金属材料を用いる。特に、大面積の表示を行う表示装置を製造する際、配線の抵抗による信号の遅延問題が顕著になってくる。従って、配線や電極の材料としては、電気抵抗値の低い金属材料を用いることが望ましい。電気抵抗値の低い金属材料からなるソース電極及びドレイン電極と、酸化物半導体膜とが直接接する薄膜トランジスタ構造とすると、コンタクト抵抗が高くなる恐れがある。コンタクト抵抗が高くなる原因は、ソース電極及びドレイン電極と、酸化物半導体膜との接触面でショットキー接合が形成されることが要因の一つと考えられる。
加えて、ソース電極及びドレイン電極と、酸化物半導体膜とが直接接する部分には容量が形成され、周波数特性（ｆ特性と呼ばれる）が低くなり、薄膜トランジスタの高速動作を妨げる恐れがある。
本発明の一形態は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体膜を用いる薄膜トランジスタにおいて、ソース電極またはドレイン電極のコンタクト抵抗を低減した薄膜トランジスタ及びその作製方法を提供することを課題の一つとする。
また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタの動作特性や信頼性を向上させることも課題の一つとする。
また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタの電気特性のバラツキを低減することも課題の一つとする。特に、液晶表示装置においては、個々の素子間でのバラツキが大きい場合、そのＴＦＴ特性のバラツキに起因する表示むらが発生する恐れがある。
また、発光素子を有する表示装置においても、画素電極に一定の電流が流れるように配置されたＴＦＴ（駆動回路または画素に配置される発光素子に電流を供給するＴＦＴ）のオン電流（Ｉｏｎ）のバラツキが大きい場合、表示画面において輝度のバラツキが生じる恐れがある。
以上、本発明の一形態は、上記課題の少なくとも一つを解決することを目的とする。
本発明の一形態は、ゲート絶縁層表面に酸素ラジカル処理を行うことを要旨とする。よってゲート絶縁層と半導体層との界面に酸素濃度のピークを有し、かつゲート絶縁層の酸素濃度は濃度勾配を有し、その酸素濃度はゲート絶縁層と半導体層との界面に近づくにつれて増加する。
また、半導体層として酸素過剰酸化物半導体膜を用い、半導体層とソース電極層及びドレイン電極層との間に酸素欠乏酸化物半導体膜を用いたソース領域及びドレイン領域が設けられた逆スタガ型（ボトムゲート構造）の薄膜トランジスタを含む。
半導体層、ソース領域及びドレイン領域としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎのいずれか一をタングステン、モリブデン、チタン、ニッケル、又はアルミニウムと置換してもよい。
本明細書において、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いて形成された半導体層を「ＩＧＺＯ半導体層」とも記す。
ゲート絶縁層に酸素ラジカル処理を行うことにより、酸素ラジカルをゲート絶縁層に打ち込んで酸素過剰酸化物半導体層との界面近傍のゲート絶縁層に対してバルクＧＩよりも過剰な酸素を含有させる。
酸素ラジカル処理を行うことによって、ゲート絶縁層も酸化物半導体層との界面近傍を改質し、酸素過剰領域を有するゲート絶縁層とすることができる。
酸素過剰領域を有するゲート絶縁層と酸素過剰酸化物半導体層は相性がよく、良好な界面特性を得ることができる。
また、酸素過剰領域を有するゲート絶縁層と、酸素過剰酸化物半導体層とを積層するためには、連続成膜とすることが好ましい。
酸素ラジカルは、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。本発明の一形態では供給された酸素ラジカル又は酸素を薄膜に照射することによって膜表面を改質することができる。
また、酸素ラジカル処理に限定されず、アルゴンと酸素のラジカル処理を行ってもよい。アルゴンと酸素のラジカル処理とは、アルゴンガスと酸素ガスを導入してプラズマを発生させて薄膜表面の改質を行うことである。
電界が印加され放電プラズマが発生している反応空間中のＡｒ原子（Ａｒ）は、放電プラズマ中の電子（ｅ）により励起又は電離され、アルゴンラジカル（Ａｒ＊）やアルゴンイオン（Ａｒ＋）や電子（ｅ）となる。アルゴンラジカル（Ａｒ＊）はエネルギーの高い準安定状態にあり、周辺にある同種又は異種の原子と反応し、それらの原子を励起又は電離させて安定状態に戻ろうとして雪崩れ現象的に反応が発生する。その時に周辺に酸素があると、酸素原子（Ｏ）が励起又は電離され、酸素ラジカル（Ｏ＊）や酸素イオン（Ｏ＋）や酸素（Ｏ）となる。その酸素ラジカル（Ｏ＊）が被処理物である薄膜表面の材料と反応し、表面改質を行ったり、表面にある有機物と反応して有機物を除去するプラズマ処理が行われる。なお、不活性ガスのラジカルは、反応性ガスのラジカルと比較して準安定状態が長く維持されるという特徴があり、そのためプラズマを発生させるのに不活性ガスを用いるのが一般的である。
また、ゲート絶縁層はシリコンターゲットを用い、Ａｒガスと酸素ガスとを導入して行うスパッタ法で形成し、酸素を多く含む絶縁層とすることが最も好ましい。一方、ＴＥＯＳガスなどを用いるプラズマＣＶＤ（ＰＣＶＤ）法でゲート絶縁層を形成する場合、ゲート絶縁層に含まれる水素が酸化物半導体層の酸素と反応するとＨ２ＯやＯＨを作りやすく、キャリアキラーとしての阻害要因となり、信頼性の劣化を招く恐れがある。即ち、ＰＣＶＤ法で水素を含む絶縁膜をゲート絶縁層として用いる場合、ゲート絶縁層の水素が、酸素過剰酸化物半導体層の酸素と反応してしまう恐れがあるため、好ましくない。従って、ゲート絶縁層の水素濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークが２×１０１９ｃｍ−３以下とすることが好ましい。また、図３に酸素濃度の低いゲート絶縁層に酸素ラジカル処理を行う比較例を示すが、この場合においては、酸素過剰酸化物半導体層の酸素を吸収してしまう恐れがあるため、好ましくない。
従って、図１（Ａ）に酸素の濃度分布を示すように、ゲート絶縁層側の界面に酸素ラジカル処理をして酸素をドープし、その後、ＩＧＺＯ膜を形成した後、熱処理（２００℃〜６００℃）を行う。図１（Ａ）は熱処理前のゲート絶縁層と半導体層との界面近傍の酸素濃度の模式図である。また、図１（Ｂ）は熱処理後のゲート絶縁層と半導体層との界面近傍の酸素濃度の模式図である。
図１（Ａ）に示す状態から熱処理を行って図１（Ｂ）の状態とすることによって、ゲート絶縁層中の過剰な酸素をＩＧＺＯ膜側にドリフトさせ、またＩＧＺＯ膜の酸素をＧＩ側にドリフトさせることを防ぐ効果を有する。ゲート絶縁層表面の酸素ラジカルにより界面の安定化が図れる。信頼性上の不安定な原因の一つがゲート絶縁層とＩＧＺＯ膜の界面にあることを明らかにし、ＩＧＺＯ膜でなくゲート絶縁層を改質すること、及びその後の熱処理で信頼性を安定化させている。
また、ゲート絶縁層表面にプラズマ処理を行ってＳｉＮ化を行った後、酸素ラジカル処理を行って、ゲート絶縁層中の水素がＩＧＺＯ膜に拡散することを低減してもよい。表面をＳｉＮ化するプラズマ処理としては、プラズマの励起をマイクロ波により行うことで、窒素ラジカル（ＮＨラジカルを含む場合もある）によって、ゲート絶縁層表面を窒化する方法や、窒素雰囲気で逆スパッタを行う方法などを用いてもよい。また、図２は、表面をＳｉＮ化させた後、酸素ラジカル処理を行ったゲート絶縁層と半導体層との界面近傍の酸素濃度の模式図である。
なお、図１、図２、及び図３は本発明の一形態の概念を簡略に説明するための模式図であり、特に限定されないことは言うまでもない。
また、ソース電極層とＩＧＺＯ半導体層とはオーミック性のコンタクトが必要であり、さらに、そのコンタクト抵抗は極力低減することが望まれる。同様に、ドレイン電極層とＩＧＺＯ半導体層とはオーミック性のコンタクトが必要であり、さらに、そのコンタクト抵抗は極力低減することが望まれる。
そこで、ソース電極層及びドレイン電極層とＩＧＺＯ半導体層との間に、ＩＧＺＯ半導体層よりもキャリア濃度の高いソース領域及びドレイン領域を意図的に設けることによってオーミック性のコンタクトを形成する。
半導体層として酸素過剰酸化物半導体層を用い、ソース領域及びドレイン領域として酸素欠乏酸化物半導体層を用いる。ソース領域及びドレイン領域の酸素欠乏酸化物半導体層は結晶粒を有している。
結晶粒を有する酸素欠乏酸化物半導体層をソース領域またはドレイン領域として積極的に設けることにより、金属層であるソース電極層またはドレイン電極層と、ＩＧＺＯ膜との間を良好な接合としてショットキー接合に比べて熱的にも安定動作を有せしめる。また、チャネルのキャリアを供給する（ソース側）、またはチャネルのキャリアを安定して吸収する（ドレイン側）、または抵抗成分をソース電極層（またはドレイン電極層）との界面に作らないためにも積極的に結晶粒を有するソース領域またはドレイン領域を設けることは重要である。高いドレイン電圧でも良好な移動度を保持するためにも低抵抗化は重要である。
ガラス基板上にＤＣスパッタ法によって４００ｎｍのＩＧＺＯ膜を成膜し、ＸＲＤ（Ｘ線回析）測定を行った。成膜条件は、圧力を０．４Ｐａとし、電力を５００Ｗとし、成膜温度を室温とし、アルゴンガス流量を１０ｓｃｃｍとし、酸素流量を５ｓｃｃｍとし、ターゲットは、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを用いた。なお、アモルファス状のＩＧＺＯ膜を得るために、この比率のターゲットを意図的に用いている。
図３７は、そのＸＲＤ測定チャートである。成膜直後のチャートが図３７中でａｓ−ｄｅｐｏと示したものに相当する。また、図３７には、成膜後に窒素雰囲気３５０℃、１時間の熱処理後のチャートと、成膜後に窒素雰囲気５００℃、１時間の熱処理後のチャートと、成膜後に窒素雰囲気６００℃、１時間の熱処理後のチャートと、成膜後に窒素雰囲気７００℃、１時間の熱処理後のチャートとを見比べるために、便宜上、並べて図示している。
７００℃の熱処理後の試料では、明確に結晶を示すピークが３０〜３５°の範囲と、５５〜６０°の範囲とで観察される。また、４００ｎｍのＩＧＺＯ膜を成膜し、窒素雰囲気７００℃、１時間の熱処理後の試料をＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ ｂｅａｍ）により端面を切り出し、高分解能透過電子顕微鏡（日立製作所製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で加速電圧を３００ｋＶとし、断面観察を行った。５０万倍で観察した結果が図４８であり、結晶粒が確認できる。また走査透過型電子顕微鏡（日立製作所製「ＨＤ−２７００」：ＳＴＥＭ）で加速電圧を２００ｋＶとし、断面観察を行い、６００万倍で観察した写真図が図４９である。図４９では明瞭な格子像が確認でき、ＸＲＤ測定で結晶を示すピークが見られたことと対応している。
また、結晶粒の有無や、結晶粒の大きさや、結晶粒の分布状態を調べるため、ガラス基板上にＤＣスパッタ法により５０ｎｍのＩＧＺＯ膜を成膜し、ＦＩＢにより端面を切り出し、高分解能透過電子顕微鏡（日立製作所製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で加速電圧を３００ｋＶとし、断面観察を行った。
Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを用い、成膜条件は、圧力を０．４Ｐａとし、電力を５００Ｗとし、成膜温度を室温とし、アルゴンガス流量５ｓｃｃｍ、酸素流量４５ｓｃｃｍとして酸素過多条件としてスパッタ成膜を行った試料１と、酸素ガスを導入せずにアルゴンガス流量４０ｓｃｃｍのみとし、他の条件を同じとした酸素欠乏条件でスパッタ成膜を行った試料２とを用意してそれぞれ断面観察を行った。
試料１を５０万倍で観察した結果が図３８であり、試料２を５０万倍で観察した結果が図３９である。試料１においては、ＩＧＺＯ膜中に結晶粒は確認できないが、試料２においてＩＧＺＯ膜中に直径１ｎｍ〜１０ｎｍ、代表的には２ｎｍ〜４ｎｍ程度の結晶粒が散在していることが確認できる。試料２の結晶粒は、７００℃の熱処理を行った試料の断面観察写真である図４８よりも小さな結晶粒のサイズとなっている。この結果は。アモルファス状のＩＧＺＯ膜を得るために、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを意図的に用いているにも関わらず、成膜直後で結晶粒を含むＩＧＺＯ膜が得られているといえる。
また、試料１の成膜条件の後、さらに窒素雰囲気３５０℃、１時間の熱処理を行った試料３と、試料２の成膜条件の後、さらに窒素雰囲気３５０℃、１時間の熱処理を行った試料４とを用意してそれぞれ断面観察を行った。
試料３を５０万倍で観察した結果が図４０であり、試料４を５０万倍で観察した結果が図４１である。また、試料３においては、ＩＧＺＯ膜中に結晶粒は確認できないが、試料４においてＩＧＺＯ膜中に直径１ｎｍ〜１０ｎｍ程度、代表的には２ｎｍ〜４ｎｍ程度の結晶粒が散在していることが確認できる。
また、試料１乃至４を用いてＸＲＤ測定を行ったところ、図３７に示したａｓ−ｄｅｐｏと示したものと、窒素雰囲気３５０℃、１時間の熱処理を行った試料と、それぞれ同様に明確に結晶を示すピークが確認できない結果が得られた。
このように、スパッタ成膜条件を酸素過多条件とした試料１では結晶粒がＴＥＭ写真で確認されず、酸素欠乏条件とした試料２ではＴＥＭ写真で結晶粒が確認された原因を以下に示す。
酸素欠乏条件とした試料２では、スパッタターゲットをＡｒでたたいた時に本来結晶化する化学量論比の粒にＡｒイオンのプラズマエネルギーが与えられ、飛翔中（ターゲットから基板まで）に結晶化、または粒子成長が行われる。よって、成膜途中の膜中の結晶粒は角部も観察される。また、３５０℃で熱処理すると、結晶粒の周辺のアモルファス成分の酸素と反応して、図４１に示すように図３９に比べて結晶粒の粒界はぼける、即ち不明瞭になる傾向が観察されている。アモルファス成分内での結晶の秩序性が結晶粒より周辺に発展成長していっていると考えられる。
よって、酸素欠乏条件でより酸素濃度の少ないＩＧＺＯ膜が形成され、Ｎ＋型がより高濃度キャリア領域をもって構成されると考えられる。
この結晶粒の生成過程より、ターゲットの成分比、成膜圧力（０．１Ｐａ〜２．０Ｐａ）、電力（２５０Ｗ〜３０００Ｗ：８インチφ）、温度（室温〜１００℃）、反応性スパッタの成膜条件などを適宜調節することで結晶粒の密度や、直径サイズは、１ｎｍ〜１０ｎｍの範囲で調節されうると言える。
一方、酸素過多条件とした試料１ではスパッタターゲットをたたいて飛翔中にプラズマエネルギーで結晶成長を生じたくても同時に酸素が過剰にあるため、各元素は酸素と反応が強く、ＩＧＺＯの結晶成長メカニズムをともなうことができず、ガラス状（アモルファス状）で基板上に全ての成分が成膜される。
もちろん、酸素欠乏条件と酸素過多条件の中間の条件は、スパッタ成膜の酸素の混入の程度でプロセスが調節される。
また、スパッタ法はターゲットに対して強いエネルギーをＡｒイオンで与えるため、本体、成膜されたＩＧＺＯ膜中には強い歪エネルギーが内在すると考えられる。この歪エネルギーを解放するため２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行う。この熱処理により原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、成膜と熱処理（光アニールも含む）は重要である。なお、２００℃〜６００℃の熱処理は、７００℃を超えた熱処理のように、原子の大きな移動による単結晶成長までには至っていない。
７００℃以上の加熱温度では明瞭な結晶成長が観察され、図３７に示すようにＸＲＤでも結晶ピークが観察される。一方、酸素欠乏条件と酸素過多条件の両方とも、図３７に示すように、ＸＲＤ測定では結晶成分またはその結晶の程度が少ないためか、結晶粒の大きさが小さいためか、その他の要因のためかは不明であるが、観測されない。
図３９及び図４１で観察される結晶粒をさらに拡大したものが図４２、及び図４３である。図４２が酸素欠乏条件とした試料２の断面ＴＥＭ写真（８００万倍）である。図４３が酸素欠乏条件とし、さらに熱処理を行った試料４の断面ＴＥＭ写真（８００万倍）である。図４２及び図４３には、どちらも結晶粒に明瞭な格子像が確認され、３層構造の単結晶が明確に観察されている。
また、図３８及び図４０をさらに拡大したものが図４４、図４５、図４６、及び図４７である。図４４が酸素過多条件とした試料１の断面ＴＥＭ写真（２００万倍）であり、８００万倍の写真が図４６である。図４５が酸素過多条件とし、さらに熱処理を行った試料３の断面ＴＥＭ写真（２００万倍）であり、８００万倍の写真が図４７である。図４４、図４５、図４６、及び図４７には、どれも結晶粒が確認できない。
本発明の半導体装置の一形態は、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、酸化物半導体層上にソース領域及びドレイン領域と、ソース領域及びドレイン領域上にソース電極層及びドレイン電極層とを含む薄膜トランジスタを有し、ゲート絶縁層と酸化物半導体層との界面に酸素濃度のピークを有し、かつゲート絶縁層の酸素濃度は濃度勾配を有し、その酸素濃度はゲート絶縁層と酸化物半導体層との界面に近づくにつれて増加する。
本発明の半導体装置の一形態は、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、酸化物半導体層上にソース領域及びドレイン領域と、ソース領域及びドレイン領域上にソース電極層及びドレイン電極層とを含む薄膜トランジスタを有し、ゲート絶縁層と酸化物半導体層との界面に酸素濃度のピークを有し、かつゲート絶縁層及び酸化物半導体層の酸素濃度は濃度勾配を有し、その酸素濃度はゲート絶縁層と酸化物半導体層との界面に近づくにつれて増加する。
上記構成において、酸化物半導体層の酸素濃度はソース領域及びドレイン領域の酸素濃度より高い。酸化物半導体層を酸素過剰酸化物半導体層、ソース領域及びドレイン領域を酸素欠乏酸化物半導体層とすると、ソース領域及びドレイン領域のキャリア濃度を酸化物半導体層より高くすることができる。
また、ソース電極層及びドレイン電極層にチタン膜を用いることが好ましい。例えば、チタン膜、アルミニウム膜、チタン膜の積層を用いると低抵抗であり、かつアルミニウム膜にヒロックが発生しにくい。
本発明の半導体装置の作製方法の一形態は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層を酸素ラジカルに曝して改質し、改質されたゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上にソース領域及びドレイン領域を形成し、ソース領域及びドレイン領域上にソース電極層及びドレイン電極層を形成し、ゲート絶縁層及び酸化物半導体層は大気に曝さずに連続的に形成する。
ゲート絶縁層、半導体層、ソース領域及びドレイン領域、ソース電極層及びドレイン電極層は大気に曝さずに連続的に形成することができる。連続して成膜すると、ごみとなる大気中の不純物が界面に混入することによる不良を軽減することができる。
ゲート絶縁層、半導体層、ソース領域及びドレイン領域、ソース電極層及びドレイン電極層はスパッタ法（スパッタリング法）で形成すればよい。
このようにスパッタ法を用いて連続的に成膜すると、生産性が高く、薄膜界面の信頼性が安定する。また、ゲート絶縁層と半導体層を酸素雰囲気下で成膜し、酸素を多く含ませるようにすると、劣化による信頼性の低下や、薄膜トランジスタ特性のノーマリーオン側へのシフトなどを軽減することができる。
本発明の半導体装置の作製方法の一形態は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層を酸素ラジカルに曝して改質し、改質されたゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上にソース領域及びドレイン領域を形成し、酸化物半導体層、ソース領域及びドレイン領域を２００℃以上６００℃以下で加熱し、ソース領域及びドレイン領域上にソース電極層及びドレイン電極層を形成し、ゲート絶縁層及び酸化物半導体層は大気に曝さずに連続的に形成する。
本発明の一形態によって、光電流が少なく、寄生容量が小さく、オンオフ比の高い薄膜トランジスタを得ることができ、良好な動特性を有する薄膜トランジスタを作製できる。よって、電気特性が高く信頼性のよい薄膜トランジスタを有する半導体装置を提供することができる。
熱処理前後のゲート絶縁層と半導体層との界面近傍の酸素濃度の模式図。 窒化させたゲート絶縁層と半導体層との界面近傍の酸素濃度の模式図。 ゲート絶縁層と半導体層との界面近傍の酸素濃度の模式図（比較例）。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 図２０に示すフリップフロップの接続構成を説明する図。 マルチチャンバー型の製造装置の上面模式図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 電子ペーパーの使用形態の例を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯電話機の一例を示す外観図。 半導体装置を説明する図。 ＸＲＤ測定の結果を示す図。 酸素過多条件とした試料１の断面ＴＥＭ写真（５０万倍）。 酸素欠乏条件とした試料２の断面ＴＥＭ写真（５０万倍）。 酸素過多条件とし、さらに熱処理を行った試料３の断面ＴＥＭ写真（５０万倍）。 酸素欠乏条件とし、さらに熱処理を行った試料４の断面ＴＥＭ写真（５０万倍）。 酸素欠乏条件とした試料２の断面ＴＥＭ写真（８００万倍）。 酸素欠乏条件とした試料４の断面ＴＥＭ写真（８００万倍）。 酸素過多条件とした試料１の断面ＴＥＭ写真（８００万倍）。 酸素過多条件とした試料３の断面ＴＥＭ写真（２００万倍）。 酸素過多条件とし、さらに熱処理を行った試料３の断面ＴＥＭ写真（２００万倍）。 酸素過多条件とし、さらに熱処理を行った試料３の断面ＴＥＭ写真（８００万倍）。 ７００℃の熱処理を行った試料の断面ＴＥＭ写真（５０万倍）。 ７００℃の熱処理を行った試料のＳＴＥＭ写真（６００万倍）。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、薄膜トランジスタ及びその作製工程について、図５乃至図８を用いて説明する。
本実施の形態のボトムゲート構造の薄膜トランジスタ１７０ａ、１７０ｂ、１７０ｃを図５及び図６に示す。図５（Ａ１）は平面図であり、図５（Ａ２）は図５（Ａ１）における線Ａ１−Ａ２の断面図である。図５（Ｂ１）は平面図であり、図５（Ｂ２）は図５（Ｂ１）における線Ｂ１−Ｂ２の断面図である。図６（Ａ１）は平面図であり、図６（Ａ２）は図６（Ａ１）における線Ｃ１−Ｃ２の断面図である。
図５において、基板１００上に、ゲート電極層１０１、ゲート絶縁層１０２、半導体層１０３、ソース領域又はドレイン領域１０４ａ、１０４ｂ、ソース電極層又はドレイン電極層１０５ａ、１０５ｂを薄膜トランジスタ１７０ａが設けられている。
ゲート絶縁層１０２表面に酸素ラジカル処理を行う。よってゲート絶縁層１０２と半導体層１０３との界面に酸素濃度のピークを有し、かつゲート絶縁層１０２の酸素濃度は濃度勾配を有し、その酸素濃度はゲート絶縁層１０２と半導体層１０３との界面に近づくにつれて増加する。
また、半導体層１０３としてＩｎ、Ｇａ、及びＺｎを含む酸素過剰酸化物半導体膜を用い、ソース電極層又はドレイン電極層１０５ａ、１０５ｂとＩＧＺＯ半導体層である半導体層１０３との間に、酸素欠乏酸化物半導体層からなるソース領域又はドレイン領域１０４ａ、１０４ｂを意図的に設けることによってオーミック性のコンタクトを形成する。また、半導体層１０３、ソース領域又はドレイン領域１０４ａ、１０４ｂとして、Ｉｎ、Ｇａ、及びＺｎのいずれか一をタングステン、モリブデン、チタン、ニッケル、アルミニウムと置換してもよい。
ソース領域又はドレイン領域１０４ａ、１０４ｂとしては、Ｉｎ、Ｇａ、及びＺｎを含む結晶粒を有する酸素欠乏酸化物半導体膜を用いる。
チャネル用のＩＧＺＯは、薄膜トランジスタとしてノーマリーオンにならないようなキャリア濃度範囲とする。よって本発明のキャリア濃度範囲のＩＧＺＯ膜を半導体層のチャネルとして用いることで信頼性の高い薄膜トランジスタとすることができる。
またソース領域又はドレイン領域を積層構造としてもよい。ソース領域及びドレイン領域を積層する場合は、ソース電極層及びドレイン電極層側に向かってキャリア濃度が高くなるような濃度範囲にすればよい。ソース領域及びドレイン領域に不純物元素を含ませてキャリア濃度の高いソース領域及びドレイン領域を形成することができる。
図５（Ａ１）（Ａ２）の薄膜トランジスタ１７０ａは、ソース領域又はドレイン領域１０４ａ、１０４ｂとソース電極層又はドレイン電極層１０５ａ、１０５ｂとを別のマスクを用いてエッチング加工した例であり、ソース領域又はドレイン領域１０４ａ、１０４ｂとソース電極層又はドレイン電極層１０５ａ、１０５ｂとは形状が異なる。
図５（Ｂ１）（Ｂ２）の薄膜トランジスタ１７０ｂは、ソース領域又はドレイン領域１０４ａ、１０４ｂとソース電極層又はドレイン電極層１０５ａ、１０５ｂとを同じマスクを用いてエッチング加工した例であり、ソース領域又はドレイン領域１０４ａ、１０４ｂとソース電極層又はドレイン電極層１０５ａ、１０５ｂとは同様な形状を反映している。
また、図５（Ａ１）（Ａ２）（Ｂ１）（Ｂ２）の薄膜トランジスタ１７０ａ、１７０ｂは、半導体層１０３上において、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部とソース領域又はドレイン領域１０４ａ、１０４ｂの端部が一致せず、ソース領域又はドレイン領域１０４ａ、１０４ｂが一部露出している例である。
一方、図６（Ａ１）（Ａ２）の薄膜トランジスタ１７０ｃは、半導体層１０３とソース領域又はドレイン領域１０４ａ、１０４ｂとを同じマスクを用いてエッチング加工する例であり半導体層１０３とソース領域又はドレイン領域１０４ａ、１０４ｂの端部は一致している。なお、図６（Ａ１）（Ａ２）の薄膜トランジスタ１７０ｃは、半導体層１０３上において、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部とソース領域又はドレイン領域１０４ａ、１０４ｂの端部も一致する例である。
さらに、ソース電極層又はドレイン電極層が積層構造である薄膜トランジスタ１７１ｄを図１５に示す。薄膜トランジスタ１７１ｄはソース電極層又はドレイン電極層１０５ａ１、１０５ａ２、１０５ａ３の積層、ソース電極層又はドレイン電極層１０５ｂ１、１０５ｂ２、１０５ｂ３の積層を有している。例えば、ソース電極層又はドレイン電極層１０５ａ１、１０５ｂ１としてチタン膜、１０５ａ２、１０５ｂ２としてアルミニウム膜、１０５ａ３、１０５ｂ３としてチタン膜を用いることができる。
薄膜トランジスタ１７１ｄでは、ソース電極層又はドレイン電極層１０５ａ１、１０５ｂ１をエッチングストッパーとして用いて、ソース電極層又はドレイン電極層１０５ａ２、１０５ａ３、１０５ｂ２、１０５ｂ３をウエットエッチングによってエッチングして形成する。上記ウエットエッチングと同じマスクを用いて、ソース電極層又はドレイン電極層１０５ａ１、１０５ｂ１、ソース領域又はドレイン領域１０４ａ、１０４ｂ、半導体層１０３をドライエッチングによってエッチングして形成する。
従って、ソース電極層又はドレイン電極層１０５ａ１はソース領域又はドレイン領域１０４ａの端部と、ソース電極層又はドレイン電極層１０５ｂ１はソース領域又はドレイン領域１０４ｂの端部とそれぞれ一致しており、ソース電極層又はドレイン電極層１０５ａ２、１０５ａ３、ソース電極層又はドレイン電極層１０５ｂ２、１０５ｂ３は、ソース電極層又はドレイン電極層１０５ａ１、１０５ｂ１より端部が後退している。
このように、ソース電極層及びドレイン電極層に用いる導電膜と、ソース領域又はドレイン領域及び半導体層とがエッチング工程において選択比が低い場合は、エッチングストッパーとして機能する導電膜を積層して別のエッチング条件で複数回エッチング工程を行えばよい。
図４（Ａ）（Ｂ）に、ゲート電極層１０１が半導体層１０３、ソース領域又はドレイン領域１０４ａ、１０４ｂ、ソース電極層又はドレイン電極層１０５ａ、１０５ｂより大きく、ゲート電極層１０１上に半導体層１０３、ソース領域又はドレイン領域１０４ａ、１０４ｂ、ソース電極層又はドレイン電極層１０５ａ、１０５ｂが形成されている薄膜トランジスタ１７０ｄ、１７０ｅの例を示す。また、薄膜トランジスタ１７０ｄ、１７０ｅには保護膜として絶縁膜１０７ａ、１０７ｂが形成されている。
図５（Ａ１）（Ａ２）の薄膜トランジスタ１７０ａの作製方法を図７（Ａ）乃至（Ｇ）を用いて説明する。
基板１００上にゲート電極層１０１、ゲート絶縁層１０２、半導体膜１１１を形成する（図７（Ａ）参照。）。基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板５０の大きさは、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、７３０ｍｍ×９２０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍ、１５００ｍｍ×１８００ｍｍ、１９００ｍｍ×２２００ｍｍ、２１６０ｍｍ×２４６０ｍｍ、２４００ｍｍ×２８００ｍｍ、又は２８５０ｍｍ×３０５０ｍｍ等を用いることができる。
また基板１００上に下地膜として絶縁膜を形成してもよい。下地膜としては、スパッタ法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層、又は積層で形成すればよい。
ゲート電極層１０１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウムなどの金属材料またはその合金材料を用いて形成する。ゲート電極層１０１は、スパッタ法や真空蒸着法で基板１００上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。また、銀、金、銅などの導電性ナノペーストを用いてインクジェット法により吐出し焼成して、ゲート電極層１０１を形成することができる。なお、ゲート電極層１０１の密着性向上と基板や下地膜への拡散を防ぐバリアメタルとして、上記金属材料の窒化物膜を、基板１００及びゲート電極層１０１の間に設けてもよい。また、ゲート電極層１０１は単層構造としても積層構造としてもよく、例えば基板１００側からモリブデン膜とアルミニウム膜との積層、モリブデン膜とアルミニウムとネオジムとの合金膜との積層、チタン膜とアルミニウム膜との積層、チタン膜、アルミニウム膜及びチタン膜との積層などを用いることができる。
なお、ゲート電極層１０１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。
ゲート絶縁層１０２、及び半導体膜１１１は大気に曝さずに連続的に形成することができる。連続して成膜すると、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができる。
アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。特に、薄膜トランジスタの電気特性のうち、しきい値電圧（Ｖｔｈ）が重要である。電界効果移動度が高くともしきい値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路として制御することが困難である。しきい値電圧値が高く、しきい値電圧の絶対値が大きい薄膜トランジスタの場合には、駆動電圧が低い状態では薄膜トランジスタとしてのスイッチング機能を果たすことができず、負荷となる恐れがある。また、しきい値電圧値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。
ｎチャネル型の薄膜トランジスタの場合、ゲート電圧に正の電圧を印加してはじめてチャネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きである。
よって、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されることが望ましい。
薄膜トランジスタのしきい値電圧は、酸化物半導体層の界面、即ち、酸化物半導体層とゲート絶縁層の界面に大きく影響すると考えられる。
そこで、これらの界面を清浄な状態で形成することによって、薄膜トランジスタの電気特性を向上させるとともに、製造工程の複雑化を防ぐことができ、量産性と高性能の両方を備えた薄膜トランジスタを実現する。
特に酸化物半導体層とゲート絶縁層との界面に大気中の水分が存在すると、薄膜トランジスタの電気的特性の劣化、しきい値電圧のばらつき、ノーマリーオンになりやすいといった問題を招く。酸化物半導体層とゲート絶縁層とを連続成膜することで、このような水素化合物を排除することができる。
また、ゲート絶縁層１０２表面に酸素ラジカル処理を行い、ゲート絶縁層１０２表面を酸素過剰領域に改質する。
ゲート絶縁層１０２表面の酸素ラジカル処理としては、逆スパッタなどのプラズマ処理を行えばよい。逆スパッタとは、ターゲット側に電圧を印加せずに、酸素、又は酸素及びアルゴン雰囲気下で基板側に電圧を印加して基板にプラズマを形成して表面を改質する方法である。また、ゲート絶縁層に窒化処理を行ってもよく、窒素雰囲気下で逆スパッタなどのプラズマ処理を行えばよい。
よって、酸素ラジカルによりゲート絶縁層１０２表面を改質し、大気に曝すことなくゲート絶縁層１０２と、半導体膜１１１をスパッタ法により、減圧下で連続成膜することで良好な界面を有し、リーク電流が低く、且つ、電流駆動能力の高い薄膜トランジスタを実現することができる。
また、ゲート絶縁層１０２及びＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜である半導体膜１１１は酸素雰囲気下（又は酸素９０％以上、希ガス（アルゴン、又はヘリウムなど）１０％以下）で成膜することが好ましい。
このようにスパッタ法を用いて連続的に成膜すると、生産性が高く、薄膜界面の信頼性が安定する。また、ゲート絶縁層と半導体層を酸素雰囲気下で成膜し、酸素を多く含ませるようにすると、劣化による信頼性の低下や、薄膜トランジスタがノーマリーオンとなることを軽減することができる。
ゲート絶縁層１０２は、スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。図６（Ａ１）（Ａ２）に示す薄膜トランジスタ１７０ｃはゲート絶縁層１０２を積層する例である。
ゲート絶縁層１０２として、窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化窒化珪素膜との順に積層して形成することができる。なお、ゲート絶縁層を２層とせず、基板側から窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に３層積層して形成することができる。また、ゲート絶縁層を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができる。
また、ゲート絶縁層１０２として、スパッタ法によりゲート電極層１０１上に窒化珪素膜を形成し、窒化珪素膜上にスパッタ法により酸化珪素膜を積層してもよい。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものをいう。
また、ゲート絶縁層１０２として、アルミニウム、イットリウム、又はハフニウムの酸化物、窒化物、酸化窒化物、又は窒化酸化物の一種又はそれらの化合物を少なくとも２種以上含む化合物を用いることもできる。
また、ゲート絶縁層１０２に、塩素、フッ素などのハロゲン元素を含ませてもよい。ゲート絶縁層１０２中のハロゲン元素の濃度は、濃度ピークにおいて１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下とすればよい。
本実施の形態では、ゲート絶縁層１０２中の水素をより少なくするため、ゲート絶縁層１０２をＳｉ単結晶のターゲットを用いてアルゴンガスと酸素ガスを用い、スパッタ成膜する。このゲート絶縁層１０２中の水素が拡散し、半導体膜１１１中の過剰な酸素と反応してＨ２Ｏ成分になることはチャネルのＩ型化を防ぐ上では極めて重要である。連続成膜をして、ゲート絶縁層１０２と半導体膜１１１の界面に水分を付着させないことも重要である。従って、チャンバー内をクライオポンプなどで真空排気し、到達最低圧力を１×１０−７〜１×１０−１０Ｔｏｒｒ（約１×１０−５Ｐａ以上１×１０−８Ｐａ）の超高真空領域、所謂、ＵＨＶ領域中でスパッタを行うことが好ましい。また、ゲート絶縁層１０２と半導体膜１１１の界面を大気に触れさせないように連続的に積層する際、ゲート絶縁層１０２の表面に酸素ラジカル処理を行い、表面を酸素過剰領域とすることは、その後の工程での信頼性向上のための熱処理において、酸素の半導体膜１１１界面の改質のための供給源を作る上で有効である。
また、ゲート絶縁層１０２に酸素ラジカル処理を行って酸素過剰領域を設けることによって、ゲート絶縁層１０２の内部の酸素濃度と比較して半導体膜１１１の表面の酸素濃度が高濃度となる。また、酸素ラジカル処理を行わない場合と比べて、酸素ラジカル処理を行った場合は、ゲート絶縁層１０２と半導体膜１１１の界面における酸素濃度が高くなる。
ゲート絶縁層１０２に酸素ラジカル処理を行って半導体膜１１１を積層し、熱処理を行えば、半導体膜１１１のゲート絶縁層１０２側の酸素濃度も高濃度となる。
半導体膜１１１としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を形成する。例えば、半導体膜１１１として、スパッタ法を用いて、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を膜厚５０ｎｍで形成すればよい。具体的な条件例としては、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットを用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン又は酸素雰囲気下で成膜することができる。また、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。
Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットを用いて、希ガス雰囲気下、または酸素雰囲気下で成膜することができる。ここでは酸素を限りなく多くＩＧＺＯ膜中に含ませるために、ターゲットとしてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体を用い、酸素のみの雰囲気下、または酸素が９０％以上、且つ、Ａｒが１０％以下の雰囲気下でパルスＤＣスパッタ法のスパッタリングを行い、酸素過剰のＩＧＺＯ膜を形成する。
このように、大気に触れることなく、酸素過剰のゲート絶縁層１０２と酸素過剰の半導体膜１１１とを連続成膜することにより、酸素過剰の膜同士のため界面状態を安定させ、ＴＦＴの信頼性を向上させることができる。ＩＧＺＯ膜の成膜前に基板が大気に触れた場合、水分などが付着し、界面状態に悪影響を与え、しきい値のバラツキや、電気特性の劣化、ノーマリーオンのＴＦＴになってしまう症状などを引き起こす恐れがある。水分は水素化合物であり、大気に触れることなく、連続成膜することによって、水素化合物が界面に存在することを排除することができる。従って、連続成膜することにより、しきい値のバラツキの低減や、電気特性の劣化の防止や、ＴＦＴがノーマリーオン側にシフトすることを低減、望ましくはシフトをなくすことができる。
次に半導体膜１１１をマスク１１３を用いてエッチングにより加工し、半導体層１１２を形成する（図７（Ｂ）参照。）。半導体層１１２は、フォトリソグラフィ技術または液滴吐出法によりマスク１１３を形成し、当該マスク１１３を用いて半導体膜１１１をエッチングすることで、形成することができる。
半導体層１１２の端部をテーパーを有する形状にエッチングすることで、段差形状による配線の段切れを防ぐことができる。
次に、ゲート絶縁層１０２、半導体層１１２上にＩｎ、Ｇａ、及びＺｎを含む酸素欠乏酸化物半導体膜である半導体膜１１４を形成する（図７（Ｃ）参照。）。半導体膜１１４上にマスク１１６を形成する。マスク１１６は、フォトリソグラフィ技術またはインクジェット法により形成する。半導体膜１１４をマスク１１６を用いてエッチングにより加工し、半導体膜１１５を形成する（図７（Ｄ）参照。）。半導体膜１１５は膜厚２〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とすればよい。半導体膜１１４は希ガス（好ましくはアルゴン）雰囲気下で成膜する。
また、半導体膜１１１や半導体膜１１５などのＩＧＺＯ半導体膜のエッチングには、クエン酸やシュウ酸などの有機酸をエッチャントに用いることができる。例えば、５０ｎｍの半導体膜１１１はＩＴＯ０７Ｎ（関東化学社製）を使い１５０秒でエッチング加工できる。
半導体膜１１５上に導電膜１１７を形成する（図７（Ｅ）参照。）。
導電膜１１７は、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、ｎ型の導電型を有する半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜１１７として、チタン膜、アルミニウム膜、及びチタン膜の積層導電膜を用いる。
チタン膜、アルミニウム膜、チタン膜の積層を用いると低抵抗であり、かつアルミニウム膜にヒロックが発生しにくい。
導電膜１１７は、スパッタ法や真空蒸着法で形成する。また、導電膜１１７は、銀、金、銅などの導電性ナノペーストを用いてスクリーン印刷法、インクジェット法等を用いて吐出し焼成して形成しても良い。
次に、導電膜１１７上にマスク１１８を形成する。マスク１１８を用いて導電膜１１７をエッチングし分離して、ソース電極層又はドレイン電極層１０５ａ、１０５ｂを形成する（図７（Ｆ）参照。）。本実施の形態の図７のように導電膜１１７をウエットエッチングすると、導電膜１１７は等方的にエッチングされるため、マスク１１８の端部と、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部はより一致せずより後退している。次に、マスク１１８を用いてｎ型の導電型を有する半導体膜１１５をエッチングして、ソース領域又はドレイン領域１０４ａ、１０４ｂを形成する（図７（Ｇ）参照。）。なお、エッチング条件にもよるが半導体膜１１５のエッチング工程において、半導体層１１２の露出領域も一部エッチングされ、半導体層１０３となる。よってソース領域又はドレイン領域１０４ａ、１０４ｂの間の半導体層１０３のチャネル領域は図７（Ｇ）に示すように膜厚の薄い領域となる。ＩＧＺＯ半導体層である半導体層１０３において、薄い膜厚の領域が、２ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上１５０ｎｍ以下とする。
さらに、半導体層１０３にゲート絶縁層１０２と同様に、酸素ラジカル処理を行ってもよい。露出している半導体層１０３のチャネル形成領域に酸素ラジカル処理を行うことによって、半導体層表面を酸素過剰領域とすることができる。
図４（Ｂ）に半導体層１０３のチャネル形成領域に酸素ラジカル処理を行った薄膜トランジスタ１７０ｅを示す。薄膜トランジスタ１７０ｅにおいて、チャネル形成領域である半導体層１０３の露出領域は酸素ラジカル処理によって酸素過剰領域に改質されている。
半導体層表面を酸素過剰領域とすることによって、水素の半導体層への混入を防ぐ、またバックチャネルが酸素欠乏領域となりソースドレイン間の導通が起きることを防ぎオフ電流を下げることができる。このようにバックチャネル部の半導体層も酸素過剰領域とすることができるため、ゲート絶縁層への酸素ラジカル処理と同様に、バックチャネル部の半導体層の酸素ラジカル処理を行うことは有効である。
ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部と、ソース領域又はドレイン領域１０４ａ、１０４ｂの端部は一致せずずれており、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部の外側に、ソース領域又はドレイン領域１０４ａ、１０４ｂの端部が形成される。
この後、マスク１１８を除去する。以上の工程により、薄膜トランジスタ１７０ａを形成することができる。
次に図５（Ｂ１）（Ｂ２）に示す薄膜トランジスタ１７０ｂの作製工程を図８に示す。
図８（Ａ）は図７（Ｂ）の工程においてマスク１１３を除去した状態である。半導体層１１２上に半導体膜１１４と導電膜１２１とを順に積層する（図８（Ｂ）参照。）。この場合半導体膜１１４と導電膜１２１とを大気に曝さないでスパッタ法で連続的に成膜することができる。
半導体膜１１４と導電膜１２１上にマスク１２２を形成し、マスク１２２を用いて導電膜１２１をウエットエッチング加工してソース電極層又はドレイン電極層１０５ａ、１０５ｂを形成する（図８（Ｃ）参照。）。
次に、半導体膜１１４をドライエッチング加工してソース領域又はドレイン領域１０４ａ、１０４ｂを形成する（図８（Ｄ）参照。）。同工程で半導体層１１２の一部もエッチングされ、半導体層１０３となる。図８のように、ソース領域又はドレイン領域１０４ａ、１０４ｂとソース電極層又はドレイン電極層１０５ａ、１０５ｂとを形成するエッチングに同じマスクを用いると、マスク数を減らすことができるため、工程簡略化、低コスト化が計れる。
薄膜トランジスタ１７０ａ、１７０ｂ、１７０ｃ上にも、薄膜トランジスタ１７０ｄ、１７０ｅと同様に保護膜として絶縁膜を形成してもよい。保護膜としてはゲート絶縁層と同様に形成することができる。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。例えば、薄膜トランジスタ１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ上に保護膜として酸化膜（酸化珪素膜、酸化窒化珪素膜、酸化アルミニウム膜、酸化窒化アルミニウム膜）と窒化膜（窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、窒化酸化アルミニウム膜）との積層を形成すればよい。酸化珪素膜はシリコンターゲットを用いて窒素及びアルゴン雰囲気下でＤＣスパッタ法によって形成すればよく、窒化アルミニウム膜、酸化窒化アルミニウム膜は窒化アルミニウムのターゲットを用いてＲＦスパッタ法によって形成すればよく、酸化アルミニウム膜は酸化アルミニウムのターゲットを用いてＲＦスパッタ法によって形成すればよい。また、保護膜を形成する前に真空ベークを行ってもよい。
また、半導体層１０３、及びソース領域又はドレイン領域１０４ａ、１０４ｂなどの酸化物半導体膜は成膜後に加熱処理を行うことが好ましい。加熱処理は成膜後であればどの工程で行ってもよいが、成膜直後、導電膜１１７の形成後、保護膜の形成後などで行うことができる。また、他の加熱処理と兼ねて行ってもよい。また加熱温度は２００℃以上６００℃以下、好ましくは３００℃以上５００℃以下とすればよい。図６のように半導体層１０３及びソース領域又はドレイン領域１０４ａ、１０４ｂを連続成膜する場合、積層した後に加熱処理を行ってもよい。加熱処理は半導体層１０３とソース領域又はドレイン領域１０４ａ、１０４ｂと別工程で複数回行ってもよい。
ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部と、ソース領域又はドレイン領域１０４ａ、１０４ｂの端部は一致せずずれた形状となることで、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部の距離が離れるため、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ間のリーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。
また、図６（Ａ１）（Ａ２）の薄膜トランジスタ１７０ｃのようにソース領域又はドレイン領域１０４ａ、１０４ｂの端部とソース電極及びドレイン電極の端部を一致する形状としてもよい。ソース電極層又はドレイン電極層１０５ａ、１０５ｂを形成するためのエッチング及びソース領域又はドレイン領域１０４ａ、１０４ｂを形成するためのエッチングをドライエッチングで行うと図６（Ａ１）（Ａ２）の薄膜トランジスタ１７０ｃのような形状にすることができる。また、ｎ型の導電型を有する半導体膜１１５をソース電極及びドレイン電極をマスクとしてエッチングし、ソース領域又はドレイン領域１０４ａ、１０４ｂを形成しても図６（Ａ１）（Ａ２）の薄膜トランジスタ１７０ｃのような形状にする。
ソース領域又はドレイン領域（Ｉｎ、Ｇａ、及びＺｎを含む酸素欠乏酸化物半導体層）を設けない、ゲート電極層、ゲート絶縁層、半導体層（Ｉｎ、Ｇａ、及びＺｎを含む酸素過剰酸化物半導体層）、ソース電極層及びドレイン電極層という積層構造であると、ゲート電極層とソース電極層又はドレイン電極層との距離が近くなり、間に生じる寄生容量が増加してしまう。さらに、この寄生容量の増加は、半導体層の薄膜化によってより顕著になる。本実施の形態では、ソース領域又はドレイン領域を設ける、ゲート電極層、ゲート絶縁層、半導体層、ソース領域又はドレイン領域、ソース電極層及びドレイン電極層という積層構造を有する薄膜トランジスタとしているため、半導体層の膜厚が薄膜であっても寄生容量を抑制することができる。
本実施の形態によって、光電流が少なく、寄生容量が小さく、オンオフ比の高い薄膜トランジスタを得ることができ、良好な動特性を有する薄膜トランジスタを作製できる。よって、電気特性が高く信頼性のよい薄膜トランジスタを有する半導体装置を提供することができる。
（実施の形態２）
本実施の形態は、本発明の一形態のマルチゲート構造の薄膜トランジスタの例である。従って、他は実施の形態１と同様に行うことができ、実施の形態１と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。
本実施の形態では、半導体装置に用いられる薄膜トランジスタについて、図９（Ａ）（Ｂ）乃至図１１（Ａ）（Ｂ）を用いて説明する。
図９（Ａ）は、薄膜トランジスタを示す平面図であり、図９（Ｂ）は、図９（Ａ）における線Ｅ１−Ｅ２の薄膜トランジスタ１７０ａを示す断面図に相当する。
図９（Ａ）（Ｂ）に示すように、基板１５０上に、ゲート電極層１５１ａ、１５１ｂ、ゲート絶縁層１５２、半導体層１５３ａ、１５３ｂ、ソース領域又はドレイン領域１５４ａ、１５４ｂ、１５４ｃ、ソース電極層又はドレイン電極層１５５ａ、１５５ｂを含むマルチゲート構造の薄膜トランジスタ１７１ａが設けられている。
半導体層１５３ａ、１５３ｂは、Ｉｎ、Ｇａ、及びＺｎを含む酸素過剰酸化物半導体層であり、ソース領域又はドレイン領域１５４ａ、１５４ｂ、１５４ｃはＩｎ、Ｇａ、及びＺｎを含む酸素欠乏酸化物半導体層である。ソース領域又はドレイン領域１５４ａ、１５４ｂ、１５４ｃは、半導体層１５３ａ、１５３ｂよりキャリア濃度が高い。
酸素過剰領域を有するゲート絶縁層１５２と酸素過剰酸化物半導体層である半導体層１５３ａ、１５３ｂは相性がよく、良好な界面特性を得ることができる。
ゲート絶縁層１５２の形成後、ゲート絶縁層１５２表面に酸素ラジカル処理を行い酸素過剰領域とする。また、ゲート絶縁層１５２、及び半導体層１５３ａ、１５３ｂは連続成膜する。
ソース領域及びドレイン領域１５４ａ、１５４ｂ、１５４ｃの酸素欠乏酸化物半導体層は、１ｎｍ以上１０ｎｍ以下のサイズの結晶粒を有し、半導体層１５３ａ、１５３ｂよりキャリア濃度が高い。
半導体層１５３ａと半導体層１５３ｂとは、一方をソース領域又はドレイン領域１５４ｃを介して電気的に接続しており、他方でそれぞれ半導体層１５３ａはソース領域又はドレイン領域１５４ａを介してソース電極層又はドレイン電極層１５５ａと、半導体層１５３ｂはソース領域又はドレイン領域１５４ｂを介してソース電極層又はドレイン電極層１５５ｂと電気的に接続している。
図１０に他の構成のマルチゲート構造の薄膜トランジスタ１７１ｂを示す。図１０（Ａ）は、薄膜トランジスタ１７１ｂを示す平面図であり、図１０（Ｂ）は、図１０（Ａ）における線Ｆ１−Ｆ２の薄膜トランジスタ１７１ｂを示す断面図に相当する。図１０の薄膜トランジスタ１７１ｂにおいてはソース領域又はドレイン領域１５４ｃ上にソース電極層又はドレイン電極層１５５ａ、１５５ｂと同工程で形成される配線層１５６が設けられ、半導体層１５３ａと半導体層１５３ｂとはソース領域又はドレイン領域１５４ｃと配線層１５６によって電気的に接続されている。
図１１に他の構成のマルチゲート構造の薄膜トランジスタ１７１ｃを示す。図１１（Ａ）は、薄膜トランジスタ１７１ｃを示す平面図であり、図１１（Ｂ）は、図１１（Ａ）における線Ｇ１−Ｇ２の薄膜トランジスタ１７１ｃを示す断面図に相当する。図１１の薄膜トランジスタ１７１ｃにおいては、半導体層１５３ａと半導体層１５３ｂとが連続した一層の半導体層１５３として形成されている例である。半導体層１５３はゲート絶縁層１５２を介して、ゲート電極層１５１ａ、１５１ｂを跨るように設けられる。
このように、本発明の一形態のマルチゲート構造の薄膜トランジスタにおいては、各ゲート電極層上に形成される半導体層は連続して設けられてもよいし、ソース領域又はドレイン領域及び配線層などを介して複数の半導体層が電気的に接続して設けられてもよい。
本発明の一形態のマルチゲート構造の薄膜トランジスタは、オフ電流が少なく、そのような薄膜トランジスタを含む半導体装置は高い電気特性及び高信頼性を付与することができる。
本実施の形態では、マルチゲート構造としてゲート電極層が２つのダブルゲート構造の例を示すが、本発明の一形態はより多くのゲート電極層を有するトリプルゲート構造などにも適用することができる。
本実施の形態では、ゲート電極層、ゲート絶縁層、半導体層（酸素過剰酸化物半導体層）、ソース領域及びドレイン領域（酸素欠乏酸化物半導体層）、ソース電極層及びドレイン電極層という積層構造を有する薄膜トランジスタとし、酸素欠乏酸化物半導体層に結晶粒を有するキャリア濃度が高いソース領域及びドレイン領域を用いることによって、半導体層の膜厚を薄膜にしたままで、かつ寄生容量を抑制できる。なお、薄膜であっても、ゲート絶縁層に対する割合が十分であるため寄生容量は十分に抑制される。
本実施の形態によって、光電流が少なく、寄生容量が小さく、オンオフ比の高い薄膜トランジスタを得ることができ、良好な動特性を有する薄膜トランジスタを作製できる。よって、電気特性が高く信頼性のよい薄膜トランジスタを有する半導体装置を提供することができる。
本実施の形態は他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態は、本発明の一形態の薄膜トランジスタにおいてソース領域及びドレイン領域を積層する例である。従って、他は実施の形態１又は実施の形態２と同様に行うことができ、実施の形態１又は実施の形態２と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。
本実施の形態では、半導体装置に用いられる薄膜トランジスタ１７３について、図１２を用いて説明する。
図１２に示すように、基板１００上に、ゲート電極層１０１、半導体層１０３、第２のソース領域又はドレイン領域であるソース領域又はドレイン領域１０６ａ、１０６ｂ、第１のソース領域又はドレイン領域であるソース領域又はドレイン領域１０４ａ、１０４ｂ、ソース電極層又はドレイン電極層１０５ａ、１０５ｂを含む薄膜トランジスタ１７３が設けられている。
本実施の形態の薄膜トランジスタ１７３は、ソース領域又はドレイン領域１０４ａ、１０４ｂとソース電極層又はドレイン電極層１０５ａ、１０５ｂとの間にそれぞれ第２のソース領域又はドレイン領域としてソース領域又はドレイン領域１０６ａ、１０６ｂが設けられている。
半導体層１０３は、Ｉｎ、Ｇａ、及びＺｎを含む酸素過剰酸化物半導体層であり、ソース領域又はドレイン領域１０４ａ、１０４ｂ、１０６ａ、１０６ｂはＩｎ、Ｇａ、及びＺｎを含む酸素欠乏酸化物半導体層である。
ソース領域又はドレイン領域１０４ａ、１０４ｂとソース電極層又はドレイン電極層１０５ａ、１０５ｂとの間に設けられるソース領域又はドレイン領域１０６ａ、１０６ｂは、不純物元素を含む。
ソース領域又はドレイン領域１０６ａ、１０６ｂに含ませる不純物元素として、例えば、インジウム、ガリウム、亜鉛、マグネシウム、アルミニウム、チタン、鉄、錫、カルシウム、スカンジウム、イットリウム、ジルコニウム、ハフニウム、ホウ素、タリウム、ゲルマニウム、鉛などを用いることができる。これらの不純物元素（例えば、マグネシウム、アルミニウム、チタンなど）をソース領域又はドレイン領域に含ませると、酸素のブロッキング効果などがあり、成膜後の加熱処理などによって半導体層の酸素濃度を最適な範囲内に保持できる。本実施の形態では、ソース領域又はドレイン領域１０６ａ、１０６ｂにチタンを含むＩｎ、Ｇａ、及びＺｎを含む酸素欠乏酸化物半導体層を用いる。
ソース領域又はドレイン領域１０６ａ、１０６ｂとしてチタンを含む酸素欠乏酸化物半導体層を設けると、ソース電極層及びドレイン電極層としてソース領域又はドレイン領域１０６ａ、１０６ｂ上に直接アルミニウム膜を形成し、アルミニウム膜上にチタン膜を形成することができる。
本発明の一形態の多層のソース領域又はドレイン領域を有する薄膜トランジスタは、より高速動作が可能であり、そのような薄膜トランジスタを含む半導体装置は高い電気特性及び高信頼性を付与することができる。
本実施の形態は他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態は、実施の形態１において、薄膜トランジスタの形状及び作製方法が一部異なる例である。従って、他は実施の形態１と同様に行うことができ、実施の形態１と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。
本実施の形態では、表示装置に用いられる薄膜トランジスタ１７４及びその作製工程について、図１３及び図１４を用いて説明する。図１３（Ａ１）は薄膜トランジスタ１７４の平面図、図１３（Ａ２）及び図１４は図１３（Ａ１）における線Ｄ１−Ｄ２の薄膜トランジスタ及びその作製工程を示す断面図に相当する。
図１３（Ａ）（Ｂ）に示すように、基板１００上に、ゲート電極層１０１、半導体層１０３、ソース領域又はドレイン領域１０４ａ、１０４ｂ、ソース電極層又はドレイン電極層１０５ａ、１０５ｂを含む薄膜トランジスタ１７４が設けられている。
半導体層１０３は、Ｉｎ、Ｇａ、及びＺｎを含む酸素過剰酸化物半導体層であり、ソース領域又はドレイン領域１０４ａ、１０４ｂはＩｎ、Ｇａ、及びＺｎを含む酸素欠乏酸化物半導体層である。ソース領域又はドレイン領域１０４ａ、１０４ｂは、半導体層１０３よりキャリア濃度が高い。
ゲート絶縁層１０２の形成後、ゲート絶縁層１０２表面に酸素ラジカル処理を行い酸素過剰領域とする。また、ゲート絶縁層１０２、及び半導体層１０３は連続成膜する。
酸素過剰領域を有するゲート絶縁層１０２と酸素過剰酸化物半導体層である半導体層１０３は相性がよく、良好な界面特性を得ることができる。
ソース領域及びドレイン領域１０４ａ、１０４ｂの酸素欠乏酸化物半導体層は、１ｎｍ以上１０ｎｍ以下のサイズの結晶粒を有し、半導体層１０３よりキャリア濃度が高い。
半導体層１０３はソース領域又はドレイン領域１０４ａを介してソース電極層又はドレイン電極層１０５ａと、ソース領域又はドレイン領域１０４ｂを介してソース電極層又はドレイン電極層１０５ｂと電気的に接続している。
図１４を用いて薄膜トランジスタ１７４の作製工程を説明する。基板１００上にゲート電極層１０１を形成する。次に、ゲート電極層１０１上に、ゲート絶縁層１０２を形成し、酸素ラジカル処理をゲート絶縁層１０２表面に行った後、Ｉｎ、Ｇａ、及びＺｎを含む酸素過剰酸化物半導体膜である半導体膜１３１、Ｉｎ、Ｇａ、及びＺｎを含む酸素欠乏酸化物半導体膜である半導体膜１３２、導電膜１３３を順に形成する（図１４（Ａ）参照。）。
ゲート絶縁層１０２、Ｉｎ、Ｇａ、及びＺｎを含む酸素過剰酸化物半導体膜である半導体膜である半導体膜１３１、Ｉｎ、Ｇａ、及びＺｎを含む酸素欠乏酸化物半導体膜である半導体膜１３２、導電膜１３３を大気に触れさせることなく連続的に形成することができる。大気に触れさせることなく連続成膜することで、大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
本実施の形態では、マスク１３５を形成するために高階調マスクを用いた露光を行う例を示す。マスク１３５を形成するためレジストを形成する。レジストは、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
次に、フォトマスクとして多階調マスクを用いて、レジストに光を照射して、レジストを露光する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、グレートーンマスク、ハーフトーンマスクがある。
グレートーンマスクは、透光性を有する基板及びその上に形成される遮光部並びに回折格子で構成される。遮光部においては、光の透過率が０％である。一方、回折格子はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性を有する基板は、石英等の透光性を有する基板を用いることができる。遮光部及び回折格子は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
グレートーンマスクに露光光を照射した場合、遮光部においては、光の透過率は０％であり、遮光部及び回折格子が設けられていない領域では光の透過率は１００％である。また、回折格子においては、１０〜７０％の範囲で調整可能である。回折格子における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
ハーフトーンマスクは、透光性を有する基板及びその上に形成される半透過部並びに遮光部で構成される。半透過部は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
ハーフトーンマスクに露光光を照射した場合、遮光部においては、光の透過率は０％であり、遮光部及び半透過部が設けられていない領域では光の透過率は１００％である。また、半透過部においては、１０〜７０％の範囲で調整可能である。半透過部に於ける光の透過率の調整は、半透過部の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図１４（Ｂ）に示すように、膜厚の異なる領域を有するマスク１３５を形成することができる。
次に、マスク１３５により、半導体膜１３１、ｎ型の導電型を有する半導体膜１３２、導電膜１３３をエッチングし分離する。この結果、半導体膜１３６、ｎ型の導電型を有する半導体膜１３７、及び導電膜１３８を形成することができる（図１４（Ｂ）参照。）。
次に、マスク１３５をアッシングする。この結果、マスクの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のマスクのレジスト（ゲート電極層１０１の一部と重畳する領域）は除去され、分離されたマスク１３９を形成することができる（図１４（Ｃ）参照。）。
マスク１３９を用いて導電膜１３８をエッチングし、ソース電極層又はドレイン電極層１０５ａ、１０５ｂを形成する。本実施の形態のように導電膜１３８をウエットエッチングすると、導電膜１３８は等方的にエッチングされるため、マスク１３９の端部と、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの端部は一致せずより後退し、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの外側にｎ型の導電型を有する半導体膜１３７及び半導体膜１３６が突出した形状となる。次に、マスク１３９を用いてｎ型の導電型を有する半導体膜１３７及び半導体膜１３６をエッチングして、ソース領域又はドレイン領域１０４ａ、１０４ｂ、半導体層１０３を形成する（図１４（Ｄ）参照。）。なお、半導体層１０３は一部のみがエッチングされ、溝部を有する半導体層となる。
ソース領域又はドレイン領域１０４ａ、１０４ｂの形成工程と、半導体層１０３の溝部とを同一工程で形成することができ、同様に、半導体層１０３の端部が、一部エッチングされ露出した形状となる。この後、マスク１３９を除去する。
以上の工程で、図１３（Ａ）（Ｂ）に示す薄膜トランジスタ１７４を作製することができる。
本実施の形態のように、多階調マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト化が計れる。
本実施の形態は他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の半導体装置の一例である表示装置において、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至実施の形態４のいずれか一に従って形成する。また、実施の形態１乃至実施の形態４のいずれか一に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。
本発明の半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図１６（Ａ）に示す。図１６（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応してマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうちいずれか一）と接続される。
また、実施の形態１乃至実施の形態４のいずれか一に示す薄膜トランジスタは、ｎチャネル型ＴＦＴであり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図１７を用いて説明する。
図１７に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを有する。
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される。
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信号が入力される。
なお、ドライバＩＣ５６０１は、単結晶基板上に形成されていることが望ましい。さらに、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されていることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿ＭとはＦＰＣなどを介して接続するとよい。
次に、図１７に示した信号線駆動回路の動作について、図１８のタイミングチャートを参照して説明する。なお、図１８のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分割されている。さらに、図１７の信号線駆動回路は、他の行の走査線が選択されている場合でも図１８と同様の動作をする。
なお、図１８のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について示している。
なお、図１８のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５７２１＿Ｊを示している。
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ−１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋１とする。
図１８に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図１７の信号線駆動回路は、１ゲート選択期間を３つに分割することで、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力することができる。したがって、図１７の信号線駆動回路は、ドライバＩＣ５６０１が形成される基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすることができる。接続数が約１／３になることによって、図１７の信号線駆動回路は、信頼性、歩留まりなどを向上できる。
なお、図１７のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御するための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は３つのサブ選択期間に分割されることが望ましい。
別の例として、図１９のタイミングチャートに示すように、１つの選択期間をプリチャージ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３の選択期間Ｔ３に分割してもよい。さらに、図１９のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５８２１＿Ｊを示している。図１９に示すように、プリチャージ期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
以上のことから、図１９のタイミングチャートを適用した図１７の信号線駆動回路は、サブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージできるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１９において、図１８と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図２０及び図２１を用いて説明する。
図２０にシフトレジスタの回路構成を示す。図２０に示すシフトレジスタは、複数のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのうちいずれか一）で構成される。また、第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。
図２０のシフトレジスタの接続関係について説明する。図２０のシフトレジスタは、ｉ段目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのうちいずれか一）は、図２１に示した第１の配線５５０１が第７の配線５７１７＿ｉ−１に接続され、図２１に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され、図２１に示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図２１に示した第６の配線５５０６が第５の配線５７１５に接続される。
また、図２１に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線５７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、図２１に示した第５の配線５５０５が第４の配線５７１４に接続される。
ただし、１段目のフリップフロップ５７０１＿１の図２１に示す第１の配線５５０１は第１の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図２１に示す第２の配線５５０２は第６の配線５７１６に接続される。
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第２の電源線と呼んでもよい。
次に、図２０に示すフリップフロップの詳細について、図２１に示す。図２１に示すフリップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。
次に、図２０に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）が第５の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソース電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
第２の薄膜トランジスタ５５７２の第１の電極が第４の配線第６の配線５５０６に接続され、第２の薄膜トランジスタ５５７２第２の電極が第３の配線５５０３に接続される。
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続される。
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５５７１のゲート電極に接続される。
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続される。
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５５７２のゲート電極に接続される。
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０１に接続される。
なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第２の電極の接続箇所をノード５５４４とする。
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５５０４を、それぞれ第１の信号線、第２の信号、第３の信号線、第４の信号線と呼んでもよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線と呼んでもよい。
また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態４のいずれか一に示すｎチャネル型ＴＦＴのみで作製することも可能である。実施の形態１乃至実施の形態４のいずれか一に示すｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動周波数を高くすることが可能となる。また、実施の形態１乃至実施の形態４のいずれか一に示すｎチャネル型ＴＦＴはインジウム、ガリウム、及び亜鉛を含む酸素欠乏酸化物半導体層であるソース領域又はドレイン領域により寄生容量が低減されるため、周波数特性（ｆ特性と呼ばれる）が高い。例えば、実施の形態１乃至実施の形態４のいずれか一に示すｎチャネル型ＴＦＴを用いた走査線駆動回路は、高速に動作させることが出来るため、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することが出来る。
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することが出来る。
また、本発明の半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図１６（Ｂ）に示す。
図１６（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有する画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４０３とを有する。
図１６（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。
なお、図１６（Ｂ）に示す発光表示装置では、一つの画素にスイッチング用ＴＦＴと、電流制御用ＴＦＴとの２つを配置する場合、スイッチング用ＴＦＴのゲート配線である第１の走査線に入力される信号を第１走査線駆動回路５４０２で生成し、電流制御用ＴＦＴのゲート配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成している例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、スイッチング素子が有する各トランジスタの数によって、スイッチング素子の動作を制御するのに用いられる第１の走査線が、各画素に複数設けられることもあり得る。この場合、複数の第１の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動回路で生成しても良い。
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる。また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態４のいずれか一に示すｎチャネル型ＴＦＴのみで作製することも可能である。
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至実施の形態４のいずれか一の薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
ここでは、少なくともゲート絶縁層と酸素過剰酸化物半導体層の積層を大気に触れることなく、連続成膜を行う逆スタガ型の薄膜トランジスタの作製例を以下に示す。ここでは、連続成膜を行う工程までの工程を示し、その後の工程は、実施の形態１乃至実施の形態４のいずれか一に従って薄膜トランジスタを作製すればよい。
本明細書中で連続成膜とは、スパッタ法で行う第１の成膜工程からスパッタ法で行う第２の成膜工程までの一連のプロセス中、被処理基板の置かれている雰囲気が大気等の汚染雰囲気に触れることなく、常に真空中または不活性ガス雰囲気（窒素雰囲気または希ガス雰囲気）で制御されていることを言う。連続成膜を行うことにより、清浄化された被処理基板の水分等の再付着を回避して成膜を行うことができる。
同一チャンバー内で第１の成膜工程から第２の成膜工程までの一連のプロセスを行うことは本明細書における連続成膜の範囲にあるとする。
また、異なるチャンバーで第１の成膜工程から第２の成膜工程までの一連のプロセスを行う場合、第１の成膜工程を終えた後、大気にふれることなくチャンバー間を基板搬送して第２の成膜を施すことも本明細書における連続成膜の範囲にあるとする。
なお、第１の成膜工程と第２の成膜工程の間に、基板搬送工程、アライメント工程、徐冷工程、または第２の工程に必要な温度とするため基板を加熱または冷却する工程等を有しても、本明細書における連続成膜の範囲にあるとする。
ただし、洗浄工程、ウエットエッチング、レジスト形成といった液体を用いる工程が第１の成膜工程と第２の成膜工程の間にある場合、本明細書でいう連続成膜の範囲には当てはまらないとする。
大気に触れることなく連続成膜を行う場合、図２２に示すようなマルチチャンバー型の製造装置を用いることが好ましい。
製造装置の中央部には、基板を搬送する搬送機構（代表的には搬送ロボット８１）を備えた搬送室８０が設けられ、搬送室８０には、搬送室内へ搬入および搬出する基板を複数枚収納するカセットケースをセットするカセット室８２が連結されている。
また、搬送室には、それぞれゲートバルブ８３〜８８を介して複数の処理室が連結される。ここでは、上面形状が六角形の搬送室８０に５つの処理室を連結する例を示す。なお、搬送室の上面形状を変更することで、連結できる処理室の数を変えることができ、例えば、四角形とすれば３つの処理室が連結でき、八角形とすれば７つの処理室が連結できる。
５つの処理室のうち、少なくとも１つの処理室はスパッタリングを行うスパッタチャンバーとする。スパッタチャンバーは、少なくともチャンバー内部に、スパッタターゲット、ターゲットをスパッタするための電力印加機構やガス導入手段、所定位置に基板を保持する基板ホルダー等が設けられている。また、スパッタチャンバー内を減圧状態とするため、チャンバー内の圧力を制御する圧力制御手段がスパッタチャンバーに設けられている。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
スパッタチャンバーとしては、上述した様々なスパッタ法を適宜用いる。
また、成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
また、５つの処理室のうち、他の処理室の一つはスパッタリングの前に基板の予備加熱などを行う加熱チャンバー、スパッタリング後に基板を冷却する冷却チャンバー、或いはプラズマ処理を行うチャンバーとする。
次に製造装置の動作の一例について説明する。
被成膜面を下向きとした基板９４を収納した基板カセットをカセット室８２にセットして、カセット室８２に設けられた真空排気手段によりカセット室を減圧状態とする。なお、予め、各処理室および搬送室８０内部をそれぞれに設けられた真空排気手段により減圧しておく。こうしておくことで、各処理室間を基板が搬送されている間、大気に触れることなく清浄な状態を維持することができる。
なお、被成膜面を下向きとした基板９４は、少なくともゲート電極が予め設けられている。ゲート電極と基板との間に下地絶縁膜を設けてもよい。例えば、下地絶縁膜として、特に限定されないが、スパッタ法で得られる窒化シリコン膜、窒化酸化シリコン膜などを用いればよい。基板９４としてアルカリ金属を含むガラス基板を用いる場合、下地絶縁膜は、基板からナトリウム等の可動イオンがその上の半導体領域中に侵入して、ＴＦＴの電気特性が変化することを抑制する作用を有する。
ここでは、ゲート電極を覆う窒化シリコン膜をプラズマＣＶＤ法で形成し、１層目のゲート絶縁層を形成した基板を用いる。プラズマＣＶＤ法で成膜された窒化シリコン膜は緻密であり、１層目のゲート絶縁層とすることでピンホールなどの発生を抑えることができる。なお、ここではゲート絶縁層を積層とする例を示すが特に限定されず、単層または３層以上の積層を用いてもよい。
次いで、ゲートバルブ８３を開いて搬送ロボット８１により１枚目の基板９４をカセットから抜き取り、ゲートバルブ８４を開いて第１の処理室８９内に搬送し、ゲートバルブ８４を閉める。第１の処理室８９では、加熱ヒータやランプ加熱で基板を加熱して基板９４に付着している水分などを除去する。特に、ゲート絶縁層に水分が含まれるとＴＦＴの電気特性が変化する恐れがあるため、スパッタ成膜前の加熱は有効である。なお、カセット室８２に基板をセットした段階で十分に水分が除去されている場合には、この加熱処理は不要である。
また、第１の処理室８９にプラズマ処理手段を設け、１層目のゲート絶縁層の表面にプラズマ処理を行ってもよい。また、カセット室８２に加熱手段を設けてカセット室８２で水分を除去する加熱を行ってもよい。
次いで、ゲートバルブ８４を開いて搬送ロボット８１により基板を搬送室８０に搬送し、ゲートバルブ８５を開いて第２の処理室９０内に搬送し、ゲートバルブ８５を閉める。
ここでは、第２の処理室９０は、ＲＦマグネトロンスパッタ法を用いたスパッタチャンバーとする。
第２の処理室９０では、１層目のゲート絶縁層として窒化シリコン膜（ＳｉＮｘ膜）の成膜を行う。
ＳｉＮｘ膜の成膜後、大気に触れることなく、ゲートバルブ８５を開いて搬送ロボット８１により基板を搬送室８０に搬送し、ゲートバルブ８６を開いて第３の処理室９１内に搬送し、ゲートバルブ８６を閉める。
ここでは、第３の処理室９１は、ＲＦマグネトロンスパッタ法を用いたスパッタチャンバーとする。
第３の処理室９１では、２層目のゲート絶縁層として酸化シリコン膜（ＳｉＯｘ膜）の成膜を行う。ゲート絶縁層として、酸化シリコン膜の他に、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、酸化マグネシウム膜（ＭｇＯｘ膜）、窒化アルミニウム膜（ＡｌＮｘ膜）、酸化イットリウム膜（ＹＯｘ膜）などを用いることができる。
ゲート絶縁層中の水素をより少なくするため、ゲート絶縁層をＳｉ単結晶のターゲットを用いてアルゴンガスと酸素ガスを用い、スパッタ成膜する。このゲート絶縁層中の水素が拡散し、ＩＧＺＯ膜中の過剰な酸素と反応してＨ２Ｏ成分になることはチャネルのＩ型化を防ぐ上では極めて重要である。連続成膜をして、ゲート絶縁層とＩＧＺＯ膜の界面に水分を付着させないことも重要である。従って、チャンバー内をクライオポンプなどで真空排気し、到達最低圧力を１×１０−７〜１×１０−１０Ｔｏｒｒ（約１×１０−５Ｐａ以上１×１０−８Ｐａ）の超高真空領域、所謂、ＵＨＶ領域中でスパッタを行うことが好ましい。また、ゲート絶縁層とＩＧＺＯ膜の界面を大気に触れさせないように連続的に積層する際、ゲート絶縁層の表面に酸素ラジカル処理を行い、表面を酸素過剰領域とすることは、その後の工程での信頼性向上のための熱処理において、酸素のＩＧＺＯ膜界面の改質のための供給源を作る上で有効である。
また、ゲート絶縁層に酸素ラジカル処理を行って酸素過剰領域を設けることによって、ゲート絶縁層の内部の酸素濃度と比較してＩＧＺＯ側の表面の酸素濃度が高濃度となる。また、酸素ラジカル処理を行わない場合と比べて、酸素ラジカル処理を行った場合は、ゲート絶縁層とＩＧＺＯ膜の界面における酸素濃度が高くなる。
ゲート絶縁層に酸素ラジカル処理を行ってＩＧＺＯ膜を積層し、熱処理を行えば、ＩＧＺＯ膜のゲート絶縁層側の酸素濃度も高濃度となる。
また、ゲート絶縁層にハロゲン元素、例えばフッ素、塩素などを膜中に少量添加し、ナトリウム等の可動イオンの固定化をさせてもよい。その方法としては、チャンバー内にハロゲン元素を含むガスを導入してスパッタリングを行う。ただし、ハロゲン元素を含むガスを導入する場合にはチャンバーの排気手段に除害設備を設ける必要がある。ゲート絶縁層に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークが１×１０１５ｃｍ−３以上１×１０２０ｃｍ−３以下の範囲内とすることが好ましい。
ＳｉＯｘ膜の成膜後、大気に触れることなく、ゲートバルブ８６を開いて搬送ロボット８１により基板を搬送室８０に搬送し、ゲートバルブ８７を開いて第４の処理室９２内に搬送し、ゲートバルブ８７を閉める。
ここでは、第４の処理室９２は、ＤＣマグネトロンスパッタ法を用いたスパッタチャンバーとする。第４の処理室９２では、ゲート絶縁層表面への酸素ラジカル処理と、半導体層として酸素過剰酸化物半導体層（ＩＧＺＯ膜の成膜）、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層の成膜を行う。
ゲート絶縁層表面の酸素ラジカル処理としては、逆スパッタなどのプラズマ処理を行えばよい。逆スパッタとは、ターゲット側に電圧を印加せずに、酸素、又は酸素及びアルゴン雰囲気下で基板側に電圧を印加して基板表面にプラズマを形成して表面を改質する方法である。また、ゲート絶縁層に窒化処理を行ってもよく、窒素雰囲気下で逆スパッタなどのプラズマ処理を行えばよい。
Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットを用いて、希ガス雰囲気下、または酸素雰囲気下で成膜することができる。ここでは酸素を限りなく多くＩＧＺＯ膜中に含ませるために、ターゲットとしてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体を用い、酸素のみの雰囲気下、または酸素が９０％以上、且つ、Ａｒが１０％以下の雰囲気下でパルスＤＣスパッタ法のスパッタリングを行い、酸素過剰のＩＧＺＯ膜を形成する。
このように、大気に触れることなく、酸素過剰のＳｉＯｘ膜と酸素過剰のＩＧＺＯ膜とを連続成膜することにより、酸素過剰の膜同士のため界面状態を安定させ、ＴＦＴの信頼性を向上させることができる。ＩＧＺＯ膜の成膜前に基板が大気に触れた場合、水分などが付着し、界面状態に悪影響を与え、しきい値のバラツキや、電気特性の劣化、ノーマリーオンのＴＦＴになってしまう症状などを引き起こす恐れがある。水分は水素化合物であり、大気に触れることなく、連続成膜することによって、水素化合物が界面に存在することを排除することができる。従って、連続成膜することにより、しきい値のバラツキの低減や、電気特性の劣化の防止や、ＴＦＴがノーマリーオン側にシフトすることを低減、望ましくはシフトをなくすことができる。
また、第３の処理室９１のスパッタチャンバーに人工石英のターゲットと、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットとの両方を設置し、シャッターを用いて順次積層して連続成膜することによって同一チャンバー内で積層を行うこともできる。シャッターは、ターゲットと基板の間に設け、成膜を行うターゲットはシャッターを開け、成膜を行わないターゲットはシャッターにより閉じる。同一チャンバー内で積層する利点としては、使用するチャンバーの数を減らせる点と、異なるチャンバー間を基板搬送する間にパーティクル等が基板に付着することを防止できる点である。
グレートーンマスクを用いる工程でなければ、この段階で製造装置からカセット室を介して基板を搬出し、フォトリソグラフィ技術を用いて酸素過剰のＩＧＺＯ膜のエッチング加工を行うが、グレートーンマスクを用いる工程であれば引き続き、以下に示す連続成膜を行う。
引き続き、第４の処理室９２にて、希ガスのみの雰囲気下でパルスＤＣスパッタ法のスパッタリングを行い、酸素過剰のＩＧＺＯ膜上に接して酸素欠乏のＩＧＺＯ膜を形成する。この酸素欠乏のＩＧＺＯ膜は酸素過剰のＩＧＺＯ膜よりも膜中の酸素濃度が低い。この酸素欠乏のＩＧＺＯ膜はソース領域またはドレイン領域として機能する。
次いで、大気に触れることなく、ゲートバルブ８７を開いて第４の処理室９２内に搬送し、ゲートバルブ８７を閉める。
次いで、大気に触れることなく、ゲートバルブ８７を開いて搬送ロボット８１により基板を搬送室８０に搬送し、ゲートバルブ８８を開いて第５の処理室９３内に搬送し、ゲートバルブ８８を閉める。
ここでは、第５の処理室９３は、ＤＣマグネトロンスパッタ法を用いたスパッタチャンバーとする。第５の処理室９３では、ソース電極層またはドレイン電極層となる金属多層膜（導電膜）の成膜を行う。第５の処理室９３のスパッタチャンバーにチタンのターゲットと、アルミニウムのターゲットとの両方を設置し、シャッターを用いて順次積層して連続成膜することによって同一チャンバー内で積層を行う。ここでは、チタン膜上にアルミニウム膜を積層し、さらにアルミニウム膜上にチタン膜を積層する。
このように、グレートーンマスクを用いる場合、大気に触れることなく、酸素過剰のＳｉＯｘ膜と酸素過剰のＩＧＺＯ膜と酸素欠乏のＩＧＺＯ膜と金属多層膜とを連続成膜することができる。特に、酸素過剰のＩＧＺＯ膜の界面状態がより安定し、ＴＦＴの信頼性を向上させることができる。ＩＧＺＯ膜の成膜前後に基板が大気に触れた場合、水分などが付着し、界面状態に悪影響を与え、しきい値のバラツキや、電気特性の劣化、ノーマリーオンのＴＦＴになってしまう症状などを引き起こす恐れがある。水分は水素化合物であり、大気に触れることなく、連続成膜することによって、水素化合物がＩＧＺＯ膜の界面に存在することを排除することができる。従って、４層を連続成膜することにより、しきい値のバラツキの低減や、電気特性の劣化の防止や、ＴＦＴがノーマリーオン側にシフトすることを低減、望ましくはシフトをなくすことができる。
また、大気に触れることなく、酸素欠乏のＩＧＺＯ膜とソース電極層及びドレイン電極層となる金属多層膜の成膜とを連続成膜することにより、酸素欠乏のＩＧＺＯ膜と金属多層膜との間で良好な界面状態を実現でき、接触抵抗を低減できる。
また、第３の処理室９１のスパッタチャンバーに人工石英のターゲットと、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットとの両方を設置し、シャッターを用いて順次導入するガスを切り替えて３層を連続成膜することによって同一チャンバー内で積層を行うこともできる。同一チャンバー内で積層する利点としては、使用するチャンバーの数を減らせる点と、異なるチャンバー間を基板搬送する間にパーティクル等が基板に付着することを防止できる点である。
以上の工程を繰り返してカセットケース内の基板に成膜処理を行って複数の基板の処理を終えた後、カセット室の真空を大気に開放して、基板およびカセットを取り出す。
また、第１の処理室８９で、酸素過剰のＩＧＺＯ膜及び酸素欠乏のＩＧＺＯ膜の成膜後の加熱処理、具体的には２００℃〜６００℃の加熱処理、好ましくは３００℃〜５００℃の加熱処理を行うことができる。この加熱処理を行うことにより逆スタガ型の薄膜トランジスタの電気特性を向上させることができる。この加熱処理は、酸素過剰のＩＧＺＯ膜及び酸素欠乏のＩＧＺＯ膜の成膜後であれば特に限定されず、例えば、酸素過剰のＩＧＺＯ膜及び酸素欠乏のＩＧＺＯ膜の成膜直後や、金属多層膜成膜直後に行うことができる。
次いで、グレートーンマスクを用いて各積層膜をエッチング加工する。ドライエッチングやウェットエッチングを用いて形成してもよいし、複数回のエッチングに分けてそれぞれ選択的にエッチングしてもよい。
半導体層、ソース領域、ドレイン領域、ソース電極層及びドレイン電極層をエッチング加工により形成した後、保護膜を形成する前に真空ベークを行ってもよい。
また、半導体層、ソース領域、ドレイン領域、ソース電極層及びドレイン電極層をエッチング加工により形成した後、保護膜を形成する前に酸素ラジカル処理を行ってもよい。露出している半導体層のチャネル形成領域に酸素ラジカル処理を行うことによって、半導体層表面を酸素過剰領域とすることができる。
半導体層表面を酸素過剰領域とすることによって、水素の半導体層への混入を防ぐ、またバックチャネルが酸素欠乏領域となりソースドレイン間の導通が起きることを防ぎオフ電流を下げることができる。このようにバックチャネル部の半導体層も酸素過剰領域とすることができるため、ゲート絶縁層への酸素ラジカル処理と同様に、バックチャネル部の半導体層の酸素ラジカル処理を行うことは有効である。
以降の工程は、上述した実施の形態１乃至実施の形態４のいずれか一に従えば、逆スタガ型の薄膜トランジスタが作製できる。
ここではマルチチャンバー方式の製造装置を例に説明を行ったが、スパッタチャンバーを直列に連結するインライン方式の製造装置を用いて大気に触れることなく連続成膜を行ってもよい。
また、図２２に示す装置は被成膜面を下向きに基板をセットする、所謂フェイスダウン方式の処理室としたが、基板を垂直に立て、縦置き方式の処理室としてもよい。縦置き方式の処理室は、フェイスダウン方式の処理室よりもフットプリントが小さいメリットがあり、さらに基板の自重により撓む恐れのある大面積の基板を用いる場合に有効である。
（実施の形態７）
本発明の薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、本発明の薄膜トランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
本実施の形態では、本発明の一形態の半導体装置として液晶表示装置の例を示す。
図２３（Ａ）（Ｂ）に、本発明を適用したアクティブマトリクス型の液晶表示装置を示す。図２３（Ａ）は液晶表示装置の平面図であり、図２３（Ｂ）は図２３（Ａ）における線Ｖ−Ｘの断面図である。半導体装置に用いられる薄膜トランジスタ２０１としては、実施の形態２で示す薄膜トランジスタと同様に作製でき、酸素ラジカル処理をされたゲート絶縁層上に酸素過剰酸化物半導体層及び酸素欠乏酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態１、実施の形態３、又は実施の形態４で示す薄膜トランジスタも本実施の薄膜トランジスタ２０１として適用することもできる。
図２３（Ａ）の本実施の形態の液晶表示装置は、ソース配線層２０２、マルチゲート構造の逆スタガ型の薄膜トランジスタ２０１、ゲート配線層２０３、容量配線層２０４を含む。
また、図２３（Ｂ）において、本実施の形態の液晶表示装置は、マルチゲート構造の薄膜トランジスタ２０１、絶縁層２１１、絶縁層２１２、絶縁層２１３、及び表示素子に用いる電極層２５５、配向膜として機能する絶縁層２６１、偏光板２６８が設けられた基板２００と、配向膜として機能する絶縁層２６３、表示素子に用いる電極層２６５、カラーフィルタとして機能する着色層２６４、偏光板２６７が設けられた基板２６６とが液晶層２６２を挟持して対向しており、液晶表示素子２６０を有している。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層２６２に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
なお図２３は透過型液晶表示装置の例であるが、本発明の一形態は反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。
また、図２３の液晶表示装置では、基板２６６の外側（視認側）に偏光板２６７を設け、内側に着色層２６４、表示素子に用いる電極層２６５という順に設ける例を示すが、偏光板２６７は基板２６６の内側に設けてもよい。また、偏光板と着色層の積層構造も図２３に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性を向上させるため、実施の形態１で得られた薄膜トランジスタを保護膜や平坦化絶縁膜として機能する絶縁層（絶縁層２１１、絶縁層２１２、絶縁層２１３）で覆う構成となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。
保護膜の一層目として絶縁層２１１を形成する。絶縁層２１１は、アルミニウム膜のヒロック防止に効果がある。ここでは、絶縁層２１１として、スパッタ法を用いて酸化珪素膜を形成する。
また、保護膜の二層目として絶縁層２１２を形成する。ここでは、絶縁層２１２として、スパッタ法を用いて窒化珪素膜を形成する。保護膜の一層として窒化珪素膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑制することができる。
また、保護膜を形成した後に、ＩＧＺＯ半導体層のアニール（３００℃〜４００℃）を行ってもよい。
また、平坦化絶縁膜として絶縁層２１３を形成する。絶縁層２１３としては、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、またはアリール基のうち少なくとも１種を有していてもよい。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層２１３を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していてもよい。
絶縁層２１３の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層２１３を材料液を用いて形成する場合、ベークする工程で同時に、ＩＧＺＯ半導体層のアニール（３００℃〜４００℃）を行ってもよい。絶縁層２１３の焼成工程とＩＧＺＯ半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層として機能する電極層２５５、２６５は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、電極層２５５、２６５として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
以上の工程により、半導体装置として信頼性の高い液晶表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、本発明の半導体装置として電子ペーパーの例を示す。
図３０は、本発明を適用した半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、実施の形態２で示す薄膜トランジスタと同様に作製でき、酸素ラジカル処理をされたゲート絶縁層上に酸素過剰酸化物半導体層、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態１、実施の形態３、又は実施の形態４で示す薄膜トランジスタも本実施の薄膜トランジスタ５８１として適用することもできる。
図３０の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
薄膜トランジスタ５８１はマルチゲート構造の逆スタガ型の薄膜トランジスタであり、ソース電極層又はドレイン電極層によって第１の電極層５８７と、絶縁層５８５に形成する開口で接しており電気的に接続している。第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図３０参照。）。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態では、本発明の半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
図２６（Ａ）（Ｂ）は、本発明を適用した半導体装置の例としてアクティブマトリクス型の発光表示装置を示す。図２６（Ａ）は発光表示装置の平面図であり、図２６（Ｂ）は図２６（Ａ）における線Ｙ−Ｚの断面図である。なお、図２７に、図２６に示す発光表示装置の等価回路を示す。
半導体装置に用いられる薄膜トランジスタ３０１、３０２としては、実施の形態１及び実施の形態２で示す薄膜トランジスタと同様に作製でき、酸素ラジカル処理をされたゲート絶縁層上に酸素過剰酸化物半導体層、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態３、又は実施の形態４で示す薄膜トランジスタも本実施の薄膜トランジスタ３０１、３０２として適用することもできる。
図２６（Ａ）及び図２６（Ｂ）に示す本実施の形態の発光表示装置は、マルチゲート構造の薄膜トランジスタ３０１、発光素子３０３、容量素子３０４、ソース配線層３０５、ゲート配線層３０６、電源線３０７を含む。薄膜トランジスタ３０１、３０２はｎチャネル型薄膜トランジスタである。
また、図２６（Ｂ）において、本実施の形態の発光表示装置は、薄膜トランジスタ３０２、絶縁層３１１、絶縁層３１２、絶縁層３１３、隔壁３２１、及び発光素子３０３に用いる第１の電極層３２０、電界発光層３２２、第２の電極層３２３を有している。
絶縁層３１３は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンを用いて形成することが好ましい。
本実施の形態では画素の薄膜トランジスタ３０２がｎ型であるので、画素電極層である第１の電極層３２０として、陰極を用いるのが望ましい。具体的には、陰極としては、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等を用いることができる。
隔壁３２１は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極層３２０上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層３２２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
電界発光層３２２を覆うように、陽極を用いた第２の電極層３２３を形成する。第２の電極層３２３は、実施の形態７に画素電極層として列挙した透光性を有する導電性材料を用いた透光性導電膜で形成することができる。上記透光性導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。第１の電極層３２０と電界発光層３２２と第２の電極層３２３とが重なり合うことで、発光素子３０３が形成されている。この後、発光素子３０３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層３２３及び隔壁３２１上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
さらに、実際には、図２６（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
次に、発光素子の構成について、図２８を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図２８（Ａ）（Ｂ）（Ｃ）の半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実施の形態１で示す薄膜トランジスタと同様に作製でき、酸素ラジカル処理をされたゲート絶縁層上に酸素過剰酸化物半導体層、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層を含む信頼性の高い薄膜トランジスタである。また、実施の形態２、実施の形態３、又は実施の形態４で示す薄膜トランジスタをＴＦＴ７００１、７０１１、７０２１として適用することもできる。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の一形態の画素構成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図２８（Ａ）を用いて説明する。
図２８（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２８（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図２８（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図２８（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図２８（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２８（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７０１４は、図２８（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２８（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図２８（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図２８（Ｃ）を用いて説明する。図２８（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図２８（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図２８（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図２８（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図２８（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図２８に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
以上の工程により、半導体装置として信頼性の高い発光表示装置を作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１０）
次に、本発明の半導体装置の一形態である表示パネルの構成について、以下に示す。本実施の形態では、表示素子として液晶素子を有する液晶表示装置の一形態である液晶表示パネル（液晶パネルともいう）、表示素子として発光素子を有する半導体装置の一形態である発光表示パネル（発光パネルともいう）について説明する。
次に、本発明の半導体装置の一形態に相当する発光表示パネルの外観及び断面について、図２９を用いて説明する。図２９は、第１の基板上に形成された酸素ラジカル処理をされたゲート絶縁層上に酸素過剰酸化物半導体層、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層を含む信頼性の高い薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図２９（Ｂ）は、図２９（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図２９（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、酸素ラジカル処理をされたゲート絶縁層上に酸素過剰酸化物半導体層、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層を含む信頼性の高い薄膜トランジスタに相当し、実施の形態１、実施の形態２、実施の形態３、又は実施の形態４に示す薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子４５１１の構成は、本実施の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
本実施の形態では、接続端子４５１５が、第２の電極層４５１２と同じ導電膜から形成され、配線４５１６は、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜から形成されている。
接続端子４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板には、第２の基板は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコ−ン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２９の構成に限定されない。
次に、本発明の半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図２４を用いて説明する。図２４は、第１の基板４００１上に形成された酸素ラジカル処理をされたゲート絶縁層上に酸素過剰酸化物半導体層、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層を含む信頼性の高い薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図２４（Ｂ）は、図２４（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２４（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２４（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図２４（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。
薄膜トランジスタ４０１０、４０１１は、酸素ラジカル処理をされたゲート絶縁層上に酸素過剰酸化物半導体層、並びにソース領域及びドレイン領域として酸素欠乏酸化物半導体層を含む信頼性の高い薄膜トランジスタに相当し、実施の形態１、実施の形態２、実施の形態３、又は実施の形態４に示す薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、配線４０１６は、薄膜トランジスタ４０１０、４０１１のゲート電極層と同じ導電膜で形成されている。
接続端子４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
また図２４においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
図２５は、本発明を適用して作製されるＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する一例を示している。
図２５は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む表示素子２６０４、着色層２６０５、偏光板２６０６が設けられ表示領域を形成している。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）などを用いることができる。
以上の工程により、半導体装置として信頼性の高い表示パネルを作製することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１１）
本発明の半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図３１、図３２に示す。
図３１（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙の印刷物である場合には、広告の交換は人手によって行われるが、本発明を適用した電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。
また、図３１（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が紙の印刷物である場合には、広告の交換は人手によって行われるが、本発明を適用した電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。
また、図３２は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図３２では表示部２７０５）に文章を表示し、左側の表示部（図３２では表示部２７０７）に画像を表示することができる。
また、図３２では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
（実施の形態１２）
本発明に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図３３（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して優先または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図３３（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図３４（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図３４（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図３４（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図３４（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
図３４（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロットマシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限定されず、少なくとも本発明に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。
図３５は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６などを備えている。
図３５に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１００２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
（実施の形態１３）
本実施の形態は、本発明の薄膜トランジスタにおいてチャネル保護型の薄膜トランジスタの例である。従って、他は実施の形態１又は実施の形態２と同様に行うことができ、実施の形態１又は実施の形態２と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。
本実施の形態では、半導体装置に用いられる薄膜トランジスタ１７５について、図３６を用いて説明する。
図３６に示すように、基板１００上に、ゲート電極層１０１、ゲート絶縁層１０２、半導体層１０３、チャネル保護層１０８、ソース領域又はドレイン領域１０４ａ、１０４ｂ、ソース電極層又はドレイン電極層１０５ａ、１０５ｂを含む薄膜トランジスタ１７５が設けられている。
本実施の形態の薄膜トランジスタ１７５は、半導体層１０３のチャネル形成上にチャネル保護層１０８が設けられている。半導体層１０３はチャネル保護層１０８がチャネルストッパーとして機能するためエッチングされない。チャネル保護層１０８もゲート絶縁層１０２、半導体層１０３と大気に触れさせずに連続成膜することによって形成してもよい。積層する薄膜を大気に曝さずに連続的に成膜すると生産性が向上する。
チャネル保護層１０８としては、無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムなど）を用いることができる。作製法としては、スパッタ法を用いることができる。
半導体層１０３は、Ｉｎ、Ｇａ、及びＺｎを含む酸素過剰酸化物半導体層であり、ソース領域又はドレイン領域１０４ａ、１０４ｂはＩｎ、Ｇａ、及びＺｎを含む酸素欠乏酸化物半導体層である。
酸素過剰領域を有するゲート絶縁層と酸素過剰酸化物半導体層は相性がよく、良好な界面特性を得ることができる。
ゲート絶縁層１０２の形成後、ゲート絶縁層表面に酸素ラジカル処理を行い酸素過剰領域とする。また、ゲート絶縁層１０２、及び半導体層１０３は連続成膜する。
ソース領域及びドレイン領域１０４ａ、１０４ｂの酸素欠乏酸化物半導体層は、１ｎｍ以上１０ｎｍ以下のサイズの結晶粒を有し、半導体層１０３よりキャリア濃度が高い。
本実施の形態では、ゲート電極層、ゲート絶縁層、半導体層（酸素過剰酸化物半導体層）、ソース領域及びドレイン領域（酸素欠乏酸化物半導体層）、ソース電極層及びドレイン電極層という積層構造を有する薄膜トランジスタとし、酸素欠乏酸化物半導体層に結晶粒を有するキャリア濃度が高いソース領域及びドレイン領域を用いることによって、半導体層の膜厚を薄膜にしたままで、かつ寄生容量を抑制できる。なお、薄膜であっても、ゲート絶縁層に対する割合が十分であるため寄生容量は十分に抑制される。
本実施の形態によって、光電流が少なく、寄生容量が小さく、オンオフ比の高い薄膜トランジスタを得ることができ、良好な動特性を有する薄膜トランジスタを作製できる。よって、電気特性が高く信頼性のよい薄膜トランジスタを有する半導体装置を提供することができる。
本実施の形態は他の実施の形態と適宜組み合わせて実施することができる。

Claims (2)

  1. 基板上にゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層の表面に第１の酸素ラジカル処理を行うことで、前記ゲート絶縁層に酸素をドープし、
    前記第１の酸素ラジカル処理を行った後、前記ゲート絶縁層上にスパッタ法により酸化物半導体層を形成し、
    前記酸化物半導体層に熱を加えることで、前記ゲート絶縁層中の酸素を前記酸化物半導体層に移動させ、
    前記熱を加えた後、前記酸化物半導体層の表面に第２の酸素ラジカル処理を行い、
    前記第２の酸素ラジカル処理を行った後、前記酸化物半導体層上に絶縁層を形成することを特徴とする半導体装置の作製方法。
  2. 基板上にゲート電極層を形成し、
    前記ゲート電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層の表面に第１の酸素ラジカル処理を行うことで、前記ゲート絶縁層に酸素をドープし、
    前記第１の酸素ラジカル処理を行った後、前記ゲート絶縁層上にスパッタ法により酸化物半導体層を形成し、
    前記酸化物半導体層に２００℃〜６００℃の熱処理をすることで、前記ゲート絶縁層中の酸素を前記酸化物半導体層に移動させ、
    前記熱を加えた後、前記酸化物半導体層の表面に第２の酸素ラジカル処理を行うことを特徴とする半導体装置の作製方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101681483B1 (ko) 2008-09-12 2016-12-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
TWI487104B (zh) 2008-11-07 2015-06-01 Semiconductor Energy Lab 半導體裝置和其製造方法
US8441007B2 (en) 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
EP2449593B1 (en) 2009-07-03 2019-08-28 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101820176B1 (ko) 2009-07-10 2018-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011027467A1 (ja) * 2009-09-04 2011-03-10 株式会社 東芝 薄膜トランジスタ及びその製造方法
KR20180128990A (ko) * 2009-09-16 2018-12-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011037008A1 (en) 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor film and method for manufacturing semiconductor device
KR101809759B1 (ko) * 2009-09-24 2018-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자 및 그 제조 방법
WO2011043163A1 (en) * 2009-10-05 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011043206A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20170024130A (ko) * 2009-10-21 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN104867982B (zh) 2009-10-30 2018-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
KR102128972B1 (ko) * 2009-11-06 2020-07-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101747158B1 (ko) * 2009-11-06 2017-06-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
JP5596963B2 (ja) * 2009-11-19 2014-09-24 出光興産株式会社 スパッタリングターゲット及びそれを用いた薄膜トランジスタ
WO2011070892A1 (en) 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102257147B1 (ko) 2010-01-20 2021-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 휴대 전화기
KR20130009978A (ko) * 2010-02-26 2013-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자의 제조 방법 및 성막 장치
KR20130025871A (ko) * 2010-02-26 2013-03-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
KR101913657B1 (ko) 2010-02-26 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
KR20130008037A (ko) * 2010-03-05 2013-01-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법
WO2011118509A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9190522B2 (en) 2010-04-02 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor
KR20130032304A (ko) 2010-04-02 2013-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9147768B2 (en) 2010-04-02 2015-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor and a metal oxide film
KR102710474B1 (ko) 2010-04-02 2024-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8884282B2 (en) 2010-04-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8906739B2 (en) * 2010-04-06 2014-12-09 Sharp Kabushiki Kaisha Thin film transistor substrate and method for manufacturing same
US8653514B2 (en) 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101803730B1 (ko) * 2010-04-09 2017-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102167416B1 (ko) 2010-04-23 2020-10-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20130054275A (ko) * 2010-04-23 2013-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101974927B1 (ko) 2010-04-23 2019-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20130055607A (ko) 2010-04-23 2013-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
WO2011135987A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101806271B1 (ko) 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9490368B2 (en) * 2010-05-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8629438B2 (en) * 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145634A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102906881B (zh) * 2010-05-21 2016-02-10 株式会社半导体能源研究所 半导体装置
WO2011145633A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145632A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
WO2011155302A1 (en) 2010-06-11 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102939659B (zh) * 2010-06-11 2016-08-17 株式会社半导体能源研究所 半导体器件及半导体器件的制造方法
WO2012002040A1 (en) 2010-07-01 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Driving method of liquid crystal display device
US8642380B2 (en) 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR102354354B1 (ko) * 2010-07-02 2022-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN107195686B (zh) * 2010-07-02 2021-02-09 株式会社半导体能源研究所 半导体装置
KR101885691B1 (ko) * 2010-07-27 2018-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI559409B (zh) * 2010-08-16 2016-11-21 半導體能源研究所股份有限公司 半導體裝置之製造方法
WO2012029596A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8766253B2 (en) * 2010-09-10 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8835917B2 (en) 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
JP2012256012A (ja) * 2010-09-15 2012-12-27 Semiconductor Energy Lab Co Ltd 表示装置
WO2012035984A1 (en) * 2010-09-15 2012-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP5647860B2 (ja) * 2010-10-28 2015-01-07 富士フイルム株式会社 薄膜トランジスタおよびその製造方法
US8916866B2 (en) * 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8569754B2 (en) * 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8816425B2 (en) * 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5908263B2 (ja) * 2010-12-03 2016-04-26 株式会社半導体エネルギー研究所 Ｄｃ−ｄｃコンバータ
KR102637010B1 (ko) 2010-12-03 2024-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
TWI416737B (zh) 2010-12-30 2013-11-21 Au Optronics Corp 薄膜電晶體及其製造方法
JP5977523B2 (ja) 2011-01-12 2016-08-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
TWI535032B (zh) 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
TWI624878B (zh) * 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8859330B2 (en) * 2011-03-23 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5825812B2 (ja) * 2011-03-24 2015-12-02 株式会社Ｊｏｌｅｄ 表示装置の製造方法
TWI597842B (zh) * 2011-03-25 2017-09-01 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
US8927329B2 (en) 2011-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor device with improved electronic properties
US8541266B2 (en) * 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8709922B2 (en) 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9117920B2 (en) * 2011-05-19 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using oxide semiconductor
US20120298998A1 (en) * 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
JP5827045B2 (ja) * 2011-06-29 2015-12-02 株式会社ジャパンディスプレイ 半導体装置の製造方法
US9385238B2 (en) 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
CN102629574A (zh) * 2011-08-22 2012-08-08 京东方科技集团股份有限公司 一种氧化物tft阵列基板及其制造方法和电子器件
US9660092B2 (en) * 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
JP2013093561A (ja) * 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 酸化物半導体膜及び半導体装置
JP6022880B2 (ja) * 2011-10-07 2016-11-09 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2013061528A1 (ja) * 2011-10-24 2013-05-02 パナソニック株式会社 薄膜トランジスタ、有機ｅｌ発光素子及び薄膜トランジスタの製造方法
US8951899B2 (en) 2011-11-25 2015-02-10 Semiconductor Energy Laboratory Method for manufacturing semiconductor device
JP6125211B2 (ja) * 2011-11-25 2017-05-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8748240B2 (en) 2011-12-22 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5917385B2 (ja) * 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI512840B (zh) * 2012-02-14 2015-12-11 Innocom Tech Shenzhen Co Ltd 薄膜電晶體及其製作方法及顯示器
JP6259575B2 (ja) * 2012-02-23 2018-01-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN202443973U (zh) 2012-02-28 2012-09-19 北京京东方光电科技有限公司 氧化物半导体薄膜晶体管与显示装置
JP2013236068A (ja) * 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9006024B2 (en) 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN107026089B (zh) * 2012-06-29 2021-12-03 株式会社半导体能源研究所 用于制造半导体装置的方法
JP6006558B2 (ja) * 2012-07-17 2016-10-12 株式会社半導体エネルギー研究所 半導体装置及びその製造方法
KR102475812B1 (ko) 2012-07-20 2022-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2014082388A (ja) 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP6021586B2 (ja) 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
JP6204145B2 (ja) 2012-10-23 2017-09-27 株式会社半導体エネルギー研究所 半導体装置
WO2014065343A1 (en) 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI605593B (zh) * 2012-11-15 2017-11-11 半導體能源研究所股份有限公司 半導體裝置
TWI582993B (zh) 2012-11-30 2017-05-11 半導體能源研究所股份有限公司 半導體裝置
JP6320009B2 (ja) 2012-12-03 2018-05-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
KR102153110B1 (ko) 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
US20140273342A1 (en) * 2013-03-13 2014-09-18 Applied Materials, Inc. Vth control method of multiple active layer metal oxide semiconductor tft
KR102290247B1 (ko) * 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
JP6300589B2 (ja) 2013-04-04 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102232133B1 (ko) 2013-08-22 2021-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI677989B (zh) 2013-09-19 2019-11-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6440457B2 (ja) 2013-11-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置
JP6444714B2 (ja) 2013-12-20 2018-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20150329371A1 (en) * 2014-05-13 2015-11-19 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
TWI672804B (zh) 2014-05-23 2019-09-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
KR20170003674A (ko) * 2014-05-27 2017-01-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6263721B2 (ja) 2014-06-20 2018-01-24 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置
US9722090B2 (en) * 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
US10008611B2 (en) 2014-06-26 2018-06-26 Joled Inc. Thin film transistor and organic EL display device
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20160034200A (ko) 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP6647846B2 (ja) 2014-12-08 2020-02-14 株式会社半導体エネルギー研究所 半導体装置
TWI629791B (zh) 2015-04-13 2018-07-11 友達光電股份有限公司 主動元件結構及其製作方法
KR102549926B1 (ko) 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
JP6607013B2 (ja) * 2015-12-08 2019-11-20 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP2017143108A (ja) * 2016-02-08 2017-08-17 株式会社ジャパンディスプレイ 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2017143135A (ja) * 2016-02-09 2017-08-17 株式会社ジャパンディスプレイ 薄膜トランジスタ
JP2018022879A (ja) * 2016-07-20 2018-02-08 株式会社リコー 電界効果型トランジスタ、及びその製造方法、並びに表示素子、画像表示装置、及びシステム
TW201812419A (zh) * 2016-07-25 2018-04-01 半導體能源研究所股份有限公司 電晶體的製造方法及顯示裝置
US10205008B2 (en) 2016-08-03 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US10692994B2 (en) 2016-12-23 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102343573B1 (ko) * 2017-05-26 2021-12-28 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
US10290710B2 (en) * 2017-09-05 2019-05-14 United Microelectronics Corp. Semiconductor device and method for forming the same
JP6957294B2 (ja) * 2017-09-28 2021-11-02 キヤノン株式会社 表示装置、電子機器、及び表示装置の製造方法
WO2019166907A1 (ja) * 2018-03-02 2019-09-06 株式会社半導体エネルギー研究所 半導体装置、及びその作製方法
WO2019186323A1 (ja) * 2018-03-29 2019-10-03 株式会社半導体エネルギー研究所 記憶装置、および電子機器
JP2020021814A (ja) * 2018-07-31 2020-02-06 株式会社リコー 電界効果型トランジスタの製造方法、並びに表示素子、画像表示装置、及びシステム
US20200066511A1 (en) * 2018-08-27 2020-02-27 Intel Corporation Fabrication of undoped hfo2 ferroelectric layer using pvd
EP3828303A1 (en) * 2019-11-28 2021-06-02 Imec VZW Method for forming a film of an oxide of in, ga, and zn
CN114167638A (zh) 2020-09-11 2022-03-11 合肥京东方光电科技有限公司 一种显示装置及其所含阵列基板的制作方法
KR20220102242A (ko) 2021-01-13 2022-07-20 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US20230402487A1 (en) * 2022-06-13 2023-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Deep trench isolation structure and methods for fabrication thereof

Family Cites Families (157)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2572003B2 (ja) 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US6228751B1 (en) 1995-09-08 2001-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4476984B2 (ja) * 1995-09-08 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4372943B2 (ja) * 1999-02-23 2009-11-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3944367B2 (ja) 2001-02-06 2007-07-11 松下電器産業株式会社 絶縁膜の形成方法及び半導体装置の製造方法
US7071037B2 (en) 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
DE60336441D1 (de) 2002-09-02 2011-05-05 Samsung Electronics Co Ltd Kontaktstruktur für eine Halbleitervorrichtung, dünnschichtige Transistoranordnung mit einer solchen Kontaktstruktur und dessen Herstellungsmethode
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
KR100892087B1 (ko) 2002-10-28 2009-04-06 엘지디스플레이 주식회사 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
US7759736B2 (en) * 2002-11-14 2010-07-20 Sharp Laboratories Of America, Inc. Oxide interface with improved oxygen bonding
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US20050017244A1 (en) * 2003-07-25 2005-01-27 Randy Hoffman Semiconductor device
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2004104096A (ja) * 2003-08-01 2004-04-02 Hitachi Displays Ltd 液晶表示装置
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
JP4461873B2 (ja) * 2004-03-29 2010-05-12 カシオ計算機株式会社 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
RU2402106C2 (ru) * 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5126730B2 (ja) * 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
JP5238132B2 (ja) 2005-02-03 2013-07-17 株式会社半導体エネルギー研究所 半導体装置、モジュール、および電子機器
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
KR101298940B1 (ko) 2005-08-23 2013-08-22 주식회사 동진쎄미켐 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998374A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
WO2007040194A1 (ja) * 2005-10-05 2007-04-12 Idemitsu Kosan Co., Ltd. Ｔｆｔ基板及びｔｆｔ基板の製造方法
JP2007115808A (ja) 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20070045824A (ko) 2005-10-28 2007-05-02 삼성전자주식회사 박막 트랜지스터, 표시판 및 그 제조 방법
CN101577293B (zh) * 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
JP5089139B2 (ja) 2005-11-15 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007243045A (ja) * 2006-03-10 2007-09-20 Seiko Epson Corp 半導体装置の製造方法および電子機器の製造方法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR100785038B1 (ko) * 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101236427B1 (ko) 2006-05-10 2013-02-22 삼성디스플레이 주식회사 박막 트랜지스터용 게이트 절연막의 제조방법 및 이를이용한 박막 트랜지스터의 제조방법
JP2007311404A (ja) * 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US8013331B2 (en) 2006-06-19 2011-09-06 Panasonic Corporation Thin film transistor, method of manufacturing the same, and electronic device using the same
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP5128792B2 (ja) * 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
TWI796835B (zh) 2006-09-29 2023-03-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP5468196B2 (ja) 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5116290B2 (ja) 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5105842B2 (ja) * 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR100937173B1 (ko) 2006-12-26 2010-01-15 엘지디스플레이 주식회사 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR20080068240A (ko) 2007-01-18 2008-07-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) * 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5331389B2 (ja) 2007-06-15 2013-10-30 株式会社半導体エネルギー研究所 表示装置の作製方法
US9176353B2 (en) 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8921858B2 (en) 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US7738050B2 (en) 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
US8334537B2 (en) 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR20090069806A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조방법
KR101468591B1 (ko) * 2008-05-29 2014-12-04 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5339825B2 (ja) 2008-09-09 2013-11-13 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR102275487B1 (ko) * 2008-09-19 2021-07-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI496295B (zh) * 2008-10-31 2015-08-11 Semiconductor Energy Lab 半導體裝置及其製造方法

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