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JP6681117B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。
不揮発性の記憶装置としてフラッシュメモリが普及している（例えば、特許文献１参照）。
また近年では、新しい不揮発性の記憶装置として、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタ）と、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタ）を組み合わせた構成が提案されている（例えば、特許文献２、３参照）。
特開昭５７−１０５８８９号公報 米国特許出願公開第２０１３／０２２８８３９号明細書 米国特許出願公開第２０１３／０２２１３５６号明細書
しかし、フラッシュメモリでは、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。
また、ＯＳトランジスタとＳｉトランジスタを組み合わせた回路構成のセルサイズをさらに小さくし、集積度を向上させるという課題がある。
上述の問題を鑑み、本発明の一態様では、データが保持される半導体装置を提供することを目的の一つとする。または、高集積化された半導体装置を提供することを目的の一つとする。または、実質的に書き込み回数にも制限が無い半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、データの保持能力の高い半導体装置を提供することを目的の一つとする。または、データの書き込みまたは読み出しが高速な半導体装置を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。または、その駆動方法を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の半導体層と、第１の半導体層上に第１のゲート絶縁膜と、第１のゲート絶縁膜上に第１のゲート電極と、第１のゲート電極上に第２の半導体層と、第２の半導体層上に導電層と、第２の半導体層及び導電層を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を介して第２の半導体層の側面の少なくとも一部を覆う第２のゲート電極と、を有し、第２の半導体層の端部と導電層の端部が概略一致することを特徴とする半導体装置である。
また、本発明の他の一態様は、第１の半導体層と、第１の半導体層上に一対の電極と、一対の電極上には開口部を有する層間膜と、開口部を介して第１の半導体層の上面に接する第１のゲート絶縁膜と、第１のゲート絶縁膜上に第１のゲート電極と、第１のゲート電極上に第２の半導体層と、第２の半導体層上に導電層と、第２の半導体層及び導電層を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を介して第２の半導体層の側面の少なくとも一部を覆う第２のゲート電極と、を有し、層間膜の上面、第１のゲート絶縁膜の上面、及び第１のゲート電極の上面が概略一致し、第２の半導体層の端部と導電層の端部が概略一致することを特徴とする半導体装置である。
また、本発明の他の一態様は、第１の半導体層と、第１の半導体層上に第１のゲート絶縁膜と、第１のゲート絶縁膜上に第１のゲート電極と、第１のゲート電極上に第２の半導体層と、第２の半導体層上に導電層と、第１のゲート電極、第２の半導体層、及び導電層を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を介して第２の半導体層の側面の少なくとも一部を覆う第２のゲート電極と、を有し、第１のゲート電極の端部、第２の半導体層の端部、及び導電層の端部が概略一致することを特徴とする半導体装置である。
また、本発明の他の一態様は、第１の半導体層と、第１の半導体層上に第１のゲート絶縁膜と、第１のゲート絶縁膜上に第１のゲート電極と、第１のゲート電極上に第２の半導体層と、第２の半導体層上に導電層と、第２の半導体層及び導電層を覆う第２のゲート絶縁膜と、第２のゲート絶縁膜を介して第２の半導体層の側面の少なくとも一部を覆う第２のゲート電極と、を有し、第１のゲート電極、第２の半導体層、及び導電層が互いに重畳する記憶装置の駆動方法であって、導電層と第１のゲート電極を第２の半導体層を介して導通させることで、記憶装置にデータを書き込み、導電層と第１のゲート電極を非導通にした後、導電層の電位を変化させ、導電層と第１のゲート電極の間にある第２の半導体層を誘電体とする容量結合によりデータを読み出すことを特徴とする駆動方法である。
上記半導体層は酸化物半導体層であることが好ましい。
上記酸化物半導体層はｃ軸配向性を有する結晶を有することが好ましい。
本発明の一態様を用いることにより、データが保持される半導体装置を提供することができる。または、実質的に書き込み回数にも制限が無い半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、高集積化された半導体装置を提供することができる。または、データの保持能力の高い半導体装置を提供することができる。または、データの書き込みまたは読み出しが高速な半導体装置を提供することができる。または、新規な半導体装置などを提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および／または他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置の回路図。 半導体装置を説明する上面図及び断面図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置の作製方法を説明する図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置のブロック図。 電子部品の作製工程を示すフローチャート図及び斜視模式図。 半導体装置を適用することができる電子機器を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、または特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、または特許請求の範囲において省略することもありうる。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、または同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
（実施の形態１）
本実施の形態では、記憶装置としての機能を有する半導体装置の一例を、図面を用いて説明する。
図１（Ａ）及び図１（Ｂ）は本発明の一態様である電力が供給されない状況でも記憶内容の保持が可能で、かつ、実質的に書き込み回数にも制限が無い半導体装置（記憶装置）の回路図である。
図１（Ａ）及び図１（Ｂ）に示すメモリセル１００は、第１のトランジスタ１１０及び第２のトランジスタ１２０を有する。第１のトランジスタ１１０のゲート電極は、第２のトランジスタ１２０のソース電極またはドレイン電極の一方に接続されている。第１のトランジスタ１１０のソース電極またはドレイン電極の一方は、第１の配線１０１に接続されている。第１のトランジスタ１１０のソース電極またはドレイン電極の他方は、第２の配線１０２に接続されている。第２のトランジスタ１２０のソース電極またはドレイン電極の他方は、第３の配線１０３に接続されている。第２のトランジスタ１２０のゲート電極は、第４の配線１０４に接続されている。
また、第１のトランジスタ１１０としては、ＳｉトランジスタやＯＳトランジスタ等、様々な電界効果型トランジスタを用いることができる。また、第２のトランジスタ１２０には、オフ電流が極めて小さいトランジスタを用いることができる。たとえば、ＯＳトランジスタが好適である。
なお、詳細は後述するが、図１（Ａ）では第２のトランジスタ１２０をオンすることで第３の配線１０３からＦＧにキャリアをチャージし、図１（Ｂ）では第２のトランジスタ１２０をオフすることで第２のトランジスタ１２０を容量として用いることを簡易的に示している。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
図１（Ｃ）は、図１（Ａ）及び図１（Ｂ）に示すメモリセル１００を複数用いて形成される半導体装置の回路図の例である。
図１（Ｃ）に示す半導体装置は、複数のメモリセル１００がマトリクス状に配置されたメモリセルアレイと、ドライバ１３０と、ドライバ１４０と、ドライバ１５０と、ドライバ１６０と、ドライバ１３０と電気的に接続された複数の第１の配線１０１と、ドライバ１４０と電気的に接続された複数の第２の配線１０２と、ドライバ１５０と電気的に接続された複数の第３の配線１０３と、ドライバ１６０と電気的に接続された複数の第４の配線１０４と、を有する。
図１（Ｃ）に示すように、各メモリセル１００には、第１の配線１０１、第２の配線１０２、第３の配線１０３、及び第４の配線１０４が電気的に接続される。これにより、各メモリセル１００をドライバ１３０、ドライバ１４０、ドライバ１５０、及びドライバ１６０を用いて、メモリセルの動作を制御することができる。
メモリセル１００にデータを書き込む際は、ドライバ１６０が任意の第４の配線１０４を選択し、ドライバ１３０とドライバ１４０がそれぞれ任意の第１の配線１０１と第２の配線１０２に等電圧を印加し、ドライバ１５０が任意の第３の配線１０３に当該等電圧より低い電圧を印加する。
メモリセル１００にデータを読み出す際は、ドライバ１４０が第４の配線１０４を非選択の状態で、ドライバ１３０が第３の配線１０３に読み出しに適した電位を出力する。
ドライバ１３０及びドライバ１４０はデコーダを含んでいてもよい。
なお、図１（Ｃ）に示すメモリセル１００は、ドライバ１３０、ドライバ１４０、ドライバ１５０、及びドライバ１６０からそれぞれ一本ずつ配線が電気的に接続されているが、開示する発明はこれに限定されない。いずれか一、または複数の駆動回路から複数本の配線がメモリセル１００に電気的に接続されていても良い。また、いずれか一、または複数のメモリセル１００に、いずれか一の駆動回路の配線が電気的に接続されないような構成としても良い。
また、図２（Ａ）は図１で説明した半導体装置の上面図、図２（Ｂ）及び図２（Ｃ）は図１で説明した半導体装置の断面図である。なお、以下の説明において、図１の半導体装置及び図２の半導体装置における共通する要素は同一の符号を用いている。また、半導体装置における要素同士の大きさの関係は図２（Ａ）、図２（Ｂ）、及び図２（Ｃ）に示したものに限定して解釈されるものではない。
図２（Ａ）は上面図であり、図２（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図２（Ｂ）に相当する。なお、図２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向と呼称する場合がある。
図２（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図２（Ｃ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル幅方向と呼称する場合がある。
図２に示す半導体装置は、基板２０１上に絶縁膜２０２、絶縁膜２０２上に第１の酸化物半導体層２０３、第１の酸化物半導体層２０３上に導電層２０５ａ及び導電層２０５ｂ、導電層２０５ａ及び導電層２０５ｂ上に第１の層間絶縁膜２０４、第１の層間絶縁膜２０４の開口部に形成され、第１の酸化物半導体層２０３の上面に接する第１のゲート絶縁膜２０６、第１のゲート絶縁膜２０６上に第１のゲート電極２０７、第１のゲート電極２０７上に第２の酸化物半導体層２０８、第２の酸化物半導体層２０８上に導電層２０９、導電層２０９上に第２のゲート絶縁膜２１０、第２のゲート絶縁膜２１０を介して第２の酸化物半導体層２０８の側面の少なくとも一部を覆う第２のゲート電極２１１、第２のゲート絶縁膜２１０及び第２のゲート電極２１１上に第２の層間絶縁膜２１２、第２の層間絶縁膜２１２上に配線２１３ａ及び配線２１３ｂ、配線２１３ａ及び配線２１３ｂ上に第３の層間絶縁膜２１４、第３の層間絶縁膜２１４上に配線２１５ａ及び配線２１５ｂ、を有する。
配線２１３ａ及び配線２１３ｂは、第１の層間絶縁膜２０４、第２のゲート絶縁膜２１０、及び第２の層間絶縁膜２１２の開口部を介して、導電層２０５ａ及び導電層２０５ｂにそれぞれ接する。また、配線２１５ａは第２のゲート絶縁膜２１０、第２の層間絶縁膜２１２、及び第３の層間絶縁膜２１４の開口部を介して、導電層２０９に接する。また、配線２１５ｂは第２の層間絶縁膜２１２及び第３の層間絶縁膜２１４の開口部を介して、第２のゲート電極２１１に接する。
なお、本実施の形態で示す第１のトランジスタ１１０の構造は、第１のゲート電極２０７として機能する領域が、第１の層間絶縁膜２０４などによって形成される開口部を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成されるので、ＳＡ ｓ−ｃｈａｎｎｅｌ ＦＥＴ（Ｓｅｌｆ Ａｌｉｇｎ ｓ−ｃｈａｎｎｅｌ ＦＥＴ）、トレンチゲートｓ−ｃｈａｎｎｅｌ ＦＥＴ（Ｔｒｅｎｃｈ ｇａｔｅ ｓ−ｃｈａｎｎｅｌ ＦＥＴ）、または、ＴＧＳＡ ＦＥＴ（Ｔｒｅｎｃｈ Ｇａｔｅ Ｓｅｌｆ Ａｌｉｇｎ）と呼ぶこともできる。
ここで、第１のトランジスタ１１０の第１のゲート電極２０７は第２のトランジスタ１２０のソース電極またはドレイン電極の一方を兼ねている。さらに、第１の酸化物半導体層２０３、第１のゲート電極２０７、第２の酸化物半導体層２０８、及び第２のトランジスタ１２０のソース電極またはドレイン電極の他方として機能する導電層２０９が積層されるため、高集積化した半導体装置を実現することができる。
また、第２の酸化物半導体層２０８と導電層２０９は同じマスクを用いた一回のエッチング工程により作製するため、図２（Ｂ）に示すように両者の端部が概略一致する構成となっている。
また、図２（Ｃ）に示すように、第１の酸化物半導体層２０３のチャネル幅方向を電気的に取り囲むように第１のゲート電極２０７が形成されているため、第１の酸化物半導体層２０３に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、第１の酸化物半導体層２０３の全体的にゲート電界が印加させることとなり、電流は第１の酸化物半導体層２０３全体に流れるようになり、さらにオン電流を大きくすることができる。
次に、図２に示す半導体装置の構成要素について詳細を説明する。
基板２０１は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、第１のゲート電極２０７、導電層２０５ａ、及び導電層２０５ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
絶縁膜２０２は、基板２０１からの不純物の拡散を防止する役割を有するほか、第１の酸化物半導体層２０３に酸素を供給する役割を担うことができる。したがって、絶縁膜２０２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。また、上述のように基板２０１が他のデバイスが形成された基板である場合、絶縁膜２０２は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
第１の酸化物半導体層２０３及び第２の酸化物半導体層２０８は絶縁膜２０２の表面に対して垂直方向にｃ軸配向する結晶層を有することが好ましい。
第１の酸化物半導体層２０３及び第２の酸化物半導体層２０８の厚さは、１ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上６０ｎｍ以下とする。
例えば、第１の酸化物半導体層２０３及び第２の酸化物半導体層２０８にはＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、第１の酸化物半導体層２０３及び第２の酸化物半導体層２０８は同じ材料で形成してもよく、又は、異なる材料で形成してもよい。なお、第１の酸化物半導体層２０３及び第２の酸化物半導体層２０８は酸化物半導体層の積層であってもよい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満、最も好ましくは１×１０８／ｃｍ３未満１×１０−９／ｃｍ３以上であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、及び主成分以外の金属元素は不純物となる。例えば、水素及び窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体層２０３及び第２の酸化物半導体層２０８の界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
導電層２０５ａ及び導電層２０５ｂには、酸素と結合し易い導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。
酸素と結合しやすい導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素が、酸素と結合しやすい導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には加熱工程があることから、上記現象により、酸化物半導体層のソース電極層またはドレイン電極層と接触した近傍の領域に酸素欠損が発生し、膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御が困難な場合（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極層及びドレイン電極層に酸素と結合しやすい導電材料を用いることが必ずしも好ましいとはいえない。
このような場合には導電層２０５ａ及び導電層２０５ｂには、上述した材料よりも酸素と結合しにくい導電材料を用いることもできる。当該導電材料としては、例えば、窒化タンタル、窒化チタン、金、白金、パラジウムまたはルテニウムを含む材料などを用いることができる。なお、当該導電材料と前述した酸素と結合しやすい導電材料を積層してもよい。
第１のゲート絶縁膜２０６及び第２のゲート絶縁膜２１０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、第１のゲート絶縁膜２０６及び第２のゲート絶縁膜２１０は同じ材料で形成してもよく、又は、異なる材料で形成してもよい。なお、第１のゲート絶縁膜２０６及び第２のゲート絶縁膜２１０は上記材料の積層であってもよい。
第１のゲート電極２０７及び第２のゲート電極２１１には、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ及びＷなどの導電膜を用いることができる。また、第１のゲート電極２０７及び第２のゲート電極２１１は同じ材料で形成してもよく、又は、異なる材料で形成してもよい。なお、第１のゲート電極２０７及び第２のゲート電極２１１は、上記材料の積層であってもよいし、窒素を含んだ導電膜を用いてもよい。
第１の層間絶縁膜２０４、第２の層間絶縁膜２１２、及び第３の層間絶縁膜には、酸化シリコン又は酸化アルミニウムなどの酸化物を用いることができる。また、酸化シリコン又は酸化アルミニウム上に窒化シリコン、窒化アルミニウム、酸化窒化シリコン又は酸化窒化アルミニウムを積層することで、保護膜としてより機能を高めることができる。また、第１の層間絶縁膜２０４、第２の層間絶縁膜２１２、及び第３の層間絶縁膜は同じ材料で形成してもよく、又は、異なる材料で形成してもよい。なお、第１の層間絶縁膜２０４、第２の層間絶縁膜２１２、及び第３の層間絶縁膜は、上記材料の積層であってもよい。
配線２１３ａ、配線２１３ｂ、配線２１５ａ、及び配線２１５ｂ、は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステン等の金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。また、配線２１３ａ、配線２１３ｂ、配線２１５ａ、及び配線２１５ｂは同じ材料で形成してもよく、又は、異なる材料で形成してもよい。
本実施の形態の半導体装置を記憶装置として書き込みを行う際は、第２のゲート電極２１１に電圧を印加して、第２の酸化物半導体層２０８を介して導電層２０９と第１のゲート電極２０７を導通させ、導電層２０５ａ及び導電層２０５ｂに等電圧を印加し、導電層２０９に当該等電圧より低い電圧を印加することで、第１のゲート電極２０７にキャリアをチャージさせることにより行う。
また、当該記憶装置の読み出しを行う際は、第２のゲート電極２１１の電圧を０Ｖあるいは、第２のトランジスタ１２０のオフ電流を十分に（例えば、１ｚＡ以下に）低下させる電圧とし、導電層２０９と第１のゲート電極２０７を非導通状態にする。そして、導電層２０９に電圧を印加すると第１のゲート電極２０７と導電層２０９は、第２の酸化物半導体層２０８を介して容量結合しているので、第１のトランジスタ１１０の第１のゲート電極２０７及びチャネルに電圧を印加させることができる。つまり、導電層２０９はコントロールゲートとして機能し、第２の酸化物半導体層２０８は誘電体として機能する。
このとき、フローティングゲートとして機能する第１のゲート電極２０７のチャージ量によって、見かけ上の第１のトランジスタ１１０（第１の酸化物半導体層２０３）の閾値が変化するため、この閾値変化による第１のトランジスタ１１０（第１の酸化物半導体層２０３）のソースとドレイン間の電圧あるいは電流値の違いを検出することで、第１のゲート電極２０７のチャージ量（すなわち、書き込まれたデータ）を判別できる。
また、前記のように、酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて低いため、第２のトランジスタ１２０を介して、フローティングゲートとして機能する第１のゲート電極２０７にチャージされた電荷のリークも小さく、データを保持することができる。このようにして、本実施形態の半導体装置を記憶装置とすることができる。
従来のフラッシュメモリ等のコントロールゲートとフローティングゲートは、両者の間のゲート絶縁膜などで容量結合するが、当該記憶装置では、第２の酸化物半導体層２０８で容量結合する。例えば第２の酸化物半導体層２０８にＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）を用いた場合、比誘電率が約１５と主にゲート絶縁膜に用いられることがある酸化珪素の約４より高いため、第２の酸化物半導体層２０８の膜厚に依るが容量素子の比誘電率が高いため容量素子面積を縮小することができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置の作製方法について図３乃至図８を用いて説明する。
基板２０１には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体の基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
基板２０１上に絶縁膜２０２を形成する。絶縁膜２０２は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも第１の酸化物半導体層２０３と接する上層は第１の酸化物半導体層２０３への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。
また、絶縁膜２０２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、絶縁膜２０２から第１の酸化物半導体層２０３への酸素の供給をさらに容易にすることができる。
なお、基板２０１の表面が絶縁体であり、後に設ける第１の酸化物半導体層２０３への不純物拡散の影響が無い場合は、絶縁膜２０２を設けない構成とすることができる。
次に、絶縁膜２０２上に第１の酸化物半導体層２０３となる酸化物半導体膜３０３をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜する。
また、第１の酸化物半導体層として用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。
第１の酸化物半導体層２０３としてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝５：５：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用いることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察及び平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸及びｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状又はペレット状のスパッタ粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ膜を成膜することができる。
酸化物半導体膜３０３の形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体膜３０３の結晶性を高め、さらに絶縁膜２０２から水素や水などの不純物を除去することができる。
次に、酸化物半導体膜３０３上に導電層２０５ａ及び導電層２０５ｂとなる導電膜３０４を形成する（図３（Ａ）参照）。導電膜３０４には、導電層２０５ａ及び導電層２０５ｂの記載で説明した材料を用いることができる。例えば、スパッタ法などにより１００ｎｍのチタン膜を形成する。または、ＣＶＤ法によりタングステン膜を形成してもよい。
次に、酸化物半導体膜３０３及び導電膜３０４をアイランド状にエッチングして、第１の酸化物半導体層２０３及び導電層３０５を形成する（図３（Ｂ）参照）。
次に、導電層３０５上に第１の層間絶縁膜２０４を形成する（図３（Ｃ）参照）。第１の層間絶縁膜２０４には、実施の形態１の第１の層間絶縁膜２０４の記載で説明した材料を用いることができる。
次に、レジストマスク２２０を形成した後、第１の層間絶縁膜２０４に開口部を形成することで、導電層３０５を第１の酸化物半導体層２０３上で分断するようにエッチングし、導電層２０５ａ及び導電層２０５ｂを形成する（図４（Ａ）参照）。このとき、過度のエッチングによって、第１の酸化物半導体層２０３の一部がエッチングされた形状となってもよい。
次に、第１の層間絶縁膜２０４上に第１のゲート絶縁膜２０６及び第１のゲート電極２０７となる、絶縁膜４０６及び導電膜４０７を形成する（図４（Ｂ）参照）。絶縁膜４０６には、実施の形態１の第１のゲート絶縁膜２０６の記載で説明した材料を用いることができる。絶縁膜４０６は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。導電膜４０７には、実施の形態１の第１のゲート電極２０７の記載で説明した材料を用いることができる。
次に、絶縁膜４０６及び導電膜４０７をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により第１の層間絶縁膜２０４の表面が露呈するまでエッチングし、第１のゲート絶縁膜２０６及び第１のゲート電極２０７を形成する（図４（Ｃ）参照）。
次に、第１のゲート電極２０７上に第２の酸化物半導体層２０８及び導電層２０９を形成する（図５（Ａ）参照）。なお、図５（Ａ）で示す状態のチャネル幅方向の断面を図７（Ａ）で示す。第２の酸化物半導体層２０８には、実施の形態１の第２の酸化物半導体層２０８で記載した説明と同様の材料を用いることができる。導電層２０９には、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。また、導電層２０９は、上記材料の積層であってもよい。
次に、導電層２０９上に第２のゲート絶縁膜２１０及び導電膜５０１を順次積層する（図５（Ｂ）参照）。なお、図５（Ｂ）で示す状態のチャネル幅方向の断面を図７（Ｂ）で示す。第２のゲート絶縁膜２１０には、実施の形態１の第２のゲート絶縁膜２１０で記載した説明と同様の材料を用いることができる。導電膜５０１には、実施の形態１の導電層２０９で記載した説明と同様の材料を用いることができる。
第２の酸化物半導体層２０８及び導電層２０９は同じマスクを用いた一回のエッチング工程により作製するため、両者の端部が揃っており、第２のゲート絶縁膜２１０の被覆性が良く、第２の酸化物半導体層２０８及び導電層２０９の積層が厚膜でも形成不良が少なくなり、作製工程中の歩留まりが向上する。
次に、レジストマスク２３０を形成後、エッチバックを行って、導電膜５０１を第２のゲート絶縁膜２１０を介して第２の酸化物半導体層２０８の側面を覆う第２のゲート電極２１１に形成する（図６（Ａ）参照）。なお、図６（Ａ）で示す状態のチャネル幅方向の断面を図８（Ａ）で示す。
次に、第２のゲート電極２１１上に第２の層間絶縁膜２１２を形成する。その後、第１の層間絶縁膜２０４、第２のゲート絶縁膜２１０、第２の層間絶縁膜２１２に開口部を形成し、第２の層間絶縁膜上及び当該開口部に配線２１３ａ及び配線２１３ｂを形成することで、導電層２０５ａ及び導電層２０５ｂとそれぞれ接続させる。その後、配線２１３ａ及び配線２１３ｂ上に第３の層間絶縁膜２１４を形成し、第３の層間絶縁膜２１４上にチャネル長方向の断面の図６（Ｂ）には図示しないが、チャネル幅方向の断面の図２（Ｃ）に示すように配線２１５ａ及び配線２１５ｂを形成する（図６（Ｂ）参照）。なお、図６（Ｂ）で示す状態のチャネル幅方向の断面を図８（Ｂ）で示す。第２の層間絶縁膜２１２及び第３の層間絶縁膜２１４には、実施の形態１の第２の層間絶縁膜２１２及び第３の層間絶縁膜２１４で記載した説明と同様の材料を用いることができる。配線２１３ａ及び配線２１３ｂには、実施の形態１の配線２１３ａ及び配線２１３ｂで記載した説明と同様の材料を用いることができる。配線２１５ａ及び配線２１５ｂには、実施の形態１の配線２１５ａ及び配線２１５ｂで記載した説明と同様の材料を用いることができる。
以上の工程で、図２に示すトランジスタ１１０、１２０を作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１とは異なる構造の半導体装置について、図９（Ａ）及び図９（Ｂ）を用いて説明する。図９（Ａ）はチャネル長方向の断面図であり、図９（Ｂ）はチャネル幅方向の断面図である。
実施の形態１の半導体装置と異なる点として、第２のゲート電極７２１が第２のゲート絶縁膜２１０を介して第２の酸化物半導体層２０８の上層の側面、及び導電層２０９の側面及び上面を覆っている。
第２のゲート電極７２１には、第２のゲート電極２１１で説明した記載と同様の材料を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態１とは異なる構造の半導体装置について、図１０（Ａ）及び図１０（Ｂ）を用いて説明する。図１０（Ａ）はチャネル長方向の断面図であり、図１０（Ｂ）はチャネル幅方向の断面図である。
実施の形態１の半導体装置と異なる点として、導電層２０５ａ及び導電層２０５ｂと第１の層間絶縁膜２０４の間に第１の保護膜８０１を形成する。第１の層間絶縁膜２０４と第２のゲート絶縁膜２１０の間に第２の保護膜８０２を形成する。第２のゲート絶縁膜２１０及び第２のゲート電極２１１上で第２の層間絶縁膜２１２の下に第３の保護膜８０３を形成する。上記保護膜には、それぞれ窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜などを用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、実施の形態１とは異なる構造の半導体装置について、図１１（Ａ）及び図１１（Ｂ）を用いて説明する。図１１（Ａ）はチャネル長方向の断面図であり、図１１（Ｂ）はチャネル幅方向の断面図である。
導電層２０５ａ及び導電層２０５ｂ上に第１のゲート絶縁膜９０１を形成した後、第１のゲート電極９０２、第２の酸化物半導体層９０３、及び導電層９０４を順次積層する。このような構造の半導体装置は、第１のゲート電極９０２、第２の酸化物半導体層９０３、及び導電層９０４を同じマスクを用いた一回のエッチング工程により作製することができる。よって、図１１に示すように、第１のゲート電極９０２、第２の酸化物半導体層９０３、及び導電層９０４の端部が概略一致した構造となる。これにより、工程が簡略化され生産性を向上することができる。
次に、導電層９０４上に第２のゲート絶縁膜９０５を形成し、第２のゲート電極９０６を形成する。
第１のゲート絶縁膜９０１、第１のゲート電極９０２、第２の酸化物半導体層９０３、導電層９０４、第２のゲート絶縁膜９０５、及び第２のゲート電極９０６には、それぞれ第１のゲート絶縁膜２０６、第１のゲート電極２０７、第１の酸化物半導体層２０３、導電層２０９、第２のゲート絶縁膜２１０、第２のゲート電極２１１で記載した説明と同様の材料を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、実施の形態１とは異なる構造の半導体装置について、図１２（Ａ）及び図１２（Ｂ）を用いて説明する。図１２（Ａ）はチャネル長方向の断面図であり、図１２（Ｂ）はチャネル幅方向の断面図である。
実施の形態１の半導体装置とは異なる点として、絶縁膜２０２上に第１の金属酸化物層１００１、第１の金属酸化物層１００１上に第２の金属酸化物層１００２、第２の金属酸化物層１００２上に第３の金属酸化物層１００３、を有する。第３の金属酸化物層１００３は第１の層間絶縁膜２０４の開口部に形成され、第２の金属酸化物層１００２と第１のゲート絶縁膜２０６の間に設けられる。
第２の金属酸化物層は、第１の金属酸化物層や第３の金属酸化物層より半導体的であり、第１の金属酸化物層や第３の金属酸化物層は、第２の金属酸化物層より絶縁体的である。
第１の金属酸化物層１００１と、第２の金属酸化物層１００２と、第３の金属酸化物層１００３は、実施の形態２の第１の酸化物半導体層２０３で記載した説明と同様の材料を用いることができる。第１の金属酸化物層１００１と第３の金属酸化物層１００３は、第２の金属酸化物層１００２を構成する金属元素のうち、１種類以上の同じ金属元素を含むことが好ましい。
（実施の形態７）
本実施の形態では、実施の形態１で説明した記憶装置を含むＣＰＵについて説明する。
図１３は、実施の形態１で説明した記憶装置を一部に用いたＣＰＵの一例の構成を示すブロック図である。
図１３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１３に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図１３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図１３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した記憶装置を電子部品に適用する例について、図１４を用いて説明する。
図１４（Ａ）では上述の実施の形態で説明した記憶装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態１の図２に示すようなトランジスタ１１０、１２０で構成される記憶装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した記憶装置を含む構成とすることができる。そのため、高速動作、及び小型化が図られた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図１４（Ｂ）に示す。図１４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１４（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図１４（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、他の実施の形態で説明した記憶装置、トランジスタ、またはＣＰＵ等（ＤＳＰ、カスタムＬＳＩ、ＰＬＤ、ＲＦ−ＩＤを含む）を用いることのできる電子機器の例について説明する。
先の実施の形態で説明したトランジスタ、記憶装置、ＣＰＵ等は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、非水系二次電池からの電力を用いた電動機や、燃料を用いたエンジンにより推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図１５に示す。
図１５（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。本発明の一態様のトランジスタ１１０、１２０を有する記憶装置は、表示部８００２を動作するための駆動回路に用いることが可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを備えていてもよい。ＣＰＵ８００４やメモリに、本発明の一態様のトランジスタ１１０、１２０を有するＣＰＵ、記憶装置を用いることができる。
図１５（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部８１０２と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む電子機器の一例である。
また、図１５（Ａ）に示す室内機８２００及び室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１５（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタ１１０、１２０をエアコンディショナーのＣＰＵに用いることによって省電力化を図ることができる。
また、図１５（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１５（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタ１１０、１２０を電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図１５（Ｂ）、（Ｃ）には、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタ１１０、１２０を電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１００ メモリセル
１０１ 配線
１０２ 配線
１０３ 配線
１０４ 配線
１１０ 第１のトランジスタ
１２０ 第２のトランジスタ
１３０ ドライバ
１４０ ドライバ
１５０ ドライバ
１６０ ドライバ
２０１ 基板
２０２ 絶縁膜
２０３ 第１の酸化物半導体層
２０４ 第１の層間絶縁膜
２０５ａ 導電層
２０５ｂ 導電層
２０６ 第１のゲート絶縁膜
２０７ 第１のゲート電極
２０８ 第２の酸化物半導体層
２０９ 導電層
２１０ 第２のゲート絶縁膜
２１１ 第２のゲート電極
２１２ 第２の層間絶縁膜
２１３ａ 配線
２１３ｂ 配線
２１４ 第３の層間絶縁膜
２１５ａ 配線
２１５ｂ 配線
２２０ レジストマスク
２３０ レジストマスク
３０３ 酸化物半導体膜
３０４ 導電膜
３０５ 導電層
４０６ 絶縁膜
４０７ 導電膜
５０１ 導電膜
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 回路基板
７２１ 第２のゲート電極
９０１ 第１のゲート絶縁膜
９０２ 第１のゲート電極
９０３ 第２の酸化物半導体層
９０４ 導電層
９０５ 第２のゲート絶縁膜
９０６ 第２のゲート電極
１００１ 第１の金属酸化物層
１００２ 第２の金属酸化物層
１００３ 第３の金属酸化物層
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８１００ 警報装置
８１０１ マイクロコンピュータ
８１０２ 検出部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (4)

  1. 第１の半導体層と、
    前記第１の半導体層上に開口部を有する層間膜と、
    前記開口部を介して前記第１の半導体層の上面に接する第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に第１のゲート電極と、
    前記第１のゲート電極上及び前記第１のゲート絶縁膜と接する第２の半導体層と、
    前記第２の半導体層上に導電層と、
    前記第２の半導体層及び前記導電層を覆う第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜を介して前記第２の半導体層の側面の少なくとも一部を覆う第２のゲート電極と、を有し、
    前記層間膜の上面、前記第１のゲート絶縁膜の上面、及び前記第１のゲート電極の上面が概略一致し、
    前記第２の半導体層の端部と前記導電層の端部が一致もしくは概略一致する半導体装置。
  2. 第１の半導体層と、
    前記第１の半導体層上に一対の電極と、
    前記一対の電極上には開口部を有する層間膜と、
    前記開口部を介して前記第１の半導体層の上面に接する第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に第１のゲート電極と、
    前記第１のゲート電極上及び前記第１のゲート絶縁膜と接する第２の半導体層と、
    前記第２の半導体層上に導電層と、
    前記第２の半導体層及び前記導電層を覆う第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜を介して前記第２の半導体層の側面の少なくとも一部を覆う第２のゲート電極と、を有し、
    前記層間膜の上面、前記第１のゲート絶縁膜の上面、及び前記第１のゲート電極の上面が概略一致し、
    前記第２の半導体層の端部と前記導電層の端部が一致もしくは概略一致する半導体装置。
  3. 請求項１または請求項２において、
    前記第１の半導体層及び前記第２の半導体層は酸化物半導体層である半導体装置。
  4. 請求項３において、
    前記酸化物半導体層はｃ軸配向性を有する結晶を有する半導体装置。
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