DE10234208A1

DE10234208A1 - Waferlevel-Stapelchippackung und Herstellungsverfahren hierfür

Info

Publication number: DE10234208A1
Application number: DE10234208A
Authority: DE
Inventors: Yong Hwan Kwon; Sa Yoon Kang; Dong Hyeon Jang; Min Kyo Cho; Gu Sung Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-07-19
Filing date: 2002-07-19
Publication date: 2003-02-13
Anticipated expiration: 2022-07-20
Also published as: US6607938B2; US20030017647A1; KR100394808B1; JP2003110054A; KR20030008615A; DE10234208B4; JP4098578B2

Abstract

Die Erfindung bezieht sich auf eine Waferlevel-Stapelchippackung, die durch dreidimensionales Stapeln mehrerer Halbleiterchips gebildet ist, sowie auf ein Verfahren zu ihrer Herstellung. DOLLAR A Erfindungsgemäß werden für die Waferlevel-Stapelchippackung ein Umverteilungs-Substrat mit einer ersten dielektrischen Schicht (45), einer Umverteilungsschicht (47), einer zweiten dielektrischen Schicht (48) und Substratkontaktstellen (49), wenigstens ein unterer Halbleiterchip (60a, 60b) mit einem Halbleitersubstrat, einer Passivierungsschicht, einer Umverteilungsschicht, einer Polymerschicht, inneren Verbindungsanschlüssen (57a, 57b) und einem leitfähigen Füllmaterial (59a, 59b), ein obenliegender Halbleiterchip (60c) ähnlichen Aufbaus, eine Füllschicht zum Füllen von Bereichen zwischen benachbarten Chips, eine Metallabdeckung (77) und externe Verbindungsanschlüsse bereitgestellt, wobei die inneren Verbindungsanschlüsse des obersten Halbleiterchips durch Flip-Chip-Bonden mit leitfähigem Füllmaterial in Durchgangsöffnungen des darunterliegenden Chips verbunden sind. DOLLAR A Verwendung in der Chippackungstechnologie.

Description

Die Erfindung bezieht sich auf eine Waferlevel-Stapelchippackung, die durch dreidimensionales Stapeln mehrerer Halbleiterspeicherchips gebildet ist, sowie auf ein Verfahren zu ihrer Herstellung.
Die jüngeren Entwicklungen in der Elektronik gehen in Richtung Miniaturisierung, d. h. kleinere und dünnere Chips. Um diese dringlichen Anforderungen zu erfüllen, ist ein Typ von Chip-Scale-Packung (CSP) entwickelt worden, der auf Waferlevel unter Verwendung einer Umverteilungstechnik hergestellt wird. Dieser Packungstyp wird als Waferlevel- CSP (WLCSP) bezeichnet. Wie gesagt, benutzt die WLCSP eine Umverteilungstechnik, durch die Elektrodenanschlüsse auf dem Chip zu größeren Anschlussstellen an unterschiedlichen Positionen umgeleitet werden. Auf den umgeleiteten Anschlussstellen werden externe Verbindungsanschlüsse, wie Lotkugeln, gebildet. Für die WLCSP wird eine Reihe von Packungsfertigungsprozessen auf Waferlevel durchgeführt.

Wie allgemein bekannt, kann ein herkömmlicher Halbleiterwafer Tausende von integrierten Schaltkreischips auf einem Siliziumsubstrat beinhalten. Fig. 1 zeigt schematisch einen herkömmlichen Halbleiterwafer 10, Fig. 2 zeigt eine vergrößerte Draufsicht auf einen Bereich "A" von Fig. 1. Wie aus den Fig. 1 und 2 ersichtlich, weist der Wafer 10 eine Mehrzahl integrierter Schaltkreischips 20 und Trennlinienbereiche 14 zum Separieren der integrierten Schaltkreischips 20 voneinander auf. Chipanschlussstellen 22, die als I/A-Anschlüsse dienen, sind auf jedem Chip 20 ausgebildet. Die Oberfläche des jeweiligen Chips 20 ist ganzflächig mit einer Passivierungsschicht 24, wie einer Nitridschicht, beschichtet, mit Ausnahme der Chipanschlussstellen 22.

Fig. 3 zeigt in Draufsicht eine herkömmliche Waferlevel-CSP 30 mit Umverteilungsstruktur. Wie aus Fig. 3 ersichtlich, sind externe Verbindungsanschlüsse 36 an anderen Stellen als die Chipanschlussstellen 22 von Fig. 2 angeordnet. Die Chipanschlussstellen 22 werden durch den Umverteilungsprozess zu anderen Positionen umgeleitet, und die externen Verbindungsanschlüsse 36 sind an den umgeleiteten Anschlussstellen angebracht. Nach Abschluss der Herstellung der Packungen auf Waferlevel wird der Wafer 10 entlang der Trennlinienbereiche 14 in eine Mehrzahl von Einheitspackungen entsprechend der Packung 30 zerteilt.

Fig. 4 zeigt einen Querschnitt durch die Waferlevel-CSP 30 mit Umverteilung von Fig. 3. Wie aus Fig. 4 ersichtlich, sind die Chipanschlussstellen 22 und die Passivierungsschicht 24 an der Oberseite eines Halbleitersubstrats 12 ausgebildet. Auf der Passivierungsschicht 24 befindet sich eine erste Polymerschicht 31, die als mechanischer Spannungspuffer und als dielektrische Schicht fungiert. Eine Unterbarrierenmetall(UBM)-Schicht 32 ist auf die Chipanschlussstellen 22 und die erste Polymerschicht 31 aufgebracht. Auf der UBM-Schicht 32 ist eine Umverteilungsschicht 33 ausgebildet, und auf die Umverteilungsschicht 33 ist eine zweite Polymerschicht 34 aufgebracht. Diese dient als Schutz für die Umverteilungsschicht 33 vor äußeren Einflüssen. Hierbei wird die zweite Polymerschicht 34 teilweise entfernt, um die Umverteilungsschicht 33 freizulegen. Auf den freiliegenden Teil der Umverteilungsschicht 33 wird eine UBM-Schicht 35 aufgebracht, und auf dieser wird der externe Verbindungsanschluss 36 montiert.

Die oben erläuterte, herkömmliche Waferlevel-CSP beinhaltet eine dünne Polymerschicht, was die elektrischen Eigenschaften beeinträchtigt. Außerdem werden Eingangs- und Ausgangslastfaktor (fan-in und fan- out) nicht geeignet erhalten, da die Anzahl an Chipanschlüssen anwächst und deren Rasterabstand abnimmt.

Die herkömmliche Waferlevel-CSP, welche die externen Verbindungsanschlüsse auf ihrer einen Oberfläche, einer ersten Oberfläche, aufweist, kann auf eine andere Waferlevel-CSP gestapelt werden, jedoch ist die elektrische Verbindung zwischen den gestapelten CSP nicht einfach. Denn die erste Oberfläche der oberen CSP ist auf die andere, zweite Oberfläche der unteren CSP zu stapeln. Hierbei ist es schwierig, die externen Verbindungsanschlüsse der oberen CSP mit den externen Verbindungsanschlüssen der unteren CSP elektrisch zu verbinden.

Eine durch Stapeln von Wafern hergestellte Stapel-CSP hat die Schwierigkeit einer Verringerung der Waferausbeute und auch der Stapelpackungsausbeute. Denn schon bei Ausfall eines der Chips der Stapelpackung wird dies als ein Ausfall der Stapel-CSP detektiert, was die Ausbeute der Stapelchippackung verringert.

Der Erfindung liegt als technisches Problem die Bereitstellung einer Waferlevel-Stapelchippackung und eines Herstellungsverfahrens hierfür zugrunde, die eine vergleichsweise hohe Ausbeute der Waferlevel- Stapelchippackung und die Erzielung eines geeigneten Eingangs- und/oder Ausgangslastfaktors ermöglichen und eine Verschlechterung der elektrischen Eigenschaften verhindern, wie sie sich durch die herkömmliche dünne Polymerschicht ergeben kann.

Die Erfindung löst dieses Problem durch die Bereitstellung einer Waferlevel-Stapelchippackung mit den Merkmalen des Anspruchs 1 sowie eines Verfahrens zur Herstellung einer Waferlevel-Stapelchippackung mit den Merkmalen des Anspruchs 8 oder 9.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1 eine Draufsicht auf einen herkömmlichen Halbleiterwafer,
Fig. 2 eine vergrößerte Draufsicht auf einen Bereich "A" von Fig. 1,
Fig. 3 eine Draufsicht auf eine herkömmliche Waferlevel-CSP mit Umverteilung,
Fig. 4 eine Querschnittansicht der herkömmlichen Waferlevel-CSP mit Umverteilung von Fig. 3,
Fig. 5 bis 9 eine schematische Draufsicht auf einen Wafer bzw. Querschnittansichten längs der Linie 6-6 von Fig. 5 in aufeinanderfolgenden Stufen der Herstellung eines Umverteilungs- Substrats als Teil eines ersten erfindungsgemäßen Herstellungsverfahrens für eine Waferlevel-Stapelchippackung,
Fig. 10 bis 12 Querschnittansichten zur Veranschaulichung aufeinanderfolgender Stufen der Herstellung eines Umverteilungs- Halbleiterchips als weiteren Teil des ersten erfindungsgemäßen Herstellungsverfahrens für eine Waferlevel- Stapelchippackung,
Fig. 13 bis 27 Querschnittansichten zur Veranschaulichung aufeinanderfolgender Stufen des restlichen Ablaufs des ersten erfindungsgemäßen Herstellungsverfahrens für eine Waferlevel- Stapelchippackung unter dreidimensionalem Stapeln von Umverteilungs-Halbleiterchips auf das Umverteilungs- Substrat und
Fig. 28 bis 35 Querschnittansichten aufeinanderfolgender Stufen eines zweiten erfindungsgemäßen Herstellungsverfahrens für eine Waferlevel-Stapelchippackung.
Die Fig. 5 bis 27 veranschaulichen ein erstes erfindungsgemäßes Herstellungsverfahren für eine erfindungsgemäße Waferlevel-Stapelchippackung, wobei die Fig. 5 bis 9 den Verfahrensabschnitt zur Herstellung eines Umverteilungs-Substrats, die Fig. 10 bis 12 den Verfahrensabschnitt zur Herstellung eines Umverteilungs-Halbleiterchips und die Fig. 13 bis 27 den Verfahrensabschnitt zur Herstellung einer Stapelchippackung durch dreidimensionales Stapeln von Umverteilungs-Halbleiterchips auf das Umverteilungs-Substrat illustrieren. Somit umfasst das in den Fig. 5 bis 27 gezeigte erste Herstellungsverfahren für die Waferlevel-Stapelchippackung drei Verfahrensabschnitte, denjenigen zur Herstellung des Umverteilungs-Substrats, denjenigen zur Herstellung eines Umverteilungs-Halbleiterchips und denjenigen zum dreidimensionalen Stapeln mehrerer Umverteilungs-Halbleiterchips auf das Umverteilungs- Substrat.
Zunächst wird, wie in Fig. 5 gezeigt, ein Halbleitersubstrat 41 bereitgestellt. Dies ist ein Siliziumwafersubstrat im Zustand vor dem FAB- Prozess. Das Halbleitersubstrat 41 beinhaltet Chipmontagebereiche 42 und Trennlinienbereiche 43 zum Separieren der Chipmontagebereiche 42 voneinander. Auf den jeweiligen Chipmontagebereich 42 des Halbleitersubstrats 41 sind Halbleiterchips dreidimensional zu stapeln. Um eine herkömmliche Halbleiterchipfertigungsapparatur verwenden zu können, besitzt das Halbleitersubstrat 41 denselben Durchmesser wie ein herkömmlicher Halbleiterwafer, d. h. sechs Inch oder acht Inch, und vorzugsweise eine Dicke von etwa 675 µm bis 725 µm. Die Abmessung der Chipmontagebereiche 42 ist durch Eingangs- und/oder Ausgangslastfaktor bestimmt. Die Trennlinienbereiche 43 werden auf dem Halbleitersubstrat 41 durch einen Fotoprozess markiert.
Wie in Fig. 6 dargestellt, wird auf der Oberseite des Halbleitersubstrats 41 eine Unterbarrierenmetall(UBM)-Schicht 44 ausgebildet. Die UBM- Schicht 44 dient zur Haftverbesserung, zur Diffusionsverhinderung und zur Bereitstellung einer Plattierungsbasis. Sie wird durch Elektroplattieren, stromloses Plattieren, Sputtern oder Aufdampfen erzeugt. Sie besteht aus Kupfer (Cu), Nickel (Ni) oder einer Kombination derselben, sie kann alternativ aber auch aus anderen Metallen bestehen. Beispielsweise kann die UBM-Schicht 44 gemäß der Erfindung aus Titan (Ti) oder Chrom (Cr) mit einer Dicke von etwa 30 nm bis 300 nm sowie Kupfer (Cu) oder Nickel (Ni) mit einer Dicke von etwa 200 nm bis 1500 nm bestehen.
Wie in Fig. 7 gezeigt, wird auf der UBM-Schicht 44 eine erste dielektrische Schicht 45 gebildet. Diese wird teilweise entfernt, um an den entsprechenden Stellen die UBM-Schicht 44 freizulegen. Die entfernten Teile der ersten dielektrischen Schicht 45 entsprechen Bereichen zum Anbringen externer Verbindungsanschlüsse. Die erste dielektrische Schicht 45 dient als thermischer Belastungspuffer und als Dielektrikum. Sie besteht aus Polyimid, Polybenzoxazol (PBO), Benzocyclobuten (BCB) oder Epoxid. Die UBM-Schicht 44 wird mit einem Material, das aus den oben erwähnten Materialien ausgewählt wird, durch ein herkömmliches Aufschleuderbeschichtungsverfahren aufgebracht, wonach das teilweise Entfernen der dielektrischen Schicht 45 durch einen Fotolithografieprozess ausgeführt wird. Die erste dielektrische Schicht 45 besitzt eine Dicke von etwa 2 µm bis 50 µm und wird bei einer Temperatur von etwa 300°C für zwei Stunden gehärtet.
Im Verfahrensstadium von Fig. 8 wird eine Umverteilungsschicht 47 gebildet. Diese stellt Verdrahtungen zur Umleitung von Chipanschlüssen eines zu stapelnden Halbleiterchips an andere Positionen bereit. Als erstes wird auf den entfernten Bereichen der ersten dielektrischen Schicht 45 durch einen Au-Immersionsprozess eine Au-Immersionsschicht 46 erzeugt. Dann wird auf der ersten dielektrischen Schicht 45 und der Au- Immersionsschicht 46 die Umverteilungsschicht 47 in einem vorgegebenen Muster gebildet. Vor Erzeugung der Umverteilungsschicht 47 wird auf der ersten dielektrischen Schicht 45 und der Au-Immersionsschicht 46 eine UBM-Schicht aus Ti/Cr oder CuINi mit einer Dicke von einigen hundert Nanometer erzeugt. Dann wird darauf eine nicht gezeigte Fotoresistschicht aufgebracht und strukturiert, wonach die Umverteilungsschicht 47 durch Plattieren von Cu/Ni unter Verwendung der Fotoresiststruktur als Maske gebildet wird. Die UBM-Schicht dient hierbei als Plattierungselektrode. Die Umverteilungsschiclht 47 weist eine Dicke von etwa 5 µm auf.
Im Verfahrensstadium von Fig. 9 wird eine zweite dielektrische Schicht 48 gebildet. Diese dient als Schutz für die Umverteilungsschicht 47 vor äußeren Einflüssen und entspricht im Material und Erzeugungsverfahren der ersten dielektrischen Schicht 45. Speziell wird hierzu Polyimid oder ein anderes Material als Schicht aufgetragen und durch einen Fotolithografieprozess bereichsweise entfernt, so dass Substratkontaktstellen 49 entstehen. Die zweite dielektrische Schicht 48 weist eine Dicke von etwa 2 µm bis 50 µm auf und wird bei einer Temperatur von 300°C für zwei Stunden gehärtet.
Das solchermaßen bereitgestellte Umverteilunds-Substrat 40 dient als Substrat zum Stapeln von Waferlevel-Halbleiterchips darauf und stellt Mittel zur Umleitung der Chipanschlussstellen der gestapelten Chips zur Verfügung.
Der Verfahrensabschnitt zur Herstellung eines Umverteilungs-Halbleiterchips beginnt mit dem Bereitstellen eines Halbleiterwafers 50 gemäß Fig. 10. Dieser beinhaltet ein Halbleitersubstrat 51, eine Mehrzahl von Chipanschlussstellen 52 und eine Passivierungsschicht 53. Die Chipanschlussstellen 52 bestehen aus einem Metall, wie Aluminium (AI), und die Passivierungsschicht 53 ist eine Nitridschicht, welche die gesamte Oberseite des Wafers 50 mit Ausnahme der Chipanschlussstellen 52 bedeckt.
Wie in Fig. 11 dargestellt, wird dann auf der Passivierungsschicht 53 eine Umverteilungsschicht 55 gebildet und elektrisch mit den Chipanschlussstellen 52 verbunden. Dazu wird auf den Chipanschlussstellen 52 und der Passivierungsschicht 53 eine nicht gezeigte UBM-Schicht gebildet, die aus Titan (Ti) oder Chrom (Cr) mit einer Dicke von 30 nm bis 300 nm sowie Kupfer (Cu) oder Nickel (Ni) mit einer Dicke von 200 nm bis 1500 nm darauf besteht. Die Umverteilungsschicht 55 wird dann auf der UBM-Schicht erzeugt und bildet eine Verdrahtungsstruktur zum Umleiten der Chipanschlussstellen 52, wobei sie mit diesen elektrisch verbunden ist. Zum Erzeugen der Umverteilungsschicht 55 wird eine nicht gezeigte Fotoresistschicht aufgebracht und strukturiert, wonach die Umverteilungsschicht 55 durch Plattieren von Kupfer (Cu) oder Nickel (Ni) unter Verwendung der Fotoresiststruktur als Maske gebildet wird. Die UBM-Schicht wird hierbei als Plattierungselektrode benutzt. Die Umverteilungsschicht 55 weist eine Dicke von etwa 5 µm auf.
Nach abgeschlossener Plattierung wird die Fotoresiststruktur entfernt, und die über die Umfangserstreckung der Umverteilungsschicht 55 hinausgehende UBM-Schicht wird geätzt. Dadurch verbleibt die UBM- Schicht lediglich unter der Umfangserstreckung der Umverteilungsschicht 55.
Auf der Umverteilungsschicht 55 wird eine Polymerschicht 56 gebildet, die als Schutz für die Umverteilungsschicht 55 vor äußeren Einflüssen dient und im Material und Erzeugungsverfahren der ersten und zweiten dielektrischen Schicht 45, 48 des Umverteilungs-Substrats 40 entspricht. Mit anderen Worten wird hierfür Polyimid oder ein anderes Material aufgebracht und durch einen Fotolithografieprozess bereichsweise entfernt, um die Umverteilungsschicht 55 partiell freizulegen. Die Polymerschicht 56 weist eine Dicke von etwa 2 µm bis 50 µm auf und wird bei einer Temperatur von etwa 300°C für zwei Stunden gehärtet.
Im von der Polymerschicht 46 freiliegenden Bereich der Umverteilungsschicht 55 werden innere Verbindungsanschlüsse 57 angebracht, wie z. B. Lotkugeln, wodurch das Herstellen der Halaleiterchips auf Waferlevel abgeschlossen ist. Die inneren Verbindungsanschlüsse 57 dienen als Mittel zum elektrischen Verbinden des Halbleiterchips mit dem Umverteilungs-Substrat und als Mittel zum elektrischen Verbinden einer Mehrzahl solcher Halbleiterchips, wenn diese dreidimensional übereinandergestapelt werden.
Während vorzugsweise eine Lotkugel als innerer Verbindungsanschluss 57 verwendet wird, kann alternativ ein Metallhügel aus Kupfer (Cu), Gold (Au) oder Nickel (Ni) verwendet werden. Der Metallhügel wird durch ein Plattierungsverfahren erzeugt. Die Lotkugel kann durch unterschiedliche Verfahren gebildet werden, wie Plattieren, Kugelplatzierung oder ein Schablonendruckverfahren mit einem anschließenden Aufschmelzprozess. Der Durchmesser der Lotkugel beträgt hierbei etwa 400 µm.
Wie in Fig. 12 dargestellt, wird der Wafer 50 in eine Mehrzahl von Halbleiterchips 60 entlang des Trennlinienbereichs 54 durch ein Ritz- oder Schneidmittel 64 zerteilt. Der erhaltene Halbleiterchip 60 wird als Waferlevel-CSP (WLCSP) bezeichnet.
Nachfolgend wird der restliche Verfahrensablauf zur Herstellung einer Stapelchippackung unter Verwendung des Umverteilungs-Substrats und der Waferlevel-Halbleiterchips erläutert, wobei nur Chips verwendet werden, die getestet und als fehlerfrei detektiert wurden. Da auf das Umverteilungs-Substrat mehrere Halbleiterchips dreidimensional übereinandergestapelt werden, werden die Halbleiterchips ihrer Reihenfolge nach als ein erster, zweiter und dritter Halbleiterchip bezeichnet, d. h. der unterste Chip ist der erste Halbleiterchip. Mit Ausnahme des obersten Halbleiterchips haben die übrigen zu stapelnden Halbleiterchips die gleiche Konfiguration. Daher werden die übrigen Halbleiterchips vorliegend auch sämtlich als untere Halbleiterchips bezeichnet.
Wie in Fig. 13 dargestellt, wird zunächst auf dem Umverteilungs- Substrat 40 eine erste Metallwandung 71 gebildet. Dazu wird auf dem Umverteilungs-Substrat 40 eine UBM-Schicht 72 erzeugt, auf der dann über dem Trennlinienbereich 43 des Umverteilungs-Substrats 40 die erste Metallwandung 71 mit einer vorgegebenen Dicke erzeugt wird. Die UBM-Schicht 72 besteht aus Titan (Ti) oder Chrom (Cr) mit einer Dicke von 30 nm bis 300 nm sowie Kupfer (Cu) oder Nickel (Ni) mit einer Dicke von 200 nm bis 1500 nm. Die erste Metallwandung 71 besteht aus Kupfer (Cu) oder Nickel (Ni) mit einer Dicke von 20 µm bis 150 µm und wird durch ein Elektroplattierverfahren erzeugt. Dann werden die Bereiche der UBM-Schicht 72 außerhalb des Umfangs der ersten Metallwandung 71 entfernt. Die erste Metallwandung 71 dient als Barriere beim Polieren in einem späteren Rückschleifprozess und als Abdeckung zum Abführen von Wärme, die von den gestapelten Halbleiterchips erzeugt wird, und zum Schutz der gestapelten Halbleiterchips.
Fig. 14 zeigt das Montieren eines ersten Halbleiterchips 60a auf dem Umverteilungs-Substrat 40. Erste innere Verbindungsanschlüsse 57a des ersten Halbleiterchips 60a werden durch Flip-Chip-Bonden mit den Substratkontaktstellen 49 des Umverteilungs-Substrats 40 verbunden, wodurch der erste Halbleiterchip 60a auf dem Umverteilungs-Substrat 40 montiert wird.
Fig. 15 veranschaulicht die Durchführung eines Unterfüllungsschritts. Dabei wird der Flip-Chip-Bondbereich zwischen dem Umverteilungs- Substrat 40 und dem ersten Halbleiterchip 60a durch ein Unterfüllungsverfahren mit einem flüssigen Gießharz gefüllt, wodurch eine erste Füllschicht 81 gebildet wird. Diese schützt den Flip-Chip-Bondbereich vor äußeren Einflüssen. Da die Metallwandung T1 niedriger als der erste Halbleiterchip 60a ist, wird die erste Metallwandung 71 von der ersten Füllschicht 81 begraben.
Wie aus Fig. 16 ersichtlich, wird die obenliegende Rückseite des ersten Halbleiterchips 60a anschließend abgeschliffen, um die Dicke der Packung zu minimieren. Mit der Rückseite des ersten Halbleiterchips 60a wird auch die erste Füllschicht 81 abgeschliffen, so dass die Rückseite des ersten Halbleiterchips 60a koplanar zur Oberseite der ersten Metallwandung 71 wird. Der Rückschleifschritt kann durch ein Aufschleuderätzverfahren, ein Trockenätzverfahren oder ein Verfahren chemischmechanischen Polierens (CMP) durchgeführt werden. Das Rückschleifen des ersten Halbleiterchips 60a reduziert dlie Dicke der Packung und erleichtert die Bildung von Durchgangsöffnungen im ersten Halbleiterchip 60a.
Fig. 17 veranschaulicht die Erzeugung von Durchgangsöffnungen 58a im ersten Halbleiterchip 60a. Die Durchgangsöffnungen 58a entsprechen den ersten inneren Verbindungsanschlüssen 57a und werden durch bereichsweises Entfernen des ersten Halbleitersubstrats 51a und der Passivierungsschicht 53a durch ein Trocken- oder Nassätzverfahren gebildet, was die Umverteilungsschicht 55a des Chips 60a freilegt. Der Innendurchmesser der Durchgangsöffnungen 58a beträgt etwa 10 µm bis 100 µm.
Wie in Fig. 18 dargestellt, werden die Durchgangsöffnungen 58a des ersten Halbleiterchips 60a mit einem ersten leitfähigen Füllmaterial 59a durch ein Elektroplattierverfahren unter Verwendung von Kupfer (Cu) oder Nickel (Ni) gefüllt.
Im Verfahrensstadium von Fig. 19 wird auf dem ersten Halbleiterchip 60a eine erste Emissionsmetallschicht 73a gebildet. Dazu wird zunächst eine UBM-Schicht 74 auf dem ersten Halbleiterchip 60a, der ersten Füllschicht 81 und der ersten Metallwandung 71 aufgebracht, wonach die erste Emissionsmetallschicht 73 mit einer vorgegebenen Dicke auf der UBM-Schicht 74 gebildet wird. Die UBM-Schicht 74 besteht aus Titan (Ti) oder Chrom (Cr) mit einer Dicke von 30 nm bis 300 nm sowie Kupfer (Cu) oder Nickel (Ni) mit einer Dicke von 200 nm bis 1500 nm. Die erste Emissionsmetallschicht 73a besteht aus Kupfer (Cu) oder Nickel (Ni) mit einer Dicke von etwa 3 µm bis 50 µm und wird durch ein Elektroplattierverfahren aufgebracht. Dabei sind die übrigen Bereiche außer denjenigen für die Durchgangsöffnungen 58a, die mit dem ersten leitfähigen Füllmaterial 59a gefüllt sind, d. h. die Rückseite des ersten Halbleiterchips 60a, die erste Füllschicht 81 und die erste Metallwandung 71, voneinander elektrisch isoliert. Daher werden nur Bereiche der ersten Emissionsmetallschicht 73a entfernt, die außerhalb des Umfangs des ersten leitfähigen Füllmaterials 59a liegen.
Wie in Fig. 20 dargestellt, wird auf der ersten Emissionsmetallschicht 73a eine zweite Metallwandung 75 in der gleichen Weise wie die erste Metallwandung 71 gebildet. Die zweite Metallwandung 75 entspricht somit der ersten Metallwandung 71. Bei der Bildung der zweiten Metallwandung 75 wird wiederum eine UBM-Schicht 76 benutzt.
Im Verfahrensstadium von Fig. 21 wird der zweite Halbleiterchip 60b in derselben Weise wie der erste Halbleiterchip 60a montiert. Zweite innere Verbindungsanschlüsse 57b des zweiten Halbleiterchips 60b werden durch Flip-Chip-Bonden mit der ersten Emissionsmetallschicht 73a über dem ersten Füllmaterial 59a verbunden. Dann wird eine zweite Füllschicht 82 gebildet, und die oben liegende Rückseite des zweiten Halbleiterchips 60b und die zweite Füllschicht 82 werden abgeschliffen.
Im Verfahrensstadium von Fig. 22 wird der dritte Halbleiterchip 60c in der gleichen Weise wie der erste und zweite Halbleiterchip 60a, 60b montiert. Dritte innere Verbindungsanschlüsse 57c des dritten Halbleiterchips 60c werden durch Flip-Chip-Bonden mit einer zweiten Emissionsmetallschicht 73b über einem zweiten Füllmaterial 59b verbunden. Dann wird eine dritte Füllschicht 83 gebildet, und die oben liegende Rückseite des dritten Halbleiterchips 60c und die dritte Füllschicht 83 werden abgeschliffen.
Im Verfahrensstadium von Fig. 23 wird auf dem dritten Halbleiterchip 60c eine Deckmetallschicht 77 gebildet. Dazu wird zuerst auf dem dritten Halbleiterchip 60c eine UBM-Schicht 78 gebildet, auf welcher dann die Deckmetallschicht 77 mit einer vorgegebenen Dicke aufgebracht wird. Die UBM-Schicht 78 besteht aus Titan (Ti) oder Chrom (Cr) mit einer Dicke von 30 nm bis 300 nm sowie Kupfer (Cu) oder Nickel (Ni) mit einer Dicke von 200 nm bis 1500 nm. Die Deckmetallschicht 77 besteht aus Kupfer (Cu) oder Nickel (Ni) mit einer Dicke von etwa 20 µm bis 150 µm und wird durch einen Elektroplattierprozess erzeugt.
Um die oben beschriebene Stapelchippackung auf dem Umverteilungs- Substrat in einzelne Stapelchippackungen zu zerteilen, werden zwei Trennschritte und ein Nassätzschritt nacheinander ausgeführt, wie im folgenden erläutert. Fig. 24 zeigt einen ersten Trennschritt, bei dem die Waferlevel-Stapelchippackung auf dem Umverteilungs-Substrat 40 entlang des Trennlinienbereichs 43 von der Deckmetallschicht 77 bis zur ersten dielektrischen Schicht 45 und zur zweiten dielektrischen Schicht 48 unter der ersten Metallwandung 71 eingeschnitten wird. Dann wird auf der Oberseite der Deckmetallschicht 77 und der Schnittflächen durch einen Au-Immersionsprozess eine Au-Immersionsschicht 61 gebildet, um die Schnittflächen und die Oberseite der Deckmetallschicht 77 vor einer Schädigung durch eine Ätzlösung zu schützen, die in einem späteren Nassätzschritt verwendet wird.
Fig. 25 zeigt einen zweiten Trennschritt, bei dem das Substrat 41 des Umverteilungs-Substrats 40 entlang des Trennlinienbereichs 43 bis zu einer vorgegebenen Tiefe eingeschnitten wird.
Fig. 26 zeigt einen anschließenden Nassätzschritt, bei dem die UBM- Schicht 44 (siehe Fig. 25) und das Substrat 41 unter der ersten dielektrischen Schicht 45 durch ein Nassätzverfahren entfernt werden, wodurch die einzelnen Stapelchippackungen erhalten werden. Die Umverteilungsschicht 47 des Umverteilungs-Substrats 40 ist durch die dielektrische Schicht 45 und die Au-Immersionsschicht 46 geschützt. Die Metallwandungen, die Emissionsmetallschichten und die Deckmetallschicht bilden eine Metallbarriere. Zweck des ersten Trennschritts ist die Bildung der Au-Immersionsschicht 61, um die Schnittflächen und die Oberseite der Deckmetallschicht 77 vor einer Schädigung durch eine Ätzlösung in einem nachfolgenden Nassätzschritt zu schützen.
Im Verfahrensstadium von Fig. 27 wird auf der Au-Immersionsschicht 46 der freigelegten Umverteilungsschicht 47 ein externer Verbindungsanschluss 90 gebildet, z. B. eine Lotkugel, wodurch eine Stapelchippackung 100 erhalten wird. Die externen Verbindungsanschlüsse 90 entsprechen den inneren Verbindungsanschlüssen der Halbleiterchips in Material und Herstellungsverfahren.
Beim ersten erfindungsgemäßen Ausführungsbeispiel sind somit die dreidimensional zu stapelnden Halbleiterchips 60a, 60b, 60c elektrisch miteinander über die Durchgangsöffnungen verbunden, die mit den leitfähigen Füllmaterialien 59a, 59b, 59c gefüllt sind, wodurch die entsprechende Stapelchippackung 100 erhalten wird. Außerdem benutzt die Stapelchippackung 100 gemäß dem ersten gezeigten Ausführungsbeispiel der Erfindung die getesteten und für gut befundenen Halbleiterchips 60a, 60b, 60c, so dass Ausfälle der gestapelten Chippackung aufgrund einer Verwendung defekter Chips vermieden werden.
Die Füllschicht ist zwischen dem ersten Halbleiterchip 60a und dem Umverteilungs-Substrat 40, zwischen dem ersten Halbleiterchip 60a und dem zweiten Halbleiterchip 60b sowie zwischen dem Halbleiterchip 60b und dem dritten Halbleiterchip 60c gebildet. Daher tritt die Füllschicht zur Polymerschicht hinzu und verbessert die elektrischen Eigenschaften.
Außerdem emittieren die zwischen den ersten, zweiten und dritten Halbleiterchip 60a, 60b, 60c zwischengefügten Emissionsmetallschichten effektiv Wärme, die in der Stapelchippackung 100 generiert wird, was ebenfalls die elektrischen Eigenschaften verbessert. Des weiteren verbessert die Erfindung die elektrischen Eigenschaften der Stapelchippackung 100 auch dadurch beträchtlich, dass die Emissionsmetallschichten elektrisch als Masse benutzt werden können.
Während das erste Ausführungsbeispiel der Erfindung, wie beschrieben, eine Stapelchippackung eines Eingangslastfaktortyps beinhaltet, kann alternativ eine Stapelchippackung von einem Ausgangslastfaktortyp erzielt werden. Ein entsprechendes zweites Ausführungsbeispiel der Erfindung wird nachfolgend beschrieben.
Die Fig. 28 bis 35 veranschaulichen ein zugehöriges Herstellungsverfahren für eine zweite erfindungsgemäße Waferlevel-Stapelchippackung. Dabei entsprechen die Schritte zum Herstellen eines Umverteilungs- Substrats und zur Herstellung eines Umverteilungs-Halbleiterchips für dieses zweite Ausführungsbeispiel denjenigen für das oben beschriebene erste Ausführungsbeispiel, worauf verwiesen werden kann.
Im Verfahrensstadium von Fig. 28 wird ein erster Halbleiterchip 160a auf einem Umverteilungs-Substrat 140 montiert, das ein Substrat 141 mit Trennlinienbereich 143 und eine UBM-Schicht 144 aufweist. Erste innere Verbindungsanschlüsse 157a des ersten Halaleiterchips 160a werden durch Flip-Chip-Bonden mit Substratkontaktstellen 149 des Umverteilungs-Substrats 140 verbunden, wodurch der erste Halbleiterchip 160a auf dem Umverteilungs-Substrat 140 montiert wird. Um das Ausgangslastmerkmal zu erhalten, erstreckt sich eine Umverteilungsschicht 147 zum Trennlinienbereich 143 des Umverteilungs-Substrats 140.
Fig. 29 zeigt die Durchführung eines Unterfüllungsschrittes. Der Flip- Chip-Bondbereich zwischen dem Umverteilungs-Substrat 140 und dem ersten Halbleiterchip 160a wird durch ein Unterfüllungsverfahren mit einem flüssigen Gießharz gefüllt, wodurch eine erste Füllschicht 181 gebildet wird. Diese schützt den Flip-Chip-Bondbereich vor äußeren Einflüssen. Dann werden die obenliegende Rückseite des ersten Halbleiterchips 160a und die erste Füllschicht 181 abgeschliffen, wodurch die Dicke der Packung minimiert wird. Nach dem Rückschleifprozess weist der erste Halbleiterchip 160a eine Dicke von etwa 20 µm bis 150 µm auf.
Im Verfahrensstadium von Fig. 30 werden im ersten Halbleiterchip 160a Durchgangsöffnungen 158a erzeugt. Die Durchgangsöffnungen 158a entsprechen den ersten inneren Verbindungsanschlüssen 157a und werden durch bereichsweises Entfernen eines ersten Halbleitersubstrats 151a und einer Passivierungsschicht 153a durch ein Trocken- oder Nassätzverfahren erzeugt. Der Innendurchmesser der Durchgangsöffnung 158a beträgt etwa 10 µm bis 100 µm. Die Durchgangsöffnungen 158a werden mit einem ersten leitfähigen Füllmaterial 159a durch ein Elektroplattierverfahren unter Verwendung von Kupfer (Cu) oder Nickel (Ni) gefüllt.
Im Verfahrensstadium von Fig. 31 wird ein zweiter Halbleiterchip 160b montiert. Dies geschieht in derselben Weise wie beim ersten Halbleiterchip 160a unter Verwendung einer zweiten Füllschicht 182. Zweite innere Verbindungsanschlüsse 157b des zweiten Halbleiterchips 160b werden durch Flip-Chip-Bonden mit dem ersten Füllmaterial 159a verbunden.
Im Verfahrensstadium von Fig. 32 wird ein dritter Halbleiterchip 160c in derselben Weise wie der erste und zweite Halbleiterchip 160a, 160b montiert. Dritte innere Verbindungsanschlüsse 157c des dritten Halbleiterchips 160c werden durch Flip-Chip-Bonden mit einem zweiten Füllmaterial 159b verbunden. Dann wird eine dritte Füllschicht 183 aufgebracht, und die Rückseite des dritten Halbleiterchips 160c und die dritte Füllschicht 183 werden abgeschliffen.
Um die oben beschriebene Stapelchippackung auf dem Umverteilungs- Substrat in einzelne Stapelchippackungen zu zerteilen, wird ein nachfolgend beschriebener Trennschritt ausgeführt. Durch diesen wird, wie in Fig. 33 dargestellt, die Waferlevel-Stapelchippackung auf dem Umverteilungs-Substrat 140 entlang des Trennlinienbereichs 143 bis zum Substrat 141 eingeschnitten. Im Gegensatz zum oben beschriebenen ersten erfindungsgemäßen Ausführungsbeispiel, das zwei Trennschritte umfasst, kann somit bei dieser zweiten erfindungsgemäßen Ausführungsform die Waferlevel-Stapelchippackung durch einen einzigen Trennschritt in eine Mehrzahl einzelner Stapelchippackungen unterteilt werden.
Im Verfahrensstadium der Fig. 34 werden die UBM-Schichten 144 (siehe Fig. 33) und das Substrat 141 durch ein Nassätzverfahren entfernt, wodurch die einzelnen Stapelchippackungen erhalten werden.
Dann wird, wie in Fig. 35 dargestellt, eine Metallabdeckung 170 auf die gesamte Oberfläche der Stapelchippackung mit Ausnahme der Unterseite des Umverteilungs-Substrats 140 aufgebracht. Auf einer Au- Immersionsschicht 146 im freigelegten Bereich der Umverteilungsschicht 147 wird ein externer Verbindungsanschluss 190, z. B. eine Lotkugel, ausgebildet, wodurch eine fertige Stapelchippackung 200 erhalten wird.
Die zweite erfindungsgemäßen Ausführungsform unterscheidet sich von der ersten dadurch, dass keine Metallwandungen gebildet werden und die separierte individuelle Stapelchippackung 200 durch die metallische Abdeckung beschichtet ist. Mit anderen Worten verwendet die zweite erfindungsgemäße Ausführungsform ein Umverteilungs-Substrat gemäß einem Ausgangslasttyp, so dass eine Stapelchippackung vom Ausgangslasttyp erhalten wird.
Wie die oben beschriebenen Ausführungsbeispiele deutlich machen, werden bei der Erfindung eine Mehrzahl von Waferlevel-Halbleiterchips, die dreidimensional zu stapeln sind, elektrisch miteinander durch die leitfähigen Füllmaterialien verbunden, um auf diese Weise eine Stapelchippackung unter Verwendung von Waferlevel-CSPs (WLCSPs) zu erhalten. Außerdem benutzt die erfindungsgemäße Stapelchippackung getestete und für gut befundene Halbleiterchips, was Ausfälle der Stapelchippackungen durch Verwenden defekter einzelner Chips vermeidet und dementsprechend die Ausbeute verbessert.
Die Füllschicht wird zwischen dem ersten Halbleiterchip und dem Umverteilungs-Substrat, zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip sowie zwischen dem zweiten Halbleiterchip und dem dritten Halbleiterchip gebildet. Die Füllschicht tritt somit zur Polymerschicht hinzu und verhindert eine Verschlechterung der elektrischen Eigenschaften, wie sie durch die herkömmliche dünne Polymerschicht verursacht werden kann. Außerdem führt die zwischen die Halbleiterchips eingefügte Emissionsmetallschicht effektiv Wärme ab, die von der Stapelchippackung erzeugt wird, was die elektrischen Eigenschaften ebenfalls verbessert. Die Erfindung verbessert auch deshalb die elektrischen Eigenschaften der Stapelchippackung merklich, weil die Emissionsmetallschicht elektrisch als Masse verwendet werden kann. Die Erfindung stellt Waferlevel-Stapelchippackungen sowohl vom Eingangslastfaktortyp als auch vom Ausgangslastfaktortyp zur Verfügung.

Claims

1. Waferlevel-Stapelchippackung mit mehreren, dreidimensional gestapelten Halbleiterchips, gekennzeichnet durch

a) ein Umverteilungs-Substrat (40) mit
einer ersten dielektrischen Schicht (45) vorgegebener Struktur,
einer Umverteilungsschicht (47) vorgegebener Struktur auf der ersten dielektrischen Schicht,
einer zweiten dielektrischen Schicht (48) auf der ersten dielektrischen Schicht und der Umverteilungsschicht und
Substratkontaktstellen (49), die von der zweiten dielektrischen Schicht freigelassen werden und mit der Umverteilungsschicht verbunden sind,

b) wenigstens einen unteren, dreidimensional auf das Umverteilungs-Substrat zu stapelnden Halbleiterchip (60a) mit
einem Halbleitersubstrat (51a),
einer Passivierungsschicht (53a) auf der Oberseite des Substrats,
einer Mehrzahl von Chipanschlussstellen (52), die von der Passivierungsschicht freigelassen werden,
einer Umverteilungsschicht (55a) vorgegebener Struktur auf der Passivierungsschicht und in elektrischer Verbindung mit den Chipanschlussstellen,
einer Polymerschicht (56) auf der Passivierungsschicht und der Umverteilungsschicht mit Durchführungsöffnungen zum partiellen Freilegen der Umverteilungsschicht, wobei die Durchgangsöffnungen den Substratkontaktstellen entsprechen,
inneren Verbindungsanschlüssen (57a), die über die Durchgangsöffnungen auf der freiliegenden Umverteilungsschicht gebildet und mit dieser elektrisch verbunden sind, und
einem leitfähigen Füllmaterial (59a) zum Füllen der Durchgangsöffnungen,

c) einen obenliegenden Halbleiterchip (60c) mit
einem Halbleitersubstrat (51),
einer Passivierungsschicht (53) auf der Oberseite des Substrats, einer Mehrzahl von Chipanschlussstellen (52), die von der Passivierungsschicht freigelassen werden,
einer Umverteilungsschicht (55) vorgegebener Struktur auf der Passivierungsschicht und in elektrischer Verbindung mit den Chipanschlussstellen,
einer Polymerschicht (56) auf der Passivierungsschicht und der Umverteilungsschicht mit Durchführungsöffnungen zum partiellen Freilegen der Umverteilungsschicht, wobei die Durchgangsöffnungen den Substratkontaktstellen entsprechen, und
inneren Verbindungsanschlüssen (57c), die über die Durchgangsöffnungen auf der freiliegenden Umverteilungsschicht gebildet und mit dieser elektrisch verbunden sind,

d) eine Füllschicht (81, 82, 83) zum Füllen von Bereichen zwischen den zu stapelnden Chips, um die inneren Verbindungsanschlüsse zu schützen,

e) eine Metallbedeckung (77) zum Beschichten der Oberflächen des unteren Halbleiterchips, des oberen Halbleiterchips und des Umverteilungs-Substrats mit Ausnahme der ersten dielektrischen Schicht des Umverteilungs-Substrats und

f) externe Verbindungsanschlüsse (90), die auf der von der ersten dielektrischen Schicht des Umverteilungs-Substrats freigelassenen Umverteilungsschicht gebildet und mit dieser elektrisch verbunden sind, wobei die inneren Verbindungsanschlüsse des obersten Halbleiterchips durch Flip-Chip-Bonden mit dem die Durchgangsöffnungen füllenden, leitfähigen Füllmaterial des unteren Halbleiterchips verbunden sind.

2. Waferlevel-Stapelchippackung nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Füllschicht folgende Teile umfasst:
eine erste Füllschicht (81) zum Füllen eines Bereichs zwischen dem Umverteilungs-Substrat und dem unteren Halbleiterchip, um die inneren Verbindungsanschlüsse zu schützen, die durch Flip- Chip-Bonden mit dem Umverteilungs-Substrat verbunden sind,
eine zweite Füllschicht (82) zum Füllen eines Bereichs zwischen zwei übereinanderliegenden unteren Halbleiterchips, um die inneren Verbindungsanschlüsse der unteren Halbleiterchips zu schützen, und
eine dritte Füllschicht (83) zum Füllen eines Bereichs zwischen dem obersten Halbleiterchip und dem darunterliegenden unteren Halbleiterchip, um die inneren Verbindungsanschlüsse des obersten Halbleiterchips zu schützen.

3. Waferlevel-Stapelchippackung nach Anspruch 1 oder 2, weiter gekennzeichnet durch eine Emissionsmetallschicht (73a, 73b) auf dem unteren Halbleiterchip und der Füllschicht, um das leitfähige Füllmaterial von anderen Elementen elektrisch zu isolieren, wobei die Emissionsmetallschicht mit der Metallbedeckung verbunden ist.

4. Waferlevel-Stapelchippackung nach Anspruch 3, weiter dadurch gekennzeichnet, dass die inneren Verbindungsanschlüsse des unteren und des obersten Halbleiterchips durch Flip-Chip-Bonden mit der Emissionsmetallschicht über dem leitfähigen Füllmaterial verbunden sind.

5. Waferlevel-Stapelchippackung nach Anspruch 3 oder 4, weiter dadurch gekennzeichnet, dass die Emissionsmetallschicht eine Plattierungsschicht aus Titan (Ti) oder Chrom (Cr) mit einer Dicke von einigen hundert Nanometern oder weniger sowie aus Kupfer (Cu) oder Nickel (Ni) mit einer Dicke von einigen hundert Nanometern bis einigen Mikrometern ist.

6. Waferlevel-Stapelchippackung nach einem der Ansprüche 3 bis 5, weiter dadurch gekennzeichnet, dass die Metallbedeckung folgende Bestandteile umfasst:
eine erste Metallwandung (71) auf dem Umverteilungs-Substrat außerhalb der Umfangserstreckung des unteren Halbleiterchips,
eine zweite Metallwandung (75) auf der Emissionsmetallschicht entsprechend der ersten Metallwandung und
eine Deckmetallschicht (77) auf der zweiten Metallwandung und dem obersten Halbleiterchip.

7. Waferlevel-Stapelchippackung nach Anspruch 6, weiter dadurch gekennzeichnet, dass die erste und die zweite Metallwandung aus Plattierungsschichten gebildet sind, die aus Kupfer (Cu) oder Nickel (Ni) mit einer Dicke von etwa 20 µm bis 150 µm bestehen.

8. Verfahren zur Herstellung einer Waferlevel-Stapelchippackung, gekennzeichnet durch folgende Schritte:

a) Bereitstellen eines ersten Halbleiterchips und eines zweiten Halbleiterchips, die jeweils folgende Elemente aufweisen:
ein Halbleitersubstrat (51),
eine Passivierungsschicht (53) auf der Oberseite des Substrats,
eine Mehrzahl von Chipanschlussstellen (52), die von der Passivierungsschicht freigelassen werden, und
eine Umverteilungsschicht (55) vorgegebener Struktur auf der Passivierungsschicht und in elektrischer Verbindung mit den Chipanschlussstellen,

b) Bereitstellen eines Umverteilungs-Substrats (40) mit
einem Halbleitersubstrat (41) mit Chipmontagebereichen zum dreidimensionalen Stapeln des ersten und zweiten Halbleiterchips und mit Trennlinienbereichen (43) zum Separieren der Chipmontagebereiche voneinander,
einer ersten dielektrischen Schicht (45) vorgegebener Struktur,
einer Umverteilungsschicht (47) vorgegebener Struktur auf der ersten dielektrischen Schicht,
einer zweiten dielektrischen Schicht (48) auf der ersten dielektrischen Schicht und der Umverteilungsschicht und
Substratkontaktstellen (49), die von der zweiten dielektrischen Schicht freigelassen werden und mit der Umverteilungsschicht verbunden sind,

c) Bilden einer ersten Metallwandung (71) in einer vorgegebenen Tiefe entlang des jeweiligen Trennlinienbereichs des Umverteilungs-Substrats,

d) Flip-Chip-Bonden erster innerer Verbindungsanschlüsse (57a) des ersten Halbleiterchips mit den Substratkontaktstellen des Umverteilungs-Substrats,

e) Füllen des Flip-Chip-Bondbereichs zwischen dem ersten Halbleiterchip und dem Umverteilungs-Substrat mit einem flüssigen Gießharz zur Bildung einer ersten Füllschicht (81),

f) Abschleifen der Rückseite des ersten Halbleiterchips und der ersten Füllschicht, so dass die Oberseite der ersten Metallwandung freigelegt wird,

g) Erzeugen von Durchgangsöffnungen (58a) auf der Umverteilungsschicht des ersten Halbleiterchips und Füllen der Durchgangsöffnungen mit einem leitfähigen Füllmaterial,

h) Bilden einer zweiten Metallwandung (75) entsprechend der ersten Metallwandung,

i) Flip-Chip-Bonden zweiter innerer Verbindungsanschlüsse (57b) des zweiten Halbleiterchips mit dem leitfähigen, die Durchgangsöffnungen füllenden Füllmaterial,

j) Füllen des Flip-Chip-Bondbereichs zwischen dem ersten und dem zweiten Halbleiterchip mit einem flüssigen Gießharz unter Bildung einer zweiten Füllschicht (82),

k) Abschleifen der Rückseite des zweiten Halbleiterchips und der zweiten Füllschicht, so dass die Oberseite der zweiten Metallwandung freigelegt wird,

l) Einbringen eines Trennschnitts entlang des Trennlinienbereichs von der zweiten Metallwandung bis zum Halbleitersubstrat des Umverteilungssubstrats in einer vorgegebenen Tiefe,

m) Auftrennen in einzelne Stapelchippackungen (100) durch Ätzen des Halbleitersubstrats des Umverteilungs-Substrats und

n) Erzeugen externer Verbindungsanschlüsse (90) auf der freigelegten Umverteilungsschicht der Substratkontaktstellen.

9. Verfahren zur Herstellung einer Waferlevel-Stapelchippackung, gekennzeichnet durch folgende Schritte:

b) Bereitstellen eines Umverteilungs-Substrats (140) mit
einem Halbleitersubstrat (141) mit Chipmontagebereichen zum dreidimensionalen Stapeln des ersten und zweiten Halbleiterchips und mit Trennlinienbereichen (143) zum Separieren der Chipmontagebereiche voneinander,
einer ersten dielektrischen Schicht (45) vorgegebener Struktur,
einer Umverteilungsschicht (147) vorgegebener Struktur auf der ersten dielektrischen Schicht,
einer zweiten dielektrischen Schicht (48) auf der ersten dielektrischen Schicht und der Umverteilungsschicht und
Substratkontaktstellen (149), die von der zweiten dielektrischen Schicht freigelassen werden und mit der Umverteilungsschicht verbunden sind,

c) Flip-Chip-Bonden erster innerer Verbindungsanschlüsse (157a) des ersten Halbleiterchips mit den Substratkontaktstellen des Umverteilungs-Substrats,

d) Füllen des Flip-Chip-Bondbereichs zwischen dem ersten Halbleiterchip und dem Umverteilungs-Substrat mit einem flüssigen Gießharz zur Bildung einer ersten Füllschicht (181),

e) Abschleifen der Rückseite des ersten Halbleiterchips und der ersten Füllschicht,

f) Erzeugen von Durchgangsöffnungen (158a) auf der Umverteilungsschicht des ersten Halbleiterchips und Füllen der Durchgangsöffnungen mit einem leitfähigen Füllmaterial,

g) Flip-Chip-Bonden zweiter innerer Verbindungsanschlüsse (157b) des zweiten Halbleiterchips an das leitfähige, die Durchgangsöffnungen füllende Füllmaterial,

h) Füllen des Flip-Chip-Bondbereichs zwischen dem ersten und dem zweiten Halbleiterchip mit einem flüssigen Gießharz unter Bildung einer zweiten Füllschicht (182),

i) Abschleifen der Rückseite des zweiten Halbleiterchips und der zweiten Füllschicht,

j) Einbringen eines Trennschnitts entlang des Trennlinienbereichs in einer vorgegebenen Tiefe bis zum Halbleitersubstrat des Umverteilungs-Substrats,

k) Auftrennen in einzelne Stapelchippackungen (200) durch Ätzen des Halbleitersubstrats des Umverteilungs-Substrats,

l) Erzeugen einer Metallabdeckung (170), welche die Außenflächen der Stapelchippackung mit Ausnahme der ersten dielektrischen Schicht des Umverteilungs-Substrats bedeckt, und

m) Erzeugen externer Verbindungsanschlüsse (190) auf der freiliegenden Umverteilungsschicht der Substratkontaktstellen.

10. Verfahren nach Anspruch 8 oder 9, weiter dadurch gekennzeichnet, dass der Schritt zur Bereitstellung eines ersten und eines zweiten Halbleiterchips folgende Teilschritte umfasst:

1. Bereitstellen eines Wafers mit einem Halbleitersubstrat (51), einer Passivierungsschicht (53) auf dem Halbleitersubstrat und mit einer Mehrzahl von Chipanschlussstellen (52), die von der Passivierungsschicht freigelassen werden,

2. Ausbilden einer Umverteilungsschicht (55) vorgegebener Struktur auf der Passivierungsschicht und in elektrischer Verbindung mit den Chipanschlussstellen,

3. Ausbilden einer Polymerschicht (56) auf der Passivierungsschicht und der Umverteilungsschicht und

4. Erzeugen innerer Verbindungsanschlüsse (57) auf der von der Polymerschicht freigelassenen Passivierungsschicht.

11. Verfahren nach einem der Ansprüche 78 bis 10, weiter dadurch gekennzeichnet, dass der Schritt zur Bereitstellung eines Umverteilungs-Substrats folgende Teilschritte umfasst:

1. Bereitstellen eines Siliziumsubstrats (41) mit Chipmontagebereichen (42) und Trennlinienbereichen (43) zum Separieren der Chipmontagebereiche voneinander,

2. Ausbilden einer ersten dielektrischen Schicht (45) vorgegebener Struktur auf dem Siliziumsubstrat,

3. Ausbilden einer Umverteilungsschicht (47) vorgegebener Struktur auf der ersten dielektrischen Schicht, wobei die Umverteilungsschicht über die strukturierte erste dielektrische Schicht elektrisch mit dem Siliziumsubstrat verbunden ist,

4. Ausbilden einer zweiten dielektrischen Schicht (48) auf der ersten dielektrischen Schicht und der Umverteilungsschicht und

5. Erzeugen von Substratkontaktstellen (49) als von der zweiten dielektrischen Schicht freigelassene Bereiche der Umverteilungsschicht.

12. Verfahren nach einem der Ansprüche 8, 10 und 11, weiter dadurch gekennzeichnet, dass der Schritt zur Bildung der ersten Metallwandung folgende Teilschritte umfasst:

1. Ausbilden einer Unterbarrierenmetall(UBM)-Schicht (72) auf Teilen der zweiten dielektrischen Schicht außerhalb der Umfangserstreckung der Substratkontaktstellen und

2. Bilden der ersten Metallwandung in einer vorgegebenen Dicke auf der UBM-Schicht.

13. Verfahren nach Anspruch 12, weiter dadurch gekennzeichnet, dass der Schritt zur Bildung der ersten Metallwandung ein Plattieren von Kupfer (Cu) oder Nickel (Ni) mit einer Dicke von etwa 20 µm bis 150 µm beinhaltet.

14. Verfahren nach einem der Ansprüche 8 und 10 bis 13, weiter dadurch gekennzeichnet, dass der Schritt zur Bildung der zweiten Metallwandung folgende Teilschritte umfasst:

1. Ausbilden einer Emissionsmetallschicht (73a) auf dem ersten Halbleiterchip, der ersten Füllschicht und der ersten Metallwandung, wobei das leitfähige Füllmaterial von anderen Elementen elektrisch isoliert wird, und

2. Ausbilden der zweiten Metallwandung auf der Emissionsmetallschicht entsprechend der ersten Metallwandung.

15. Verfahren nach Anspruch 14, weiter dadurch gekennzeichnet, dass im Schritt des Flip-Chip-Bondens der zweiten inneren Verbindungsanschlüsse des zweiten Halbleiterchips an die mit dem leitfähigen Füllmaterial gefüllten Durchgangsöffnungen ein entsprechendes Flip-Chip-Bonden der zweiten inneren Verbindungsanschlüsse an die Emissionsmetallschicht auf den Durchgangsöffnungen beinhaltet.

16. Verfahren nach einem der Ansprüche 8 und 10 bis 15, weiter dadurch gekennzeichnet, dass der Schritt zum Einbringen eines Trennschnitts entlang des Trennlinienbereichs folgende Teilschritte umfasst:

1. ein erstes Einbringen eines Trennschnitts entlang des Trennlinienbereichs von der zweiten Metallwandung bis zum Halbleitersubstrat des Umverteilungs-Substrats in einer vorgegebenen Tiefe,

2. Ausbilden einer Au-Immersionsschicht (61) auf der Deckmetallschicht (77) und der durch die Trennschnittfläche freiliegenden Metallschicht und

3. Einbringen eines zweiten Trennschnitts in das Umverteilungs-Substrat in einer vorgegebenen Tiefe entlang des ersten Trennschnitts.