KR102595276B1 - 반도체 패키지 - Google Patents
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- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1076—Shape of the containers
- H01L2225/1088—Arrangements to limit the height of the assembly
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1094—Thermal management, e.g. cooling
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
본 발명은 반도체 패키지를 제공한다. 반도체 패키지는 재배선 기판; 상기 재배선 기판 상에 배치되고, 그 내부를 관통하는 홀을 갖는 연결 기판; 상기 재배선 기판 상에 제공되며, 상기 연결 기판의 상기 홀 내에 제공된 반도체칩; 상기 반도체칩의 상면 상에 배치된 금속층; 및 상기 반도체칩 및 상기 연결 기판 사이의 갭에 제공되는 몰딩막을 포함할 수 있다. 상기 연결 기판은 베이스층들 및 상기 베이스층들 내의 도전부를 포함할 수 있다. 상기 연결 기판의 상면은 상기 금속층의 상면보다 낮은 레벨에 배치될 수 있다.
Description
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 반도체 패키지가 소형화됨에 따라, 반도체 패키지의 휨(warpage)이 문제되고 있다.
본 발명이 해결하고자 하는 일 과제는 반도체 패키지의 휨을 방지하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 소형화된 반도체 패키지 및 그 제조방법을 제공하는 데에 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판 상에 배치되고, 그 내부를 관통하는 홀을 갖는 연결 기판; 상기 재배선 기판 상에 제공되며, 상기 연결 기판의 상기 홀 내에 제공된 반도체칩; 상기 반도체칩의 상에 배치된 금속층; 및 상기 반도체칩 및 상기 연결 기판 사이의 갭에 제공되는 몰딩막을 포함하되, 상기 연결 기판은 베이스층들 및 상기 베이스층들 내의 도전부를 포함하고, 상기 연결 기판의 상면은 상기 금속층의 상면보다 낮은 레벨에 배치될 수 있다.
실시예들에 따르면, 상기 반도체칩 및 상기 금속층 사이에 제공된 접착층을 더 포함하되, 상기 접착층은 열경화성 폴리머 또는 열가소성 폴리머를 포함할 수 있다.
실시예들에 따르면, 상기 도전부는: 상기 연결 기판의 하면 상의 하부 패드들; 상기 베이스층들 사이에 개재된 배선 패턴; 상기 베이스층들을 관통하는 비아들; 및 상기 연결 기판의 상기 상면 상에 제공되는 상부 패드들을 포함하되, 상기 상부 패드들은 상기 비아들 및 상기 배선 패턴을 통해 상기 하부 패드와 접속할 수 있다.
실시예들에 따르면, 상기 재배선 기판은 절연 패턴들 및 상기 절연 패턴들 사이에 개재된 도전 패턴을 포함하되, 상기 금속층 및 상기 도전 패턴은 상기 반도체칩보다 높은 열팽창계수를 가질 수 있다.
실시예들에 따르면, 상기 금속층은 상기 반도체칩보다 높은 열전도율을 가질 수 있다.
실시예들에 따르면, 상기 연결 기판 및 상기 금속층 상에 배치된 상부 패키지를 더 포함하되, 상기 상부 패키지는 상기 도전부와 전기적으로 연결될 수 있다.
본 발명에 따르면, 반도체 패키지는 기판; 상기 기판 상에 배치되는 반도체칩; 상기 반도체칩 상의 제1 금속층; 상기 기판 상에서 상기 반도체칩과 옆으로 이격되며, 평면적 관점에서 상기 반도체칩을 둘러싸며 배치되는 연결 기판; 및 상기 반도체칩 및 상기 연결 기판 사이의 갭에 제공되는 몰딩막을 포함하되, 상기 연결 기판은 베이스층 및 상기 베이스층 내의 도전부를 포함할 수 있다.
실시예들에 따르면, 상기 연결 기판은 그 내부를 관통하는 홀을 갖고, 상기 반도체칩은 상기 연결 기판의 상기 홀 내에 제공될 수 있다.
실시예들에 따르면, 상기 반도체칩은 상기 홀 내에 복수개 제공될 수 있다.
실시예들에 따르면, 상기 도전부는 접지 패턴 및 신호 패턴을 포함하되, 상기 제1 금속층은 상기 접지 패턴 상으로 연장되어, 상기 접지 패턴과 접속하며, 상기 제1 금속층은 상기 신호 패턴과 절연될 수 있다.
실시예들에 따르면, 상기 반도체칩 상에서 상기 제1 금속층과 이격 배치되는 제2 금속층을 더 포함하되. 상기 제2 금속층은 상기 신호 패턴 상으로 연장되며, 상기 신호 패턴과 접속하고, 상기 제2 금속층은 상기 접지 패턴과 절연될 수 있다.
실시예들에 따르면, 상기 연결 기판 및 상기 반도체칩 상에 배치되는 인터포저층을 더 포함하되, 상기 제1 금속층은 상기 인터포저층 내에 제공될 수 있다.
실시예들에 따르면, 상기 인터포저층은: 서로 대향되는 제1 면 및 제2 면을 갖는 절연층, 상기 제1 금속층은 상기 절연층의 상기 제1 면 상에 제공되고; 상기 절연층의 상기 제1 면 상에 제공되는 금속 패턴; 및 상기 절연층 내에서 상기 제1 금속층 및 상기 금속 패턴 상에 각각 배치되는 금속 비아들을 포함할 수 있다.
실시예들에 따르면, 상기 인터포저층은: 서로 대향되는 제1 면 및 제2 면을 갖는 절연층, 상기 제1 금속층은 상기 절연층의 상기 제1 면 상에 제공되고; 상기 절연층의 상기 제2 면 상에 제공되는 금속 패턴; 및 상기 절연층을 관통하며, 상기 제1 금속층 및 상기 금속 패턴들과 각각 접속하는 금속 비아들을 포함할 수 있다.
실시예들에 따르면, 상기 연결 기판은 평면적 관점에서 사각형의 형상을 가지며, 상기 재배선 기판 상에 복수개 제공될 수 있다.
본 발명에 따르면, 금속층이 반도체칩의 상면 상에 배치되어, 반도체 패키지의 휨(warpage)을 방지할 수 있다. 재배선 패턴이 기판으로 사용되어, 반도체 패키지가 소형화될 수 있다.
도 1a는 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 평면도이다.
도 1b는 실시예에 따른 제1 패키지를 도시한 평면도이다.
도 2a 내지 도 2f는 실시예에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다.
도 2g는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3a는 실시예에 따른 금속층의 형성 공정을 설명하기 위한 평면도이다.
도 3b 내지 도 3d는 실시예에 따른 금속층의 형성과정을 도시한 단면도들이다.
도 4a는 실시예에 따른 제1 패키지를 도시한 평면도이다.
도 4b 및 도 4c는 실시예에 따른 제1 패키지의 제조 방법을 도시한 단면도이다.
도 5a는 실시예에 따른 제1 패키지를 도시한 단면도이다.
도 5b는 실시예에 따른 제1 패키지를 도시한 단면도이다.
도 5c는 실시예에 따른 제1 패키지를 도시한 단면도이다.
도 5d 및 도 5e는 실시예들에 따른 제1 패키지를 각각 도시한 단면도들이다
도 6a 내지 6c는 실시예에 따른 반도체 패키지의 제조를 도시한 단면도들이다.
도 7a 내지 도 7d는 실시예에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다.
도 8a 내지 도 8d는 실시예에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다.
도 9a는 실시예에 따른 제1 패키지를 도시한 단면도이다.
도 9b는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 10a는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 10b는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1b는 실시예에 따른 제1 패키지를 도시한 평면도이다.
도 2a 내지 도 2f는 실시예에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다.
도 2g는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3a는 실시예에 따른 금속층의 형성 공정을 설명하기 위한 평면도이다.
도 3b 내지 도 3d는 실시예에 따른 금속층의 형성과정을 도시한 단면도들이다.
도 4a는 실시예에 따른 제1 패키지를 도시한 평면도이다.
도 4b 및 도 4c는 실시예에 따른 제1 패키지의 제조 방법을 도시한 단면도이다.
도 5a는 실시예에 따른 제1 패키지를 도시한 단면도이다.
도 5b는 실시예에 따른 제1 패키지를 도시한 단면도이다.
도 5c는 실시예에 따른 제1 패키지를 도시한 단면도이다.
도 5d 및 도 5e는 실시예들에 따른 제1 패키지를 각각 도시한 단면도들이다
도 6a 내지 6c는 실시예에 따른 반도체 패키지의 제조를 도시한 단면도들이다.
도 7a 내지 도 7d는 실시예에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다.
도 8a 내지 도 8d는 실시예에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다.
도 9a는 실시예에 따른 제1 패키지를 도시한 단면도이다.
도 9b는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 10a는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 10b는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1a는 실시예에 따른 반도체 패키지의 제조 과정을 도시한 평면도이다. 도 1b는 실시예에 따른 제1 패키지를 도시한 평면도이다. 도 2a 내지 도 2f는 실시예에 따른 반도체 패키지의 제조 과정을 설명하기 위한 단면도들이다. 도 2a 내지 도 2e는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응되고, 도 2f 및 도 2g는 도 1b의 Ⅱ-Ⅱ' 선을 따른 단면들에 대응된다.
도 1a 및 도 2a를 참조하면, 연결 기판(200)이 캐리어 기판(100) 상에 제공될 수 있다. 연결 기판(200)은 캐리어 접착층(150)에 의해 캐리어 기판(100) 상에 부착될 수 있다. 연결 기판(200)은 그 내부를 관통하는 홀(290)을 가질 수 있다. 연결 기판(200)은 베이스층들(210) 및 상기 베이스층들(210) 내의 도전부(220)를 포함할 수 있다. 일 예로, 인쇄회로기판(PCB)이 연결 기판(200)으로 사용될 수 있다. 도전부(220)는 하부 패드들(221), 배선 패턴(222), 비아들(223), 및 상부 패드들(224)을 포함할 수 있다. 하부 패드들(221)은 연결 기판(200)의 하면(200b) 상에 배치될 수 있다. 비아들(223)은 베이스층들(210) 중에서 적어도 하나를 관통할 수 있다. 배선 패턴(222)은 베이스층들(210) 사이에 개재되며, 비아들(223)과 접속할 수 있다. 상부 패드들(224)은 연결 기판(200)의 상면 상에 제공되며, 비아들(223) 중에서 적어도 하나와 접속할 수 있다. 상부 패드들(224)은 배선 패턴(222) 및 비아들(223)을 통해 하부 패드들(221)과 전기적으로 연결될 수 있다. 상부 패드들(224)은 하부 패드들(221)과 제3 방향(D3)을 따라 정렬되지 않을 수 있다. 여기에서, 제3 방향(D3)은 연결 기판(200)의 하면(200b)에 수직한 방향으로, 제1 방향(D1) 및 제2 방향(D2)은 연결 기판(200)의 하면(200b)과 나란한 방향으로 정의될 수 있다. 제1 방향(D1)은 제2 방향(D2)과 교차할 수 있다.
도 1a 및 도 2b를 참조하면, 제1 반도체칩(300)이 캐리어 기판(100) 상에 제공될 수 있다. 제1 반도체칩(300)은 연결 기판(200)의 홀(290) 내에 제공될 수 있다. 제1 반도체칩(300)은 그 하면(300b) 상에 배치된 제1 칩 패드들(301)을 포함할 수 있다. 제1 칩 패드들(301)은 캐리어 기판(100)을 향할 수 있다. 제1 반도체칩(300)은 실리콘을 포함할 수 있다.
금속층(ML)이 제1 반도체칩(300) 상에 배치될 수 있다. 금속층(ML)은 구리 또는 알루미늄을 포함할 수 있다. 금속층(ML)은 15μm 내지 25 μm의 두께(T1)를 가질 수 있다. 금속층(ML)은 비교적 높은 모듈러스를 가질 수 있다. 예를 들어, 금속층(ML)은 50 GPa 이상, 상세하게는, 50 GPa 내지 200 GPa의 모듈러스를 가질 수 있다. 이 때, 모듈러스는 영의 모듈러스(Young’s modulus)를 의미하며, 물체에 압력을 가했을 때, 영스 모듈러스가 높을수록 그 물체의 변형 정도는 작을 수 있다. 제1 반도체칩(300) 및 금속층(ML) 사이에 접착층(350)이 형성되어, 금속층(ML)이 제1 반도체칩(300)에 부착될 수 있다. 이하, 금속층(ML)의 형성에 대하여 보다 상세하게 설명한다.
도 3a는 실시예에 따른 금속층의 형성 공정을 설명하기 위한 평면도이다. 도 3b 내지 도 3d는 금속층의 형성과정을 도시한 단면도들로, 도 3a의 Ⅲ-Ⅲ'선을 따라 자른 단면들에 대응된다.
도 3a 및 도 3b를 참조하면, 제1 반도체칩(300)을 포함하는 반도체 기판(1300)이 제공될 수 있다. 제1 반도체칩(300)은 반도체 기판(1300) 내에 복수로 제공될 수 있다. 반도체 기판(1300)은 실리콘과 같은 반도체로 만들어진 웨이퍼 레벨의 기판일 수 있다. 제1 반도체칩(300)은 제1 칩 패드들(301)을 가질 수 있다.
도 3a 및 도 3c를 참조하면, 금속층(ML)이 반도체 기판(1300) 상에 제공되어, 제1 반도체칩들(300)의 상면들을 덮을 수 있다. 금속층(ML)의 평면적 형상은 반도체 기판(1300)의 평면적 형상과 다른 것으로 도시되었으나, 이에 제한되지 않는다. 접착층(350)은 제1 반도체칩들(300) 및 금속층(ML) 사이에 형성될 수 있다. 접착층(350)은 열경화성 폴리머 또는 열가소성 폴리머일 수 있다. 예를 들어, 접착층(350)은 150℃ 이상, 상세하게, 150℃ 내지 250℃로 가열된 후, 상온(예를 들어, 대략 0℃ 내지 50℃)으로 냉각될 수 있다. 상기 가열 및 냉각 과정에 의해 접착층(350)은 경화 또는 소성 변형(plastic deformation)되어, 굳어질(solidify) 수 있다. 다른 예로, 접착층(350)은 생략되고, 제1 반도체칩들(300) 상에 씨드층(미도시)가 형성될 수 있다. 씨드층은 티타늄을 포함할 수 있다. 금속층(ML)은 스퍼터링 또는 도금법에 의해 상기 씨드층 상에 형성될 수 있다. 또 다른 예로, 금속층(ML)은 스프레이 코팅, 보다 상세하게 콜드 스프레이 공정에 의해 형성될 수 있다. 이 경우, 접착층(350) 또는 씨드층은 형성되지 않고, 금속층(ML)은 제1 반도체칩들(300)과 직접 물리적으로 접촉할 수 있다.
도 3a 및 도 3d를 참조하면, 금속층(ML) 및 반도체 기판(도 3c에서 1300)이 쏘잉되어, 제1 반도체칩들(300)이 서로 분리될 수 있다. 쏘잉된 후, 각각의 제1 반도체칩들(300)의 너비(W1)는 그 상면 상의 금속층(ML)의 너비(W2)와 동일할 수 있다. 이하, 단수의 제1 반도체칩(300)에 대하여 기술한다.
다시 도 2b를 도 3c와 함께 참조하면, 그 상면 상에 금속층(ML)이 제공된 제1 반도체칩(300)이 캐리어 기판(100) 상에 배치될 수 있다. 제1 반도체칩(300)은 그 상면 상의 금속층(ML)과 실질적으로 동시에 캐리어 기판(100) 상에 배치될 수 있다. 그러나, 제1 반도체칩(300) 및 금속층(ML)의 형성은 도 3a 내지 도 3c에서 설명한 방법에 제한되지 않고, 다양할 수 있다. 일 예로, 제1 반도체칩(300)이 캐리어 기판(100) 상에 배치된 후, 별도의 금속층(ML)이 제1 반도체칩(300) 상에 배치될 수 있다. 이 때, 금속층(ML)의 너비(W2)는 그와 대응되는 제1 반도체칩(300)의 너비(W1)와 동일 또는 상이할 수 있다. 다른 예로, 도 2b의 제1 반도체칩(300)의 배치는 도 2a의 연결 기판(200)의 배치 이전에 수행될 수 있다. 이 경우, 제1 반도체칩(300)이 캐리어 기판(100) 상에 배치되고, 홀(290)이 제1 반도체칩(300)과 정렬되도록, 연결 기판(200)이 캐리어 기판(100) 상에 배치될 수 있다.
도 1a 및 도 2c를 참조하면, 제1 몰딩막(400)이 캐리어 기판(100) 상에 형성될 수 있다. 제1 몰딩막(400)은 연결 기판(200)의 상면 및 금속층(ML)의 상면을 덮을 수 있다. 제1 몰딩막(400)은 연결 기판(200)과 금속층(ML) 사이의 갭 및 연결 기판(200)과 제1 반도체칩(300) 사이의 갭에 제공될 수 있다. 제1 몰딩막(400)은 절연성 폴리머, 예를 들어, 에폭시계 폴리머를 포함할 수 있다. 개구부(401)가 제1 몰딩막(400) 내에 형성되어, 상부 패드들(224)을 노출시킬 수 있다. 다른 예로, 개구부(401)는 형성되지 않을 수 있다. 점선으로 도시한 바와 같이, 캐리어 기판(100) 및 캐리어 접착층(150)이 제거되어, 제1 반도체칩(300)의 하면(300b) 및 연결 기판(200)의 하면(200b)이 노출될 수 있다.
도 1a 및 도 2d를 참조하면, 절연 패턴들(510) 및 도전 패턴(520)이 제1 반도체칩(300)의 하면(200b) 및 연결 기판(200)의 하면(300b) 상에 형성되어, 제1 기판(500)이 제조될 수 있다. 제1 기판(500)은 재배선 기판일 수 있다. 도전 패턴(520)은 절연 패턴들(510) 사이의 도전층 및 절연 패턴들(510)을 관통하는 비아를 포함할 수 있다. 도전 패턴(520)은 제1 반도체칩(300)의 제1 칩 패드들(301) 및 연결 기판(200)의 하부 패드들(221)과 접속할 수 있다. 보호층(511)이 제1 기판(500)의 하면 상에 형성될 수 있다. 일 예로, 보호층(511)은 제1 몰딩막(400)과 동일할 물질을 포함할 수 있다. 그러나 보호층(511)의 물질은 이에 제한되지 않는다. 재배선 기판이 제1 기판(500)으로 사용되므로, 제1 기판(500)은 인쇄회로기판보다 얇은 두께(T2)를 가질 수 있다. 예를 들어, 제1 기판(500)은 0.01mm 이하, 바람직하게는, 0.02mm 이하의 두께(T2)를 가질 수 있다. 이에 따라, 반도체 패키지가 소형화될 수 있다.
외부 단자들(550)이 제1 기판(500)의 하면 상에 형성되어, 도전 패턴(520)과 접속할 수 있다. 외부 단자들(550)은 상부 패드들(224)과 제3 방향(D3)으로 정렬되지 않을 수 있다. 외부 단자들(550)의 개수는 상부 패드들(224)의 개수와 다를 수 있다. 외부 단자들(550)은 도전 패턴(520), 하부 패드들(221), 배선 패턴(222), 및 비아들(223)에 의해 상부 패드들(224)과 전기적으로 연결될 수 있다. 배선 패턴(222)이 연결 기판(200) 내에 제공되어, 상부 패드들(224)은 하부 패드들(221)과 제3 방향(D3)을 따라 정렬되지 않을 수 있다. 이에 따라, 제1 기판(500) 내의 도전 패턴(520)의 배치 및 개수에 대한 제약이 감소할 수 있다. 제1 기판(500)이 더욱 얇은 두께(T2)를 가질 수 있다.
도전 패턴(520)은 제1 반도체칩(300)보다 높은 열팽창계수를 가질 수 있다 예를 들어, 도전 패턴(520)은 대략 25ppm/℃의 열팽창계수를 가지고, 제1 반도체칩(300)은 대략 3 ppm/℃의 열팽창계수를 가질 수 있다. 도전 패턴(520) 및 제1 반도체칩(300)의 열팽창계수의 차이(CTE mismatch)에 의해, 반도체 패키지의 휨(warpage)이 발생할 수 있다. 실시예들에 따르면, 금속층(ML)의 열팽창계수는 제1 반도체칩(300)의 열팽창계수보다 높고, 도전 패턴(520)의 열팽창계수와 유사할 수 있다. 예를 들어, 금속층(ML)은 대략 25ppm/℃ 내지 50ppm/℃의 열팽창계수를 가질 수 있다. 금속층(ML)은 제1 반도체칩(300)을 사이에 두고 도전 패턴(520)과 대향될 수 있다. 제1 반도체칩(300) 및 도전 패턴(520)의 열팽창계수 차이(CTE mismatch)는 제1 반도체칩(300) 및 금속층(ML)의 열팽창계수 차이에 의해 상쇄될 수 있다. 이에 따라, 반도체 패키지의 휨이 방지될 수 있다. 실시예들에 따르면, 금속층(ML)은 높은 모듈러스(예를 들어, 50GPa 이상)를 가져, 반도체 패키지의 휨이 더욱 방지될 수 있다. 금속층(ML)이 25ppm/℃보다 낮은 열팽창계수를 가지거나, 50GPa보다 낮은 모듈러스를 가지거나, 또는 15μm보다 얇은 두께를 가지면, 금속층(ML)은 반도체 패키지의 휨을 방지하기 어려울 수 있다. 이와 달리, 금속층(ML)이 50ppm/℃보다 높은 열팽창계수를 가지거나 또는 25μm보다 두꺼운 두께를 가지면, 금속층(ML)과 제1 반도체칩(300)의 열팽창계수의 차이가 과도하게 클 수 있다. 이 경우, 금속층(ML)과 제1 반도체칩(300)의 열팽창계수의 차이에 의해 반도체 패키지의 휨이 발생할 수 있다.
실시예들에 따르면, 접착층(350)은 도 2b에서 설명한 바와 같이 경화 또는 소성 변형되어, 딱딱할 수 있다. 접착층(350)에 의해 반도체 패키지의 휨이 더욱 방지될 수 있다.
금속층(ML)은 제1 반도체칩(300)보다 높은 열전도율을 가질 수 있다. 예를 들어, 금속층(ML)은 140W/mk 이상, 상세하게는, 140 W/mk 내지 300 W/mk 의 열전도율을 가질 수 있다 반도체 패키지 동작 시, 제1 반도체칩(300)에서 발생한 열은 ㄱ금속층(ML)을 통해 외부로 빠르게 방출될 수 있다. 이에 따라 반도체 패키지의 동작 신뢰성이 향상될 수 있다. 접착층(350)이 5μm보다 두꺼우면 제1 반도체칩(300)에서 발생한 열이 금속층(ML)으로 비교적 느리게 전달될 수 있다. 실시예들에 따르면, 접착층(350)은 0.01μm 내지 5μm의 두께(T3)를 가질 수 있다.
도 1a, 도 1b, 및 도 2e를 참조하면, 제1 기판(500) 및 연결 기판(200)이 쏘잉되어, 제1 패키지들(P100)이 형성될 수 있다. 제1 패키지들(P100) 각각은 도 1b와 같은 단면을 가질 수 있다. 제1 패키지(P100)의 연결 기판(200)은 홀(290)을 가질 수 있다.
도 1b 및 도 2f를 참조하면, 제2 패키지(P200)가 도 2e의 제1 패키지(P100) 상에 실장되어, 반도체 패키지(1)가 제조될 수 있다. 제2 패키지(P200)는 제2 기판(700), 제2 반도체칩(800), 및 제2 몰딩막(900)을 포함할 수 있다. 제2 반도체칩(800)은 제2 기판(700) 상에 플립칩 실장될 수 있다. 도시된 바와 달리, 제2 반도체칩(800)은 본딩 와이어(미도시)에 의해 제2 기판(700)과 전기적으로 연결될 수 있다. 제2 몰딩막(900)이 제2 기판(700) 상에서 제2 반도체칩(800)을 덮을 수 있다. 제2 기판(700)의 하면 상에 연결 단자들(690)이 제공될 수 있다. 연결 단자들(690)이 상부 패드들(224)과 접속하여, 제2 패키지(P200)가 제1 패키지(P100)와 전기적으로 연결될 수 있다.
도 2g는 실시예에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2g를 참조하면, 반도체 패키지(2)는 적층된 제1 패키지(P100), 제3 패키지(P300), 및 제2 패키지(P200)를 포함할 수 있다. 제1 패키지(P100)는 도 1a 내지 도 2e에서 설명한 바와 같이 제조될 수 있다. 제3 패키지(P300)는 도 1a 내지 도 2e에서 설명한 제1 패키지(P100)와 동일한 방법에 의해 제조될 수 있다. 예를 들어, 제3 기판(500'), 제3 반도체칩(300'), 상부 접착층(350'), 상부 연결 기판(200'), 제3 몰딩막(400'), 및 금속층(ML')은 제1 기판(500), 제1 반도체칩(300), 접착층(350), 연결 기판(200), 제1 몰딩막(400), 및 금속층(ML)과 실질적으로 동일할 수 있다. 상부 베이스층들(210') 및 상부 도전부(220')는 도 2a의 베이스층들(210) 및 도전부(220)와 실질적으로 동일할 수 있다. 제1 패키지(P100) 및 제3 패키지(P300) 사이에 제1 연결 단자들(691)이 제공될 수 있다. 제1 연결단자들(691)은 상부 패드들(224) 및 제3 도전 패턴(520')과 접속할 수 있다. 제3 패키지(P300)는 제1 패키지(P100) 상에 단수개 제공되는 것으로 도시되었으나, 이와 달리, 제3 패키지(P300)는 복수 개 제공될 수 있다.
제2 패키지(P200)가 제3 패키지(P300) 상에 배치될 수 있다. 제2 패키지(P200)는 제2 기판(700), 제2 반도체칩(800), 및 제2 몰딩막(900)을 포함할 수 있다. 제2 패키지(P200) 및 제3 패키지(P300) 사이에 제2 연결 단자들(692)이 제공될 수 있다. 제2 패키지(P200)는 제2 연결 단자들(692)에 의해 제3 패키지(P300)과 전기적으로 연결될 수 있다.
도 4a는 실시예에 따른 제1 패키지를 도시한 평면도이다. 도 4b 및 도 4c는 실시예에 따른 제1 패키지의 제조 방법을 도시한 단면도들로, 도 4a의 Ⅳ-Ⅳ'선을 따라 자른 단면들에 대응된다. 이하에서, 설명의 간소화를 위하여, 단수의 제1 패키지의 제조에 대하여 도시 및 설명한다. 그러나, 아래의 실시예들이 웨이퍼 레벨의 제1 패키지의 제조를 배제하는 것은 아니다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a 및 도 4b를 참조하면, 연결 기판(201) 및 제1 반도체칩(300)이 캐리어 기판(100) 상에 제공될 수 있다. 도 4a에 도시된 바와 같이, 연결 기판(201)은 사각형 형상을 가질 수 있다. 연결 기판(201)은 복수로 제공될 수 있다. 연결 기판들(201)은 제1 반도체칩(300)을 둘러싸며 배치될 수 있다. 도 4b와 같이, 연결 기판들(201) 각각은 베이스층(210) 및 도전부(220)를 포함할 수 있다. 도전부(220)는 하부 패드들(221), 비아들(223), 및 상부 패드들(224)을 포함할 수 있다. 도 2a의 연결 기판(200)과 달리, 배선 패턴(도 2a에서 222)는 생략되고, 비아들(223)은 하부 패드들(221) 및 상부 패드들(224)과 직접 접속할 수 있다. 비아들(223)은 베이스층(210)을 관통할 수 있다. 연결 기판들(201)은 제1 반도체칩(300)이 배치되기 이전 또는 이후에 캐리어 기판(100) 상에 배치될 수 있다. 금속층(ML)이 접착층(350)에 의해 제1 반도체칩(300) 상에 부착될 수 있다. 제1 반도체칩(300), 접착층(250), 및 금속층(ML)은 도 3a 내지 도 3d에서 설명한 바와 실질적으로 동일할 수 있다. 제1 몰딩막(400)은 제1 반도체칩(300) 및 금속층(ML)의 갭에 형성될 수 있다. 캐리어 기판(100) 및 캐리어 접착층(150)이 제거되고, 제1 반도체칩(300)의 하면(300b) 및 연결 기판들(200)의 하면들(201b)이 노출될 수 있다.
도 4a 및 도 4c를 참조하면, 제1 기판(500)이 제1 반도체칩(300)의 하면(300b) 및 연결 기판들(201)의 하면들(201b) 상에 형성되어, 제1 패키지(P101)이 제조될 수 있다. 제1 기판(500)은 절연 패턴들(510) 및 도전 패턴(520)을 포함할 수 있다. 외부 단자들(550)이 제1 기판(500)의 하면 상에 형성되어, 도전 패턴(520)과 접속할 수 있다. 제1 기판(500) 및 외부 단자들(550)의 형성 방법 및 전기적 연결은 도 2d에서 설명한 바와 동일할 수 있다.
도 5a는 실시예에 따른 제1 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a를 참조하면, 제1 패키지(P102)는 제1 기판(500), 제1 반도체칩(300), 연결 기판(200), 및 접착층(350), 및 제1 몰딩막(400)을 포함할 수 있다. 제1 기판(500), 제1 반도체칩(300), 및 연결 기판(200)은 도 1a 내지 도 2e에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 금속층(ML)의 상면 상에 상부 탄소층(360)이 제공될 수 있다. 상부 탄소층(360)은 카본 나노튜브, 그래핀, 또는 그라파이트를 포함할 수 있다. 일 예로, 상부 탄소층(360)이 금속층(ML) 상면 상에 직접 성장되고, 상기 금속층(ML)이 제1 반도체칩(300) 상에 배치될 수 있다. 이 경우, 상부 탄소층(360)의 너비 및 평면적 형상은 금속층(ML)의 너비 및 평면적 형상과 동일할 수 있다. 다른 예로, 상부 탄소층(360)은 모기판(미도시) 상에 성장된 후, 금속층(ML) 상에 제공될 수 있다. 상부 탄소층(360)은 제1 반도체칩(300)보다 높은 열전도율을 가질 수 있다. 이에 따라, 제1 패키지(P102) 동작 시, 제1 반도체칩(300)에서 발생하는 열이 금속층(ML) 및 상부 탄소층(360)을 통해 보다 빠르게 방출될 수 있다. 제1 반도체칩(300) 및 접착층(350) 사이에 하부 탄소층(미도시)이 더 개재될 수 있다.
제1 몰딩막(400)은 연결 기판(200)의 상면 및 상부 탄소층(360)의 상면을 덮을 수 있다. 제1 몰딩막(400)은 도전부(220)의 상면, 예를 들어, 상부 패드들(224)을 노출시키는 개구부들(401)을 가질 수 있다. 다른 예로, 개구부(401)는 생략될 수 있다. 제1 몰딩막(400)은 제1 반도체칩(300) 및 연결 기판(200)의 내측면(200c) 사이의 갭으로 연장될 수 있다. 제1 몰딩막(400)은 연결 기판(200)의 외측면(200d)을 덮지 않을 수 있다. 연결 기판(200)의 외측면(200d)은 연결 기판(200)의 내측면(200c)과 대향될 수 있다.
도 5b는 실시예에 따른 제1 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5b를 참조하면, 제1 패키지(P103)는 제1 기판(500), 제1 반도체칩(300), 연결 기판(200), 제1 몰딩막(400), 접착층(350)을 포함할 수 있다. 제1 반도체칩(300)은 그 내부에 발열원들(미도시)을 포함할 수 있다. 발열원들은 중앙 처리 장치(CPU), 메모리 인터페이스, 및 범용 직렬 버스(USB) 등과 같은 IP 블럭(IP Block)일 수 있다. IP 블럭은 반도체 직접회로를 구성하기 위해 필요한 기능을 하드웨어 또는 소프트웨어 상태로 정리한 블럭을 의미한다. 제1 반도체칩(300)의 동작 시, 발열원들 중에서 특정 열량 이상의 많은 열을 발생시키는 것을 핫 스팟(370)으로 정의될 수 있다.
리세스(380)가 제1 반도체칩(300)의 상면 상에 제공될 수 있다. 금속층(ML)은 상기 리세스(380) 내로 연장된 돌출부(MLP)를 포함할 수 있다. 예를 들어, 리세스(380), 금속층(ML), 및 돌출부(MLP)는 도 3a 및 도 3b의 웨이퍼 레벨의 제1 반도체칩(300) 상에 형성될 수 있다. 금속층(ML)이 제공된 제1 반도체칩(300)을 사용하여, 제1 패키지(P103)가 제조될 수 있다. 돌출부(MLP)는 핫 스팟(370)과 인접하여 배치될 수 있다. 일 예로, 돌출부(MLP)는 핫 스팟(370)과 제3 방향(D3)으로 정렬될 수 있다. 돌출부(MLP)의 단면의 형상 및 개수는 도시된 바에 한정되지 않고, 다양할 수 있다. 금속층(ML)이 돌출부(MLP)를 포함하여, 금속층(ML) 및 핫 스팟(370) 사이의 거리가 짧을 수 있다. 제1 반도체칩(300) 동작 시, 핫 스팟(370)에서 발생하는 열은 돌출부(MLP)를 통해 금속층(ML)으로 빠르게 전달될 수 있다. 이에 따라, 제1 반도체칩(300)의 동작 신뢰성이 더욱 향상될 수 있다. 금속층(ML)과 제1 반도체칩(300) 사이 및 돌출부(MLP)와 제1 반도체칩(300) 사이에 접착층(350)이 개재될 수 있다. 다른 예로, 접착층(350)은 생략될 수 있다.
도 5c는 실시예에 따른 제1 패키지를 도시한 단면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5c를 참조하면, 제1 패키지(P104)는 제1 기판(500), 제1 하부 반도체칩(310), 제1 상부 반도체칩(320), 연결 기판(200), 제1 몰딩막(400), 접착층(350), 및 금속층(ML)을 포함할 수 있다.
제1 하부 반도체칩(310) 및 제1 상부 반도체칩(320)은 앞서 설명한 제1 반도체칩(300)과 실질적으로 동일한 물질을 포함할 수 있다. 제1 하부 반도체칩(310) 및 제1 상부 반도체칩(320)은 제1 기판(500) 상에서 연결 기판(200)의 홀(290) 내에 배치될 수 있다. 제1 하부 칩 패드(311)는 제1 하부 반도체칩(310)의 하면 상에 배치되며, 도전 패턴(520)과 접속할 수 있다. 제1 하부 반도체칩(310)은 그 내부를 관통하며, 제1 하부 칩 패드(311)와 접속하는 쓰루 비아(312)를 포함할 수 있다. 제1 상부 반도체칩(320)이 제1 하부 반도체칩(310) 상에 적층될 수 있다. 제1 상부 반도체칩(320)은 그 하면 상에 제1 상부 칩 패드(321)를 가질 수 있다. 제1 상부 칩 패드(321)는 쓰루 비아(312)와 접속하여, 제1 상부 반도체칩(320)이 제1 기판(500)과 전기적으로 연결될 수 있다.
금속층(ML)이 제1 상부 반도체칩(320) 상에 배치될 수 있다. 금속층(ML)은 제1 반도체칩들(310, 320)보다 높은 열전도율 및 높은 열팽창계수를 가질 수 있다. 금속층(ML)은 제1 패키지(P104)의 휨을 방지/감소시킬 수 있다.
도 5d 및 도 5e는 실시예들에 따른 제1 패키지를 각각 도시한 단면도들이다.
도 5d 및 도 5e를 참조하면, 제1 패키지(P105, P106)는 제1 기판(500), 제1 반도체칩(300), 연결 기판(200), 제1 몰딩막(400), 접착층(350), 및 금속층(ML)을 포함할 수 있다. 제1 기판(500), 제1 몰딩막(400), 연결 기판(200), 및 금속층(ML)은 도 1a 내지 도 2e에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 제1 반도체칩(300)은 연결 기판(200)의 홀(290) 내에 복수로 제공될 수 있다. 제1 반도체칩들(300)은 서로 제1 방향(D1)으로 이격될 수 있다.
도 5d와 같이, 금속층(ML)은 단수로 제공되며, 제1 반도체칩(300)을 덮을 수 있다. 금속층(ML)의 너비(W2)는 제1 반도체칩들(300)의 너비들(W2)의 합과 동일하거나 더 넓을 수 있다.
도 5e와 같이 금속층(ML)은 복수로 제공될 수 있다. 각 금속층들(ML)은 각 제1 반도체칩들(300) 상에 제공될 수 있다. 각 금속층(ML) 너비(W2)는 대응되는 각 제1 반도체칩(300)의 너비(W1)와 동일할 수 있다.
도 6a 내지 6c는 실시예에 따른 반도체 패키지의 제조를 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a를 참조하면, 제1 반도체칩(300), 연결 기판(200), 제1 몰딩막(400), 및 금속층(ML)이 캐리어 기판(100) 상에 배치될 수 있다. 도전부(220)는 접지 패턴(220G) 및 신호 패턴(220S)을 포함할 수 있다. 접지 패턴(220G)은 하부 접지 패드들(221G), 접지 배선 패턴(222G), 접지 비아들(223G), 및 상부 접지 패드들(224G)을 포함할 수 있다. 신호 패턴(220S)은 하부 신호 패드(221S), 신호 배선 패턴(222S), 신호 비아들(223S), 및 상부 신호 패드(224S)를 포함할 수 있다. 신호 패턴(220S)은 접지 패턴(220G)과 절연될 수 있다. 하부 패드들(221G, 221S) 및 상부 패드들(224G, 224S)은 연결 기판(200)의 하면(200b) 및 상면 상에 각각 제공될 수 있다. 배선 패턴들(222G, 222S)은 베이스층들(210) 사이에 개재될 수 있다. 비아들(223G, 223S)은 베이스층들(210) 중 적어도 하나를 관통할 수 있다.
제1 반도체칩(300)은 제1 접지 칩 패드(301G) 및 제1 신호 칩 패드(301S)를 포함할 수 있다. 제1 접지 칩 패드(301G)는 제1 신호 칩 패드(301S)와 절연될 수 있다. 제1 몰딩막(400)은 연결 기판(200)의 상면 및 제1 반도체칩(300)의 측면 상에 제공되나, 제1 반도체칩(300)의 상면 및 상부 패드들(224G, 224S)의 상면들을 덮지 않을 수 있다.
금속층(ML)이 제1 반도체칩(300)의 상면 상에 배치될 수 있다. 금속층(ML)은 도 2b에서 설명한 동일한 두께 및 모듈러스 그리고 도 2d에서 설명한 바와 같은 열팽창계수 및 열전도율을 가질 수 있다. 금속층(ML)의 너비(W2)는 제1 반도체칩(300)의 너비(W1)보다 넓을 수 있다. 금속층(ML)은 연결 기판(200)의 상부 접지 패드들(224G) 중에서 어느 하나 상으로 연장되어, 상기 상부 접지 패드들(224G) 중 어느 하나와 접속할 수 있다. 금속층(ML)은 상부 접지 패드들(224G) 중 다른 하나를 덮지 않을 수 있다. 금속층(ML)은 상부 신호 패드(224S)와 제1 방향(D1)으로 이격되며, 상부 신호 패드(224S)와 절연될 수 있다. 이후, 캐리어 기판(100) 및 캐리어 접착층(150)이 제거될 수 있다.
도 6b를 참조하면, 제1 기판(500)이 제1 반도체칩(300)의 하면 및 연결 기판(200)의 하면 상에 형성되어, 제1 패키지(P107)가 제조될 수 있다. 제1 기판(500)은 절연 패턴들(510), 접지 도전 패턴(520G), 및 신호 도전 패턴(520S)을 포함할 수 있다. 도전 패턴들(520G, 520S)은 도 2d의 도전 패턴(520)과 동일한 방법에 의해 형성될 수 있다. 접지 도전 패턴(520G)은 제1 접지 칩 패드(301G) 및 하부 접지 패드들(221G)과 접속할 수 있다. 신호 도전 패턴(520S)은 제1 신호 칩 패드(301S) 및 하부 신호 패드(221S)와 접속할 수 있다. 신호 도전 패턴(520S)은 접지 도전 패턴(520G)과 절연될 수 있다.
외부 단자들(550G, 550S)이 제1 기판(500)의 하면 상에 형성될 수 있다. 외부 단자들(550G, 550S)의 형성 및 배치는 도 2d에서 설명한 바와 실질적으로 동일할 수 있다. 외부 단자들(550G, 550S)은 접지 단자(550G) 및 신호 단자(550S)를 포함할 수 있다. 접지 단자(550G) 및 신호 단자(550S)는 접지 도전 패턴(520G) 및 신호 도전 패턴(520S)과 각각 접속할 수 있다. 금속층(ML)은 접지 패턴(220G), 접지 도전 패턴(520G), 및 접지 단자(550G)에 의해 접지될 수 있다. 다른 예로, 제1 기판(500)이 형성된 후, 금속층(ML)이 제1 반도체칩(300) 상에 배치될 수 있다.
도 6c를 참조하면, 제2 기판(700), 제2 반도체칩(800), 및 제2 몰딩막(900)을 포함하는 제2 패키지(P200)가 준비될 수 있다. 제2 반도체칩(800)은 제2 접지 칩 패드(801G) 및 제2 신호 칩 패드(801S)를 가질 수 있다. 제2 기판(700)은 상부 접지 패턴(720G) 및 상부 신호 패턴(720S)을 포함할 수 있다. 상부 접지 패턴(720G) 및 상부 신호 패턴(720S)은 및 제2 신호 칩 패드(801S)와 각각 접속할 수 있다. 접지 연결 단자(690G) 및 신호 연결 단자(690S)가 제2 기판(700)의 하면 상에 제공되어, 상부 접지 패턴(720G) 및 상부 신호 패턴(720S)과 각각 접속할 수 있다.
제2 패키지(P200)가 도 6b의 제1 패키지(P107) 상에 배치될 수 있다. 이 때, 신호 연결 단자(690S)는 제1 패키지(P108)의 상부 신호 패드(224S)와 정렬될 수 있다. 접지 연결 단자(690G)은 상부 접지 패드들(224G) 중에서 금속층(ML)에 의해 노출된 것과 정렬될 수 있다. 솔더링에 의해, 신호 연결 단자(690S)는 상부 신호 패드(224S)와 접속할 수 있다. 접지 연결 단자(690G)는 상부 접지 패드들(224G) 중에서 금속층(ML)에 의해 노출된 것과 접속할 수 있다. 이에 따라, 반도체 패키지(3)가 제조될 수 있다.
도 7a 내지 도 7d는 실시예에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7a를 참조하면, 제1 기판(500), 제1 반도체칩(300), 연결 기판(200), 및 제1 몰딩막(400)이 제공될 수 있다. 제1 기판(500), 제1 반도체칩(300), 연결 기판(200), 및 제1 몰딩막(400)은 도 1a 내지 도 2e에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 다만, 제1 반도체칩(300)의 상면(300a)은 연결 기판(200)의 상면(200a)과 실질적으로 동일한 레벨에 배치될 수 있다. 도전부(220)는 접지 패턴(220G) 및 신호 패턴(220S)을 포함할 수 있다. 도전부(220)와 제1 기판(500)의 전기적 연결은 도 6a에서 설명한 바와 동일할 수 있다. 이하, 설명의 간소화를 위해 복수의 상부 신호 패드들(224S) 및 단수의 상부 접지 패드(224G)에 대하여 기술하나, 상부 신호 패드들(224S) 및 상부 접지 패드(224G)의 개수가 이제 제한되는 것은 아니다.
도 7b를 참조하면, 절연층(610), 금속층들(ML1, ML2), 금속 패턴(620), 및 금속 비아들(630G, 630S)를 포함하는 인터포저층(600)이 준비될 수 있다. 절연층(610)은 폴리머를 포함할 수 있다. 일 예로, 플렉서블 필름이 절연층(610)으로 사용될 수 있다. 절연층(610)은 서로 대향하는 제1 면(610a) 및 제2 면(610b)을 가질 수 있다. 금속층들(ML1, ML2)은 인터포저층(600) 내에 제공될 수 있다. 금속층들(ML1, ML2)은 절연층(610)의 제1 면(610a) 상에 배치될 수 있다. 제1 금속층(ML1)은 제2 금속층(ML2)과 제1 방향(D1)으로 이격되며, 전기적으로 절연될 수 있다. 제1 및 제2 금속층들(ML1, ML2)은 앞서 금속층(ML)의 예에서 바와 동일한 두께, 모듈러스, 열팽창계수, 및 열전도율을 가질 수 있다. 금속 패턴(620)은 절연층(610)의 제1 면(610a) 상에 제공될 수 있다. 금속 패턴(620)은 금속층들(ML1, ML2)과 제1 방향(D1)으로 이격되며, 전기적으로 절연될 수 있다. 일 예로, 금속 패턴(620)은 금속층들(ML1, ML2)과 동일한 공정에 의하여 형성될 수 있다. 이에 따라, 금속 패턴(620)은 금속층들(ML1, ML2)과 동일한 물질을 포함하며, 실질적으로 동일한 두께를 가질 수 있다.
금속 비아들(630G, 630S)이 절연층(610) 내에 제공될 수 있다. 금속 비아들(630G, 630S)의 상면들은 절연층(610)에 의해 노출될 수 있다. 금속 접지 비아(630G)는 제1 금속층(ML1) 상에 제공되며, 제1 금속층(ML1)과 접속할 수 있다. 금속 신호 비아(630S)는 복수로 제공될 수 있다. 금속 신호 비아들(630S)은 제2 금속층(ML2) 및 금속 신호 패턴(620S) 상에 각각 제공되며, 제2 금속층(ML2) 및 금속 신호 패턴(620S)과 각각 접속할 수 있다.
도 7c를 참조하면, 도 7b의 인터포저층(600)이 도 7a의 연결 기판(200) 및 제1 반도체칩(300) 상에 배치될 수 있다. 이 때, 절연층(610)의 제1 면(610a)이 제1 반도체칩(300)의 상면을 향할 수 있다. 제1 금속층(ML1) 및 제2 금속층(ML2)은 제1 반도체칩(300)을 덮을 수 있다. 제1 금속층(ML1)은 상부 접지 패드(224G) 상으로 연장되어, 상부 접지 패드(224G)와 접속할 수 있다. 제2 금속층(ML2)은 제1 반도체칩(300) 상에서 상부 신호 패드들(224S) 중 어느 하나 상으로 연장되며, 상부 신호 패드들(224S) 중 어느 하나와 접속할 수 있다. 금속 패턴(620)은 상부 신호 패드들(224S) 중에서 다른 하나와 접속할 수 있다. 금속층들(ML1, ML2) 및 제1 반도체칩(300) 사이에 접착층(350)이 개재될 수 있다. 이에 따라, 제1 패키지(P108)가 제조될 수 있다.
도 7d를 참조하면, 제2 패키지(P200)가 도 7c의 제1 패키지(P108) 상에 실장되어, 반도체 패키지(4)가 제조될 수 있다. 제2 반도체칩(800)은 제2 기판(700)과 도 6c에서 설명한 바와 같이 전기적으로 연결될 수 있다. 제2 접지 칩 패드(801G) 및 제2 신호 칩 패드(801S)는 상부 접지 패턴(720G) 및 상부 신호 패턴(720S)과 각각 접속할 수 있다. 접지 연결 단자(690G) 및 신호 연결 단자(690S)이 제2 기판(700)의 하면 상에 제공될 수 있다. 신호 연결 단자(690S)은 복수로 제공될 수 있다. 접지 연결 단자(690G) 및 신호 연결 단자들(690S)은 금속 접지 비아(630G) 및 금속 신호 비아들(630S)과 각각 접속할 수 있다. 제2 반도체칩(800)에서 발생한 전기적 신호 또는 제2 반도체칩(800)으로 전송되는 전기적 신호는 금속 신호 패턴(620S) 또는 제2 금속층(ML2)을 통해 신호 패턴(220S)으로 전달될 수 있다. 연결 단자들(690G, 690S)의 개수, 피치, 또는 배치는 상부 패드들(224G, 224S)의 개수, 피치, 또는 배치와 다를 수 있다. 인터포저층(600)이 제공되어, 제2 도전 패턴들(720G, 720S)의 배치 자유도가 증가될 수 있다.
도 8a 내지 도 8d는 실시예에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8a를 참조하면, 제1 기판(500), 제1 반도체칩(300), 연결 기판(200), 및 제1 몰딩막(400)이 제공될 수 있다. 제1 기판(500), 제1 반도체칩(300), 연결 기판(200), 및 제1 몰딩막(400)은 도 7a에서 설명한 바와 동일할 수 있다.
도 8b를 참조하면, 절연층(610), 금속층(ML), 금속 패턴들(620G, 620S), 및 금속 비아들(631G, 632G, 630S)을 포함하는 인터포저층(600)이 준비될 수 있다. 금속층(ML)이 인터포저층(600) 내에 제공될 수 있다. 예를 들어, 금속층(ML)은 절연층(610)의 제1 면(610a) 상에 배치될 수 있다. 금속 패턴들(620G, 620S)은 절연층(610)의 제2 면(610b) 상에 제공될 수 있다. 금속 접지 패턴(620G)은 금속 신호 패턴(620S)과 절연될 수 있다.
제1 금속 접지 비아(631G), 제2 금속 접지 비아(632G), 및 금속 신호 비아들(630S)이 절연층(610) 내에 제공될 수 있다. 제1 금속 접지 비아(631G)는 금속층(ML) 및 금속 접지 패턴(620G) 사이에 개재되며, 금속층(ML) 및 금속 접지 패턴(620G)과 접속할 수 있다. 제2 금속 접지 비아(632G)는 접지 패턴(220G) 상에 배치되며, 금속층(ML)과 제1 방향(D1)으로 이격될 수 있다. 제2 금속 접지 비아(632G)의 일면은 절연층(610)에 의해 노출될 수 있다. 금속 신호 비아들(630S)은 금속 신호 패턴(620S)과 접속할 수 있다. 금속 신호 비아들(630S)의 일면들은 절연층(610)에 의해 노출될 수 있다.
도 8c를 참조하면, 도 8b의 인터포저층(600)이 도 8a의 제1 반도체칩(300) 및 연결 기판(200) 상에 배치될 수 있다. 이 때, 절연층(610)의 제1 면(610a)이 제1 반도체칩(300)을 향하도록 배치되어, 금속층(ML)은 제1 반도체칩(300) 상에 제공될 수 있다. 제2 금속 접지 비아(632G) 및 금속 신호 비아들(630S)은 상부 접지 패드(224G) 및 상부 신호 패드들(224S)과 각각 접속할 수 있다. 금속층(ML)은 제1 금속 접지 비아(631G), 금속 접지 패턴(620G), 제2 금속 접지 비아(632G), 접지 패턴들(220G), 접지 도전 패턴(520G), 및 접지 단자(550G)를 통해 접지될 수 있다. 이에 따라, 제1 패키지(P109)가 제조될 수 있다.
도 8d를 참조하면, 제2 패키지(P200)가 도 8c의 제1 패키지(P109) 상에 실장되어, 반도체 패키지(5)가 제조될 수 있다. 제2 반도체칩(800)과 제2 기판(700) 사이의 전기적 연결은 도 7d에서 설명한 바와 동일할 수 있다. 연결 단자들(690G, 690S)이 제2 패키지(P200) 및 인터포저층(600) 사이에 형성될 수 있다. 접지 연결 단자(690G) 및 신호 연결 단자들(690S)은 금속 접지 패턴(620G) 및 금속 신호 패턴(620S)와 각각 접속할 수 있다. 이에 따라, 제2 패키지(P200)이 인터포저층(600)을 통해 제1 패키지(109)와 전기적으로 연결될 수 있다.
도 9a는 실시예에 따른 제1 패키지를 도시한 단면도로, 도 1b의 Ⅱ-Ⅱ' 선을 따른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9a를 도 1b와 함께 참조하면, 제1 패키지(P110)는 제1 기판(500), 제1 반도체칩(300), 연결 기판(200), 및 접착층(350), 및 제1 몰딩막(400)을 포함할 수 있다.
연결 기판(200)의 높이(H1)는 제1 반도체칩(300)의 높이(H2)보다 낮을 수 있다. 연결 기판(200)의 상면(200a)은 제1 반도체칩(300)의 상면(300a)보다 낮은 레벨에 배치될 수 있다.
도 9b는 실시예에 따른 반도체 패키지를 도시한 단면도로, 도 1b의 Ⅱ-Ⅱ' 선을 따른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9b를 도 1b와 함께 참조하면, 반도체 패키지(7)는 도 9a의 제1 패키지(P110) 상에 실장된 제2 패키지(P201)를 포함할 수 있다. 제2 패키지(P201)는 제2 기판(700), 제2 반도체칩(800), 및 제2 몰딩막(900)을 포함할 수 있다. 제2 반도체칩(800)은 본딩 와이어(810)에 의해 제2 기판(700)과 전기적으로 연결되 수 있다. 도시된 바와 달리, 제2 반도체칩(800)은 복수 개로 제공될 수 있다. 연결 단자들(690)이 상부 패드들(224) 및 제2 기판(700) 사이에 제공될 수 있다. 연결 단자들(690)이 상부 패드들(224)과 접속하여, 제2 패키지(P201)가 제1 패키지(P110)와 전기적으로 연결될 수 있다.
연결 기판(200)이 낮은 높이(H1)를 가져, 제2 기판(700)은 제1 반도체칩(300) 상의 제1 몰딩막(400)과 가깝게 배치될 수 있다. 예를 들어, 제2 기판(700) 및 제1 몰딩막(400) 사이의 간격(D)은 30μm보다 작을 수 있다. 이에 따라, 반도체 패키지(7)가 소형화될 수 있다.
도 10a는 실시예에 따른 반도체 패키지를 도시한 단면도로, 도 1b의 Ⅱ-Ⅱ' 선을 따른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10a를 도 1b와 함께 참조하면, 반도체 패키지(8)는 제1 패키지(P111) 및 제2 패키지(P201)를 포함할 수 있다. 제1 패키지(P110)는 제1 기판(500), 제1 반도체칩(300), 연결 기판(200), 및 제1 몰딩막(400)에 더하여, 접착층(350) 및 금속층(ML)을 포함할 수 있다. 접착층(350) 및 금속층(ML)이 제1 반도체칩(300) 상에 제공될 수 있다. 금속층(ML)은 제1 패키지(P111)의 휨을 방지/감소시킬 수 있다.제1 반도체칩(300)에서 발생한 열은 금속층(ML)을 통해 외부로 빠르게 방출될 수 있다. 다른 예로, 접착층(350)은 생략될 수 있다.
연결 기판(200)은 비교적 낮은 높이(H1)를 가질 수 있다. 예를 들어, 연결 기판(200)의 높이(H1)는 제1 반도체칩(300)의 높이(H2) 및 금속층(ML)의 높이(H3)의 합보다 작을 수 있다. 연결 기판(200)의 상면(200a)은 금속층(LM)의 상면(MLa)보다 낮은 레벨에 배치될 수 있다. 이에 따라, 제2 기판(700) 및 제1 몰딩막(400) 사이의 간격(D)은 30μm보다 작을 수 있다. 반도체 패키지(8)은 소형화될 수 있다.
도 10b는 실시예에 따른 반도체 패키지를 도시한 단면도로, 도 1b의 Ⅱ-Ⅱ' 선을 따른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10b를 도 1b와 함께 참조하면, 반도체 패키지(9)는 제1 패키지(P111) 및 제2 패키지(P201)를 포함할 수 있다. 제1 반도체칩(300), 연결 기판(200), 접착층(350), 및 금속층(ML)은 도 10a에서 설명한 바와 실질적으로 동일하게 배치될 수 있다.
연결 기판(200)이 낮은 높이(H1)를 가져, 제1 반도체칩(300) 상의 제1 몰딩막(400)의 상면(400a)은 제2 기판(700)의 하면(700b)과 물리적으로 접촉할 수 있다. 이에 따라, 반도체 패키지(9)가 더욱 소형화될 수 있다. 반도체 패키지(9) 동작 시, 제1 반도체칩(300)에서 열이 발생할 수 있다. 제1 반도체칩(300), 제1 몰딩막(400), 접착층(350), 금속층(ML), 및 제2 패키지(P201)는 공기보다 높은 열전도율을 가질 수 있다. 제1 몰딩막(400)이 제2 기판(700)과 물리적으로 접촉하여, 제1 반도체칩(300)에서 발생한 열이 제2 패키지(P201)로 보다 빠르게 전달될 수 있다.
Claims (10)
- 재배선 기판;
상기 재배선 기판 상에 배치되고, 그 내부를 관통하는 홀을 갖는 연결 기판;
상기 재배선 기판 상에 제공되며, 상기 연결 기판의 상기 홀 내에 제공된 반도체칩;
상기 반도체칩의 상면 상에 배치된 금속층; 및
상기 반도체칩 및 상기 연결 기판 사이의 갭에 제공되는 몰딩막을 포함하되,
상기 몰딩막은 상기 금속층의 상면 및 상기 연결 기판의 상면을 덮고,
상기 연결 기판은 베이스층들 및 상기 베이스층들 내의 도전부를 포함하고,
상기 연결 기판의 상면은 상기 금속층의 상면보다 낮은 레벨에 배치되고,
상기 몰딩막은 상기 연결 기판의 상면 상에 배치되는 제1 부분, 상기 금속층의 상면 상에 배치되는 제2 부분을 포함하고,
상기 제1 부분의 상면의 레벨은 상기 제2 부분의 상면의 레벨보다 낮은 반도체 패키지.
- 제 1항에 있어서,
상기 반도체칩 및 상기 금속층 사이에 제공된 접착층을 더 포함하되, 상기 접착층은 열경화성 폴리머 또는 열가소성 폴리머를 포함하는 반도체 패키지. - 제 1항에 있어서,
상기 연결 기판 및 상기 금속층 상에 배치된 상부 패키지를 더 포함하되,
상기 상부 패키지는 상기 도전부와 전기적으로 연결되는 반도체 패키지.
- 제 1항에 있어서,
상기 재배선 기판은 절연 패턴들 및 상기 절연 패턴들 사이에 개재된 도전 패턴을 포함하되,
상기 금속층 및 상기 도전 패턴은 상기 반도체칩보다 높은 열팽창계수를 갖는 반도체 패키지. - 기판;
상기 기판 상에 배치되는 반도체칩;
상기 반도체칩 상의 제1 금속층;
상기 기판 상에서 상기 반도체칩과 옆으로 이격되며, 평면적 관점에서 상기 반도체칩을 둘러싸며 배치되는 연결 기판;
상기 연결 기판 및 상기 금속층 상에 배치된 상부 패키지;
상기 반도체칩 및 상기 연결 기판 사이의 갭에 제공되는 몰딩막을 포함하되,
상기 몰딩막은 상기 금속층의 상면 및 상기 연결 기판의 상면을 덮고,
상기 몰딩막은 상기 연결 기판의 상면 상에 배치되는 제1 부분, 상기 금속층의 상면 상에 배치되는 제2 부분을 포함하고,
상기 몰딩막의 상기 제2 부분과 상기 상부 패키지 사이의 거리는
상기 몰딩막의 상기 제1 부분과 상기 상부 패키지 사이의 거리보다 작고,
상기 연결 기판은 베이스층 및 상기 베이스층 내의 도전부를 포함하는 반도체 패키지.
- 제 5항에 있어서,
상기 도전부는 접지 패턴 및 신호 패턴을 포함하되,
상기 제1 금속층은 상기 접지 패턴 상으로 연장되어, 상기 접지 패턴과 접속하며,
상기 제1 금속층은 상기 신호 패턴과 절연되는 반도체 패키지. - 제 6항에 있어서,
상기 반도체칩 상에서 상기 제1 금속층과 이격 배치되는 제2 금속층을 더 포함하되,
상기 제2 금속층은 상기 신호 패턴 상으로 연장되며, 상기 신호 패턴과 접속하고,
상기 제2 금속층은 상기 접지 패턴과 절연되는 반도체 패키지.
- 삭제
- 삭제
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