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CN112510003B - 一种半导体封装结构及其制作方法 - Google Patents

一种半导体封装结构及其制作方法 Download PDF

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Abstract

本发明提出了一种半导体封装结构，该封装结构通过对钝化层表面开槽，增加PI层的吸附力，且能够吸收部分界面处产生的应力，从而降低了PI层翘曲的风险，并且通过将开槽制作在虚设金属线上，让虚设金属线能够露出，使得逃逸的金属离子被该虚设金属线捕获，从根本上解决了RDL之间漏电的问题。增加了半导体器件的品质和使用寿命。同时本发明还提出了上述半导体封装结构的制作方法。

Description

一种半导体封装结构及其制作方法
技术领域
本发明涉及半导体技术领域，尤其是涉及一种半导体封装结构及其制作方法。
背景技术
近年来，随着大电流，高功率电源芯片的发展，再分布层(RDL)布线受到广泛的应用，但是在封装结束后，在做高加速温湿度及偏压测试(bias HAST)实验时，相邻不同电位的RDL会发生金属扩散的问题(主要发生在RDL的底部)，导致不同的RDL发生短路。
在专利CN107808865A中，揭示了一种抑制潮湿环境下的金属离子表面迁移的封装结构，如图1所示，在该专利中，采用不同高度的介质层设计，让相邻的两个RDL340(1)、340(2)处于不同的高度，其中RDL340(1)下面具有垫高的介质层330(1)，通过该垫高的介质层330(1)，RDL340(1)的高度332高于RDL340(2)的高度，从而拉大了两个相邻RDL之间的距离334，使得金属离子迁移路径加大，降低了相邻金属之间被短路的风险。
然而这种增加路径的方法，虽然一定程度上缓解了短路的风险，但是并没有本质上解决潮湿环境下的金属离子迁移。现在有一种做法是在RDL的表面覆盖一层聚合物层(Polymer；PI)，用PI来阻止水汽的侵入，进而阻止RDL上金属的扩散(水汽的侵入，会加速铜迁移)。
然而，PI本身是一种吸收性材料，在长期潮湿的环境下，PI层亦会受到水汽的侵入，从而使得相邻的RDL之间的绝缘性能降低。另一方面，PI层和器件表面的介质层(通常为氧化层)之间具有不同的杨氏模量参数，导致两者的界面出具有较强的应力，该应力会导致PI层翘曲并形成一定层度的分离，最终导致两相邻的RDL之间电化学飘逸和相邻金属层之间的电流泄露或短路。
因此，有必要对现有技术中存在的缺陷进行改善并提出一种新的封装结构。
发明内容
有鉴于此，本发明的目的在于提出一种新的半导体封装结构，能够克服现有技术中RDL之间因金属离子迁移造成的短路问题，从而改善器件的性能和使用寿命。
根据本发明的目的提出的一种半导体封装结构，包括
基板，所述基板包括位于表面的第一介质层；
设置在所述第一介质层上的再分布导电层，所述再分布导电层包括第一RDL 段和与所述第一RDL段相邻的第二RDL段，
设置在所述第一介质层下的半导体器件结构，所述半导体器件结构包括与所述第一RDL段电性相连的第一器件导电线、与所述第二RDL段电性相连的第二器件导电线，以及设置在所述第一器件导电线和所述第二器件导电线之间的第三金属线，其中，
所述第一介质层对应所述第三金属线上方的区域设有至少一个开槽，所述开槽阻断所述第一RDL段和所述第二RDL段的至少一漏电路径上，以及
至少在所述第一RDL段和所述第二RDL段之间的第一介质层上覆有第二介质层，该第二介质层充满于所述开槽中。
优选的，所述开槽为条状开槽，该条状开槽的长度方向与所述第一RDL段的长度方向一致。
优选的，所述开槽为孔状开槽。
优选的，所述孔状开槽包括复数个孔组成的孔阵列，所述孔阵列为规则阵列、错位阵列或非规则阵列中的一种。
优选的，所述开槽的深度使得位于下方的所述第三金属线的部分暴露于所述开槽的底部。
优选的，所述第一RDL段和第二RDL段之间相互电隔离；当半导体器件工作时，所述第一RDL段和所述第二RDL段之间具有电位差，所述第三金属线不接入任何电位或者所述第三金属线的电位与所述第一RDL段和所述第二RDL段之间电位较高的一方相同。
优选的，所述第三金属层为虚设金属线。
优选的，所述第一介质层为钝化层，所述第二介质层为PI层。
根据本发明的目的提出了一种如上所述的半导体封装结构的制作方法，
提供一基板，在所述基板上制作器件结构，所述器件结构包括位于基板表面的第一介质层，以及位于所述第一介质层下方的半导体器件结构，所述半导体器件结构包括第一器件导电线、第二器件导电线，以及设置在所述第一器件导电线和所述第二器件导电线之间的第三金属线；
在所述第一介质层上制作再分布导电层，对所述再分布导电层刻蚀形成第一 RDL段和第二RDL段，且露出所述第一RDL段和所述第二RDL段之间的所述第一介质层，所述第一RDL段与所述第一器件导电线电性相连，所述第二RDL 段与所述第二器件导电线电性相连；
对所述第一RDL段和所述第二RDL段之间的第一介质层刻蚀，形成至少一个开槽，使所述开槽位于所述第三金属线的上方；
制作第二介质层，使第二介质层至少覆盖所述第一RDL段和所述第二RDL 段之间的第一介质层上，且该第二介质层充满于所述开槽中。
优选的，所述开槽的深度使得位于下方的所述第三金属线的部分暴露于所述开槽的底部。
与现有技术相比，本发明具有如下的技术效果：
1、通过在漏电路径上增加开槽，加大了金属离子的迁移路径距离，降低了相邻RDL之间被短路的风险。
2、开槽使得PI层嵌入槽中，增加了PI层附着力，使得PI层与钝化层之间结合的更紧密，降低了因应力产生的分层现象，更好的起到阻挡金属离子迁移的效果。
3、当开槽的深度使得虚设金属线露出来的时候，金属离子迁移至开槽中时，将会被虚设金属线附，使得迁移至此的金属离子无法逃逸，根本上解决了金属离子迁移带来的短路问题。
附图说明
图1是现有技术中的半导体封装结构的示意图。
图2是本发明的封装结构剖视图。
图3是本发明第一实施方式下的封装结构俯视图。
图4是本发明第二实施方式下的封装结构俯视图。
图5是本发明第三实施方式下的封装结构俯视图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述，但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
如背景技术中所述的，现有的半导体封装结构中，尽管通过覆盖PI层，让金属离子无法在相邻的RDL之间迁移，但是由于PI层的杨氏模量与下方的钝化层不同，界面上将有较大的应力产生，导致PI层发生脱落分离的现象，从而降低对金属离子的阻挡作用。时间一长，器件依然面临短路的风险。
因此，本发明为了解决上述问题，提出了一种新的封装结构，通过在钝化层上开槽，增加了PI层与钝化层的接触面积，并且两者界面处的应力将会使嵌于开槽中的PI层会牢牢抓住，使得PI层能够更好的附着在钝化层。此外，在本发明中还提出了让开槽位于虚设金属线上，且让虚设金属线露出在开槽的底部，由于虚设金属线通常具有与较高电位的器件金属线相同的电位，因此金属离子运动至开槽中时，将会被虚设金属线吸附，让金属离子无法逃脱，从而根本上解决了因金属离子迁移引起的短路问题。
下面将通过具体实施方式对本发明的技术方案做详细描述。
请参见图2，图2是本发明的半导体封装结构的剖面示意图。如图所示，该半导体封装结构，包括基板10，基板10内部经过半导体器件的制程工艺，已经形成具有特定功能的半导体器件或部分器件的结构(图中未示出)，这些结构比如为实现半导体导通或截至的PN结，以及提供上述PN节相应电位的金属或非金属的器件导电层12。通常器件导电层12可以包括不同的层，每一层通过图形化工艺形成不同的导电线图案。图2中，仅给出了位于顶部的器件导电层12，在一般制程工艺中，常称其为顶部金属层(top metal)。
另一方面，为了满足基板10内部的半导体器件或部分器件结构的物理强度或电气性能，该基板10的表面需要设置第一介质层11，在一种实际应用中，该第一介质层11以钝化层(passivation layer)的形式制作在基板10的表面，从而至少覆盖内部的器件结构，尤其是是位于器件结构顶部的金属层区(top metal)，从而达到保护和电气隔离的作用。
第一介质层11上设有再分布导电层13(RDL)，该再分布导电层13被图案化从而形成不同的RDL段，每个RDL段以满足半导体器件与外部电子元器件之间的输入输出特性而占居对应的位置。基础的，该再分布导电层13至少包括第一 RDL段131和与RDL段131相邻的第二RDL段132，第一RDL段131和第二 RDL段132之间相互电隔离，且当半导体器件工作时，第一RDL段131和第二 RDL段132之间具有一个电位差，比如第一RDL段131上接有高电位，而第二 RDL段132上接地或接入一个低电位，从而形成电位差。该电位差有可能来自半导体器件本身的工作特性要求，也有可能是对外部器件的响应及匹配需求。
一般地，再分布层13的图形与设置在第一介质层1下的器件导电层12有一定的对应关系，两者之间通过设置在第一介质层11内的导电孔柱实现电连接。如图2所示，在器件导电层12中，包括与第一RDL段131电性相连的第一器件导电线121、与第二RDL段132电性相连的第二器件导电线122，第一器件导电线 121和第二器件导电线122通过第一RDL段131和第二RDL段132，得以在空间上延申到与外部器件连接所需的位置。同时，在第一器件导电线121和第二器件导电线122之间还设有第三金属线123，在一种实施方式中，该第三金属线123 比如为虚设金属线，用以补偿器件的技术密度，以及避免器件中噪音对关键信号的影响。该第三金属线123于一种实施方式中，采用浮空的方式即不接入任何电位，于另一种实施方式中，采用接入高电位的方式，即与第一RDL段131或第二 RDL段132中电位较高的一方等电位。第一器件导电线121、第二器件导电线122 以及第三金属线123的走向基本一致。
请再参见图2，第一介质层11对应第三金属线123上方的区域设有至少一个开槽111，该开槽111阻断第一RDL段131和第二RDL段132的至少一漏电路径上。即如果在第一RDL段131和第二RDL段132发生金属离子迁移时，该开槽111会使得金属离子落入该开槽111中，如图中箭头所示，这些箭头表示金属离子运动轨迹。这样一来，一方面可以增加金属离子迁移路径，另一方面也使得金属离子迁移需要克服的阻力增加。
在第一介质层11上，还设有第二介质层14，该第二介质层14覆盖第一RDL 段131和第二RDL段132之间的区域上，并且该第二介质层14充满于开槽111 中。该第二介质层14比如是聚合物层(PI)，填充在再分布导电层13上可以用来隔离各个RDL段。由于第一RDL段131和第二RDL段132之间的区域上设有开槽，相当于增加了第一介质层11表面的粗糙度，不仅使得第二介质层14的接触面积增加，同时也使得两层介质的界面处有应力发生时，可以通过开槽进行一定程度的释放，避免了在界面处发生脱落和翘起的风险。
请参见图3，图3是本发明第一实施方式下的封装结构的俯视图。如图所示，在该第一实施方式中，开槽111为条状开槽，该条状开槽的长度方向与第一RDL 段131(或第二RDL段132)的长度方向一致。即如果发生金属离子迁移，那么该条状开槽的长度方向与离子迁移的方向垂直，这样可以最大程度的阻挡离子迁移的路径。图示的实施例仅给出了1条开槽的情况，作为简单的扩展，也可以设置成多条平行的凹槽，这样可以增加离子迁移的难度。
请参见图4，图4是本发明第二实施方式中的封装结构的俯视图。如图所示，在该实施方式中，所述开槽111’为孔状开槽，孔状开槽包括复数个孔组成的孔阵列。孔的数量可以视第三金属线123的长度和宽度而定，最少为1个。图4中的孔阵列为规则矩阵，也可以形成错位矩阵，即相邻行之间的孔错位设置，这样一来可以增加对漏电路径的阻挡作用。还可以设置成非规则阵列，通过随机覆盖在金属离子的迁移路径上，使得金属离子被阻挡的概率大大增加。
请参见图5，图5是本发明第三实施方式下的封装结构的剖面图。如图所示，在该第三实施方式中，开槽111”的深度使得位于下方的第三金属线123的部分暴露于该开槽111”的底部。即对第一介质层11进行刻蚀时，刻穿该第一介质层11，从而露出下方的第三金属线123。这样做的好处是，由于第三金属线通常接高电位或浮空，如果其本身接高电位，那么来自高电位的逃逸金属离子落入该开槽111”之后，就会与该第三金属线123接触从而被吸附。而如果其浮空，那么当金属离子接触该第三金属线123之后，其电位被第三金属线123拉高同样形成高电位的效果。因此利用该第三金属线123的特性，可以让来自高电位的逃逸金属离子被捕获从而根本上解决漏电的问题。
下面再对本发明的封装结构的制作方法进行描述。
该半导体封装结构的制作方法，包括步骤：
S1、提供一基板，在所述基板上制作器件结构，所述器件结构包括位于基板表面的第一介质层，以及位于所述第一介质层下方的半导体器件结构，所述半导体器件结构包括第一器件导电线、第二器件导电线，以及设置在所述第一器件导电线和所述第二器件导电线之间的第三金属线；
S2、在所述第一介质层上制作再分布导电层，对再分布导电层刻蚀形成第一 RDL段和第二RDL段，且露出所述第一RDL段和所述第二RDL段之间的所述第一介质层，所述第一RDL段与所述第一器件导电线电性相连，所述第二RDL 段与所述第二器件导电线电性相连；
S3、对所述第一RDL段和所述第二RDL段之间的第一介质层刻蚀，形成至少一个开槽，使所述开槽位于所述第三金属线的上方；
S4、制作第二介质层，使第二介质层至少覆盖所述第一RDL段和所述第二 RDL段之间的第一介质层上，且该第二介质层充满于所述开槽中。
在一种优选的实施方式种，所述开槽的深度使得位于下方的所述第三金属线的部分暴露于所述开槽的底部。这样可以使得逃逸的金属离子落入开槽之后能够被第三金属线捕获，从而根本上解决了漏电的问题。
综上所述，本发明提出了一种半导体封装结构，该封装结构通过对钝化层表面开槽，增加PI层的吸附力，且能够吸收部分界面处产生的应力，从而降低了PI 层翘曲的风险，并且通过将开槽制作在虚设金属线上，让虚设金属线能够露出，使得逃逸的金属离子被该虚设金属线捕获，从根本上解决了RDL之间漏电的问题。增加了半导体器件的品质和使用寿命。
尽管为示例目的，已经公开了本发明的优选实施方式，但是本领域的普通技术人员将意识到，在不脱离由所附的权利要求书公开的本发明的范围和精神的情况下，各种改进、增加以及取代是可能的。

Claims (10)

1.一种半导体封装结构，其特征在于：包括
基板，所述基板包括位于表面的第一介质层；
设置在所述第一介质层上的再分布导电层，所述再分布导电层包括第一RDL段和与所述第一RDL段相邻的第二RDL段，
设置在所述第一介质层下的半导体器件结构，所述半导体器件结构包括与所述第一RDL段电性相连的第一器件导电线、与所述第二RDL段电性相连的第二器件导电线，以及设置在所述第一器件导电线和所述第二器件导电线之间的第三金属线，其中，
所述第一介质层对应所述第三金属线上方的区域设有至少一个开槽，所述开槽阻断所述第一RDL段和所述第二RDL段的至少一漏电路径上，以及
至少在所述第一RDL段和所述第二RDL段之间的第一介质层上覆有第二介质层，该第二介质层充满于所述开槽中。
2.如权利要求1所述的半导体封装结构，其特征在于：所述开槽为条状开槽，该条状开槽的长度方向与所述第一RDL段的长度方向一致。
3.如权利要求1所述的半导体封装结构，其特征在于：所述开槽为孔状开槽。
4.如权利要求3所述的半导体封装结构，其特征在于：所述孔状开槽包括复数个孔组成的孔阵列，所述孔阵列为规则阵列、错位阵列或非规则阵列中的一种。
5.如权利要求1-4任意一项所述的半导体封装结构，其特征在于：所述开槽的深度使得位于下方的所述第三金属线的部分暴露于所述开槽的底部。
6.如权利要求5所述的半导体封装结构，其特征在于：所述第一RDL段和第二RDL段之间相互电隔离；当半导体器件工作时，所述第一RDL段和所述第二RDL段之间具有电位差，所述第三金属线不接入任何电位或者所述第三金属线的电位与所述第一RDL段和所述第二RDL段之间电位较高的一方相同。
7.如权利要求1所述的半导体封装结构，其特征在于：所述第三金属线为虚设金属线。
8.如权利要求1所述的半导体封装结构，其特征在于：所述第一介质层为钝化层，所述第二介质层为PI层。
9.一种如权利要求1-8任意一项所述的半导体封装结构的制作方法，其特征在于：
提供一基板，在所述基板上制作器件结构，所述器件结构包括位于基板表面的第一介质层，以及位于所述第一介质层下方的半导体器件结构，所述半导体器件结构包括第一器件导电线、第二器件导电线，以及设置在所述第一器件导电线和所述第二器件导电线之间的第三金属线；
在所述第一介质层上制作再分布导电层，对所述再分布导电层刻蚀形成第一RDL段和第二RDL段，且露出所述第一RDL段和所述第二RDL段之间的所述第一介质层，所述第一RDL段与所述第一器件导电线电性相连，所述第二RDL段与所述第二器件导电线电性相连；
对所述第一RDL段和所述第二RDL段之间的第一介质层刻蚀，形成至少一个开槽，使所述开槽位于所述第三金属线的上方；
制作第二介质层，使第二介质层至少覆盖所述第一RDL段和所述第二RDL段之间的第一介质层上，且该第二介质层充满于所述开槽中。
10.如权利要求9所述的半导体封装结构的制作方法，其特征在于：所述开槽的深度使得位于下方的所述第三金属线的部分暴露于所述开槽的底部。
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