Nothing Special   »   [go: up one dir, main page]

KR101538573B1 - 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 - Google Patents

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 Download PDF

Info

Publication number
KR101538573B1
KR101538573B1 KR1020140013332A KR20140013332A KR101538573B1 KR 101538573 B1 KR101538573 B1 KR 101538573B1 KR 1020140013332 A KR1020140013332 A KR 1020140013332A KR 20140013332 A KR20140013332 A KR 20140013332A KR 101538573 B1 KR101538573 B1 KR 101538573B1
Authority
KR
South Korea
Prior art keywords
rewiring
layer
dummy substrate
semiconductor die
encapsulant
Prior art date
Application number
KR1020140013332A
Other languages
English (en)
Inventor
김진영
정지영
박두현
이춘흥
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020140013332A priority Critical patent/KR101538573B1/ko
Priority to US14/449,654 priority patent/US10707181B2/en
Application granted granted Critical
Publication of KR101538573B1 publication Critical patent/KR101538573B1/ko
Priority to US16/921,522 priority patent/US11600582B2/en
Priority to US18/117,539 priority patent/US20230207502A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02319—Manufacturing methods of the redistribution layers by using a preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/1316—Iron [Fe] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 일 실시예는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 PCB를 이용하지 않음으로써, 두께가 얇고, 전기적 특성이 우수하며, 휨 현상이 작은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공하는데 있다.
이를 위해 본 발명은 제1더미 기판에 제1재배선층을 형성하고, 제2더미 기판에 제2재배선층을 형성하는 단계; 제1,2재배선층 중 어느 하나에 반도체 다이를 전기적으로 접속하는 단계; 제1재배선층에 제2재배선층을 전기적으로 접속하는 단계; 및 제1,2더미 기판을 제거하여, 제1,2재배선층을 외부로 노출시키는 단계로 이루어진 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 개시한다.

Description

반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스{Manufacturing method of semiconductor device and semiconductor device thereof}
본 발명의 일 실시예는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
일반적으로 POP(Package On Package)는 적어도 하나의 반도체 다이를 내장한 패키지를 수직 방향으로 적층하는 기술을 의미한다. 이러한 POP는 각각의 패키지를 개별적으로 시험하여 정상 패키지만이 적층되도록 함으로써, 조립 수율이 높은 장점이 있다.
그러나, 이러한 종래의 POP는 기판으로서 두께가 두꺼운 PCB(Printed Circuit Board)가 주로 이용되고, 또한 내부 도전체로서 직경이 큰 솔더볼이 주로 이용됨으로써, 전체적인 POP의 두께가 대략 1 mm 이상이고, 또한 기판에 형성된 회로패턴의 폭이 대략 10 ㎛ 이상이기 때문에 전력 손실이 큰 문제가 있다.
또한, PCB는 다양한 유기물을 포함하는데, 이러한 유기물은 반도체 다이 및 인캡슐란트와 같은 무기물과 열팽창 계수차가 크기 때문에, 완성된 POP의 휨 현상도 큰 문제가 있다.
특히, POP를 제조하기 위해서는 고가의 PCB를 구매해야 함으로써, POP의 제조 비용 역시 비싸지는 문제가 있다.
본 발명의 일 실시예는 PCB를 이용하지 않음으로써, 두께가 얇고, 전기적 특성이 우수하며, 휨 현상이 작은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
또한, 본 발명의 일 실시예는 PCB를 이용하지 않음으로써 저비용 제조가 가능한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 제1더미 기판에 제1재배선층을 형성하고, 제2더미 기판에 제2재배선층을 형성하는 단계; 상기 제1,2재배선층 중 어느 하나에 반도체 다이를 전기적으로 접속하는 단계; 상기 제1재배선층에 상기 제2재배선층을 전기적으로 접속하는 단계; 및 상기 제1,2더미 기판을 제거하여, 상기 제1,2재배선층을 외부로 노출시키는 단계를 포함한다.
상기 제1재배선층과 상기 제2재배선층의 사이에 인캡슐란트를 형성하여 상기 반도체 다이를 인캡슐레이션하는 단계를 더 포함할 수 있다.
상기 제1재배선층과 상기 제2재배선층의 사이에 인캡슐란트를 형성하되, 상기 반도체 다이의 주변에는 공간이 형성되도록 상기 반도체 다이의 외측만 인캡슐레이션하는 단계를 더 포함할 수 있다.
상기 제1,2더미 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속일 수 있다.
상기 제1재배선층은 상기 제2재배선층에 도전 필라를 통하여 접속될 수 있다.
상기 제1,2재배선층 중 어느 하나에 솔더볼이 접속될 수 있다.
상기 반도체 다이는 상기 제1,2재배선층 중 어느 하나에 플립칩 형태로 본딩될 수 있다.
상기 반도체 다이는 상기 제1,2재배선층 중 어느 하나에 밀착되거나 이격될 수 있다.
상기 제1,2재배선층은 길이가 서로 같거나 다를 수 있다.
상기 인캡슐란트는 상기 제1,2재배선층 중 어느 하나의 측면을 덮을 수 있다.
상기 제1재배선층을 형성하는 단계는 상기 제1더미 기판에 다수의 제1오프닝을 갖는 제1유전층을 형성하는 단계; 상기 제1유전층에 다수의 제1재배선을 형성하는 단계; 상기 제1재배선에 상기 반도체 다이가 전기적으로 접속되는 제1도전 패드를 형성하는 단계; 및 상기 제1재배선에 상기 제2재배선층이 전기적으로 접속되는 제1도전 필라를 형성하는 단계를 포함할 수 있다.
상기 제2재배선층을 형성하는 단계는 상기 제2더미 기판에 다수의 제2오프닝을 갖는 제2유전층을 형성하는 단계; 상기 제2유전층에 다수의 제2재배선을 형성하는 단계; 및 상기 제2재배선에 상기 제1재배선층이 전기적으로 접속되도록 제2도전 필라를 형성하는 단계를 포함할 수 있다.
상기 제1더미 기판 제거 단계는 상기 제1더미 기판을 그라인딩하는 단계; 및 상기 제1더미 기판을 에칭하는 단계를 포함할 수 있다.
상기 제2더미 기판 제거 단계는 상기 제2더미 기판을 그라인딩하는 단계; 및 상기 제2더미 기판을 에칭하는 단계를 포함할 수 있다.
상기 제1더미 기판을 제거한 후 상기 제2더미 기판을 제거하기 전에, 상기 제1재배선층에 솔더볼을 접속하는 단계를 더 포함할 수 있다.
상기 제1,2더미 기판은 패널 또는 웨이퍼 형태로 제공될 수 있다.
상기 제1더미 기판은 패널 또는 웨이퍼 형태로 제공되고, 상기 제2더미 기판은 유닛 형태로 제공될 수 있다.
상기 제1더미 기판은 유닛 형태로 제공되고, 상기 제2더미 기판은 패널 또는 웨이퍼 형태로 제공될 수 있다.
본 발명의 일 실시예에 의한 반도체 디바이스는 제1재배선층; 상기 제1재배선층으로부터 이격된 동시에, 상기 제1재배선층에 전기적으로 접속된 제2재배선층; 및 상기 제1,2재배선층의 사이에 위치하며, 상기 제1,2재배선층 중 어느 하나에 전기적으로 접속된 반도체 다이를 포함한다.
상기 제1,2재배선층의 사이에 형성되어 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트를 더 포함할 수 있다.
상기 제1재배선층과 상기 제2재배선층의 사이에 인캡슐란트가 형성되되, 상기 반도체 다이의 주변에는 공간이 형성되도록 상기 반도체 다이의 외측에만 상기 인캡슐란트가 형성될 수 있다.
상기 제1재배선층은 상기 제2재배선층에 도전 필라를 통하여 접속될 수 있다.
상기 제1,2재배선층 중 어느 하나에 솔더볼이 접속될 수 있다.
상기 반도체 다이는 상기 제1,2재배선층 중 어느 하나에 플립칩 형태로 본딩될 수 있다.
상기 반도체 다이는 상기 제1,2재배선층 중 어느 하나에 밀착되거나 이격될 수 있다.
상기 제1,2재배선층은 길이가 서로 같거나 다를 수 있다.
상기 인캡슐란트는 상기 제1,2재배선층 중 어느 하나의 측면을 덮을 수 있다.
본 발명의 일 실시예는 PCB를 이용하지 않음으로써, 두께가 얇고, 전기적 특성이 우수하며, 휨 현상이 작은 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
또한, 본 발명의 일 실시예는 PCB를 이용하지 않음으로써 저비용 제조가 가능한 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
도 1a 내지 1n은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 개념도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 개념도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1a 내지 1n은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 대략 평평한 상면과, 대략 평평한 하면을 갖는 제1더미 기판(110A)이 준비된다. 이러한 제1더미 기판(110A)은 실리콘, 저급 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물, 금속 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이하에서, 제1더미 기판(110A) 위에 제1재배선층(110)이 형성되는 방법이 설명되며, 이는 실질적으로 제2더미 기판(120A) 위에 제2재배선층(120)이 형성되는 방법과 동일하다.
도 1b에 도시된 바와 같이, 우선 제1더미 기판(110A) 위에 CVD(Chemical Vapor Deposition) 장비 등에 의해 제1유전층(111)이 증착되고, 사진 식각 공정 및/또는 레이저 공정 등에 의해 제1오프닝(111a)이 형성된다. 이러한 제1오프닝(111a)에 의해 제1더미 기판(110A)의 상면이 직접 외부로 노출된다.
여기서, 제1유전층(111)은 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나 일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 1c에 도시된 바와 같이, 제1오프닝(111a) 및 제1유전층(111)에 제1재배선(112)이 형성된다. 이에 따라, 제1재배선(112)은 제1오프닝(111a)을 통해 제1더미 기판(110A)에 직접 접촉되기도 한다. 이러한 제1재배선(112)은 금, 은, 니켈, 티타늄 및/또는 텅스텐 등에 의한 시드층을 위한 무전해 도금 공정, 구리 등을 이용한 전해 도금 공정 및 포토레지스트 등을 이용한 사진 식각 공정에 의해 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
또한, 제1재배선(112)은 구리 외에도 주로 구리 합금, 알루미늄, 알루미늄 합금, 철, 철 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 1d에 도시된 바와 같이, 상술한 제1유전층(111)의 형성 공정 및 제1재배선(112)의 형성 공정이 다수회 반복됨으로써, 다층 구조의 제1재배선층(110)이 완성될 수 있다. 즉, 제1재배선층(110)은 유전층과 재배선으로만 이루어지며, 종래의 PCB(예를 들면, 경성 PCB 또는 연성 PCB)에서와 같은 유기 코어층이나 유기 빌드업층 존재하지 않는다. 따라서, 재1배선층은 상당히 얇게 형성될 수 있으며, 일례로 10 ㎛ 이하의 두께로 형성될 수 있다. 참고로, 종래의 PCB는 통상 200 ㎛ 내지 300 ㎛의 두께로 형성되었다.
또한, 제1재배선층(110)은 상술한 바와 같이 FAB(Fabrication) 공정에 의해 제조되기 때문에, 제1재배선(112)은 20 ㎚ 내지 1000 ㎚의 폭, 두께 및/또는 피치로 형성될 수 있다. 따라서, 본 발명은 상당히 파인(fine)한 제1재배선(112)을 제공하며, 이에 따라 고집적화된 반도체 다이를 수용할 수 있다. 참고로, 종래의 PCB가 갖는 재배선은 통상 20 ㎛ 내지 30 ㎛의 폭, 두께 및/또는 피치로 형성되었다.
여기서, 제1재배선층(110) 중 최상부의 제1유전층(111)에는 오프닝(111b)이 형성됨으로써, 제1재배선(112) 중 일부 영역이 직접 외부로 노출된다. 이와 같이 직접 노출된 제1재배선(112)에는 하기할 도전 패드(113) 및 도전 필라(114)가 형성될 수 있다.
도 1e에 도시된 바와 같이, 제1재배선(112)에는 하기할 반도체 다이(130)가 전기적으로 접속될 수 있도록 제1도전 패드(113)가 형성되고, 또한 하기할 제2재배선층(120)이 전기적으로 접속되는 제1도전 필라(114)가 형성된다. 여기서, 제1도전 패드(113) 및 제1도전 필라(114)는 구리, 구리 합금, 알루미늄, 알루미늄 합금, 철, 철 합금 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
또한, 제1도전 패드(113) 및 제1도전 필라(114) 역시 통상의 도금 공정, 사진 식각 공정 등에 의해 형성되기 때문에, 폭이 대략 50 ㎛보다 작게 형성될 수 있다. 따라서, 제1도전 패드(113) 및 제1도전 필라(114)는 종래에 비해 상당히 파인(fine)하게 형성된다. 일례로, 종래의 제1재배선층 위의 솔더볼은 직경이 대략 200 ㎛보다 크게 형성되었다.
한편, 제1도전 패드(113)의 상단에는, 반도체 다이(130)가 용이하게 접속되도록, 제1솔더캡(113a)이 추가적으로 형성될 수 있다. 또한, 제1도전 필라(114)의 상단에는, 제2재배선층(120)이 용이하게 접속되도록, 제1솔더캡(114a)이 추가적으로 형성될 수 있다.
더불어, 제1도전 필라(114)는 비교적 먼 거리의 제2재배선층(120)에 전기적으로 연결되어야 하기 때문에, 제1도전 패드(113)보다 상대적으로 높은 높이로 형성될 수 있다.
도 1f 및 도 1g에 도시된 바와 같이, 반도체 다이(130)가 제1재배선층(110)에 전기적으로 접속된다. 즉, 반도체 다이(130)의 본딩패드, 카파 필라 또는 범프(131)가 제1재배선층(110)에 구비된 제1도전 패드(113)에 전기적으로 접속된다. 또한, 반도체 다이(130)는 플립칩 형태로 제1재배선층(110)에 접속된다.
이러한 반도체 다이(130)의 접속은 통상의 열압축(Thermal Compression) 방식, 대량 리플로우(Mass Reflow) 방식 및 그 등가 방식 중 어느 하나에 의해 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다. 여기서, 반도체 다이(130)는 대략 50 ㎛ 내지 70 ㎛의 두께를 가지나, 이로서 본 발명을 한정하는 것은 아니다.
이때, 상술한 제1도전 필라(114)의 높이는 반도체 다이(130)의 높이보다 높거나 또는 작을 수 있다.
도 1h에 도시된 바와 같이, 반도체 다이(130)와 제1재배선층(110) 사이의 공간에 언더필(140)이 주입되고 경화된다.
이러한 언더필(140)에 의해 반도체 다이(130)는 제1재배선층(110) 위에 더욱 안정적으로 고정되며, 반도체 다이(130)와 제1재배선층(110) 사이의 열팽창 계수차에 불구하고, 반도체 다이(130)와 제1재배선층(110)이 상호간 전기적으로 분리되지 않는다.
물론, 경우에 따라 하기할 인캡슐란트(150)의 필러 직경이 반도체 다이(130)와 제1재배선층(110) 사이의 틈보다 작다면, 인캡슐란트(150)가 반도체 다이(130)와 제1재배선층(110) 사이의 틈으로 직접 충진될 수 있으므로, 상술한 언더필(140)은 필요하지 않을 수도 있다.
도 1i 및 도 1j에 도시된 바와 같이, 제2더미 기판(120A)에 제2재배선층(120)이 형성되고, 이러한 제2재배선층(120)이 상술한 제1재배선층(110)에 전기적으로 접속된다.
여기서, 제2재배선층(120)의 형성 방법은 상술한 제1재배선층(110)의 형성 방법과 동일하다. 일례로, 제2재배선층(120)은 제2더미 기판(120A)에 제2오프닝을 갖는 제2유전층(121)을 형성하는 단계와, 제2유전층(121)에 다수의 제2재배선(122)을 형성하는 단계와, 제2재배선(122)에 제1재배선층(110)이 전기적으로 접속되도록 제2도전 필라(124)를 형성하는 단계를 포함한다. 물론, 제2도전 필라(124)의 하단에도 제2솔더 캡(124a)이 형성될 수 있다. 더불어, 이러한 제2재배선층(120)에 반도체 다이가 전기적으로 접속된다면 제2도전 패드(미도시됨)도 형성될 수 있다.
이러한 제1재배선층(110) 및 제2재배선층(120)의 전기적 접속 즉, 제1도전 필라(114)와 제2도전 필라(124)의 전기적 접속은 통상의 열압축(Thermal Compression) 방식, 대량 리플로우(Mass Reflow) 방식 및 그 등가 방식 중 어느 하나에 의해 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다.
도 1k에 도시된 바와 같이, 제1재배선층(110)과 제2재배선층(120)의 사이에 인캡슐란트(150)가 주입되어 경화됨으로써, 반도체 다이(130) 및 제1,2도전 필라(114,124)가 인캡슐레이션된다. 따라서, 반도체 다이(130) 및 제1,2도전 필라(114,124)는 외부 환경으로부터 안전하게 보호된다. 물론, 인캡슐란트(150)는 제1재배선층(110) 및 제2재배선층(120)에도 밀착되며, 또한 반도체 다이(130)와 제2재배선층(120)의 사이에도 주입된다. 여기서, 반도체 다이(130)의 상면은 제2재배선층(120)의 하면으로부터 일정 거리 이격될 수 있다.
이러한 인캡슐레이션은 제1재배선층(110) 및 제2재배선층(120)이 전기적으로 접속된 이후, 트랜스퍼 성형(transfer molding) 공정, 압축 성형(compression molding) 공정, 사출 성형(injection molding) 공정 및 그 등가 공정 중 어느 하나의 공정으로 이루어질 수 있으나, 본 발명에 이를 한정하지 않는다.
또한, 인캡슐란트(150)는 통상의 에폭시, 필름, 페이스트 및 그 등가물 중에서 어느 하나일 수 있으나, 이로서 본 발명을 한정하는 것은 아니다.
더욱이, 인캡슐란트(150)는 필름이나 페이스트의 형태를 하며, 제1재배선층(110) 및 제2재배선층(120)에 각각 부착, 코팅 또는 도포되고, 이어서 제1재배선층(110) 및 제2재배선층(120)이 전기적으로 접속되는 공정에서, 제1재배선층(110)의 인캡슐란트(150) 및 제2재배선층(120)의 인캡슐란트(150)가 상호간 본딩되어 하나의 인캡슐란트(150)가 될 수도 있다.
이와 같이 하여, 인캡슐란트(150)에 의해 제1,2재배선층(110,120), 반도체 다이(130), 제1,2도전 필라(114,124) 등이 상호간 분리되지 않고 기계적으로 일체화된다.
더불어, 상술한 인캡슐란트(150)는 예를 들면, 플렉시블 에폭시 레진이 이용될 수 있다. 이러한 플렉시블 에폭시 레진은 경화후에도 연성이 남아 있음으로써, 결국 연성 반도체 디바이스를 구현하게 된다. 즉, 플렉시블 에폭시 레진과 같은 인캡슐란트(150)로 인해, 일정 곡률로 휘어져도 손상되지 않을 뿐만 아니라 기능이 저하되지 않는 반도체 디바이스를 구현하게 된다.
이러한 연성 반도체 디바이스는 예를 들면, 안경 부착형, 팔찌형, 암밴드형, 팬던트형, 손목 착용형 등의 각종 웨어러블 디바이스(wearable device)에 응용될 수 있다.
도 1l에 도시된 바와 같이, 제1재배선층(110)으로부터 제1더미 기판(110A)이 제거된다. 구체적으로 설명하면, 제2더미 기판(120A)을 웨이퍼 서포트 시스템으로 이용하여 제1더미 기판(110A)을 일정 두께만큼 그라인딩하여 제거하고, 이후 건식 및/또는 습식 식각 공정을 통하여 제1더미 기판(110A)을 완전히 제거한다.
이와 같이 하여, 제1재배선층(110)중 제1재배선(112)의 일부 영역이 제1유전층(111)을 통하여 외부(하부)로 노출된다. 좀더 구체적으로 시드층(금, 은, 니켈, 티타늄 및/또는 텅스텐)이 제1유전층(111)을 통하여 외부로 직접 노출된다. 바람직하기로, 추후 솔더볼 또는 다른 반도체 디바이스의 용이한 접속을 위해 금 및/또는 은 등이 제1유전층(111)을 통하여 외부로 직접 노출될 수 있다.
도 1m에 도시된 바와 같이, 제1유전층(111)을 통하여 외부(하부)로 노출된 제1재배선(112)에 솔더볼(160)이 접속된다. 예를 들면, 제1유전층(111)을 통하여 외부로 노출된 제1재배선(112)의 소정 영역에 휘발성 플럭스를 도포하고, 플럭스에 솔더볼(160)을 위치시킨 후, 대략 150 ℃ 내지 250 ℃의 온도를 제공함으로써, 플럭스는 휘발되고 솔더볼(160)이 제1재배선(112)의 영역에 접속되도록 한다. 이후, 냉각 공정을 통하여 솔더볼(160)이 제1재배선(112)에 완전하게 기계적/전기적으로 접속되도록 한다.
도 1n에 도시된 바와 같이, 제2재배선층(120)으로부터 제2더미 기판(120A)이 제거된다. 구체적으로 설명하면, 별도의 웨이퍼 서포트 시스템을 이용하여 제2더미 기판(120A)을 일정 두께만큼 그라인딩하여 제거하고, 이후 건식 및/또는 습식 식각 공정을 통하여 제2더미 기판(120A)을 완전히 제거한다.
이와 같이 하여, 제2재배선층(120) 중 제2재배선(122)의 소정 영역이 제2유전층(121)을 통하여 외부(상부)로 노출된다.
이때에도, 시드층(금, 은, 니켈, 티타늄 및/또는 텅스텐)이 제2유전층(121)을 통하여 외부로 직접 노출되며, 바람직하기로, 추후 다른 반도체 디바이스 또는 솔더볼의 용이한 접속을 위해 금 및/또는 은 등이 제2유전층(121)을 통하여 외부로 직접 노출될 수 있다.
한편, 제1더미 기판(110A) 및 제2더미 기판(120A)이 패널 형태로 제공될 경우, 상술한 제1,2더미 기판(110A, 120A)의 제거 공정 이후, 소잉 공정이 수행될 수 있다. 소잉 공정은 소잉 툴을 이용하여, 제1,2재배선층(110,120) 및 인캡슐란트(150)를 수직 방향으로 잘라 내는 공정으로서, 이러한 공정에 의해 제1,2재배선층(110,120) 및 인캡슐란트(150)의 측면들이 동일면을 이룬다. 물론, 제1,2재배선층(110,120)의 수평 방향 길이 역시 동일해진다.
이와 같이 하여, 본 발명은 상면과 하면에 각각 단자가 형성된 소위 양면 전극 패키지가 완성된다. 따라서, 본 발명은 완성된 반도체 디바이스(100) 위에 다른 반도체 디바이스, 패키지 또는 부품이 탑재될 수 있다.
한편, 상술한 바와 같이 본 발명에서는 종래와 같은 PCB를 사용하지 않음으로써, 두께가 얇고, 전기적 특성이 우수하며, 휨 현상이 작은 반도체 디바이스(100)를 제공하게 된다. 즉, 대략 10 ㎛ 이하의 재배선층이 이용됨으로써, 대략 100㎛ 내지 200 ㎛의 두께를 갖는 반도체 디바이스(100)가 제공된다. 또한, 20 ㎚ 내지 30 ㎚의 폭, 두께 및/또는 피치를 갖는 재배선에 의해 전기적 특성이 우수한(전력 손실 현상이 작은) 반도체 디바이스(100)가 제공된다. 더욱이, 재배선층에 포함된 유전층은 무기재료이기 때문에, 반도체 다이(130) 및 인캡슐란트(150)와 유사한 열팽창 계수를 갖고, 이에 따라 휨 현상이 작은 반도체 디바이스(100)가 제공된다.
더욱이, 본 발명에서는 종래의 고가 PCB를 구매하지 않고, 이미 구축된 증착 장비, 도금 공정 장비, 사진 식각 공정 장비 등이 이용되어 재배선층이 제조됨으로써, 저비용으로 제조 가능한 반도체 디바이스(100)가 제공된다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(200)는 제2재배선층(120)의 수평 방향 길이가 제1재배선층(110)의 길이보다 짧으며, 또한 제2재배선층(120)의 측부가 인캡슐란트(150)로 감싸여질 수 있다. 물론, 제2재배선층(120)의 상면과 인캡슐란트(150)의 상면은 동일 평면을 이룬다.
이러한 구조에 의해, 제2재배선층(120)과 인캡슐란트(150) 상호간의 결합력이 더욱 향상된다. 이러한 구조는 제조 방법의 차이로 인한 것이며, 이는 아래에서 다시 설명하기로 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스(300)를 도시한 단면도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(300)는 제1재배선층(110)의 길이가 제2재배선층(120)의 길이보다 짧으며, 또한 제1재배선층(110)의 측부가 인캡슐란트(150)로 감싸여질 수 있다. 물론, 제1재배선층(110)의 하면과 인캡슐란트(150)의 하면은 동일 평면을 이룬다.
이러한 구조에 의해, 제1재배선층(110)과 인캡슐란트(150) 상호간의 결합력이 더욱 향상된다. 이러한 구조 역시 제조 방법의 차이로 인한 것이며, 이는 아래에서 다시 설명하기로 한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스(400)를 도시한 단면도이다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(400)는 반도체 다이(130)가 제2재배선층(120)에 직접 밀착될 수 있다. 즉, 반도체 다이(130)의 상면이 제2재배선층(120)의 하면에 직접 밀착됨으로써, 반도체 다이(130)의 상면과 제2재배선층(120)의 하면 사이에 인캡슐란트(150)가 존재하지 않는다.
이에 따라, 제1재배선층(110)과 제2재배선층(120) 사이의 거리가 가까워지고, 따라서 도전 필라(114)는 제1재배선층(110)에만 형성되거나 또는 제2재배선층(120)에만 형성될 수 있다. 즉, 제1재배선층(110)과 제2재배선층(120)이 하나의 도전 필라(114)에 의해 전기적으로 접속될 수 있다. 물론, 도전 필라(114)의 끝단에는 솔더 캡(114a)이 형성됨은 당연하다.
이와 같이 하여, 반도체 다이(130)와 제2재배선층(120) 사이의 공간 또는 틈에 인캡슐란트(150)가 존재하지 않음으로써, 더욱 더 작은 두께의 반도체 디바이스(400)가 제공된다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스(500)를 도시한 단면도이다.
도 5에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(500)는 반도체 다이(130)가 제1재배선층(110)이 아닌 제2재배선층(120)에 전기적으로 접속될 수 있다. 즉, 반도체 다이(130)는 플립칩 형태로 제2재배선층(120)에 전기적으로 접속될 수 있다. 물론, 반도체 다이(130)와 제2재배선층(120)의 사이에는 언더필(140)이 주입됨으로써, 반도체 다이(130)와 제2재배선층(120) 사이의 기계적 결합력이 더욱 향상된다. 더불어, 이때 제2재배선층(120)에는 반도체 다이(130)의 범프(131)와 접속되기 위한 도전 패드(123)가 형성되고, 도전 패드(123)와 범프(131) 사이에는 솔더 캡(123a)이 형성될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 디바이스(600)를 도시한 단면도이다.
도 6에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(600)는 반도체 다이(130)가 제1재배선층(110)에 직접 밀착될 수 있다. 즉, 반도체 다이(130)의 하면이 제1재배선층(110)의 상면에 직접 밀착됨으로써, 반도체 다이(130)의 하면과 제1재배선층(110)의 상면 사이에 인캡슐란트(150)가 존재하지 않는다.
또한, 제1재배선층(110)과 제2재배선층(120) 사이의 거리가 가까워짐으로써, 도전 필라(124)는 제2재배선층(120)에만 형성되거나 또는 제1재배선층(110)에만 형성될 수 있다. 즉, 제2재배선층(120)과 제1재배선층(110)이 하나의 도전 필라(124)에 의해 전기적으로 접속될 수 있다. 물론, 도전 필라(124)의 끝단에는 솔더 캡(124a)이 형성됨은 당연하다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(600)는, 반도체 다이(130)와 제1재배선층(110) 사이의 공간 또는 틈에 인캡슐란트(150)가 존재하지 않음으로써, 더욱 더 작은 두께를 갖게 된다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 디바이스(100,200,300)의 제조 방법을 도시한 개념도이다.
도 7a에 도시된 바와 같이, 제1,2더미 기판(110A,110B)이 패널 형태로 제공될 수 있다. 즉, 제1,2더미 기판(110A,110B)의 길이가 상호간 동일하며, 이러한 제1,2더미 기판(110A,110B)의 사이에서 다수의 반도체 디바이스(100)가 제조된다. 이러한 패널 형태의 제1,2더미 기판(110A,110B)에 의해 도 1n에 도시된 반도체 디바이스(100)가 제조되며, 소잉 공정 이후 제1,2재배선층(110,120) 및 인캡슐란트(150)의 측면이 동일면을 이루게 된다.
한편, 여기서 패널은 평면의 형태가 대략 직사각 형태이며, 다수의 반도체 디바이스가 형성되는 스트립을 의미한다.
도 7b에 도시된 바와 같이, 제1더미 기판(110A)이 패널 형태로 제공되고, 제2더미 기판(120A)이 유닛 형태로 제공될 수 있다. 즉, 길이가 상대적으로 긴 패널 형태의 제1더미 기판(110A) 위에 길이가 상대적으로 작은 다수의 유닛 형태의 제2더미 기판(120A)이 위치된다. 따라서, 패널 형태의 제1더미 기판(110A)과 유닛 형태의 제2더미 기판(120A) 사이에서 다수의 반도체 디바이스(200)가 제조된다. 이러한 패널 형태의 제1더미 기판(110A) 및 유닛 형태의 제2더미 기판(120A)에 의해 도 2에 도시된 반도체 디바이스(200)가 제조되며, 소잉 공정 이후 인캡슐란트(150)가 제2재배선층(120)의 측면을 덮는 형태를 한다. 물론, 이때 인캡슐란트(150)와 제1재배선층(110)의 측면은 동일면을 이룬다.
도 7c에 도시된 바와 같이, 제2더미 기판(120A)이 패널 형태로 제공되고, 제1더미 기판(110A)이 유닛 형태로 제공될 수 있다. 즉, 길이가 상대적으로 긴 패널 형태의 제2더미 기판(120A) 아래에 길이가 상대적으로 작은 다수의 유닛 형태의 제1더미 기판(110A)이 위치된다. 따라서, 패널 형태의 제2더미 기판(120A)과 유닛 형태의 제1더미 기판(110A) 사이에서 다수의 반도체 디바이스(300)가 제조된다. 이러한 패널 형태의 제2더미 기판(120A) 및 유닛 형태의 제1더미 기판(110A)에 의해 도 3에 도시된 반도체 디바이스(300)가 제조되며, 소잉 공정 이후 인캡슐란트(150)가 제1재배선층(110)의 측면을 덮는 형태를 한다. 물론, 이때 인캡슐란트(150)와 제2재배선층(120)의 측면은 동일면을 이룬다.
물론, 도면에 도시하지는 않았으나, 제1,2더미 기판(110A,110B)이 유닛 형태로 제공될 수도 있다. 즉, 유닛 형태의 제1,2더미 기판(110A,110B)의 사이에서 반도체 디바이스가 제조되며, 소잉 공정 이후 제1,2재배선층(110,120)의 측면이 인캡슐란트(150)로 감싸여질 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 디바이스(800)를 도시한 단면도이다.
도 8에 도시된 바와 같이, 본 발명에서는 다수의 반도체 디바이스(100)가 준비되고, 다수의 반도체 디바이스(100)가 수직 방향으로 적층되어 하나의 POP 반도체 디바이스(800)를 구현할 수 있다.
일례로, 하부의 제1반도체 디바이스(100) 위에 상부의 제2반도체 디바이스(100)가 전기적으로 연결될 수 있다. 구체적으로, 제1반도체 디바이스(100)에 구비된 제2재배선층(120) 위에 제2반도체 디바이스(100)에 구비된 솔더볼(160)이 전기적으로 접속될 수 있다.
이와 같이 하여, 본 발명은 다수의 반도체 디바이스(100)를 쉽게 적층할 수 있음으로써, 고성능 스마트폰, 휴대폰 및 컴퓨터 등에 적용될 수 있는 POP 반도체 디바이스(800)를 제공하게 된다.
도 9는 본 발명의 다른 실시예에 따른 반도체 디바이스(900)를 도시한 단면도이다.
도 9에 도시된 바와 같이, 본 발명의 반도체 디바이스(900)는 인캡슐란트(950)가 도전 필라(114,124)의 외측 영역인 제1재배선층(110) 및 제2재배선층(120)의 사이에만 형성될 수 있다. 즉, 인캡슐란트(950)가 반도체 다이(130) 및 도전 필라(114,124)를 감싸지 않고, 그 외측에만 형성됨으로써, 제1재배선층(110) 및 제2재배선층(120) 사이의 빈 공간(960)에 반도체 다이(130) 및 도전 필라(114,124)가 위치될 수 있다. 이러한 공간(960)에는 반도체 다이(130) 및 도전 필라(114,124)의 산화 현상이 억제되도록 질소 또는 불활성 가스(아르곤)가 충진될 수 있다. 더욱이, 경우에 따라 인캡슐란트(950)는 존재하지 않거나, 또는 인캡슐란트(950)에 관통홀(도시되지 않음)이 형성됨으로써, 외부의 물리적 변화량(음파, 압력 등)이 반도체 다이(130)에 그대로 전달될 수도 있다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(900)는 MEMS(Microelectromechanical Systems)와 같은 반도체 다이(130) 또는 반도체 패키지를 수용할 수 있게 됨으로써, 그 응용 분야가 다양해진다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 개념도이다.
도 10a에 도시된 바와 같이, 제1,2더미 기판(210A,210B)이 대략 둥근 웨이퍼 형태로 제공될 수 있다. 즉, 제1,2더미 기판(210A,210B)의 둥근 면적이 상호간 동일하며, 이러한 제1,2더미 기판(110A,110B)의 사이에서 다수의 반도체 디바이스(100)가 제조될 수 있다. 이러한 웨이퍼 형태의 제1,2더미 기판(210A,210B)에 의해 도 1n에 도시된 반도체 디바이스(100)가 제조될 수 있으며, 소잉 공정 이후 제1,2재배선층(110,120) 및 인캡슐란트(150)의 측면이 동일면을 이루게 된다.
도 10b에 도시된 바와 같이, 제1더미 기판(210A)이 웨이퍼 형태로 제공되고, 제2더미 기판(220A)이 유닛 형태로 제공될 수 있다. 즉, 면적이 상대적으로 큰 웨이퍼 형태의 제1더미 기판(210A) 위에 면적이 상대적으로 작은 다수의 유닛 형태의 제2더미 기판(220A)이 위치된다. 따라서, 웨이퍼 형태의 제1더미 기판(210A)과 유닛 형태의 제2더미 기판(220A) 사이에서 다수의 반도체 디바이스(200)가 제조된다. 이러한 웨이퍼 형태의 제1더미 기판(210A) 및 유닛 형태의 제2더미 기판(220A)에 의해 도 2에 도시된 반도체 디바이스(200)가 제조될 수 있으며, 소잉 공정 이후 인캡슐란트(150)가 제2재배선층(120)의 측면을 덮는 형태를 할 수 있다. 물론, 이때 인캡슐란트(150)와 제1재배선층(110)의 측면은 동일면을 이룬다.
도 10c에 도시된 바와 같이, 제2더미 기판(220A)이 웨이퍼 형태로 제공되고, 제1더미 기판(210A)이 유닛 형태로 제공될 수 있다. 즉, 면적이 상대적으로 큰 웨이퍼 형태의 제2더미 기판(120A) 아래에 면적이 상대적으로 작은 다수의 유닛 형태의 제1더미 기판(210A)이 위치된다. 따라서, 웨이퍼 형태의 제2더미 기판(220A)과 유닛 형태의 제1더미 기판(210A) 사이에서 다수의 반도체 디바이스(300)가 제조된다. 이러한 웨이퍼 형태의 제2더미 기판(220A) 및 유닛 형태의 제1더미 기판(210A)에 의해 도 3에 도시된 반도체 디바이스(300)가 제조될 수 있으며, 소잉 공정 이후 인캡슐란트(150)가 제1재배선층(110)의 측면을 덮는 형태를 한다. 물론, 이때 인캡슐란트(150)와 제2재배선층(120)의 측면은 동일면을 이룬다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 본 발명에 따른 반도체 디바이스
110A; 제1더미 기판 110; 제1재배선층
111; 제1유전층 111a; 제1오프닝
112; 제1재배선 113; 제1도전 패드
113a; 솔더 캡 114; 제1도전 필라
114a; 솔더 캡 120A; 제2더미 기판
120; 제2재배선층 121; 제2유전층
122; 제2재배선 124; 도전 필라
124a; 솔더 캡 130; 반도체 다이
131; 범프 140; 언더필
150; 인캡슐란트 160; 솔더볼

Claims (27)

  1. 제1더미 기판에 제1재배선층을 형성하고, 제2더미 기판에 제2재배선층을 형성하는 단계;
    상기 제1,2재배선층 중 어느 하나에 반도체 다이를 전기적으로 접속하는 단계;
    상기 제1재배선층에 상기 제2재배선층을 전기적으로 접속하는 단계; 및,
    상기 제1,2더미 기판을 제거하여, 상기 제1,2재배선층을 외부로 노출시키는 단계를 포함하고,
    상기 제1재배선층과 상기 제2재배선층의 사이에 인캡슐란트를 형성하되, 상기 반도체 다이의 주변에는 공간이 형성되도록 상기 반도체 다이의 외측만 인캡슐레이션하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1재배선층과 상기 제2재배선층의 사이에 인캡슐란트를 형성하여 상기 반도체 다이를 인캡슐레이션하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1,2더미 기판은 실리콘, 글래스, 실리콘카바이드, 사파이어, 석영, 세라믹, 금속산화물 또는 금속인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1재배선층은 상기 제2재배선층에 도전 필라를 통하여 접속됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제1,2재배선층 중 어느 하나에 솔더볼이 접속됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    상기 반도체 다이는 상기 제1,2재배선층 중 어느 하나에 플립칩 형태로 본딩됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 반도체 다이는 상기 제1,2재배선층 중 어느 하나에 밀착되거나 이격됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제1,2재배선층은 길이가 서로 같거나 다른 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 2 항에 있어서,
    상기 인캡슐란트는 상기 제1,2재배선층 중 어느 하나의 측면을 덮음을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제1재배선층을 형성하는 단계는
    상기 제1더미 기판에 다수의 제1오프닝을 갖는 제1유전층을 형성하는 단계;
    상기 제1유전층에 다수의 제1재배선을 형성하는 단계;
    상기 제1재배선에 상기 반도체 다이가 전기적으로 접속되는 제1도전 패드를 형성하는 단계; 및
    상기 제1재배선에 상기 제2재배선층이 전기적으로 접속되는 제1도전 필라를 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 1 항에 있어서,
    상기 제2재배선층을 형성하는 단계는
    상기 제2더미 기판에 다수의 제2오프닝을 갖는 제2유전층을 형성하는 단계;
    상기 제2유전층에 다수의 제2재배선을 형성하는 단계; 및
    상기 제2재배선에 상기 제1재배선층이 전기적으로 접속되도록 제2도전 필라를 형성하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제1더미 기판 제거 단계는
    상기 제1더미 기판을 그라인딩하는 단계; 및
    상기 제1더미 기판을 에칭하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 1 항에 있어서,
    상기 제2더미 기판 제거 단계는
    상기 제2더미 기판을 그라인딩하는 단계; 및
    상기 제2더미 기판을 에칭하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 1 항에 있어서,
    상기 제1더미 기판을 제거한 후 상기 제2더미 기판을 제거하기 전에, 상기 제1재배선층에 솔더볼을 접속하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 1 항에 있어서,
    상기 제1,2더미 기판은 패널 또는 웨이퍼 형태로 제공됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 1 항에 있어서,
    상기 제1더미 기판은 패널 또는 웨이퍼 형태로 제공되고, 상기 제2더미 기판은 유닛 형태로 제공됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제 1 항에 있어서,
    상기 제1더미 기판은 유닛 형태로 제공되고, 상기 제2더미 기판은 패널 형태로 제공됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 제1재배선층;
    상기 제1재배선층으로부터 이격된 동시에, 상기 제1재배선층에 전기적으로 접속된 제2재배선층; 및
    상기 제1,2재배선층의 사이에 위치하며, 상기 제1,2재배선층 중 어느 하나에 전기적으로 접속된 반도체 다이를 포함하고,
    상기 제1재배선층과 상기 제2재배선층의 사이에 인캡슐란트가 형성되되, 상기 반도체 다이의 주변에는 공간이 형성되도록 상기 반도체 다이의 외측에만 인캡슐란트가 형성된 것을 특징으로 하는 반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 제1,2재배선층의 사이에 형성되어 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트를 더 포함함을 특징으로 하는 반도체 디바이스.
  21. 삭제
  22. 제 19 항에 있어서,
    상기 제1재배선층은 상기 제2재배선층에 도전 필라를 통하여 접속됨을 특징으로 하는 반도체 디바이스.
  23. 제 19 항에 있어서,
    상기 제1,2재배선층 중 어느 하나에 솔더볼이 접속됨을 특징으로 하는 반도체 디바이스.
  24. 제 19 항에 있어서,
    상기 반도체 다이는 상기 제1,2재배선층 중 어느 하나에 플립칩 형태로 본딩됨을 특징으로 하는 반도체 디바이스.
  25. 제 19 항에 있어서,
    상기 반도체 다이는 상기 제1,2재배선층 중 어느 하나에 밀착되거나 이격됨을 특징으로 하는 반도체 디바이스.
  26. 제 19 항에 있어서,
    상기 제1,2재배선층은 길이가 서로 같거나 다른 것을 특징으로 하는 반도체 디바이스.
  27. 제 20 항에 있어서,
    상기 인캡슐란트는 상기 제1,2재배선층 중 어느 하나의 측면을 덮음을 특징으로 하는 반도체 디바이스.
KR1020140013332A 2014-02-05 2014-02-05 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 KR101538573B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140013332A KR101538573B1 (ko) 2014-02-05 2014-02-05 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US14/449,654 US10707181B2 (en) 2014-02-05 2014-08-01 Semiconductor device with redistribution layers formed utilizing dummy substrates
US16/921,522 US11600582B2 (en) 2014-02-05 2020-07-06 Semiconductor device with redistribution layers formed utilizing dummy substrates
US18/117,539 US20230207502A1 (en) 2014-02-05 2023-03-06 Semiconductor device with redistribution layers formed utilizing dummy substrates

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140013332A KR101538573B1 (ko) 2014-02-05 2014-02-05 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스

Publications (1)

Publication Number Publication Date
KR101538573B1 true KR101538573B1 (ko) 2015-07-21

Family

ID=53755478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140013332A KR101538573B1 (ko) 2014-02-05 2014-02-05 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스

Country Status (2)

Country Link
US (3) US10707181B2 (ko)
KR (1) KR101538573B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019009936A1 (en) * 2017-07-07 2019-01-10 Micron Technology, Inc. APPARATUS COMPRISING SEMICONDUCTOR CHIPS IN DIRECT-SIDE ARRANGEMENTS

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691708B1 (en) * 2016-07-20 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
US9984960B2 (en) * 2016-07-21 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10256114B2 (en) * 2017-03-23 2019-04-09 Amkor Technology, Inc. Semiconductor device with tiered pillar and manufacturing method thereof
DE102018122228B4 (de) * 2017-11-15 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integriertes Multichip-Fan-Out-Package sowie Verfahren zu dessen Herstellung
DE102019115369A1 (de) 2019-06-06 2020-12-10 Infineon Technologies Ag Verfahren zur herstellung eines halbleiter-flip-chip-package
US11600573B2 (en) * 2019-06-26 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with conductive support elements to reduce warpage
KR102551352B1 (ko) 2019-06-28 2023-07-04 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
US11094649B2 (en) * 2020-01-21 2021-08-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
KR20210120532A (ko) 2020-03-27 2021-10-07 삼성전자주식회사 반도체 패키지
KR20220017022A (ko) 2020-08-03 2022-02-11 삼성전자주식회사 반도체 패키지
KR20240015948A (ko) * 2022-07-28 2024-02-06 삼성전자주식회사 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287802A (ja) * 2006-04-13 2007-11-01 Sony Corp 三次元半導体パッケージ製造方法
KR20090002573A (ko) * 2007-07-02 2009-01-09 주식회사 네패스 초박형 반도체 패키지 및 그 제조방법
KR20130077031A (ko) * 2011-12-29 2013-07-09 주식회사 네패스 반도체 패키지 및 그 제조 방법

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100394808B1 (ko) * 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US7521785B2 (en) * 2003-12-23 2009-04-21 Tessera, Inc. Packaged systems with MRAM
JP4351148B2 (ja) * 2004-12-28 2009-10-28 新光電気工業株式会社 配線基板の製造方法
JP4551321B2 (ja) * 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2007059470A (ja) * 2005-08-22 2007-03-08 Sony Corp 半導体装置およびその製造方法
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
JP4589269B2 (ja) * 2006-06-16 2010-12-01 ソニー株式会社 半導体装置およびその製造方法
TWI308385B (en) * 2006-08-09 2009-04-01 Unimicron Technology Corp Package substrate
JP2009135398A (ja) * 2007-11-29 2009-06-18 Ibiden Co Ltd 組合せ基板
US7741567B2 (en) * 2008-05-19 2010-06-22 Texas Instruments Incorporated Integrated circuit package having integrated faraday shield
JP5185062B2 (ja) * 2008-10-21 2013-04-17 パナソニック株式会社 積層型半導体装置及び電子機器
US20100120199A1 (en) * 2008-11-07 2010-05-13 Bok Sim Lim Stacked package-on-package semiconductor device and methods of fabricating thereof
US8080885B2 (en) * 2008-11-19 2011-12-20 Stats Chippac Ltd. Integrated circuit packaging system with multi level contact and method of manufacture thereof
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
WO2010135460A1 (en) * 2009-05-19 2010-11-25 Specialized Technology Resources, Inc Encapsulant compositions, methods of manufacture and uses thereof
JP2011009514A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置の製造方法
US9397050B2 (en) * 2009-08-31 2016-07-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming pre-molded semiconductor die having bumps embedded in encapsulant
US8227924B2 (en) * 2010-07-13 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate stand-offs for semiconductor devices
TW201214584A (en) * 2010-09-23 2012-04-01 Walton Advanced Eng Inc Flip-chip bonding method to reduce voids in underfill material
US20120080787A1 (en) * 2010-10-05 2012-04-05 Qualcomm Incorporated Electronic Package and Method of Making an Electronic Package
GB2485830A (en) * 2010-11-26 2012-05-30 Cambridge Silicon Radio Ltd Stacked multi-chip package using encapsulated electroplated pillar conductors; also able to include MEMS elements
US8922005B2 (en) * 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US8872326B2 (en) * 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
KR101419597B1 (ko) * 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9378982B2 (en) * 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
US9768048B2 (en) * 2013-03-15 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structure
US9425121B2 (en) * 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
TW201517240A (zh) * 2013-10-16 2015-05-01 矽品精密工業股份有限公司 封裝結構及其製法
US9252065B2 (en) * 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287802A (ja) * 2006-04-13 2007-11-01 Sony Corp 三次元半導体パッケージ製造方法
KR20090002573A (ko) * 2007-07-02 2009-01-09 주식회사 네패스 초박형 반도체 패키지 및 그 제조방법
KR20130077031A (ko) * 2011-12-29 2013-07-09 주식회사 네패스 반도체 패키지 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019009936A1 (en) * 2017-07-07 2019-01-10 Micron Technology, Inc. APPARATUS COMPRISING SEMICONDUCTOR CHIPS IN DIRECT-SIDE ARRANGEMENTS
US10431566B2 (en) 2017-07-07 2019-10-01 Micron Technology, Inc. Apparatuses comprising semiconductor dies in face-to-face arrangements
US10600762B2 (en) 2017-07-07 2020-03-24 Micron Technology, Inc. Apparatuses comprising semiconductor dies in face-to-face arrangements

Also Published As

Publication number Publication date
US20230207502A1 (en) 2023-06-29
US20150221601A1 (en) 2015-08-06
US11600582B2 (en) 2023-03-07
US20200335461A1 (en) 2020-10-22
US10707181B2 (en) 2020-07-07

Similar Documents

Publication Publication Date Title
KR101538573B1 (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US11270965B2 (en) Semiconductor device with thin redistribution layers
KR101605600B1 (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US20230260920A1 (en) Chip package and manufacturing method thereof
TWI576927B (zh) 半導體裝置及其製造方法
KR20150091932A (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
WO2010058646A1 (ja) 半導体パッケージおよびその製造方法
US20210280519A1 (en) Package structure and semiconductor pacakge
US11342321B2 (en) Manufacturing method of package on package structure
US10679914B2 (en) Electronic package and method for manufacturing the same
US20200273806A1 (en) Semiconductor package and method of manufacturing semiconductor package
US20140291844A1 (en) Semiconductor device and manufacturing method thereof
CN107958894B (zh) 电子封装件及其制法
US20240153839A1 (en) Semiconductor package structure
TWI797639B (zh) 半導體封裝及製造半導體封裝的方法
KR20150120177A (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
KR102218736B1 (ko) 범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지
JP5170134B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180710

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190711

Year of fee payment: 5