JPH1084076A - 半導体装置およびその製造方法 - Google Patents
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract
(57)【要約】
【課題】 ＭＣＭ・ＩＣのパッケージを縮小する。
【解決手段】 ＭＣＭ・ＩＣ５１は小チップ１０、大チ
ップ２０と、各内部端子３３と各外部端子３６とが各電
気配線３８で電気接続された配線基板３０と、各チップ
側端子４３と各基板側端子４６とが各電気配線４７で電
気接続された補助枠４０とを備えている。小チップ１０
は配線基板３０の中央部に配置されて各電極パッド１３
が各内部端子３３に各接続端子１４で接続され、補助枠
４０は小チップ１０の外周に嵌合されて各基板側端子４
６が各内部端子３３に各接続端子４８で接続され、大チ
ップ２０は小チップ１０、補助枠４０の上に重ねられて
各電極パッド２３が各内部端子３３に各接続端子２４で
接続されている。 【効果】 多機能、多ピンでＣＳＰのＭＣＭ・ＩＣが開
発済の各種チップを転用で得られる。
ップ２０と、各内部端子３３と各外部端子３６とが各電
気配線３８で電気接続された配線基板３０と、各チップ
側端子４３と各基板側端子４６とが各電気配線４７で電
気接続された補助枠４０とを備えている。小チップ１０
は配線基板３０の中央部に配置されて各電極パッド１３
が各内部端子３３に各接続端子１４で接続され、補助枠
４０は小チップ１０の外周に嵌合されて各基板側端子４
６が各内部端子３３に各接続端子４８で接続され、大チ
ップ２０は小チップ１０、補助枠４０の上に重ねられて
各電極パッド２３が各内部端子３３に各接続端子２４で
接続されている。 【効果】 多機能、多ピンでＣＳＰのＭＣＭ・ＩＣが開
発済の各種チップを転用で得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、パッケージの縮小技術に関し、例えば、ＭＣＭ（ｍ
ｕｌｔｉ ｃｈｉｐ ｍｏｄｕｌｅ）パッケージを備え
ている半導体集積回路装置（以下、ＩＣという。）に利
用して有効な技術に関する。
に、パッケージの縮小技術に関し、例えば、ＭＣＭ（ｍ
ｕｌｔｉ ｃｈｉｐ ｍｏｄｕｌｅ）パッケージを備え
ている半導体集積回路装置（以下、ＩＣという。）に利
用して有効な技術に関する。
【０００２】一般に、ＭＣＭパッケージは一枚の配線基
板の上に複数個の半導体チップ（以下、チップとい
う。）が二次元的に配置され、樹脂封止体や気密封止体
によって封止されて構成されている。
板の上に複数個の半導体チップ（以下、チップとい
う。）が二次元的に配置され、樹脂封止体や気密封止体
によって封止されて構成されている。
【０００３】なお、ＭＣＭパッケージを述べてある例と
しては、株式会社日経ＢＰ社１９９３年５月３１日発行
の「ＶＬＳＩパッケージング技術（下）」Ｐ２１３〜Ｐ
２５３、がある。
しては、株式会社日経ＢＰ社１９９３年５月３１日発行
の「ＶＬＳＩパッケージング技術（下）」Ｐ２１３〜Ｐ
２５３、がある。
【０００４】
【発明が解決しようとする課題】ところで、ＩＣを使用
する電子機器の小型薄形化に伴って、ＩＣのパッケージ
の縮小が要求されている。そこで、半導体素子を含む集
積回路が作り込まれた半導体チップ（以下、チップとい
う。）のサイズと同等または略同等のサイズのチップ・
サイズ・パッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａ
ｇｅまたはＣｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ。以
下、ＣＳＰという。）が開発されている。ＩＣのパッケ
ージの縮小の要求は、ＭＣＭパッケージを備えているＩ
Ｃにおいても例外ではない。
する電子機器の小型薄形化に伴って、ＩＣのパッケージ
の縮小が要求されている。そこで、半導体素子を含む集
積回路が作り込まれた半導体チップ（以下、チップとい
う。）のサイズと同等または略同等のサイズのチップ・
サイズ・パッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａ
ｇｅまたはＣｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ。以
下、ＣＳＰという。）が開発されている。ＩＣのパッケ
ージの縮小の要求は、ＭＣＭパッケージを備えているＩ
Ｃにおいても例外ではない。
【０００５】しかしながら、従来のＭＣＭパッケージに
おいては、一枚の配線基板の上に複数個のチップが二次
元的に配置されているため、平面視面積は複数個のチッ
プの平面視面積の総和よりも大きくなってしまう。
おいては、一枚の配線基板の上に複数個のチップが二次
元的に配置されているため、平面視面積は複数個のチッ
プの平面視面積の総和よりも大きくなってしまう。
【０００６】本発明の目的は、複数個の半導体チップを
備えた半導体装置のパッケージを縮小することができる
半導体装置の製造技術を提供することにある。
備えた半導体装置のパッケージを縮小することができる
半導体装置の製造技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【０００９】すなわち、半導体装置は、主面の大きさが
異なる複数個の半導体チップが小さい順に下から配線基
板の第１主面の上に積み重なるように配置されていると
ともに、それぞれ対向する内部端子群に機械的かつ電気
的に接続されていることを特徴とする。
異なる複数個の半導体チップが小さい順に下から配線基
板の第１主面の上に積み重なるように配置されていると
ともに、それぞれ対向する内部端子群に機械的かつ電気
的に接続されていることを特徴とする。
【００１０】前記した半導体装置の製造方法は、第１主
面に内部端子群が形成され第２主面に外部端子群が形成
され各内部端子と各外部端子とが電気的に接続された配
線基板が準備される配線基板準備工程と、主面の大きさ
が異なる複数個の半導体チップが準備される半導体チッ
プ準備工程と、前記各半導体チップが小さい順に下から
前記配線基板の第１主面の上に積み重なるように配置さ
れているとともに、それぞれ対向する前記内部端子群に
機械的かつ電気的に接続される接続工程とを備えてい
る。
面に内部端子群が形成され第２主面に外部端子群が形成
され各内部端子と各外部端子とが電気的に接続された配
線基板が準備される配線基板準備工程と、主面の大きさ
が異なる複数個の半導体チップが準備される半導体チッ
プ準備工程と、前記各半導体チップが小さい順に下から
前記配線基板の第１主面の上に積み重なるように配置さ
れているとともに、それぞれ対向する前記内部端子群に
機械的かつ電気的に接続される接続工程とを備えてい
る。
【００１１】前記した半導体装置は複数個の半導体チッ
プが配線基板の上に積み重ねられているため、その平面
視の面積は最大平面視面積の半導体チップの大きさと略
等しくなる。
プが配線基板の上に積み重ねられているため、その平面
視の面積は最大平面視面積の半導体チップの大きさと略
等しくなる。
【００１２】前記した半導体装置の製造方法によれば、
機能や内部構造を変更せずに複数個の半導体チップを搭
載することができるため、ＩＣの新規開発や大幅な設計
変更を省略することができ、ワン・チップ・パッケージ
と同等の新製品の開発期間や諸費用を大幅に低減するこ
とができる。
機能や内部構造を変更せずに複数個の半導体チップを搭
載することができるため、ＩＣの新規開発や大幅な設計
変更を省略することができ、ワン・チップ・パッケージ
と同等の新製品の開発期間や諸費用を大幅に低減するこ
とができる。
【００１３】
【発明の実施の形態】図１は本発明の一実施形態である
半導体装置を示しており、（ａ）は一部省略一部切断平
面図、（ｂ）は（ａ）のｂ−ｂ線に沿う正面断面図、
（ｃ）は（ａ）のｃ−ｃ線に沿う正面断面図である。図
２以降は本発明の一実施形態である半導体装置の製造方
法を示す各工程の説明図である。
半導体装置を示しており、（ａ）は一部省略一部切断平
面図、（ｂ）は（ａ）のｂ−ｂ線に沿う正面断面図、
（ｃ）は（ａ）のｃ−ｃ線に沿う正面断面図である。図
２以降は本発明の一実施形態である半導体装置の製造方
法を示す各工程の説明図である。
【００１４】本実施形態において、本発明に係る半導体
装置は、ＭＣＭパッケージを備えているＩＣ（以下、Ｍ
ＣＭ・ＩＣという。）として構成されている。図１に示
されているように、ＭＣＭ・ＩＣ５１は平面形状の大き
さが大小異なるチップ１０およびチップ２０と、基板本
体３１の第１主面３２に内部端子３３群が形成され第２
主面３５に外部端子３６群が形成され各内部端子３３と
各外部端子３６とが各電気配線３８によって電気的に接
続された配線基板３０と、枠本体４１の第１主面４２に
チップ側端子４３群が形成され第２主面４５に基板側端
子４６群が形成され各チップ側端子４３と各基板側端子
４６とが各電気配線４７によって電気的に接続された補
助枠４０とを備えている。
装置は、ＭＣＭパッケージを備えているＩＣ（以下、Ｍ
ＣＭ・ＩＣという。）として構成されている。図１に示
されているように、ＭＣＭ・ＩＣ５１は平面形状の大き
さが大小異なるチップ１０およびチップ２０と、基板本
体３１の第１主面３２に内部端子３３群が形成され第２
主面３５に外部端子３６群が形成され各内部端子３３と
各外部端子３６とが各電気配線３８によって電気的に接
続された配線基板３０と、枠本体４１の第１主面４２に
チップ側端子４３群が形成され第２主面４５に基板側端
子４６群が形成され各チップ側端子４３と各基板側端子
４６とが各電気配線４７によって電気的に接続された補
助枠４０とを備えている。
【００１５】小さいチップ１０は配線基板３０の第１主
面３２の中央部に配置されているとともに、各電極パッ
ド１３が対向する各内部端子３３に各接続端子１４によ
って機械的かつ電気的に接続されている。補助枠４０は
小さいチップ１０の外周に嵌合されているとともに、各
基板側端子４６が配線基板３０の第１主面３２における
周辺部に配列された各内部端子３３に各接続端子４８に
よって機械的かつ電気的に接続されている。大きいチッ
プ２０は小さいチップ１０および補助枠４０の上に重ね
られて配置されているとともに、各電極パッド２３が対
向する各内部端子３３に各接続端子２４によって機械的
かつ電気的に接続されている。小さいチップ１０、大き
いチップ２０および補助枠４０は配線基板３０の第１主
面３２上に成形された樹脂封止体５０によって樹脂封止
されている。
面３２の中央部に配置されているとともに、各電極パッ
ド１３が対向する各内部端子３３に各接続端子１４によ
って機械的かつ電気的に接続されている。補助枠４０は
小さいチップ１０の外周に嵌合されているとともに、各
基板側端子４６が配線基板３０の第１主面３２における
周辺部に配列された各内部端子３３に各接続端子４８に
よって機械的かつ電気的に接続されている。大きいチッ
プ２０は小さいチップ１０および補助枠４０の上に重ね
られて配置されているとともに、各電極パッド２３が対
向する各内部端子３３に各接続端子２４によって機械的
かつ電気的に接続されている。小さいチップ１０、大き
いチップ２０および補助枠４０は配線基板３０の第１主
面３２上に成形された樹脂封止体５０によって樹脂封止
されている。
【００１６】以下、本発明の一実施形態であるＭＣＭ・
ＩＣの製造方法を説明する。この説明によって、前記Ｍ
ＣＭ・ＩＣの構成の詳細が明らかにされる。
ＩＣの製造方法を説明する。この説明によって、前記Ｍ
ＣＭ・ＩＣの構成の詳細が明らかにされる。
【００１７】図２に示されているように、本実施形態に
係るＭＣＭ・ＩＣの製造方法においては、平面形状が小
さいチップ（以下、小チップという。）１０と、平面形
状が小チップ１０よりも大きいチップ（以下、大チップ
という。）２０とが用意される。小チップ１０および大
チップ２０はいずれも、ＩＣの所謂前工程において半導
体ウエハ（図示せず）の状態でそれぞれ所望の半導体集
積回路を作り込まれるとともに、アクティブ・エリア側
である第１主面に半導体集積回路を外部に電気的に取り
出すための電極パッドを形成される。ＩＣの所謂後工程
の最初の工程であるダイシング工程において、半導体ウ
エハが正方形の小さな平板形状に分断されることによ
り、小チップ１０および大チップ２０がそれぞれ製造さ
れた状態になる。
係るＭＣＭ・ＩＣの製造方法においては、平面形状が小
さいチップ（以下、小チップという。）１０と、平面形
状が小チップ１０よりも大きいチップ（以下、大チップ
という。）２０とが用意される。小チップ１０および大
チップ２０はいずれも、ＩＣの所謂前工程において半導
体ウエハ（図示せず）の状態でそれぞれ所望の半導体集
積回路を作り込まれるとともに、アクティブ・エリア側
である第１主面に半導体集積回路を外部に電気的に取り
出すための電極パッドを形成される。ＩＣの所謂後工程
の最初の工程であるダイシング工程において、半導体ウ
エハが正方形の小さな平板形状に分断されることによ
り、小チップ１０および大チップ２０がそれぞれ製造さ
れた状態になる。
【００１８】図２（ａ）および（ｂ）に示されているよ
うに、小チップ１０のアクティブ・エリア側である第１
主面１１には多数個の電極パッド１３が、略全面にわた
ってマトリックス状に配列されている。各電極パッド１
３は後記する配線基板のバンプと機械的かつ電気的に接
続し得るように構成されている。なお、１２はアクティ
ブ・エリア側と反対側の第２主面である。
うに、小チップ１０のアクティブ・エリア側である第１
主面１１には多数個の電極パッド１３が、略全面にわた
ってマトリックス状に配列されている。各電極パッド１
３は後記する配線基板のバンプと機械的かつ電気的に接
続し得るように構成されている。なお、１２はアクティ
ブ・エリア側と反対側の第２主面である。
【００１９】図２（ｃ）および（ｄ）に示されているよ
うに、大チップ２０のアクティブ・エリア側である第１
主面２１には多数個の電極パッド２３が、周辺部におい
てアレイ状に配列されている。各電極パッド２３は後記
する配線基板のバンプと機械的かつ電気的に接続し得る
ように構成されている。大チップ２０の平面視の大きさ
は小チップ１０に対して少なくとも電極パッド２３の列
が突き出る分だけは大きくなるように設定されている。
なお、２２はアクティブ・エリア側と反対側の第２主面
である。
うに、大チップ２０のアクティブ・エリア側である第１
主面２１には多数個の電極パッド２３が、周辺部におい
てアレイ状に配列されている。各電極パッド２３は後記
する配線基板のバンプと機械的かつ電気的に接続し得る
ように構成されている。大チップ２０の平面視の大きさ
は小チップ１０に対して少なくとも電極パッド２３の列
が突き出る分だけは大きくなるように設定されている。
なお、２２はアクティブ・エリア側と反対側の第２主面
である。
【００２０】他方、配線基板準備工程において、図３に
示されている配線基板３０が製造される。図３に示され
ている配線基板３０はセラミックやガラス含浸エポキシ
樹脂等の絶縁基板によって形成された基板本体（以下、
本体という。）３１を備えており、本体３１は後記する
補助枠４０の外径よりも若干大きめの外径を有する正方
形の板形状に形成されている。
示されている配線基板３０が製造される。図３に示され
ている配線基板３０はセラミックやガラス含浸エポキシ
樹脂等の絶縁基板によって形成された基板本体（以下、
本体という。）３１を備えており、本体３１は後記する
補助枠４０の外径よりも若干大きめの外径を有する正方
形の板形状に形成されている。
【００２１】本体３１の第１主面３２には多数個の内部
端子３３が略全面にわたってマトリックス状に配列され
ており、各内部端子３３には内部端子用バンプ（以下、
内バンプという）３４が突設されている。内部端子３３
の数は小チップ１０の電極パッド１３の数と、大チップ
２０の電極パッド２３の数との和になるように設定され
ており、各内部端子３３の配置は小チップ１０の各電極
パッド１３の配置、および大チップ２０の各電極パッド
２３の配置に対応するように設定されている。内バンプ
３４は導電性材料である金（Ａｕ）が使用されて、めっ
き法や蒸着法およびワイヤボンディング法等の手段によ
って半球形状等の適当な突起形状に形成される。内バン
プ３４の外径は各電極パッド１３、２３の外径よりも若
干大きくなるように設定されている。
端子３３が略全面にわたってマトリックス状に配列され
ており、各内部端子３３には内部端子用バンプ（以下、
内バンプという）３４が突設されている。内部端子３３
の数は小チップ１０の電極パッド１３の数と、大チップ
２０の電極パッド２３の数との和になるように設定され
ており、各内部端子３３の配置は小チップ１０の各電極
パッド１３の配置、および大チップ２０の各電極パッド
２３の配置に対応するように設定されている。内バンプ
３４は導電性材料である金（Ａｕ）が使用されて、めっ
き法や蒸着法およびワイヤボンディング法等の手段によ
って半球形状等の適当な突起形状に形成される。内バン
プ３４の外径は各電極パッド１３、２３の外径よりも若
干大きくなるように設定されている。
【００２２】本体３１の第２主面３５には多数個の外部
端子３６が外周辺部においてアレイ状に配列されてお
り、外部端子３６には外部端子用バンプ（以下、外バン
プという。）３７が突設されている。外部端子３６の数
は内部端子３３の数と等しくなるように設定されてお
り、各外部端子３６の配置は実装ボード（図示せず）の
規格に一致するように設定されている。外バンプ３７は
ＩＣの実装に際して一般的に使用される半田材料が使用
されて、半田ボールの溶着等の手段によって半球形状等
の適当な突起形状に形成される。
端子３６が外周辺部においてアレイ状に配列されてお
り、外部端子３６には外部端子用バンプ（以下、外バン
プという。）３７が突設されている。外部端子３６の数
は内部端子３３の数と等しくなるように設定されてお
り、各外部端子３６の配置は実装ボード（図示せず）の
規格に一致するように設定されている。外バンプ３７は
ＩＣの実装に際して一般的に使用される半田材料が使用
されて、半田ボールの溶着等の手段によって半球形状等
の適当な突起形状に形成される。
【００２３】本体３１の内部には内部端子３３と外部端
子３６とを電気的に接続する電気配線３８が多数本、互
いに電気的に独立するように敷設されている。
子３６とを電気的に接続する電気配線３８が多数本、互
いに電気的に独立するように敷設されている。
【００２４】本実施形態においては、図４に示されてい
る補助枠４０が製造される。図４に示されている補助枠
４０はセラミックやガラス含浸エポキシ樹脂等の絶縁材
料によって枠形状に形成された枠本体４１を備えてお
り、枠本体４１は小チップ１０の外径よりも若干大きめ
の内径と配線基板３０の外径よりも若干小さめの外径と
を有する正方形の枠形状に形成されている。枠本体４１
の厚さは小チップ１０の厚さと略等しくなるように設定
されている。
る補助枠４０が製造される。図４に示されている補助枠
４０はセラミックやガラス含浸エポキシ樹脂等の絶縁材
料によって枠形状に形成された枠本体４１を備えてお
り、枠本体４１は小チップ１０の外径よりも若干大きめ
の内径と配線基板３０の外径よりも若干小さめの外径と
を有する正方形の枠形状に形成されている。枠本体４１
の厚さは小チップ１０の厚さと略等しくなるように設定
されている。
【００２５】枠本体４１の第１主面４２には多数個のチ
ップ側端子４３がアレイ状に配列されており、各チップ
側端子４３には枠バンプ４４が突設されている。チップ
側端子４３の数は大チップ２０の電極パッド２３の数と
等しくなるように設定されており、各チップ側端子４３
の配置は大チップ２０の各電極パッド２３の配置に対応
するように設定されている。枠バンプ４４は導電性材料
である金（Ａｕ）が使用されて、めっき法や蒸着法およ
びワイヤボンディング法等の手段によって半球形状等の
適当な突起形状に形成される。枠バンプ４４の外径は大
チップ２０の電極パッド２３の外径よりも若干大きくな
るように設定されている。
ップ側端子４３がアレイ状に配列されており、各チップ
側端子４３には枠バンプ４４が突設されている。チップ
側端子４３の数は大チップ２０の電極パッド２３の数と
等しくなるように設定されており、各チップ側端子４３
の配置は大チップ２０の各電極パッド２３の配置に対応
するように設定されている。枠バンプ４４は導電性材料
である金（Ａｕ）が使用されて、めっき法や蒸着法およ
びワイヤボンディング法等の手段によって半球形状等の
適当な突起形状に形成される。枠バンプ４４の外径は大
チップ２０の電極パッド２３の外径よりも若干大きくな
るように設定されている。
【００２６】枠本体４１の第２主面４５にはチップ側端
子４３と同数個の基板側端子４６がアレイ状に配列され
ており、各基板側端子４６の配置は配線基板３０の外部
端子３６のうち外周辺部における各外部端子３６に対応
するように設定されている。枠本体４１の内部にはチッ
プ側端子４３と基板側端子４６とを電気的に接続する電
気配線４７が多数本、互いに電気的に独立するように敷
設されている。
子４３と同数個の基板側端子４６がアレイ状に配列され
ており、各基板側端子４６の配置は配線基板３０の外部
端子３６のうち外周辺部における各外部端子３６に対応
するように設定されている。枠本体４１の内部にはチッ
プ側端子４３と基板側端子４６とを電気的に接続する電
気配線４７が多数本、互いに電気的に独立するように敷
設されている。
【００２７】配線基板準備工程で準備された前記構成に
係る配線基板３０には小チップ１０が、小チップ接続工
程において、フリップチップ法によって図５に示されて
いるように機械的かつ電気的に接続される。すなわち、
図５（ａ）に示されているように、小チップ１０が第１
主面１１側を配線基板３０の第１主面３２側に向けて、
かつ、同心的に配置されて、小チップ１０の各電極パッ
ド１３と配線基板３０の内バンプ３４群のうち中央部の
各内バンプ３４とが整合される。小チップ１０と配線基
板３０とが加熱下で押接されると、各電極パッド１３と
各内バンプ３４とが熱圧着されて、図５（ｂ）に示され
ている接続端子１４がそれぞれ形成されるため、小チッ
プ１０と配線基板３０とは機械的かつ電気的に接続され
た状態になる。
係る配線基板３０には小チップ１０が、小チップ接続工
程において、フリップチップ法によって図５に示されて
いるように機械的かつ電気的に接続される。すなわち、
図５（ａ）に示されているように、小チップ１０が第１
主面１１側を配線基板３０の第１主面３２側に向けて、
かつ、同心的に配置されて、小チップ１０の各電極パッ
ド１３と配線基板３０の内バンプ３４群のうち中央部の
各内バンプ３４とが整合される。小チップ１０と配線基
板３０とが加熱下で押接されると、各電極パッド１３と
各内バンプ３４とが熱圧着されて、図５（ｂ）に示され
ている接続端子１４がそれぞれ形成されるため、小チッ
プ１０と配線基板３０とは機械的かつ電気的に接続され
た状態になる。
【００２８】以上のようにして小チップ１０と配線基板
３０とが接続された組立体には前記構成に係る補助枠４
０が、補助枠接続工程において、フリップチップ法によ
って図６に示されているように機械的かつ電気的に接続
される。すなわち、図６（ａ）に示されているように、
補助枠４０が第２主面４５側を配線基板３０の第１主面
３２側に向けられて、小チップ１０の外周に嵌合される
と、補助枠４０の各基板側端子４６と配線基板３０の内
バンプ３４群のうち小チップ１０の外側の周辺部で露出
した各内バンプ３４とが整合される。補助枠４０と配線
基板３０とが加熱下で押接されると、各基板側端子４６
と各内バンプ３４とが熱圧着されて、図６（ｂ）に示さ
れている接続端子４８がそれぞれ形成されるため、補助
枠４０と配線基板３０とは機械的かつ電気的に接続され
た状態になる。
３０とが接続された組立体には前記構成に係る補助枠４
０が、補助枠接続工程において、フリップチップ法によ
って図６に示されているように機械的かつ電気的に接続
される。すなわち、図６（ａ）に示されているように、
補助枠４０が第２主面４５側を配線基板３０の第１主面
３２側に向けられて、小チップ１０の外周に嵌合される
と、補助枠４０の各基板側端子４６と配線基板３０の内
バンプ３４群のうち小チップ１０の外側の周辺部で露出
した各内バンプ３４とが整合される。補助枠４０と配線
基板３０とが加熱下で押接されると、各基板側端子４６
と各内バンプ３４とが熱圧着されて、図６（ｂ）に示さ
れている接続端子４８がそれぞれ形成されるため、補助
枠４０と配線基板３０とは機械的かつ電気的に接続され
た状態になる。
【００２９】以上のようにして小チップ配線基板組立体
と補助枠４０とが接続された組立体には大チップ２０
が、大チップ接続工程において、フリップチップ法によ
って図７に示されているように機械的かつ電気的に接続
される。すなわち、図７（ａ）に示されているように、
大チップ２０が第１主面２１側を小チップ１０の第２主
面１２側に向けて、かつ、同心的に配置されて、大チッ
プ２０の各電極パッド２３と補助枠４０の枠バンプ４４
とが整合される。大チップ２０と補助枠４０とが加熱下
で押接されると、各電極パッド２３と各枠バンプ４４と
が熱圧着されて図７（ｂ）に示されている接続端子２４
がそれぞれ形成されるため、大チップ２０と補助枠４０
とは機械的かつ電気的に接続された状態になる。補助枠
４０は配線基板３０に接続端子４８によって電気的に接
続されているため、大チップ２０は補助枠４０を介して
配線基板３０に電気的に接続された状態になる。
と補助枠４０とが接続された組立体には大チップ２０
が、大チップ接続工程において、フリップチップ法によ
って図７に示されているように機械的かつ電気的に接続
される。すなわち、図７（ａ）に示されているように、
大チップ２０が第１主面２１側を小チップ１０の第２主
面１２側に向けて、かつ、同心的に配置されて、大チッ
プ２０の各電極パッド２３と補助枠４０の枠バンプ４４
とが整合される。大チップ２０と補助枠４０とが加熱下
で押接されると、各電極パッド２３と各枠バンプ４４と
が熱圧着されて図７（ｂ）に示されている接続端子２４
がそれぞれ形成されるため、大チップ２０と補助枠４０
とは機械的かつ電気的に接続された状態になる。補助枠
４０は配線基板３０に接続端子４８によって電気的に接
続されているため、大チップ２０は補助枠４０を介して
配線基板３０に電気的に接続された状態になる。
【００３０】以上のようにして小チップ１０および大チ
ップ２０が接続された配線基板３０には樹脂封止体成形
工程（図示せず）において、図１に示されている樹脂封
止体５０が小チップ１０、大チップ２０および補助枠４
０を樹脂封止するように成形される。この状態におい
て、小チップ１０の半導体集積回路は、電極パッド１
３、接続端子１４、配線基板３０の内部端子３３、電気
配線３８および外部端子を介して配線基板３０の外バン
プ３７に電気的に引き出された状態になっている。ま
た、大チップ２０の半導体集積回路は、電極パッド２
３、接続端子２４、補助枠４０のチップ側端子４３、電
気配線４７、基板側端子４６、接続端子４８、配線基板
３０の内部端子３３、電気配線３８および外部端子３６
を介して配線基板３０の外バンプ３７に電気的に引き出
された状態になっている。
ップ２０が接続された配線基板３０には樹脂封止体成形
工程（図示せず）において、図１に示されている樹脂封
止体５０が小チップ１０、大チップ２０および補助枠４
０を樹脂封止するように成形される。この状態におい
て、小チップ１０の半導体集積回路は、電極パッド１
３、接続端子１４、配線基板３０の内部端子３３、電気
配線３８および外部端子を介して配線基板３０の外バン
プ３７に電気的に引き出された状態になっている。ま
た、大チップ２０の半導体集積回路は、電極パッド２
３、接続端子２４、補助枠４０のチップ側端子４３、電
気配線４７、基板側端子４６、接続端子４８、配線基板
３０の内部端子３３、電気配線３８および外部端子３６
を介して配線基板３０の外バンプ３７に電気的に引き出
された状態になっている。
【００３１】前記実施形態によれば、次の効果が得られ
る。 大小のチップを小さい順に下から配線基板の第１主
面の上に積み重なるように配置するとともに、各チップ
の電極パッドをそれぞれ対向する内部端子群に機械的か
つ電気的に接続することにより、パッケージの大きさを
大きいチップの大きさと略等しく縮小することができる
ため、多機能かつ多ピンでしかもＣＳＰのＭＣＭ・ＩＣ
を実現することができる。
る。 大小のチップを小さい順に下から配線基板の第１主
面の上に積み重なるように配置するとともに、各チップ
の電極パッドをそれぞれ対向する内部端子群に機械的か
つ電気的に接続することにより、パッケージの大きさを
大きいチップの大きさと略等しく縮小することができる
ため、多機能かつ多ピンでしかもＣＳＰのＭＣＭ・ＩＣ
を実現することができる。
【００３２】 ＭＣＭ・ＩＣを構成する大小のチップ
として既に開発済の各種のチップを機能や内部構造を変
更せずに使用することができるため、ＭＣＭ・ＩＣの新
規開発や大幅な設計変更を省略することができ、ワン・
チップ・パッケージと同等の新製品の開発期間や諸費用
を大幅に低減することができる。
として既に開発済の各種のチップを機能や内部構造を変
更せずに使用することができるため、ＭＣＭ・ＩＣの新
規開発や大幅な設計変更を省略することができ、ワン・
チップ・パッケージと同等の新製品の開発期間や諸費用
を大幅に低減することができる。
【００３３】図８は本発明の実施形態２である半導体装
置を示しており、（ａ）は一部省略一部切断平面図、
（ｂ）は（ａ）のｂ−ｂ線に沿う正面断面図、（ｃ）は
（ａ）のｃ−ｃ線に沿う正面断面図である。
置を示しており、（ａ）は一部省略一部切断平面図、
（ｂ）は（ａ）のｂ−ｂ線に沿う正面断面図、（ｃ）は
（ａ）のｃ−ｃ線に沿う正面断面図である。
【００３４】本実施形態２が前記実施形態１と異なる点
は、補助枠が省略されており、配線基板３０の第１主面
３２における外周辺部に配列の外バンプ（図示せず）に
よって形成された背の高い接続端子２５群により、大チ
ップ２０が配線基板３０に直接的に機械的かつ電気的に
接続されている点にある。
は、補助枠が省略されており、配線基板３０の第１主面
３２における外周辺部に配列の外バンプ（図示せず）に
よって形成された背の高い接続端子２５群により、大チ
ップ２０が配線基板３０に直接的に機械的かつ電気的に
接続されている点にある。
【００３５】本実施形態２によれば、前記実施形態１の
効果に加えて、補助枠が省略されているため、製造コス
トをより一層低減することができるという効果を得るこ
とができる。
効果に加えて、補助枠が省略されているため、製造コス
トをより一層低減することができるという効果を得るこ
とができる。
【００３６】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３７】積み重ねるチップの数は大小２個に限ら
ず、大中小の３個またはそれ以上であってもよい。
ず、大中小の３個またはそれ以上であってもよい。
【００３８】接続端子を形成するためのバンプは配線基
板に配設するに限らず、各チップにそれぞれ配設しても
よい。
板に配設するに限らず、各チップにそれぞれ配設しても
よい。
【００３９】チップや接続端子群を封止する封止体は、
樹脂封止体に構成するに限らず、気密封止体に構成して
もよい。
樹脂封止体に構成するに限らず、気密封止体に構成して
もよい。
【００４０】配線基板の外部端子に突設するアウタリー
ドは、半田バンプによるボール・グリッド・アレｒ（ｂ
ａｌｌ ｇｒｉｄ ａｒｒａｙ）構造に構成するに限ら
ず、ピン・グリッド・アレイ（ｐｉｎ ｇｒｉｄ ａｒ
ｒａｙ）構造等に構成してもよい。
ドは、半田バンプによるボール・グリッド・アレｒ（ｂ
ａｌｌ ｇｒｉｄ ａｒｒａｙ）構造に構成するに限ら
ず、ピン・グリッド・アレイ（ｐｉｎ ｇｒｉｄ ａｒ
ｒａｙ）構造等に構成してもよい。
【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＣＭ
・ＩＣに適用した場合について説明したが、それに限定
されるものではなく、ハイブリットＩＣのように複数個
のチップが搭載される半導体装置全般に適用することが
できる。特に、本発明は、多機能かつ多ピンでしかもパ
ッケージが小さい半導体装置に適用して優れた効果を得
ることができる。
なされた発明をその背景となった利用分野であるＭＣＭ
・ＩＣに適用した場合について説明したが、それに限定
されるものではなく、ハイブリットＩＣのように複数個
のチップが搭載される半導体装置全般に適用することが
できる。特に、本発明は、多機能かつ多ピンでしかもパ
ッケージが小さい半導体装置に適用して優れた効果を得
ることができる。
【００４２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【００４３】大小のチップを小さい順に下から配線基板
の第１主面の上に積み重なるように配置するとともに、
各チップの電極パッドをそれぞれ対向する内部端子群に
機械的かつ電気的に接続することにより、パッケージの
大きさを大きいチップの大きさと略等しく縮小すること
ができるため、多機能かつ多ピンでしかもパッケージの
小さい半導体装置を構成することができる。
の第１主面の上に積み重なるように配置するとともに、
各チップの電極パッドをそれぞれ対向する内部端子群に
機械的かつ電気的に接続することにより、パッケージの
大きさを大きいチップの大きさと略等しく縮小すること
ができるため、多機能かつ多ピンでしかもパッケージの
小さい半導体装置を構成することができる。
【００４４】半導体装置を構成する大小のチップとして
既に開発済の各種のチップを機能や内部構造を変更せず
に使用することができるため、半導体装置の新規開発や
大幅な設計変更を省略することができ、ワン・チップ・
パッケージと同等の新製品の開発期間や諸費用を大幅に
低減することができる。
既に開発済の各種のチップを機能や内部構造を変更せず
に使用することができるため、半導体装置の新規開発や
大幅な設計変更を省略することができ、ワン・チップ・
パッケージと同等の新製品の開発期間や諸費用を大幅に
低減することができる。
【図１】本発明の一実施形態である半導体装置を示して
おり、（ａ）は一部省略一部切断平面図、（ｂ）は
（ａ）のｂ−ｂ線に沿う正面断面図、（ｃ）は（ａ）の
ｃ−ｃ線に沿う正面断面図である。
おり、（ａ）は一部省略一部切断平面図、（ｂ）は
（ａ）のｂ−ｂ線に沿う正面断面図、（ｃ）は（ａ）の
ｃ−ｃ線に沿う正面断面図である。
【図２】（ａ）および（ｂ）は小チップを示す一部切断
正面図および一部省略底面図である。（ｃ）および
（ｄ）は大チップを示す一部切断正面図および一部省略
底面図である。
正面図および一部省略底面図である。（ｃ）および
（ｄ）は大チップを示す一部切断正面図および一部省略
底面図である。
【図３】本発明の一実施形態である半導体装置の製造方
法に使用される配線基板を示しており、（ａ）は一部切
断正面図、（ｂ）は上半分が平面図で、下半分が底面図
である。
法に使用される配線基板を示しており、（ａ）は一部切
断正面図、（ｂ）は上半分が平面図で、下半分が底面図
である。
【図４】同じく補助枠を示しており、（ａ）は一部切断
正面図、（ｂ）は上半分が平面図で、下半分が底面図で
ある。
正面図、（ｂ）は上半分が平面図で、下半分が底面図で
ある。
【図５】本発明の一実施形態である半導体装置の製造方
法における小チップ接続工程を示しており、（ａ）は接
続時の一部切断正面図、（ｂ）は接続後の一部切断正面
図である。
法における小チップ接続工程を示しており、（ａ）は接
続時の一部切断正面図、（ｂ）は接続後の一部切断正面
図である。
【図６】同じく補助枠接続工程を示しており、（ａ）は
接続時の一部切断正面図、（ｂ）は接続後の一部切断正
面図である。
接続時の一部切断正面図、（ｂ）は接続後の一部切断正
面図である。
【図７】同じく大チップ接続工程を示しており、（ａ）
は接続時の一部切断正面図、（ｂ）は接続後の一部切断
正面図である。
は接続時の一部切断正面図、（ｂ）は接続後の一部切断
正面図である。
【図８】本発明の実施形態２である半導体装置を示して
おり、（ａ）は一部省略一部切断平面図、（ｂ）は
（ａ）のｂ−ｂ線に沿う正面断面図、（ｃ）は（ａ）の
ｃ−ｃ線に沿う正面断面図である。
おり、（ａ）は一部省略一部切断平面図、（ｂ）は
（ａ）のｂ−ｂ線に沿う正面断面図、（ｃ）は（ａ）の
ｃ−ｃ線に沿う正面断面図である。
１０…小チップ（半導体チップ）、１１…第１主面、１
２…第２主面、１３…電極パッド、１４…接続端子、２
０…大チップ（半導体チップ）、２１…第１主面、２２
…第２主面、２３…電極パッド、２４…接続端子、２５
…背の高い接続端子、３０…配線基板、３１…基板本
体、３２…第１主面、３３…内部端子、３４…内部端子
用バンプ（内バンプ）、３５…第２主面、３６…外部端
子、３７…外部端子用バンプ（外バンプ）、３８…電気
配線、４０…補助枠、４１…枠本体、４２…第１主面、
４３…チップ側端子、４４…枠バンプ、４５…第２主
面、４６…基板側端子、４７…電気配線、４８…接続端
子、５０…樹脂封止体、５１…ＭＣＭ・ＩＣ（半導体装
置）。
２…第２主面、１３…電極パッド、１４…接続端子、２
０…大チップ（半導体チップ）、２１…第１主面、２２
…第２主面、２３…電極パッド、２４…接続端子、２５
…背の高い接続端子、３０…配線基板、３１…基板本
体、３２…第１主面、３３…内部端子、３４…内部端子
用バンプ（内バンプ）、３５…第２主面、３６…外部端
子、３７…外部端子用バンプ（外バンプ）、３８…電気
配線、４０…補助枠、４１…枠本体、４２…第１主面、
４３…チップ側端子、４４…枠バンプ、４５…第２主
面、４６…基板側端子、４７…電気配線、４８…接続端
子、５０…樹脂封止体、５１…ＭＣＭ・ＩＣ（半導体装
置）。
Claims (6)
- 【請求項１】 第１主面に内部端子群が形成され第２主
面に外部端子群が形成され各内部端子と各外部端子とが
電気的に接続された配線基板と、主面の大きさが異なる
複数個の半導体チップとを備えており、前記各半導体チ
ップが小さい順に下から前記配線基板の第１主面の上に
積み重なるように配置されているとともに、それぞれ対
向する前記内部端子群に機械的かつ電気的に接続されて
いることを特徴とする半導体装置。 - 【請求項２】 小さい半導体チップが前記配線基板の第
１主面の中央部に配置されて対向する内部端子群に機械
的かつ電気的に接続されており、大きい半導体チップが
小さい半導体チップの上に同心的に重ねられて配置され
ているとともに、前記配線基板の第１主面の周辺部に配
置されて周辺部の内部端子群に機械的かつ電気的に接続
された補助枠の接続端子群に機械的かつ電気的に接続さ
れていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 小さい半導体チップが前記配線基板の第
１主面の中央部に配置されて対向する内部端子群に機械
的かつ電気的に接続されており、大きい半導体チップが
小さい半導体チップの上に同心的に重ねられて配置され
ているとともに、前記配線基板の第１主面の周辺部の内
部端子群に機械的かつ電気的に接続されていることを特
徴とする請求項１に記載の半導体装置。 - 【請求項４】 請求項１に記載の半導体装置の製造方法
は次の工程を備えている、（ａ） 第１主面に内部端子
群が形成され第２主面に外部端子群が形成され各内部端
子と各外部端子とが電気的に接続された配線基板が準備
される配線基板準備工程、（ｂ） 主面の大きさが異な
る複数個の半導体チップが準備される半導体チップ準備
工程、（ｃ） 前記各半導体チップが小さい順に下から
前記配線基板の第１主面の上に積み重なるように配置さ
れているとともに、それぞれ対向する前記内部端子群に
機械的かつ電気的に接続される接続工程。 - 【請求項５】 前記接続工程において、小さい半導体チ
ップが前記配線基板の第１主面の中央部に配置されて対
向する内部端子群に機械的かつ電気的に接続され、大き
い半導体チップが小さい半導体チップの上に同心的に重
ねられて配置されるとともに、前記配線基板の第１主面
の周辺部に配置されて周辺部の内部端子群に機械的かつ
電気的に接続された補助枠の接続端子群に機械的かつ電
気的に接続されることを特徴とする請求項４に記載の半
導体装置の製造方法。 - 【請求項６】 前記接続工程において、小さい半導体チ
ップが前記配線基板の第１主面の中央部に配置されて対
向する内部端子群に機械的かつ電気的に接続され、大き
い半導体チップが小さい半導体チップの上に同心的に重
ねられて配置されるとともに、前記配線基板の第１主面
の周辺部の内部端子群に機械的かつ電気的に接続される
ことを特徴とする請求項４に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255576A JPH1084076A (ja) | 1996-09-05 | 1996-09-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8255576A JPH1084076A (ja) | 1996-09-05 | 1996-09-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084076A true JPH1084076A (ja) | 1998-03-31 |
Family
ID=17280644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8255576A Pending JPH1084076A (ja) | 1996-09-05 | 1996-09-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1084076A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257310A (ja) * | 2000-03-09 | 2001-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法およびその試験方法 |
| US6414381B1 (en) | 1999-03-15 | 2002-07-02 | Fujitsu Media Devices Limited | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board |
| JP2002373966A (ja) * | 2001-06-13 | 2002-12-26 | Matsushita Electric Ind Co Ltd | 半導体チップの実装構造体及びその製造方法 |
| JP2003031760A (ja) * | 2001-07-11 | 2003-01-31 | Nec Kyushu Ltd | 半導体装置 |
| US6600221B2 (en) | 2000-08-31 | 2003-07-29 | Nec Electronics Corporation | Semiconductor device with stacked semiconductor chips |
| KR100394808B1 (ko) * | 2001-07-19 | 2003-08-14 | 삼성전자주식회사 | 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법 |
| US6674160B1 (en) | 1999-03-18 | 2004-01-06 | Nec Electronics Corporation | Multi-chip semiconductor device |
| JP2004128523A (ja) * | 2004-01-08 | 2004-04-22 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| DE10308871B3 (de) * | 2003-02-28 | 2004-07-22 | Infineon Technologies Ag | Halbleiterchip zum Aufbau eines Halbleiterchipstapels |
| US7091619B2 (en) | 2003-03-24 | 2006-08-15 | Seiko Epson Corporation | Semiconductor device, semiconductor package, electronic device, electronic apparatus, and manufacturing methods of semiconductor device and electronic device |
| JP2006310649A (ja) * | 2005-04-28 | 2006-11-09 | Sharp Corp | 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板 |
| JP2007053395A (ja) * | 2006-10-16 | 2007-03-01 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| US7195935B2 (en) | 2003-10-17 | 2007-03-27 | Seiko Epson Corporation | Selective packaging of tested semiconductor devices |
| JP2007081108A (ja) * | 2005-09-14 | 2007-03-29 | Yaskawa Electric Corp | 半導体チップの積層構造とそれを用いた半導体装置 |
| US7230329B2 (en) | 2003-02-07 | 2007-06-12 | Seiko Epson Corporation | Semiconductor device, electronic device, electronic equipment, method of manufacturing semiconductor device, and method of manufacturing electronic device |
| US7256072B2 (en) | 2003-03-25 | 2007-08-14 | Seiko Epson Corporation | Semiconductor device, electronic device, electronic apparatus, and method of manufacturing semiconductor device |
| US7298045B2 (en) | 2003-11-28 | 2007-11-20 | Matsushita Electric Industrial Co., Ltd | Stacked semiconductor device |
| EP1519415A3 (en) * | 2003-09-29 | 2008-04-09 | Shinko Electric Industries Co., Ltd. | Electronic parts built-in substrate and method of manufacturing the same |
| US8659134B2 (en) | 2008-07-22 | 2014-02-25 | Ge Embedded Electronics Oy | Multi-chip package and manufacturing method |
-
1996
- 1996-09-05 JP JP8255576A patent/JPH1084076A/ja active Pending
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414381B1 (en) | 1999-03-15 | 2002-07-02 | Fujitsu Media Devices Limited | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board |
| US6674160B1 (en) | 1999-03-18 | 2004-01-06 | Nec Electronics Corporation | Multi-chip semiconductor device |
| US6765299B2 (en) | 2000-03-09 | 2004-07-20 | Oki Electric Industry Co., Ltd. | Semiconductor device and the method for manufacturing the same |
| JP2001257310A (ja) * | 2000-03-09 | 2001-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法およびその試験方法 |
| US7528005B2 (en) | 2000-03-09 | 2009-05-05 | Oki Semiconductor Co., Ltd. | Method of manufacturing chip size package semiconductor device without intermediate substrate |
| US6600221B2 (en) | 2000-08-31 | 2003-07-29 | Nec Electronics Corporation | Semiconductor device with stacked semiconductor chips |
| JP2002373966A (ja) * | 2001-06-13 | 2002-12-26 | Matsushita Electric Ind Co Ltd | 半導体チップの実装構造体及びその製造方法 |
| JP4536291B2 (ja) * | 2001-06-13 | 2010-09-01 | パナソニック株式会社 | 半導体チップの実装構造体及びその製造方法 |
| JP2003031760A (ja) * | 2001-07-11 | 2003-01-31 | Nec Kyushu Ltd | 半導体装置 |
| JP4633971B2 (ja) * | 2001-07-11 | 2011-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100394808B1 (ko) * | 2001-07-19 | 2003-08-14 | 삼성전자주식회사 | 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법 |
| US7230329B2 (en) | 2003-02-07 | 2007-06-12 | Seiko Epson Corporation | Semiconductor device, electronic device, electronic equipment, method of manufacturing semiconductor device, and method of manufacturing electronic device |
| DE10308871B3 (de) * | 2003-02-28 | 2004-07-22 | Infineon Technologies Ag | Halbleiterchip zum Aufbau eines Halbleiterchipstapels |
| US7091619B2 (en) | 2003-03-24 | 2006-08-15 | Seiko Epson Corporation | Semiconductor device, semiconductor package, electronic device, electronic apparatus, and manufacturing methods of semiconductor device and electronic device |
| US7256072B2 (en) | 2003-03-25 | 2007-08-14 | Seiko Epson Corporation | Semiconductor device, electronic device, electronic apparatus, and method of manufacturing semiconductor device |
| EP1519415A3 (en) * | 2003-09-29 | 2008-04-09 | Shinko Electric Industries Co., Ltd. | Electronic parts built-in substrate and method of manufacturing the same |
| US7195935B2 (en) | 2003-10-17 | 2007-03-27 | Seiko Epson Corporation | Selective packaging of tested semiconductor devices |
| US7298045B2 (en) | 2003-11-28 | 2007-11-20 | Matsushita Electric Industrial Co., Ltd | Stacked semiconductor device |
| JP2004128523A (ja) * | 2004-01-08 | 2004-04-22 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2006310649A (ja) * | 2005-04-28 | 2006-11-09 | Sharp Corp | 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板 |
| JP2007081108A (ja) * | 2005-09-14 | 2007-03-29 | Yaskawa Electric Corp | 半導体チップの積層構造とそれを用いた半導体装置 |
| JP2007053395A (ja) * | 2006-10-16 | 2007-03-01 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP4498336B2 (ja) * | 2006-10-16 | 2010-07-07 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
| US8659134B2 (en) | 2008-07-22 | 2014-02-25 | Ge Embedded Electronics Oy | Multi-chip package and manufacturing method |
| US9691724B2 (en) | 2008-07-22 | 2017-06-27 | Ge Embedded Electronics Oy | Multi-chip package and manufacturing method |
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