DE102020108542B4 - Package unter Verwendung von Verstärkungs-Patches und Verfahren zur Herstellung - Google Patents
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- 230000002787 reinforcement Effects 0.000 title claims abstract description 180
- 238000000034 method Methods 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title description 17
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 238000007747 plating Methods 0.000 claims description 18
- 239000007769 metal material Substances 0.000 claims description 7
- 238000001465 metallisation Methods 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 6
- 238000007667 floating Methods 0.000 claims description 6
- 238000011161 development Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 4
- 239000000463 material Substances 0.000 description 23
- 229910000679 solder Inorganic materials 0.000 description 14
- 230000002093 peripheral effect Effects 0.000 description 11
- 238000005538 encapsulation Methods 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- 229910052719 titanium Inorganic materials 0.000 description 9
- 229920000642 polymer Polymers 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- 238000012360 testing method Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 229920002577 polybenzoxazole Polymers 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910010272 inorganic material Inorganic materials 0.000 description 4
- 239000011147 inorganic material Substances 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 238000012536 packaging technology Methods 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
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- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
- H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/81447—Copper [Cu] as principal constituent
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
- H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/81455—Nickel [Ni] as principal constituent
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- H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/81464—Palladium [Pd] as principal constituent
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
- H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/81466—Titanium [Ti] as principal constituent
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/81815—Reflow soldering
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- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
- H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
- H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
- H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
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- H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
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- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
- H01L23/295—Organic, e.g. plastic containing a filler
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract
Verfahren mit den folgenden Schritten:Herstellen einer Umverteilungsstruktur (48) mit den folgenden Teilschritten:Herstellen einer Mehrzahl von dielektrischen Schichten (24, 28, 34, 38) über einem Träger (20),Herstellen einer Mehrzahl von Umverteilungsleitungen (22, 26, 32, 36) so, dass sie sich in die Mehrzahl von dielektrischen Schichten hinein erstrecken, undHerstellen eines Verstärkungs-Patches (44, 74) über dem Träger (20);Bonden einer ersten Package-Komponente (52) und einer zweiten Package-Komponente (52) an die Umverteilungsstruktur (48), wobei die erste Package-Komponente (52) und die zweite Package-Komponente (52) jeweils Randbereiche aufweisen, die einen Teil des Verstärkungs-Patches (44, 74) überdecken.
Description
- Hintergrund
- Mit der Weiterentwicklung von Halbleitertechnologien werden Halbleiter-Chips/- Dies immer kleiner. Außerdem müssen mehr Funktionen in die Halbleiter-Dies integriert werden. Daher benötigen die Halbleiter-Dies immer größere Anzahlen von Eingangs-/Ausgangs-Pads (E/A-Pads), die in kleinere Flächen gepackt werden müssen, und die Dichte der E/A-Pads ist im Laufe der Zeit schnell gestiegen. Dadurch wird das Packaging der Halbleiter-Dies schwieriger, was die Ausbeute des Packaging beeinträchtigt.
- Bei herkömmlichen Packaging-Technologien werden Dies von Wafern abgetrennt, bevor sie verkappt werden. Ein Vorzug dieser Packaging-Technologie ist die Möglichkeit, Fanout-Packages herzustellen, was bedeutet, dass die E/A-Pads auf einem Die auf eine größere Fläche als der des Dies verteilt werden können und dadurch die Anzahl von E/A-Pads auf den Flächen der Dies erhöht werden kann. Ein weiterer Vorzug dieser Packaging-Technologie ist, dass nur erwiesenermaßen gute Dies verkappt werden und fehlerhafte Dies verworfen werden, sodass Kosten und Aufwand nicht an fehlerhafte Dies verschwendet werden. Beim Packaging werden eine Anzahl von dielektrischen Schichten und eine Anzahl von Umverteilungsleitungen hergestellt. Die Umverteilungsleitungen werden mit den Dies elektrisch verbunden.
- Figurenliste
- Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
- Die
1 bis14 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages mit Verstärkungs-Patches gemäß einigen Ausführungsformen. - Die
15A und15B zeigen eine Schnittansicht bzw. eine Draufsicht eines Packages mit einem Verstärkungs-Patch, das eine elektrische Funktion hat, gemäß einigen Ausführungsformen. - Die
16A bis16G zeigen Strukturen von beispielhaften Verstärkungs-Patches gemäß einigen Ausführungsformen. - Die
17 bis19 zeigen Layouts einiger Verstärkungs-Patches gemäß einigen Ausführungsformen. - Die
20 und21 zeigen eine Schnittansicht bzw. eine Draufsicht eines Packages mit Durchkontaktierungen gemäß einigen weiteren Ausführungsformen. -
22 zeigt eine Schnittansicht eines Packages mit einer Mehrzahl von Package-Komponenten und den entsprechenden Verstärkungs-Patches gemäß einigen Ausführungsformen. -
23 zeigt einen Prozessablauf zum Herstellen eines Packages gemäß einigen Ausführungsformen. - Detaillierte Beschreibung
- Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
- Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
- Es werden ein Package mit Verstärkungs-Patches und ein Verfahren zu seiner Herstellung gemäß einigen Ausführungsformen bereitgestellt. Gemäß einigen Ausführungsformen der vorliegenden Erfindung werden Verstärkungs-Patches aus Metall hergestellt, die eine hohe Dichte haben. Die Verstärkungs-Patches werden in den Bereichen angeordnet, die durch eine hohe mechanische Spannung belastet sind, wie etwa in den Bereichen direkt unter den Peripherien der Dies in den Packages. Ausführungsformen, die hier erörtert werden, sollen Beispiele aufzeigen, um eine Herstellung oder Nutzung des Gegenstands der vorliegenden Erfindung zu ermöglichen, und ein Durchschnittsfachmann dürfte sofort Modifikationen erkennen, die innerhalb des beabsichtigten Schutzumfangs anderer Ausführungsformen vorgenommen werden können. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet. Verfahrensausführungsformen können hier zwar in einer bestimmten Reihenfolge beschrieben sein, aber andere Verfahrensausführungsformen können in jeder logischen Reihenfolge ausgeführt werden.
- Die
1 bis14 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen. Die entsprechenden Schritte sind auch in dem Prozessablauf schematisch angegeben, der in23 gezeigt ist. -
1 zeigt einen Träger 20 und eine Ablöseschicht 22, die auf dem Träger 20 hergestellt ist. Der Träger 20 kann bei einigen Ausführungsformen ein Glasträger sein. Der Träger 20 kann eine runde Draufsichtform haben. Die Ablöseschicht 22 kann aus einem LTHC-Material (LTHC: Licht-Wärme-Umwandlung) hergestellt werden, das sich zersetzen kann, sodass darüber befindliche Strukturen, die in späteren Schritten hergestellt werden, von dem Träger 20 abgelöst werden können. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Ablöseschicht 22 aus einem durch Wärme ablösbaren Material auf Epoxidbasis hergestellt. Die Ablöseschicht 22 kann durch Beschichtung auf den Träger 20 aufgebracht werden. Die Oberseite der Ablöseschicht 22 wird egalisiert und ist planar. - Auf der Ablöseschicht 22 wird eine dielektrische Schicht 24 hergestellt. Der entsprechende Schritt ist als ein Schritt 202 in dem Prozessablauf 200 angegeben, der in
23 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht 24 aus einem Polymer hergestellt, das ein Polyimid, Polybenzoxazol (PBO), Benzocyclobuten (BCB) oder dergleichen sein kann. Die dielektrische Schicht 24 kann auch aus einem Nicht-Polymer (einem anorganischen Material), das Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen sein kann, hergestellt werden oder kann dieses aufweisen. - In
2 werden Umverteilungsleitungen (RDLs) 26 (und gegebenenfalls Verstärkungs-Patches 27) über der dielektrischen Schicht 24 hergestellt. Der entsprechende Schritt ist als ein Schritt 204 in dem Prozessablauf 200 angegeben, der in23 gezeigt ist. Die Herstellung der RDLs 26 kann ein Herstellen einer Seedschicht (nicht dargestellt) über der dielektrischen Schicht 24, ein Herstellen einer strukturierten Maske (nicht dargestellt), wie etwa eines Fotoresists, über der Seedschicht und ein Durchführen eines Metallplattierungsprozesses an der freigelegten Seedschicht zum Plattieren eines metallischen Materials umfassen. Die strukturierte Maske und die Teile der Seedschicht, die nicht von der strukturierten Maske bedeckt sind, werden dann entfernt, sodass die in2 gezeigten RDLs 26 zurückbleiben. Gemäß einigen Ausführungsformen der vorliegenden Erfindung umfasst die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seedschicht kann zum Beispiel durch physikalische Aufdampfung (PVD) hergestellt werden. Die Plattierung kann zum Beispiel durch elektrochemische Plattierung erfolgen. Das plattierte metallische Material kann ein Metall oder eine Metalllegierung mit Kupfer, Aluminium, Wolfram oder dergleichen sein. Die RDLs 26 können Metallpads für Aufsetz-UBMs (Metallisierungen unter dem Kontakthügel) und metallische Leiterbahnen zum Übertragen von elektrischen Signalen, Energie oder dergleichen aufweisen. - Gemäß einigen Ausführungsformen werden zu dem Zeitpunkt, zu dem die RDLs 26 hergestellt werden, Verstärkungs-Patches 27 mit den gleichen Prozessen wie zum Herstellen der RDLs 26 hergestellt. Einzelheiten zu den Verstärkungs-Patches 27 werden in nachfolgenden Absätzen erörtert. Bei alternativen Ausführungsformen werden die Verstärkungs-Patches 27 nicht hergestellt.
- In
3 wird eine dielektrische Schicht 28 auf den RDLs 26 hergestellt. Der entsprechende Schritt ist als ein Schritt 206 in dem Prozessablauf 200 angegeben, der in23 gezeigt ist. Eine Unterseite der dielektrischen Schicht 28 ist in Kontakt mit Oberseiten der RDLs 26, der Verstärkungs-Patches 27 und der dielektrischen Schicht 24. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht 28 aus einem Polymer hergestellt, das Polyimid, PBO, BCB oder dergleichen sein kann. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht 28 aus einem Nicht-Polymer (einem anorganischen Material) hergestellt, das Siliziumoxid, Siliziumnitrid oder dergleichen sein kann. Anschließend wird die dielektrische Schicht 28 strukturiert, um darin Öffnungen 30 zu erzeugen. Einige Teile der RDLs 26 werden durch die Öffnungen 30 in der dielektrischen Schicht 28 freigelegt. - In
4 werden dann RDLs 32 (und gegebenenfalls Verstärkungs-Patches 33) zum Verbinden mit den RDLs 26 hergestellt. Der entsprechende Schritt ist als ein Schritt 208 in dem Prozessablauf 200 angegeben, der in23 gezeigt ist. Die RDLs 32 umfassen metallische Leiterbahnen (Metallleitungen) über der dielektrischen Schicht 28. Die RDLs 32 umfassen außerdem Durchkontaktierungen, die sich in die Öffnungen 30 in der dielektrischen Schicht 28 hinein erstrecken. Die RDLs 32 werden ebenfalls in einem Plattierungsprozess hergestellt, wobei die RDLs 32 jeweils eine Seedschicht (nicht dargestellt) und ein plattiertes metallisches Material über der Seedschicht aufweisen. Die Materialien für die Seedschicht und das plattierte metallische Material können aus den gleichen Materialien gewählt werden, die für die Seedschicht bzw. das plattierte metallische Material für die RDLs 26 in Frage kommen. - Gemäß einigen Ausführungsformen werden zu dem Zeitpunkt, zu dem die RDLs 32 hergestellt werden, Verstärkungs-Patches 33 in dem gleichen Prozess wie zum Herstellen der RDLs 32 hergestellt. Einzelheiten zu den Verstärkungs-Patches 33 werden in nachfolgenden Absätzen erörtert. Bei alternativen Ausführungsformen werden die Verstärkungs-Patches 33 nicht hergestellt.
- In
5 wird eine dielektrische Schicht 34 über den RDLs 32 und der dielektrischen Schicht 28 hergestellt. Der entsprechende Schritt ist als ein Schritt 210 in dem Prozessablauf 200 angegeben, der in23 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht 34 aus einem Polymer hergestellt, das Polyimid, PBO, BCB oder dergleichen sein kann. Bei alternativen Ausführungsformen der vorliegenden Erfindung kann die dielektrische Schicht 34 aus einem anorganischen Material hergestellt werden, das aus der Gruppe Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxidnitrid oder dergleichen gewählt werden kann. -
6 zeigt ein Herstellen von RDLs 36 (die mit den RDLs 32 elektrisch verbunden werden) und von entsprechenden Verstärkungs-Patches 37. Der entsprechende Schritt ist als ein Schritt 212 in dem Prozessablauf 200 angegeben, der in23 gezeigt ist. Für die Herstellung der RDLs 36 können Verfahren und Materialien verwendet werden, die denen für die Herstellung der RDLs 32 ähnlich sind. In den erläuternden beispielhaften Ausführungsformen wird zwar dargelegt, dass drei dielektrische Schichten 24, 28 und 34 und jeweils darin hergestellte RDLs 26, 32 und 36 verwendet werden, aber es dürfte wohlverstanden sein, dass in Abhängigkeit von den Trassierungsanforderungen und der Forderung nach Verwendung von Polymeren zum Puffern der mechanischen Spannung weniger oder mehr dielektrische Schichten und RDL-Schichten verwendet werden können. Zum Beispiel können zwei dielektrische Schichten oder vier, fünf oder mehr dielektrische Schichten und die entsprechenden RDL-Schichten verwendet werden. - Gemäß einigen Ausführungsformen werden zu dem Zeitpunkt, zu dem die RDLs 36 hergestellt werden, Verstärkungs-Patches 37 in dem gleichen Prozess wie zum Herstellen der RDLs 36 hergestellt. Bei alternativen Ausführungsformen werden die Verstärkungs-Patches 37 nicht hergestellt. Einzelheiten zu den Verstärkungs-Patches 37 werden in nachfolgenden Absätzen erörtert. Eines der Strukturelemente ist als 36/37 dargestellt, um anzugeben, dass es zur elektrischen Trassierung und/oder mechanischen Verstärkung verwendet werden kann. Die RDL 36 / das Verstärkungs-Patch 37 kann zum Beispiel zum Trassieren, aber nicht zum Verstärken verwendet werden oder kann zum Verstärken, aber nicht zum Trassieren verwendet werden oder kann zum Trassieren und zum Verstärken verwendet werden, wie in nachfolgenden Absätzen dargelegt wird.
- In
7 wird eine dielektrische Schicht 38 über den RDLs 36 und der dielektrischen Schicht 34 hergestellt. Der entsprechende Schritt ist als ein Schritt 214 in dem Prozessablauf 200 angegeben, der in23 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht 38 aus einem Polymer hergestellt, das Polyimid, PBO, BCB oder dergleichen sein kann. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht 38 aus einem anorganischen Material hergestellt, das aus der Gruppe Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxidnitrid oder dergleichen gewählt werden kann. - In
8 werden Öffnungen 40 in der dielektrischen Schicht 38 erzeugt, um die darunter befindlichen RDLs 36 freizulegen. Das Verstärkungs-Patch 37 (falls vorhanden) kann ebenfalls freigelegt werden oder auch nicht. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht 38 aus einem lichtempfindlichen Material, wie etwa Polyimid oder PBO, hergestellt. Dementsprechend kann das Erzeugen der Öffnungen 40 ein Durchführen eines Belichtungsprozesses an der dielektrischen Schicht 38 unter Verwendung einer lithografischen Maske umfassen, die opake und transparente Strukturen aufweist. Anschließend wird die dielektrische Schicht 38 entwickelt, um die Öffnungen 40 zu erzeugen. - In
9 werden UBMs 42 und Verstärkungs-Patches 44 hergestellt. Die UBMs 42 können auch eine Trassierungsfunktion haben und werden daher auch als RDLs 42 bezeichnet. Der entsprechende Schritt ist als ein Schritt 216 in dem Prozessablauf 200 angegeben, der in23 gezeigt ist. Das Herstellungsverfahren für die UBMs 42 und die Verstärkungs-Patches 44 kann die folgenden Schritte umfassen: Herstellen einer metallischen Schutz-Seedschicht (nicht einzeln dargestellt) auf der dielektrischen Schicht 38; Herstellen einer strukturierten Maske (nicht dargestellt), wie etwa eines Fotoresists, über der metallischen Seedschicht; und Durchführen eines Metallplattierungsprozesses an der freigelegten metallischen Seedschicht. Die strukturierte Maske und die Teile der metallischen Seedschicht, die nicht von der strukturierten Maske bedeckt sind, werden dann entfernt, sodass UBMs 42 und Verstärkungs-Patches 44 zurückbleiben. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die metallische Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht, wobei die Titanschicht und die Kupferschicht als konforme Schichten hergestellt sind, die erste Teile, die sich in die Öffnungen 40 hinein erstrecken, und zweite Teile über der dielektrischen Schicht 38 aufweisen. Die metallische Seedschicht kann zum Beispiel durch PVD hergestellt werden. Die Plattierung kann zum Beispiel durch elektrochemische Plattierung erfolgen. Da die UBMs 42 und die Verstärkungs-Patches 44 in gemeinsamen Prozessen hergestellt werden können, können sie die gleiche Struktur haben und können aus den gleichen Materialien hergestellt werden. Bei alternativen Ausführungsformen können die UBMs 42 und die Verstärkungs-Patches 44 in getrennten Prozessen hergestellt werden, und sie können daher aus unterschiedlichen Materialien oder aus den gleichen Materialien hergestellt werden, die aus der Gruppe Titan, Kupfer, Nickel, Palladium oder dergleichen gewählt werden. - Bei einigen Ausführungsformen sind alle Verstärkungs-Patches 44 über der dielektrischen Schicht 38 angeordnet, und es gibt keine Durchkontaktierung in der dielektrischen Schicht 38, die die Verstärkungs-Patches 44 mit darunter befindlichen leitfähigen Strukturelementen in der dielektrischen Schicht 38 verbindet. Bei alternativen Ausführungsformen der vorliegenden Erfindung werden einige oder alle Verstärkungs-Patches 44 über Durchkontaktierungen 46 mit den darunter befindlichen RDLs 36 und/oder Verstärkungs-Patches 37 elektrisch und physisch verbunden. Die Durchkontaktierungen 46 sind mit Strichlinien dargestellt, um anzugeben, dass sie hergestellt werden können oder auch nicht. Die Verstärkungs-Patches 44 und die Durchkontaktierungen 46 (falls vorhanden) werden in gemeinsamen Herstellungsprozessen hergestellt. In der gesamten Beschreibung werden die über der Ablöseschicht 22 befindlichen Strukturelemente, die RDLs, Verstärkungs-Patches und dielektrische Schichten umfassen, kollektiv als eine Umverteilungsstruktur 48 bezeichnet.
- Dann werden Package-Komponenten 52A und 52B an die Umverteilungsstruktur 48 gebondet, wie in
10 gezeigt ist. Der entsprechende Schritt ist als ein Schritt 218 in dem Prozessablauf 200 angegeben, der in23 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung umfassen die Package-Komponenten 52A und 52B einen oder mehrere Logik-Dies, einen oder mehrere Speicher-Dies, einen oder mehrere E/A-Dies, einen oder mehrere Die-Stapel, ein oder mehrere Packages oder dergleichen in jeder Kombination. Es sind zwar zwei Package-Komponenten dargestellt, aber es dürfte wohlverstanden sein, dass eine Mehrzahl von Gruppen von Package-Komponenten verwendet werden kann, wobei jede Gruppe eine, drei, vier, fünf oder mehr Package-Komponenten umfasst, die an die Umverteilungsstruktur 48 gebondet werden. Bei einigen Ausführungsformen kann der Logik-Die ein Hauptprozessor(CPU)-Die, ein Microcontroller-Einheit(MCU)-Die, ein Baseband(BB)-Die oder ein Anwendungsprozessor(AP)-Die oder dergleichen sein. Die Speicher-Dies können ein oder mehrere DRAM-Dies (DRAM: dynamischer Direktzugriffsspeicher), ein oder mehrere SRAM-Dies (SRAM: statischer Direktzugriffsspeicher) oder dergleichen sein. Die Die-Stapel können Speicher-Die-Stapel sein, die HBM-Stapel (HBM: Speicher mit hoher Bandbreite) sein können. Die Package-Komponenten 52A und 52B können einander gleichen oder voneinander verschieden sein. Die Package-Komponenten 52A und 52B werden kollektiv als Package-Komponenten 52 bezeichnet. - Das Bonden der Package-Komponenten 52A und 52B kann durch Lötbonden erfolgen, wobei Lötbereiche 53 die UBMs 42 mit Metallpads (Mikrokontakthügeln) 50 in den Package-Komponenten 52A und 52B verbinden. Bei alternativen Ausführungsformen können andere Bondverfahren, wie etwa Hybridbondung, direkte Metall-Metall-Bondung oder dergleichen, verwendet werden.
-
11 zeigt, dass die Unterfüllung 54 und ein Verkapselungsmaterial 56 für die Verkapselung verteilt werden. Der entsprechende Schritt ist als ein Schritt 220 in dem Prozessablauf 200 angegeben, der in23 gezeigt ist. Gemäß einigen Ausführungsformen wird zunächst die Unterfüllung 54 in die Spalte zwischen den Package-Komponenten 52 und der Umverteilungsstruktur 48 verteilt. Die Unterfüllung 54 kann zwischen benachbarten Package-Komponenten 52 verteilt werden oder auch nicht. Das Verkapselungsmaterial 56 kann aus einer Formmasse, einer Formunterfüllung, einem Epoxid, einem Harz oder dergleichen hergestellt werden oder dieses aufweisen. Die Unterfüllung 54 und das Verkapselungsmaterial 56 werden in flüssiger Form verteilt und dann gehärtet. Wenn das Verkapselungsmaterial 56 aus einer Formmasse hergestellt wird, kann es ein Grundmaterial, das ein Polymer, ein Harz, ein Epoxid oder dergleichen sein kann, und Füllstoffteilchen in dem Grundmaterial aufweisen. Die Füllstoffteilchen können dielektrische Teilchen aus SiO2, Al2O3, Siliziumdioxid oder dergleichen sein und können kugelförmig sein. Außerdem können die kugelförmigen Füllstoffteilchen mehrere unterschiedliche Durchmesser haben. Ein Planarisierungsprozess, wie etwa ein CMP-Prozess (CMP: chemisch-mechanische Polierung) oder ein mechanischer Schleifprozess, kann durchgeführt werden, um die Oberseiten der Package-Komponenten 52 auf gleiche Höhe mit der Oberseite des Verkapselungsmaterials 56 zu bringen. In der gesamten Beschreibung werden die Strukturelemente über der Ablöseschicht 22, die die Umverteilungsstruktur 48, die Package-Komponenten 52, die Unterfüllung 54 und das Verkapselungsmaterial 56 umfassen, kollektiv als neu konfigurierter Wafer 100 bezeichnet. - Dann wird der neu konfigurierte Wafer 100 von dem Träger 20 abgelöst. Der entsprechende Schritt ist als ein Schritt 222 in dem Prozessablauf 200 angegeben, der in
23 gezeigt ist. Gemäß einigen Ausführungsformen durchläuft ein Laserstrahl den Träger 20, um auf die Ablöseschicht 22 projiziert zu werden. Die Ablöseschicht 22 absorbiert die Energie des Laserstrahls und wird zersetzt. Der Träger 20 kann dadurch von der Ablöseschicht 22 abgehoben werden, sodass der neu konfigurierte Wafer 100 von dem Träger 20 demontiert werden kann. Der resultierende neu konfigurierte Wafer 100 ist in12 gezeigt und ist im Vergleich zu11 umgekehrt dargestellt. - Bleiben wir bei
12 . In der dielektrischen Schicht 24 werden Öffnungen 58 erzeugt. Bei einigen Ausführungsformen der vorliegenden Erfindung erfolgt die Erzeugung der Öffnungen 58 durch Laserbohren, Ätzen oder dergleichen. Die Metallpads in den RDLs 42 werden zu den Öffnungen 58 freigelegt. - In
34 werden UBMs 60 und Verstärkungs-Patches 62 hergestellt. Der entsprechende Schritt ist als ein Schritt 224 in dem Prozessablauf 200 angegeben, der in23 gezeigt ist. Der Herstellungsprozess für die UBMs 60 und die Verstärkungs-Patches 62 kann Folgendes umfassen: Herstellen einer metallischen Seedschicht (nicht dargestellt) über der dielektrischen Schicht 24; Herstellen einer strukturierten Maske (nicht dargestellt), wie etwa eines Fotoresists, über der metallischen Seedschicht; und Durchführen eines Metallplattierungsprozesses an der freigelegten metallischen Seedschicht. Die strukturierte Maske und die Teile der metallischen Seedschicht, die nicht von der strukturierten Maske bedeckt sind, werden dann entfernt, sodass die UBMs 60 und die Verstärkungs-Patches 62 zurückbleiben. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die metallische Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht, wobei die Titanschicht als eine konforme Schicht hergestellt wird, die erste Teile, die sich in die Öffnungen 58 hinein erstrecken, und zweite Teile über der dielektrischen Schicht 24 umfasst. Die metallische Seedschicht kann zum Beispiel durch PVD hergestellt werden. Die Plattierung kann zum Beispiel durch elektrochemische Plattierung erfolgen. Da die UBMs 60 und die Verstärkungs-Patches 62 in gemeinsamen Prozessen hergestellt werden können, können sie die gleiche Struktur haben und können aus den gleichen Materialien hergestellt werden. Bei alternativen Ausführungsformen können die UBMs 60 und die Verstärkungs-Patches 62 in getrennten Prozessen hergestellt werden, und sie können daher aus unterschiedlichen Materialien oder aus den gleichen Materialien hergestellt werden. - Dann werden Lötbereiche 64 auf den UBMs 60 hergestellt. Der entsprechende Schritt ist als ein Schritt 224 in dem Prozessablauf 200 angegeben, der in
23 gezeigt ist. Bei einigen Ausführungsformen kann die Herstellung der Lötbereiche 64 ein Platzieren von Lötkugeln auf den UBMs 60 und ein anschließendes Aufschmelzen der platzierten Lötkugeln umfassen. Bei alternativen Ausführungsformen kann die Herstellung der Lötbereiche 64 ein Plattieren von Lötbereichen auf den UBMs 60 und ein anschließendes Aufschmelzen der plattierten Lötbereiche umfassen. Dann kann ein Vereinzelungsprozess durchgeführt werden, bei dem der neu konfigurierte Wafer 100 in eine Mehrzahl von Packages 100' zersägt wird, die miteinander identisch sind. -
14 zeigt ein Bonden der Packages 100' an eine Package-Komponente 66, sodass ein Package 70 entsteht. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Package-Komponente 66 ein Package-Substrat, ein Interposer, ein Package oder dergleichen, oder sie weist dieses auf. In einen Spalt zwischen dem Package 100' und der Package-Komponente 66 kann eine Unterfüllung 68 verteilt werden, sodass die Verstärkungs-Patches 62 in Kontakt mit der Unterfüllung 68 kommen können. - Die
16A bis16G zeigen Draufsichten einiger beispielhafter Verstärkungs-Patches 27, 33, 37, 44 und 62. In nachfolgenden Absätzen werden die Verstärkungs-Patches 27, 33, 37, 44 und 62 einzeln oder kollektiv als Verstärkungs-Patches 74 bezeichnet. Dementsprechend sind die dargestellten Verstärkungs-Patches mit 74 bezeichnet, um anzugeben, dass eines der Verstärkungs-Patches 27, 33, 37, 44 und 62 diese Strukturen annehmen kann.16A zeigt ein rechteckiges Verstärkungs-Patch 74, das kompakt ist und keine Durchkontaktlöcher hat.16B zeigt ein kreisförmiges Verstärkungs-Patch, das kompakt ist und keine Durchkontaktlöcher hat.16C zeigt ein Verstärkungs-Patch 74, das in Schlangenlinien hergestellt ist.16D zeigt ein rechteckiges Verstärkungs-Patch 74, das Durchkontaktlöcher 72 aufweist.16E zeigt ein Verstärkungs-Patch 74, das in Form eines Netzes mit horizontalen Linien und vertikalen Linien hergestellt ist, die die horizontalen Linien kreuzen. Das Netz kann auch als eine Metallplatte angesehen werden, die eine Mehrzahl von Durchkontaktlöchern aufweist, wobei die Durchkontaktlöcher eine Matrix bilden.16F zeigt ein ovales Verstärkungs-Patch 74, das kompakt ist und keine Durchkontaktlöcher aufweist.16G zeigt ein Verstärkungs-Patch 74 mit einer unregelmäßigen Form. Es dürfte wohlverstanden sein, dass die dargestellten Verstärkungs-Patches lediglich Beispiele sind und dass weitere Verstärkungs-Patches dadurch hergestellt werden können, dass die Strukturelemente in diesen Beispielen kombiniert werden, solange diese Strukturelemente verwendet werden können. Zum Beispiel können die Durchkontaktlöcher 72 (16D ) in einem der Verstärkungs-Patches 74 hergestellt werden, die in den16B ,16F und16G gezeigt sind, oder dergleichen. Außerdem kann das Verstärkungs-Patch mit der Netzstruktur auch eine Außenkontur 75 haben, die in den16B ,16F und16G gezeigt ist. - Damit die Verstärkungs-Patches 74 eine ausreichende Festigkeit zum Verstärken der Struktur haben, werden sie so konzipiert, dass sie eine ausreichende Größe haben. Zum Beispiel können eine Länge L und eine Breite W in den
16A ,16C ,16D 16E, 16F und 16G und ein Durchmesser D1 in16B größer als etwa 500 µm sein und können etwa 500 µm bis etwa 10.000 µm betragen. Außerdem ist in dem Bereich, der von der Kontur 75 definiert wird und mit Strichlinien dargestellt ist, eine Gesamtdichte des Metalls ausreichend hoch, wobei die Metalldichte das Verhältnis der Gesamtfläche des Metalls in der Kontur 75 zu der Gesamtfläche in der Kontur 75 ist. Zum Beispiel kann die Metalldichte größer als etwa 70 % sein und kann etwa 70 % bis 100 % betragen (wenn das Verstärkungs-Patch kompakt ist). Wenn hingegen die Verstärkungs-Patches 74 zu dünn sind und/oder die Metalldichte zu niedrig ist, verformen sich die Verstärkungs-Patches 74 bei Belastung leicht, und sie haben keine ausreichende Festigkeit zum Verstärken des Packages. - Kommen wir zu
14 zurück. Die Verstärkungs-Patches 27, 33, 37, 44 und 62 werden zum Verstärken des Packages 100' verwendet. Zum Beispiel werden die Package-Komponenten 52 an eine RDL-Struktur 48 gebondet, und es besteht eine signifikante Differenz zwischen einem Wärmeausdehnungskoeffizienten (CTE) der Package-Komponenten 52 und einem CTE der RDL-Struktur 48. Dies führt zu einer signifikanten mechanischen Spannung, die in den Bereichen in der Nähe der peripheren Bereiche der Package-Komponenten 52 und in den Bereichen in der Nähe der Spalte zwischen benachbarten Package-Komponenten 52 entsteht. In dem in14 gezeigten Beispiel sind einige Verstärkungs-Patches 27, 33, 37, 44A und 62A direkt unter dem Spalt zwischen den Package-Komponenten 52A und 52B angeordnet. Diese Verstärkungs-Patches können sich auch direkt unter den peripheren Bereichen der Package-Komponenten 52A und/oder 52B erstrecken. Außerdem befinden sich einige Verstärkungs-Patches (wie etwa 44B und 62B) direkt unter den äußeren peripheren Bereichen der Package-Komponenten 52A und/oder 52B. - Die
17 bis19 zeigen Draufsichten einiger Verstärkungs-Patches 74 (die Verstärkungs-Patches 74A, 74B und 74C umfassen), wobei die Verstärkungs-Patches 74 die Verstärkungs-Patches 27, 33, 37, 44 und 62 in jeder Kombination darstellen können. Wie in17 gezeigt ist, sind die Verstärkungs-Patches 74A an den Ecken der (und unter den) Package-Komponenten 52A und 52B angeordnet. Damit die Verstärkungs-Patches 74A ein ausreichendes Verstärkungsvermögen haben, können ihre Länge L1 und ihre Breite Wi größer als etwa 500 µm sein und etwa 500 µm bis etwa 10.000 µm betragen. Außerdem überdecken die Package-Komponenten 52A und 52B die Verstärkungs-Patches 74 mit entsprechenden Flächen. Zum Beispiel können eine Überdeckungslänge L2 und eine Überdeckungsbreite W2 größer als etwa 200 µm sein. Eine Nicht-Überdeckung-Länge L2' und eine Nicht-Überdeckung-Breite W2' können ebenfalls größer als etwa 200 µm sein, sodass sich die Verstärkungs-Patches 74 weit genug ausdehnen können, um eine Verstärkungskraft für die benachbarten Bereiche bereitzustellen, in denen die Belastung am höchsten ist. - Das Verstärkungs-Patch 74B ist dicht an einem Spalt G zwischen den Package-Komponenten 52A und 52B angeordnet. Gemäß einigen Ausführungsformen dehnt sich das Verstärkungs-Patch 74B über den gesamten Bereich direkt unter dem Spalt G zwischen den Package-Komponenten 52A und 52B aus, und es kann sich direkt unter den Package-Komponenten 52A und/oder 52B erstrecken. Dementsprechend ist eine Breite W3 des Verstärkungs-Patches 74 größer als der Spalt G zwischen den Package-Komponenten 52A und 52B. Außerdem kann eine Überdeckungsbreite W4 des Verstärkungs-Patches 74 größer als etwa 200 µm sein und kann etwa 200 µm bis etwa 500 µm betragen. Eine Länge L3 des Verstärkungs-Patches 74 kann größer als die Längen der Package-Komponenten 52A und 52B sein. Der in
14 gezeigte Referenzquerschnitt kann aus dem in17 gezeigten Referenzquerschnitt 14 - 14 erhalten werden. -
18 zeigt eine Draufsicht eines Verstärkungs-Patches 74 gemäß weiteren Ausführungsformen. Das Verstärkungs-Patch 74 kann einen Ring oder eine Mehrzahl von Ringen um die peripheren Bereiche jeder der Package-Komponenten 52A und 52B bilden. Wenn es mehr als eine Package-Komponente 52 gibt, können sich die benachbarten Verstärkungs-Patch-Ringe miteinander verbinden, sodass sich der Verbindungsbereich über den gesamten Spalt / alle Spalte zwischen den Package-Komponenten 52 erstrecken kann. Außerdem können die Verstärkungs-Patch-Ringe jeweils einen inneren Teil direkt unter dem peripheren Bereich der entsprechenden Package-Komponente 52 und einen äußeren Teil aufweisen, der nicht von der entsprechenden Package-Komponente 52 überdeckt wird. Der äußere Teil kann somit ebenfalls ein Ring sein, der die entsprechende Package-Komponente 52 in der Ebene umschließt. Die Überdeckungsbreite W4, die auch die Breite der inneren Teile der Verstärkungs-Patch-Ringe ist, kann bei einigen Ausführungsformen größer als etwa 200 µm sein. -
19 zeigt eine Draufsicht eines Packages 70 mit einem Verstärkungs-Patch 74 gemäß weiteren Ausführungsformen. Das Package 70 weist mehrere äußere kleinere Package-Komponenten 52C auf, die zu einem Ring ausgerichtet sind, der die größeren Package-Komponenten 52A und 52B umschließt. Es ist wahrscheinlicher, dass eine hohe Belastung um die peripheren Bereiche der größeren Package-Komponenten 52A und 52B und nicht um die äußeren peripheren Bereiche der kleineren Package-Komponenten 52C auftrifft. Dementsprechend können ein oder mehrere Verstärkungs-Patches 74 dicht an den peripheren Bereichen der größeren Package-Komponenten 52A und 52B hergestellt werden, und sie können dicht an den äußeren peripheren Bereichen der kleineren Package-Komponenten 52C hergestellt werden oder auch nicht. Wie in19 gezeigt ist, werden die Verstärkungs-Patches 74 zum Beispiel um die Package-Komponenten 52A und 52B hergestellt, wobei sie sich unter diesen erstrecken können. Die Verstärkungs-Patches 74 können sich direkt unter den kleineren Package-Komponenten 52C erstrecken oder auch nicht. - Kommen wir zu
14 zurück. Die Verstärkungs-Patches 27, 33, 37, 44 und 62 können elektrisch floatend sein. Bei einigen Ausführungsformen können die Verstärkungs-Patches 27, 33, 37, 44 und 62 jeweils als ein diskretes und isoliertes Strukturelement hergestellt werden, wobei keine Durchkontaktierungen mit den Verstärkungs-Patches verbunden werden. Dementsprechend werden die entsprechenden Verstärkungs-Patches 27, 33, 37, 44 und 62 jeweils vollständig in dielektrische Materialien eingebettet. Bei alternativen Ausführungsformen können einige benachbarte Verstärkungs-Patches (mittels Durchkontaktierungen) mit den darüber und/oder darunter befindlichen Verstärkungs-Patches zu einer verbundenen Struktur verbunden werden, sodass das Verstärkungsvermögen weiter verbessert wird. Die verbundene Struktur kann immer noch elektrisch floatend sein und kann vollständig in dielektrische Materialien eingebettet sein. Wie in14 gezeigt ist, können zum Beispiel beim Herstellen von Durchkontaktierungen 46 Verstärkungs-Patches 44A und 44B eine verbundene Struktur mit jeweiligen darunter befindlichen Verstärkungs-Patches 37 bilden. Bei alternativen Ausführungsformen werden die Verstärkungs-Patches 27, 33, 37, 44 und 62 elektrisch geerdet und können eine elektrische Abschirmfunktion haben. Bei alternativen Ausführungsformen werden die Verstärkungs-Patches 27, 33, 37, 44 und 62 mit einer positiven Versorgungsspannung Vdd verbunden. -
15A zeigt ein Package 70 gemäß alternativen Ausführungsformen. Diese Ausführungsformen sind den in14 gezeigten Ausführungsformen ähnlich, mit der Ausnahme, dass die Verstärkungs-Patches 27, 33, 37, 44 und/oder 62 neben ihrer mechanischen Verstärkungsfunktion auch eine elektrische Funktion haben können. Zum Beispiel kann das Verstärkungs-Patch 44A die Package-Komponenten 52A und 52B durch Lötbereiche 53A miteinander verbinden. Bei diesen Ausführungsformen fungiert das Verstärkungs-Patch 44A auch als eine UBM für die entsprechenden Lötbereiche 53A. Die Package-Komponente 52A kann mit der Package-Komponente 52B elektrisch verbunden werden, wobei die elektrische Erd- oder Versorgungsspannung Vdd von dem Verstärkungs-Patch 44A geführt wird. Die Package-Komponente 52A kann außerdem signalmäßig mit der Package-Komponente 52B verbunden werden, wobei Signale über das Verstärkungs-Patch 44A übertragen werden. Ähnlich wie bei der Ausführungsform in14 können zum Verbinden mit dem Verstärkungs-Patch 37 Durchkontaktierungen 46 direkt unter der Verstärkungs-Patch 44A hergestellt werden oder auch nicht. -
15B zeigt eine Draufsicht des Verstärkungs-Patches 44A, das eine elektrische Funktion hat. Für das dargestellte Verstärkungs-Patch 44A wird als ein Beispiel die in16E gezeigte Struktur verwendet, aber es kann auch ein Verstärkungs-Patch mit einer anderen Struktur verwendet werden. Die Lötbereiche 53A werden so hergestellt, dass sie mit den gegenüberliegende Enden des Verstärkungs-Patches 44A verbunden werden. Durchkontaktierungen 46, die hergestellt werden können oder auch nicht, sind ebenfalls dargestellt. Es dürfte wohlverstanden sein, dass es mehrere Durchkontaktierungen 46 geben kann, die über das gesamte Verstärkungs-Patch 44A verteilt sind, obwohl nur zwei Durchkontaktierungen 46 gezeigt sind. Das tieferliegende Verstärkungs-Patch 37 (wenn es hergestellt wird und mit dem Verstärkungs-Patch 44A verbunden wird) kann die gleiche Form wie oder eine andere Form als das Verstärkungs-Patch 44A haben. -
15A zeigt außerdem Verstärkungs-Patches 44C, die an anderen Positionen als in der Nähe der peripheren Bereiche der Package-Komponenten 52 verteilt sind. Obwohl es nicht dargestellt ist, können ähnliche Verstärkungs-Patches 44C in anderen Schichten hergestellt werden, zum Beispiel können sie in dem gleichen Herstellungsprozess wie die dargestellten Verstärkungs-Patches 27, 33 und 37 hergestellt werden. Die Verstärkungs-Patches 44C können dort hergestellt werden, wo ausreichend Platz dafür verfügbar ist, sodass sie eine ausreichende Größe zum Erfüllen der Verstärkungsfunktion haben. Einige der Verstärkungs-Patches 44C können vollständig von den Package-Komponenten 52A und/oder 52B überdeckt werden, wie in15A gezeigt ist, während einige andere Verstärkungs-Patches vollständig gegenüber den Package-Komponenten 52A und 52B versetzt sein können. Obwohl es nicht dargestellt ist, können Verstärkungs-Patches 44C in anderen Packages 70 hergestellt werden, wie etwa denen, die in den14 ,20 und22 gezeigt sind. - Die
20 und21 zeigen eine Schnittansicht bzw. eine Draufsicht eines Packages 70 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den in den14A und15A gezeigten Ausführungsformen ähnlich, mit der Ausnahme, dass Durchkontaktierungen 78 in einem Verkapselungsmaterial 56 hergestellt werden und zum elektrischen Verbinden einer Umverteilungsstruktur 48 mit einem Package 80 verwendet werden. Gemäß einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der Durchkontaktierungen 78 die folgenden Schritte: Erzeugen von Öffnungen in der dielektrischen Schicht 38, um einige Metallpads in den RDLs 36 freizulegen; Herstellen einer metallischen Seedschicht so, dass sie sich in die Öffnung erstreckt; Herstellen einer Plattierungsmaske, wie etwa eines Fotoresists, über der Umverteilungsstruktur 48; Strukturieren der Plattierungsmaske, um weitere Öffnungen zu erzeugen; und Plattieren der Durchkontaktierungen 78 in den weiteren Öffnungen. In der dielektrischen Schicht 38 werden Durchkontaktierungen 79 zum Verbinden der Durchkontaktierungen 78 mit den RDLs 36 hergestellt. Bei einigen Ausführungsformen können die Durchkontaktierungsöffnungen für die Durchkontaktierungen 79 gleichzeitig mit den Durchkontaktierungsöffnungen für die UBMs 42 erzeugt werden, um Herstellungskosten zu senken. Die metallische Seedschicht zum Herstellen der Durchkontaktierungen 79 und der Durchkontaktierungen 78 kann daher die gleiche metallische Seedschicht wie zum Herstellen der UBMs 42 und der Verstärkungs-Patches 44 sein. Anders ausgedrückt, für die Durchkontaktierungen 78 und die Durchkontaktierungen 79 werden der gleiche Durchkontaktierungsöffnungs-Erzeugungsprozess und der gleiche Metallische-Seedschicht-Herstellungsprozess wie für die UBMs 42 verwendet, aber es werden andere Plattierungsmasken und andere Plattierungsprozesse als für die UBMs 42 verwendet. Bei einigen Ausführungsformen können die Package-Komponenten 52 nach der Herstellung der Durchkontaktierungen 78 an die Umverteilungsstruktur 48 gebondet werden. - Nach der Verkapselung der Durchkontaktierungen 78 und der Package-Komponenten 52 in dem Verkapselungsmaterial 56 wird das Package 80 durch Lötbereiche 84 an die Durchkontaktierungen 78 gebondet. Bei einigen Ausführungsformen weist das Package 80 Speicher-Dies auf, die an ein Package-Substrat gebondet sind. Zum Schutz der Lötbereiche 84 kann eine Unterfüllung 82 verteilt werden. Dann wird der entsprechende neu konfigurierte Wafer in Packages 100' zersägt. Die Package-Komponente 66 wird an eines der Packages 100' gebondet.
-
21 zeigt eine beispielhafte Draufsicht eines Packages 70 mit Durchkontaktierungen 78 gemäß einigen Ausführungsformen. Die Durchkontaktierungen 78 können zu einem Ring ausgerichtet sein, der die Package-Komponenten 52 umschließt. Bei einigen Ausführungsformen sind außerdem Verstärkungs-Patches 74 dargestellt. Es dürfte wohlverstanden sein, dass die dargestellten Verstärkungs-Patches 74 und Package-Komponenten 52 nur Beispiele sind und dass andere Layouts, wie etwa die, die in den18 und19 gezeigt sind, ebenfalls verwendet werden können. -
22 zeigt eine Schnittansicht eines Packages 70 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind den in den14 und15A gezeigten Ausführungsformen ähnlich, mit der Ausnahme, dass es außer den Package-Komponenten 52A und 52B auch eine Mehrzahl von Package-Komponenten 52C geben kann. Bei einigen Ausführungsformen sind die Package-Komponenten 52A und 52B Logik-Dies, und die Package-Komponenten 52C können Speicher-Dies, Speicher-Die-Stapel, wie etwa HBMs, Speicher-Packages oder dergleichen sein.22 kann aus dem in19 gezeigten Referenzquerschnitt 22 - 22 erhalten werden. - Bei den vorstehend erläuterten Ausführungsformen werden einige Prozesse und Strukturelemente gemäß einigen Ausführungsformen der vorliegenden Erfindung erörtert, um ein dreidimensionales Package (3D-Package) herzustellen. Es können auch andere Prozesse und Strukturelemente verwendet werden. Zum Beispiel können Prüfstrukturen zur Unterstützung bei der Verifikationsprüfung einer 3D-Verkappung oder von 3DIC-Bauelementen verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Verkappung oder 3DIC-Bauelemente ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
- Die Ausführungsformen der vorliegenden Erfindung haben mehrere Vorzüge. Durch Herstellen von Verstärkungs-Patches an Positionen in Packages, an denen mechanische Spannungen hoch sind, können die Verstärkungs-Patches das Package zusätzlich mechanisch abstützen. Die Verstärkungs-Patches können unter Verwendung der gleichen Prozesse wie für die Herstellung einiger RDLs hergestellt werden, sodass keine zusätzlichen Kosten entstehen.
- Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Herstellen einer Umverteilungsstruktur mit den Teilschritten Herstellen einer Mehrzahl von dielektrischen Schichten über einem Träger, Herstellen einer Mehrzahl von Umverteilungsleitungen so, dass sie sich in die Mehrzahl von dielektrischen Schichten erstrecken, und Herstellen eines Verstärkungs-Patches über dem Träger; Bonden einer ersten Package-Komponente an die Umverteilungsstruktur, wobei die erste Package-Komponente einen peripheren Bereich aufweist, der einen Teil des Verstärkungs-Patches überdeckt; und Ablösen der Umverteilungsstruktur und der ersten Package-Komponente von dem Träger. Gemäß einer Ausführungsform umfasst das Verfahren weiterhin ein Verteilen einer Unterfüllung zwischen der ersten Package-Komponente und der Umverteilungsstruktur, wobei die Unterfüllung das Verstärkungs-Patch kontaktiert. Gemäß einer Ausführungsform umfasst das Verfahren nach dem Ablösen weiterhin ein Herstellen eines weiteren Verstärkungs-Patches, wobei das Verstärkungs-Patch und das weitere Verstärkungs-Patch auf gegenüberliegenden Seiten der Mehrzahl von dielektrischen Schichten angeordnet werden. Gemäß einer Ausführungsform umfasst das Herstellen der Umverteilungsstruktur weiterhin ein Herstellen einer Mehrzahl von Metallisierungen unter dem Kontakthügel so, dass sie sich in eine der Mehrzahl von dielektrischen Schichten hinein erstrecken, wobei das Verstärkungs-Patch und die Mehrzahl von Metallisierungen unter dem Kontakthügel in einem gemeinsamen Prozess hergestellt werden und die erste Package-Komponente an die Mehrzahl von Metallisierungen unter dem Kontakthügel gebondet wird. Gemäß einer Ausführungsform umfasst die Herstellung des Verstärkungs-Patches ein Plattieren. Gemäß einer Ausführungsform ist nach dem Ablösen das Verstärkungs-Patch vollständig in dielektrische Materialien eingebettet. Gemäß einer Ausführungsform umfasst das Verfahren weiterhin ein Bonden einer zweiten Package-Komponente an die Umverteilungsstruktur, wobei das Verstärkungs-Patch Folgendes aufweist: einen ersten Teil, der von der ersten Package-Komponente überdeckt ist; einen zweiten Teil, der von der zweiten Package-Komponente überdeckt ist; und einen dritten Teil, der den ersten Teil mit dem zweiten Teil verbindet. Gemäß einer Ausführungsform hat das Verstärkungs-Patch eine Maschenstruktur.
- Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Package Folgendes auf: eine Umverteilungsstruktur mit einer Mehrzahl von dielektrischen Schichten, einer Mehrzahl von Umverteilungsleitungen, die sich in die Mehrzahl von dielektrischen Schichten hinein erstrecken, und einem Verstärkungs-Patch, das die Mehrzahl von dielektrischen Schichten überdeckt, wobei das Verstärkungs-Patch ein metallisches Material aufweist; eine erste Package-Komponente, die über der Umverteilungsstruktur angeordnet ist und an diese gebondet ist; und eine Unterfüllung zwischen der Umverteilungsstruktur und der ersten Package-Komponente, wobei die Unterfüllung das Verstärkungs-Patch kontaktiert. Gemäß einer Ausführungsform ist das Verstärkungs-Patch vollständig in dielektrische Materialien eingebettet. Gemäß einer Ausführungsform hat das Verstärkungs-Patch eine Breite, die größer als etwa 500 µm ist. Gemäß einer Ausführungsform wird das Verstärkungs-Patch von einem Randteil der ersten Package-Komponente überdeckt, wobei eine Überdeckungsbreite größer als etwa 200 µm ist. Gemäß einer Ausführungsform ist das Verstärkungs-Patch elektrisch floatend. Gemäß einer Ausführungsform ist das Verstärkungs-Patch elektrisch mit der ersten Package-Komponente verbunden, und das Verstärkungs-Patch hat eine Maschenstruktur. Gemäß einer Ausführungsform bildet das Verstärkungs-Patch einen Ring in der Nähe von vier Rändern der ersten Package-Komponente.
- Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Package Folgendes auf: eine Umverteilungsstruktur mit einer Mehrzahl von dielektrischen Schichten, einer Mehrzahl von Umverteilungsleitungen, die sich in die Mehrzahl von dielektrischen Schichten hinein erstrecken, und einem Verstärkungs-Patch, das eine der Mehrzahl von dielektrischen Schichten kontaktiert, wobei das Verstärkungs-Patch elektrisch floatend ist; und eine Package-Komponente, die an die Umverteilungsstruktur gebondet ist, wobei das Verstärkungs-Patch einen ersten Teil aufweist, der von einem Eckteil der Package-Komponente überdeckt ist. Gemäß einer Ausführungsform weist das Verstärkungs-Patch weiterhin einen zweiten Teil auf, der sich über die Package-Komponente hinaus erstreckt. Gemäß einer Ausführungsform hat der erste Teil des Verstärkungs-Patches eine Breite, die größer als etwa 200 µm ist. Gemäß einer Ausführungsform bildet das Verstärkungs-Patch einen Ring, der einen inneren Teil, der von der Package-Komponente überdeckt wird, und einen äußeren Teil umfasst, der sich über Ränder der Package-Komponente hinaus erstreckt, wobei der innere Teil und der äußere Teil Ringformen haben. Gemäß einer Ausführungsform weist das Package weiterhin eine Unterfüllung zwischen der Umverteilungsstruktur und der Package-Komponente auf, wobei die Unterfüllung das Verstärkungs-Patch kontaktiert.
- Bezugszeichenliste
-
- 20
- Träger
- 22
- Ablöseschicht
- 24, 28, 34, 38
- dielektrische Schicht
- 26, 32, 36
- RDLs
- 27, 33, 37, 44, 44A, 44B, 44C, 62, 62A, 62B; 74
- Verstärkungs-Patches
- 30, 40
- Öffnungen
- 42
- UBMs
- 46
- Durchkontaktierung
- 48
- Umverteilungsstruktur
- 50
- Metallpads
- 52; 52A, 52B, 52C
- Package-Komponenten
- 53
- Lötbereiche
- 54
- Unterfüllung
- 56
- Verkapselungsmaterial
- 58
- Öffnungen in 24
- 60
- UBMs
- 62
- Verstärkungs-Patches
- 64
- Lötbereiche auf 60
- 66
- Package-Komponente
- 68
- Unterfüllung
- 70
- Package
- 72
- Durchkontaktlöcher in 74
- 75
- Außenkontur von 74
- 78
- Durchkontaktierung durch 56
- 79
- Durchkontaktierung in 38
- 80
- Package
- 82
- Unterfüllung
- 84
- Lötbereiche
- 100
- neu konfigurierter Wafer
- 100'
- Mehrzahl von Packages
- 200
- Prozessablauf
- 202 bis 224
- Schritte von 200
Claims (20)
- Verfahren mit den folgenden Schritten: Herstellen einer Umverteilungsstruktur (48) mit den folgenden Teilschritten: Herstellen einer Mehrzahl von dielektrischen Schichten (24, 28, 34, 38) über einem Träger (20), Herstellen einer Mehrzahl von Umverteilungsleitungen (22, 26, 32, 36) so, dass sie sich in die Mehrzahl von dielektrischen Schichten hinein erstrecken, und Herstellen eines Verstärkungs-Patches (44, 74) über dem Träger (20); Bonden einer ersten Package-Komponente (52) und einer zweiten Package-Komponente (52) an die Umverteilungsstruktur (48), wobei die erste Package-Komponente (52) und die zweite Package-Komponente (52) jeweils Randbereiche aufweisen, die einen Teil des Verstärkungs-Patches (44, 74) überdecken.
- Verfahren nach
Anspruch 1 , das weiterhin ein Verteilen einer Unterfüllung (68) zwischen der ersten Package-Komponente (52), der zweiten Package-Komponente (52) und der Umverteilungsstruktur (48) umfasst, wobei die Unterfüllung (68) das Verstärkungs-Patch (44, 74) kontaktiert. - Verfahren nach
Anspruch 1 oder2 , ferner umfassend: Ablösen der Umverteilungsstruktur (48), der ersten Package-Komponente (52) und der zweiten Package-Komponente (52) von dem Träger (20); und danach Herstellen eines weiteren Verstärkungs-Patches (62), wobei das Verstärkungs-Patch (44, 74) und das weitere Verstärkungs-Patch (62) auf entgegengesetzten Seiten der Mehrzahl von dielektrischen Schichten angeordnet werden. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der Umverteilungsstruktur (48) weiterhin Folgendes umfasst: Herstellen einer Mehrzahl von Unterkontakt-Metallisierungen (42) so, dass sie sich in eine der Mehrzahl von dielektrischen Schichten hinein erstrecken, wobei das Verstärkungs-Patch (44, 74) und die Mehrzahl von Unterkontakt-Metallisierungen (42) in einem gemeinsamen Prozess hergestellt werden und die erste Package-Komponente (52) und die zweite Package-Komponente (52) an die Mehrzahl von Unterkontakt-Metallisierungen (42) gebondet werden.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen des Verstärkungs-Patches (44, 74) ein Plattieren umfasst.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Ablösen das Verstärkungs-Patch (44, 74) vollständig in dielektrische Materialien eingebettet ist.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verstärkungs-Patch (44, 74) eine Metalldichte größer als 70 % aufweist.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verstärkungs-Patch (44, 74) eine Maschenstruktur hat.
- Package mit: einer Umverteilungsstruktur (48), die Folgendes umfasst: eine Mehrzahl von dielektrischen Schichten (24, 28, 34, 38), eine Mehrzahl von Umverteilungsleitungen (22, 26, 32, 36), die sich in die Mehrzahl von dielektrischen Schichten hinein erstrecken, und ein Verstärkungs-Patch (44, 74), das die Mehrzahl von dielektrischen Schichten überdeckt, wobei das Verstärkungs-Patch ein metallisches Material aufweist und mit Abstand zu einem Rand des Package angeordnet ist; einer ersten Package-Komponente (52), die über der Umverteilungsstruktur (48) angeordnet ist und an diese gebondet ist; und einer Unterfüllung (82) zwischen der Umverteilungsstruktur (48) und der ersten Package-Komponente (52), wobei die Unterfüllung das Verstärkungs-Patch (44, 74) kontaktiert.
- Package nach
Anspruch 9 , wobei das Verstärkungs-Patch (44, 74) vollständig in dielektrischen Materialien eingebettet ist. - Package nach
Anspruch 9 oder10 , wobei das Verstärkungs-Patch (44, 74) eine Breite hat, die größer als etwa 500 µm ist. - Package nach einem der
Ansprüche 9 bis11 , wobei das Verstärkungs-Patch (44, 74) von einem Randteil der ersten Package-Komponente (52) überdeckt ist, wobei eine Überdeckungsbreite größer als etwa 200 µm ist. - Package nach einem der
Ansprüche 9 bis12 , wobei das Verstärkungs-Patch (44, 74) elektrisch floatend ist. - Package nach einem der
Ansprüche 9 bis12 , wobei das Verstärkungs-Patch (44, 74) mit der ersten Package-Komponente (52) elektrisch verbunden ist und eine Maschenstruktur hat. - Package nach einem der
Ansprüche 9 bis11 , wobei das Verstärkungs-Patch (44, 74) einen Ring in der Nähe von vier Rändern der ersten Package-Komponente bildet. - Package mit: einer Umverteilungsstruktur (48), die Folgendes umfasst: eine Mehrzahl von dielektrischen Schichten (24, 28, 34, 38), eine Mehrzahl von Umverteilungsleitungen (22, 26, 32, 36), die sich in die Mehrzahl von dielektrischen Schichten hinein erstrecken, und wenigstens zwei Verstärkungs-Patches (44, 74), die in den dielektrischen Schichten angeordnet sind, wobei die Verstärkungs-Patches elektrisch floatend sind; und einer Package-Komponente (52), die an die Umverteilungsstruktur (48) gebondet ist, wobei die Verstärkungs-Patches (44, 74) jeweils an Ecken der Package-Komponente (52) sind und einen ersten Teil aufweisen, der von einem entsprechenden Eckteil der Package-Komponente (52) überdeckt wird.
- Package nach
Anspruch 16 , wobei die Verstärkungs-Patches (44, 74) jeweils einen zweiten Teil aufweisen, der sich über die Package-Komponente (52) hinaus erstreckt. - Package nach
Anspruch 16 oder17 , wobei der erste Teil des Verstärkungs-Patches (44, 74) eine Breite hat, die größer als etwa 200 µm ist. - Package nach einem der
Ansprüche 16 bis18 , mit ferner: einer zweiten Package-Komponente (52), die an die Umverteilungsstruktur (48) gebondet ist und mit einem weiteren Verstärkungs-Patch (44, 74), wobei die erste Package-Komponente (52) und die zweite Package-Komponente (52) jeweils Randbereiche aufweisen, die einen Teil des weiteren Verstärkungs-Patches (44, 74) überdecken. - Package nach einem der
Ansprüche 16 bis18 , das weiterhin eine Unterfüllung (82) zwischen der Umverteilungsstruktur (48) und der Package-Komponente (52) aufweist, wobei die Unterfüllung (82) die Verstärkungs-Patches (44, 74) kontaktiert.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/823,995 | 2020-03-19 | ||
US16/823,995 US11393746B2 (en) | 2020-03-19 | 2020-03-19 | Reinforcing package using reinforcing patches |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102020108542A1 DE102020108542A1 (de) | 2021-09-23 |
DE102020108542B4 true DE102020108542B4 (de) | 2023-06-22 |
Family
ID=76507839
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102020108542.7A Active DE102020108542B4 (de) | 2020-03-19 | 2020-03-27 | Package unter Verwendung von Verstärkungs-Patches und Verfahren zur Herstellung |
Country Status (5)
Country | Link |
---|---|
US (4) | US11393746B2 (de) |
KR (1) | KR102425696B1 (de) |
CN (1) | CN113053757B (de) |
DE (1) | DE102020108542B4 (de) |
TW (1) | TWI773178B (de) |
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- 2020-03-19 US US16/823,995 patent/US11393746B2/en active Active
- 2020-03-27 DE DE102020108542.7A patent/DE102020108542B4/de active Active
- 2020-06-22 KR KR1020200075843A patent/KR102425696B1/ko active IP Right Grant
- 2020-08-27 CN CN202010879929.1A patent/CN113053757B/zh active Active
-
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- 2021-03-10 TW TW110108470A patent/TWI773178B/zh active
-
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- 2022-06-24 US US17/808,827 patent/US11728256B2/en active Active
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- 2023-06-23 US US18/340,387 patent/US12094810B2/en active Active
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- 2024-07-11 US US18/770,022 patent/US20240363511A1/en active Pending
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Also Published As
Publication number | Publication date |
---|---|
TW202137449A (zh) | 2021-10-01 |
US20220328392A1 (en) | 2022-10-13 |
US20240363511A1 (en) | 2024-10-31 |
DE102020108542A1 (de) | 2021-09-23 |
US12094810B2 (en) | 2024-09-17 |
US20230335477A1 (en) | 2023-10-19 |
US20210296220A1 (en) | 2021-09-23 |
CN113053757A (zh) | 2021-06-29 |
CN113053757B (zh) | 2024-05-24 |
US11728256B2 (en) | 2023-08-15 |
TWI773178B (zh) | 2022-08-01 |
KR102425696B1 (ko) | 2022-07-28 |
KR20210118348A (ko) | 2021-09-30 |
US11393746B2 (en) | 2022-07-19 |
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Legal Events
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---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
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R020 | Patent grant now final |