KR100541395B1

KR100541395B1 - 반도체칩 적층장치, 이것을 이용한 반도체 패키지의제조방법, 그리고 이러한 방법에 의하여 제조된 반도체패키지

Info

Publication number: KR100541395B1
Application number: KR1020030063132A
Authority: KR
Inventors: 김민일; 김동국; 이창철; 황태회; 홍재영
Original assignee: 삼성전자주식회사
Priority date: 2003-09-09
Filing date: 2003-09-09
Publication date: 2006-01-11
Also published as: US20050054140A1; US20070018295A1; JP2005086206A; KR20050026157A; US7135353B2; US7374966B2; JP4434887B2; US20080191364A1

Abstract

본 발명은 반도체 제조공정의 반도체칩 적층장치, 이것을 이용한 반도체 패키지의 제조방법, 그리고 이러한 방법에 의하여 제조된 반도체 패키지에 관한 것이다.

본 발명에 따른 반도체칩 적층장치는, 2개의 웨이퍼가 각각 로딩되는 2개의 테이블, 그 2개의 웨이퍼에 각각 포함된 2종류의 반도체칩들을 픽업하는 픽커, 그 픽커를 그 2개의 테이블 사이로 왕복 이동시키는 픽커 이송부를 포함하는 구성을 특징으로 한다. 또한, 이러한 반도체칩 적층장치를 사용하여 후막(厚膜)의 반도체칩이 박막(薄膜)의 반도체칩에 다이 어태치되는 구성을 가진 반도체 패키지를 제조하는 것을 특징으로 한다.

이에 따라, 반도체칩을 적층하는 공정이 간편하고 신속하게 되어 반도체 패키지의 제조공정의 생산성이 향상되며, 박막(薄膜)의 반도체칩에 다이 어태치된 후막(厚膜)의 반도체칩이 박막(薄膜)의 반도체칩의 지지 보강재(支持補强材) 역할을 하므로, 픽커 등의 외부 충격에 의한 반도체칩의 균열 또는 휘어짐이 억제되어 반도체 패키지의 제품 신뢰성이 향상된다.

반도체, 적층, 테이블, 패키지, 다이, 어태치

Description

반도체칩 적층장치, 이것을 이용한 반도체 패키지의 제조방법, 그리고 이러한 방법에 의하여 제조된 반도체 패키지{Apparatus for stacking semiconductor chips on wafer, method using the apparatus, and semiconductor package manufactured thereby}

도 1은 종래의 반도체칩 적층장치를 개략적으로 나타낸 개념도이다.

도 2는 본 발명에 따른 반도체칩 적층장치를 개략적으로 나타낸 개념도이다.

도 3a 내지 도 3d는 본 발명에 따른 반도체칩 적층장치를 이용한 반도체 패키지의 제조방법을 나타낸 단면도이다.

도 4는 본 발명에 따른 반도체 패키지 제조방법 중에서 반도체칩을 적층하는 상태를 나타낸 사시도이다.

도 5는 본 발명에 따른 반도체 패키지의 제조공정 중에서 복수의 반도체칩을 적층하는 과정을 개념적으로 나타낸 다이어 그램이다.

도 6은 본 발명의 일실시예에 따른 반도체 패키지를 나타낸 단면도이다.

도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

W1, W2: 제1 및 제2웨이퍼 1, 2: 제1 및 제2반도체칩

20: 반도체칩 적층장치 21, 22: 제1 및 제2테이블

26, 27: 제1 및 제2웨이퍼 이송부 23: 픽커

25: 픽커 이송부 35: 기판 패널

36: 기판 42: 2층 멀티칩

통상적으로 반도체 패키지는 전자기기의 소형화 경향에 따라 고집적화가 이루어지고 있다. 이러한 고집적화를 이루기 위한 방편 중의 하나로서 반도체칩 적층장치를 사용하여 반도체칩을 적층하는 방법이 실시되고 있다.

도 1에서 도시된 바와 같이, 종래의 반도체칩 적층장치(10)는, 제1 또는 제2웨이퍼(W1)(W2)가 올려지는 테이블(11)과, 제1 또는 제2웨이퍼(W1)(W2)를 테이블(1)에 로딩 또는 언로딩시키는 웨이퍼 이송부(16)와, 제1반도체칩(1)을 진공압을 이용하여 픽업하는 픽커(13)와, 픽커(13)를 이동시키는 픽커 이송부(15)를 포함한다.

이와 같은 구성을 가진 종래의 반도체칩 적층장치로서 반도체칩을 적층하는 방법을 설명한다.

먼저, 테이블(11)에 제1웨이퍼(W1)가 로딩(loading)된다(제1단계). 다음으로, 픽커(13)가 제1웨이퍼(W1)에 마련된 제1반도체칩(1)을 픽업한다(제2단계). 다음으로, 제1웨이퍼(W1)가 테이블(11)에 언로딩된다(제3단계). 다음으로, 제2웨이퍼(W2)가 테이블(11)에 로딩된다(제4단계). 다음으로, 픽업된 제1반도체칩(1)이 제2웨이퍼(W2)의 제2반도체칩(2)상에 다이 어태치(die attach)된다(제5단계). 다음으로, 전술한 제1 내지 제5단계를 반복하여 제2웨이퍼(W2)의 제2반도체칩(2) 모두 위에 제1반도체칩(1)을 적층하여 칩 적층공정을 종료한다.

그러나, 종래의 반도체칩 적층장치는 웨이퍼상의 반도체칩을 하나 하나 적층할 때마다 테이블에 웨이퍼를 일일이 로딩/언로딩하여야 하므로 작업시간이 늘어나게 되어, 반도체 제조공정의 생산성이 저하되는 문제점이 있다.

또한, 두께가 얇은 웨이퍼의 반도체칩에 대하여 진공압을 이용한 픽커가 픽업하거나 다이 어태치하는 경우에, 픽커에 의한 충격으로 반도체칩에 균열현상 또는 휨현상이 발생하므로, 반도체 패키지의 제품 신뢰성이 저하되는 문제점이 있다.

따라서, 본 발명은 반도체 제조공정이 신속히 이루어지고, 반도체 제조공정시 반도체 패키지의 신뢰성이 보장되도록 개선된 반도체칩 적층장치, 이것을 이용한 반도체 패키지의 제조방법, 그리고 이러한 방법에 의하여 제조된 반도체 패키지를 제공하는데 목적이 있다.

본 발명에 따른 반도체칩 적층장치는, 복수의 제1반도체칩을 포함하는 제1웨 이퍼가 로딩(loading)되는 제1테이블; 그 제1반도체칩을 픽업하는 픽커; 그 픽커를 이동시키는 픽커 이송부; 및 그 제1테이블에 이격 배치되며, 그 제1반도체칩이 적층되는 복수의 제2반도체칩을 포함하는 제2웨이퍼가 로딩되는 제2테이블;을 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 픽커 이송부는, 그 제1 및 제2테이블 중에서 선택된 어느 하나로부터 그 제1 및 제2테이블 중에서의 나머지 하나까지 그 픽커를 왕복 이동시키며, 그 제1 및 제2테이블 각각의 상면의 법선 방향으로 그 픽커를 상하 이동시키는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 제1테이블에 그 제1웨이퍼를 로딩 또는 언로딩시키는 제1웨이퍼 이송부와, 그 제2테이블에 그 제2웨이퍼를 로딩 또는 언로딩시키는 제2웨이퍼 이송부를 더 포함하는 것을 특징으로 한다.

본 발명에 따른 반도체 패키지의 제조방법은, (a1) 각각의 저면(底面)에 제1 및 제2접착층이 형성되고, 소잉(sawing)작업이 종료된 제1 및 제2웨이퍼를 준비하는 단계; (a2) 그 제1웨이퍼를 제1테이블 상에 로딩(loading)하고, 그 제2웨이퍼를 그 제1테이블과 이격 배치되는 제2테이블 상에 로딩하는 단계; (a3) 그 제1웨이퍼에 포함된 복수의 제1반도체칩을 픽업하여, 그 제2웨이퍼에 포함된 제2반도체칩 상에 다이 어태치(die attach)하는 단계; (a4) 전술한 (a3)단계를 반복하여 그 제1반도체칩 상에 그 제2반도체칩이 적층된 복수의 2층 멀티칩을 제조하는 단계; (a5) 그 제1웨이퍼중 남겨진 제1잔여물(殘餘物)을 그 제1테이블에서 언로딩(unloading)하고, 복수의 기판이 포함된 기판 패널(substrate panel)을 그 제1테이블에 로딩하 는 단계; (a6) 그 2층 멀티칩을 그 픽커로 픽업하여, 그 기판상에 다이 어태치하는 단계; 및 (a7) 그 2층 멀티칩과 그 기판 사이를 전기적으로 연결하는 와이어 본딩을 실시하고, 그 기판의 저면에 솔더볼을 형성하며, 그 기판 패널을 절단하여 개별화하는 싱귤레이션(singulation) 작업을 실시하는 단계;를 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 제1반도체칩은 그 제1반도체칩 활성면의 법선 방향으로 측정되는 제1칩높이 및 그 제1반도체칩 활성면의 면적인 제1칩면적을 가지고, 그 제2반도체칩은 그 제2반도체칩 활성면의 법선 방향으로 측정되는 제2칩높이 및 그 제2반도체칩 활성면의 면적인 제2칩면적을 가지며, 그 제1칩높이에 대한 그 제1칩면적의 제1비율값은 그 제2칩높이에 대한 그 제2칩면적의 제2비율값보다 작거나 같은 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 제1높이는 그 제2높이보다 더 크고, 그 제1면적은 그 제2면적보다 더 작은 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 제1비율값은 100~1000mm 사이이고, 그 제2비율값은 1000~5000mm 사이인 것을 특징으로 한다.

본 발명에 따른 반도체 패키지의 다른 제조방법은, (b1) 각각의 저면(底面)에 제1 및 제2접착층이 형성되고, 소잉(sawing)작업이 종료된 제1 및 제2웨이퍼를 준비하는 단계; (b2) 그 제1웨이퍼를 제1테이블 상에 로딩(loading)하고, 그 제2웨이퍼를 그 제1테이블과 이격 배치되는 제2테이블 상에 로딩하는 단계; (b3) 그 제1웨이퍼에 포함된 복수의 제1반도체칩을 픽업하여, 그 제2웨이퍼에 포함된 제2반도 체칩 상에 다이 어태치(die attach)하는 단계; (b4) 전술한 (b3)단계를 반복하여 그 제1반도체칩 상에 그 제2반도체칩이 적층된 복수의 2층 멀티칩을 제조하는 단계; (b5) 그 제1웨이퍼중 남겨진 제1잔여물(殘餘物)을 그 제1테이블에서 언로딩(unloading)하고, 저면에 제3접착층이 형성되고 제3반도체칩을 포함하며 소잉작업이 종료된 제3웨이퍼를 그 제1테이블에 로딩하는 단계; (b6) 그 2층 멀티칩을 픽업하여, 그 제3반도체칩 상에 다이 어태치하는 단계; (b7) 전술한 (b6)단계를 반복하여 그 2층 멀티칩 상에 그 제3반도체칩이 적층된 복수의 3층 멀티칩을 제조하는 단계; (b8) 그 제1테이블에 남겨진 제2잔여물을 그 제2테이블에서 언로딩하는 단계; (b9) 전술한 (b1) 내지 (b8)단계를 반복하여 복수층 멀티칩을 제조하는 단계; (b10) 복수의 기판이 포함된 기판 패널(substrate panel)을 그 제1 및 제2테이블 중에서 그 복수층 멀티칩이 로딩되지 않은 테이블에 로딩하는 단계; (b11) 그 복수층 멀티칩을 픽업하여, 그 기판상에 다이 어태치하는 단계; 및 (b12) 그 복수층 멀티칩과 그 기판 사이를 전기적으로 연결하는 와이어 본딩을 실시하고, 그 기판의 저면에 솔더볼을 형성하며, 그 기판 패널을 절단하여 개별화하는 싱귤레이션(singulation) 작업을 실시하는 단계;를 포함하는 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 복수층 멀티칩에서 선택된 두 반도체칩 중에서 상측 반도체칩의 상측 칩높이에 대한 그 상측 반도체칩의 상측 칩면적의 제3비율값은, 그 복수층 멀티칩에서 선택된 두 반도체칩 중에서 하측 반도체칩의 하측 칩높이에 대한 그 하측 반도체칩의 하측 칩면적의 제4비율값보다 작거나 같은 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 상측 칩면적은 그 하측 칩면적보다 더 작은 것을 특징으로 한다.

본 발명에 따른 반도체 패키지의 또다른 제조방법은, (c1) 저면에 제1접착층이 형성되고 소잉(sawing)작업된 제1인터포저 패널(interposer panel)을 제1테이블 상에 로딩(loading)하고, 저면에 제2접착층이 형성되고 소잉 작업된 제1웨이퍼를 그 제1테이블과 이격 배치되는 제2테이블 상에 로딩하는 단계; (c2) 그 제1인터포저 패널에 포함된 제1인터포저를 픽커를 이용하여 픽업하여, 그 제1웨이퍼에 포함된 제1반도체칩 상에 부착하는 단계; (c3) 전술한 (c2)단계를 반복하여 그 제1반도체칩 상에 그 제1인터포저가 적층된 하나 이상의 제1복합체를 제조하는 단계; (c4) 그 제1인터포저 패널을 그 제1테이블에서 언로딩(unloading)하고, 복수의 기판이 포함된 기판 패널(substrate panel)을 그 제1테이블에 로딩하는 단계; (c5) 그 제1복합체를 그 픽커로 픽업하여, 그 기판상에 그 픽커로 다이 어태치하는 단계; (c6) 그 기판 패널을 그 제1테이블에서 언로딩하고, 그 제1복합체가 픽업되고 남은 잔여물을 그 제2테이블에서 언로딩하는 단계; (c7) 그 제1웨이퍼와 동일한 제2웨이퍼 및 그 제1인터포저와 동일한 제2인터포저에 대하여 전술한 (c1) 내지 (c3)단계를 반복하여 그 제1복합체와 동일한 제2복합체를 제조하는 단계; (c8) 그 제1반도체칩과 그 기판 사이를 전기적으로 연결하는 와이어 본딩 단계; (c9) 그 제2복합체를 그 제1복합체상에 다이 어태치하는 단계; (c10) 그 제2반도체칩과 그 기판 사이를 전기적으로 연결하는 와이어 본딩 단계; (c11) 그 제2복합체상에 그 제2반도체칩과 동일한 제3반도체칩을 다이 어태치하는 단계; (c12) 그 제3반도체칩과 그 기판 사 이를 전기적으로 연결하는 와이어 본딩 단계; 및 (c13) 그 기판의 저면에 솔더볼을 형성하며, 그 기판 패널을 절단하고 개별화하는 싱귤레이션(singulation) 작업을 실시하는 단계;를 포함하는 것을 특징으로 한다.

본 발명에 따른 반도체 패키지는, 제1반도체칩; 그 제1반도체칩이 다이 어태치되고, 적층된 하나 이상의 반도체칩을 포함하는 제2반도체칩군; 그 제2반도체칩군이 부착된 기판; 그 기판의 저면에 형성된 솔더볼; 및 그 제1반도체칩과 그 제2반도체칩군을 그 기판과 전기적으로 연결하는 본딩 와이어;를 포함하는 반도체 패키지에 있어서, 그 제1반도체칩은 그 제1반도체칩 활성면의 법선 방향으로 측정되는 제1칩높이 및 그 제1반도체칩 활성면의 면적인 제1칩면적을 가지고, 그 제2반도체칩군중에서 선택된 제2반도체칩은 그 제2반도체칩 활성면의 법선 방향으로 측정되는 제2칩높이 및 그 제2반도체칩 활성면의 면적인 제2칩면적을 가지며, 그 제1칩높이에 대한 그 제1칩면적의 제1비율값은 그 제2칩높이에 대한 그 제2칩면적의 제2비율값보다 더 작은 것을 특징으로 한다.

본 발명의 바람직한 실시예에 따르면, 그 제1높이는 그 제2높이보다 더 큰 것을 특징으로 한다.

이하. 첨부된 도면을 참조하여 본 발명에 따른 반도체칩 적층장치, 이것을 이용한 반도체 패키지의 제조방법, 그리고 이러한 방법에 의하여 제조된 반도체 패키지를 설명한다.

우선, 본 발명에 따른 반도체칩 적층장치를 설명한다.

도 2는 본 발명에 따른 반도체칩 적층장치를 개략적으로 나타낸 개념도이다. 도 2에서 도시된 바와 같이, 본 발명에 따른 반도체칩 적층장치(20)는 제1 및 제2테이블(21)(22), 제1 및 제2웨이퍼 이송부(26)(27), 픽커(23), 그리고 픽커 이송부(25)를 포함한다.

제1테이블(21)에는 복수의 제1반도체칩(1)을 포함하는 제1웨이퍼(W1)가 로딩(loading)된다. 제2테이블(22)은 제1테이블(21)과 이격 배치되며, 그 위에 제2웨이퍼(W2)가 로딩된다. 제1 및 제2웨이퍼(W1)(W2)는 각각 제1 및 제2웨이퍼 적재대(21b)(22b)에 적재될 수도 있다.

제1 및 제2웨이퍼 이송부(26)(27)는 각각 제1 및 제2웨이퍼(W1)(W2)를 제1 및 제2테이블(21)(22)에 로딩 또는 언로딩시킨다. 제1 및 제2웨이퍼 이송부(26)(27)는 가이드 레일 또는 엘리베이터 장치를 포함할 수도 있다.

픽커(23)는 제1반도체칩(1)을 픽업하며, 픽커 이송부(25)와 연결된 픽커 지지대(24)에 의해 지지된다. 픽커(23)는 진공압을 이용한 진공흡착픽커인 것이 바람직하다.

픽커 이송부(25)는 픽커(23)가 제1 및 제2테이블(21)(22) 사이를 왕복할 수 있도록 한다. 즉, 픽커(23)를 V방향으로 이동시킨다. 또한, 픽커 이송부(25)는 픽커(23)가 제1 및 제2반도체칩(1)(2) 각각에 접근 또는 이격될 수 있도록 제1 및 제2테이블(21)(22)의 상면(21a)(22a) 각각의 법선 방향으로 상기 픽커를 상하 이동시킨다. 즉, 픽커(23)를 H방향으로 이동시킨다.

도 3a 내지 도 3d는 본 발명에 따른 반도체칩 적층장치를 이용한 반도체 패키지의 제조방법을 나타낸 단면도이다. 이하에서는, 본 발명에 따른 반도체칩 적층장치를 이용한 반도체 패키지의 제조방법을 설명한다.

먼저, 제1 및 제2웨이퍼(도 2의 W1, W2)를 준비한다. 여기서, 제1 및 제2웨이퍼(W1)(W2) 각각의 저면(底面)에는 제1 및 제2접착층(도 3a의 31)(도 3b의 32)이 형성되어 있고, 제1 및 제2웨이퍼(W1)(W2) 각각은 소잉(sawing)작업이 종료된 상태이다. 또한, 제1 및 제2접착층(31)(32)의 저면 각각에는 제1 및 제2테이프(도 3a의 33)(도 3b의 34)가 마련된다.

다음으로, 도 2에서와 같이, 제1웨이퍼(W1)를 V2방향으로 이동시켜 제1테이블(21)상에 로딩(loading)하고, 제2웨이퍼(W2)를 V1방향으로 이동시켜 제1테이블(21)과 이격 배치되는 제2테이블(22)상에 로딩한다.

다음으로, 도 3a에 도시된 바와 같이, 제1웨이퍼(W1)에 포함된 복수의 제1반도체칩(1)을 픽커(23)로 픽업한다.

다음으로, 도 3b에 도시된 바와 같이, 픽커(23)를 사용하여 제2반도체칩(2)상에 제1반도체칩(1)을 다이 어태치(die attach)하고, 이러한 다이 어태치 단계를 반복하여 제1반도체칩(1)상에 제2반도체칩(2)이 적층된 복수의 2층 멀티칩(42)을 제조한다.

도 4는 본 발명에 따른 반도체 패키지 제조방법 중에서 반도체칩을 적층하는 상태를 나타낸 사시도이다. 전술한 다이 어태치 단계는 도 4를 참조하면 더욱 명확히 설명될 것이다. 본 실시예에서, 제1반도체칩(1)의 『길이×너비×높이』는 『8mm ×8mm ×100㎛』이고, 제2반도체칩(2)의 『길이×너비×높이』는 『10mm ×10mm ×30㎛』이다.

다음으로, 도 2에 도시된 바와 같이, 제1웨이퍼(W1)중에서 남겨진 제1잔여물(殘餘物)(미도시)을 제1테이블(21)에서 언로딩(unloading)하고, 복수의 기판(도 3d의 36)이 포함된 기판 패널(substrate panel)(도 3d의 35)을 제1테이블(21)에 로딩한다.

다음으로, 도 3c에 도시된 바와 같이, 2층 멀티칩(42)을 픽커(23)로 픽업한다.

다음으로, 도 3d에 도시된 바와 같이, 기판(36)상에 다이 어태치한다.

다음으로, 도 3e에 도시된 바와 같이, 2층 멀티칩(42)과 기판(36) 사이를 와이어(37)를 사용하여 전기적으로 연결하는 와이어 본딩 작업을 실시하고, 기판(36)의 저면에 솔더볼(38)을 형성하며, 기판 패널(도 3d의 35)을 절단하여 개별화하는 싱귤레이션(singulation) 작업을 실시한다. 여기서, 기판(36)의 상면과 2층 멀티칩(42)을 봉지재(39)로 실링(sealing)하는 작업을 실시할 수도 있다. 이로써, 반도체 패키지(30)의 제조공정이 종료된다.

도 3e를 참조하면, 제1반도체칩(1)은 제1반도체칩 활성면(1a)의 법선 방향(P)으로 측정되는 제1칩높이와 제1반도체칩 활성면(1a)의 면적인 제1칩면적을 가진다. 그리고, 제2반도체칩(2)은 제2반도체칩 활성면(2a)의 법선 방향(P)으로 측정되는 제2칩높이와 제2반도체칩 활성면(2a)의 면적인 제2칩면적을 가진다.

여기서, 그 제1칩높이에 대한 그 제1칩면적의 제1비율값(제1칩면적/제1칩높 이)은 그 제2칩높이에 대한 그 제2칩면적의 제2비율값(제2칩면적/제2칩높이) 보다 작거나 같다.

바람직하게, 그 제1높이는 그 제2높이보다 더 크고, 그 제1면적은 그 제2면적보다 더 작게 한다. 또한, 그 제1비율값은 100~1000mm 사이이고, 그 제2비율값은 1000~5000mm 사이인 것이 바람직하다.

본 실시예에서는 기판상에 반도체칩이 2층 적층된 경우를 설명하였지만, 기판상에 3층 이상의 반도체칩이 적층될 수도 있다.

도 5는 본 발명에 따른 반도체 패키지의 제조공정 중에서 복수의 반도체칩을 적층하는 과정을 개념적으로 나타낸 다이어 그램이다. 이하에서는 도 5를 참조하여 본 발명에 따른 반도체 패키지의 제조공정 중에서 복수의 반도체칩을 적층하는 과정을 설명한다.

먼저, 제1테이블에 제1웨이퍼가 로딩되고 제2테이블에 제2웨이퍼가 로딩된다. 다음으로, 제1웨이퍼의 제1반도체칩이 제2웨이퍼의 제2반도체칩 상으로 다이 어태치되어 2층 멀티칩이 제조된다. 다음으로, 제1테이블에 제1웨이퍼의 제1잔여물이 언로딩되고 제3웨이퍼가 로딩된다. 다음으로, 그 2층 멀티칩이 제3웨이퍼의 제3반도체칩 상으로 다이 어태치되어 3층 멀티칩이 제조된다. 다음으로, 제2테이블에 제2웨이퍼의 제2잔여물이 언로딩되고 제4웨이퍼가 로딩된다. 다음으로, 그 3층 멀티칩이 제4웨이퍼의 제4반도체칩 상으로 다이 어태치되어 4층 멀티칩이 제조된다. 다음으로, 전술한 적층 과정을 반복하여 제1테이블에 로딩된 제n웨이퍼의 제n반도체칩 상에 (n-1)층 멀티칩이 다이 어태치된다(여기서 n은 6이상의 자연수이다). 다 음으로, n층 멀티칩을 제2테이블에 로딩된 기판 패널에 다이 어태치한다. 여기서, 기판 패널은 제1테이블에 로딩되어, 제2테이블에 로딩된 (n-1)층 멀티칩이 제1테이블에 로딩된 기판 패널에 다이 어태치될 수도 있다.

따라서, 본 발명에 따른 반도체칩 적층장치를 이용한 반도체 패키지의 제조방법에 의하여, 종래의 반도체칩 적층장치의 경우 보다 더 간편하고 신속하게 반도체칩을 적층할 수 있다.

또한, 픽커 등 외부의 충격에도 균열이나 휘어짐이 발생되지 않을 정도의 칩면적과 후막(厚膜)(약 100㎛)을 가진 제1반도체가 약 30㎛ 두께의 박막(薄膜)을 가진 제2반도체칩에 다이 어태치되므로, 그 제1반도체칩이 그 제2반도체칩에 대해지지 보강재(支持補强材) 역할을 하여 픽커 등 외부의 충격에도 제2반도체칩의 박막(薄膜)에 균열이나 휘어짐이 억제된다.

도 6은 본 발명의 일실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 6에 도시된 바와 같이, 세임 다이 스택(same die stack) 구조를 가지는 반도체 패키지(100)는 기판(140), 제1 내지 제3반도체칩(113)(123)(133), 제1 및 제2인터포저(111)(121), 제1 내지 제3본딩 와이어(151)(152)(153), 그리고 봉지재(160)를 포함한다.

기판(140)은 그 저면에 솔더볼(141)이 형성된다. 제1 내지 제3반도체칩(113)(123)(133)은 기판(140)상에 적층되며, 각각의 저면에 제2, 제4 및 제5접착층(114)(124)(134)이 마련된다. 제1 내지 제3반도체칩(113)(123)(133)은 서로 동일한 크기를 가진다. 제1 및 제2인터포저(111)(121)는 각각의 저면에 제1 및 제3접착층(112)(122)이 마련되고, 제1 내지 제3반도체칩(113)(123)(133) 사이에 개재되어 제1 내지 제3반도체칩(113)(123)(133) 각각을 서로 이격시킨다. 제1 내지 제3본딩 와이어(151)(152)(153)는 제1 내지 제3반도체칩(113)(123)(133)과 기판(140)을 각각 전기적으로 연결한다. 봉지재(160)는 기판(140)의 상면과 제1 내지 제3반도체칩(113)(123)(133)을 실링한다.

여기서, 제1 및 제2접착층(112)(114)을 각각 포함하는 제1인터포저(111) 및 제1반도체칩(113)은 제1복합체(110)로 구성된다. 그리고 제3 및 제4접착층(122)(124)을 각각 포함하는 제2인터포저(121) 및 제1반도체칩(123)은 제2복합체(120)로 구성된다.

이하에서는 반도체 패키지(100)를 제조하는 방법을 설명한다. 본 실시예의 제조방법에서는 앞서 도 2에서 설명된 반도체칩 적층장치(20)가 사용되며, 여기서 적층되는 반도체칩은 세임 다이 스택 구조이다.

먼저, 저면에 제1접착층(112)이 형성되고 소잉(sawing)작업된 제1인터포저 패널(interposer panel)(미도시)을 제1테이블(도 2의 21)상에 로딩(loading)하고, 저면에 제2접착층(114)이 형성되고 소잉 작업된 제1웨이퍼(미도시)를 제2테이블(22)상에 로딩한다.

다음으로, 그 제1인터포저 패널에 포함된 제1인터포저(111)를 픽커(도 2의 23)를 이용하여 픽업하여, 그 제1웨이퍼에 포함된 제1반도체칩(113)상에 부착하여 제1복합체(110)를 제조한다.

다음으로, 그 제1인터포저 패널을 제1테이블(도 2의 21)에서 언로딩(unloading)하고, 기판(140)이 포함된 기판 패널(substrate panel)(미도시)을 제1테이블(도 2의 21)에 로딩한다.

다음으로, 제1복합체(110)를 픽커(도 2의 23)로 픽업하여, 제2테이블(도 2의 22)상에 있는 기판(140)상에 다이 어태치한다.

다음으로, 그 기판 패널을 제1테이블(도 2의 21)에서 언로딩하고, 제1복합체(110)가 픽업되고 남은 잔여물(미도시)을 제2테이블(도 2의 22)에서 언로딩한다.

다음으로, 그 제1웨이퍼와 동일한 제2웨이퍼 및 제1인터포저(111)와 동일한 제2인터포저(121)에 대하여 전술한 제조공정을 반복하여 제1복합체(110)와 동일한 제2복합체(120)를 제조한다.

다음으로, 제1반도체칩(113)과 기판(140) 사이를 제1본딩 와이어(151)로 전기적으로 연결한다.

다음으로, 제2복합체(120)를 제1복합체(110)상에 다이 어태치한다. 이 때, 도 2의 반도체칩 적층장치(20)를 사용하여 다이 어태치할 수도 있다.

다음으로, 제2반도체칩(123)과 기판(140) 사이를 제2본딩 와이어(152)로 전기적으로 연결한다.

다음으로, 제2복합체(120)상에 제2반도체칩(123)과 동일한 제3반도체칩(133)을 다이 어태치한다. 이 때, 도 2의 반도체칩 적층장치(20)를 사용하여 다이 어태치할 수도 있다.

다음으로, 제3반도체칩(133)과 기판(140) 사이를 제3본딩 와이어(153)로 전 기적으로 연결한다.

다음으로, 기판(140)의 저면에 솔더볼(141)을 형성하고, 봉지재(160)를 형성하며, 기판 패널을 절단하고 개별화하는 싱귤레이션(singulation) 작업을 실시한다. 이로써 반도체 패키지 제조가 종료된다.

본 실시예에서는 3개의 반도체칩들과 그 반도체칩들 사이에 개재되는 2개의 인터포저를 포함하는 반도체 패키지 및 그 제조방법에 대하여 설명하였으나, 복수의 반도체칩들과 그 반도체칩들 사이에 개재되는 복수의 인터포저를 포함하는 반도체 패키지 및 그 제조방법도 본 발명의 범주에 해당될 것이다.

도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 기판(240), 제1 내지 제7반도체칩(211) 내지 (217), 제1 내지 제7본딩 와이어(251) 내지 (257), 그리고 봉지재(260)를 포함한다.

기판(240)은 그 저면에 솔더볼(241)이 형성된다. 제1 내지 제7반도체칩(211) 내지 (217)는 기판(240)상에 적층된다. 여기서, 제1반도체칩(211)의 『길이×너비×높이』는 『8mm ×8mm ×100㎛』이고, 제2반도체칩(212)의 『길이×너비×높이』는 『10mm ×10mm ×30㎛』이다. 제3 내지 제7반도체칩(213) 내지 (217)의 두께는 모두 같지만, 각각의 칩면적은 상측 반도체칩이 하측 반도체칩보다 더 작자. 제1 내지 제7본딩 와이어(251) 내지 (257)는 각각 제1 내지 제7반도체칩(211) 내지 (217) 각각과 기판(240)을 전기적으로 연결한다. 봉지재(260)는 기판(260)의 상면과 제1 내지 제7반도체칩(211) 내지 (217)을 실링한다.

여기서, 제1 내지 제7반도체칩(211) 내지 (217) 중에서 2개의 반도체가 선택되어 상측 및 하측 반도체칩이 지정된다. 그리고 그 상측 반도체칩의 제1칩높이에 대한 그 상측 반도체칩의 제1칩면적의 제1비율값(제1칩면적/제1칩높이)은 그 하측 반도체칩의 제2칩높이에 대한 그 하측 반도체칩의 제2칩면적의 제2비율값(제2칩면적/제2칩높이) 보다 더 작다. 구체적으로 예를 들면, 본 실시예에서 제1반도체칩(211)의 『길이×너비×높이』는 『8mm ×8mm ×100㎛』이고, 제2반도체칩(212)의 『길이×너비×높이』는 『10mm ×10mm ×30㎛』이므로, 제1비율값은 640mm 이고 제2비율값은 약 3333mm 이다. 따라서, 제1비율값이 제2비율값보다 작게 됨을 알 수 있다.

바람직하게는, 제1비율값이 100~1000mm 사이이고, 제2비율값은 1000~5000mm 사이가 되도록 한다. 또한, 제1 내지 제7반도체칩(211) 내지 (217) 중에서 선택된 두 반도체칩 중에서 상측 반도체칩의 두께는, 제1 내지 제7반도체칩(211) 내지 (217) 중에서 선택된 두 반도체칩 중에서 하측 반도체칩의 두께보다 더 큰 것이 바람직하다.

이상, 본 발명의 원리를 예시하기 위한 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다. 오히려, 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다양한 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경과 수정 및 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.

본 발명에 따른 반도체칩 적층장치는, 2개의 웨이퍼가 각각 별도로 로딩되는 2개의 테이블, 그 2개의 웨이퍼에 각각 포함된 2종류의 반도체칩들을 픽업하는 픽커, 그 픽커를 그 2개의 테이블 사이로 왕복 이동시키는 픽커 이송부를 포함하는 구성으로써, 반도체칩을 적층하는 공정이 간편하고 신속하게 되어 반도체 패키지의 제조공정의 생산성이 향상되는 이점이 있다.

또한, 후막(厚膜)의 반도체칩을 박막(薄膜)의 반도체칩에 다이 어태치하여 멀티칩을 구성하여 후막(厚膜)의 반도체칩이 박막(薄膜)의 반도체칩의 보강 지지재 역할을 하므로, 픽커 등의 외부 충격에 의한 반도체칩의 균열 또는 휘어짐이 억제되어 반도체 패키지의 제품 신뢰성이 향상되는 이점이 있다.

Claims

복수의 제1반도체칩을 포함하는 제1웨이퍼가 로딩(loading)되는 제1테이블;

상기 제1반도체칩을 픽업하는 픽커;

상기 픽커를 이동시키는 픽커 이송부;

상기 제1테이블에 이격 배치되며, 상기 제1반도체칩이 적층되는 복수의 제2반도체칩을 포함하는 제2웨이퍼가 로딩되는 제2테이블;

상기 제1테이블에 상기 제1웨이퍼를 로딩 또는 언로딩시키는 제1웨이퍼 이송부와; 및

상기 제2테이블에 상기 제2웨이퍼를 로딩 또는 언로딩시키는 제2웨이퍼 이송부;

를 포함하는 것을 특징으로 하는 반도체칩 적층장치.
제 1 항에 있어서,

상기 픽커 이송부는,

상기 제1 및 제2테이블 중에서 선택된 어느 하나로부터 상기 제1 및 제2테이블 중에서의 나머지 하나까지 상기 픽커를 왕복 이동시키며,

상기 제1 및 제2테이블 각각의 상면의 법선 방향으로 상기 픽커를 상하 이동시키는 것을 특징으로 하는 반도체칩 적층장치.
삭제
(a1) 각각의 저면(底面)에 제1 및 제2접착층이 형성되고, 소잉(sawing)작업이 종료된 제1 및 제2웨이퍼를 준비하는 단계;

(a2) 상기 제1웨이퍼를 제1테이블 상에 로딩(loading)하고, 상기 제2웨이퍼를 상기 제1테이블과 이격 배치되는 제2테이블 상에 로딩하는 단계;

(a3) 상기 제1웨이퍼에 포함된 복수의 제1반도체칩을 픽업하여, 상기 제2웨이퍼에 포함된 제2반도체칩 상에 다이 어태치(die attach)하는 단계;

(a4) 상기 (a3)단계를 반복하여 상기 제1반도체칩 상에 상기 제2반도체칩이 적층된 복수의 2층 멀티칩을 제조하는 단계;

(a5) 상기 제1웨이퍼중 남겨진 제1잔여물(殘餘物)을 상기 제1테이블에서 언로딩(unloading)하고, 복수의 기판이 포함된 기판 패널(substrate panel)을 상기 제1테이블에 로딩하는 단계;

(a6) 상기 2층 멀티칩을 상기 픽커로 픽업하여, 상기 기판상에 다이 어태치하는 단계; 및

(a7) 상기 2층 멀티칩과 상기 기판 사이를 전기적으로 연결하는 와이어 본딩을 실시하고, 상기 기판의 저면에 솔더볼을 형성하며, 상기 기판 패널을 절단하여 개별화하는 싱귤레이션(singulation) 작업을 실시하는 단계;

를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
제 4 항에 있어서,

상기 제1반도체칩은 상기 제1반도체칩 활성면의 법선 방향으로 측정되는 제1칩높이 및 상기 제1반도체칩 활성면의 면적인 제1칩면적을 가지고,

상기 제2반도체칩은 상기 제2반도체칩 활성면의 법선 방향으로 측정되는 제2칩높이 및 상기 제2반도체칩 활성면의 면적인 제2칩면적을 가지며,

상기 제1칩높이에 대한 상기 제1칩면적의 제1비율값은 상기 제2칩높이에 대한 상기 제2칩면적의 제2비율값보다 작거나 같은 것을 특징으로 하는 반도체 패키지의 제조방법.
제 5 항에 있어서,

상기 제1높이는 상기 제2높이보다 더 크고,

상기 제1면적은 상기 제2면적보다 더 작은 것을 특징으로 하는 반도체 패키지의 제조방법.
삭제
(b1) 각각의 저면(底面)에 제1 및 제2접착층이 형성되고, 소잉(sawing)작업이 종료된 제1 및 제2웨이퍼를 준비하는 단계;

(b2) 상기 제1웨이퍼를 제1테이블 상에 로딩(loading)하고, 상기 제2웨이퍼를 상기 제1테이블과 이격 배치되는 제2테이블 상에 로딩하는 단계;

(b3) 상기 제1웨이퍼에 포함된 복수의 제1반도체칩을 픽업하여, 상기 제2웨이퍼에 포함된 제2반도체칩 상에 다이 어태치(die attach)하는 단계;

(b4) 상기 (b3)단계를 반복하여 상기 제1반도체칩 상에 상기 제2반도체칩이 적층된 복수의 2층 멀티칩을 제조하는 단계;

(b5) 상기 제1웨이퍼중 남겨진 제1잔여물(殘餘物)을 상기 제1테이블에서 언로딩(unloading)하고, 저면에 제3접착층이 형성되고 제3반도체칩을 포함하며 소잉작업이 종료된 제3웨이퍼를 상기 제1테이블에 로딩하는 단계;

(b6) 상기 2층 멀티칩을 픽업하여, 상기 제3반도체칩 상에 다이 어태치하는 단계;

(b7) 상기 (b6)단계를 반복하여 상기 2층 멀티칩 상에 상기 제3반도체칩이 적층된 복수의 3층 멀티칩을 제조하는 단계;

(b8) 상기 제1테이블에 남겨진 제2잔여물을 상기 제2테이블에서 언로딩하는 단계;

(b9) 상기 (b1) 내지 (b8)단계를 반복하여 복수층 멀티칩을 제조하는 단계;

(b10) 복수의 기판이 포함된 기판 패널(substrate panel)을 상기 제1 및 제2테이블 중에서 상기 복수층 멀티칩이 로딩되지 않은 테이블에 로딩하는 단계;

(b11) 상기 복수층 멀티칩을 픽업하여, 상기 기판상에 다이 어태치하는 단계; 및

(b12) 상기 복수층 멀티칩과 상기 기판 사이를 전기적으로 연결하는 와이어 본딩을 실시하고, 상기 기판의 저면에 솔더볼을 형성하며, 상기 기판 패널을 절단하여 개별화하는 싱귤레이션(singulation) 작업을 실시하는 단계;

를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
제 8 항에 있어서,

상기 복수층 멀티칩에서 선택된 두 반도체칩 중에서 상측 반도체칩의 상측 칩높이에 대한 상기 상측 반도체칩의 상측 칩면적의 제3비율값은,

상기 복수층 멀티칩에서 선택된 두 반도체칩 중에서 하측 반도체칩의 하측 칩높이에 대한 상기 하측 반도체칩의 하측 칩면적의 제4비율값보다 작거나 같은 것을 특징으로 하는 반도체 패키지 제조방법.
제 9 항에 있어서,

상기 상측 칩면적은 상기 하측 칩면적보다 더 작은 것을 특징으로 하는 반도체 패키지의 제조방법.
(c1) 저면에 제1접착층이 형성되고 소잉(sawing)작업된 제1인터포저 패널(interposer panel)을 제1테이블 상에 로딩(loading)하고, 저면에 제2접착층이 형성되고 소잉 작업된 제1웨이퍼를 상기 제1테이블과 이격 배치되는 제2테이블 상에 로딩하는 단계;

(c2) 상기 제1인터포저 패널에 포함된 제1인터포저를 픽커를 이용하여 픽업하여, 상기 제1웨이퍼에 포함된 제1반도체칩 상에 부착하는 단계;

(c3) 상기 (c2)단계를 반복하여 상기 제1반도체칩 상에 상기 제1인터포저가 적층된 하나 이상의 제1복합체를 제조하는 단계;

(c4) 상기 제1인터포저 패널을 상기 제1테이블에서 언로딩(unloading)하고, 복수의 기판이 포함된 기판 패널(substrate panel)을 상기 제1테이블에 로딩하는 단계;

(c5) 상기 제1복합체를 상기 픽커로 픽업하여, 상기 기판상에 상기 픽커로 다이 어태치하는 단계;

(c6) 상기 기판 패널을 상기 제1테이블에서 언로딩하고, 상기 제1복합체가 픽업되고 남은 잔여물을 상기 제2테이블에서 언로딩하는 단계;

(c7) 상기 제1웨이퍼와 동일한 제2웨이퍼 및 상기 제1인터포저와 동일한 제2인터포저에 대하여 상기 (c1) 내지 (c3)단계를 반복하여 상기 제1복합체와 동일한 제2복합체를 제조하는 단계;

(c8) 상기 제1반도체칩과 상기 기판 사이를 전기적으로 연결하는 와이어 본딩 단계;

(c9) 상기 제2복합체를 상기 제1복합체상에 다이 어태치하는 단계;

(c10) 상기 제2반도체칩과 상기 기판 사이를 전기적으로 연결하는 와이어 본 딩 단계;

(c11) 상기 제2복합체상에 상기 제2반도체칩과 동일한 제3반도체칩을 다이 어태치하는 단계;

(c12) 상기 제3반도체칩과 상기 기판 사이를 전기적으로 연결하는 와이어 본딩 단계; 및

(c13) 상기 기판의 저면에 솔더볼을 형성하며, 상기 기판 패널을 절단하고 개별화하는 싱귤레이션(singulation) 작업을 실시하는 단계;

를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
제1반도체칩; 상기 제1반도체칩이 다이 어태치되고, 적층된 하나 이상의 반도체칩을 포함하는 제2반도체칩군; 상기 제2반도체칩군이 부착된 기판; 상기 기판의 저면에 형성된 솔더볼; 및 상기 제1반도체칩과 상기 제2반도체칩군을 상기 기판과 전기적으로 연결하는 본딩 와이어;를 포함하는 반도체 패키지에 있어서,

상기 제1반도체칩은 상기 제1반도체칩 활성면의 법선 방향으로 측정되는 제1칩높이 및 상기 제1반도체칩 활성면의 면적인 제1칩면적을 가지고,

상기 제2반도체칩군중에서 선택된 제2반도체칩은 상기 제2반도체칩 활성면의 법선 방향으로 측정되는 제2칩높이 및 상기 제2반도체칩 활성면의 면적인 제2칩면적을 가지며,

상기 제1칩높이에 대한 상기 제1칩면적의 제1비율값은 상기 제2칩높이에 대한 상기 제2칩면적의 제2비율값보다 더 작은 것을 특징으로 하는 반도체 패키지.
삭제
제 12 항에 있어서,

상기 제1높이는 상기 제2높이보다 더 큰 것을 특징으로 하는 반도체 패키지.