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JP5188673B2 - Igbt用のシリコンウェーハ及びその製造方法 - Google Patents

Igbt用のシリコンウェーハ及びその製造方法 Download PDF

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Description

本発明は、絶縁ゲート型バイポーラトランジスタ(IGBT)の基板として好適に用いられるシリコンウェーハ及びその製造方法に関するものであり、特に、チョクラルスキー法(CZ法)により形成されてなるIGBT用のシリコンウェーハ及びその製造方法に関するものである。
絶縁ゲート型バイポーラトランジスタ(IGBT)は、MOSFETに正孔注入用PN接合が付加された構造からなり、高抵抗のn型シリコン層の表面側にゲート及びエミッタが形成され、裏面側にPN接合を介してコレクタが形成されて構成されている。IGBTは、エミッタ−コレクタ間の電流を、シリコン酸化膜を介したゲートに印加する電圧で制御する素子である。ゲート及びエミッタとコレクタとの間に位置するn型シリコンウェーハに対してコレクタ側から正孔が注入されることにより、オン抵抗を下げることができ、また大電流を流した場合でも破壊されにくいという特徴を備えている。
上述のように、酸化膜を介したゲートで電流の制御を行うので、ゲート酸化膜には欠陥がないことが望まれる。また、電流は、素子表面のエミッタと裏面のコレクタの間を流れるので、ウェーハ内部の欠陥はIGBTの特性を大きく左右する。従って、従来のIGBT用のシリコン層には、エピタキシャルウェーハや、FZ法により形成されたシリコンウェーハが用いられてきた。
しかし、高耐圧IGBTを構成するn型シリコン層には、100μm前後の厚みが必要となり、エピタキシャル層でこの厚みを実現するためには、エピタキシャル成長工程に長時間を要するため、製造コストが大幅に増加する。
また、FZ法により形成されたシリコンウェーハは、製造工程において混入する不純物量が少なく、CZ法と比べて比較的欠陥の少ないウェーハが得られる一方、FZ法ではウェーハの大口径化が難しく、ウェーハの大量生産に適さないという問題がある。
一方、CZ法により形成されたシリコンウェーハには、0.1〜0.3μm程度の微少空洞からなる欠陥が存在している。ウェーハ表面にこの欠陥が露出されるとピットになって現れる。これらの欠陥は一般的にCOP(Crystal Originated Particle)と呼ばれているが、このCOPが存在するウェーハを、そのままIGBT用に用いることは不可能であった。そこで最近では、例えば特許文献1に記載されているように、CZ法により得られたウェーハを熱処理してCOPを少なくするウェーハの製造方法が開発されている。
国際公開第04/073057号パンフレット
CZ法では、大口径ウェーハの製造は容易で、直径300mmのウェーハも量産されており、LSIの基板には適している。しかし、次のような理由でこれまでCZウェーハはIGBTの基板には使われていなかった。
第一に、GOI(Gate Oxide Integrity)歩留まりの問題である。単結晶育成時に過剰な空孔が凝集して0.2〜0.3μm程度のボイド欠陥であるCOP(Crystal Originated Particle)が生じる。COPが表面に露出して出来たピット、あるいは表面近傍に存在するCOPが、熱酸化によって酸化膜に取り込まれれば、GOI特性を劣化させるため、GOI特性に影響しないように、COPを消滅させる必要がある。
第二に、抵抗率の変動の問題である。CZシリコンには1×1018atoms/cm程度の過剰な酸素が含まれており、450℃程度の低温熱処理を受けると酸素ドナーが発生して、基板の抵抗率が変化してしまうため、酸素ドナーが発生しないように制御することが肝要となる。
第三に、抵抗率の均一性の問題である。CZシリコンの抵抗率は、多結晶シリコンに添加するドーパント量によって制御できるが、IGBT基板に使われるリンは、偏析係数が小さい為に単結晶インゴットの長さ方向で濃度が大きく変化する。そのため、一本の単結晶シリコンインゴットの中で仕様に合った抵抗率のウェーハが作れる範囲が狭い。
第四に、再結合ライフタイムの劣化の問題である。先にも述べたように、通常、CZシリコンには1×1018atoms/cm程度の酸素が含まれている。このため、デバイスプロセスの熱処理過程において、ウェーハ中の過剰な酸素がSiO2となって析出し、再結合ライフタイムを劣化させてしまう。
特許文献1で開示される技術によれば、GOI特性を劣化させる因子であるCOPを消滅することができ、IGBT用シリコンウェーハの製造技術として適用可能な技術ではあるものの、特許文献1に記載されている方法では、次のような問題がある。すなわち、COP消滅を可能とする酸素濃度であっても、その濃度が高い場合には、上述したような酸素ドナー発生による抵抗率変動の問題や過剰酸素析出による再結合ライフタイムの劣化を生じることとなる。特に、この再結合ライフタイムの劣化はIGBT用シリコンウェーハにおいて致命的な欠点であり、重金属汚染によるライフタイム劣化の要因を含めて確実に防止しなければ、IGBT用シリコンウェーハとして使用することができない。
本発明は、上記事情に鑑みてなされたものであって、IGBTに好適に用いられるCZ法により形成されたシリコンウェーハ及びその製造方法を提供することを目的とする。
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明のIGBT用のシリコンウェーハの製造方法は、800℃で4時間と1000℃で16時間の2段熱処理を施した後の結晶欠陥密度が5×10 個/cm 以下であるとともに、この800℃で4時間と1000℃で16時間の2段熱処理を受けた場合であっても、加熱処理前後でのライフタイムの減少率が20%以内、抵抗率の低下は8%以内とされた、素子表面と裏面の間を電流が流れるIGBT用のシリコンウェーハの製造方法であって、
チョクラルスキー法(CZ法)により格子間酸素濃度[Oi]が7.0×10 17 atoms/cm 以下であって、インゴット形成時の窒素ドープにより、窒素濃度が2×10 13 atoms/cm 以上5×10 15 atoms/cm 以下であるシリコンインゴットを形成し、該形成されたシリコンインゴットに中性子線を照射することで濃度4.3×10 13 atoms/cm 以上2.2×10 14 atoms/cm 以下のリンをドープしてからウェーハを切り出し、該ウェーハに対して少なくとも酸素を含む雰囲気において下記式(1)を満たす温度T(℃)で酸化雰囲気アニールをし、該酸化雰囲気アニールにおいて、昇温中は酸素濃度3%の窒素雰囲気とし、アニール温度に達してからは100%酸素雰囲気とし、アニール温度になるまで昇温してこのアニール温度で保持し降温することで、抵抗率を20Ω・cm〜100Ω・cmとするとともに、ウェーハ内部のCOP密度が4.4×10 個/cm 以下とし、その後、前記ウェーハの一面側にゲッタリング層としてのポリシリコン層または歪み層を形成することにより上記課題を解決した。
Figure 0005188673
但し、[Oi]はASTMF−121(1979)に規格されたフーリエ変換赤外分光光度法による測定値であり、kはボルツマン定数(8.617×10 −5 (eV/K))である。
本発明は、前記シリコンインゴットを形成する際に、格子間酸素濃度[Oi]が3.5×10 17 atoms/cm であり、窒素濃度が2.5×10 14 atoms/cm であるシリコンインゴットを形成し、前記酸化雰囲気アニールとして昇温中は酸素濃度3%の窒素雰囲気とし、アニール温度に達してからは100%酸素雰囲気とし、5℃/分の昇温速度で1100℃になるまで昇温し、次に1℃/分の昇温速度で1150℃になるまで昇温し、1150℃のアニール温度で3.5時間保持し、次に2℃/分の降温速度で900℃になるまで降温することで、X線トポグラフにより観察したスリップ転位の長さが0.3〜0.8cmとなることができる。
本発明は、また、前記酸化雰囲気アニールの後に、酸化雰囲気アニール後の表面近傍に残留しているCOPを除去するためにウェーハ表面の鏡面研磨を行う手段や、前記中性子線の照射条件は、3.0×10 12 個/cm /sの中性子線束である位置において、結晶回転約2rpmで約80時間の照射とする手段を選択することができる。
本発明は、チョクラルスキー法(CZ法)により格子間酸素濃度[Oi]が7.0×1017atoms/cm以下であるシリコンインゴットを形成し、該シリコンインゴットに中性子線を照射してリンをドープしてからウェーハを切り出し、該ウェーハに対して少なくとも酸素を含む雰囲気において下記式(1)を満たす温度T(℃)で酸化雰囲気アニールをし、前記ウェーハの一面側にポリシリコン層または歪み層を形成することができる。
Figure 0005188673
但し、[Oi]はASTMF−121(1979)に規格されたフーリエ変換赤外分
光光度法による測定値であり、kはボルツマン定数(8.617×10−5(eV/K))である。
また本発明のIGBT用のシリコンウェーハの製造方法においては、前記シリコンインゴットを形成する際に、窒素をドープして窒素濃度が2×1013atoms/cm以上5×1015atoms/cm以下であるシリコンインゴットを形成することが好ましい。
また本発明のIGBT用のシリコンウェーハの製造方法においては、前記酸化雰囲気アニールの後に、ウェーハ表面の研磨を行うことが好ましい。

上記のシリコンウェーハの製造方法によれば、格子間酸素濃度が7×1017atoms/cm以下のシリコンインゴットを用いることで、IGBT製造工程での酸素析出物(BMD)の生成による再結合ライフタイムの低下、及び、酸素ドナー形成による抵抗率変化を防止できる。
また、シリコンインゴットに中性子を照射することによりシリコン原子の一部をリンに変換させ、これによりシリコンインゴットにリンを均一にドープさせることが可能となり、抵抗率が均一なウェーハが得られる。更に、ウェーハに対して上記式(1)の条件で酸素雰囲気中アニールを行うことにより、シリコンウェーハの表面に酸化シリコン層を形成させ、これに伴って格子間シリコンがウェーハ内部にあるCOP内部に注入されてCOPを完全に埋め込み、COPを完全に消滅させることが可能になる。
こうして得られたシリコンウェーハは、その内部にCOP欠陥が殆ど存在せず、しかも、ウェーハ面内及び同じインゴットから切り出されたウェーハ間での抵抗率のばらつきが小さくなる。また、IGBT製造工程でのBMD生成や抵抗率変化が殆ど起きない。これにより、本発明のウェーハを絶縁ゲート型バイポーラトランジスタ(IGBT)の基板として好適に用いることが可能になる。
また、一面側にゲッタリング層としてのポリシリコン層または歪み層が形成されているので、IGBT製造工程における重金属汚染を除去することができる。
また、上記のシリコンウェーハの製造方法によれば、シリコンインゴットに対して窒素ドープを行うことで、インゴット中のCOPのサイズを大幅に小さくすることができる。このインゴットに対して上記の熱処理条件でアニールすることで、COPをほぼ完全に消滅させることが可能になる。またシリコン結晶中に窒素をドープさせることにより、スリップ転位の発生も抑制できる。
また上記のシリコンウェーハの製造方法によれば、酸化雰囲気アニールの後に、ウェーハ表面の研磨を行うことで、酸化雰囲気アニール後の表面近傍に残留しているCOPを除去できる。このようにして、表面近傍のCOPを除去することによって、ゲート酸化膜の信頼性を高めることが出来る。
次に本発明のIGBT用のシリコンウェーハは、先のいずれかに記載された製造方法によって得られることを特徴とする。
また本発明のIGBT用のシリコンウェーハは、格子間酸素濃度[Oi]が7.0×1017atoms/cm以下であるとともにリンがドープされてなるウェーハであって、一面側にポリシリコン層または歪み層が形成されているとともに、ウェーハ内部のCOP密度が1×105個/cm以下であり、800℃で4時間と1000℃で16時間の2段熱処理を施した後の結晶欠陥密度が5×10個/cm3以下であることを特徴とする。より好ましくは、COP密度が1.0×10個/cm以下であると良い。
また本発明のIGBT用のシリコンウェーハにおいては、窒素濃度が2×1013atoms/cm以上5×1015atoms/cm以下であることが好ましい。
上記のシリコンウェーハは、上記のいずれかに記載の製造方法によって製造されているので、その内部にCOP欠陥がほとんど存在せず、しかも、ウェーハ面内及び同じインゴットから切り出されたウェーハ間での抵抗率のばらつきが小さくなる。また、IGBT製造工程でのBMD及び酸素ドナーの生成が殆ど起きない。これにより、COP欠陥によるゲート酸化膜の絶縁破壊が起きず、BMD生成による再結合ライフタイムの劣化や酸素ドナーによる抵抗率の変化も起きない。従って本発明のウェーハは、絶縁ゲート型バイポーラトランジスタ(IGBT)の基板として好適に用いることが可能になる。
また上記のシリコンウェーハによれば、リンがドープされた高抵抗のウェーハなので、IGBTの基板として好適に用いられる。また、一面側にゲッタリング層としてのポリシリコン層または歪み層が形成されているので、IGBT製造工程における重金属汚染を除去することができる。
また上記のシリコンウェーハは、窒素濃度が2×1013atoms/cm以上5×1015atoms/cm以下の範囲であり、COPサイズが小さいインゴットを用いて得られたウェーハであるので、COPがほぼ完全に消滅されたものとなり、IGBTの基板として好適に用いることができる。また窒素がドープされることにより、スリップ転位の発生も防止でき、ウェーハの品質を向上できる。
また、IGBTの製造工程には様々な加熱工程が存在し、IGBT用のシリコンウェーハは当然にこれらの熱を受ける。本発明のシリコンウェーハによれば、IGBTの製造工程における様々の加熱工程に相当する熱履歴を受けた場合であっても、抵抗率が変化しないとともにライフタイムが短縮されず、IGBTをはじめとする各種デバイスの基板として好適に用いることができる。
以上説明したように、本発明のシリコンウェーハの製造方法によれば、格子間酸素濃度が極めて低いCZシリコンインゴットを酸素雰囲気中でアニールすることで、COPを消滅させることができる。また、シリコンインゴットに中性子を照射することによりシリコン原子の一部をリンに変換させることで、抵抗率が均一なウェーハを得ることができる。こうして得られたシリコンウェーハは、COP欠陥が殆ど存在せず、しかも抵抗率が均一になる。これにより、本発明のウェーハを絶縁ゲート型バイポーラトランジスタ(IGBT)の基板として好適に用いることができる。
以下、本発明の実施形態であるIGBT用のシリコンウェーハの製造方法を詳細に説明する。
本実施形態のIGBT用のシリコンウェーハの製造方法は、チョクラルスキー法により格子間酸素濃度[Oi]が7.0×1017atoms/cm以下であるシリコンインゴットを形成する。次に、該シリコンインゴットに中性子線を照射してリンをドープしてからウェーハを切り出す。次に、該ウェーハに対して少なくとも酸素を含む雰囲気において上記式(1)を満たす温度T(℃)でアニールをする。そして、前記ウェーハの一面側にポリシリコン層または歪み層を形成する。といった工程から概略構成されている。但し、上記式(1)中、[Oi]はASTM F−121(1979)に規格されたフーリエ変換赤外分光光度法による測定値であり、kはボルツマン定数(8.617×10−5(eV/K))である。
また本実施形態のシリコンウェーハの製造方法においては、シリコンインゴットを形成する際に窒素をドープして、窒素濃度が2×1013atoms/cm以上5×1015atoms/cm以下であるシリコンインゴットを形成することが好ましい。
また本実施形態のシリコンウェーハの製造方法においては、酸化雰囲気アニールの前に、サンドブラスト法などによって、ウェーハ裏面に歪み層を形成しても良い。
以下、各工程について詳細に説明する。
格子間酸素濃度[Oi]が7.0×1017atoms/cm以下であるシリコンインゴットは、チョクラルスキー法(CZ法)により製造することができる。CZ法によるシリコンインゴットの製造は次の工程で行われる。まず、引き上げ装置の石英るつぼに多結晶シリコン塊を投入し、アルゴン雰囲気中で多結晶シリコン塊を加熱してシリコン融液とする。次にシリコン融液に種結晶を浸漬させ、次に種結晶及び石英るつぼを回転させながら種結晶を徐々に引き上げて種結晶の下に単結晶を成長させる。この場合の製造条件としては、単結晶の成長速度をV(mm/分)とし、単結晶成長時の融点から1350℃の温度勾配G(℃/mm)としたときの比V/Gを0.22〜0.27程度に制御する、といった条件を例示できる。また、他の条件としては、石英るつぼの回転数を0.05〜0.5rpmとし、アルゴン雰囲気の圧力を30Torrとし、更に磁場強度を3500Gaussといった条件を例示できる。シリコンインゴットの格子間酸素濃度[Oi]を7×1017atoms/cm以下にすることで、IGBT製造工程での酸素ドナー発生を防止することができる。格子間酸素濃度[Oi]が7×1017atoms/cmを越えるとIGBT製造工程で酸素ドナーが生じ、IGBTの特性を変えてしまうので好ましくない。
また、窒素ドープによってCOPのサイズが小さくなり、より短時間のアニールでCOPを消滅させることができる。更に窒素ドープにより、窒素による転位のピンニング効果を発現させることができ、高温熱処理によるスリップ転位の発生を抑制できる。窒素ドープの方法は、既に知られているどの方法でも良い。例えば、窒化膜付きシリコンウェーハをシリコン多結晶原料とともに融解することによってドープできる。
次に、製造されたシリコンインゴットに対して中性子線を照射する。この中性子線照射によって、シリコン原子の一部をリンに変換させ、これによりシリコンインゴットにリンを均一にドープさせて抵抗率が均一なインゴットが得られる。n型の単結晶シリコンでは、引き上げ時にシリコン融液にリンを添加する方式でリンをドープさせると、引き上げ方向に沿ってインゴットの抵抗率が変化してしまう。この抵抗率の変化はIGBTの特性の変化を招く。従って本発明では、インゴット全体のドーパント濃度を均一にできる中性子照射法が必須である。中性子線の照射条件は、例えば、3.0×1012個/cm/sの中性子線束である位置において、結晶回転約2rpmで約80時間の照射とすると良い。こうして中性子線が照射されたシリコンインゴットは、抵抗率が48Ω・cm〜52Ω・cm程度になる。
次に、シリコンインゴットからウェーハを切り出し、必要に応じてラッピングやエッチング等を行った後に、必要に応じて、サンドブラスト法などによって歪み層を形成する。
次に、ウェーハを酸化雰囲気中でアニールする。アニールの雰囲気は、少なくとも酸素が含まれていれば良い。例えば、窒素、アルゴンなどと酸素の混合ガスでも良い。しかし、COP消滅に要する時間を短縮するためには100%酸素あるいは酸素と水蒸気の混合ガスの方が好ましい。
また、アニール温度は、上記式(1)を満たす温度T(℃)で行わなければならない。上記式(1)中、[Oi]はウェーハ中の格子間酸素濃度であって、ASTM F−121(1979)に規格されたフーリエ変換赤外分光光度法による測定値である。また、kはボルツマン定数(8.617×10−5(eV/K))である。上記(1)は実験により求められた式であり、この式(1)の条件でアニールすることによって、ウェーハ中のCOPをほぼ完全に消滅させることができる。より具体的には、格子間酸素濃度[Oi]が7.0×1017atoms/cmの場合は、アニール温度T(℃)は1230℃以上で、シリコンの融点以下でなければならない。温度が同じであれば、COPのサイズが大きいほど、アニール時間を長くする必要があるので、一概にアニール時間を規定することは出来ない。例えば、0.17μmのCOPを1150℃で消すには、およそ2時間掛かる。結晶引き上げ時に窒素をドープすれば、COPサイズが小さくなり、アニールに要する時間を短縮できる。
また、昇温時の雰囲気と、アニール温度でアニールする際の雰囲気を変えても良い。例えば、昇温時においては酸素が一部含まれる雰囲気とし、アニール温度でのアニール時には100%の酸素雰囲気としても良い。
次に、ウェーハの一面側にポリシリコン層を形成する。本実施形態のシリコンウェーハは、格子間酸素濃度が極めて低いので、酸素によるゲッタリング効果は期待できない。そのため、酸化雰囲気中アニールの後に一面側にゲッタリング層としてのポリシリコン層を形成し、IGBT製造工程における重金属汚染を除去する必要がある。ポリシリコン層の厚みは、0.5μm以上2μm以下の範囲が好ましい。厚みが0.5μm以上であればゲッタリング効果を十分に発揮させることができ、厚みが2μm以下であれば、ウェーハの反りを防止できる。
以上のようにして製造されたシリコンウェーハは、格子間酸素濃度[Oi]が7×1017atoms/cm以下であり、リンがドープされてなり、一面側にポリシリコン層または歪み層が形成されている。またウェーハ内部にはCOPがほとんど存在しない。また好ましくは窒素濃度が2×1013atoms/cm以上5×1015atoms/cm以下である。更に好ましくは、リンの濃度が4.3×1013atoms/cm以上2.2×1014atoms/cm以下であり、抵抗率が20Ω・cm〜100Ω・cm程度である。このようなシリコンウェーハは、IGBT用の基板として好適に用いることができる。
また、本実施形態のシリコンウェーハはIGBT用として好適に用いられるが、IGBTの製造工程には様々な加熱工程が存在し、シリコンウェーハには当然にこれらの熱を受ける。本実施形態のシリコンウェーハには、IGBTの製造工程における様々の加熱工程に相当する熱履歴を受けた場合であっても、抵抗率が変化しないとともにライフタイムが短縮されず、IGBTをはじめとする各種デバイスの基板として好適に用いることができるという特徴を有する。具体的には、800℃で4時間と1000℃で16時間の2段熱処理を受けた場合であっても、加熱処理前後でのライフタイムの減少率が20%程度以内となり、450℃で1時間の加熱処理を受けた場合であっても、抵抗率50Ω・cmの場合、抵抗率の低下は8%程度となる。
以下、実施例により本発明を更に詳細に説明する。
(実施例1)
まず最初に、CZ法により、種々の格子間酸素濃度を有するシリコンインゴットを製造した。具体的には、多結晶シリコン塊を石英るつぼに投入し、アルゴン雰囲気中で多結晶シリコン塊を加熱してシリコン融液とした。次に、シリコン融液に種結晶を浸漬させ、次に種結晶及び石英るつぼを回転させながら種結晶を徐々に引き上げて種結晶の下に単結晶を成長させた。尚、単結晶の成長速度をV(mm/分)とし、単結晶成長時の融点から1350℃の温度勾配G(℃/分)としたときの比V/Gを0.27程度に設定した。このようにして、単結晶からなるシリコンインゴットを製造した。シリコンインゴットにおける格子間酸素濃度は、石英るつぼの回転数及びアルゴン雰囲気の圧力を調整することにより制御した。石英るつぼの回転数を低くすることにより酸素濃度が低減され、またアルゴン雰囲気の圧力を低くすることによっても酸素濃度が低減される。また、MCZ法(磁場印加)を採用することで、低酸素濃度のシリコンインゴットの製造がより簡便となり有効である。このようにして、格子間酸素濃度が3×1017atoms/cm〜6×1017atoms/cmの範囲のシリコンインゴットを製造した。得られたシリコンインゴットをスライスしてウェーハを切り出し、加工歪みを除去するためのエッチング処理を行った後、ウエーハ中のCOP密度を測定したところ、3×10個/cm〜6×10個/cmの範囲であった。COP密度の測定は、アクセントオプティカルテクノロジーズ社のOPP(Optical Precipitate Profiler)を用いて測定した。
次に、上述の育成条件と同一条件で得られたシリコンインゴットに対して中性子線を照射してリンをドープした。中性子線は、線束3.0×1012個/cm/sで80時間照射した。その後、シリコンインゴットをスライスしてウェーハを切り出した。切り出されたウエーハには、ラッピング、エッチング等の表面処理を施した。
次に、ウェーハをアニール装置に導入して酸化雰囲気中アニールを行った。アニール温度T(℃)は、1050℃〜1200℃の間に設定した。また、アニールの雰囲気は100%酸素雰囲気とした。このようにして、種々の格子間酸素濃度を有するとともに様々なアニール温度で熱処理された直径150mmのシリコンウェーハを得た。
得られたシリコンウェーハについて、ウェーハ中のCOP密度をOPPで測定した。なお、OPPでの欠陥評価は、シリコンウェーハの一面および他面の凹凸の影響を避けるために、両面を鏡面研磨したウェーハを用い、検出下限サイズを30nmとした。そして、欠陥密度が4.4×10個/cm以下となったときにCOPが消滅したと判断した。またウェーハの格子間酸素濃度は、ASTM F−121(1979)に規格されたフーリエ変換赤外分光光度法に準じて測定した。結果を図1に示す。図1において、縦軸はウェーハ中の格子間酸素濃度であり、横軸はアニール温度である。また、丸印はCOPが消滅したとみなされたウェーハであり、×印はCOPが残存したとみなされたウェーハである。
図1に示すように、破線で示すある境界線を境にして、酸素濃度の高い側ではCOPが残存し、酸素濃度の低い側ではCOPが消滅していることがわかる。この境界線の近似式を求めたところ、
Figure 0005188673
となった。これにより、アニール温度の最適範囲は、
Figure 0005188673
となることが判明した。
次に、熱処理によってCOPが消滅したとされたウェーハについて、X線トポグラフによりスリップ転位の有無を確認した。酸素濃度5.5×1017atoms/cm、熱処理温度1200℃のウェーハについてスリップの有無を確認したところ、図2に示すようにスリップがみられないことが判明した。
次に、ゲート酸化膜厚25nm、電極面積8mm、判定電界強度11MV/cmでGOI(Gate Oxide Integrity)歩留まりを評価したところ、100%であった。
(実施例2)
CZ法により、種々の格子間酸素濃度を有するとともに窒素がドープされてなるシリコンインゴットを製造した。具体的には、多結晶シリコン塊を石英るつぼに投入し、アルゴン雰囲気中で多結晶シリコン塊を加熱してシリコン融液とした。このシリコン融液には、窒素源として、窒化膜を有するシリコンウェーハを投入した。次に、シリコン融液に種結晶を浸漬させ、次に種結晶及び石英るつぼを回転させながら種結晶を徐々に引き上げて種結晶の下に単結晶を成長させた。尚、単結晶の成長速度を1.2(mm/分)程度に設定した。このようにして、格子間酸素濃度が3.5×1017atoms/cmであり、窒素濃度が2.5×1014atoms/cmであるシリコンインゴットを製造した。得られたシリコンインゴットについてCOP密度を測定したところ、2.0×10個/cmであった。
次に、実施例1と同様にしてシリコンインゴットに対して中性子線を照射してリンをドープした。その後、シリコンインゴットをスライスしてウェーハを切り出した。切り出されたウエーハには、ラッピング、エッチング等の表面処理を施した。
次に、ウェーハをアニール装置に導入して酸化雰囲気中でアニールを行った。アニールの温度条件は、5℃/分の昇温速度で1100℃になるまで昇温し、次に1℃/分の昇温速度で1150℃になるまで昇温し、1150℃のアニール温度で3.5時間保持し、次に2℃/分の降温速度で900℃になるまで降温した。尚、アニール温度は上記式(3)を満たしている。また、アニールの雰囲気は、昇温中は酸素濃度3%の窒素雰囲気とし、アニール温度に達してからは100%酸素雰囲気とした。炉に投入してから取り出すまでの所要時間は11.4時間とした。このようにして、直径200mmの実施例2のシリコンウェーハを得た。
(実施例3)
シリコン融液に窒化膜付きのウェーハを投入しなかったこと以外は実施例2と同様にして直径200mmの実施例3のシリコンウェーハを製造した。このシリコンウェーハの格子間酸素濃度は、実施例2と同じである。
(実施例2及び3の評価)
実施例2及び3のシリコンウェーハについて、ウェーハ中のCOP密度を測定した。測定方法及び測定条件は実施例1の場合と同様にした。実施例2及び3のウェーハのCOP密度は4.4×10個/cm以下であった。従って実施例2および3については酸化雰囲気中でアニールを行うことによりCOPが消滅したことが判明した。
次に、実施例2及び実施例3のウェーハについて、X線トポグラフによりスリップ転位の発生状況を観察した。トポグラフ像を図3に示す。図3に示すように、各実施例のウェーハの右斜め下にスリップ転位が発生しているが、窒素ドープした実施例2では、スリップ転位の長さが0.3〜0.8cm程度となり、一方、窒素ドープをしていない実施例3では、スリップ転位の長さが0.8〜1.5cm程度となり、実施例2と比べてスリップ転位がやや長くなった。実施例2では実施例3よりもスリップ転位が短くなっており、窒素ドープの効果が現れているものと考えられる。
次に、ゲート酸化膜厚25nm、電極面積8mm、判定電界強度11MV/cmでGOI(Gate Oxide Integrity)歩留まりを評価したところ、95%以上であった。
次に、実施例2及び実施例3のウェーハについて、再結合ライフタイムを測定した。再結合ライフタイムの測定にあたっては、実施例3および4のウェーハと、これらのウェーハに対して所定の熱処理を施した熱処理後のウェーハとについて測定した。再結合ライフタイムの測定は、μ−PCD法により行った。また、熱処理条件は、最低温度350℃、最高温度1150℃のIGBTの製造工程を模擬した熱処理とした。図4に、熱処理前後の実施例2のウェーハにおけるライフタイムの分布を示し、図5には、熱処理前後の実施例3のウェーハにおけるライフタイムの分布を示す。また、表1には、熱処理前後における実施例2および3のライフタイムの分布幅およびウェーハ全体の平均値を示す。
Figure 0005188673
図4及び図5並びに表1に示すように、熱処理によってライフタイムがやや短くなるが、熱処理後のライフタイムの水準は、IGBT用の基板としては十分な値であることがわかる。
ところで、ウェーハからIGBTを形成するまでには、ウェーハに様々な加熱処理が行われる。上記の熱処理条件は、IGBTを製造するまでにウェーハが受ける熱履歴をシミュレーションするために決めた条件であり、この熱処理が施されたウェーハは、IGBTの基板とほぼ同じ熱履歴を受けたものとすることができる。
上述のように、実施例2および3のウェーハは、IGBTに加工された場合であっても十分なライフタイムを有しており、IGBT等のデバイスの基板として好適であることがわかる。
次に、加熱処理前後の実施例2及び3のウェーハについて、抵抗率を測定した。実施例2の結果を図6に示し、実施例3の結果を図7に示す。図6A及び図7Aは、抵抗率と抵抗率の測定箇所との関係を示す図であり、図6B及び図7Bは、ウェーハ上の抵抗率の測定箇所を示す図である。抵抗率の測定箇所は、図6B及び図7Bに示すように、ウェーハの中心点(1)、ウェーハの半径に対して1/2半径の円を描いた仮想線上の8点(2〜9)およびウェーハの半径よりも5ミリメートル小さな半径の円を描いた仮想線上の8点(10〜17)の全部で17箇所である。
図6及び図7に示すように、熱処理を施しても抵抗率はほとんど変化していないことがわかる。また、窒素ドープした実施例2と窒素ドープなしの実施例3との間には抵抗率にほとんど差がみられないことがわかる。これらの結果は、結晶の酸素濃度が充分に低いためにサーマルドナー及びN−Oドナー(窒素と酸素の複合体)の発生が抑制されたことを示している。また、中心点(1)及び1/2半径の測定点(2〜9)と、外縁部の測定点(10〜17)とを比較すると、2〜3Ω・cmの差がみられることがわかる。この差は、ウェーハ全体の抵抗率が60〜64Ω・cmで有ることを鑑みると、品質上特に問題となる水準ではなく、IGBT用の基板として好適であることがわかる。
(実施例4)
石英るつぼの回転数及びアルゴン雰囲気の圧力を調整することにより、酸素濃度が5.6×1017atoms/cm(サンプルNo.1)、7.0×1017atoms/cm(サンプルNo.2)、8.1×1017atoms/cm(サンプルNo.3)、9.5×1017atoms/cm(サンプルNo.4)で約3×1014atoms/cmの窒素をドープした4水準のシリコン単結晶を引き上げた。これらのインゴットに中性子照射を行い、抵抗率を50Ω・cmとした。これらのインゴットから直径150mmのウェーハを切り出し、100%酸素雰囲気中で1200℃で1時間のアニールを施し、表面を鏡面研磨してサンプルウェーハNo.1〜No.4を作製した。
各サンプルウェーハについて、実施例1と同じ条件でGOI歩留まりを評価した。また、各サンプルウェーハに対して800℃で4時間と1000℃で16時間の2段熱処理を施し、2段熱処理後の結晶欠陥密度および2段熱処理前後のライフタイムの変化を調査した。また、各サンプルウェーハに対して450℃で1時間の熱処理を施して、熱処理前後の抵抗率の変化を調査した。ここで、800℃で4時間と1000℃で16時間の2段熱処理は、酸素析出特性を評価する為に実施される典型的な熱処理であり、450℃で1時間の熱処理はIGBT製造工程の後半で行われるアルミ配線のシンタリング処理を想定した熱処理である。IGBT基板に対して要求される抵抗率の公差は、典型的には±8%程度であり、本実施例の抵抗率の狙い値は50Ω・cmであるので、許容範囲は46〜54Ω・cmである。評価結果を表2に示す。
Figure 0005188673
まず、GOI歩留まりについて述べる。No.1のサンプルウェーハだけがほぼ100%であったのは、アニール温度1200℃ではNo.1の酸素濃度だけが式(1)の条件を満たしていたからである。ちなみに、No.2、3、4の各サンプルウェーハのCOPを消滅させるには、それぞれ1226℃以上、1253℃以上、1285℃以上でのアニールを施さなければならない。
次に、800℃で4時間と1000℃で16時間の2段熱処理後にOPPで測定した結晶欠陥密度とライフタイムについて述べる。No.1で欠陥が検出されなかったのは、酸素アニールでCOPが消滅し、かつ2段熱処理で酸素析出物(BMD)が生じなかったためである。BMDが生じなかったために、ライフタイムも低下しなかったのである。No.2では5.0×1017個/cmの欠陥が検出されたが、その密度から考えて、検出された欠陥の大部分は、COPである。そのため、ライフタイムが殆ど低下しなかった。No.3とNo.4では2段熱処理によってBMDが発生したためにライフタイムが低下した。
最後に、抵抗率について述べる。450℃で1時間の熱処理によって生じる酸素ドナー濃度はウェーハの酸素濃度の増加とともに増加するため、No.1、No.2、No.3、No.4の順に抵抗率が下がっている。このため、No.1とNo.2以外のサンブルウェーハは許容範囲50Ω・cm±8%(46〜54Ω・cm)の規格から外れてしまう。
単に、COPを消滅させるだけであれば、酸化雰囲気でのアニール温度を上げれば良いが、BMDの発生によるライフタイムの低下を防止し、抵抗率の低下を防止するためには、酸素濃度を7×1017atoms/cm以下にする必要があることがわかる。
ウェーハ中の格子間酸素濃度と、アニール温度と、ウェーハ中のCOPの消滅可否の関係を示すグラフである。 実施例1におけるウェーハのX線トポグラフ写真である。 実施例2及び3のウェーハのX線トポグラフ写真である。 実施例2のウェーハにおける再結合ライフタイムの分布を示す分布図である。 実施例3のウェーハにおける再結合ライフタイムの分布を示す分布図である。 実施例2のウェーハにおける抵抗率の分布を示す図である。 実施例3のウェーハにおける抵抗率の分布を示す図である。

Claims (4)

  1. 00℃で4時間と1000℃で16時間の2段熱処理を施した後の結晶欠陥密度が5×10個/cm以下であるとともに、この800℃で4時間と1000℃で16時間の2段熱処理を受けた場合であっても、加熱処理前後でのライフタイムの減少率が20%以内、抵抗率の低下は8%以内とされた、素子表面と裏面の間を電流が流れるIGBT用のシリコンウェーハの製造方法であって、
    チョクラルスキー法(CZ法)により格子間酸素濃度[Oi]が7.0×1017atoms/cm以下であって、インゴット形成時の窒素ドープにより、窒素濃度が2×10 13 atoms/cm 以上5×10 15 atoms/cm 以下であるシリコンインゴットを形成し、該形成されたシリコンインゴットに中性子線を照射することで濃度4.3×10 13 atoms/cm 以上2.2×10 14 atoms/cm 以下のリンをドープしてからウェーハを切り出し、該ウェーハに対して少なくとも酸素を含む雰囲気において下記式(1)を満たす温度T(℃)で酸化雰囲気アニールをし、該酸化雰囲気アニールにおいて、昇温中は酸素濃度3%の窒素雰囲気とし、アニール温度に達してからは100%酸素雰囲気とし、アニール温度になるまで昇温してこのアニール温度で保持し降温することで、抵抗率を20Ω・cm〜100Ω・cmとするとともに、ウェーハ内部のCOP密度が4.4×10 個/cm 以下とし、その後、前記ウェーハの一面側にゲッタリング層としてのポリシリコン層または歪み層を形成することを特徴とするIGBT用のシリコンウェーハの製造方法。
    Figure 0005188673
    但し、[Oi]はASTMF−121(1979)に規格されたフーリエ変換赤外分光光度法による測定値であり、kはボルツマン定数(8.617×10−5(eV/K))である。
  2. 前記シリコンインゴットを形成する際に、格子間酸素濃度[Oi]が3.5×10 17 atoms/cm であり、窒素濃度が2.5×10 14 atoms/cm であるシリコンインゴットを形成し、前記酸化雰囲気アニールとして昇温中は酸素濃度3%の窒素雰囲気とし、アニール温度に達してからは100%酸素雰囲気とし、5℃/分の昇温速度で1100℃になるまで昇温し、次に1℃/分の昇温速度で1150℃になるまで昇温し、1150℃のアニール温度で3.5時間保持し、次に2℃/分の降温速度で900℃になるまで降温することで、X線トポグラフにより観察したスリップ転位の長さが0.3〜0.8cmとなることを特徴とする請求項1に記載のIGBT用のシリコンウェーハの製造方法。
  3. 前記酸化雰囲気アニールの後に、酸化雰囲気アニール後の表面近傍に残留しているCOPを除去するためにウェーハ表面の鏡面研磨を行うことを特徴とする請求項1または請求項2に記載のIGBT用のシリコンウェーハの製造方法。
  4. 前記中性子線の照射条件は、3.0×1012個/cm/sの中性子線束である位置において、結晶回転約2rpmで約80時間の照射とすることを特徴とする請求項1から3のいずれか1項に記載のIGBT用のシリコンウェーハの製造方法。
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US11/449,498 US7344689B2 (en) 2005-06-09 2006-06-07 Silicon wafer for IGBT and method for producing same
CNB2006101055416A CN100527369C (zh) 2005-06-09 2006-06-07 Igbt用硅晶片及其制备方法
EP06011724.9A EP1732114B1 (en) 2005-06-09 2006-06-07 Method for producing silicon wafer for IGBT
US11/877,806 US7846252B2 (en) 2005-06-09 2007-10-24 Silicon wafer for IGBT and method for producing same

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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5188673B2 (ja) * 2005-06-09 2013-04-24 株式会社Sumco Igbt用のシリコンウェーハ及びその製造方法
JP4631717B2 (ja) 2006-01-19 2011-02-16 株式会社Sumco Igbt用シリコン単結晶ウェーハ及びigbt用シリコン単結晶ウェーハの製造方法
JP4760729B2 (ja) * 2006-02-21 2011-08-31 株式会社Sumco Igbt用のシリコン単結晶ウェーハ及びigbt用のシリコン単結晶ウェーハの製造方法
DE102007009281B4 (de) * 2007-02-26 2013-03-14 Infineon Technologies Austria Ag Verfahren zum Erzeugen von Materialausscheidungen und Halbleitermaterialscheibe sowie Halbleiterbauelemente
US20080292523A1 (en) * 2007-05-23 2008-11-27 Sumco Corporation Silicon single crystal wafer and the production method
JP5304649B2 (ja) * 2007-08-21 2013-10-02 株式会社Sumco Igbt用のシリコン単結晶ウェーハの製造方法
WO2009025339A1 (ja) * 2007-08-21 2009-02-26 Sumco Corporation Igbt用のシリコン単結晶ウェーハ及びigbt用のシリコン単結晶ウェーハの製造方法
JP5387408B2 (ja) * 2007-08-21 2014-01-15 株式会社Sumco Igbt用シリコン単結晶ウェーハの製造方法
WO2009025341A1 (ja) * 2007-08-21 2009-02-26 Sumco Corporation Igbt用のシリコン単結晶ウェーハ及びigbt用のシリコン単結晶ウェーハの製造方法
TWI442478B (zh) * 2008-03-05 2014-06-21 Sumco Corp 矽基板及其製造方法
US8476149B2 (en) * 2008-07-31 2013-07-02 Global Wafers Japan Co., Ltd. Method of manufacturing single crystal silicon wafer from ingot grown by Czocharlski process with rapid heating/cooling process
JP2010040587A (ja) * 2008-07-31 2010-02-18 Covalent Materials Corp シリコンウェーハの製造方法
JP2010056316A (ja) * 2008-08-28 2010-03-11 Sumco Corp シリコンウェーハ及びその製造方法
JP5560546B2 (ja) * 2008-08-28 2014-07-30 株式会社Sumco シリコンウェーハ及びその製造方法
US7939432B2 (en) * 2008-12-15 2011-05-10 Macronix International Co., Ltd. Method of improving intrinsic gettering ability of wafer
JP2010222241A (ja) * 2009-02-25 2010-10-07 Sumco Corp Igbt用シリコン単結晶ウェーハ及びigbt用シリコン単結晶ウェーハの製造方法
JP5434239B2 (ja) * 2009-04-30 2014-03-05 株式会社Sumco シリコンウェーハの製造方法
JP5515406B2 (ja) 2009-05-15 2014-06-11 株式会社Sumco シリコンウェーハおよびその製造方法
CN101908486B (zh) * 2009-06-08 2012-05-23 刘有 将中子嬗变掺杂横向磁场直拉硅用于半导体器件的方法
JP5906006B2 (ja) * 2010-05-21 2016-04-20 株式会社Sumco シリコンウェーハの製造方法
JP5764937B2 (ja) * 2011-01-24 2015-08-19 信越半導体株式会社 シリコン単結晶ウェーハの製造方法
JP2013030723A (ja) * 2011-06-24 2013-02-07 Covalent Materials Corp シリコンウェーハの製造方法
CN102244096A (zh) * 2011-07-19 2011-11-16 天津中环半导体股份有限公司 3300伏平面非穿通型绝缘栅极晶体管芯片及制造工艺
JP2013048137A (ja) * 2011-08-29 2013-03-07 Covalent Silicon Co Ltd シリコンウェーハの製造方法
JP5590002B2 (ja) * 2011-10-12 2014-09-17 信越半導体株式会社 金属汚染評価方法及びエピタキシャルウェーハの製造方法
JP5965607B2 (ja) * 2011-10-19 2016-08-10 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの製造方法
US8941161B2 (en) * 2013-05-07 2015-01-27 International Business Machines Corporation Semiconductor device including finFET and diode having reduced defects in depletion region
US9911563B2 (en) 2013-07-31 2018-03-06 Analog Devices Global MEMS switch device and method of fabrication
JP6268948B2 (ja) * 2013-11-07 2018-01-31 富士電機株式会社 Mos型半導体装置の製造方法
US20150170911A1 (en) * 2013-12-16 2015-06-18 Analog Devices Technology Silicon substrate suitable for use with an rf component, and an rf component formed on such a silicon substrate
JP6052189B2 (ja) 2014-01-16 2016-12-27 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
JP6052188B2 (ja) 2014-01-16 2016-12-27 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
DE102014107161B4 (de) * 2014-05-21 2019-10-31 Infineon Technologies Ag Verfahren zur Herstellung eines IGBTs und IGBT
JP6311840B2 (ja) * 2015-06-17 2018-04-18 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017047276A1 (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
EP3208366A1 (en) * 2016-02-16 2017-08-23 Siltronic AG Fz silicon and method to prepare fz silicon
CN106591948B (zh) * 2017-01-21 2019-10-25 台州市一能科技有限公司 一种太阳能电池用n型多晶硅及其生产方法
DE102017118975B4 (de) * 2017-08-18 2023-07-27 Infineon Technologies Ag Halbleitervorrichtung mit einem cz-halbleiterkörper und verfahren zum herstellen einer halbleitervorrichtung mit einem cz-halbleiterkörper
CN112366146A (zh) * 2020-11-05 2021-02-12 天津中环领先材料技术有限公司 一种晶圆片的寿命测试方法

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1261715A (en) 1984-07-06 1989-09-26 General Signal Corporation Apparatus and process for growing monocrystals of semiconductor materials from shallow crucibles by czochralski technique
JPS6124240A (ja) * 1984-07-13 1986-02-01 Toshiba Corp 半導体基板
JPS61114537A (ja) * 1984-11-09 1986-06-02 Nec Corp シリコン半導体基板
JPS62202528A (ja) * 1986-03-03 1987-09-07 Toshiba Corp 半導体基板の製造方法
JPS62257723A (ja) * 1986-04-30 1987-11-10 Toshiba Ceramics Co Ltd シリコンウエ−ハの製造方法
JPH0543384A (ja) 1991-06-03 1993-02-23 Sumitomo Metal Ind Ltd 結晶成長方法
JP2762183B2 (ja) * 1991-09-17 1998-06-04 三菱マテリアル株式会社 シリコン基板の製造方法
JPH0738102A (ja) * 1993-07-20 1995-02-07 Fuji Electric Co Ltd 高耐圧半導体装置の製造方法
JP3310127B2 (ja) * 1995-01-31 2002-07-29 株式会社日立製作所 半導体装置及びその製造方法
DE69738020T2 (de) * 1996-06-28 2008-07-31 Sumco Corp. Verfahren und anordnung zur thermischen behandlung eines einkristallinischen plättchens, einkristallinisches plättchen und verfahren zur herstellung eines einkristallinischen plättchens
DE69736900T2 (de) * 1996-07-29 2007-09-06 Sumco Corp. Verfahren zur herstellung einer epitaxialscheibe aus silizium
JPH1055975A (ja) * 1996-08-08 1998-02-24 Hitachi Ltd 半導体装置用シリコン結晶体
DE19637182A1 (de) * 1996-09-12 1998-03-19 Wacker Siltronic Halbleitermat Verfahren zur Herstellung von Halbleiterscheiben aus Silicium mit geringer Defektdichte
JPH10275812A (ja) * 1997-03-28 1998-10-13 Toyota Central Res & Dev Lab Inc 半導体装置
JP3165071B2 (ja) * 1997-05-09 2001-05-14 日本電気株式会社 半導体基板及びその製造方法
US6013563A (en) * 1997-05-12 2000-01-11 Silicon Genesis Corporation Controlled cleaning process
JPH11314997A (ja) * 1998-05-01 1999-11-16 Shin Etsu Handotai Co Ltd 半導体シリコン単結晶ウェーハの製造方法
DE19823962A1 (de) 1998-05-28 1999-12-02 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Einkristalls
EP1035235A4 (en) * 1998-08-31 2002-05-15 Shinetsu Handotai Kk METHOD FOR PRODUCING SILICON SINGLE CRYSTAL WAFERS AND SILICON SINGLE CRYSTAL WAFERS
US6284384B1 (en) * 1998-12-09 2001-09-04 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering
US20030051656A1 (en) * 1999-06-14 2003-03-20 Charles Chiun-Chieh Yang Method for the preparation of an epitaxial silicon wafer with intrinsic gettering
JP2001068477A (ja) * 1999-08-27 2001-03-16 Komatsu Electronic Metals Co Ltd エピタキシャルシリコンウエハ
JP3770013B2 (ja) 1999-11-16 2006-04-26 株式会社Sumco 単結晶引上方法
US6599815B1 (en) * 2000-06-30 2003-07-29 Memc Electronic Materials, Inc. Method and apparatus for forming a silicon wafer with a denuded zone
US6339016B1 (en) * 2000-06-30 2002-01-15 Memc Electronic Materials, Inc. Method and apparatus for forming an epitaxial silicon wafer with a denuded zone
KR20030021185A (ko) * 2000-06-30 2003-03-12 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 디누디드 존을 갖는 실리콘 웨이퍼를 형성하는 방법 및 장치
DE60135992D1 (de) * 2000-06-30 2008-11-13 Shinetsu Handotai Kk Verfahren zur herstellung von silizium-einkristall-wafer
JP2002029891A (ja) 2000-07-14 2002-01-29 Wacker Nsce Corp シリコン半導体基板とその製造方法
DE60115078T2 (de) * 2000-09-19 2006-07-27 Memc Electronic Materials, Inc. Mit stickstoff dotiertes silizium das wesentlich frei von oxidationsinduzierten stapelfehlern ist
US6663708B1 (en) * 2000-09-22 2003-12-16 Mitsubishi Materials Silicon Corporation Silicon wafer, and manufacturing method and heat treatment method of the same
US6682597B2 (en) * 2000-10-23 2004-01-27 Mitsubishi Materials Silicon Corporation Silicon wafer, and heat treatment method of the same and the heat-treated silicon wafer
DE10052411B4 (de) * 2000-10-23 2008-07-31 Mitsubishi Materials Silicon Corp. Wärmebehandlungsverfahren eines Siliciumwafers und der wärmebehandelte Siliciumwafer
JP4723071B2 (ja) * 2000-10-24 2011-07-13 信越半導体株式会社 シリコン結晶及びシリコン結晶ウエーハ並びにその製造方法
JP4567251B2 (ja) * 2001-09-14 2010-10-20 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
JP2003188176A (ja) * 2001-12-18 2003-07-04 Komatsu Electronic Metals Co Ltd シリコンウェーハおよびシリコンウェーハの製造方法
US7201800B2 (en) * 2001-12-21 2007-04-10 Memc Electronic Materials, Inc. Process for making silicon wafers with stabilized oxygen precipitate nucleation centers
TWI303282B (en) * 2001-12-26 2008-11-21 Sumco Techxiv Corp Method for eliminating defects from single crystal silicon, and single crystal silicon
DE10205084B4 (de) * 2002-02-07 2008-10-16 Siltronic Ag Verfahren zur thermischen Behandlung einer Siliciumscheibe sowie dadurch hergestellte Siliciumscheibe
US7316745B2 (en) * 2002-07-17 2008-01-08 Sumco Corporation High-resistance silicon wafer and process for producing the same
KR100432496B1 (ko) * 2002-08-06 2004-05-20 주식회사 실트론 어닐 웨이퍼의 제조 방법
JP2004073057A (ja) 2002-08-14 2004-03-11 Ito En Ltd 茶飲料の加温劣化抑制方法及び茶飲料
KR100486877B1 (ko) * 2002-10-15 2005-05-03 주식회사 실트론 저융점 도판트 주입관이 설치된 실리콘 단결정 성장 장치및 저융점 도판트 주입 방법
CN100397595C (zh) 2003-02-14 2008-06-25 三菱住友硅晶株式会社 硅片的制造方法
WO2004083496A1 (ja) 2003-02-25 2004-09-30 Sumitomo Mitsubishi Silicon Corporation シリコンウェーハ及びその製造方法、並びにシリコン単結晶育成方法
JP4670224B2 (ja) * 2003-04-01 2011-04-13 株式会社Sumco シリコンウェーハの製造方法
JP2005322712A (ja) * 2004-05-07 2005-11-17 Toyota Motor Corp 半導体基板,半導体装置,およびそれらの製造方法
KR100573473B1 (ko) * 2004-05-10 2006-04-24 주식회사 실트론 실리콘 웨이퍼 및 그 제조방법
US7214267B2 (en) * 2004-05-12 2007-05-08 Sumitomo Mitsubishi Silicon Silicon single crystal and method for growing silicon single crystal
US7700394B2 (en) * 2004-06-30 2010-04-20 Sumco Corporation Method for manufacturing silicon wafer method
US7067005B2 (en) * 2004-08-06 2006-06-27 Sumitomo Mitsubishi Silicon Corporation Silicon wafer production process and silicon wafer
JP4982948B2 (ja) * 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
JP5023451B2 (ja) * 2004-08-25 2012-09-12 株式会社Sumco シリコンウェーハの製造方法、シリコン単結晶育成方法
JP4720164B2 (ja) * 2004-12-02 2011-07-13 株式会社Sumco Soiウェーハの製造方法
JP4720163B2 (ja) * 2004-12-02 2011-07-13 株式会社Sumco Soiウェーハの製造方法
US7435294B2 (en) * 2005-04-08 2008-10-14 Sumco Corporation Method for manufacturing silicon single crystal, and silicon wafer
JP4604889B2 (ja) * 2005-05-25 2011-01-05 株式会社Sumco シリコンウェーハの製造方法、並びにシリコン単結晶育成方法
JP5188673B2 (ja) * 2005-06-09 2013-04-24 株式会社Sumco Igbt用のシリコンウェーハ及びその製造方法
US7384480B2 (en) * 2005-06-20 2008-06-10 Sumco Corporation Apparatus for manufacturing semiconductor single crystal
US7306676B2 (en) * 2005-06-20 2007-12-11 Sumco Corporation Apparatus for manufacturing semiconductor single crystal
JP2007022863A (ja) * 2005-07-19 2007-02-01 Sumco Corp シリコン単結晶の育成方法およびシリコンウェーハの製造方法
JP2007022864A (ja) * 2005-07-19 2007-02-01 Sumco Corp シリコン単結晶の製造方法
US7300517B2 (en) * 2005-08-02 2007-11-27 Sumco Corporation Manufacturing method of hydrogen-doped silicon single crystal
JP2007045682A (ja) * 2005-08-12 2007-02-22 Sumco Corp シリコン単結晶の育成方法およびシリコンウェーハ
JP4631717B2 (ja) * 2006-01-19 2011-02-16 株式会社Sumco Igbt用シリコン単結晶ウェーハ及びigbt用シリコン単結晶ウェーハの製造方法
JP4760729B2 (ja) * 2006-02-21 2011-08-31 株式会社Sumco Igbt用のシリコン単結晶ウェーハ及びigbt用のシリコン単結晶ウェーハの製造方法

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