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KR101752592B1 - 3차원 팬 아웃 패키징 메커니즘 - Google Patents

3차원 팬 아웃 패키징 메커니즘 Download PDF

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KR101752592B1
KR101752592B1 KR1020160041214A KR20160041214A KR101752592B1 KR 101752592 B1 KR101752592 B1 KR 101752592B1 KR 1020160041214 A KR1020160041214 A KR 1020160041214A KR 20160041214 A KR20160041214 A KR 20160041214A KR 101752592 B1 KR101752592 B1 KR 101752592B1
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rdl
semiconductor die
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징 쳉 린
친 촨 창
주이 핀 흥
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

앞서 기술된 반도체 장치 패키지를 형성하는 메커니즘은 비교적 간단한 프로세스 흐름으로 인해 낮은 비용의 제조 공정을 제공한다. 패키지 구조 밑에서 하나 이상의 다이들의 본딩이 가능하도록 재분배층(들)을 갖는 상호접속 구조를 형성함으로써, 전체 패키지의 왜곡이 크게 감소된다. 게다가, 상호접속 구조는 몰딩 컴파운드를 이용하지 않고 형성되어 입자 오염을 감소시킨다. 왜곡 및 입자 오염의 감소는 수율을 향상시킨다. 더욱이, 패키지 구조와 상호접속 구조 사이의 공간 밑에서, 형성된 반도체 패키지는 하나 이상의 다이들을 갖는 로우 폼 팩터가 들어맞게 된다.

Description

3차원 팬 아웃 패키징 메커니즘{THREE DIMENSIONAL (3D) FAN-OUT PACKAGING MECHANISMS}
본 발명은 반도체 장치에 관한 것이다.
반도체 기술의 지속적인 발전으로, 반도체 칩/다이는 점점 작아지고 있다. 한편, 더 많은 기능들이 반도체 다이에 통합되고 있다. 따라서, 반도체 다이는 더욱 작은 영역으로 패킹되는 점점 더 많은 수의 입출력(I/O) 패드를 갖는다. 그 결과, 반도체 다이의 패키징은 더욱 중요하고 더 많은 도전 과제를 갖는다.
본 발명의 목적은 3차원 팬 아웃 패키징 메커니즘을 제공하는 것이다.
반도체 장치 패키지를 형성하는 메커니즘은 비교적 간단한 프로세스 흐름으로 인해 낮은 비용의 제조 공정을 제공한다. 패키지 구조 밑에서 하나 이상의 다이들의 본딩이 가능하도록 재분배층(들)을 갖는 상호접속 구조를 형성함으로써, 전체 패키지의 왜곡이 크게 감소된다. 게다가, 상호접속 구조는 몰딩 컴파운드를 이용하지 않고 형성되어 입자 오염을 감소시킨다. 왜곡 및 입자 오염의 감소는 수율을 향상시킨다. 더욱이, 패키지 구조와 상호접속 구조 사이의 공간 밑에서, 형성된 반도체 패키지는 하나 이상의 다이들을 갖는 로우 폼 팩터가 들어맞게 된다.
본 발명에 따르면, 3차원 팬 아웃 패키징 메커니즘을 제공하는 것이 가능하다.
본 실시예 및 본 실시예의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1a는 일부 실시예들에 따른, 패키지의 횡단면도이다.
도 1b는 일부 실시예들에 따른, 패키지의 일부의 횡단면도이다.
도 1c는 일부 실시예들에 따른, 상호접속 구조에 본딩된 2개의 다이들의 횡단면도이다.
도 2a 내지 도 2g는 일부 실시예들에 따른, 상호접속 구조를 형성하는 순차적인 프로세스 흐름의 횡단면도이다.
도 3a 내지 도 3h는 일부 실시예들에 따른, 패키지를 형성하는 순차적인 프로세스 흐름의 횡단면도이다.
이하에서는 본 개시의 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 실시예들은 폭넓은 다양한 특정 환경에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 예시적인 것으로, 본 개시의 범위를 한정시키려는 것은 아니다.
도 1a는 일부 실시예들에 따른, 패키지(100)의 횡단면도이다. 패키지(100)는 패키지 구조(110) 및 다이(120)를 포함한다. 패키지 구조(110)는 반도체 다이들(111 및 112)을 포함한다. 일부 실시예들에서, 반도체 다이들(111 및 112) 각각은 반도체 집적 회로 제조에 이용되는 바와 같은 반도체 기판을 포함하고, 집적 회로는 그 안에 및/또는 그 위에 형성될 수 있다. 반도체 기판은 벌크 실리콘, 반도체 웨이퍼, 실리콘 온 인슐레이터(SOI) 기판, 또는 실리콘 게르마늄 기판을 포함하지만 이들로 제한되는 것은 아닌 반도체 물질을 포함하는 임의의 구조를 나타낸다. III족, IV족, 및 V족 소자를 포함하는 다른 반도체 물질들이 또한 이용될 수 있다. 반도체 기판은 또한 쉘로우 트렌치 분리(shallow trench isolation; STI) 피처 또는 실리콘의 국부 산화(local oxidation of silicon; LOCOS) 피처와 같은 복수의 분리 피처(도시되지 않음)를 포함할 수 있다. 분리 피처는 다양한 마이크로 전자 소자를 정의하고 분리할 수 있다. 반도체 기판에 형성될 수 있는 다양한 마이크로 전자 소자의 예들은, 트랜지스터(예컨대, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보성 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파수 트랜지스터, p 채널 및/또는 n 채널 전계 효과 트랜지스터들(PFET/NFET) 등); 저항; 다이오드; 커패시터; 인덕터; 퓨즈; 및 다른 적합한 소자를 포함한다. 증착, 에칭, 주입, 포토리소그래피, 어닐링, 및/또는 다른 적합한 공정들을 포함하는 다양한 공정들이 수행되어 다양한 마이크로 전자 소자를 형성한다. 마이크로 전자 소자는 상호접속되어 논리 장치, 메모리 장치(예컨대, SRAM), RF 장치, 입출력(I/O) 장치, 시스템 온 칩(SoC) 장치, 이들의 조합, 및 다른 적합한 유형의 장치들과 같은 집적 회로 장치를 형성한다.
반도체 다이들(111 및 112)은 기판(115) 상에 배치되고, 기판(115)은 그 표면 상에 콘택(116)을 갖는다. 패키지 구조(110)의 기판(115)은 도 1a에 도시된 바와 같이 기판(115)의 한 표면 상의 콘택(116)을 기판의 대향 표면 상의 콘택(118)에 접속하는 상호접속 구조(117)를 갖는다. 일부 실시예들에 따라, 반도체 다이들(111 및 112)은 와이어들(113 및 114)에 의해 각각 콘택(116)에 전기적으로 접속된다. 반도체 다이들(111 및 112)은 또한 다른 수단들로 콘택(116)에 접속될 수 있다. 기판(115) 내의 상호접속 구조(117)는 금속 라인 및 비아를 포함할 수 있다. 일부 실시예들에서, 상호접속 구조(117)의 비아는 관통형 기판 비아(through substrate via; TSV) 또는 관통형 기판 홀(through substrate hole; TSH)을 포함한다. 기판(115)의 대향 표면 상의 콘택(118)은 금속 패드를 포함한다. 콘택(118)은 또한 상호접속 구조(130)와 본딩하기 전에 솔더층(도시되지 않음)을 포함할 수 있다. 솔더층은 각각의 커넥터(119)의 일부를 형성한다. 솔더 범프 또는 솔더 볼과 같은 커넥터(119)는 콘택(118)에 부착된다. 일부 실시예들에서, 커넥터(119)의 폭(또는 직경)은 대략 100 ㎛ 내지 대략 400 ㎛ 범위에 있다. 커넥터(119) 및 콘택(118)은 본딩 구조(124)를 형성한다.
앞서 기술된 바와 같이, 패키지(100)는 또한 다이(120)를 포함한다. 다이(120)는 콘택(122)을 갖고, 이 콘택은 하나 이상의 보호층(도시되지 않음)에 의해 둘러싸인다. 일부 실시예들에서, 콘택(122)은 금속 패드(123) 및 금속 패드(123) 위에 형성된 범프를 포함한다. 콘택(122)의 범프는 솔더 범프일 수 있고, 및/또는 구리 기둥을 포함할 수 있다. 콘택(122)의 솔더 범프는 다이(120)와 상호접속 구조(130) 사이에 본딩 구조(125)를 형성한다. 일부 실시예들에서, 본딩 구조(125)의 폭(또는 직경)은 대략 20 ㎛ 내지 대략 100 ㎛ 범위에 있다. 일부 실시예들에 따라, 커넥터(119)는 콘택(122)보다 크다.
패키지 구조(110)의 바텀 표면에서 상호접속 구조(130)의 탑 표면 사이의 거리는 도 1a에서 H1로서 표기된다. 일부 실시예들에서, H1은 대략 100 ㎛ 내지 대략 400 ㎛ 범위에 있다. 도 1a는 또한 다이(120)의 두께가 H2인 것으로 도시한다. H2는 H1보다 작고, 이것은 패키지 구조(110)와 상호접속 구조(130) 사이의 공간을 다이(120)가 이용하도록 한다.
도 1a에 도시된 바와 같이, 패키지 구조(110) 및 다이(120)는 상호접속 구조(130) 위에 배치되어 상호접속 구조(130)에 전기적으로 접속된다. 상호접속 구조(130)는 유전층들(131 및 132)과 같은 하나 이상의 유전층을 포함한다. 유전층들(131 및 132)은 소프트(또는 유연)하여 패키지(100) 형성 시에 수반되는 본딩 공정(들)의 응력을 흡수할 수 있다. 각각의 유전층들(131 및 132)의 물질은, 광으로 한정할 수 있는 솔더 레지스트, 폴리이미드, 폴리벤조옥사졸(PBO), 벤조사이클로부텐인(BCB), 몰딩 컴파운드 등과 같은 폴리머로부터 선택될 수 있다.
상호접속 구조(130)는 본딩 구조(125)를 형성하기 위해 다이(120) 상의 콘택(122)과 본딩하는 작은 콘택(133)을 갖는다. 상호접속 구조(130)는 또한 본딩 구조(124)를 형성하기 위해 패키지 구조(110)의 커넥터(119)와 본딩하는 큰 콘택(134)을 갖는다. 일부 실시예들에 따라, 작은 콘택(133)은 큰 콘택(134)보다 작다. 게다가, 상호접속 구조(130)는 접속 소자(140)와 본딩하는 콘택(135)을 갖고, 이것은 인쇄 회로 보드(printed circuit board; PCB) 또는 다른 패키지와 같은 외부 기판과의 외부 접속을 만드는데 이용된다. 접속 소자(140)의 높이는 도 1a에서 H5로서 표기된다. 일부 실시예들에서, H5는 대략 100 ㎛ 내지 대략 400 ㎛ 범위에 있다.
일부 실시예들에서, 유전층(131)은 대략 3 ㎛ 내지 대략 25 ㎛ 범위에 있는 두께를 갖는다. 일부 실시예들에서, 보호층(132)은 대략 3 ㎛ 내지 대략 15 ㎛ 범위에 있는 두께를 갖는다. 상호접속 구조(130)의 전체 두께는 도 1a에서 H3으로서 표기된다. 일부 실시예들에서, H3은 대략 6 ㎛ 내지 대략 30 ㎛ 범위에 있다. 일부 실시예들에서, H3은 대략 30 ㎛ 보다 작거나 같다. 일부 실시예들에서, H3은 대략 25 ㎛ 보다 작거나 같다.
도 1a의 실시예에서, 콘택(135)은 금속 라인(136)에 접속하고, 이것은 본딩 구조들(125, 124, 및 126) 사이에 전기 접속을 제공한다. 금속 라인(136)은 재분배층(redistribution layer; RDL)의 기능을 하고, 다이(120)의 팬아웃 접속을 가능하게 하여, 다이(120)의 에지(또는 경계) 너머의 전기 접속을 허용한다. 도 1a의 실시예는 오직 하나의 금속층을 포함한다. 그러나, RDL(또는 RDL들)은 비아에 의해 상호접속될 수 있는 다수의 금속층들을 포함할 수 있다. 일부 실시예들에서, 콘택들(133 및 134)은 UBM(under bump metallurgy) 층(211)을 포함하고, 이것은 콘택(135)과 함께 콘택들(133, 134)과 도금 가능층 사이에서 확산 장벽층의 역할을 할 수 있다. 추가적인 상세한 설명이 아래에 제공된다.
일부 실시예들에서, 콘택(133)의 폭은 대략 20 ㎛ 내지 대략 100 ㎛ 범위에 있다. 일부 실시예들에서, 콘택(134)의 폭은 대략 100 ㎛ 내지 대략 400 ㎛ 범위에 있다. 도 1a의 실시예들에서, 콘택(135)은 전도층(208) 및 장벽층(205)을 포함한다. 이러한 층들의 추가적인 상세한 설명 및 형성 방법(들)이 아래에 제공된다.
도 1a의 실시예들에서, 패키지 구조(110)는 몰딩층 (또는 몰딩 컴파운드)(145)에 의해 커버된다. 일부 실시예들에서, 몰딩층(145)은 에폭시, 실리콘, 실리카 필러, 및/또는 다른 유형의 폴리머들을 포함한다. 도 1a의 실시예에서, 몰딩층(145)은 또한 패키지 구조(110)와 상호접속 구조(130) 사이의 공간은 채운다. 일부 실시예들에서, 몰딩층(145)은 언더필(underfill; UF)의 역할을 하고, 다이(120)와 상호접속 구조(130) 사이의 공간을 채운다. 이러한 상황에서, 몰딩층(145)은 언더필 몰딩(underfill molding; MUF) 컴파운드이고, 다이(120)와 패키지 구조(110) 양자 모두가 상호접속 구조(130)에 본딩된 이후에 상호접속 구조(130)의 표면 상에 적용된다. 일부 실시예들에서, 일부 실시예들에 따라 도 1b에 도시된 바와 같이 다이(120)가 상호접속 구조(130)에 본딩된 이후에, 언더필(144)이 적용된다. 언더필(144)이 적용된 이후에, 패키지 구조(110)는 상호접속 구조(130) 위에 위치되고 상호접속 구조(130)에 본딩된다. 상호접속 구조(130) 위의 패키지 구조(110)의 두께는 도 1a에서 H4로서 표기된다. 일부 실시예들에서, H4는 대략 350 ㎛ 내지 대략 1000 ㎛ 범위에 있다. 패키지(110) 및 상호접속 구조(130)의 전체 두께는 도 1a에서 H6으로서 표기된다. 일부 실시예들에서, H6은 대략 350 ㎛ 내지 대략 1050 ㎛ 범위에 있다. H6은 예컨대 대략 1000 ㎛ 내지 대략 1500 ㎛ 범위로 다른 패키지 구조보다 낮다. 그러므로, 패키지(100)는 낮은 z축 폼 팩터(또는 패키지(100)의 전체 두께)를 갖는다.
도 1a의 실시예들에서, 다이(120) 및 패키지 구조(110)는 상호접속 구조(130)에 본딩된다. 일부 실시예들에서, 패키지 구조(110) 밑에 하나보다 많은 다이가 있다. 도 1c의 실시예에서, 2개의 다이들(120' 및 120'')이 일부 실시예들에 따라 상호접속 구조(130')에 본딩된다. 도 1c의 실시예에서, 패키지 구조(110')는 다이들(120' 및 120'') 위에 위치한다.
도 2a 내지 도 2g는 일부 실시예들에 따른, 상호접속 구조(130)를 형성하는 순차적인 프로세스 흐름의 횡단면도이다. 도 2a에서, 접착층(202)이 캐리어(201) 상에 형성된다. 일부 실시예들에 따라, 캐리어(201)는 유리로 구성된다. 그러나, 기타의 물질들이 캐리어(201)를 위해 이용될 수도 있다. 접착층(202)은 캐리어(201) 상에 배치된다(예를 들어, 적층된다). 접착층(202)은 글루로 형성될 수 있거나, 포일(foil)로 형성된 라미네이션층(lamination layer)일 수 있다. 일부 실시예들에 따라 도 2b에 도시된 바와 같이, 접착층(202)이 형성된 이후에, 보호층(203)이 형성되고 패턴화되어 접착층(202) 상에 콘택 개구부(204)를 형성한다. 일부 실시예들에서, 보호층(203)은 유전체이다. 일부 실시예들에서, 보호층(203)은 폴리머이다. 일부 실시예들에서, 보호층(203)은 감광 폴리머이고, 포토레지스트층 없이 패턴화될 수 있다.
일부 실시예들에 따라 도 2c에 도시된 바와 같이, 콘택 개구부(204)가 형성된 이후에, 장벽층(205)이 형성되어 캐리어(201) 상의 보호층(203)의 노출된 표면을 커버한다. 장벽층(205)은 전도층이고, 개구부(204)를 채우기 위해 증착되는 구리의 확산을 방지한다. 일부 실시예에서, 장벽층(205)은 Ti로 구성된다. 일부 실시예들에서, 구리 시드층(도시되지 않음)이 장벽층(205) 위에 형성된다. 일부 실시예들에서, 장벽층(205) 및/또는 구리 시드층은 물리적 기상 증착(PVD)에 의해 증착된다. 장벽층(205)이 형성된 이후에, 포토레지스트층(206)이 장벽층 위에 형성된다. 도 2c에서, 포토레지스트층(206)이 장벽층(205) 위에 형성된다. 일부 실시예들에서, 포토레지스트층(206)은 스핀 온 공정(습식 공정)에 의해 형성된다. 일부 다른 실시예들에서, 포토레지스트층(206)은 건식 포토레지스트층이고, 이것은 장벽층(205)의 표면에 부착되고, 장벽층의 표면은 구리 시드층(도시되지 않음)에 의해 커버될 수 있다. 그리고 나서, 도 2c에 도시된 바와 같이, 포토레지스트층(206)은 패턴화되어 상호접속 구조를 형성하기 위한 개구부(207)를 정의한다.
일부 실시예들에 따라, 도 2d에서, 전도층(208)은 개구부(207 및 204)에 형성된다. 일부 실시예들에서, 전도층(208)은 구리 또는 구리 합금으로 구성된다. 일부 실시예들에 따라, 전도층(208)은 알루미늄, 니켈, 금, 은, 백금, 상기 언급된 금속들의 합금, 또는 이들의 조합과 같은 금속(들)을 포함한다. 일부 실시예들에서, 전도층(208)은 도금에 의해 형성된다. 일부 실시예들에 따라, 과도한 전도층(208), 또는 너무 두꺼운 전도층(208)의 영역들은 화학적 기계적 연마(chemical-mechanical polishing; CMP)와 같은 제거 공정에 의해 제거된다. 그리고 나서, 포토레지스트층(206)이 제거된다. 예를 들어, 포토레지스트층(206)이 건식 포토레지스트 박막이면, 이것은 필링에 의해 제거될 수 있다. 일부 실시예들에서, 포토레지스트층(206)은 에칭 공정에 의해 제거된다. 포토레지스트층(206)이 제거된 이후에, 포토레지스트층(206)에 의해 커버된 장벽층(205)의 일부가 노출된다. 그리고 나서, 도 2d에 도시된 바와 같이, 장벽층(205)의 노출된 부분이 제거된다. 일부 실시예들에서, 장벽층(205)의 노출된 부분은 에칭 공정에 의해 제거된다.
일부 실시예들에 따라, 도 2e에서, 다른 보호층(209)이 보호층(203) 및 전도층(208) 위에 증착되고 패턴화된다. 일부 실시예들에서, 보호층(209)은 유전체이다. 일부 실시예들에서, 보호층(209)은 폴리머이다. 일부 실시예들에서, 보호층(209)은 감광 폴리머이고, 포토레지스트층 없이 패턴화될 수 있다. 패턴화 공정은 개구부(210)를 형성한다. 일부 실시예들에 따라, 개구부(210)가 형성된 이후에, UBM층(211)이 보호층(209)의 표면 상에 증착된다. 일부 실시예들에서, UBM층(211)은 확산 방지층 및 시드층을 포함한다. 일부 실시예들에서, 확산 방지층은 또한 접착층(또는 글루층)의 기능을 할 수도 있다. 확산 방지층은 Ta, TaN, Ti, TiN, 또는 이들의 조합으로 구성될 수 있다. 시드층은 나중에 전도층의 증착을 가능하는 물질로 구성된다. 일부 실시예들에서, UBM층(211)은 Ti로 형성된 확산 방지층, 및 Cu로 형성된 시드층을 포함한다. 일부 실시예들에서, Ti층과 같은 확산 방지층, 및 Cu층과 같은 시드등 양자 모두는 물리적 기상 증착(PVD)(또는 스퍼터링) 방법에 의해 증착된다.
일부 실시예들에 따라 도 2f에 도시된 바와 같이, UBM층(211)이 형성된 이후에, 포토레지스트층(212)이 UBM층 위에 형성된다. 포토레지스트층(212)은 건식 포토레지스트 또는 습식 포토레지스트일 수 있다. 포토레지스트층(212)은 패턴화되어 실질적으로 개구부(210)에 정렬하는 개구부(213)를 정의한다. 패턴화 공정이 완료된 이후에, 전도층(214)이 형성되어 개구부들(210 및 213)을 채운다. 일부 실시예들에서, 전도층(214)은 구리, 알루미늄, 구리 합금, 또는 다른 이동성 도전 재료를 포함한다. 일부 실시예에서, 전도층(214)은 솔더로 구성된다.
일부 실시예들에서, 전도층(214)은 2개의 서브층들을 포함한다. 한 서브층은 금속층으로 구리, 알루미늄, 구리 합금, 또는 저저항성을 갖는 다른 도전 재료로 구성된다. 앞서 언급된 서브층을 커버하는 다른 서브층은 솔더로 구성된다. 일부 실시예들에 따라 도 2g에 도시된 바와 같이, 일부 실시예들에서, 보호층(215)이 전도층(214)을 커버하도록 형성된다. 보호층(215)은 일부 실시예들에서 선택적이다. 그 뒤에, 포토레지스트층(206)은 제거되고, 포토레지스트층의 제거에 의해 노출된 UBM층(211)이 또한 제거된다. 일부 실시예들에서, 전도층(214)은 도금에 의해 증착된다. 보호층(215)은 전도층(214)의 표면을 산화로부터 보호한다. 일부 실시예들에서, 보호층은 Ni, 또는 유기 표면 보호(organic surface protection; OSP) 물질들 중 하나로 구성된다. 일부 실시예들에서, UBM층(211), 전도층(214), 및 선택적인 보호층(215)은 콘택(133 및 134)을 형성한다. 도 2g에 도시된 콘택은 콘택(133 또는 134)이다.
일부 실시예들에 따라, UBM층(211) 및 전도층(214)은 범프 구조를 형성한다. 일부 실시예들에서, 범프 구조는 구리 기둥(copper post)이다. 구리 기둥을 형성하는 형성 방법, 물질, 구조의 예시적인 상세한 사항들은 2010년 7월 29일자에 출원된 발명의 명칭이 “Mechanisms for Forming Copper Pillar Bumps”인 미국 특허 출원서 제12/846,353호(대리인 고객 번호 TSMC2010-0205)에 기술되어 있고, 이것은 본 명세서에 그 전체가 통합되어 있다. 일부 실시예들에 따라 도 2g에 도시된 바와 같이, 접착층(202) 위에 형성된 구조는 상호접속 구조(130)이다.
도 3a 내지 도 3h는 일부 실시예들에 따른, 패키지(100)를 형성하는 순차적인 프로세스 흐름의 횡단면도이다. 도 3a의 실시예에서, 상호접속 구조(130)는 접착층(302) 상에 형성되고, 접착층(302)은 캐리어(301) 위에 있다. 일부 실시예들에 따른 상호접속 구조(130)의 형성 공정 및 피처들은 도 2a 내지 도 2g에서 앞서 기술되었다. 일부 실시예들에서, 캐리어(301)는 캐리어(201)와 유사하고, 접착층(302)은 접착층(202)과 유사하다. 일부 실시예들에 따라 도 3b에 도시된 바와 같이, 상호접속 구조(130)가 형성된 이후에, 다이(120)가 상호접속 구조(130) 위에 위치한다. 도 1a의 더욱 상세한 도면으로 도시된 바와 같이, 다이(120) 상의 콘택(122)은 상호접속 구조(130)의 콘택(133) 바로 위에 위치하여 콘택(133)과 접촉하게 된다. 일부 실시예들에서, 리플로우 공정이 수행되어 콘택(122)을 콘택(133)에 본딩한다. 일부 실시예들에서, 콘택들(122 및 133)이 서로 본딩된 이후에, 언더필(UF)이 적용되어 다이(120)와 상호접속 구조(130)의 표면 사이의 공간을 채운다. 도 1b는 다이(120)와 상호접속 구조(130)의 표면 사이의 공간을 채우는 언더필(144)을 도시한다. 앞서 언급한 바와 같은, 리플로우 및 언더필의 적용은 도 3b에 도시된 바와 같이 일부 실시예들에서는 수행되지 않는다.
일부 실시예들에 따라 도 3c에 도시된 바와 같이, 다이(120)가 상호접속 구조(130) 상에 위치한 이후에, 패키지 구조(110)가 상호접속 구조(130) 상에 위치한다. 도 1a에 도시된 바와 같이, 패키지 구조(110) 상의 커넥터(119)는 상호접속 구조(130) 상의 콘택(134) 바로 위에 위치하여 콘택(134)과 접촉하게 된다. 앞서 언급한 바와 같이, 패키지 구조(110)의 커넥터(119)가 다이(120) 상의 콘택(122)보다 크기 때문에, 콘택(134)은 콘택(133)보다 크다.
그 후에, 일부 실시예들에 따라 도 3d에 도시된 바와 같이, 리플로우 공정이 수행되어 콘택(134)을 커넥터(119)와 본딩하고, 또한 콘택(133)을 콘택(122)에 본딩시킨다. 리플로우 공정은 상호접속 구조(130)에 다이(120) 및 패키지 구조(110)를 모두 본딩시킨다. 앞서 언급한 바와 같이, 다이(120)가 상호접속 구조(130) 상에 위치한 이후에 리플로우가 수행될 수 있다. 이러한 상황에서, 도 3d에 도시된 바와 같이 리플로우는 오직 콘택(134)을 커넥터(119)에 결합시킨다.
일부 실시예들에 따라 도 3e에 도시된 바와 같이, 리플로우 공정이 완료된 이후에, 몰딩층(145)이 적용되어 패키지 구조(110) 및 다이(120)를 커버한다. 앞서 언급한 바와 같이, 일부 실시예들에서, 몰딩층(145)은 또한 언더필(underfill; UF)의 역할을 하고, 다이(120)와 상호접속 구조(130) 사이의 공간을 채운다. 반면에, 일부 다른 실시예들에서, 몰딩층(145)은 또한 다이(120)를 언더필한다.
일부 예시적인 실시예들에 따라, 도 3f에서, 캐리어(301) 및 접착층(302)이 제거된다. 도 2c에서 언급한 바와 같이, 장벽층(205)이 형성되어 개구부(204)의 막을 형성한다. 일부 실시예들에 따라, 장벽층(205)(예를 들어 Ti층)이 제거되어 구리로 구성된 전도층(208)을 노출한다.
도 3g에서, 일부 실시예들에 따라, 솔더 볼과 같은 접속 소자(140)가 콘택(135)과 본딩하기 위해 상호접속 구조(130)의 표면 상에 장착된다. 본딩 공정은 또한 리플로우를 포함한다.
접속 소자(140)가 상호접속 구조(130)에 본딩된 이후에, 도 3g에 도시된 패키지 구조는 테이프에 고정되고, 이 테이프는 캐리어(도시되지 않음)에 고정된다. 그리고 나서, 도 3g의 고정된 패키지 구조를 갖는 캐리어는 패키지(100)를 개별 패키지들로 분리하기 위해 절단 공정(sawing process)을 겪는다. 절단 공정 이후에, 테이프 및 캐리어는 각각의 패키지(100)로부터 분리된다(테이프 제거 및 캐리어로부터 본딩 해제). 도 3h는 절단 공정 및 테이프 제거/본딩 해제 공정 이후의 패키지(100)를 도시한다.
다이(120), 패키지 구조(110), 접속 소자(140), 및 상호접속 구조(130) 사이에 형성된 본딩 구조는 단지 일부의 실시예들이다. 상이한 모양 및 물질층을 갖는 다른 유형의 본딩 구조들이 또한 이용 가능하다.
앞서 기술된 반도체 장치 패키지를 형성하는 메커니즘은 비교적 간단한 프로세스 흐름으로 인해 낮은 비용의 제조 공정을 제공한다. 패키지 구조 밑에서 하나 이상의 다이들의 본딩이 가능하도록 재분배층(들)을 갖는 상호접속 구조를 형성함으로써, 전체 패키지의 왜곡이 크게 감소된다. 게다가, 상호접속 구조는 몰딩 컴파운드를 이용하지 않고 형성되어 입자 오염을 감소시킨다. 왜곡 및 입자 오염의 감소는 수율을 향상시킨다. 더욱이, 패키지 구조와 상호접속 구조 사이의 공간 밑에서, 형성된 반도체 패키지는 하나 이상의 다이들을 갖는 낮은 폼 팩터가 들어맞게 된다.
일부 실시예들에서, 반도체 패키지가 제공된다. 반도체 패키지는 상호접속 구조를 포함하고, 상호접속 구조는 재분배층(RDL)을 포함한다. 반도체 패키지는 또한 제1의 복수의 본딩 구조에 의해 상호접속 구조에 본딩되는 반도체 다이를 포함하고, 상호접속 구조의 RDL은 반도체 다이의 팬 아웃 접속을 가능하게 한다. 반도체 다이는 제2의 복수의 본딩 구조에 의해 상호접속 구조에 본딩되는 패키지 구조를 더 포함하고, 반도체 다이는 패키지 구조와 상호접속 구조 사이의 공간에 위치한다.
일부 다른 실시예들에서, 반도체 패키지가 제공된다. 반도체 패키지는 상호접속 구조를 포함하고, 상호접속 구조는 재분배층(RDL)을 포함한다. 상호접속 구조는 대략 30 ㎛ 보다 작거나 같은 두께를 갖는다. 반도체 패키지는 또한 제1의 복수의 본딩 구조에 의해 상호접속 구조에 본딩되는 반도체 다이를 포함하고, 상호접속 구조의 RDL은 반도체 다이의 팬 아웃 접속을 가능하게 한다. 반도체 다이는 제2의 복수의 본딩 구조에 의해 상호접속 구조에 본딩되는 패키지 구조를 더 포함하고, 반도체 다이는 패키지 구조와 상호접속 구조 사이의 공간에 위치한다.
일부 또 다른 실시예들에서, 반도체 패키지를 형성하는 방법이 제공된다. 방법은 접착층이 위에 배치된 캐리어를 제공하는 단계, 및 접착층 상에 상호접속 구조를 형성하는 단계를 포함한다. 방법은 또한 상호접속 구조의 표면 상에 반도체 다이를 배치하는 단계, 및 상호접속 구조의 표면 상에 패키지 구조를 배치하는 단계를 포함한다. 반도체 다이는 상호접속 구조와 패키지 구조 사이의 공간에 들어맞는다. 방법은 상호접속 구조에 패키지 구조를 본딩하기 위해 리플로우를 수행하는 단계를 더 포함한다.
본 개시의 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 발명의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다. 게다가, 각각의 청구항들은 개별 실시예들을 구성하고, 다양한 청구항 및 실시예들의 조합은 본 개시의 범위 내에 있다.

Claims (10)

  1. 반도체 패키지를 형성하는 방법에 있어서,
    캐리어 상에 있는 접착층 상에 상호접속 구조물을 형성하는 단계;
    상기 상호접속 구조물의 표면 상에 반도체 다이를 배치시키는 단계;
    상기 상호접속 구조물의 표면 상에 패키지 구조물을 배치시키는 단계로서, 상기 반도체 다이가 상기 상호접속 구조물 및 상기 패키지 구조물 사이의 공간에 들어가 있는 것인, 상기 패키지 구조물 배치 단계;
    상기 상호접속 구조물에 상기 패키지 구조물을 본딩하기 위해 리플로우(reflow)를 수행하는 단계로서, 상기 리플로우는 또한 상기 상호접속 구조물에 상기 반도체 다이를 본딩하는 것인, 상기 리플로우 수행 단계; 및
    상기 패키지 구조물 및 상기 반도체 다이를 몰딩층으로 커버하는 단계를 포함하고,
    상기 몰딩층은 상기 패키지 구조물의 바닥면 및 상기 반도체 다이의 상단면과 접촉하는 것인, 반도체 패키지 형성 방법.
  2. 반도체 패키지를 형성하는 방법에 있어서,
    캐리어 상에 있는 접착층 상에 상호접속 구조물을 형성하는 단계;
    상기 상호접속 구조물의 표면 상에 반도체 다이를 배치시키는 단계;
    상기 상호접속 구조물의 표면 상에 패키지 구조물을 배치시키는 단계로서, 상기 반도체 다이가 상기 상호접속 구조물 및 상기 패키지 구조물 사이의 공간에 들어가 있는 것인, 상기 패키지 구조물 배치 단계;
    상기 상호접속 구조물에 상기 패키지 구조물을 본딩하기 위해 리플로우(reflow)를 수행하는 단계;
    상기 반도체 다이가 상기 상호접속 구조물의 표면 상에 배치된 후 그리고 상기 패키지 구조물을 배치하기 전에 또 다른 리플로우를 수행하는 단계; 및
    상기 패키지 구조물 및 상기 반도체 다이를 몰딩층으로 커버하는 단계를 포함하고,
    상기 몰딩층은 상기 패키지 구조물의 바닥면 및 상기 반도체 다이의 상단면과 접촉하는 것인, 반도체 패키지 형성 방법.
  3. 제1항에 있어서, 상기 상호접속 구조물은 재분배층(RDL)을 포함하고, 상기 상호접속 구조물의 RDL은 상기 반도체 다이의 팬-아웃(fan-out) 접속을 가능하게 하는 것인, 반도체 패키지 형성 방법.
  4. 제1항에 있어서, 상기 상호접속 구조물은 상기 반도체 다이와 본딩하기 위한 제1 콘택부 및 상기 패키지 구조물과 본딩하기 위한 제2 콘택부를 포함하고, 상기 제1 콘택부는 상기 제2 콘택부보다 작은 것인, 반도체 패키지 형성 방법.
  5. 반도체 패키지를 제조하는 방법에 있어서,
    상호접속 구조물을 형성하는 단계로서, 상기 상호접속 구조물은 제1 재분배층(RDL) 및 이 제1 RDL과 이격된 제2 RDL을 포함하고, 상기 상호접속 구조물은 30 ㎛ 이하의 두께를 갖는 것인, 상기 상호접속 구조물 형성 단계;
    제1 본딩 구조물을 이용하여 상기 제1 RDL에 반도체 다이를 본딩하는 단계;
    제2 본딩 구조물을 이용하여 상기 제2 RDL에 상기 반도체 다이를 본딩하는 단계;
    제3 본딩 구조물을 이용하여 상기 제1 RDL에 패키지 구조물을 본딩하는 단계;
    제4 본딩 구조물을 이용하여 상기 제2 RDL에 상기 패키지 구조물을 본딩하는 단계; 및
    상기 본딩된 패키지 구조물 및 상기 본딩된 반도체 다이를 커버하기 위해 몰딩층을 도포하는 단계를 포함하고,
    상기 반도체 다이는 상기 패키지 구조물 및 상기 상호접속 구조물 사이에 있는 것인, 반도체 패키지 제조 방법.
  6. 제5항에 있어서, 상기 제1 RDL에 상기 반도체 다이를 본딩하는 단계는 상기 제1 RDL에 상기 패키지 구조물을 본딩하는 단계와 동시에 수행되는 것인, 반도체 패키지 제조 방법.
  7. 제5항에 있어서, 상기 제1 RDL에 상기 반도체 다이를 본딩하는 단계는 상기 제1 RDL에 상기 패키지 구조물을 본딩하는 단계와 순차적으로 수행되는 것인, 반도체 패키지 제조 방법.
  8. 제5항에 있어서, 상기 몰딩층을 도포하는 단계는 상기 반도체 다이와 상기 상호접속 구조물 사이의 공간을 충진하는 단계를 포함하는, 반도체 패키지 제조 방법.
  9. 제5항에 있어서, 상기 상호접속 구조물을 형성하는 단계는,
    제1 패시베이션층 위에 상기 제1 RDL을 형성하는 단계; 및
    상기 제1 패시베이션층 위에 상기 제2 RDL을 형성하는 단계를 포함하고,
    상기 제1 RDL의 일부분은 상기 제1 패시베이션층을 관통하여 연장하고, 상기 제1 패시베이션층은 캐리어 상에 있으며,
    상기 제2 RDL의 일부분은 상기 제1 패시베이션층을 관통하여 연장하는 것인, 반도체 패키지 제조 방법.
  10. 반도체 패키지를 제조하는 방법에 있어서,
    제1 RDL을 포함하는 상호접속 구조물을 형성하는 단계;
    제1 폭을 갖는 제1 본딩 구조물을 이용하여 상기 제1 RDL에 제1 반도체 다이를 본딩하는 단계;
    상기 제1 폭과는 상이한 제2 폭을 갖는 제2 본딩 구조물을 이용하여 상기 제1 RDL에 제1 패키지 구조물을 본딩하는 단계; 및
    상기 본딩된 제1 패키지 구조물 및 상기 본딩된 제1 반도체 다이를 커버하기 위해 몰딩층을 도포하는 단계를 포함하고,
    상기 제1 패키지 구조물은, 상기 상호접속 구조물과는 반대쪽에 있는 상기 반도체 다이의 측 상에 있고, 상기 반도체 패키지의 전체 높이는 350 마이크론(㎛) 내지 1050 ㎛의 범위에 있는 것인, 반도체 패키지 제조 방법.
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