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KR20210011289A - 반도체 패키지 - Google Patents

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KR20210011289A
KR20210011289A KR1020190088551A KR20190088551A KR20210011289A KR 20210011289 A KR20210011289 A KR 20210011289A KR 1020190088551 A KR1020190088551 A KR 1020190088551A KR 20190088551 A KR20190088551 A KR 20190088551A KR 20210011289 A KR20210011289 A KR 20210011289A
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KR
South Korea
Prior art keywords
under bump
insulating layer
pattern
bump pattern
redistribution
Prior art date
Application number
KR1020190088551A
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English (en)
Inventor
전광재
김동규
박정호
장연호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US16/795,733 priority patent/US11791295B2/en
Priority to CN202010347007.6A priority patent/CN112289768A/zh
Priority to TW109115656A priority patent/TWI856095B/zh
Publication of KR20210011289A publication Critical patent/KR20210011289A/ko
Priority to US18/244,462 priority patent/US20230420402A1/en

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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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Abstract

본 발명의 개념에 따른 반도체 패키지가 제공된다. 본 발명에 따르면, 반도체 패키지는 재배선 기판; 및 상기 재배선 기판의 상면 상에 배치된 반도체칩을 포함하고, 상기 재배선 기판은: 언더 범프 패턴; 상기 언더 범프 패턴의 측벽을 덮는 하부 절연층; 및 상기 하부 절연층 상에 배치되고, 제1 배선 부분을 포함하는 제1 재배선 패턴을 포함하되, 상기 언더 범프 패턴의 상면에서의 너비는 상기 언더 범프 패턴의 하면에서의 너비보다 크고, 상기 언더 범프 패턴의 두께는 상기 제1 배선 부분의 두께보다 더 클 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 내구성 및 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 개념에 따른 반도체 패키지가 제공된다. 본 발명에 따르면, 반도체 패키지는 재배선 기판; 및 상기 재배선 기판의 상면 상에 배치된 반도체칩을 포함하고, 상기 재배선 기판은: 언더 범프 패턴; 상기 언더 범프 패턴의 측벽을 덮는 하부 절연층; 및 상기 하부 절연층 상에 배치되고, 제1 배선 부분을 포함하는 제1 재배선 패턴을 포함하되, 상기 언더 범프 패턴의 상면에서의 너비는 상기 언더 범프 패턴의 하면에서의 너비보다 크고, 상기 언더 범프 패턴의 두께는 상기 제1 배선 부분의 두께보다 더 클 수 있다.
본 발명에 따르면, 반도체 패키지는 재배선 기판; 및 상기 재배선 기판의 상면 상에 실장된 반도체칩을 포함하되, 상기 재배선 기판은: 언더 범프 패턴; 상기 언더 범프 패턴의 측벽을 덮는 절연층; 및 상기 언더 범프 패턴 상에 제공되며, 상기 언더 범프 패턴과 접속하는 재배선 패턴을 포함하고, 상기 언더 범프 패턴의 하면 및 상기 측벽 사이의 각도는 105도 내지 135도일 수 있다.
본 발명에 따르면, 재배선 기판; 및 상기 재배선 기판의 상면 상에 배치된 반도체칩을 포함하고, 상기 재배선 기판은: 도전 단자 패드; 상기 도전 단자 패드의 측벽을 덮는 하부 절연층; 상기 하부 절연층 상에 배치된 배선; 및 상기 도전 단자 패드 및 상기 배선 사이에 개재되고, 상기 도전 단자 패드의 상면과 접촉하는 비아를 포함하고, 상기 도전 단자 패드의 두께는 상기 배선의 두께보다 크고, 상기 비아의 너비는 상기 도전 단자 패드의 너비보다 작을 수 있다.
본 발명에 따르면, 언더 범프 패턴은 비교적 두꺼운 두께를 가져, 반도체 패키지의 신뢰성 및 내구성이 향상될 수 있다. 언더 범프 패턴은 제1 절연층에 의해 정의된 제1 오프닝 내에 형성되므로, 별도의 레지스트 형성 공정 및 제거 공정이 생략될 수 있다. 반도체 패키지의 제조 공정이 간소화될 수 있다. 제1 절연층은 편평한 상면을 가질 수 있다. 이에 따라, 재배선 패턴들의 배선 부분들은 서로 동일 또는 유사한 레벨에 배치될 수 있다. 재배선 기판의 신뢰성이 향상될 수 있다.
도 1a, 도 1c, 도 1e, 도 1g, 도 1h, 도 1i, 도 1k, 도 1m, 도 1o, 및 도 1q는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 1b는 도 1a의 Ⅰ영역을 확대 도시하였다.
도 1d는 도 1c의 Ⅰ영역을 확대 도시하였다.
도 1f는 도 1e의 Ⅰ영역을 확대 도시하였다.
도 1j는 도 1i의 Ⅰ영역을 확대 도시하였다.
도 1l은 도 1k의 Ⅰ영역을 확대 도시하였다.
도 1n은 도 1m의 Ⅰ영역을 확대 도시하였다.
도 1p는 도 1o의 Ⅰ영역을 확대 도시하였다.
도 1r은 도 1p의 Ⅰ영역을 확대 도시하였다.
도 2a, 도 2c, 및 도 2e는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 2b는 도 2a의 Ⅰ영역을 확대 도시하였다.
도 2d는 도 2c의 Ⅰ영역을 확대 도시하였다.
도 2f는 도 2e의 Ⅰ영역을 확대 도시하였다.
도 3a 및 도 3b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 4는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 6b는 도 6a의 Ⅱ-Ⅲ선을 따라 자른 단면이다.
도 6c는 도 6b의 Ⅳ영역을 확대 도시하였다.
도 6d는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6e는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 7a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 7b는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a, 도 1c, 도 1e, 도 1g, 도 1h, 도 1i, 도 1k, 도 1m, 도 1o, 및 도 1q는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 1b는 도 1a의 Ⅰ영역을 확대 도시하였다. 도 1d는 도 1c의 Ⅰ영역을 확대 도시하였다. 도 1f는 도 1e의 Ⅰ영역을 확대 도시하였다. 도 1j는 도 1i의 Ⅰ영역을 확대 도시하였다. 도 1l은 도 1k의 Ⅰ영역을 확대 도시하였다. 도 1n은 도 1m의 Ⅰ영역을 확대 도시하였다. 도 1p은 도 1o의 Ⅰ영역을 확대 도시하였다. 도 1r는 도 1p의 Ⅰ영역을 확대 도시하였다.
도 1a 및 도 1b를 참조하면, 하부 씨드층(151) 및 제1 절연층(101)이 캐리어 기판(900) 상에 형성될 수 있다. 이형층(910)이 캐리어 기판(900) 및 하부 씨드층(151) 사이에 더 개재될 수 있다. 하부 씨드층(151)이 캐리어 기판(900) 상에 형성되어, 이형층(910)의 상면을 덮을 수 있다. 하부 씨드층(151)은 증착 공정에 의해 형성될 수 있다. 하부 씨드층(151)은 도전 물질을 포함할 수 있다. 예를 들어, 하부 씨드층(151)은 구리, 티타늄, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다. 이형층(910)은 하부 씨드층(151)을 캐리어 기판(900)에 부착시킬 수 있다.
제1 절연층(101)이 하부 씨드층(151)의 상면 상에 형성될 수 있다. 제1 절연층(101)의 형성은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제1 절연층(101)이 패터닝되어, 제1 예비 오프닝(119P)이 제1 절연층(101) 내에 형성될 수 있다. 제1 절연층(101)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제1 예비 오프닝(119P)은 이형층(910) 또는 캐리어 기판(900)을 노출시킬 수 있다. 제1 예비 오프닝(119P)은 제1 절연층(101)의 하면(101b)에 대해 실질적으로 수직한 측벽(119c)을 가질 수 있다.
도 1c 및 도 1d를 참조하면, 제1 절연층(101)의 경화 공정이 수행되어, 제1 오프닝(119)을 형성할 수 있다. 제1 절연층(101)의 경화 공정은 열경화 공정에 의해 수행될 수 있다. 상기 경화 공정 동안, 도 1d와 같이 제1 절연층(101)의 일부가 제1 예비 오프닝(119P)을 향해 흘러, 제1 오프닝(119)을 형성할 수 있다. 제1 오프닝(119)은 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 제1 오프닝(119)의 상부의 직경은 제1 오프닝(119)의 하부의 직경보다 더 클 수 있다. 제1 오프닝(119)의 상부의 너비는 제1 오프닝(119)의 하부의 너비보다 더 클 수 있다. 이 때, 제1 오프닝(119)의 하부는 제1 오프닝(119)의 상부보다 캐리어 기판(900)에 인접할 수 있다. 제1 오프닝(119)은 제1 절연층(101)의 내측벽(101c)을 노출시킬 수 있다. 제1 절연층(101)의 내측벽(101c)은 제1 오프닝(119)의 측벽에 해당할 수 있다. 제1 오프닝(119)이 테이퍼진 형상을 가지므로, 제1 절연층(101)의 하면(101b) 및 내측벽(101c) 사이의 각도(θ1)는 예각일 수 있다. 예를 들어, 제1 절연층(101)의 하면(101b) 및 내측벽(101c) 사이의 각도(θ1)는 45도 내지 75도 일 수 있다.
도 1e 및 도 1f를 참조하면, 언더 범프 패턴(150)이 제1 오프닝(119) 내에 형성될 수 있다. 언더 범프 패턴(150)은 하부 씨드층(151)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 절연층(101)에 의해 언더 범프 패턴(150)은 제1 오프닝(119) 내에 국소적으로 형성될 수 있다. 전기 도금 공정은 언더 범프 패턴(150)의 상면이 제1 절연층(101)의 상면과 동일하거나 낮은 레벨에 제공될 때까지 수행될 수 있다. 언더 범프 패턴(150)의 상면 및 제1 절연층(101) 사이의 레벨 차이는 언더 범프 패턴(150)의 두께(T1)보다 작을 수 있다. 도 1f와 같이 제1 절연층(101)은 언더 범프 패턴(150)의 측벽(150c)을 덮되, 언더 범프 패턴(150)의 상면 및 하면(150b)을 덮지 않을 수 있다. 언더 범프 패턴(150) 및 제1 절연층(101) 사이에 별도의 씨드층이 제공되지 않을 수 있다. 제1 절연층(101)은 언더 범프 패턴(150)의 측벽(150c)과 물리적으로 접촉할 수 있다.
언더 범프 패턴(150)은 제1 오프닝(119)과 대응되는 형상을 가질 수 있다. 언더 범프 패턴(150)의 상면에서의 너비(W2)는 언더 범프 패턴(150)의 하면(150b)에서의 너비(W1)보다 더 클 수 있다. 언더 범프 패턴(150)의 하면(150b) 및 측벽(150c) 사이의 각도(θ10)는 둔각일 수 있다. 예를 들어, 언더 범프 패턴(150)의 하면(150b) 및 측벽(150c) 사이의 각도(θ10)는 약 105도 내지 약 135도일 수 있다. 언더 범프 패턴(150)이 레지스트 패턴에 의해 정의된 오프닝 내에 형성되는 경우, 언더 범프 패턴(150)의 하면(150b) 및 측벽(150c) 사이의 각도(θ10) 및 제1 절연층(101)의 하면(101b) 및 내측벽 사이의 각도(θ1) 각각은 약 90도일 수 있다. 이 경우, 언더 범프 패턴(150) 형성 공정 후, 별도의 레지스트 패턴 제거 공정이 요구될 수 있다. 실시예들에 따르면, 언더 범프 패턴(150)은 제1 절연층(101)에 의해 정의된 제1 오프닝(119) 내에 형성되므로, 레지스트 패턴의 형성 공정 및 레지스트 패턴의 제거 공정이 생략될 수 있다. 이에 따라, 반도체 패키지의 제조 공정이 간소화될 수 있다.
언더 범프 패턴(150)은 도전 단자 패드일 수 있다. 도전 단자 패드는 솔더 패드 또는 필라 패드를 포함할 수 있다. 언더 범프 패턴(150)은 금속을 포함할 수 있다. 예를 들어, 언더 범프 패턴(150)은 구리를 포함할 수 있다. 언더 범프 패턴(150)은 예를 들어, 티타늄을 포함하지 않을 수 있다.
도 1g를 참조하면, 제2 절연층(102)이 제1 절연층(101)의 상면 상에 형성되어, 제1 절연층(101)의 상면 및 언더 범프 패턴(150)의 상면을 덮을 수 있다. 제2 절연층(102)은 감광성 폴리머를 포함할 수 있다. 예를 들어, 제2 절연층(102)은 제1 절연층(101)과 동일한 물질을 포함할 수 있다. 제1 절연층(101) 및 제2 절연층(102)은 하부 절연층으로 지칭될 수 있다.
제2 절연층(102)이 패터닝되어, 제2 예비 오프닝(미도시)이 제2 절연층(102) 내에 형성될 수 있다. 제2 예비 오프닝의 내측벽은 제2 절연층(102)의 하면과 실질적으로 수직할 수 있다. 제2 절연층(102)의 경화 공정이 수행되어, 제2 오프닝(129)을 형성할 수 있다. 제2 절연층(102)의 경화 공정은 열경화 공정에 의해 수행될 수 있다. 상기 경화 공정 동안, 제2 절연층(102)의 일부가 흐를 수 있다. 이에 따라, 제2 오프닝(129)은 테이퍼진 형상을 가질 수 있다. 예를 들어, 제2 절연층(102)의 내측벽 및 하면 사이의 각도(θ2)는 약 45도 내지 약 75도 일 수 있다. 제2 절연층(102)의 내측벽은 제2 오프닝(129)의 측벽에 해당할 수 있다.
도 1h를 참조하면, 제1 씨드층(111)이 제2 오프닝(129) 내에 및 제2 절연층(102)의 상면 상에 형성될 수 있다. 제1 씨드층(111)은 제2 절연층(102)의 상면과 내측벽, 그리고 제2 오프닝(129)에 의해 노출된 언더 범프 패턴(150)의 상면을 콘포말하게 덮을 수 있다. 제1 씨드층(111)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 씨드층(111)은 구리, 티타늄, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.
제1 도전층(112)이 제1 씨드층(111) 상에 형성될 수 있다. 제1 도전층(112)은 제2 오프닝(129)을 채우고, 제2 절연층(102)의 상면 상으로 연장될 수 있다. 제1 도전층(112)은 제1 씨드층(111)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 도전층(112)은 구리와 같은 금속을 포함할 수 있다.
도 1i 및 1j를 참조하면, 제1 도전층(112) 및 제1 씨드층(111)이 패터닝되어, 제1 재배선 패턴들(110)을 형성할 수 있다. 제1 도전층(112) 및 제1 씨드층(111)의 패터닝은 마스크막(미도시)을 사용한 식각 공정에 의해 수행될 수 있다. 제1 재배선 패턴들(110) 각각은 패터닝된 제1 씨드층(111) 및 패터닝된 제1 도전층(112)을 포함할 수 있다. 제1 재배선 패턴들(110)은 서로 이격되고, 전기적으로 분리될 수 있다.
제1 재배선 패턴들(110) 각각은 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다. 도 1j와 같이 제1 비아 부분(110V)은 제2 오프닝(129) 내에 제공될 수 있다. 제1 비아 부분(110V)은 제2 오프닝(129)에 대응되는 형상을 가질 수 있다. 제1 비아 부분(110V)의 하면(110b) 및 측벽(110c) 사이의 각도(θ20)는 105도 내지 135도일 수 있다.
제1 배선 부분(110W)은 제2 절연층(102)의 상면 및 제1 비아 부분(110V) 상에 제공되고, 제1 비아 부분(110V)과 연결될 수 있다. 제1 배선 부분(110W)은 수평적으로 연장될 수 있다. 본 명세서에서 “수평적”은 제1 절연층(101)의 하면(101b)과 평행한 것을 의미할 수 있다. 언더 범프 패턴(150)의 두께(T1)는 제1 배선 부분(110W)의 두께(T2)보다 클 수 있다. 언더 범프 패턴(150)의 두께(T1)는 제1 배선 부분(110W)의 두께(T2)의 2.5배 내지 10배일 수 있다.
제1 비아 부분(110V)은 언더 범프 패턴(150) 및 제1 배선 부분(110W) 사이에 개재될 수 있다. 제1 비아 부분(110V)은 언더 범프 패턴(150)의 상면과 접촉할 수 있다. 제1 비아 부분(110V)의 너비는 언더 범프 패턴(150)의 너비보다 작을 수 있다. 제1 비아 부분(110V)의 최소 너비(W3)는 언더 범프 패턴(150)의 하면(150b)에서의 너비(W1) 및 언더 범프 패턴(150)의 상면에서의 너비(W2)보다 작을 수 있다. 예를 들어, 제1 비아 부분(110V)의 최대 너비는 언더 범프 패턴(150)의 하면(150b)에서의 너비(W1) 및 언더 범프 패턴(150)의 상면에서의 너비(W2)보다 더 작을 수 있다. 언더 범프 패턴(150)의 하면(150b)에서의 너비(W1)는 언더 범프 패턴(150)의 최소 너비에 해당하고, 언더 범프 패턴(150)의 상면에서의 너비(W2)는 언더 범프 패턴(150)의 최대 너비에 해당할 수 있으나, 이에 제한되지 않는다.
언더 범프 패턴(150)이 레지스트 패턴에 의해 정의된 오프닝 내에 형성되는 경우, 언더 범프 패턴(150)의 형성 및 레지스트 패턴의 제거 공정 후, 제1 절연층(101)의 형성 공정이 수행될 수 있다. 제1 절연층(101)은 하부 씨드층(151)의 상면 및 언더 범프 패턴(150) 패턴의 상면 상에 형성될 수 있다. 따라서 제1 절연층(101)의 상면은 굴곡(undulation)을 가질 수 있다. 예를 들어, 제1 절연층(101)의 상면의 최상부 및 최하부의 레벨 차이는 언더 범프 패턴(150)의 두께(T1)와 동일 또는 유사할 수 있다. 이에 따라, 제1 배선 부분들(110W)의 하면들(110a)은 서로 다른 레벨에 배치될 수 있다.
실시예들에 따르면, 도 1a 내지 도 1f에서 설명한 바와 같이 레지스트 패턴의 형성 공정이 생략되고, 언더 범프 패턴(150)의 형성 이전에, 제1 절연층(101)이 이형층(910) 상에 형성될 수 있다. 제1 절연층(101)의 상면은 실질적으로 편평할 수 있다. 언더 범프 패턴(150)의 상면 및 제1 절연층(101) 사이의 레벨 차이는 언더 범프 패턴(150)의 두께(T1)보다 훨씬 작을 수 있다. 제2 절연층(102)은 제1 절연층(101) 및 언더 범프 패턴(150) 상에 형성되고, 실질적으로 편평한 상면을 가질 수 있다. 도 1i와 같이 제1 재배선 패턴들(110)은 제2 절연층(102)의 상면 상에 형성되므로, 제1 배선 부분들(110W)의 하면들(110a)이 동일 또는 유사한 레벨에 배치될 수 있다. 예를 들어, 제1 배선 부분들(110W)의 하면들(110a) 및 제1 절연층(101)의 하면(101b) 사이의 최대 간격은 제1 배선 부분들(110W)의 하면들(110a) 및 제1 절연층(101)의 하면(101b) 사이의 최소 간격의 100% 내지 130%일 수 있다. 이 때, 제1 배선 부분들(110W)의 하면들(110a)은 제2 절연층(102)과 물리적으로 접촉하는 면들로 정의될 수 있다.
도 1k 및 1l을 참조하면, 제3 절연층(103)이 제2 절연층(102) 상에 형성되어, 제2 절연층(102) 및 제1 재배선 패턴(110)을 덮을 수 있다. 제3 절연층(103)은 감광성 폴리머를 포함할 수 있다. 제3 절연층(103) 내에 제3 오프닝(139)이 형성될 수 있다. 제3 오프닝(139)은 제1 재배선 패턴(110)의 상면을 노출시킬 수 있다. 제3 오프닝(139)의 형성은 제3 절연층(103)을 패터닝하여, 제3 예비 오프닝을 형성하는 것 및 제3 절연층(103)의 경화 공정을 수행하는 것을 포함할 수 있다. 제3 절연층(103)의 내측벽은 제3 오프닝(139)의 측벽에 해당할 수 있다. 제3 절연층(103)의 패터닝은 도 1a 및 도 1b의 제1 절연층(101)의 패터닝의 예에서 설명한 바와 동일한 방법에 의해 수행될 수 있다. 제3 절연층(103)의 경화 공정은 도 1c 및 도 1d의 제1 절연층(101)의 경화 공정에서 설명한 바와 동일한 방법에 의해 수행될 수 있다. 제3 오프닝(139)은 테이퍼진 형상을 가질 수 있다.
제2 재배선 패턴(120)이 제3 절연층(103)의 상면 상에 및 제3 오프닝(139) 내에 형성되어, 제1 재배선 패턴(110)과 전기적으로 연결될 수 있다. 실시예들에 따르면, 제2 씨드층(121)이 제3 오프닝(139)의 바닥면 및 측벽 그리고 제3 절연층(103)의 상면 상에 콘포말하게 형성될 수 있다. 제2 씨드층(121)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다. 전기 도금 공정에 의해 제2 도전층(122)이 제2 씨드층(121) 상에 형성될 수 있다. 제2 도전층(122)은 제3 오프닝(139)을 채우며, 제3 절연층(103)의 상면 상으로 연장될 수 있다. 제2 도전층(122)은 구리와 같은 금속을 포함할 수 있다. 제2 도전층(122) 및 제2 씨드층(121)이 식각 공정에 의해 패터닝되어, 제2 재배선 패턴들(120)을 형성할 수 있다. 제2 재배선 패턴들(120) 각각은 패터닝된 제2 씨드층(121) 및 패터닝된 제2 도전층(122)을 포함할 수 있다. 제2 재배선 패턴들(120)은 서로 이격될 수 있다.
제2 재배선 패턴들(120) 각각은 제2 비아 부분(120V) 및 제2 배선 부분(120W)을 포함할 수 있다. 도 1l과 같이 제2 비아 부분(120V)은 제3 오프닝(139) 내에 제공될 수 있다. 제2 재배선 패턴(120)의 제2 비아 부분(120V)의 바닥면 및 측벽 사이의 각도(θ30)는 105도 내지 135도일 수 있다. 제2 배선 부분(120W)은 제3 절연층(103)의 상면 및 제2 비아 부분(120V) 상에 제공되며, 제2 비아 부분(120V)과 연결될 수 있다.
도 1m 및 도 1n을 참조하면, 제4 절연층(104)이 제3 절연층(103) 상에 형성되어, 제3 절연층(103) 및 제2 재배선 패턴(120)을 덮을 수 있다. 제4 절연층(104)은 감광성 폴리머를 포함할 수 있다. 제4 절연층(104) 내에 제4 오프닝(149)이 형성될 수 있다. 제4 오프닝(149)은 제2 재배선 패턴(120)의 상면을 노출시킬 수 있다. 제4 오프닝(149)의 형성은 제4 절연층(104)을 패터닝하여, 제4 예비 오프닝을 형성하는 것 및 제4 절연층(104)의 경화 공정을 수행하는 것을 포함할 수 있다. 제4 오프닝(149)은 테이퍼진 형상을 가질 수 있다.
제3 재배선 패턴(130)이 제4 절연층(104)의 상면 상에 및 제4 오프닝(149) 내에 형성되어, 제2 재배선 패턴(120)과 전기적으로 연결될 수 있다. 실시예들에 따르면, 제3 씨드층(131)이 제4 오프닝(149)의 바닥면 및 측벽 그리고 제4 절연층(104)의 상면 상에 콘포말하게 형성될 수 있다. 제3 씨드층(131)은 구리 또는 티타늄과 같은 도전 물질을 포함할 수 있다. 전기 도금 공정에 의해 제3 도전층(132)이 제3 씨드층(131) 상에 형성될 수 있다. 제3 도전층(132)은 제3 씨드층(131) 상에서 제4 오프닝(149)을 채울 수 있다. 제3 도전층(132)은 제4 절연층(104)의 상면 상으로 연장되어, 제3 씨드층(131)을 덮을 수 있다. 제3 도전층(132)은 구리와 같은 금속을 포함할 수 있다. 제3 도전층(132) 및 제3 씨드층(131)이 패터닝되어, 제3 재배선 패턴들(130)을 형성할 수 있다. 제3 재배선 패턴들(130) 각각은 패터닝된 제3 씨드층(131) 및 패터닝된 제3 도전층(132)을 포함할 수 있다.
제3 재배선 패턴들(130) 각각은 제3 비아 부분(130V) 및 제3 배선 부분(130W)을 포함할 수 있다. 도 1n과 같이 제3 비아 부분(130V)은 제4 오프닝(149) 내에 제공될 수 있다. 제3 재배선 패턴(130)의 제3 비아 부분(130V)의 바닥면 및 측벽 사이의 각도(θ40)는 105도 내지 135도일 수 있다. 제3 비아 부분(130V)은 제2 재배선 패턴(120)의 상면과 접촉할 수 있다. 제3 배선 부분(130W)은 제4 절연층(104)의 상면 상에 제공되며, 제2 비아 부분(120V)과 연결될 수 있다.
제5 절연층(105)이 제4 절연층(104) 상에 형성되어, 제4 절연층(104)의 상면 및 제3 재배선 패턴(130)을 덮을 수 있다. 제5 절연층(105)은 감광성 폴리머를 포함할 수 있다.
도전 패드들(140)이 제3 재배선 패턴들(130) 상에 형성될 수 있다. 도전 패드들(140)은 구리 및/또는 알루미늄과 같은 금속을 포함할 수 있다. 도전 패드들(140)은 제1 내지 제3 재배선 패턴들(110, 120, 130)을 통해 언더 범프 패턴들(150)과 각각 연결될 수 있다. 도전 패드들(140) 중 적어도 하나는 그와 연결되는 언더 범프 패턴(150)과 수직적으로 정렬되지 않을 수 있다. 수직적이라는 것은 제1 절연층(101)의 하면(101b)에 대해 수직한 것을 의미할 수 있다. 제5 절연층(105)은 도전 패드들(140)의 상면들을 노출시킬 있다. 도시된 바와 달리, 도전 패드들(140)의 하면들은 제5 절연층(105)의 상면 상에 배치될 수 있다.
지금까지 설명한 제조예에 의해 재배선 기판(100)이 제조될 수 있다. 재배선 기판(100)은 재배선층일 수 있다. 재배선 기판(100)은 언더 범프 패턴(150), 제1 내지 제5 절연층들(101, 102, 103, 104, 105), 제1 내지 제3 재배선 패턴들(110, 120, 130), 및 도전 패드들(140) 포함할 수 있다. 절연층들(101, 102, 103, 104, 105) 및 재배선 패턴들(110, 120, 130)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 제3 내지 제5 절연층들(103, 104, 105) 중 적어도 하나는 상부 절연층으로 지칭될 수 있다.
도 1o 및 1p를 참조하면, 반도체칩(200)의 칩 패드들(205)이 재배선 기판(100)을 향하도록, 반도체칩(200)이 재배선 기판(100) 상에 배치될 수 있다. 제1 연결부들(251)이 도전 패드들(140) 및 칩 패드들(205) 사이에 각각 형성되어, 칩 패드들(205) 및 도전 패드들(140)과 각각 전기적으로 연결될 수 있다. 제1 연결부들(251) 각각은 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 제1 연결부들(251)은 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제1 연결부들(251)은 솔더 물질을 포함할 수 있다. 반도체칩(200)은 제1 연결부들(251)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 본 명세서에서, 재배선 기판(100)과 전기적으로 연결된다는 것은 제1 내지 제3 재배선 패턴들(110, 120, 130) 중 적어도 하나와 전기적으로 연결된다는 것을 의미한다. 칩 패드(205)와 접속한다는 것은 반도체칩(200)과 접속한다는 것을 의미할 수 있고, 반도체칩(200)과 접속한다는 것은 반도체칩(200) 내의 집적 회로들과 접속한다는 것을 의미할 수 있다.
도 1o와 같이, 몰딩막(300)이 재배선 기판(100) 상에 형성되어, 반도체칩(200)을 덮을 수 있다. 몰딩막(300)은 절연층들(101, 102, 103, 104, 105) 중 최상부 절연층을 덮을 수 있다. 상기 최상부 절연층은 제5 절연층(105)일 수 있다. 몰딩막(300)은 반도체칩(200)과 재배선 기판(100) 사이의 갭으로 더 연장되어, 제1 연결부들(251)을 밀봉할 수 있다. 몰딩막(300)은 예를 들어, 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 언더필막(미도시)이 재배선 기판(100) 및 반도체칩(200) 사이의 갭에 더 형성될 수 있다. 이후, 캐리어 기판(900) 및 이형층(910)이 제거되어, 하부 씨드층(151)이 노출될 수 있다.
도 1p와 같이, 하부 씨드층(151)이 제거되어, 제1 절연층(101)의 하면(101b) 및 언더 범프 패턴(150)의 하면(150b)이 노출될 수 있다. 하부 씨드층(151)의 제거는 예를 들어, 식각 공정에 의해 수행될 수 있다. 제1 절연층(101)은 언더 범프 패턴(150)의 하면(150b)을 노출시킬 수 있다. 언더 범프 패턴(150)의 하면(150b)은 제1 절연층(101)의 하면과 공면(coplanar)일 수 있다. 예를 들어 언더 범프 패턴(150)의 하면(150b)은 제1 절연층(101)의 하면과 실질적으로 동일한 레벨에 제공될 수 있다.
도 1q 및 도 1r을 참조하면, 외부 접속 단자(400)가 재배선 기판(100)의 하면 상에 형성될 수 있다. 외부 접속 단자(400)는 노출된 언더 범프 패턴(150)의 하면(150b) 상에 배치되어, 언더 범프 패턴(150)과 전기적으로 연결될 수 있다. 외부 접속 단자(400)는 언더 범프 패턴(150) 및 재배선 패턴들(110, 120, 130)을 통해 칩 패드들(205) 중 적어도 하나와 접속할 수 있다. 외부 접속 단자(400)는 상기 어느 하나의 칩 패드(205)와 수직적으로 정렬되지 않을 수 있다. 도 1q와 같이 외부 접속 단자(400)는 복수로 제공되고, 외부 접속 단자(400) 중 적어도 하나는 몰딩막(300)과 평면적 관점에서 중첩될 수 있다. 외부 접속 단자들(400) 각각은 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 외부 접속 단자(400)는 솔더 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다.
언더 범프 패턴(150)의 두께(T1)가 제1 재배선 패턴들(110)의 제1 배선 부분들(110W)의 두께(T2)의 2.5배보다 얇은 경우, 반도체 패키지(10)의 동작이 계속되면 언더 범프 패턴(150)의 두께(T1)가 지나치게 얇아질 수 있다. 언더 범프 패턴(150)의 두께(T1)가 제1 배선 부분들(110W)의 두께(T2)의 10배보다 두꺼우면, 재배선 기판(100)이 소형화되기 어려울 수 있다. 실시예들에 따르면, 언더 범프 패턴(150)의 두께(T1)는 제1 재배선 패턴들(110)의 제1 배선 부분들(110W)의 두께(T2)의 2.5배 내지 10배일 수 있다. 이에 따라, 반도체 패키지(10)의 동작이 계속되더라도, 언더 범프 패턴(150)의 두께(T1)가 요구되는 범위를 만족할 수 있다. 이에 따라, 재배선 기판(100)의 내구성 및 신뢰성이 향상될 수 있다. 재배선 기판(100)이 소형화될 수 있다. 언더 범프 패턴(150)의 두께(T1)는 제2 배선 부분들(120W)의 두께(T3) 및 제3 배선 부분들(130W)의 두께(T4)보다 클 수 있다. 언더 범프 패턴(150)의 두께(T1)는 제2 배선 부분들(120W)의 두께(T3)의 2.5배 내지 10배이고, 제3 배선 부분들(130W)의 두께(T4)의 2.5배 내지 10배 일 수 있다.
지금까지 설명한 제조예에 의해 반도체 패키지(10)의 제조가 완성될 수 있다. 반도체 패키지(10)는 팬 아웃(Fan-out) 반도체 패키지일 수 있다.
도 2a, 도 2c, 및 도 2e는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 2b는 도 2a의 Ⅰ영역을 확대 도시하였다. 도 2d는 도 2c의 Ⅰ영역을 확대 도시하였다. 도 2f는 도 2e의 Ⅰ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1m 및 도 1n를 다시 참조하면, 캐리어 기판(900) 상에 하부 씨드층(151) 및 재배선 기판(100)이 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 재배선 기판(100) 상에 반도체칩(200) 및 몰딩막(300)이 실장될 수 있다. 이 후, 캐리어 기판(900) 및 이형층(910)이 제거되어, 하부 씨드층(151)의 하면이 노출될 수 있다.
도 2c 및 도 2d를 참조하면, 하부 씨드층(151)의 하면 상에 하부 마스크 패턴(920)이 형성될 수 있다. 하부 마스크 패턴(920)은 하부 씨드층(151)을 노출시키는 하부 개구부(929)를 가질 수 있다. 하부 마스크 패턴(920)은 예를 들어, 레지스트 물질을 도포하여 형성될 수 있다.
제1 하부 언더 범프 패턴(152)이 하부 개구부(929) 내에 형성되어, 하부 씨드층(151)의 하면을 덮을 수 있다. 제1 하부 언더 범프 패턴(152)은 하부 씨드층(151)을 전극으로 사용한 전기 도금 공정을 수행하여 형성될 수 있다. 제1 하부 언더 범프 패턴(152)은 언더 범프 패턴(150)과 다른 물질을 포함할 수 있다. 제1 하부 언더 범프 패턴(152)은 니켈을 포함할 수 있다. 제1 하부 언더 범프 패턴(152)은 배리어막으로 기능하여, 언더 범프 패턴(150)에 포함된 물질(예를 들어, 구리)의 확산을 방지할 수 있다.
제2 하부 언더 범프 패턴(153)이 하부 개구부(929) 내에 형성되어, 제1 하부 언더 범프 패턴(152)의 하면을 덮을 수 있다. 제2 하부 언더 범프 패턴 (153)은 제1 하부 언더 범프 패턴(152) 및 언더 범프 패턴(150)과 다른 물질을 포함할 수 있다. 금(Au)는 솔더 물질에 대해 웨팅 특성을 가질 수 있다. 제2 하부 언더 범프 패턴(153)은 금을 포함하여, 웨팅막으로 기능할 수 있다. 제1 하부 언더 범프 패턴(152) 및 제2 하부 언더 범프 패턴(153) 각각은 대응되는 하부 개구부(929) 내에 국소화되고, 하부 마스크 패턴(920)의 하면 상으로 연장되지 않을 수 있다. 이후, 하부 마스크 패턴(920)은 제거되어, 하부 씨드층(151)의 하면이 노출될 수 있다.
도 2d 및 도 2e를 참조하면, 하부 씨드층(151)이 패터닝되어, 씨드 패턴들(151S)을 형성할 수 있다. 하부 씨드층(151)의 패터닝은 노출된 하부 씨드층(151) 상에 식각 공정을 수행하는 것을 포함할 수 있다. 식각 공정은 제1 절연층(101)의 하면(101b)이 노출될 때까지 수행될 수 있다. 씨드 패턴들(151S)은 서로 전기적으로 분리될 수 있다. 각 씨드 패턴(151S)의 측벽은 제1 하부 언더 범프 패턴(152)의 측벽 및 제2 하부 언더 범프 패턴(153)의 측벽과 정렬될 수 있다.
외부 접속 단자(400)가 제2 하부 언더 범프 패턴(153)의 하면 상에 형성될 수 있다. 제2 하부 언더 범프 패턴(153)이 웨팅막으로 기능할 수 있다. 예를 들어, 외부 접속 단자(400)가 제2 하부 언더 범프 패턴(153)에 의해 제1 하부 언더 범프 패턴(152)에 양호하게 부착될 수 있다.
지금까지 설명한 제조예에 반도체 패키지;(11)의 제조가 완성될 수 있다. 반도체 패키지(11)는 적층된 씨드 패턴(150S), 제1 하부 언더 범프 패턴(152) 및 제2 하부 언더 범프 패턴(153)을 포함할 수 있다. 씨드 패턴(150S), 제1 하부 언더 범프 패턴(152) 및 제2 하부 언더 범프 패턴(153)은 언더 범프 패턴(150) 및 외부 접속 단자(400) 사이에 개재될 수 있다. 다른 예로, 제1 하부 언더 범프 패턴(152) 및 제2 하부 언더 범프 패턴(153) 중 어느 하나는 형성되지 않을 수 있다.
씨드 패턴(151S), 제1 하부 언더 범프 패턴(152), 및 제2 하부 언더 범프 패턴(153)의 제조 방법은 도 2a 내지 도 2f에 제약되지 않고 다양하게 변형될 수 있다.
이하, 도 1a 및 도 1r 및 도 2a 내지 도 2f를 제외한 도면들에서, 편의를 위해 제1 내지 제3 재배선 패턴들(110, 120, 130)은 씨드층들(111, 121, 131) 및 도전층들(112, 122, 132)을 구분하지 않고 도시한다. 예를 들어, 제1 재배선 패턴(110)은 제1 씨드층(111) 및 제1 도전층(112)를 구분하지 않고 도시한다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
도 3a 및 도 3b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a를 참조하면, 재배선 기판(100)이 캐리어 기판(900) 상에 형성될 수 있다. 재배선 기판(100)은 언더 범프 패턴(150), 제1 내지 제5 절연층들(101, 102, 103, 104, 105), 제1 내지 제3 재배선 패턴들(110, 120, 130), 및 도전 패드들(140)을 포함할 수 있다. 캐리어 기판(900)과 제1 절연층(101) 사이 및 캐리어 기판(900)과 언더 범프 패턴들(150) 사이에 하부 씨드층(151)이 형성될 수 있다. 하부 씨드층(151) 및 재배선 기판(100)의 형성은 앞서 도 1a 내지 도 1n에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 재배선 기판(100)은 패널 레벨 또는 웨이퍼 레벨로 형성될 수 있다.
반도체칩(200)이 재배선 기판(100) 상에 제공될 수 있다. 이 때, 반도체칩(200)은 복수 개로 제공되고, 복수의 반도체칩들(200)은 서로 옆으로 이격 배치될 수 있다. 제1 연결부들(251)은 도전 패드들(140) 및 칩 패드들(205) 사이에 각각 형성될 수 있다. 몰딩막(300)이 재배선 기판(100)의 상면 상에 제공되어, 반도체칩들(200)을 덮을 수 있다. 이후, 캐리어 기판(900) 및 이형층(910)이 제거되어, 하부 씨드층(151)이 노출될 수 있다. 하부 씨드층(151)이 식각되어, 제1 절연층(101)의 하면 및 언더 범프 패턴(150)의 하면이 노출될 수 있다.
도 3b를 참조하면, 외부 접속 단자(400)가 노출된 언더 범프 패턴(150)의 하면 상에 형성되어, 언더 범프 패턴(150)과 접속할 수 있다. 일점 쇄선을 따라 몰딩막(300) 및 재배선 기판(100)이 쏘잉되어, 복수의 반도체 패키지들(10)이 서로 분리될 수 있다. 본 명세서에서, 반도체 패키지들(10)은 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다.
이하, 설명의 간소화를 위해 단수의 반도체 패키지에 대하여 도시 및 서술하나, 본 발명의 반도체 패키지 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다.
도 4는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 참조하면, 반도체 패키지(12)는 재배선 기판(100) 및 반도체칩(200)을 포함할 수 있다. 제1 연결부들(251)이 반도체칩(200)의 칩 패드들(205) 및 도전 패드들(140) 사이에 개재될 수 있다. 재배선 기판(100) 및 반도체칩(200) 사이의 갭에 언더필 패턴(260)이 제공되어, 제1 연결부들(251)을 밀봉할 수 있다. 언더필 패턴(260)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 외부 접속 단자(400)가 언더 범프 패턴(150)의 하면 상에 배치될 수 있다.
재배선 기판(100)의 형성, 반도체칩(200)의 실장, 및 외부 접속 단자(400)의 형성은 앞서 도 1a 내지 도 1r에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 도 1o 및 도 1p에서의 설명과 달리, 몰딩막(300)의 형성은 생략될 수 있다. 반도체칩(200)의 너비(W10)는 재배선 기판(100)의 너비(W20)와 실질적으로 동일할 수 있다. 반도체 패키지(12)는 팬 인(Fan-in) 반도체 패키지일 수 있다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 도 1r을 함께 참조하며, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 참조하면, 반도체 패키지(13)는 재배선 기판(100), 외부 접속 단자(400), 제1 반도체칩(201), 제2 반도체칩(202), 및 하우징(800)을 포함할 수 있다. 재배선 기판(100) 및 외부 접속 단자(400)는 앞서 설명한 바와 실질적으로 동일할 수 있다. 반도체 패키지(13)는 시스템 인 패키지(System in package, SIP)일 수 있다.
제1 반도체칩(201)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 제1 연결부들(251)이 제1 반도체칩(201)의 칩 패드들(205') 및 대응되는 도전 패드들(140) 사이에 형성될 수 있다. 제1 반도체칩(201) 및 제1 연결부들(251)은 도 1q 및 도 1r의 반도체칩(200) 및 제1 연결부들(251)과 각각 실질적으로 동일할 수 있다.
제2 반도체칩(202)이 재배선 기판(100)의 상면 상에서, 제1 반도체칩(201)과 이격 배치될 수 있다. 제2 반도체칩(202)은 제1 반도체칩(201)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 반도체칩(201)은 로직칩, 메모리칩, 시스템 온 칩(SOC), 어플리케이션 프로세서(AP) 칩, 및 멤스 칩 중에서 어느 하나이고, 제2 반도체칩(202)은 로직칩, 메로리칩, 시스템 온 칩(SOC), 어플리케이션 프로세서(AP) 칩, 및 멤스 칩 중에서 다른 하나일 수 있다. 제2 연결부들(252)이 제2 반도체칩(202)의 칩 패드들(206) 및 대응되는 도전 패드들(140) 사이에 개재되어, 제2 반도체칩(202) 및 재배선 기판(100)과 접속할 수 있다. 제2 연결부들(252)은 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 제2 연결부들(252)은 도전 물질을 포함할 수 있다.
제1 언더필 패턴(261)이 재배선 기판(100) 및 제1 반도체칩(201) 사이의 갭에 제공되어, 제1 연결부들(251)을 밀봉할 수 있다. 제2 언더필 패턴(262)이 재배선 기판(100) 및 제2 반도체칩(202) 사이의 갭에 개재되어, 제2 연결부들(252)을 밀봉할 수 있다. 제1 언더필 패턴(261) 및 제2 언더필 패턴(262)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
하우징(800)이 재배선 기판(100) 상에 배치될 수 있다. 하우징(800)은 제1 반도체칩(201) 및 제2 반도체칩(202)과 이격 배치될 수 있다. 제1 반도체칩(201)과 하우징(800) 사이 및 제2 반도체칩(202)과 하우징(800) 사이에 캐비티(890)가 제공될 수 있다. 공기와 같은 기체가 캐비티(890)를 점유할 수 있다. 하우징(800)은 제1 반도체칩(201) 및 제2 반도체칩(202)을 외부로부터 보호할 수 있다. 예를 들어, 하우징(800)은 불순물의 유입을 방지하거나 물리적 충격을 흡수할 수 있다. 하우징(800)은 열전도율을 높은 물질을 포함하여, 히트 싱크 또는 히트 슬러그로 기능할 수 있다. 예를 들어, 반도체 패키지(13)의 동작 시, 재배선 기판(100), 제1 반도체칩(201), 또는 제2 반도체칩(202)에서 발생한 열이 하우징(800)을 통해 빠르게 방출될 수 있다. 하우징(800)은 금속과 같은 도전 물질을 포함할 수 있다. 이 경우, 하우징(800)은 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 예를 들어, 하우징(800)은 제1 반도체칩(201) 및 제2 반도체칩(202)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 하우징(800)은 재배선 기판(100)을 통해 접지되어, 정전 방전(Electrostatic discharge, ESD)에 의한 제1 반도체칩(201) 또는 제2 반도체칩(202)의 전기적 손상을 방지할 수 있다. 다른 예로, 하우징(800)은 절연성 물질을 포함할 수 있다. 하우징(800)은 예를 들어, 절연성 폴리머를 포함할 수 있다.
재배선 기판(100)의 형성, 제1 반도체칩(201)의 실장, 및 외부 접속 단자(400)의 형성은 앞서 도 1a 내지 도 1r에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 도 1o 및 도 1p에서의 설명과 달리, 몰딩막(300)의 형성은 생략되고, 제2 반도체칩(202) 및 하우징(800)이 재배선 기판(100) 상에 더 배치될 수 있다.
도시되지 않았으나, 제3 반도체칩이 재배선 기판(100) 상에 더 실장될 수 있다.
도 6a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 6b는 도 6a의 Ⅱ-Ⅲ선을 따라 자른 단면이다. 도 6c는 도 6b의 Ⅳ영역을 확대 도시하였다.
도 6a, 도 6b, 및 도 6c를 참조하면, 반도체 패키지(14)는 재배선 기판(100), 반도체칩(200), 연결 기판(500), 및 몰딩막(300)을 포함할 수 있다. 재배선 기판(100)의 제조, 반도체칩(200)의 실장, 몰딩막(300)의 형성, 및 외부 접속 단자(400)의 형성은 도 1a 내지 도 1r에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 반도체칩(200)은 평면적 관점에서 재배선 기판(100)의 센터 영역에 배치되고, 도 1o 및 도 1p의 몰딩막(300) 형성 이전에 연결 기판(500)의 배치가 더 수행될 수 있다.
연결 기판(500)이 재배선 기판(100) 상에 배치될 수 있다. 연결 기판(500)의 배치는 반도체칩(200)의 배치 이전 또는 이후에 수행될 수 있다. 연결 기판(500)은 그 내부를 관통하는 홀(590)을 가질 수 있다. 일 예로, 인쇄회로기판의 상면 및 하면을 관통하는 홀(590)을 형성하여, 연결 기판(500)이 제조될 수 있다. 평면적 관점에서, 홀(590)은 재배선 기판(100)의 센터 부분에 형성될 수 있다. 반도체칩(200)은 연결 기판(500)의 홀(590) 내에 제공될 수 있다. 연결 기판(500)은 베이스층(510) 및 도전 구조체(520)를 포함할 수 있다. 베이스층(510)은 적층된 베이스층들(510)을 포함할 수 있다. 베이스층들(510)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(510)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 홀(590)은 베이스층들(510)을 관통할 수 있다. 도전 구조체(520)는 베이스층들(510) 내에 제공될 수 있다. 도 6c와 같이 도전 구조체(520)는 제1 패드(521), 도전 배선(523), 비아들(524), 및 제2 패드(522) 포함할 수 있다. 제1 패드(521)는 연결 기판(500)의 하면(500b) 상에 노출될 수 있다. 도전 배선(523)은 베이스층들(510) 사이에 개재될 수 있다. 비아들(524)은 베이스층들(510)을 관통하며, 도전 배선(523)과 접속할 수 있다. 제2 패드(522)는 연결 기판(500)의 상면(500a) 상에 노출되며, 비아들(524) 중에서 어느 하나와 접속할 수 있다. 제2 패드(522)는 비아들(524) 및 도전 배선(523)을 통해 제1 패드(521)와 전기적으로 연결될 수 있다. 제2 패드(522)는 제1 패드(521)와 수직적으로 정렬되지 않을 수 있다. 제2 패드(522)의 개수는 제1 패드(521)의 개수와 다를 수 있다. 도전 구조체(520)는 금속을 포함할 수 있다. 도전 구조체(520)는 예를 들어, 구리, 알루미늄, 금, 납, 스테인레스 스틸, 은, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
도 6b와 같이, 제3 연결부(253)는 제1 패드(521) 및 도전 패드들(140) 중 대응되는 것 사이에 개재되어, 제1 패드(521) 및 상기 대응되는 도전 패드(140)와 접속할 수 있다. 도전 구조체(520)는 제3 연결부(253)에 의해 재배선 기판(100)과 전기적으로 연결될 수 있다. 제3 연결부(253)는 도전 물질을 포함할 수 있다. 제3 연결부(253)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 제3 언더필 패턴(263)이 재배선 기판(100) 및 연결 기판(500) 사이의 갭에 제공되어, 제3 연결부(253)를 밀봉할 수 있다.
제1 연결부(251)가 칩 패드들(205') 중 어느 하나 및 도전 패드들(140) 중 대응되는 것 사이에 개재될 수 있다. 제1 언더필 패턴(261)이 제1 연결부(251)을 밀봉할 수 있다. 반도체칩(200)은 재배선 패턴들(110, 120, 130) 중 적어도 하나를 통해 도전 구조체(520)와 전기적으로 연결될 수 있다.
몰딩막(300)이 반도체칩(200) 및 연결 기판(500) 상에 제공될 수 있다. 몰딩막(300)은 반도체칩(200) 및 연결 기판(500) 사이의 갭으로 연장되어, 상기 갭을 채울 수 있다. 몰딩막(300)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 연결 기판(500)의 상면, 반도체칩(200)의 상면, 및 반도체칩(200)의 측벽 상에 접착성 절연 필름이 부착되어, 몰딩막(300)을 형성할 수 있다. 예를 들어, 아지노모토 빌드 업 필름(ABF)이 접착성 절연 필름으로 사용될 수 있다. 다른 예로, 제1 언더필 패턴(261)이 생략되고, 몰딩막(300)이 재배선 기판(100) 및 반도체칩(200) 사이의 갭으로 더 연장될 수 있다. 또 다른 예로, 제3 언더필 패턴(263)이 생략되고, 몰딩막(300)이 재배선 기판(100) 및 연결 기판(500) 사이의 갭으로 더 연장될 수 있다. 상부 홀(390)이 몰딩막(300) 내에 제공되어, 도전 구조체(520)의 제2 패드(522)를 노출시킬 수 있다.
복수의 외부 접속 단자들(400)이 복수의 언더 범프 패턴들(150) 상에 각각 제공될 수 있다. 외부 접속 단자들(400) 중 일부는 재배선 패턴들(110, 120, 130)을 통해 반도체칩(200)과 접속하고, 외부 접속 단자들(400) 중 다른 일부는 재배선 패턴들(110, 120, 130)을 통해 도전 구조체(520)와 전기적으로 연결될 수 있다.
도 6d는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 6a의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a 및 도 6d를 참조하면, 반도체 패키지(15)는 재배선 기판(100), 외부 접속 단자(400), 반도체칩(200), 연결 기판(500), 및 몰딩막(300)에 더하여, 상부 재배선층(600)을 포함할 수 있다. 실시예들에 따르면, 도전부(350)가 상부 홀(390) 내에 제공되어, 상부 홀(390)을 채울 수 있다. 도전부(350)는 예를 들어, 금속을 포함할 수 있다.
상부 재배선층(600)은 몰딩막(300)의 상면 상에 제공될 수 있다. 상부 재배선층(600)은 제1 상부 절연층(601), 제2 상부 절연층(602), 제3 상부 절연층(603), 제1 상부 재배선 패턴(610), 제2 상부 재배선 패턴(620), 및 상부 도전 패드(640)를 포함할 수 있다. 제1 상부 절연층(601)은 몰딩막(300) 상에 제공될 수 있다. 제1 상부 절연층(601)은 감광성 폴리머를 포함할 수 있다. 제1 상부 절연층(601)은 도전부(350)를 노출시키는 제1 상부 오프닝(619)을 가질 수 있다. 제1 상부 재배선 패턴(610)은 제1 상부 절연층(601) 상에 및 제1 상부 오프닝(619) 내에 제공될 수 있다. 제1 상부 재배선 패턴(610)은 구리와 같은 금속을 포함할 수 있다. 제1 상부 재배선 패턴(610)은 도전부(350)와 접속할 수 있다. 제2 상부 절연층(602)이 제1 상부 절연층(601) 상에 제공될 수 있다. 제2 상부 절연층(602)은 감광성 폴리머를 포함할 수 있다. 제2 상부 절연층(602)은 제1 상부 재배선 패턴(610)을 노출시키는 제2 상부 오프닝(629)을 가질 수 있다. 제2 상부 재배선 패턴(620)은 제2 상부 절연층(602)의 상면 상에 및 제2 상부 오프닝(629) 내에 제공될 수 있다. 제2 상부 재배선 패턴(620)은 제1 상부 재배선 패턴(610)과 접속할 수 있다. 제2 상부 재배선 패턴(620)은 구리와 같은 금속을 포함할 수 있다. 상부 도전 패드(640)는 제2 상부 재배선 패턴(620)의 상면 상에 형성되어, 제2 상부 재배선 패턴(620)과 접속할 수 있다. 상부 도전 패드(640)는 제1 및 제2 상부 재배선 패턴들(610, 620) 및 도전부(350)를 통해 도전 구조체(520)와 접속할 수 있다. 상부 도전 패드(640)는 도전부(350)와 수직적으로 정렬되지 않을 수 있다.
제3 상부 절연층(603)이 제2 상부 절연층(602) 및 제2 상부 재배선 패턴(620) 상 형성될 수 있다. 제3 상부 절연층(603)은 절연성 물질을 포함할 수 있다. 제3 상부 절연층(603)은 상부 도전 패드(640)의 상면을 노출시킬 수 있다.
재배선 기판(100)의 제조, 반도체칩(200)의 실장, 몰딩막(300)의 형성, 및 외부 접속 단자(400)의 형성은 도 1a 내지 도 1r, 도 6a, 도 6b, 및 도 6c에서 설명한 바와 실질적으로 방법에 의해 수행될 수 있다. 다만, 도 1o 및 도 1p에서 연결 기판(500) 및 몰딩막(300)이 형성된 후, 상부 홀(390) 및 상부 재배선층(600)이 더 형성될 수 있다.
도 6e는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 6a의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다.
도 6a 및 도 6e를 참조하면, 반도체 패키지(16)는 제1 반도체 패키지(14') 및 제2 반도체 패키지(20)를 포함할 수 있다. 도 6a 내지 도 6c의 예에서 설명한 반도체 패키지(14)가 제1 반도체 패키지(14')로 사용될 수 있다. 예를 들어, 제1 반도체 패키지(14')는 재배선 기판(100), 반도체칩(200), 연결 기판(500), 및 몰딩막(300)을 포함할 수 있다.
제2 반도체 패키지(20)는 제1 반도체 패키지(14') 상에 배치될 수 있다. 제2 반도체 패키지(20)는 패키지 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 패키지 기판(710)은 인쇄회로기판일 수 있다. 금속 패드(705)가 패키지 기판(710)의 하면 상에 배치될 수 있다. 다른 예로, 패키지 기판(710)은 재배선층일 수 있다. 예를 들어, 제2 반도체 패키지(20)는 앞서 도 1a 내지 도 1r의 예와 같이 제조된 반도체 패키지(10)일 수 있다. 이 경우, 금속 패드(705)는 앞서 도 1a 내지 도 1r에서 설명한 언더 범프 패턴(150)과 실질적으로 동일한 형상 및 배치를 가질 수 있다.
상부 반도체칩(720)이 패키지 기판(710) 상에 배치될 수 있다. 상부 반도체칩(720)은 집적 회로들을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체칩(720)은 반도체칩(200)과 다른 종류의 반도체칩일 수 있다. 상부 반도체칩(720)은 패키지 기판(710) 내의 배선(715)을 통해 금속 패드(705)와 전기적으로 연결될 수 있다. 도 6e에서 배선(715)은 모식적으로 도시한 것으로, 배선(715)의 형상 및 배치는 다양하게 변형될 수 있다. 상부 몰딩막(730)이 패키지 기판(710) 상에 제공되어, 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
연결 단자(750)가 몰딩막(300)의 상부 홀(390) 내에 제공될 수 있다. 연결 단자(750)는 제2 패드(522) 및 금속 패드(705) 사이에 개재되어, 제2 패드(522) 및 금속 패드(705)와 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 패키지(20)가 연결 단자(750)를 통해 반도체칩(200) 및 외부 접속 단자(400)와 전기적으로 연결될 수 있다. 제2 반도체 패키지(20)의 전기적 연결은 상부 반도체칩(720) 내의 집적 회로들과 전기적 연결을 포함할 수 있다. 실시예들에 따르면, 연결 기판(500)이 제공됨에 따라, 연결 단자(750)가 보다 자유롭게 배치될 수 있다. 예를 들어, 연결 단자(750)의 개수 및 배치는 제1 패드(521)의 개수 및 배치에 제약되지 않을 수 있다. 이에 따라, 패키지 기판(710) 내의 배선(715) 및 상부 반도체칩(720) 내의 집적 회로들이 보다 자유롭게 설계될 수 있다.
다른 예로, 도 6d에서 설명한 반도체 패키지(15)가 제1 반도체 패키지(14')로 사용될 수 있다. 예를 들어, 제1 반도체 패키지(14')는 재배선 기판(100), 반도체칩(200), 연결 기판(500), 및 몰딩막(300)에 더하여 상부 재배선층(600)을 포함할 수 있다. 이 경우, 연결 단자(750)는 상부 도전 패드(640) 및 금속 패드(705) 사이에 개재될 수 있다. 상부 재배선층(600)이 제공됨에 따라, 연결 단자(750)가 더욱 자유롭게 배치될 수 있다.
도 7a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7a를 참조하면, 반도체 패키지(17)는 재배선 기판(100), 반도체칩(200), 외부 접속 단자(400) 및 몰딩막(300)에 더하여 도전 구조체(520') 및 상부 재배선층(600)을 포함할 수 있다.
도 6a 내지 도 6e에서 설명한 연결 기판(500)은 제공되지 않을 수 있다. 연결 기판(500)의 제공 대신, 금속 기둥이 재배선 기판(100) 상에 제공되어, 도전 구조체(520')를 형성할 수 있다. 즉, 도전 구조체(520')는 금속 기둥을 포함할 수 있다. 도전 구조체(520')는 반도체칩(200)과 이격될 수 있다. 도전 구조체(520')는 재배선 기판(100)과 전기적으로 연결될 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 제공되어, 반도체칩(200)를 덮을 수 있다. 몰딩막(300)은 도전 구조체(520')의 측벽을 밀봉하되, 도전 구조체(520')의 상면을 노출시킬 수 있다.
상부 재배선층(600)은 도 6d의 상부 재배선층(600)과 실질적으로 동일할 수 있다. 예를 들어, 상부 재배선층(600)은 제1 내지 제3 상부 절연층들(601, 602, 603), 제1 및 제2 상부 재배선 패턴들(610, 620), 및 상부 도전 패드(640)를 포함할 수 있다. 다만, 제1 상부 절연층(611)의 제1 상부 오프닝(619)은 도전 구조체(520')의 상면을 노출시킬 수 있다. 제1 상부 재배선 패턴(610)은 제1 상부 오프닝(619) 내에 및 제1 상부 절연층(611) 상에 제공될 수 있다. 제1 상부 재배선 패턴(610)은 도전 구조체(520')의 상면과 접촉하여, 도전 구조체(520')와 전기적으로 연결될 수 있다.
재배선 기판(100)의 제조, 반도체칩(200)의 실장, 몰딩막(300)의 형성, 및 외부 접속 단자(400)의 형성은 도 1a 내지 도 1r에서 설명한 바와 실질적으로 방법에 의해 수행될 수 있다. 다만, 도 1o 및 도 1p에서 도전 구조체(520') 및 상부 재배선층(600)이 더 형성될 수 있다. 도전 구조체(520') 및 상부 재배선층(600)의 형성은 외부 접속 단자(400)의 형성 이전에 수행될 수 있다.
다른 예로, 반도체 패키지(17)는 상부 재배선층(600)을 포함하지 않을 수 있다.
도 7b는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7b를 참조하면, 반도체 패키지(18)는 제1 반도체 패키지(17') 및 제2 반도체 패키지(20)를 포함할 수 있다. 도 7a에서 설명한 반도체 패키지(17)가 제1 반도체 패키지(17')로 사용될 수 있다. 예를 들어, 제1 반도체 패키지(17')는 재배선 기판(100), 반도체칩(200), 몰딩막(300), 도전 구조체(520'), 및 상부 재배선층(600)을 포함할 수 있다.
제2 반도체 패키지(20)가 제1 반도체 패키지(17') 상에 배치될 수 있다. 제2 반도체 패키지(20)는 도 6e의 제2 반도체 패키지(20)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제2 반도체 패키지(20)는 패키지 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다.
연결 단자(750)가 상부 도전 패드(640)와 금속 패드(705) 사이에 개재되어, 상부 도전 패드(640) 및 금속 패드(705)와 전기적으로 연결될 수 있다. 상부 반도체칩(720)은 연결 단자(750), 상부 재배선 패턴들(610, 620), 및 도전 구조체(520')를 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 상부 재배선층(600)이 제공됨에 따라, 연결 단자(750)가 자유롭게 배치될 수 있다. 예를 들어, 연결 단자(750)는 복수로 제공되고, 연결 단자들(750) 중 적어도 하나는 평면적 관점에서 반도체칩(200)과 중첩될 수 있다.
다른 예로, 반도체 패키지(17')는 상부 재배선층(600)을 포함하지 않을 수 있다. 이 경우, 연결 단자(750)는 도전 구조체(520') 및 금속 패드(705)와 정렬되며, 도전 구조체(520') 및 금속 패드(705)와 접속할 수 있다.
도 3a, 도 3b, 도 4, 도 5, 도 6a 내지 도 6e, 도 7a, 및 도 7b의 설명에 있어서, 도시되지는 않았으나, 도 2a 및 도 2f에서 설명한 제1 하부 언더 범프 패턴(152) 및 제2 하부 언더 범프 패턴(153) 중 적어도 하나가 언더 범프 패턴(150) 및 외부 접속 단자(400) 사이에 더 개재될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 재배선 기판; 및
    상기 재배선 기판의 상면 상에 배치된 반도체칩을 포함하고,
    상기 재배선 기판은:
    언더 범프 패턴;
    상기 언더 범프 패턴의 측벽을 덮는 하부 절연층; 및
    상기 하부 절연층 상에 배치되고, 제1 배선 부분을 포함하는 제1 재배선 패턴을 포함하되,
    상기 언더 범프 패턴의 상면에서의 너비는 상기 언더 범프 패턴의 하면에서의 너비보다 크고,
    상기 언더 범프 패턴의 두께는 상기 제1 배선 부분의 두께보다 더 큰 반도체 패키지.
  2. 제 1항에 있어서,
    상기 재배선 패턴은 상기 언더 범프 패턴 및 상기 배선 부분 사이에 개재된 제1 비아 부분을 더 포함하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제1 비아 부분의 너비는 상기 언더 범프 패턴의 상기 상면에서의 상기 너비보다 작은 반도체 패키지.
  4. 제 1항에 있어서,
    상기 언더 범프 패턴의 상기 두께는 상기 제1 배선 부분의 두께의 2.5배 내지 10배인 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 재배선 패턴은:
    상기 하부 절연층의 상면 상에 배치된 제1 도전층; 및
    상기 하부 절연층의 상면 및 상기 제1 도전층 사이에 개재되고, 상기 언더 범프 패턴의 상면 상으로 연장되어, 제1 언더 범프 패턴의 상기 상면과 접촉하는 제1 씨드층을 포함하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 배선 부분은 서로 이격된 복수의 제1 배선 부분들을 포함하고,
    상기 제1 배선 부분들의 하면들 및 상기 하부 절연층의 하면 사이의 최대 간격은 상기 제1 배선 부분들의 상기 하면들 및 상기 하부 절연층의 상기 하면 사이의 최소 간격의 100% 내지 130%인 반도체 패키지.
  7. 제 1항에 있어서,
    상기 하부 절연층 상에 배치된 상부 절연층; 및
    상기 상부 절연층의 상면 상에 배치되고, 제2 배선 부분을 포함하는 제2 재배선 패턴을 더 포함하되.
    상기 언더 범프 패턴의 상기 두께는 상기 제2 배선 부분의 두께보다 더 큰 반도체 패키지.
  8. 제 1항에 있어서,
    상기 언더 범프 패턴의 상기 하면 상에 배치된 외부 접속 단자를 더 포함하는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 언더 범프 패턴 및 상기 외부 접속 단자 사이에 개재된 하부 언더 범프 패턴; 및
    상기 하부 언더 범프 패턴 및 상기 언더 범프 패턴 사이에 개재된 씨드 패턴을 더 포함하고,
    상기 하부 언더 범프 패턴은 상기 언더 범프 패턴과 다른 물질을 포함하는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 재배선 기판 상에 배치되고, 베이스층들 및 도전 구조체를 포함하는 연결 기판을 더 포함하되,
    상기 연결 기판은 홀을 갖고,
    상기 반도체칩은 상기 홀 내에 배치된 반도체 패키지.
  11. 제 1항에 있어서,
    상기 재배선 기판의 상기 상면 상에 배치되고, 상기 반도체칩과 이격 배치된 도전 구조체; 및
    상기 재배선 기판의 상기 상면 상에 제공되고, 상기 도전 구조체의 측벽 및 상기 반도체칩을 밀봉하는 몰딩막을 더 포함하는 반도체 패키지.
  12. 재배선 기판; 및
    상기 재배선 기판의 상면 상에 실장된 반도체칩을 포함하되,
    상기 재배선 기판은:
    언더 범프 패턴;
    상기 언더 범프 패턴의 측벽을 덮는 절연층; 및
    상기 언더 범프 패턴 상에 제공되며, 상기 언더 범프 패턴과 접속하는 재배선 패턴을 포함하고,
    상기 언더 범프 패턴의 하면 및 상기 측벽 사이의 각도는 105도 내지 135도인 반도체 패키지.
  13. 제 12항에 있어서,
    상기 절연층은 상기 언더 범프 패턴의 상기 하면을 노출시키는 반도체 패키지.
  14. 제 13항에 있어서,
    상기 언더 범프 패턴의 상기 하면은 상기 절연층의 하면과 공면(coplanar)인 반도체 패키지.
  15. 제 12항에 있어서,
    상기 재배선 패턴은 상기 언더 범프 패턴의 상면과 접촉하는 비아 부분을 포함하고,
    상기 비아 부분의 너비는 상기 언더 범프 패턴의 너비보다 더 작은 반도체 패키지.
  16. 제 12항에 있어서,
    상기 절연층은 상기 언더 범프 패턴의 상면을 노출시키는 오프닝을 갖고,
    상기 재배선 패턴은 씨드층을 포함하고,
    상기 씨드층은 상기 오프닝의 측벽 및 상기 오프닝에 의해 노출된 상기 언더 범프 패턴의 상기 상면을 덮는 반도체 패키지.
  17. 재배선 기판; 및
    상기 재배선 기판의 상면 상에 배치된 반도체칩을 포함하고,
    상기 재배선 기판은:
    도전 단자 패드;
    상기 도전 단자 패드의 측벽을 덮는 하부 절연층;
    상기 하부 절연층 상에 배치된 배선; 및
    상기 도전 단자 패드 및 상기 배선 사이에 개재되고, 상기 도전 단자 패드의 상면과 접촉하는 비아를 포함하고,
    상기 도전 단자 패드의 두께는 상기 배선의 두께보다 크고,
    상기 비아의 너비는 상기 도전 단자 패드의 너비보다 작은 반도체 패키지.
  18. 제 17항에 있어서,
    상기 도전 단자 패드의 하면 및 상기 측벽 사이의 각도는 105도 내지 135도인 반도체 패키지.
  19. 제 17항에 있어서,
    상기 도전 단자 패드의 상기 두께는 상기 배선의 상기 두께의 2.5배 내지 10배인 반도체 패키지.
  20. 제 17항에 있어서,
    상기 하부 절연층은 적층된 제1 절연층 및 제2 절연층을 포함하고,
    상기 비아는 상기 제2 절연층 내에 제공되고,
    상기 배선은 상기 제2 절연층의 상면 상에 배치되고, 상기 비아와 연결되는 반도체 패키지.
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