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KR20210086198A - 반도체 패키지 - Google Patents

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KR20210086198A
KR20210086198A KR1020190179975A KR20190179975A KR20210086198A KR 20210086198 A KR20210086198 A KR 20210086198A KR 1020190179975 A KR1020190179975 A KR 1020190179975A KR 20190179975 A KR20190179975 A KR 20190179975A KR 20210086198 A KR20210086198 A KR 20210086198A
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KR
South Korea
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conductive
bump pad
layer
barrier layer
lower bump
Prior art date
Application number
KR1020190179975A
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English (en)
Inventor
김종윤
Original Assignee
삼성전자주식회사
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Publication date
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Priority to CN202010980175.9A priority patent/CN113130418A/zh
Publication of KR20210086198A publication Critical patent/KR20210086198A/ko
Priority to US17/853,181 priority patent/US20220336375A1/en

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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

본 개시의 예시적 실시예에 따른 반도체 패키지는 반도체 칩; 제1 오프닝을 가지는 재배선 절연 층; 상기 제1 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프; 제1 면 및 상기 제1 면에 반대되는 제2 면을 가지는 하부 범프 패드로서, 상기 제1 면은 상기 외부 연결 범프의 제1 부분과 접하는 접촉 부분; 및 상기 접촉 부분을 포위하는 커버 부분;을 포함하는 상기 하부 범프 패드; 상기 하부 범프 패드의 측면을 둘러싸고, 상기 하부 범프 패드 및 상기 재배선 절연 층 사이에 개재된 제1 도전성 배리어 층; 및 상기 하부 범프 패드와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴;을 포함하는 것을 특징으로 한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
최근 전자 제품 시장에서 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여, 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다.
반도체 패키지의 소형화 및 경량화에 따라, 반도체 패키지의 하부 범프 패드 및 재배선 절연 층에 외부 스트레스로 인해 응력이 집중될 수 있다. 상기 응력은 하부 범프 패드의 측면을 따라 진전하는 크랙을 성장시킬 수 있고, 상기 크랙에 의해 하부 범프 패드 및 재배선 절연 층이 박리되는 현상이 빈번하게 발생되고 있다. 또한, 반도체 패키지에서 발생하는 열에 의해서도, 하부 범프 패드 및 재배선 절연 층 사이에 박리 현상이 발생될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적인 실시예로, 반도체 칩; 제1 오프닝을 가지는 재배선 절연 층; 상기 제1 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프; 제1 면 및 상기 제1 면에 반대되는 제2 면을 가지는 하부 범프 패드로서, 상기 제1 면은 상기 외부 연결 범프의 제1 부분과 접하는 접촉 부분; 및 상기 접촉 부분을 포위하는 커버 부분;을 포함하는 상기 하부 범프 패드; 상기 하부 범프 패드의 측면을 둘러싸고, 상기 하부 범프 패드 및 상기 재배선 절연 층 사이에 개재된 제1 도전성 배리어 층; 및 상기 하부 범프 패드와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예로, 반도체 칩; 오프닝을 포함하는 재배선 절연 층; 상기 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프; 제1 면 및 상기 제1 면에 반대되는 제2 면을 포함하는 하부 범프 패드로서, 상기 제1 면은 상기 외부 연결 범프의 상기 제1 부분과 접하는 접촉 부분; 및 상기 접촉 부분을 포위하고, 상기 재배선 절연 층에 덮인 커버 부분;을 포함하는 상기 하부 범프 패드; 상기 하부 범프 패드의 측면을 둘러싸고, 상기 하부 범프 패드의 측면 및 상기 재배선 절연 층 사이에 개재된 제1 도전성 배리어 층; 및 상기 하부 범프 패드의 상기 커버 부분 상에 있고, 상기 외부 연결 범프의 측벽을 포위하는 제2 도전성 배리어 층;을 포함하고, 상기 하부 범프 패드의 상기 접촉 부분과 맞닿는 상기 외부 연결 범프의 표면은, 상기 하부 범프 패드의 상기 커버 부분과 맞닿는 상기 제2 도전성 배리어 층의 표면과 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예로, 반도체 칩; 오프닝을 가지는 재배선 절연 층; 상기 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프; 상기 외부 연결 범프의 제1 부분과 맞닿는 제1 도전 층, 상기 제1 도전 층 상의 확산 배리어 층, 및 상기 확산 배리어 층 상에 있고, 상기 제1 도전 층과 수직 방향으로 이격된 제2 도전 층을 포함하는 하부 범프 패드; 및 상기 하부 범프 패드의 측면을 둘러싸고, 상기 하부 범프 패드 및 상기 재배선 절연 층 사이에 개재된 제1 도전성 배리어 층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예에 따른 반도체 패키지는 하부 범프 패드의 측면을 둘러싸는 도전성 배리어 층을 포함할 수 있어서, 상기 반도체 패키지의 도전성 배리어 층 및 재배선 절연 층의 접착력이 향상될 수 있다. 이에 따라, 반도체 패키지에 작용하는 외부 스트레스로 인한 하부 범프 패드 및 재배선 절연 층의 크랙의 발생이 억제될 수 있고, 상기 크랙에 의한 하부 범프 패드 및 재배선 절연 층의 박리 현상이 감소될 수 있다. 이에 따라, 본 개시의 예시적인 실시예에 따른 반도체 패키지의 신뢰성이 향상될 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 2는 도 1의 "II"로 표시된 영역을 확대하여 보여주는 도면이다.
도 3은 도 1의 하부 범프 패드 및 제1 도전성 배리어 층을 보여주는 도면이다.
도 4는 본 개시의 예시적인 실시예에 따른 반도체 모듈을 보여주는 단면도이다.
도 5는 도 4의"V"로 표시된 영역을 확대하여 보여주는 도면이다.
도 6은 본 개시의 예시적인 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 7은 도 6의 "VII"로 표시된 영역을 확대하여 보여주는 도면이다.
도 8은 본 개시의 예시적인 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 9 내지 도 23는 본 개시의 예시적인 실시예에 따른 반도체 패키지의 제조 방법을 순서에 따라 보여주는 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예에 따른 반도체 패키지(10)를 보여주는 단면도이다. 도 2는 도 1의 "II"로 표시된 영역을 확대하여 보여주는 도면이다. 도 3은 도 1의 하부 범프 패드(150) 및 제1 도전성 배리어 층(160)을 보여주는 도면이다.
도 1 내지 도 3을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 재배선 구조물(100), 반도체 칩(200), 몰딩 층(300), 및 외부 연결 범프(400)를 포함할 수 있다.
재배선 구조물(100)은 재배선 절연 층(110), 제1 내지 제3 재배선 패턴(120, 130, 140), 하부 범프 패드(150), 제1 도전성 배리어 층(160), 및 제2 도전성 배리어 층(170)을 포함할 수 있다.
예시적인 실시예에서, 재배선 절연 층(110)은 제1 내지 제4 재배선 절연 층들(111, 113, 115, 117)을 포함할 수 있다. 보다 구체적으로, 재배선 절연 층(110)은 순차적으로 적층된 제1 재배선 절연 층(111), 제2 재배선 절연 층(113), 제3 재배선 절연 층(115), 및 제4 재배선 절연 층(117)을 포함할 수 있다. 제1 내지 제4 재배선 절연 층들(111, 113, 115, 117) 각각은 유기 화합물로 구성된 물질 막으로부터 형성될 수 있다. 예를 들어, 제1 내지 제4 재배선 절연 층들(111, 113, 115, 117) 각각은 유기 고분자 물질로 구성된 물질 막으로부터 형성될 수 있다.
또한, 제1 내지 제4 재배선 절연 층들(111, 113, 115, 117) 각각은 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectic) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 제1 내지 제4 재배선 절연 층들(111, 113, 115, 117) 각각은 감광성 폴리이미드(photosensitive polyimide, PSPI)로 형성될 수 있다.
다만 이에 한정되지 않고, 제1 내지 제4 재배선 절연 층들(111, 113, 115, 117) 각각은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 제1 내지 제4 재배선 절연 층들(111, 113, 115, 117) 각각은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
재1 내지 제3 재배선 패턴들(120, 130, 140)은 각각 제1 내지 제3 도전성 라인 패턴(121, 131, 141) 및 제1 내지 제3 도전성 비아 패턴들(123, 133, 143)을 포함할 수 있다. 제1 내지 제3 도전성 라인 패턴들(121, 131, 141)은 제1 내지 제4 재배선 절연 층들(111, 113, 115, 117) 각각의 상면 및 하면 중 적어도 하나의 표면 상에 배치될 수 있다. 제1 내지 제3 도전성 비아 패턴들(123, 133, 143)은 제1 내지 제4 재배선 절연 층들(111, 113, 115, 117) 중 적어도 하나의 층을 관통할 수 있다. 제1 내지 제3 도전성 비아 패턴들(123, 133, 143)은 제1 내지 제3 도전성 라인 패턴들(121, 131, 141) 중 적어도 하나에 연결되거나, 하부 범프 패드(150)에 연결될 수 있다.
제1 내지 제3 재배선 패턴들(120, 130, 140)은 제1 내지 제3 재배선 패턴 씨드 층들(125, 135, 145)을 포함할 수 있다. 제1 내지 제3 재배선 패턴 씨드 층들 (125, 135, 145)은 제1 내지 제4 재배선 절연 층들(111, 113, 115, 117) 중 어느 하나와 제1 내지 제3 도전성 라인 패턴들(121, 131, 141) 중 어느 하나 사이에 개재되고, 제1 내지 제4 재배선 절연 층들(111, 113, 115, 117) 중 어느 하나와 제1 내지 제3 도전성 비아 패턴들(123, 133, 143) 중 어느 하나 사이에 개재될 수 있다.
예시적인 실시예에서, 제1 내지 제3 재배선 패턴 씨드 층들(125, 135, 145)은 물리 기상 증착을 수행하여 형성될 수 있고, 제1 내지 제3 도전성 라인 패턴들(121, 131, 141) 및 제1 내지 제3 도전성 비아 패턴들(123, 133, 143)은 무전해 도금을 수행하여 형성할 수 있다.
예시적인 실시예에서, 제1 내지 제3 재배선 패턴 씨드 층들(125, 135, 145)은 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 제1 내지 제3 재배선 패턴 씨드 층들(125, 135, 145)은 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다. 그러나, 제1 내지 제3 재배선 패턴 씨드 층들(125, 135, 145)이 전술한 물질에 한정되는 것은 아니다.
예시적인 실시예에서, 제1 내지 제3 도전성 라인 패턴들(121, 131, 141) 및 제1 내지 제3 도전성 비아 패턴들(123, 133, 143)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
예를 들어, 제1 내지 제3 도전성 라인 패턴들(121, 131, 141) 및 제1 내지 제3 도전성 비아 패턴들(123, 133, 143)로서 구리(Cu)가 이용되는 경우, 제1 내지 제3 재배선 패턴 씨드 층들(125, 135, 145)의 적어도 일 부분들은 확산 배리어 층으로서 작용할 수 있다.
예시적인 실시예에서, 하부 범프 패드(150)는 재배선 절연 층(110) 내에 마련될 수 있다. 하부 범프 패드(150)의 일 부분에는 외부 연결 범프(400)가 부착될 수 있다. 하부 범프 패드(150)는 외부 연결 범프(400)가 배치되는 언더 범프 메탈(UBM: Under Bump Metallurgy)로 기능할 수 있다. 본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 외부 연결 범프(400)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다.
예시적인 실시예에서, 하부 범프 패드(150)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
예시적인 실시예에서, 하부 범프 패드(150)는 서로 반대된 제1 면(158) 및 제2 면(159)을 가질 수 있다. 하부 범프 패드(150)의 제1 면(158) 및/또는 제2 면(159)은 평평한(flat) 형상일 수 있다.
하부 범프 패드(150)의 제1 면(158)의 일부는 외부 연결 범프(400)와 접촉할 수 있고, 하부 범프 패드(150)의 제2 면(159)의 일부는 제1 도전성 비아 패턴(123)과 접촉할 수 있다.
하부 범프 패드(150)의 제1 면(158)은 접촉 부분(158a) 및 커버 부분(158b)을 포함할 수 있다. 접촉 부분(158a)은 외부 연결 범프(400)와 접촉하는 하부 범프 패드(150)의 제1 면(158)의 일 부분일 수 있고, 커버 부분(158b)은 상기 접촉 부분(158a)을 포위하고, 후술할 제2 도전성 배리어 층(170)과 맞닿는 제1 면(158)의 일 부분일 수 있다.
하부 범프 패드(150)의 수직 방향의 길이는 전체적으로 균일한 값을 가질 수 있다. 예를 들어, 하부 범프 패드(150)의 수직 방향의 길이는 약 5 마이크로미터 내지 약 10 마이크로미터의 범위 내에서 전체적으로 균일한 값을 가질 수 있다.
재배선 구조물(100)은 하부 범프 패드(150)의 측면을 둘러싸는 제1 도전성 배리어 층(160)을 포함할 수 있다. 제1 도전성 배리어 층(160)은 하부 범프 패드(150)의 측면 및 제2 재배선 절연 층(113) 사이에 개재될 수 있다.
예시적인 실시예에서, 제1 도전성 배리어 층(160)은 도 3에 도시된 바와 같이 하부 범프 패드(150)의 측면을 따라 연장된 링 형상을 가질 수 있다. 보다 구체적으로, 제1 도전성 배리어 층(160)은 하부 범프 패드(150)의 측면을 포위하도록, 상기 하부 범프 패드(150)의 측면과 맞닿을 수 있다. 또한, 제1 도전성 배리어 층(160)은 제2 도전성 배리어 층(170)의 측면을 포위하도록, 상기 제2 도전성 배리어 층(170)을 둘러쌀 수 있다.
예시적인 실시예에서, 제1 도전성 배리어 층(160)의 수직 방향의 길이는 하부 범프 패드(150)의 수직 방향의 길이와 실질적으로 동일할 수 있다. 예를 들어, 제1 도전성 배리어 층(160) 및 하부 범프 패드(150)의 수직 방향의 길이는 약 5 마이크로미터 내지 약 10 마이크로미터의 범위에서 동일한 값을 가질 수 있다. 상기 수직 방향은 재배선 절연 층(110)의 하면(119)으로부터 상면(118)을 향하는 방향과 평행한 방향일 수 있다.
예시적인 실시예에서, 제1 도전성 배리어 층(160)의 수평 방향의 길이(즉, 제1 도전성 배리어 층(160)의 두께는 약 0.02 마이크로미터 내지 약 0.07 마이크로미터일 수 있다. 다만, 제1 도전성 배리어 층(160)의 수평 방향의 길이는 전술한 바에 한정되지 않는다. 상기 수평 방향은 전술한 수직 방향과 수직인 방향일 수 있고, 재배선 절연 층(110)이 연장된 방향일 수 있다.
예시적인 실시예에서 제1 도전성 배리어 층(160)은 구리(Cu), 니켈(Ni), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다.
또한, 제1 도전성 배리어 층(160)의 물질은 제2 재배선 절연 층(113)과의 접착성이 우수한 물질을 포함할 수 있다. 보다 구체적으로, 제1 도전성 배리어 층(160)의 물질 및 제2 재배선 절연 층(113)의 물질이 형성하는 접착력은 하부 범프 패드(150)의 물질 및 제2 재배선 절연 층(113)의 물질이 형성하는 접착력보다 강할 수 있다. 예를 들어, 제2 재배선 절연 층(113)이 PID 물질을 포함하는 경우, 하부 범프 패드(150)는 구리(Cu)를 포함하고, 상기 하부 범프 패드(150)의 측면을 감싸는 제1 도전성 배리어 층(160)은 니켈(Ni) 또는 티타늄(Ti)을 포함할 수 있다.
일반적인 반도체 패키지에서 하부 범프 패드의 측면은 재배선 절연 층과 직접적으로 맞닿을 수 있다. 반도체 패키지에서 발생하는 열 또는 반도체 패키지에 가해지는 외부 스트레스에 의해, 상기 하부 범프 패드의 측면과 상기 재배선 절연 층이 맞닿는 부분에서 응력이 집중되기 쉽다. 이러한 응력은 하부 범프 패드의 측면을 따라 진전하는 크랙을 성장시킬 수 있고, 상기 크랙에 의해 하부 범프 패드 및 재배선 절연 층이 박리되는 현상이 빈번하게 발생되었다.
그러나, 본 개시의 예시적인 실시예에 따른 반도체 패키지(10)는 하부 범프 패드(150)의 측면을 감싸고, 제2 재배선 절연 층(113)과의 접착성이 우수한 제1 도전성 배리어 층(160)을 포함할 수 있어서, 하부 범프 패드(150)의 측면을 따라 진전하는 크랙의 성장을 억제시켜, 하부 범프 패드(150) 및 제2 재배선 절연 층(113)의 박리 현상을 방지할 수 있다.
재배선 구조물(100)은 하부 범프 패드(150)의 제1 면(158)의 커버 부분(158b)과 제1 절연 층(111)의 상면 사이에 개재된 제2 도전성 배리어 층(170)을 포함할 수 있다.
예시적인 실시에에서, 제2 도전성 배리어 층(170)은 구리(Cu), 니켈(Ni), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예에서, 제2 도전성 배리어 층(170)은 하부 범프 패드(150)의 가장자리를 따라 연속적으로 연장된 링 형상일 수 있다. 제2 도전성 배리어 층(170)은 외부 연결 범프(400)의 측벽에 접하고, 상기 외부 연결 범프(400)의 상기 측벽을 포위할 수 있다.
예시적인 실시예에서, 하부 범프 패드(150)의 제1 면(158)의 접촉 부분(158a)과 맞닿는 외부 연결 범프(400)의 표면 및 하부 범프 패드(150)의 제1 면(158)의 커버 부분(158b)과 맞닿는 제2 도전성 배리어 층(170)의 표면은 실질적으로 동일 평면(coplanar) 상에 있을 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 하부 범프 패드(150)의 제1 면(158)의 가장자리 부분은 재배선 절연 층(110)에 의해 덮여있을 수 있으므로, 하부 범프 패드(150)와 외부 연결 범프(400)의 계면에서 응력이 집중되는 현상이 완화될 수 있다. 이에 따라, 하부 범프 패드(150) 주변에서 크랙 발생이 방지되어 하부 범프 패드(150) 및 재배선 패턴(120, 130, 140)의 손상이 방지될 수 있으며, 궁극적으로 반도체 패키지(10) 및 모듈 기판 사이의 접합 신뢰성이 향상되고 보드 레벨 신뢰성(Board Level Reliability)이 향상될 수 있다.
이하에서는, 본 개시의 반도체 패키지(10)의 재배선 구조물(100)에 대하여 보다 구체적으로 설명한다.
예시적인 실시예에서, 제1 재배선 절연 층(111)은 하부 범프 패드(150)를 노출시키는 패드 오프닝(도 20, 111O)을 포함할 수 있다. 외부 연결 범프(400)는 패드 오프닝(111O)을 채우도록 형성되며, 패드 오프닝(111O)을 통해 노출된 하부 범프 패드(150)에 접촉할 수 있다.
예시적인 실시예에서, 하부 범프 패드(150)의 제1 면(158) 중 접촉 부분(158a)은 외부 연결 범프(400)와 접촉할 수 있고, 하부 범프 패드(150)의 제2 면(159) 중 일 부분은 제1 도전성 비아 패턴(123)과 접촉할 수 있다.
제1 재배선 절연 층(111)의 패드 오프닝(111O)을 채우는 외부 연결 범프(400)의 일 부분은 외부 연결 범프(400)의 제1 부분으로 정의될 수 있다. 예시적인 실시예에서, 외부 연결 범프(400)의 상기 제1 부분은 하방으로 갈수록 수평 방향의 폭이 점차 넓어지는 형상일 수 있다. 다시 말해, 외부 연결 범프(400)의 상기 제1 부분은 하부 범프 패드(150)의 제1 면(158)으로부터 멀어질수록 수평 방향의 폭이 점차 넓어지는 형상일 수 있다.
하부 범프 패드(150)의 제1 면(158) 중 커버 부분(158b)은 제2 도전성 배리어 층(170)으로 덮일 수 있다. 또한, 제2 도전성 배리어 층(170)은 제1 재배선 절연 층(111)에 의해 덮일 수 있다.
예시적인 실시예에서, 제2 도전성 배리어 층(170) 및 재배선 절연 층(110)의 하면(119) 사이의 거리(190)는 약 3 마이크로미터 내지 약 20 마이크로미터일 수 있다. 예를 들어, 제2 도전성 배리어 층(170) 및 재배선 절연 층(110)의 하면(119) 사이의 거리(190)가 3 마이크로미터보다 작은 경우, 하부 범프 패드(150)가 제1 재배선 절연 층(111)에 의해 충분히 덮이지 못하여, 하부 범프 패드(150)의 주위에 스트레스로 인한 크랙 발생의 우려가 있다. 또한 제2 도전성 배리어 층(170) 및 재배선 절연 층(110)의 하면(119) 사이의 거리(190)가 20 마이크로미터보다 큰 경우, 외부 연결 범프(400)가 패드 오프닝(111O)에 충분히 충진되지 못하면서 외부 연결 범프(400)와 하부 범프 패드(150) 사이 또는 외부 연결 범프(400)와 패드 오프닝(111O)의 측벽 사이의 접착력이 열화될 우려가 있다.
예시적인 실시예에서, 제1 재배선 절연 층(111) 상에는 하부 범프 패드(150)의 제2 면(159)의 일부를 노출시키는 제1 비아 오프닝(도 14, VO1)을 포함하는 제2 재배선 절연 층(113)이 적층될 수 있다. 제2 재배선 절연 층(113)의 상면의 일 부분, 제1 비아 오프닝(VO1)의 측벽, 및 제1 비아 오프닝(VO1)을 통하여 노출된 하부 범프 패드(150)의 제2 면(159)의 일 부분 상에는 제1 재배선 패턴 씨드 층(125)이 형성될 수 있다.
제1 재배선 패턴 씨드 층(125)의 일부는 제1 도전성 라인 패턴(121) 및 제2 재배선 절연 층(113)의 상면 사이에 개재되고, 제1 재배선 패턴 씨드 층(125)의 다른 일부는 제1 도전성 비아 패턴(123)의 측벽을 둘러싸고, 제1 도전성 비아 패턴(123)과 하부 범프 패드(150)의 제2 면(159) 사이에 개재될 수 있다.
제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)은 제1 재배선 패턴 씨드 층(125) 상에 배치될 수 있다. 제1 도전성 라인 패턴(121)과 제1 도전성 비아 패턴(123)은 도금 공정을 통해 함께 형성되며, 서로 일체를 이룰 수 있다. 제1 도전성 라인 패턴(121)은 제2 재배선 절연 층(113)의 상면 상의 제1 재배선 패턴 씨드 층(125)의 일 부분 및 제1 도전성 비아 패턴(123) 상에 배치될 수 있다. 또한, 제1 도전성 비아 패턴(123)은 제1 비아 오프닝(VO1) 내의 제1 재배선 패턴 씨드 층(125)의 일 부분을 덮으며, 제1 비아 오프닝(VO1)을 채울 수 있다. 제1 도전성 비아 패턴(123)은 제2 재배선 절연 층(113)을 통해 수직 방향으로 연장되고, 제1 도전성 라인 패턴(121) 및 하부 범프 패드(150) 각각에 연결될 수 있다.
예시적인 실시예에서, 제1 도전성 비아 패턴(123)은 상방으로 갈수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다. 다시 말해, 제1 도전성 비아 패턴(123)은 하부 범프 패드(150)의 제2 면(159)으로부터 멀어질수록 점차 수평 방향의 단면적이 넓어지는 형상일 수 있다.
제2 재배선 절연 층(113) 상에는 제1 도전성 라인 패턴(121)의 일 부분을 덮되, 제1 도전성 라인 패턴(121)의 다른 부분을 노출시키는 제2 비아 오프닝(도 16, VO2)을 가지는 제3 재배선 절연 층(115)이 적층될 수 있다. 제3 재배선 절연 층(115)의 상면의 일 부분, 제2 비아 오프닝(VO2)의 측벽, 및 제2 비아 오프닝(VO2)을 통하여 노출된 제1 도전성 라인 패턴(121)의 상면의 일 부분 상에는 제2 재배선 씨드 층(135)이 배치될 수 있다. 제2 재배선 씨드 층(135)의 일부는 제2 도전성 라인 패턴(131)과 제3 재배선 절연 층(115)의 상면 사이에 개재되고, 제2 재배선 씨드 층(135)의 다른 일부는 제2 도전성 비아 패턴(133)의 측벽을 둘러싸고 제2 도전성 비아 패턴(133)과 제1 도전성 라인 패턴(121) 사이에 개재될 수 있다.
제2 도전성 비아 패턴(133) 및 제2 도전성 라인 패턴(131)은 제2 재배선 씨드 층(135) 상에 배치될 수 있다. 제2 도전성 비아 패턴(133)과 제2 도전성 라인 패턴(131)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제2 도전성 라인 패턴(131)은 제3 재배선 절연 층(115)의 상면 상의 제2 재배선 씨드 층(135)의 일 부분 및 제2 도전성 비아 패턴(133) 상에 배치될 수 있다. 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2) 내의 제2 재배선 패턴 씨드 층(135)의 일 부분을 덮으며, 제2 비아 오프닝(VO2)을 채울 수 있다. 제2 도전성 비아 패턴(133)은 제3 재배선 절연 층(115)을 통해 수직 방향으로 연장되고, 제2 도전성 라인 패턴(131) 및 제1 도전성 라인 패턴(121) 각각에 연결될 수 있다.
예시적인 실시예에서, 제2 도전성 비아 패턴(133)은 상방으로 갈수록 점차 수평 방향의 단면적이 넓어지는 형상일 수 있다. 다시 말해, 제2 도전성 비아 패턴(133)은 재배선 절연 층(110)의 하면(119)으로부터 상면(118)을 향하는 방향으로 점차 수평 방향의 단면적이 넓어지는 형상일 수 있다.
제3 재배선 절연 층(115) 상에는 제2 도전성 라인 패턴(131)의 일 부분을 덮되, 제2 도전성 라인 패턴(131)의 다른 부분을 노출시키는 제3 비아 오프닝(도 16, VO3)을 가지는 제4 재배선 절연 층(117)이 적층될 수 있다. 제4 재배선 절연 층(117)의 상면의 일부, 제3 비아 오프닝(VO3)의 측벽, 및 제3 비아 오프닝(VO3)을 통하여 노출된 제2 도전성 라인 패턴(131)의 상면의 일부분 상에는 제3 재배선 패턴 씨드 층(145)이 배치될 수 있다. 제3 재배선 패턴 씨드 층(145)의 일부는 제3 도전성 라인 패턴(141)과 제4 재배선 절연 층(117)의 상면 사이에 개재되고, 제3 재배선 패턴 씨드 층(145)의 다른 일부는 제3 도전성 비아 패턴(143)의 측벽을 둘러싸고 제3 도전성 비아 패턴(143)과 제2 도전성 라인 패턴(131) 사이에 개재될 수 있다.
제3 도전성 비아 패턴(143) 및 제3 도전성 라인 패턴(141)은 제3 재배선 패턴 씨드 층(145) 상에 배치될 수 있다. 제3 도전성 비아 패턴(143)과 제3 도전성 라인 패턴(141)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제3 도전성 라인 패턴(141)은 제4 재배선 절연 층(117)의 상면 상의 제3 재배선 패턴 씨드 층(145)의 일부분 및 제3 도전성 비아 패턴(143) 상에 배치될 수 있다. 제3 도전성 비아 패턴(143)은 제3 비아 오프닝(VO3) 내의 제3 재배선 패턴 씨드 층(145)의 일 부분을 덮으며, 제3 비아 오프닝(VO3)을 채울 수 있다. 제3 도전성 비아 패턴(143)은 제4 재배선 절연 층(117)을 통해 수직 방향으로 연장되고, 제3 도전성 라인 패턴(141) 및 제2 도전성 라인 패턴(131) 각각에 연결될 수 있다.
예시적인 실시예에서, 제3 도전성 비아 패턴(143)은 상방으로 갈수록 점차 수평 방향의 단면적이 넓어지는 형상일 수 있다. 다시 말해, 제3 도전성 비아 패턴(143)은 재배선 절연 층(110)의 하면(119)으로부터 상면(118)을 향하는 방향으로 점차 수평 방향의 단면적이 넓어지는 형상일 수 있다.
제3 재배선 패턴(140)의 제3 도전성 라인 패턴(141)의 적어도 일부는 반도체 칩(200)의 아래에 배치되고, 칩 연결 단자(230)가 부착되기 위한 패드로서 기능할 수 있다.
도 1에는 재배선 구조물(100)이 4 개의 재배선 절연 층(111, 113, 115, 117), 3 개의 도전성 라인 패턴(121, 131, 141), 및 3 개의 도전성 비아 패턴(123, 133, 143)을 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 재배선 절연 층의 개수, 도전성 라인 패턴의 개수, 및 도전성 비아 패턴의 개수는 재배선 구조물(100) 내의 회로 배선의 설계에 따라 다양하게 변형될 수 있다.
반도체 칩(200)은 재배선 구조물(100) 상에 부착될 수 있다. 예를 들어, 반도체 칩(200)은 플립 칩(flip chip) 방식으로 재배선 구조물(100) 상에 실장될 수 있다.
반도체 칩(200)은 메모리 칩 또는 로직 칩일 수 있다. 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예에서, 상기 메모리 칩은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
반도체 칩(200)은 반도체 기판(210) 및 반도체 기판(210)의 일면에 배치되는 칩 패드(220)를 포함할 수 있다.
반도체 기판(210)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(210)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(210)은 은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 예시적인 실시예에서, 반도체 기판(210)의 상기 활성면은 재배선 구조물(100)을 향할 수 있다. 반도체 칩(200)은 반도체 기판(210)의 상기 활성면에 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자가 형성될 수 있다.
예시적인 실시예에서, 반도체 패키지(10)는 팬-아웃(fan-out) 구조의 반도체 패키지이며, 반도체 칩(200)이 차지하는 풋프린트(footprint)는 재배선 구조물(100)의 풋프린트 보다 작을 수 있다. 이 때, 복수의 하부 범프 패드(150) 중 적어도 하나는 반도체 칩(200)의 측면으로부터 외측으로 이격된 위치에 배치될 수 있다. 다시 말해, 하부 범프 패드(150)와 맞닿는 외부 연결 범프들(400) 중 적어도 어느 하나는 반도체 칩(200)과 수직 방향으로 중첩되지 않을 수 있다.
반도체 칩(200)의 칩 패드(220)와 제3 도전성 라인 패턴(141) 사이에는, 칩 연결 단자(230)가 배치될 수 있다. 칩 연결 단자(230)는 반도체 칩(200)의 칩 패드(220)와 제3 도전성 라인 패턴(141)을 전기적으로 연결할 수 있다. 칩 연결 단자(230)는 예를 들면, 필라 구조, 솔더 범프, 솔더볼, 및 솔더층 중 적어도 하나를 포함할 수 있다.
반도체 칩(200)은 칩 연결 단자(230), 재배선 구조물(100)의 제1 내지 제3재배선 패턴(120, 130, 140), 하부 범프 패드(150), 및 외부 연결 범프(400)를 통해, 반도체 칩(200)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(200)에 저장될 데이터 신호를 외부로부터 제공받거나, 반도체 칩(200)에 저장된 데이터를 외부로 제공할 수 있다.
반도체 칩(200)과 재배선 구조물(100) 사이에는 칩 연결 단자(230)를 감싸는 언더필 물질층(240)이 마련될 수 있다. 언더필 물질층(240)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 형성되는 에폭시 수지로 이루어질 수 있다. 예시적인 실시예에서, 언더필 물질층(240)은 비전도성 필름(NCF: Non Conductive Film)일 수 있다.
몰딩 층(300)은 재배선 구조물(100)의 상면(118) 상에 배치되고, 반도체 칩(200)의 적어도 일부를 덮을 수 있다. 몰딩 층(300)은 예를 들면, 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)로 이루어질 수 있다. 물론, 몰딩 층(300)은 상기 EMC 에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.
예시적인 실시예에서, 몰딩 층(300)은 도 1 에 도시된 바와 같이, 재배선 절연 층(110)의 상면(118)의 일부를 덮고, 반도체 칩(200)의 측면을 덮을 수 있다. 또한, 몰딩 층(300)은 반도체 칩(200)의 상면을 외부에 노출시킬 수 있다. 몰딩 층(300)의 상면은 반도체 칩(200)의 상면과 동일 평면 상에 있을 수 있다. 이 때, 반도체 칩(200)의 상면은 외부에 노출될 수 있다. 반도체 칩(200)의 상면이 외부에 노출됨에 따라, 반도체 패키지(10)의 방열 성능이 개선될 수 있다. 다만 이에 한정되지 않고, 몰딩 층(300)은 반도체 칩(200)의 측면 및 상면을 모두 덮을 수도 있다.
도 4는 본 개시의 예시적인 실시예에 따른 반도체 모듈(1)을 보여주는 단면도이다. 도 5는 도 4의"V"로 표시된 영역을 확대하여 보여주는 도면이다.
도 4 및 도 5를 참조하면, 반도체 모듈(1)은 모듈 기판(500) 및 모듈 기판(500) 상에 실장된 반도체 패키지(10)를 포함할 수 있다.
모듈 기판(500)은 몸체부(510) 및 배선(520)을 포함할 수 있다. 상기 배선(520)의 일부는 외부 연결 범프(400)가 탑재되는 기판 패드로 기능할 수 있다. 예를 들어, 모듈 기판(500)은 인쇄회로기판(printed circuit board, PCB)일 수 있다.
예시적인 실시예에서, 모듈 기판(500)이 인쇄회로기판인 경우, 모듈 기판(500)의 몸체부(510)는 열경화성 수지 등의 고분자 물질, FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지, 또는 페놀 수지 등을 일정 두께로 압축하여 박형으로 형성될 수 있고, 상기 몸체부(510)의 표면 상에 동박(copper foil)을 입힌 후 패터닝을 통해 전기적 신호의 전달 경로인 배선(520)을 형성형성할 수 있다.
도 4에서는 모듈 기판(500)이 모듈 기판(500)의 한쪽 면에만 배선(520)이 형성된 단면 PCB(single layer PCB)인 것으로 예시되었으나, 모듈 기판(500)은 그 양쪽 면에 배선(520)이 형성된 양면 PCB(double layer PCB)로 구현될 수도 있다. 물론, 모듈 기판(500)이 앞서 설명한 인쇄회로기판의 구조 또는 재질로 한정되는 것은 아니다.
반도체 패키지(10)는 모듈 기판(500)의 상면 상에 실장될 수 있다. 모듈 기판(500)의 상면 상의 배선(520)과 하부 범프 패드(150)는 사이에는 외부 연결 범프(400)가 배치될 수 있다. 외부 연결 범프(400)는 모듈 기판(500)의 배선(520) 및 하부 범프 패드(150) 각각에 접촉하여, 모듈 기판(500)의 배선(520)과 하부 범프 패드(150)를 전기적으로 연결할 수 있다. 반도체 패키지(10)와 모듈 기판(500) 사이에는 외부 연결 범프(400)를 감싸는 언더필층(410)이 마련될 수 있다. 상기 언더필층(410)은 필요에 따라 생략될 수도 있다.
일반적인 반도체 패키지에서 외부 연결 범프(400)가 부착되는 하부 범프 패드의 하면의 일부는 그 주변의 재배선 절연 층으로부터 노출되어 있고, 하부 범프 패드의 측면은 상기 재배선 절연 층과 직접적으로 맞닿을 수 있다. 반도체 패키지에서 발생하는 열 및/또는 솔더 볼의 수축 또는 이완으로 인해, 하부 범프 패드 및 재배선 절연 층이 맞닿는 부분에 응력이 집중되기 쉽다. 이러한 응력은 하부 범프 패드의 측면을 따라 진전하는 크랙으로 성장되고, 상기 크랙에 의해 하부 범프 패드 및 재배선 절연 층이 박리되는 현상이 빈번하게 발생되었다.
그러나, 본 개시의 예시적인 실시예에 따른 반도체 모듈(1)은 하부 범프 패드(150)의 측면을 감싸고, 제2 재배선 절연 층(113)과의 접착성이 우수한 제1 도전성 배리어 층(160)을 포함할 수 있어서, 하부 범프 패드(150)의 측면을 따라 진전하는 크랙의 성장을 억제시켜, 하부 범프 패드(150) 및 제2 재배선 절연 층(113)의 박리 현상을 방지할 수 있다.
또한, 반도체 모듈(1)의 하부 범프 패드(150)의 제1 면(158)의 가장자리 부분은 재배선 절연 층(110)에 의해 덮여 있으므로, 하부 범프 패드(150)와 외부 연결 범프(400)의 계면에서 응력이 집중되는 현상이 완화될 수 있다. 하부 범프 패드(150) 주변에서 크랙 발생이 방지되어 하부 범프 패드(150) 및 재배선 패턴(120, 130, 140)의 손상이 방지될 수 있으며, 궁극적으로 반도체 패키지(10)와 모듈 기판(500) 사이의 접합 신뢰성이 향상되고 보드 레벨 신뢰성이 향상될 수 있다.
도 6은 본 개시의 예시적인 실시예에 따른 반도체 패키지(20)를 보여주는 단면도이다. 도 7은 도 6의 "VII"로 표시된 영역을 확대하여 보여주는 도면이다. 도 6 및 도 7에 도시된 반도체 패키지(20)는 하부 범프 패드(150a)의 구조를 제외하고는 도 1 내지 도 3을 참조하여 설명된 반도체 패키지(10)와 실질적으로 동일하거나 유사할 수 있다. 설명의 편의를 위해, 앞서 설명한 내용은 간략히 설명하거나 생략하고, 도 1 내지 도 3에서 설명된 반도체 패키지(10)와의 차이점을 중심으로 설명하도록 한다.
도 6 및 도 7을 함께 참조할 때, 하부 범프 패드(150a)는 외부 연결 범프(400)에 접하는 제1 도전 층(151), 제1 도전성 비아 패턴(123)에 접하는 제2 도전 층(153), 및 상기 제1 도전 층(151) 및 상기 제2 도전 층(153) 사이에 개재된 확산 배리어 층(152)을 포함할 수 있다.
예시적인 실시예에서, 제1 도전 층(151) 및 제2 도전 층(153)은 각각, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
예시적인 실시예에서, 제1 도전 층(151) 및 제2 도전 층(153)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전 층(151) 및 제2 도전 층(153)은 각각, 구리(Cu)를 포함할 수 있다.
예시적인 실시예에서, 제1 도전 층(151) 및 제2 도전 층(153)은 각각 전체적으로 균일한 두께를 가질 수 있다. 예시적인 실시예에서, 제1 도전 층(151)의 두께는 상기 제2 도전 층(153)의 두께보다 클 수 있다.
확산 배리어 층(152)은 제1 도전 층(151) 및 제2 도전 층(153) 사이에 개재될 수 있다. 제1 도전 층(151) 및 제2 도전 층(153)은 확산 배리어 층(152)에 의해 서로 이격될 수 있다. 확산 배리어 층(152)은 제1 도전 층(151)과 제2 도전 층(153) 사이에서 물질 확산을 방지하는 역할을 수행하도록 구성될 수 있다.
예시적인 실시예에서, 확산 배리어 층(152)은 예를 들면, 니켈(Ni), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 또는 이들의 조합으로 이루어질 수 있다. 확산 배리어 층(152)은 제2 도전 층(153)을 이루는 물질이 외부 연결 범프(400) 측으로 확산되는 것을 방지함으로써, 제2 도전 층(153)과 제1 도전성 비아 패턴(123) 사이의 저항 증가 및 누설 전류를 억제하도록 구성될 수 있다.
예시적인 실시예에서, 확산 배리어 층(152)의 수평 방향의 길이는 제1 도전 층(151)의 수평 길이 및 제2 도전 층(153)의 수평 방향의 길이와 실질적으로 동일할 수 있다.
확산 배리어 층(152)의 측면, 제1 도전 층(151)의 측면, 및 제2 도전 층(153)의 측면은 하부 범프 패드(150a)의 측면을 구성할 수 있다. 예시적인 실시예에서, 확산 배리어 층(152)의 측면, 제1 도전 층(151)의 측면, 및 제2 도전 층(153)의 측면은 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 제1 도전 층(151)과 맞닿는 외부 연결 범프(400)의 표면 및 제1 도전 층(151)과 맞닿는 제2 도전성 배리어 층(170)의 표면은 실질적으로 동일 평면 상에 있을 수 있다. 또한, 외부 연결 범프(400)에 접하는 제1 도전 층(151)의 일 표면은 평평할 수 있다.
예시적인 실시예에서, 제1 도전성 배리어 층(160)은 하부 범프 패드(150a) 및 제2 도전성 배리어 층(170)을 포위할 수 있다. 보다 구체적으로, 제1 도전성 배리어 층(160)은 제1 도전 층(151)의 측면, 제2 도전 층(153)의 측면, 확산 배리어 층(152)의 측면 및 제2 도전성 배리어 층(170)의 측면과 맞닿으면서, 상기 제1 도전 층(151), 상기 제2 도전 층(153), 상기 확산 배리어 층(152), 및 상기 제2 도전성 배리어 층(170)을 포위할 수 있다.
또한, 제1 도전성 배리어 층(160)의 수직 방향의 길이는 제1 도전 층(151), 제2 도전 층(153), 확산 배리어 층(152), 및 제2 도전성 배리어 층(170)의 수직 방향의 길이의 합과 실질적으로 동일할 수 있다. 예를 들어, 제1 도전성 배리어 층(160)의 수직 방향의 길이는 약 5 마이크로미터 내지 약 10 마이크로미터일 수 있다.
도 8은 본 개시의 예시적인 실시예에 따른 반도체 패키지(30)를 보여주는 단면도이다. 설명의 편의를 위해, 앞서 설명한 내용은 간략히 설명하거나 생략하고, 도 1 내지 도 3에서 설명된 반도체 패키지(10)와의 차이점을 중심으로 설명하도록 한다.
도 8을 참조할 때, 반도체 패키지(30)는 복수의 반도체 칩들(200a, 200b)을 포함할 수 있다. 예를 들어, 반도체 패키지(30)는 2 개 이상의 반도체 칩들(200)을 포함할 수 있다. 반도체 패키지(20)가 포함하는 반도체 칩들(200a, 200b)은 동종의 반도체 칩일 수 있고, 이종의 반도체 칩일 수도 있다.
반도체 패키지(30)는 서로 다른 종류의 반도체 칩들(200a, 200b)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(System In Package, SIP)일 수 있다.
예시적 실시예에서, 반도체 칩들(200a, 200b)의 상면은 몰딩 층(300)의 상면과 실질적으로 동일 평면 상에 있을 수 있다. 다시 말해, 몰딩 층(300)은 반도체 칩들(200a, 200b)의 측면들을 둘러싸지만, 상면들을 둘러싸지 않을 수 있다.
예시적인 실시예에서, 반도체 칩들(200a, 200b)의 상면 및 몰딩 층(300)의 상면 상에 열 방출 부재(550)가 부착될 수 있다. 열 방출 부재(550)는 예를 들면, 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)일 수 있다. 예를 들어, 히트 슬러그 또는 히트 싱크는 그들의 표면적을 증대시키기 위해, 오목함과 볼록함이 반복되는 요철구조 형상일 수 있다.
예시적인 실시예에서, 열 방출 부재(550)의 하부에는 접착 부재(560)가 있을 수 있다. 보다 구체적으로, 접착 부재(560)는 열 방출 부재(550)의 하면 및 반도체 칩들(200a, 200b)의 상면, 몰딩 층(300)의 상면 사이에 개재될 수 있다.
예시적인 실시예에서, 접착 부재(560)는 열 전도성 계면 물질(TIM: Thermal Interface Material)일 수 있다. 보다 구체적으로, 열 전도성 계면 물질은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화 물질 패드(phase change material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다.
또한, 접착 부재(560)는 비전도성 필름(non-conductive film, NCF)일 수도 있다. 예를 들어, 제1 접착 층(110)은 절연성 폴리머로 구성된 필름일 수 있다. 다만 이에 한정되지 않고, 제1 접착 층(110)은 자체적으로 접착 특성이 있는 필름일 수 있다. 예를 들어, 제1 접착 층(110)은 양면 접착 필름일 수 있다.
도 9 내지 도 23는 본 개시의 예시적인 실시예에 따른 반도체 패키지(10)의 제조 방법을 순서에 따라 보여주는 단면도들이다. 이하에서는 도 9 내지 도 23을 참조하여, 도 1의 반도체 패키지(10)의 제조 방법을 보다 구체적으로 설명하기로 한다.
도 9를 참조하면, 본 개시의 반도체 패키지(10)의 제조 방법은 이형 필름(release film, 311)이 부착된 캐리어 기판(310) 상에 제1 재배선 절연 층(111)을 형성하는 단계를 포함할 수 있다.
캐리어 기판(310)은 베이킹 공정과 식각 공정 등에 대하여 안정성을 갖는 임의의 물질로 이루어질 수 있다. 추후 캐리어 기판(310)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는, 캐리어 기판(310)은 투광성 기판일 수 있다. 선택적으로, 추후 캐리어 기판(310)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 캐리어 기판(310)은 내열성 기판일 수 있다.
예시적인 실시예에서, 캐리어 기판(310)은 유리 기판일 수 있다. 또는, 다른 예시적인 실시예에서, 캐리어 기판(310)은 폴리이미드(polyimide, PI), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 폴리에테르술폰(polyethersulfone, PES), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만 여기에 한정되는 것은 아니다.
이형 필름(311)은 예를 들면, 추후 레이저의 조사에 반응하여 기화됨으로써 캐리어 기판(310)이 분리 가능하도록 할 수 있는 레이저 반응층일 수 있다. 이형 필름(311)은 탄소계 물질층을 포함할 수 있다. 예를 들면, 이형 필름(311)은 비결정질 탄소막(amorphous carbon layer, ACL)을 포함할 수 있다.
도 10을 참조하면, 본 개시의 반도체 패키지(10)의 제조 방법은 제1 재배선 절연 층(111) 상에 제1 예비 도전성 배리어 층(170a) 및 하부 범프 패드(150)를 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제1 예비 도전성 배리어 층(170a)은 예를 들면, 물리 기상 증착을 통해 형성될 수 있다. 제1 예비 도전성 배리어 층(170a)은 제1 재배선 절연 층(111)의 상면 상에서 컨포멀(conformal)하게 연장될 수 있다. 상기 제1 예비 도전성 배리어 층(170a)은 후술할 제2 도전성 배리어 층(도 11, 170)을 형성할 수 있다.
전술한 제1 예비 도전성 배리어 층(170a)을 형성한 이후, 상기 제1 예비 도전성 배리어 층(170a) 상에 마스크 오프닝(MO)을 포함하는 마스크 패턴(MP)을 형성하는 단계가 수행될 수 있다. 마스크 패턴(MP)의 마스크 오프닝(MO)은 제1 예비 도전성 배리어 층(170a)의 일 부분을 노출시키며, 후속 공정에서 형성되는 하부 범프 패드(150)가 형성되는 영역을 한정할 수 있다.
전술한 마스크 패턴(MP)이 형성된 이후, 마스크 패턴(MP)의 마스크 오프닝(MO)을 통해 노출된 제1 예비 도전성 배리어 층(170a)의 일 부분 상에 하부 범프 패드(150)를 형성하는 단계가 수행될 수 있다. 하부 범프 패드(150)는 제1 예비 도전성 배리어 층(170a)을 씨드(seed)로 이용한 도금 공정을 통해 형성될 수 있다.
도 11을 참조하면, 본 개시의 반도체 패키지(10)의 제조 방법은 마스크 패턴(MP)을 제거하는 단계, 및 마스크 패턴(MP)이 제거됨에 따라 외부에 노출된 제1 예비 도전성 배리어 층(170a)의 일 부분을 제거하는 단계를 포함할 수 있다.
예시적인 실시예에서, 마스크 패턴(MP)이 제거됨에 따라 외부에 노출된 제1 예비 도전성 배리어 층(170a)의 일 부분이 제거될 수 있다. 하부 범프 패드(150) 아래의 제1 예비 도전성 배리어 층(170a)은 잔류하여 제2 도전성 배리어 층(170)을 형성할 수 있다.
도 12를 참조하면, 본 개시의 반도체 패키지(10)의 제조 방법은 제2 예비 도전성 배리어 층(160a)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제2 예비 도전성 배리어 층(160a)은 예를 들면, 물리 기상 증착을 통해 형성될 수 있다. 제2 예비 도전성 배리어 층(160a)은 제1 재배선 절연 층(111)의 상면의 일 부분, 제2 도전성 배리어 층(170)의 측면, 하부 범프 패드(150)의 측면 및 상면 상에서 컨포멀하게 연장될 수 있다. 제2 예비 도전성 배리어 층(160a)은 제1 도전성 배리어 층(160)을 형성할 수 있다.
예시적인 실시예에서, 제2 예비 도전성 배리어 층(160a)은 제1 재배선 절연 층(111)의 상면의 일 부분, 제2 도전성 배리어 층(170)의 측면, 하부 범프 패드(150)의 측면 및 상면 상에서 약 0.05 마이크로미터 내지 약 0.10 마이크로미터의 두께로 연장될 수 있다.
도 13을 참조하면, 본 개시의 반도체 패키지(10)의 제조 방법은 제2 예비 도전성 배리어 층(160a)의 일부를 제거하는 단계를 포함할 수 있다. 보다 구체적으로, 본 개시의 반도체 패키지(10)의 제조 방법은 제1 재배선 절연 층(111)의 상면 및 하부 범프 패드(150)의 상면 상의 제2 예비 도전성 배리어 층(160a)을 제거하는 단계일 수 있다.
예시적 실시예에서, 제2 예비 도전성 배리어 층(160a)의 일부는 습식 식각 공정으로 제거될 수 있다. 보다 구체적으로, 제1 재배선 절연 층(111)의 상면 및 하부 범프 패드(150)의 상면 상의 제2 예비 도전성 배리어 층(160a)은 식각 용액의 화학적 반응에 의해 제거될 수 있다. 이에 따라, 제1 재배선 절연 층(111)의 상면 및 하부 범프 패드(150)의 상면은 노출될 수 있다.
다만 전술한 바에 한정되지 않고, 제1 재배선 절연 층(111)의 상면 및 하부 범프 패드(150)의 상면 상의 제2 예비 도전성 배리어 층(160a)은 건식 식각 공정을 통해 제거될 수도 있다. 예를 들어, 제1 재배선 절연 층(111)의 상면 및 하부 범프 패드(150)의 상면 상의 제2 예비 도전성 배리어 층(160a)은 플라즈마 상태의 식각 가스의 화학적 및/또는 물리적 반응에 의해 제거될 수 있다.
예시적인 실시예에서, 하부 범프 패드(150)의 측면 상의 제2 예비 도전성 배리어 층(160a)은 식각되지 않을 수 있다. 하부 범프 패드(150)의 측면 상의 제2 예비 도전성 배리어 층(160a)은 전술한 제1 도전성 배리어 층(160)일 수 있다. 다만 이에 한정되지 않고, 하부 범프 패드(150)의 측면 상의 제2 예비 도전성 배리어 층(160a)의 일부는 식각 공정에 의해 제거될 수도 있다. 예를 들어, 하부 범프 패드(150)의 측면 상의 제2 예비 도전성 배리어 층(160a)의 일부는 식각 공정에 의해 제거되어, 약 0.02 마이크로미터 내지 약 0.07 마이크로미터의 두께로 형성될 수 있다.
예시적인 실시예에서, 제1 도전성 배리어 층(160)은 하부 범프 패드(150)의 측면을 따라 연장된 링 형상으로 형성될 수 있다. 보다 구체적으로, 제1 도전성 배리어 층(160)은 하부 범프 패드(150) 및 제2 도전성 배리어 층(170)을 포위하도록, 상기 하부 범프 패드(150)의 측면 및 상기 제2 도전성 배리어 층(170)의 측면과 맞닿을 수 있다.
도 14를 참조할 때, 본 개시의 반도체 패키지(10)의 제조 방법은 하부 범프 패드(150)의 일부를 노출시키는 제1 비아 오프닝(VO1)을 포함하는 제2 절연 층(113)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제2 재배선 절연 층(113)을 형성하기 위해, 하부 범프 패드(150) 및 제1 재배선 절연 층(111)을 덮는 절연성 물질 막을 형성하고, 노광 공정 및 현상 공정을 수행하여 상기 절연성 물질 막의 일부를 제거하여 제1 비아 오프닝(VO1)을 형성할 수 있다. 제1 비아 오프닝(VO1)에 의해, 하부 범프 패드(150)의 제2 면(도 2, 159)의 일 부분이 노출될 수 있다.
예시적인 실시예에서, 제1 비아 오프닝(VO1)을 형성하기 위해, 플라즈마를 이용한 RIE(reactive ion etching) 공정, 레이저 드릴링 등이 수행될 수 있다. 제1 비아 오프닝(VO1)은 상방으로 갈수록 (또는, 하부 범프 패드(150)의 제2 면(159)으로부터 멀어질수록) 점차 수평 방향의 단면적이 넓어지는 형상일 수 있다.
도 15를 참조하면, 본 개시의 반도체 패키지(10)의 제조 방법은 도 14의 결과물 상에, 제1 재배선 패턴 씨드 층(125), 제1 도전성 라인 패턴(121), 및 제1 도전성 비아 패턴(123)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제1 재배선 패턴 씨드 층(125)은 제2 재배선 절연 층(113)의 상면, 제1 도전성 비아 패턴(123)과 제1 비아 오프닝(VO1)에 의해 제공된 제2 재배선 절연 층(113)의 내측벽, 및 상기 제1 비아 오프닝(VO1)을 통해 노출된 하부 범프 패드(150)의 제2 면(도 2, 159)의 일 부분을 덮도록 형성될 수 있다.
예시적인 실시예에서, 제1 도전성 라인 패턴(121)은 제2 재배선 절연 층(113)의 상면을 따라 연장될 수 있고, 제1 도전성 비아 패턴(123)은 제1 비아 오프닝(VO1)을 채울 수 있다. 제1 재배선 패턴 씨드 층(125), 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(123)은 제1 재배선 패턴(120)을 구성할 수 있다.
도 16을 참조하면, 본 개시의 반도체 패키지(10)의 제조 방법은 도 15의 결과물 상에, 도 14 및 도 15에서 설명된 것과 실질적으로 동일 또는 유사한 과정을 통해, 제2 비아 오프닝(VO2)을 포함하는 제3 재배선 절연 층(115), 제2 재배선 패턴(130), 제3 비아 오프닝(VO3)을 포함하는 제4 재배선 절연 층(117), 및 제3 재배선 패턴(140)을 차례로 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제2 재배선 패턴 씨드 층(135)은 제3 재배선 절연 층(115)의 상면, 제2 도전성 비아 패턴(133)과 제2 비아 오프닝(VO2)에 의해 제공된 제3 재배선 절연 층(115)의 내측벽, 및 상기 제2 비아 오프닝(VO2)을 통해 노출된 제1 도전성 라인 패턴(121)의 일부를 덮도록 형성될 수 있다. 제2 도전성 라인 패턴(131)은 제3 재배선 절연 층(115)의 상면을 따라 연장될 수 있고, 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2)을 채울 수 있다. 제2 재배선 패턴 씨드 층(135), 제2 도전성 라인 패턴(131), 및 제2 도전성 비아 패턴(133)은 제2 재배선 패턴(130)을 구성할 수 있다.
또한, 제3 재배선 패턴 씨드 층(145)은 제4 재배선 절연 층(117)의 상면, 제3 도전성 비아 패턴(143)과 제3 비아 오프닝(VO3)에 의해 제공된 제4 재배선 절연 층(117)의 내측벽, 및 상기 제3 비아 오프닝(VO3)을 통해 노출된 제2 도전성 라인 패턴(131)의 일부를 덮도록 형성될 수 있다.
예시적인 실시예에서, 제3 도전성 라인 패턴(141)은 제4 절연 층(117)의 상면을 따라 연장될 수 있고, 제3 도전성 비아 패턴(143)은 제3 비아 오프닝(VO3)을 채울 수 있다. 제3 재배선 패턴 씨드 층(145), 제3 도전성 라인 패턴(141), 및 제3 도전성 비아 패턴(143)은 제3 재배선 패턴(140)을 구성할 수 있다.
도 17을 참조할 때, 본 개시의 반도체 패키지(10)의 제조 방법은 도 16의 결과물 상에 반도체 칩(200)을 부착하는 단계를 포함할 수 있다. 반도체 칩(200)의 칩 패드(220)는 칩 연결 단자(230)를 통하여 제3 도전성 라인 패턴(141)과 연결될 수 있다. 반도체 칩(200)의 칩 패드(220)는 칩 연결 단자(230)를 통하여 제3 재배선 패턴(140)의 제3 도전성 라인 패턴(141)과 전기적으로 연결될 수 있다.
반도체 칩(200)을 재배선 구조물(100) 상에 부착한 이후, 반도체 칩(200)과 재배선 절연 층(110)의 상면(118) 사이의 공간을 채우는 언더필 물질층(240)을 형성하는 단계가 수행될 수 있다. 언더필 물질층(240)은 칩 연결 단자(230)를 감쌀 수 있다. 예를 들어, 언더필 물질층(240)은 모세관 언더필 방법에 형성될 수 있다. 예시적인 실시예에서, 언더필 물질층(240)은 반도체 칩(200)의 칩 패드(220) 상에 비전도성 필름을 부착한 후, 반도체 칩(200)을 재배선 절연 층(110)의 상면(118) 상에 부착하여 형성될 수도 있다.
도 18을 참조할 때, 본 개시의 반도체 패키지(10)의 제조 방법은 반도체 칩(200)을 몰딩하는 몰딩 층(300)을 형성하는 단계를 포함할 수 있다. 몰딩 층(300)은 반도체 칩(200)의 측면을 덮되, 반도체 칩(200)의 상면을 노출시킬 수 있다. 또한, 몰딩 층(300)은 재배선 절연 층(110)의 상면(118)의 일부를 덮을 수 있다.
다만 이에 한정되지 않고, 예시적인 실시예에서, 몰딩 층(300)은 반도체 칩(200)의 상면을 더 덮도록 형성될 수도 있다. 이 경우, 반도체 칩(200)은 외부에 노출되지 않을 수 있다.
도 19를 참조할 때, 본 개시의 반도체 패키지(10)의 제조 방법은 캐리어 기판(310)을 제거하는 단계를 포함할 수 있다. 예시적인 실시예에서, 도 18의 결과물로부터 이형 필름(311)이 부착된 캐리어 기판(310)이 분리될 수 있다. 예를 들어, 캐리어 기판(310)을 분리하기 위해, 이형 필름(311)에 레이저를 조사하거나 또는 열을 가할 수 있다. 캐리어 기판(310)이 분리된 결과, 제1 절연 층(111)이 노출될 수 있다.
도 20을 참조할 때, 본 개시의 반도체 패키지(10)의 제조 방법은 도 19의 결과물을 뒤집은 후, 제1 절연 층(111)의 일부를 제거하여 제2 도전성 배리어 층(170)을 노출시키는 패드 오프닝(111O)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 패드 오프닝(111O)을 형성하기 위해, 플라즈마를 이용한 RIE 공정, 레이저 드릴링 등이 수행될 수 있다.
예시적인 실시예에서, 패드 오프닝(111O)은 상방으로 갈수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다. 즉, 패드 오프닝(111O)에 의해 제공된 제1 재배선 절연 층(111)의 내측벽은 경사 측벽부를 가질 수 있다. 예를 들어, 상기 경사 측벽부와 제1 재배선 절연 층(111)의 하면이 이루는 각은 약 65도 보다 크고 약 90도 보다 작을 수 있다.
도 21을 참조하면, 본 개시의 반도체 패키지(10)의 제조 방법은 패드 오프닝(111O)을 통해 노출된 제2 도전성 배리어 층(170)의 일 부분을 제거하는 단계를 포함할 수 있다. 제2 도전성 배리어 층(170)의 상기 일 부분이 제거됨에 따라, 하부 범프 패드(150)의 제1 면(158)의 접착 부분(158a)이 패드 오프닝(111O)을 통해 노출될 수 있다.
예시적인 실시예에서, 제2 도전성 배리어 층(170)의 상기 일 부분을 제거하기 위해, 습식 식각 공정이 수행할 수 있다. 제1 재배선 절연 층(111)에 의해 덮인 제2 도전성 배리어 층(170)의 다른 부분은 잔류할 수 있다.
예시적인 실시예에서, 전술한 바와 같이, 제1 내지 제4 재배선 절연 층(111, 113, 115, 117), 제1 내지 제3 재배선 패턴(120, 130, 140), 하부 범프 패드(150), 제1 도전성 배리어 층(160) 및 제2 도전성 배리어 층(170)은 재배선 구조물(100)을 형성할 수 있다.
도 22를 참조하면, 본 개시의 반도체 패키지(10)의 제조 방법은 하부 범프 패드(150) 상에 외부 연결 범프(400)를 부착시키는 단계를 포함할 수 있다. 외부 연결 범프(400)는 제1 재배선 절연 층(111)에 형성된 제1 패드 오프닝(111O)을 채우고, 상기 제1 패드 오프닝(111O)을 통해 노출된 하부 범프 패드(150)의 제1 면(158)에 접하도록 형성될 수 있다. 외부 연결 범프(400)는, 예를 들어 솔더 볼 또는 범프일 수 있다.
예시적인 실시예에서, 솔더 볼 어태치 공정을 통해 상기 패드 오프닝(111O)에 의해 노출된 하부 범프 패드(150)의 제1 면(158) 상에 솔더 볼을 위치시키는 단계가 수행될 수 있다. 이후, 리플로우 공정을 통해 상기 솔더 볼을 용융시켜 하부 범프 패드(150)에 접합된 외부 연결 범프(400)를 형성하는 단계가 수행될 수 있다.
도 23을 참조하면, 본 개시의 반도체 패키지(10)의 제조 방법은 스크라이브 레인(SL)을 따라 도 22의 결과물을 절단하는 단계를 포함할 수 있다. 상기 절단 공정을 통해, 도 1에 도시된 것과 같이 개별화된 반도체 패키지(10)가 완성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예가 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예를 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 반도체 칩;
    제1 오프닝을 가지는 재배선 절연 층;
    상기 제1 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프;
    제1 면 및 상기 제1 면에 반대되는 제2 면을 가지는 하부 범프 패드로서, 상기 제1 면은 상기 외부 연결 범프의 제1 부분과 접하는 접촉 부분; 및 상기 접촉 부분을 포위하는 커버 부분;을 포함하는 상기 하부 범프 패드;
    상기 하부 범프 패드의 측면을 둘러싸고, 상기 하부 범프 패드 및 상기 재배선 절연 층 사이에 개재된 제1 도전성 배리어 층; 및
    상기 하부 범프 패드와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴;
    을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 하부 범프 패드의 수직 방향의 길이 및 상기 제1 도전성 배리어 층의 수직 방향의 길이는 동일한 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 하부 범프 패드의 수직 방향의 길이 및 상기 제1 도전성 배리어 층의 수직 방향의 길이는 5 마이크로미터 내지 10 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 하부 범프 패드의 상기 커버 부분 상의 제2 도전성 배리어 층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제2 도전성 배리어 층은,
    상기 외부 연결 범프의 측벽을 포위하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 재배선 절연 층은 제2 오프닝을 더 포함하고,
    상기 재배선 패턴은,
    상기 제2 오프닝을 채우고, 상기 하부 범프 패드의 상기 제2 면에 접하는 도전성 비아 패턴;
    을 더 포함하고,
    상기 제1 오프닝은 상기 하부 범프 패드의 상기 제1 면으로부터 멀어질수록 단면적이 넓어지는 형상이고,
    상기 제2 오프닝은 상기 하부 범프 패드의 상기 제2 면으로부터 멀어질수록 단면적이 넓어지는 형상인 것을 특징으로 하는 반도체 패키지.
  7. 반도체 칩;
    오프닝을 포함하는 재배선 절연 층;
    상기 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프;
    제1 면 및 상기 제1 면에 반대되는 제2 면을 포함하는 하부 범프 패드로서, 상기 제1 면은 상기 외부 연결 범프의 상기 제1 부분과 접하는 접촉 부분; 및 상기 접촉 부분을 포위하고, 상기 재배선 절연 층에 덮인 커버 부분;을 포함하는 상기 하부 범프 패드;
    상기 하부 범프 패드의 측면을 둘러싸고, 상기 하부 범프 패드의 측면 및 상기 재배선 절연 층 사이에 개재된 제1 도전성 배리어 층; 및
    상기 하부 범프 패드의 상기 커버 부분 상에 있고, 상기 외부 연결 범프의 측벽을 포위하는 제2 도전성 배리어 층;
    을 포함하고,
    상기 하부 범프 패드의 상기 접촉 부분과 맞닿는 상기 외부 연결 범프의 표면은, 상기 하부 범프 패드의 상기 커버 부분과 맞닿는 상기 제2 도전성 배리어 층의 표면과 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 도전성 배리어 층은,
    상기 제2 도전성 배리어 층의 측면을 더 둘러싸고,
    상기 제1 도전성 배리어 층의 수평 방향의 길이는,
    0.02 마이크로미터 내지 0.07 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  9. 반도체 칩;
    오프닝을 가지는 재배선 절연 층;
    상기 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프;
    상기 외부 연결 범프의 제1 부분과 맞닿는 제1 도전 층, 상기 제1 도전 층 상의 확산 배리어 층, 및 상기 확산 배리어 층 상에 있고, 상기 제1 도전 층과 수직 방향으로 이격된 제2 도전 층을 포함하는 하부 범프 패드; 및
    상기 하부 범프 패드의 측면을 둘러싸고, 상기 하부 범프 패드 및 상기 재배선 절연 층 사이에 개재된 제1 도전성 배리어 층;
    을 포함하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 하부 범프 패드의 상기 제1 도전 층은,
    상기 외부 연결 범프의 상기 제1 부분과 접하는 접촉 부분; 및 상기 접촉 부분을 포위하는 커버 부분;을 포함하고,
    상기 반도체 패키지는,
    상기 제1 도전 층의 상기 커버 부분 상에 있고, 상기 외부 연결 범프의 측벽을 포위하는 제2 도전성 배리어 층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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