JP2023520267A - 表示基板および表示装置 - Google Patents

Abstract

表示基板（０１）および表示装置（０３）である。当該表示基板（０１）は、表示領域（１０）、少なくとも１つの第１信号線（２０）および少なくとも１つの接続配線（６０）を含む。表示領域（１０）は、第１表示領域（１１）および第２表示領域（１２）を含み、第２表示領域（１２）の少なくとも一部が第１表示領域（１１）を取り囲み、第１表示領域（１１）が少なくとも１つの第１発光素子（４１１）を含み、第２表示領域（１２）が少なくとも１つの第１画素回路（４１２）を含み、少なくとも１つの第１信号線（２０）が第１本体部（２１）および第１巻線部（２２）を含み、第１本体部（２１）が第１方向（Ｄ１）に沿って延在し、第１巻線部（２２）の少なくとも一部が第１方向（Ｄ１）と交差する方向に沿って延在し、少なくとも１つの第１信号線（２０）が、第１駆動信号を少なくとも１つの第１画素回路（４１２）に送信するように、少なくとも１つの第１画素回路（４１２）と電気的に接続され、少なくとも１つの第１画素回路（４１２）がそれぞれ、対応の接続配線（６０）を介して少なくとも１つの第１発光素子（４１１）と電気的に接続され、少なくとも１つの第１画素回路（４１２）がそれぞれ、少なくとも１つの第１発光素子（４１１）を駆動するように構成されている。当該表示基板（０１）および表示装置（０３）は、第１表示領域（１１）の透過率を高めることができる。

Description

（関連出願の相互参照）
本願は、２０２０年１月２３に出願されたＰＣＴ特許出願ＰＣＴ／ＣＮ２０２０／０７３９９３、ＰＣＴ／ＣＮ２０２０／０７３９９５、ＰＣＴ／ＣＮ２０２０／０７３９９６およびＰＣＴ／ＣＮ２０２０／０７４００１に基づいて優先権を主張し、すべての目的のために、上記のＰＣＴ特許出願に開示された内容の全体が本願の一部として援用される。

本開示の実施例は、表示基板および表示装置に関する。

有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＯＬＥＤ）ディスプレイデバイスは、広い視野角、高コントラスト、高速応答速度、広い色域、高いスクリーン対ボディ比、自発光、軽量、薄型などの特性を備えている。さらに、無機発光ディスプレイデバイスと比較して、有機発光ダイオードディスプレイデバイスは、より高い発光輝度およびより低い駆動電圧などの利点を有する。上記の特性と利点により、有機発光ダイオード（ＯＬＥＤ）ディスプレイデバイスは徐々に注目を集めており、携帯電話、ディスプレイ、ノートブックコンピュータ、スマートウォッチ、デジタルカメラ、計装、フレキシブルウェアラブルデバイスなどの表示機能を備えたデバイスに適用できる。ディスプレイ技術のさらなる発展に伴い、スクリーン対ボディ比の高いディスプレイデバイスはもはや人々のニーズを満たすことができず、フルスクリーンのディスプレイデバイスは将来のディスプレイ技術の開発動向となっている。

本開示の少なくとも１つの実施例は、表示領域、少なくとも１つの第１信号線および少なくとも１つの接続配線を含む表示基板を提供する。前記表示領域は、第１表示領域、および少なくとも一部が前記第１表示領域を取り囲む第２表示領域を含み、前記第１表示領域が少なくとも１つの第１発光素子を含み、前記第２表示領域が少なくとも１つの第１画素回路を含み、前記少なくとも１つの第１信号線が第１本体部および第１巻線部を含み、前記第１本体部が第１方向に沿って延在し、前記第１巻線部が前記第１本体部の前記第１方向に沿う仮想延長線からずれて配線され、前記少なくとも１つの第１信号線が、第１駆動信号を前記少なくとも１つの第１画素回路に送信するように、前記少なくとも１つの第１画素回路と電気的に接続され、前記少なくとも１つの第１画素回路がそれぞれ対応の接続配線を介して、前記少なくとも１つの第１発光素子と電気的に接続され、前記少なくとも１つの第１画素回路が、それぞれ前記少なくとも１つの第１発光素子を駆動するように構成されている。

例えば、前記表示基板の少なくとも１つの例において、前記表示領域は、第３表示領域をさらに含み、前記第３表示領域が前記第２表示領域の少なくとも一部を取り囲み、前記少なくとも１つの第１発光素子が複数の第１発光素子を含み、前記第２表示領域が複数の第２発光素子を含み、前記第３表示領域が複数の第３発光素子を含み、前記少なくとも１つの第１信号線が、前記第１方向に沿って並列に配置された第１発光素子および第３発光素子を駆動するように構成されている。

例えば、前記表示基板の少なくとも１つの例において、前記表示基板は、少なくとも１つの第２信号線をさらに含む。前記少なくとも１つの第２信号線は第２本体部を含み、前記第２本体部が前記第１方向と交差する第２方向に沿って延在し、前記第１本体部の前記第１方向に沿って延在する仮想延長線と、前記第２本体部の前記第２方向に沿って延在する仮想延長線とは前記第１表示領域内に交差し、前記少なくとも１つの第２信号線の第２本体部が、前記第１駆動信号と異なる第２駆動信号を、前記少なくとも１つの第１画素回路に送信するように、前記少なくとも１つの第１画素回路と電気的に接続される。

例えば、前記表示基板の少なくとも１つの例において、前記少なくとも１つの接続配線は、前記第２方向に沿って、前記第１表示領域から前記第２表示領域まで延在する。

例えば、前記表示基板の少なくとも１つの例において、前記第１本体部は、前記第１表示領域によって離間された第１サブ部分および第２サブ部分を含み、前記第１サブ部分と前記第２サブ部分が前記第１巻線部を介して電気的に接続され、前記第１巻線部の少なくとも一部は、前記第１サブ部分と前記第２サブ部分との間に位置し前記第１方向に沿って延在する仮想接続線と交差する。

例えば、前記表示基板の少なくとも１つの例において、前記第１巻線部が円弧線であり、前記円弧線の第１端が前記第１サブ部分の前記第２サブ部分に近い端部と接続され、前記円弧線の第２端が前記第２サブ部分の前記第１サブ部分に近い端部と接続され、または、前記第１巻線部が順次接続される第１線分、第２線分および第３線分を含み、前記第１線分の前記第２線分と接続しない端部が、前記第１サブ部分の前記第２サブ部分に近い端部と接続され、前記第３線分の前記第２線分と接続しない端部が前記第２サブ部分の前記第１サブ部分に近い端部と接続され、前記第２線分が前記第１方向に沿って延在し、前記第１線分および前記第３線分が前記第１方向と交差する第２方向に沿って延在する。

例えば、前記表示基板の少なくとも１つの例において、前記第２表示領域は、内縁と外縁とを有し、前記第２表示領域の内縁が前記第１巻線部を取り囲む。

例えば、前記表示基板の少なくとも１つの例において、前記少なくとも１つの第１信号線は、第２巻線部をさらに含む。前記第２巻線部の第１端が前記第２サブ部分と電気的に接続され、前記第２巻線部の第２端が対応の第１画素回路と電気的に接続され、前記第２巻線部が順次接続される第１線部および第２線部を含み、前記第１線部の前記第２線部と接続しない一端が前記第２巻線部の第１端になり、前記第２線部の前記第１線部と接続しない一端が前記第２巻線部の第２端になり、前記第１線部が前記第１方向と交差する第２方向に沿って延在し、前記第２線部が前記第１方向に沿って延在し、かつ前記第２方向に前記第２サブ部分と並列に配置され、作動中に、前記第２線部の電流が前記本体部と逆向きに流れる。

例えば、前記表示基板の少なくとも１つの例において、前記表示基板は、前記表示領域を取り囲む周辺領域をさらに含む。前記第１線部は全体として前記周辺領域に位置し、かつ、前記第１方向に前記第２表示領域と並列に配置されている。

例えば、前記表示基板の少なくとも１つの例において、前記第１線部は全体として前記第２表示領域内に位置し、かつ、前記第１線部の少なくとも一部が、前記第１方向に前記第１表示領域と並列に配置されている。

例えば、前記表示基板の少なくとも１つの例において、前記表示基板は、前記表示領域を取り囲む周辺領域をさらに含む。前記第１線部は、順次接続される第１部分、第２部分および第３部分を含み、前記第１線部の第１部分が前記第２サブ部分と電気的に接続され、前記第１線部の第３部分が前記第２線部と電気的に接続され、前記第１線部の第１部分が前記周辺領域に位置し、かつ前記第１方向に前記第２表示領域と並列に配置され、前記第１線部の第２部分が、前記第１方向に沿って前記周辺領域から前記第２表示領域まで延在し、前記第１線部の第３部分が前記第２表示領域に位置し、かつ前記第１線部の第３部分の前記第２方向に沿って延在する仮想延長線が、前記第１方向に前記第１表示領域と並列に配置されている。

例えば、前記表示基板の少なくとも１つの例において、前記少なくとも１つの第１信号線は、第３巻線部をさらに含む。前記第３巻線部の第１端が前記第１サブ部分と電気的に接続され、前記第３巻線部の第２端が対応の第１画素回路と電気的に接続され、前記第２巻線部と接続される第１画素回路は、前記第３巻線部と接続される第１画素回路と異なる。

例えば、前記表示基板の少なくとも１つの例において、前記第３巻線部は、順次接続される第３線部および第４線部を含み、前記第３線部の前記第４線部と接続しない一端が前記第３巻線部の第１端になり、前記第４線部の前記第３線部と接続しない一端が前記第３巻線部の第２端になり、前記第３線部が前記第２方向に沿って延在し、前記第１方向に前記第１線部と並列に配置され、前記第４線部が前記第１方向に沿って延在し、かつ、前記第２方向に前記第１サブ部分と並列に配置され、作動中に、前記第４線部の電流が前記本体部の電流と同じ向きに流れる。

例えば、前記表示基板の少なくとも１つの例において、前記第１本体部、前記第１巻線部および前記第２線部は、前記表示基板の第１電極層に位置し、前記第１線部が前記表示基板の第２電極層に位置し、前記第１電極層と前記第２電極層とは、前記表示基板の表示面の法線方向に重なっており、前記第１線部がそれぞれ前記第１電極層と前記第２電極層との間にある絶縁層の第１ビアホールおよび第２ビアホールを介して、前記第２サブ部分および前記第２線部と電気的に接続されている。

例えば、前記表示基板の少なくとも１つの例において、前記少なくとも１つの第１画素回路のそれぞれが薄膜トランジスタを含み、前記薄膜トランジスタがゲートおよびソースドレインを含み、前記ソースドレインが前記第１電極層に位置し、前記ゲートが前記第２電極層に位置する。

例えば、前記表示基板の少なくとも１つの例において、前記第１巻線部が前記第１表示領域を取り囲み、かつその全体が第２表示領域に位置し、前記第１巻線部が順次接続される第５線部、第６線部および第７線部を含み、前記第５線部が前記第１サブ部分と電気的に接続され、前記第７線部が前記第２サブ部分と電気的に接続され、前記第６線部が前記第１方向に沿って延在し、前記第５線部および第７線部が前記第１方向と交差する第２方向に沿って延在し、前記第６線部は、前記第１サブ部分と前記第２サブ部分との間に位置し前記第１方向に沿って延在する仮想接続線と、前記第１方向に並列に配置され、前記第６線部が、前記第６線部と電気的に接続される第１画素回路と少なくとも部分的に重なり、作動中に、前記第６線部の電流が前記本体部の電流と同じ向きに流れる。

例えば、前記表示基板の少なくとも１つの例において、前記第１巻線部は、前記第１表示領域を取り囲み、かつその全体が第２表示領域に位置し、前記第１巻線部が順次接続された第８線部および第９線部を含み、前記第８線部が前記第１本体部と電気的に接続され、かつ前記第２方向に沿って延在し、前記第９線部が前記第１方向に沿って延在し、かつ前記第１方向に前記第１本体部の仮想延長線と並列に配置され、作動中に、前記第９線部の電流が前記本体部の電流と同じ向きに流れ、前記第９線部が、前記第１表示領域では、前記第１方向に沿って並列に配置された前記第１数量の第１発光素子を駆動するように構成された第１画素回路と、電気的に接続されている。

例えば、前記表示基板の少なくとも１つの例において、前記第２信号線は第４巻線部をさらに含み、前記第４巻線部が、前記第２本体部の前記第２方向に沿う仮想延長線からずれて配線され、前記第２本体部は、前記第１表示領域によって離間された第３サブ部分および第４サブ部分を含み、前記第３サブ部分と前記第４サブ部分とが前記第４巻線部を介して電気的に接続され、前記第４巻線部が前記第３サブ部分と前記第４サブ部分との間に位置し、かつ前記第２方向に沿って延在する仮想接続線からずれて配線されている。

例えば、前記表示基板の少なくとも１つの例において、前記少なくとも１つの第１画素回路のそれぞれは薄膜トランジスタを含み、前記薄膜トランジスタがゲートおよびソースドレインを含み、前記ソースドレイン、前記第１巻線部および前記第２信号線はいずれも前記第１電極層に位置し、前記第１本体部および前記ゲートが第２電極層に位置する。

例えば、前記表示基板の少なくとも１つの例において、前記少なくとも１つの接続配線の前記第１表示領域にある部分は、透明な配線である。

本開示の少なくとも１つの実施例は、本開示の少なくとも１つの実施例によって提供された任意の１つの表示基板を備える、表示装置をさらに提供する。

例えば、前記表示基板の少なくとも１つの例において、前記表示装置は、センサをさらに含む。前記センサは、前記表示基板の非表示側に設けられ、前記表示基板の表示面の法線方向に前記第１表示領域と重なり、かつ前記第１表示領域を通過する光信号を、受信して処理するように構成されている。

本開示の実施例の技術的解決手段をより明確に説明するために、実施例の添付の図面を以下に簡単に紹介する。明らかに、以下に説明される図面は、本開示のいくつかの実施例にのみ関連し、本開示を限定するのではない。

表示基板の概略断面図である。 図１Ａに示される表示基板の概略平面図である。 図１Ｂに示される表示基板の部分領域の概略図である。 図１Ｂに示される表示基板の第１表示領域の一部および第２表示領域の一部の概略図である。 本開示の少なくとも１つの実施例によって提供される表示基板の概略平面図である。 図２Ａに示される表示基板の第１表示領域および第２表示領域の概略平面図である。 図２Ｂに示される表示基板の第１表示領域および第２表示領域の一例である。 図２Ｃの部分領域の拡大図である。 図２Ｄに示される第１表示領域の部分領域の拡大図である。 図２Ａに示される表示基板の第３表示領域の部分領域の拡大図である。 本開示の少なくとも１つの実施例によって提供される表示装置の概略断面図である。 図２Ａに示される表示基板の第１の例である。 図４に示される表示基板の第１表示領域、第２表示領域、および周辺領域の一部を示すための第１概略図である。 図４に示される表示基板の第１表示領域、第２表示領域、および周辺領域の一部を示すための第２概略図である。 図４に示される表示基板の第１表示領域、第２表示領域、および周辺領域の一部を示すための第３概略図である。 本開示の少なくとも１つの実施例によって提供される、第１発光素子と、第１発光素子を駆動する第１画素回路との積層構造の概略図を示す。 本開示の少なくとも１つの実施例によって提供される第２画素ユニットの積層構造の概略図を示す。 本開示の少なくとも１つの実施例によって提供される第３画素ユニットの積層構造の概略図を示す。 本開示の少なくとも１つの実施例によって提供される、第２画素ユニットと、第２巻線部の第１線部と、第１本体部の第２サブ部分との積層構造の概略図である。 本開示の少なくとも１つの実施例によって提供される第２画素ユニットの別の積層構造の概略図を示す。 図５Ａに示される線ＨＨ’に沿って取られた概略断面図である。 図２Ａに示される表示基板の第２の例である。 図６に示される表示基板の第１表示領域、第２表示領域、および周辺領域の一部を示すための第１の概略図である。 図６に示される表示基板の第１表示領域、第２表示領域、および周辺領域の一部を示すための第２の概略図である。 図２Ａに示される表示基板の第３の例である。 図８に示される表示基板の第１表示領域、第２表示領域、および周辺領域の一部を示すための第１の概略図である。 図８に示される表示基板の第１表示領域、第２表示領域、および周辺領域の一部を示すための第２の概略図である。 図２Ａに示される表示基板の第４の例である。 図２Ａに示される表示基板の第５の例である。 図１１に示される表示基板の第１表示領域、第２表示領域、および周辺領域の一部を示すための第１の概略図である。 図１１に示される表示基板の第１表示領域、第２表示領域、および周辺領域の一部を示すための第２の概略図である。 図１２Ｂの部分領域に対応の概略平面図である。 図２Ａに示される表示基板０１の第６の例の概略平面図である。 図２Ａに示される表示基板の第６の例の別の概略平面図である。 図２Ａに示される表示基板の第６の例のさらに別の概略平面図である。 図１３Ｃに示される部分領域ＲＥＧ＿Ｂに対応の概略平面図である。 図２Ａに示す表示基板の第７の例の概略平面図である。 図２Ａに示される表示基板の第８の例の概略平面図である。 図２Ａに示される表示基板の第８の例の別の概略平面図である。 本開示の少なくとも１つの実施例によって提供される画素回路、および当該画素電極によって駆動される発光素子である。 図１７に示される７Ｔ１Ｃ画素回路の概略構造図である。 本開示の一実施例によるサブ画素の構造を示す概略図である。 本開示のいくつかの実施例による、サブ画素内の特定の層のレイアウトをそれぞれ示す概略図である。 本開示のいくつかの実施例による、サブ画素内の特定の層のレイアウトをそれぞれ示す概略図である。 本開示のいくつかの実施例による、サブ画素内の特定の層のレイアウトをそれぞれ示す概略図である。 本開示のいくつかの実施例による、サブ画素内の特定の層のレイアウトをそれぞれ示す概略図である。 本開示の一実施例による、サブ画素における図２０から２３に示される層が積層されたレイアウトを示す概略図である。 本開示の一実施例による、サブ画素における図２０から図２３に示される層が積層されたレイアウトを示す概略図である。

本発明の実施例の目的、技術的解決手段、および利点をより明確にするために、以下、本発明の実施例の技術的解決手段を、本発明の実施例の添付の図面を参照して明確かつ完全に説明する。明らかに、記載された実施例は、すべての実施例ではなく、本発明の実施例の一部である。記載された本発明の実施例に基づいて、創造的な作業なしに当業者によって得られた他のすべての実施例は、本発明の保護範囲に含まれるものとする。

別段の定義がない限り、本開示で使用される技術的または科学的用語は、本発明が属する分野の当業者によって理解される通常の意味を有するものとする。本開示で使用される「第１」、「第２」および類似な単語は、あらゆる順序、量、または重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。同様に、「１つ」、「一」、「当該」などの類似な単語は、数量制限を意味するのではなく、少なくとも１つあることを意味する。「含む」または「含有」などの類似な単語は、当該単語の前に現れる素子またはものが、当該単語の後にリストされる素子またはものおよびそれらの同等物をカバーするが、他の素子またはものを除外しないことを意味する。「接続」または「連結」などの類似な単語は、物理的または機械的接続に限定されず、直接または間接を問わず、電気的接続を含むことができる。「上」、「下」、「左」、「右」などは、相対位置関係を示すためにのみ使用され、記載された対象の絶対位置が変化すると、当該相対位置関係もそれに応じて変化する場合がある。

本開示の発明者は、アンダースクリーンセンサ（例えば、カメラ）を備えた現在の表示基板について、表示基板の、アンダースクリーンセンサ（例えば、カメラ）に対応の表示領域の透過率を高めるために、アンダースクリーンセンサ（カメラ）に対応の表示領域の発光素子の単位面積当たりの分布密度（ＰＰＩ）は、表示基板の他の表示領域の発光素子の単位面積当たりの分布密度よりも小さいことを発見した。以下、図１Ａおよび図１Ｂを参照して例示的な説明をする。

図１Ａは、表示基板５００の概略断面図であり、図１Ｂは、図１Ａに示される表示基板５００の概略平面図であり、図１Ａに示される表示基板５００が、図１Ｂに示される表示基板１０の線ＢＢ’に対応する。図１Ｃは、図１Ｂに示される表示基板５００の部分領域５１３の概略図である。

図１Ａに示すように、当該表示基板５００は、表示層５１０および検知層５２０を含み、検知層５２０が表示基板５００の非表示側（即ち、ユーザーから離れた側）に設けられる。図１Ａ～図１Ｃに示すように、表示層５１０は、第１表示領域５１１および第２表示領域５１２を含み、第１表示領域５１１は、アレイに配列された複数の第１画素ユニット５３１を含み、複数の第１画素ユニット５３１のそれぞれが第１発光素子および第１画素回路を含み、第２表示領域５１２がアレイに配列された複数の第２画素ユニット５３２を含み、複数の第２画素ユニット５３２のそれぞれが第２発光素子および第２画素回路を含む。例えば、複数の第１発光素子および複数の第２発光素子は、同じ構造および性能特性を有し、複数の第１画素回路および複数の第２第１画素回路は、同じ構造および性能特性を有する。

図１Ａに示すように、検知層５２０はセンサ５２１を含み、センサ５２１が、表示基板５００の表示面の法線方向に第１表示領域５１１と重なり、かつ、第１表示領域５１１を通過する光信号を、受信して処理するように構成されている。

図１Ｃに示すように、第１表示領域５１１内の素子による、第１表示領域５１１に入射し、センサ５２１に向けて伝送される光信号の遮蔽を低減するために、第１表示領域５１１における複数の第１画素ユニット５３１の単位面積あたりの分布密度が、第２表示領域５１２における複数の第２画素ユニット５３２の単位面積あたりの分布密度より小さく、第１表示領域５１１における複数の第１発光素子の単位面積あたりの分布密度が、第２表示領域５１２における複数の第２発光素子の単位面積あたりの分布密度よりも小さい。

本開示の発明者は、第１発光素子の単位面積当たりの分布密度（ＰＰＩ）を減少させて、隣接する第１発光素子間の距離を増加させることにより、表示基板のアンダースクリーンセンサ（カメラ）に対応の表示領域の透過率をある程度で改善できるが、透過率の改善効果はまだ限られており、アンダースクリーンカメラで高品質の写真を取得するというユーザーの要求を完全に満たすことは困難であることをさらに発見した。

図１Ａ～図１Ｃに示すように、表示基板のデータケーブル５４１およびゲート線５４２は、第１表示領域５１１を通過する。図１Ｄは、図１Ｂに示される表示基板５００の第１表示領域の一部および第２表示領域の一部の概略図である。図１Ｄに示すように、データケーブル５４１は第１表示領域５１１を通過する。

本開示の発明者はまた、第１表示領域５１１を通過するデータケーブル５４１およびゲート線５４２が、第１表示領域５１１に入射し、センサ５２１に向かって投下する光を遮断するだけでなく、回折を引き起こす可能性もあり、それにより、センサから出力される画像にゴースト現象があり、そのため、センサが出力する画像の画質をさらに低下させたことを発見した。

本開示の少なくとも１つの実施例は、表示基板および表示装置を提供した。当該表示基板は、表示領域、少なくとも１つの第１信号線および少なくとも１つの接続配線を含む。表示領域は、第１表示領域、および少なくとも一部が第１表示領域を取り囲む第２表示領域を含み、第１表示領域が少なくとも１つの第１発光素子を含み、第２表示領域が少なくとも１つの第１画素回路を含み、少なくとも１つの第１信号線が第１本体部および第１巻線部を含み、第１本体部が第１方向に沿って延在し、第１巻線部の少なくとも一部が第１方向と交差する方向に沿って延在し、少なくとも１つの第１信号線が、第１駆動信号を少なくとも１つの第１画素回路に送信するように、少なくとも１つの第１画素回路と電気的に接続され、少なくとも１つの第１画素回路が、それぞれ対応の接続配線を介して、少なくとも１つの第１発光素子と電気的に接続され、少なくとも１つの第１画素回路がそれぞれ少なくとも１つの第１発光素子を駆動するように構成されている。

本開示の少なくとも１つの実施例は、本開示の少なくとも１つの実施例によって提供されたいずれか１つの表示基板を備える、表示装置をさらに提供した。当該表示基板および表示装置は、第１表示領域の透過率を高めることができる。

以下は、いくつかの例または実施例を通じて、本開示の少なくとも１つの実施例によって提供される表示基板および表示装置について、非限定的な説明を行う。以下に説明するように、互いに矛盾することなく、これらの具体的な例または実施例の異なる特徴を互いに組み合わせて、新しい例または実施例を得ることができ、これらの新しい例または実施例もまた、本開示の保護範囲に含まれる。

図２Ａは、本開示の少なくとも１つの実施例によって提供された表示基板０１の概略平面図である。図２Ａに示すように、当該表示基板０１は、表示領域１０および周辺領域１４を含み、表示領域１０が第１表示領域１１、第２表示領域１２および第３表示領域１３を含み、周辺領域１４が第３表示領域１３の少なくとも一部（例えば、全部）を取り囲む。例えば、図２Ａに示すように、第１表示領域１１、第２表示領域１２および第３表示領域１３は、互いに重なり合わない。例えば、図２Ａに示すように、第３表示領域１３は、第２表示領域１２の少なくとも一部（例えば、一部）を取り囲む。例えば、図２Ａに示すように、第３表示領域１３が第２表示領域１２の一部を取り囲む。なお、いくつかの例において、表示基板０１は、周辺領域１４を含まない場合もある。

図２Ｂは、図２Ａに示される表示基板０１の第１表示領域１１および第２表示領域１２の概略平面図である。例えば、図２Ａおよび図２Ｂに示すように、第２表示領域１２は、第１表示領域１１の少なくとも一部（例えば、全部）を取り囲む。

例えば、図２Ａおよび図２Ｂに示すように、第１表示領域１１の形状は円形であってもよく、第２表示領域１２の形状は長方形であってもよいが、本開示の実施例はこれに限定されない。また、例えば、第１表示領域１１および第２表示領域１２の形状は、両方とも長方形または他の適切な形状であってもよい。

図２Ｃは、図２Ｂに示される表示基板０１の第１表示領域１１および第２表示領域１２の一例である。図２Ｄは、図２Ｃの部分領域ＲＥＧ１の拡大図である。図２Ｅは、図２Ｄに示される第１表示領域１１の部分領域ＲＥＧ３の拡大図である。

例えば、図２Ｃ～図２Ｅに示すように、第１表示領域１１は、複数の第１発光素子４１１を含む。なお、明確にするために、関連する図面は、第１発光素子４１１のアノード構造４１１１を使用して、第１発光素子４１１を概略的に示している。例えば、図２Ｃ～図２Ｅに示すように、第１表示領域１１は、アレイに配列される複数の第１画素ユニット４１を含み、複数の第１画素ユニット４１のそれぞれは、第２数量の色の光を出射するように構成される第１数量の第１発光素子４１１を含む。例えば、図２Ｃ～図２Ｅに示すように、第１数量の第１発光素子４１１内の異なる第１発光素子４１１のアノード構造４１１１は、異なる形状を有する。それに対応して、第１数量の第１発光素子４１１内の異なる第１発光素子４１１は、異なる形状を有する。

例えば、図２Ｃ～図２Ｅに示すように、第１数量は４であってもよく、第２数量は３であってもよく、即ち、複数の第１画素ユニット４１のそれぞれは、４つの第１発光素子４１１を含み、かつ上記４つの第１発光素子４１１は、３色（例えば、赤、緑、青）の光を発するように構成されている。例えば、複数の第１画素ユニット４１のそれぞれは、４つの第１発光素子４１１（例えば、ＧＧＲＢ、即ち、２つの緑色の発光素子、１つの赤色の発光素子および１つの青色の発光素子）を含み、上記４つの発光素子（例えば、ＧＧＲＢ）はそれぞれ、緑、緑、赤、青の光を発するように構成されている。また、例えば、複数の第１画素ユニット４１のそれぞれは、４つの第１発光素子４１１を含む場合、４つの第１発光素子４１１の配列方式がＧＧＲＢに限定されず、４つの第１発光素子４１１の配列方式もＲＧＢＧまたは他の適切な配列方式であってもよい。なお、いくつかの例において、第１数量と第２数量の両方が３であってもよく、この場合、複数の第１画素ユニット４１のそれぞれは、３つの第１発光素子４１１（例えば、ＲＧＢ）を含む。

例えば、図２Ｃおよび図２Ｄに示すように、第２表示領域１２は、複数の第１画素回路４１２を含む。例えば、複数の第１画素回路４１２は、複数の第１発光素子４１１を１対１の対応で駆動するように構成される。例えば、図２Ｃおよび図２Ｄに示される白い長方形フレームは、第１画素駆動ユニットを表し、各第１画素駆動ユニットは第１数量の画素回路を含む。例えば、図２Ｃおよび図２Ｄに示される第２表示領域１２において、第１画素駆動ユニットの数量と第１画素ユニット４１の数量との比が３であり、それに応じて、３つの第１画素駆動ユニットごとに、１つの第１画素駆動ユニットの画素回路のみが、第１発光素子４１１を駆動するために使用される。したがって、第１発光素子４１１を駆動するための第１画素駆動ユニットに含まれる画素回路は、第１画素回路４１２と呼ばれ、第１発光素子４１１を駆動しない第１画素駆動ユニットに含まれる画素回路は、ダミー（ｄｕｍｍｙ）画素回路と呼ばれる。例えば、第１画素回路４１２およびダミー（ｄｕｍｍｙ）画素回路は、同じ回路構造を有する。例えば、第１発光素子４１１を駆動するための第１画素駆動ユニットに含まれる第１数量の第１画素回路４１２のそれぞれは、複数の第１画素ユニット４１のうちの対応の１つの第１画素ユニット４１の第１数量の第１発光素子４１１を、１対１の対応で駆動するように構成されている。例えば、図２Ｃ～図２Ｅに示すように、複数の第１発光素子４１１はアレイに配置され、複数の第１画素回路４１２はアレイに配置されている。明確にするために、第１発光素子４１１および第１画素回路４１２の具体的な構造は、図５Ｄに示される例で説明され、ここでは省略する。

例えば、図２Ｃおよび図２Ｄに示すように、第２表示領域１２は、複数の第２画素ユニット４２をさらに含み、複数の第２画素ユニット４２のそれぞれは、第２発光素子４２１（例えば、第１数量の第２発光素子４２１）、および第２発光素子４２１を駆動するための第２画素回路４２２（例えば、第１数量の第２画素回路４２２）を含む。例えば、図２Ｃおよび図２Ｄに示すように、複数の第２画素ユニット４２のそれぞれは、表示基板０１の表示面の法線方向（例えば、表示基板０１に垂直な方向）に少なくとも部分的に重なっている、第２発光素子４２１および第２画素回路４２２（即ち、第２発光素子４２１と少なくとも部分的に重なる長方形フレーム）を含む。例えば、図２Ｃおよび図２Ｄに示すように、複数の第２画素ユニット４２はアレイに配置されている。明確にするために、第２画素ユニット４２の具体的な構造は、図５Ｅに示される例で説明され、ここでは省略する。なお、図２Ｄに示される長方形フレームは、第２画素回路４２２を説明するためにのみ使用され、第２画素回路４２２の具体的な形状および第２画素回路４２２の具体的な境界を示さない。

例えば、第２画素ユニット４２に含まれる第１数量の第２発光素子４２１および第１画素ユニット４１に含まれる第１数量の第１発光素子４１１は、同じ配列方式および構造を有する。例えば、第２画素ユニット４２に含まれる第１数量の第２画素回路４２２および第１発光素子４１１を駆動するための第１画素駆動ユニットに含まれる第１数量の第１画素回路４１２は、同じ配列方式および構造を有する。

図２Ｆは、図２Ａに示される表示基板０１の第３表示領域１３の部分領域ＲＥＧ２の拡大図である。例えば、図２Ｆに示すように、第３表示領域１３は複数の第３画素ユニット４３を含み、複数の第３画素ユニット４３のそれぞれは、第３発光素子４３１（例えば、第１数量の第３発光素子４３１）および第３発光素子４３１を駆動するための第３画素回路４３２（例えば、第１数量の第３画素回路４３２）を含む。例えば、図２Ｆに示すように、複数の第３画素ユニット４３のそれぞれは、表示基板０１の表示面の法線方向に少なくとも部分的に重なる第３発光素子４３１および第３画素回路４３２を含む。明確にするために、第３画素ユニット４３の具体的な構造は、図５Ｆに示される例で説明され、ここでは省略する。なお、図２Ｆに示される長方形フレームは、第３画素回路４３２を示すためにのみ使用され、第３画素回路４３２の具体的な形状および第３画素回路４３２の具体的な境界を示さない。

例えば、第３画素ユニット４３に含まれる第１数量の第３発光素子４３１は、第１画素ユニット４１に含まれる第１数量の第１発光素子４１１と、同じ配列方式および構造を有する。例えば、第３画素ユニット４３に含まれる第１数量の第３画素回路４３２は、第１発光素子４１１を駆動するための第１画素駆動ユニットに含まれる第１数量の第１画素回路４１２と、同じ配列方式および構造を有する。

例えば、図２Ｄおよび図２Ｆに示すように、第１表示領域１１における複数の第１発光素子４１１の単位面積あたりの分布密度は、第２表示領域１２における複数の第３発光素子４３１の単位面積あたりの分布密度よりも小さく、第２表示領域１２における複数の第２発光素子４２１の単位面積あたりの分布密度は、第２表示領域１２における複数の第３発光素子４３１の単位面積あたりの分布密度よりも小さい。例えば、第１表示領域１１および第２表示領域１２は、表示基板０１の低解像度領域と呼ばれてもよい。例えば、図２Ｄに示すように、第１表示領域１１における複数の第１発光素子４１１の単位面積あたりの分布密度は、第２表示領域１２における複数の第２発光素子４２１の単位面積あたりの分布密度に等しい。

図３は、本開示の少なくとも１つの実施例によって提供される表示装置０３の概略断面図である。図３に示すように、当該表示装置０３は、図２Ａに示される表示基板０１を含む。図３に示される表示装置０３の概略断面図は、図２Ａに示される線ＡＡ’に対応する。図３に示すように、当該表示装置０３は、センサ０２をさらに含む。

例えば、当該表示基板０１は、互いに反対側の表示側および非表示側を含み、表示基板０１が表示基板０１の表示側で表示操作を行うように構成され、即ち、表示基板０１の表示側が表示基板０１の発光側であり、ユーザーに面している。表示側および非表示側は、表示基板０１の表示面の法線方向に対向配置されている。

図３に示すように、センサ０２と第１表示領域１１とは、表示基板０１の表示面の法線方向（例えば、表示基板０１に垂直な方向）に重なり、第１表示領域１１を通過する光信号を、受信して処理するように構成され、当該光信号が可視光、赤外光などであってもよい。例えば、第１表示領域１１には画素回路が配置されていなく、この場合、第１表示領域１１の透過率を高めることができる。

例えば、複数の第１発光素子４１１を１対１の対応で駆動するように構成された複数の第１画素回路４１２を、第２表示領域１２に配置させ、かつ、センサ０２と第１表示領域１１を、表示基板０１の表示面の法線方向に重なって配置することにより、第１表示領域１１内の素子による、第１表示領域１１に入射してセンサ０２に向かって伝送される光信号の遮蔽を低減させ、それにより、センサ０２によって出力された画像の信号対雑音比を改善することができる。例えば、第１表示領域１１は、表示基板０１の低解像度領域の高光透過領域と呼ばれてもよい。

例えば、センサ０２は、センサ０２の集光面に面する外部環境の画像を収集するための画像センサであってもよく、例えば、ＣＭＯＳ画像センサまたはＣＣＤ画像センサであってもよく、当該センサ０２は、また赤外線センサ、距離センサなどであってもよい。例えば、当該表示装置０３が携帯電話、ノートブックなどの移動端末である場合、当該センサ０２を、携帯電話やノートブックなどの移動端末のカメラとして実装することができ、また、必要に応じて、レンズ、ミラー、または光導波路などの、光路を変調するための光デバイスを含むことができる。例えば、当該センサ０２は、アレイに配置された感光性画素を含むことができる。例えば、各感光性画素は、感光性検出器（例えば、フォトダイオード、フォトトランジスタ）およびスイッチングトランジスタ（例えば、スイッチングトランジスタ）を含むことができる。例えば、フォトダイオードは、照射してきた光信号を電気信号に変換することができ、スイッチングトランジスタをフォトダイオードと電気的に接続して、フォトダイオードが光信号を収集する状態にあるかどうか、および光を収集する時間を制御することができる。

いくつかの例において、第１表示領域１１において、第１発光素子４１１のアノードのみが不透明であり、即ち、第１発光素子４１１を駆動するために使用される配線は、第１表示領域１１をバイパスするか、または透明な配線として設定される。この場合、第１表示領域１１の透過率をさらに高めることができるだけでなく、第１表示領域１１における各素子による回折を低減することができる。以下、図４に示される例を参照して、例示的な説明をする。

図４は、図２Ａに示される表示基板０１の第１の例である。図５Ａは、図４に示される表示基板０１の第１表示領域１１、第２表示領域１２、および周辺領域１４の一部を示す第１の概略図である。

図４および図５Ａに示すように、当該表示基板０１は、少なくとも１つの第１信号線２０、少なくとも１つの第２信号線３０および少なくとも１つの接続配線６０を含む。なお、明確にするために、図４では、第１表示領域１１および第２表示領域１２のサイズを拡大し、第３表示領域１３のサイズを第１方向Ｄ１に縮小する。説明を容易にするために、図４では、データ駆動回路も示している。

１つの例において、少なくとも１つの第１信号線は複数の第１信号線を含み、少なくとも１つの第１画素回路は複数の第１画素回路を含み、別の例において、少なくとも１つの第１信号線は１つの第１信号線を含み、少なくとも１つの第１画素回路は複数の第１画素回路を含み、更なる別の例において、少なくとも１つの第１信号線は複数の第１信号線を含み、少なくとも１つの第１画素回路は１つの第１画素回路を含む。

例えば、図４および図５Ａに示すように、第１表示領域１１は少なくとも１つの第１発光素子４１１を含み、第２表示領域１２は少なくとも１つの第１画素回路４１２を含み、少なくとも１つの接続配線６０が、少なくとも１つの第１画素回路４１２と、少なくとも１つの第１発光素子４１１と１対１の対応で電気的に接続され、少なくとも１つの第１画素回路４１２は、少なくとも１つの第１発光素子４１１を１対１の対応で駆動するように構成されている。

例えば、図４および図５Ａに示すように、少なくとも１つの接続配線６０は、第２方向Ｄ２に沿って第１表示領域１１から第２表示領域１２まで延在する。なお、図５Ａに示すように、各第１画素ユニット４１に含まれる第１数量の第１発光素子４１１と、第１発光素子４１１を駆動するための各第１画素駆動ユニットに含まれる第１数量の第１画素回路４１２との間に接続される線分は、第１数量（例えば、４つ）の接続配線６０を表す。

例えば、図４および図５Ａに示すように、少なくとも１つの第１画素回路４１２は、少なくとも１つの第１画素回路４１２によって１対１の対応で駆動される少なくとも１つの第１発光素子４１１と、それぞれ第１方向Ｄ１と交差（例えば、直交）する第２方向Ｄ２に並列に配置される。

例えば、少なくとも１つの接続配線６０の第１表示領域１１にある部分は、透明な配線であり、この場合、第１表示領域１１の透過率およびセンサ０２によって出力された画像の信号対雑音比をさらに改善することができるだけでなく、不透明な配線によって引き起こされる回折を回避することができ、それによってセンサが出力する画像の画質をさらに改善することができる。例えば、少なくとも１つの接続配線６０を完全に透明な導電性材料で作る。例えば、透明な導電性材料は、インジウムスズ酸化物（ＩＴＯ）およびインジウム亜鉛酸化物（ＩＺＯ）などの透明金属酸化物から選ばれることができる。

いくつかの例において、接続配線６０の抵抗を低減し、接続配線６０の信号伝送速度を上げるために、接続配線は、互いに電気的に接続された第１表示領域にある第１部分と、第２表示領域にある第２部分とを含むことができる。第１部分は、透明な導電性材料で作られた第１光透過性配線層を含み、第２部分は、金属材料で作られた金属配線層を含み、ここでは省略する。

例えば、図４および図５Ａに示すように、少なくとも１つの接続配線６０は複数の接続配線６０を含み、少なくとも１つの第１発光素子４１１が複数の第１発光素子４１１を含み、複数の接続配線６０の少なくとも１つは、その長さが隣接する２つの第１画素ユニット４１同士間の距離の２倍よりも大きい。

例えば、複数の接続配線６０の抵抗が互いに等しいので、駆動電流の均一性を改善することができる（例えば、データ信号が互いに等しい場合）。例えば、図４および図５Ａに示すように、複数の接続配線６０の長さが互いに等しいので、複数の接続配線６０が同じ材料で作られた場合、複数の接続配線６０の抵抗が互いに等しい。

例えば、図４および図５Ａに示すように、少なくとも１つの第１信号線２０は、第１本体部２１および第１巻線部２２を含み、第１本体部２１が第１方向Ｄ１に沿って延在し、第１巻線部２２が、第１本体部２１の第１方向Ｄ１に沿う仮想延長線２１３からずれて配線される。例えば、第１巻線部２２の少なくとも一部は、前記第１方向Ｄ１と交差する方向に沿って延在する。例えば、第１巻線部２２の少なくとも一部は、前記第１方向Ｄ１と直交する方向に沿って延在する。

例えば、図４に示すように、少なくとも１つの第２信号線３０は第２本体部３２を含み、第２本体部３２が第２方向Ｄ２に沿って延在し、第１本体部２１の第１方向Ｄ１に沿う仮想延長線と第２本体部３２の第２方向Ｄ２に沿う仮想延長線は、第１表示領域１１内に交差する。いくつかの例において、第２信号線３０も巻線部（例えば、第１表示領域１１を取り囲む巻線部）を含み、それにより、第１表示領域を通過することなく、第２信号線が、第２方向Ｄ２において、第１表示領域１１の両側にあり、かつ同じ行に位置する画素回路を、依然として同時に駆動することができ、ここでは省略する。

なお、第１信号線および第２信号線が対応の画素回路を駆動することを示すために、第１信号線および第２信号線は、対応して駆動する画素回路の位置で交差するが、本開示の実施例は、これに限定されない。例えば、第１信号線および第２信号線は、第１信号線および第２信号線によって駆動される画素回路に密接に隣接することができるが、画素回路の位置で交差しない場合があり、対応の配線を使用して、画素回路を対応の第１信号線および第２信号線と電気的に接続することができる。

例えば、図４に示すように、少なくとも１つの第１信号線２０は、第１駆動信号を少なくとも１つの第１画素回路４１２に送信するように、少なくとも１つの第１画素回路４１２と電気的に接続され、少なくとも１つの第２信号線３０の第２本体部３２は、第１駆動信号と異なる第２駆動信号を、少なくとも１つの第１画素回路４１２に送信するように、少なくとも１つの第１画素回路４１２と電気的に接続される。

例えば、図４に示すように、少なくとも１つの第１信号線２０は、データ駆動回路５０から第１駆動信号を受信するように、データ駆動回路５０と電気的に接続され、即ち、第１信号線２０がデータケーブルであり、第１駆動信号がデータ信号である。

例えば、図４に示すように、第１方向Ｄ１および第２方向Ｄ２はそれぞれ、表示基板０１の列方向および行方向であり、第１信号線２０および第２信号線３０はそれぞれ、表示基板０１のデータケーブルおよびゲート線であり、第１駆動信号および第２駆動信号はそれぞれ、データ信号およびゲート走査信号である。

例えば、図４および図５Ａに示すように、少なくとも１つの第１信号線２０は、第１方向Ｄ１に沿って並列に配置された第１発光素子４１１および第３発光素子４３１を駆動するように配置され、即ち、同じ第１信号線２０で駆動される第１発光素子４１１および第３発光素子４３１は、表示基板０１の同じ列に設けられる。例えば、少なくとも１つの第１信号線２０は、第１方向Ｄ１に沿って並列に配置された第１発光素子４１１、第２発光素子４２１および第３発光素子４３１を駆動するように配置され、即ち、同じ第１信号線２０で駆動される第１発光素子４１１、第２発光素子４２１および第３発光素子４３１は、表示基板０１の表示領域の同じ列に位置する。

なお、表示基板は、第３信号線（例えば、データケーブル）および第４信号線（例えば、ゲート線）をさらに含み、第３信号線が第１方向Ｄ１に沿って延在し、第４信号線が第２方向Ｄ２に沿って延在し、第３信号線および第４信号線は両方とも直線セグメントであり、第１表示領域１１と重ならない（即ち、第１表示領域１１を通過しない）。

例えば、図４および図５Ａに示すように、第１本体部２１は、第１表示領域１１によって離間される第１サブ部分２１１および第２サブ部分２１２（即ち、第１サブ部分２１１および第２サブ部分２１２がそれぞれ、第１表示領域１１の第１方向Ｄ１の両側に位置する）を含み、第１サブ部分２１１と第２サブ部分２１２が第１巻線部２２を介して電気的に接続され、第１巻線部２２が、第１サブ部分２１１と第２サブ部分２１２との間に位置し、かつ第１方向Ｄ１に沿って延在する仮想接続線（即ち、第１本体部２１の第１方向Ｄ１に沿う仮想延長線２１３）からずれて配線される。例えば、第１サブ部分２１１および第２サブ部分２１２は両方とも、直線セグメントである。

例えば、図４および図５Ａに示すように、第１巻線部２２を、第１本体部２１の第１方向Ｄ１に沿う仮想延長線からずれて配線することにより、第１信号線２０が、当該第１信号線２０によって駆動される第１発光素子４１１およびその周辺領域と重なることを回避可能であり、このようにして、当該第１信号線２０によって駆動される第１発光素子４１１の近くにある表示領域１０の透過率を増加させることができる。

例えば、図４および図５Ａに示すように、第２表示領域１２は、内縁１２１および外縁１２２を有する。例えば、図４および図５Ａに示すように、第２表示領域１２の内縁１２１は、第２表示領域１２の最も内側にある画素回路（例えば、第１画素回路４１２および第２画素回路４２２）の第１表示領域１１に近い境界から構成され、即ち、第２表示領域１２の内縁１２１は、第２表示領域１２に位置し、かつ第１表示領域１１に最も近い画素回路の第１表示領域１１に近い境界から構成される。

例えば、図４および図５Ａに示すように、第２表示領域１２の内縁１２１は、第１巻線部２２を取り囲み、この場合、第１巻線部２２が、第２表示領域１２に位置する画素回路（例えば、第１画素回路４１２および第２画素回路４２２）と短絡されることを回避できる。

第１の例において、第２表示領域１２の内縁１２１が第１巻線部２２を取り囲み、かつ第１巻線部２２が第１表示領域１１を取り囲み、この場合、第１巻線部２２による、第１表示領域１１に入射し、かつセンサ０２に向かって伝送される光信号の遮蔽を回避することができるだけでなく、第１巻線部２２による、第１表示領域１１に位置する第１発光素子４１１から出射される光の遮蔽を回避することができ、それにより、センサ０２によって出力された画像の信号対雑音比を改善し、および第１巻線部分２２による回折を回避することができるだけでなく、第１表示領域１１の表示品質も向上させることができる。

第２の例において、第２表示領域１２の内縁１２１が第１巻線部２２を取り囲み、かつ、第１巻線部２２が第１表示領域１１の有効な境界を取り囲み、この場合、第１巻線部２２による、第１表示領域１１の有効な境界内に入射して、センサ０２に向かって伝送される光信号の遮蔽を回避することができ、それに寄り、センサ０２によって出力された画像の信号対雑音比および第１表示領域１１の表示品質を改善することができる。例えば、第１表示領域１１の有効な境界は、第１表示領域１１の最も外側にある第１発光素子４１１の外部境界から構成され、この場合、第１巻線部２２による、第１表示領域１１にある第１発光素子４１１から出射される光の遮蔽を回避することができ、このようにして、第１表示領域１１の表示品質を改善することができる。また、例えば、第１表示領域１１の有効な境界は、第１表示領域１１に位置し、第２外側にある第１発光素子４１１（即ち、第１表示領域１１の最も外側にある第１発光素子４１１を取り除いた後の、残りの第１発光素子４１１のうち、最も外側にある発光素子）の外側境界から構成され、この場合、第１巻線部２２が、第１表示領域１１の最も外側にある第１発光素子４１１と少なくとも部分的に重なることができ、それにより、第１表示領域１１の有効面積をわずかに減少させながら、第１巻線部２２の配線スペースを増加させることができる。

例えば、図５Ａに示すように、第１表示領域１１の形状は長方形であり、第１巻線部２２は、順次接続される第１線分２２１、第２線分２２２および第３線分２２３を含み、第１線分２２１の第２線分２２２と接続しない端部が、第１サブ部分２１１の第２サブ部分２１２に近い端部と接続され、第３線分２２３の第２線分２２２と接続しない端部が、第２サブ部分２１２の第１サブ部分２１１に近い端部と接続され、第２線分２２２が第１方向Ｄ１に沿って延在し、第１線分２２１および第３線分２２３が、第１方向Ｄ１と交差する第２方向Ｄ２に沿って延在する。例えば、第１線分２２１、第２線分２２２および第３線分２２３は、いずれも直線セグメントである。

例えば、図４および図５Ａに示すように、第２方向Ｄ２において、第２線分２２２は、第２表示領域１２の最も内側（即ち、第１表示領域１１に近い一側）にある画素回路と、第１表示領域１１の最も外側にある画素回路との間に位置することができる。

例えば、図４および図５Ａに示すように、表示基板０１は第２巻線部２３をさらに含むことができる。例えば、第２巻線部２３の少なくとも一部は、第１方向Ｄ１と交差する（例えば、直交する）方向に沿って配線される。例えば、第２巻線部２３の第１端は、第２サブ部分２１２と電気的に接続され、第２巻線部２３の第２端は、対応の第１画素回路４１２と電気的に接続される。例えば、図４および図５Ａに示すように、第２巻線部２３の第２端は、同じ列にある第１画素回路４１２（例えば、第２巻線部２３の第２線部２３２と直接に隣接する同じ列の第１画素回路４１２）と電気的に接続することができる。

例えば、図４および図５Ａに示すように、第２巻線部２３は、順次接続される第１線部２３１および第２線部２３２を含み、第１線部２３１の第２線部２３２と接続しない一端が第２巻線部２３の第１端になり、第２線部２３２の第１線部２３１と接続しない一端が第２巻線部２３の第２端になり、第１線部２３１が第２方向Ｄ２に沿って延在し、第２線部２３２が第１方向Ｄ１に沿って延在し、かつ第２方向Ｄ２において、第２サブ部分２１２と並列に配置される。例えば、第２線部２３２は直線セグメントである。例えば、第１線部２３１は直線セグメントであってもよい。また、例えば、第１線部２３１は曲がった構造を有することができ、全体として第２方向Ｄ２に沿って延在する。

例えば、第１信号線２０が第２巻線部２３を含めることにより、同じ第１信号線２０を使用して、同じ列にある第１発光素子４１１および第３発光素子４３１をそれぞれ駆動するための異なる列の画素回路を接続させ、この場合、データ駆動回路５０によって送信されるデータ信号を、発光素子の位置と直接に対応させることができ、したがって、データ信号を送信するためのアルゴリズムを変更したり、データ駆動回路５０の設定を変更したりする必要がなく、巻線部を備えたデータケーブルに別個のデータ駆動回路を設置する必要がなく、その結果、データ駆動回路５０または関連するコントローラおよびプロセッサの計算量を減らすことができる。例えば、第１信号線２０に第２巻線部２３を含めることにより、第１発光素子を駆動するように構成される第１画素回路に、データ信号を提供する第１信号線を、上記第１発光素子の同じ列にある第１信号線（第１信号線の第３表示領域にある部分が第１発光素子のそれと同じ列にある）から、上記第１画素回路の同じ列にある第１信号線（第１信号線の第３表示領域にある部分が第１画素回路のそれと同じ列にある）に調整する必要がない。

例えば、作動中に、第２線部２３２の電流は、本体部の電流と逆向きに流れる。例えば、第１本体部２１の電流は、表示基板０１の下側（データ駆動回路５０を設けた一側）から表示基板０１の上側に流れ、第２線部２３２の電流は、表示基板０１の上側から表示基板０１の下側に流れる。

図５Ｂは、図４に示される表示基板０１の第１表示領域１１、第２表示領域１２、および周辺領域１４の一部を示す第２の概略図であり、図５Ｃは、図４に示される表示基板０１の第１表示領域１１、第２表示領域１２、および周辺領域１４の一部を示す第３の概略図である。図５Ｂは、図５Ｃの上半部である。

図５Ｃは図５Ａと類似し、図５Ｃと図５Ａとの違いは、図５Ｃがより多くの第１発光素子４１１、接続配線６０、第１画素回路４１２、第１信号線２０、第２発光素子４２１および第２画素回路４２２を示し、図５Ｃがまた、第２画素回路４２２と電気的に接続される第５信号線７１（例えば、データケーブル）を示すことである。

例えば、図５Ｂおよび図５Ｃに示すように、第５信号線７１も巻線部を有する。例えば、第５信号線７１も第１表示領域１１の有効な境界を取り囲む巻線部を有し、かつ第２表示領域１２の内縁が第５信号線７１の巻線部を取り囲む。

例えば、図５Ａ～図５Ｃに示すように、表示基板０１は、複数の第１信号線２０を含み、複数の第１信号線２０に含まれる複数の第１線部２３１は、第１方向Ｄ１において並列に配置される（即ち、第１方向Ｄ１において、少なくとも一部が重なっている）。

例えば、図５Ａ～図５Ｃに示すように、第２方向Ｄ２において、複数の第１信号線２０に含まれる複数の第１線部２３１の長さは互いに等しく、その結果、第１線部２３１の駆動電流の均一性をさらに改善することができる（例えば、データ信号が互いに等しい場合）。

例えば、第１本体部２１、第１巻線部２２および第２線部２３２は、表示基板０１の第１電極層に位置し、第１線部２３１は表示基板０１の第２電極層に位置し、第１電極層と第２電極層は、表示基板０１の表示面の法線方向に重なっており、第１線部２３１がそれぞれ第１電極層と第２電極層との間の絶縁層の第１ビアホールおよび第２ビアホールを介して、第２サブ部分２１２および第２線部２３２と電気的に接続される。

例えば、各第１信号線２０の第２巻線部２３の第１線部２３１を、各第１信号線２０の他の部分（例えば、第２線部２３２および第２サブ部分２１２）、各第１信号線２０の第２巻線部２３の第１線部２３１を他の第１信号線２０と短絡することを回避できる。

例えば、第１電極層および第２電極層はいずれも金属材料からなる。例えば、金属材料は、銀（Ａｇ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、アルミニウム合金またはその他の適切な材料から選ばれることができる。

以下、図５Ｄ～図５Ｇを参照して、第１発光素子４１１、第１画素回路４１２、第２画素ユニット４２および第３画素ユニット４３の具体的な構造、並びに、第１信号線２０の各部分と画素回路の薄膜トランジスタの各部材との間の関係について、例示的な説明を行う。

図５Ｄは、本開示の少なくとも１つの実施例によって提供される第１発光素子４１１と、第１発光素子４１１を駆動する第１画素回路４１２との積層構造の概略図を示す。例えば、第１画素回路４１２は、薄膜トランジスタ４１２Ｔおよび貯蔵コンデンサ４１２Ｃなどの構造を含む。第１発光素子４１１は、第１アノード構造４１１１、第１カソード構造４１１３、および第１アノード構造４１１１と第１カソード構造４１１３との間にある第１発光層４１１２を含み、第１アノード構造４１１１がビアホールを介して、第１画素回路４１２に含まれる薄膜トランジスタ４１２Ｔと電気的に接続される。例えば、第１アノード構造４１１１は、複数のアノードサブ層を含むことができ、例えば、ＩＴＯ／Ａｇ／ＩＴＯの３層構造など（図示せず）を含み、本開示の実施例では、第１アノード構造４１１１の具体的な形式が限定されていない。例えば、第１カソード構造４１１３は、表示基板０１の表面全体に形成された構造であってもよく、第１カソード構造４１１３は、例えば、リチウム（Ｌｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、銀（Ａｇ）などの金属材料を含むことができる。例えば、第１カソード構造４１１３は非常に薄い層として形成することができるので、第１カソード構造４１１３は良好な光透過率を有する。

例えば、薄膜トランジスタ４１２Ｔは、活性層４１２１、ゲート４１２２、ソース電極およびドレイン電極（即ち、ソース４１２３およびドレイン４１２４）などの構造を含み、貯蔵コンデンサ４１２Ｃは、第１極板４１２５および第２極板４１２６を含む。例えば、活性層４１２１がベース基板７４に設けられ、活性層４１２１のベース基板７４から離れた一側に第１ゲート絶縁層７４１が設けられ、ゲート４１２２と第１極板４１２５は同じ層に設けられ、かつ、第１ゲート絶縁層７４１のベース基板７４から離れた一側に位置し、ゲート４１２２および第１極板４１２５のベース基板７４から離れた一側に第２ゲート絶縁層７４２が設けられ、第２極板４１２６が第２ゲート絶縁層７４２のベース基板７４から離れた一側に設けられ、第２極板４１２６のベース基板７４から離れた一側に層間絶縁層７４３が設けられ、ソース電極とドレイン電極が層間絶縁層７４３のベース基板７４から離れた一側に設けられ、第１ゲート絶縁層７４１、第２ゲート絶縁層７４２および層間絶縁層７４３に位置するビアホールを介して活性層４１２１と電気的に接続され、ソース電極とドレイン電極のベース基板７４から離れた一側には、第１画素回路４１２を平坦化するための平坦化層７４４が設けられている。

例えば、平坦化層７４４にはビアホールがあり、第１アノード構造４１１１が平坦化層７４４内のビアホールを介して、薄膜トランジスタ４１２Ｔのソース４１２３またはドレイン４１２４と電気的に接続される。

例えば、第１表示領域１１は、ベース基板７４に位置する透明な支持層７８をさらに含み、第１発光素子１１が透明な支持層７８のベース基板７４から離れた一側に設けられる。したがって、ベース基板７４に対して、第１表示領域１１における第１発光素子４１１は、第２表示領域１２における第２発光素子４２１および第３表示領域１３における第３発光素子４３１とほぼ同じ高さにあり、表示基板の表示効果を向上させることができる。

図５Ｅは、本開示の少なくとも１つの実施例によって提供される第２画素ユニット４２の積層構造の概略図を示す。図５Ｅに示すように、第２画素ユニット４２は、第２発光素子４２１および第２発光素子４２１を駆動する第２画素回路４２２を含む。例えば、第２画素回路４２２は、薄膜トランジスタ４２２Ｔおよび貯蔵コンデンサ４２２Ｃなどの構造を含む。第２発光素子４２１は、第２アノード構造４２１１、第２カソード構造４２１３、および第２アノード構造４２１１と第２カソード構造４２１３との間にある第２発光層４２１２を含み、第２アノード構造４２１１がビアホール７４４Ａを介して、第２画素回路４２２に含まれる薄膜トランジスタ４２２Ｔと電気的に接続される。例えば、第２アノード構造４２１１は、複数のアノードサブ層を含むことができ、例えば、ＩＴＯ／Ａｇ／ＩＴＯ３層構造など（図示せず）を含み、本開示の実施例では、第２アノード構造４２１１の具体的な形式が限定されていない。

例えば、薄膜トランジスタ４２２Ｔは、活性層４２２１、ゲート４２２２、ソース電極およびドレイン電極（即ち、ソース４２２３およびドレイン４２２４）などの構造を含み、貯蔵コンデンサ４２２Ｃは、第１極板４２２５および第２極板４２２６を含む。例えば、活性層４２２１はベース基板７４に設けられ、活性層４２２１のベース基板７４から離れた一側に第１ゲート絶縁層７４１が設けられ、ゲート４２２２および第１極板４２２５が同じ層に設けられ、かつ第１ゲート絶縁層７４１のベース基板７４から離れた一側に設けられ、ゲート４２２２および第１極板４２２５のベース基板７４から離れた一側に第２ゲート絶縁層７４２が設けられ、第２極板４２２６が第２ゲート絶縁層７４２のベース基板７４から離れた一側に設けられ、第２極板４２２６のベース基板７４から離れた一側に層間絶縁層７４３が設けられ、ソース電極とドレイン電極が層間絶縁層７４３のベース基板７４から離れた一側に設けられ、第１ゲート絶縁層７４１、第２ゲート絶縁層７４２および層間絶縁層７４３に位置するビアホールを介して活性層４２２１と電気的に接続され、ソース電極とドレイン電極のベース基板７４から離れた一側には、第２画素回路４２２を平坦化するための平坦化層７４４が設けられている。

例えば、平坦化層７４４にはビアホール７４４Ａがあり、第２アノード構造４２１１は、平坦化層７４４内のビアホール７４４Ａを介して、薄膜トランジスタ４２２Ｔのソース４２２３またはドレイン４２２４と電気的に接続される。

なお、明確にするために、図５Ｅは、第２画素ユニット４２に含まれる１つの第２発光素子４２１および１つの第２画素回路４２２のみを示し、かつ第２画素回路４２２に含まれる１つの薄膜トランジスタ４２２Ｔおよび１つの貯蔵コンデンサ４２２Ｃのみを示したが、本開示の実施例はこれに限定されない。

例えば、図５Ｆは、本開示の少なくとも１つの実施例によって提供される第３画素ユニット４３の積層構造の概略図を示す。図５Ｆに示すように、各第３サブ画素は、第３発光素子４３１および第３発光素子と電気的に接続される第３画素回路４３２を含み、第３画素回路４３２が第３発光素子４３１を駆動するように構成される。第３発光素子４３１は、第３アノード構造４３１１、第３カソード構造４３１３および第３アノード構造４３１１と第３カソード構造４３１３との間にある第３発光層４３１２を含み、第３アノード構造４３１１がビアホールを介して第３画素回路４３２と電気的に接続される。例えば、第３アノード構造４３１１は、複数のアノードサブ層を含むことができ、例えば、ＩＴＯ／Ａｇ／ＩＴＯ３層構造など（図示せず）を含み、本開示の実施例では、第３アノード構造４３１１の具体的な形式が限定されていない。

例えば、第３画素回路４３２は、薄膜トランジスタ４３２Ｔおよび貯蔵コンデンサ４３２Ｃなどの構造を含む。例えば、薄膜トランジスタ４３２Ｔは、活性層４３２１、ゲート４３２２、ソース電極およびドレイン電極（即ち、ソース４３２３およびドレイン４３２４）などの構造を含み、貯蔵コンデンサ４３２Ｃは、第１極板４３２５および第２極板４３２６を含む。例えば、活性層４３２１がベース基板７４に設けられ、活性層４３２１のベース基板７４から離れた一側に第１ゲート絶縁層７４１が設けられ、ゲート４３２２と第１極板４３２５は同じ層にあり、かつ、第１ゲート絶縁層７４１のベース基板７４から離れた一側に設けられ、ゲート４３２２および第１極板４３２５のベース基板７４から離れた一側に第２ゲート絶縁層７４２が設けられ、第２極板４３２６が第２ゲート絶縁層７４２のベース基板７４から離れた一側に設けられ、第２極板４３２６のベース基板７４から離れた一側に層間絶縁層７４３が設けられ、ソース電極とドレイン電極が層間絶縁層７４３のベース基板７４から離れた一側に設けられ、第１ゲート絶縁層７４１、第２ゲート絶縁層７４２および層間絶縁層７４３におけるビアホールを介して活性層４３２１と電気的に接続され、ソース電極とドレイン電極のベース基板７４から離れた一側に第３画素回路４３２を平坦化するための平坦化層７４４が設けられている。

例えば、平坦化層７４４にはビアホール７４４Ｂが設けられ、第３アノード構造４３１１は、絶縁層７４５におけるビアホール７４４Ｂを介して、薄膜トランジスタ４３２Ｔのソース４３２３またはドレイン４３２４と電気的に接続される。

なお、明確にするために、図５Ｆは、第３画素ユニット４３に含まれる１つの第３発光素子４３１および１つの第３画素回路４３２のみを示し、および、第３画素回路４３２に含まれる１つの薄膜トランジスタ４３２Ｔおよび１つの貯蔵コンデンサ４３２Ｃのみを示したが、本開示の実施例はこれに限定されない。

例えば、第１画素回路４１２、第２画素回路４２２、第３画素回路４３２は、同じ層に設けられるため、製造プロセスでは、同じパターニングプロセスで形成することができる。例えば、第１ゲート絶縁層７４１、第２ゲート絶縁層７４２、層間絶縁層７４３および平坦化層７４４は、第１表示領域１１、第２表示領域１２および第３表示領域１３において、同じ層に設けられ、いくつかの実施例では、一体的に接続されている（即ち、一体的に形成されて、互いに接続されている）ので、図面では同じ符号で示されている。

例えば、いくつかの実施例において、表示基板は、画素定義層７４６、封止層７４７などの構造をさらに含み、例えば、画素定義層７４６が第１アノード構造に設けられ、異なる画素またはサブ画素を定義するために複数の開口部を含み、第１発光層が、画素定義層７４６の開口部内に形成される。例えば、封止層７４７は、単層または多層の封止構造を含むことができ、多層の封止構造が例えば、無機封止層と有機封止層との積層構造を含み、それにより、表示基板の封止効果を向上させる。

例えば、第１表示領域１１、第２表示領域１２および第３表示領域１３における画素定義層７４６は、同じ層に設けられ、第１表示領域１１、第２表示領域１２および第３表示領域１３における封止層７４７は同じ層に設けられ、いくつかの実施例において、一体的に接続されているため、添付の図面では同じ符号が使用されている。

例えば、本開示の各実施例において、ベース基板７４は、ガラス基板、石英基板、金属基板、または樹脂基板などであってもよく、剛性基板または可撓性基板であってもよい。本開示の実施例は、これを限定するものではない。

例えば、第１ゲート絶縁層７４１、第２ゲート絶縁層７４２、層間絶縁層７４３および平坦化層７４４、絶縁層７４５、画素定義層７４６、封止層７４７並びに絶縁層７４８は、酸化ケイ素、窒化ケイ素、および酸窒化ケイ素などの無機絶縁材料を含むことができ、またはポリイミド、ポリフタルイミド、ポリフタルアミド、アクリル樹脂、ベンゾシクロブテン、またはフェノール樹脂などの有機絶縁材料を含むことができる。本開示の実施例は、上記の各機能層の材料を特に限定するものではない。

例えば、活性層４１２１／４２２１／４３２１の材料は、ポリシリコンまたは酸化物半導体（例えば、インジウムガリウム亜鉛酸化物）などの半導体材料を含むことができる。例えば、活性層４１２１／４２２１／４３２１の部分は、より高い導電性を備えるように、ドーピングなどの伝導処理によって導体にすることができる。

例えば、上記の各例において、ゲート４１２２／４２２２／４３２２、第１極板４１２５／４２２５／４３２５および第２極板４１２６／４２２６／４３２６の材料は、モリブデン、アルミニウム、およびチタンなどの金属材料または合金材料を含むことができる。

例えば、ソース４１２３／４２２３／４３２３およびドレイン４１２４／４２２４／４３２４の材料は、金属材料または合金材料、例えば、モリブデン、アルミニウムおよびチタンで形成された金属単層または多層構造を含むことができ、例えば、当該多層構造は、多層金属積層であって、例えば、チタン、アルミニウム、チタンの３層の金属積層（Ｔｉ／Ａｌ／Ｔｉ）などである。

例えば、本開示の実施例によって提供される表示基板は、有機発光ダイオード（ＯＬＥＤ）表示基板または量子ドット発光ダイオード（ＱＬＥＤ）表示基板などの表示基板であってもよく、本開示の実施例は、表示基板の具体的な種類を限定するものではない。

例えば、表示基板が有機発光ダイオード表示基板である場合、発光層４１１１／４２１１／４３１１は、小分子有機材料またはポリマー分子有機材料を含んでもよく、蛍光発光材料またはリン光発光材料であってもよく、赤色光、緑色光、青色光を出射してもよく、または白色光などを出射してもよい。さらに、実際の必要に応じて、異なる例では、発光層４１１１／４２１１／４３１１は、電子注入層、電子輸送層、正孔注入層、および正孔輸送層などの機能層をさらに含むことができる。

例えば、表示基板が量子ドット発光ダイオード（ＱＬＥＤ）表示基板である場合、発光層４１１１／４２１１／４３１１は、シリコン量子ドット、ゲルマニウム量子ドット、硫化カドミウム量子ドット、セレン化カドミウム量子ドット、テルル化カドミウム量子ドット、セレン化亜鉛量子ドット、硫化鉛量子ドット、セレン化鉛量子ドット、リン化インジウム量子ドット、およびヒ素インジウム量子ドットなどの量子ドット材料を含むことができ、量子ドットの粒径が２～２０ｎｍである。

図５Ｇは、本開示の少なくとも１つの実施例によって提供される第２画素ユニット４２、第２巻線部２３の第１線部２３１および第１本体部２１の第２サブ部分２１２の積層構造の概略図である。例えば、図５Ｇに示すように、第１本体部２１の第２サブ部分２１２、ソース４２２３およびドレイン４２２４は、表示基板０１の第１電極層２５１に位置し、例えば、第１本体部２１の第１サブ部分２１１、第１巻線部２２および第２巻線部２３の第２線部２３２も第１電極層２５１に設けられる。例えば、図５Ｆに示すように、第２巻線部２３の第１線部２３１、ゲート４２２２および第１極板４２２５は、表示基板０１の第２電極層２５２に設けられる。例えば、図５Ｇに示すように、第１線部２３１は、それぞれ第１電極層２５１と第２電極層２５２との間にある絶縁層の第１ビアホール２５４および第２ビアホール２５５を介して、第２サブ部分２１２と第２線部２３２と電気的に接続され、即ち、第１信号線２０は、ジャンパ配線の設計を採用し、例えば、複数回のジャンパ配線の設計を使用することができる。いくつかの例において、第２巻線部２３の第１線部２３１および第２極板４２２６は、表示基板０１の第２電極層２５２に位置し、ここでは省略する。例えば、第２信号線３０の第２本体部３２も表示基板０１の第２電極層２５２に位置している。

図５Ｈは、本開示の少なくとも１つの実施例によって提供される第２画素ユニット４２の別の積層構造の概略図を示す。図５Ｈに示すように、第２画素ユニット４２は、第２発光素子４２１および第２発光素子４２１を駆動する第２画素回路４２２を含む。例えば、第２画素回路４２２は、薄膜トランジスタ４２２Ｔおよび貯蔵コンデンサ４２２Ｃなどの構造を含む。第２発光素子４２１は、第２アノード構造４２１１、第２カソード構造４２１３および第２アノード構造４２１１と第２カソード構造４２１３との間にある第２発光層４２１２を含み、第２アノード構造４２１１がビアホール７４４Ａを介してトランスファー電極７４９と電気的に接続され、トランスファー電極７４９がビアホール７４４Ｂを介して第２画素回路４２２に含まれる薄膜トランジスタ４２２Ｔと電気的に接続される。例えば、第２アノード構造４２１１は、ＩＴＯ／Ａｇ／ＩＴＯ３層構造など（図示せず）の複数のアノードサブ層を含むことができ、本開示の実施例は、第２アノード構造４２１１の具体的な形式を限定するものではない。例えば、トランスファー電極７４９は、透明な導電性材料で作ることができる。例えば、透明な導電性材料は、インジウムスズ酸化物（ＩＴＯ）、インジウム酸化亜鉛（ＩＺＯ）などの透明な金属酸化物から選ばれることができる。

例えば、薄膜トランジスタ４２２Ｔは、活性層４２２１、ゲート４２２２、ソース電極およびドレイン電極（即ち、ソース４２２３およびドレイン４２２４）などの構造を含み、貯蔵コンデンサ４２２Ｃは、第１極板４２２５および第２極板４２２６を含む。例えば、活性層４２２１がベース基板７４に設けられ、活性層４２２１のベース基板７４から離れた一側に第１ゲート絶縁層７４１が設けられ、ゲート４２２２と第１極板４２２５は同じ層にあり、かつ第１ゲート絶縁層７４１のベース基板７４から離れた一側に設けられ、ゲート４２２２および第１極板４２２５のベース基板７４から離れた一側に第２ゲート絶縁層７４２が設けられ、第２極板４２２６が第２ゲート絶縁層７４２のベース基板７４から離れた一側に設けられ、第２極板４２２６のベース基板７４から離れた一側に層間絶縁層７４３が設けられ、ソース電極とドレイン電極が層間絶縁層７４３のベース基板７４から離れた一側に設けられ、第１ゲート絶縁層７４１、第２ゲート絶縁層７４２および層間絶縁層７４３におけるビアホールを介して、活性層４２２１と電気的に接続され、ソース電極とドレイン電極のベース基板７４から離れた一側にパッシベーション層７４８が設けられ、パッシベーション層７４８のベース基板７４から離れた一側に、第２画素回路４２２を平坦化するための第１平坦化層７４４が設けられ、トランスファー電極７４９が第１平坦化層７４４１のベース基板７４から離れた一側に設けられ、トランスファー電極７４９のベース基板７４から離れた一側に第２平坦化層７４４２が設けられている。

例えば、第１平坦化層７４４１にはビアホール７４４Ｂがあり、トランスファー電極７４９が第１平坦化層７４４１におけるビアホール７４４Ｂを介して、薄膜トランジスタ４２２Ｔのソース４２２３またはドレイン４２２４と電気的に接続される。例えば、平坦化層７４４にはビアホール７４４Ａが設けられ、第２アノード構造４２１１は、第２平坦化層７４４２におけるビアホール７４４Ａを介してトランスファー電極７４９と電気的に接続され、それにより、第２アノード構造４２１１が薄膜トランジスタ４２２Ｔのソース４２２３またはドレイン４２２４と電気的に接続することができる。

例えば、図５Ｈに示すように、表示基板は、画素定義層７４６、封止層７４７などの構造をさらに含み、例えば、画素定義層７４６が第１アノード構造に設けられ、異なる画素またはサブ画素を定義するための複数の開口部を含み、第１発光層は、画素定義層７４６の開口部に形成される。例えば、封止層７４７は、表示基板に垂直な方向に、第２カソード構造４２１３に順次配置された第１封止層７４７１、第２封止層７４７２および第３封止層７４７３を含む。例えば、第１封止層７４７１、第２封止層７４７２および第３封止層７４７３はそれぞれ、無機封止層、有機封止層および無機封止層である。

なお、明確にするために、図５Ｈは、第２画素ユニット４２に含まれる１つの第２発光素子４２１および１つの第２画素回路４２２のみを示し、および第２画素回路４２２に含まれる１つの薄膜トランジスタ４２２Ｔおよび１つの貯蔵コンデンサ４２２Ｃのみを示したが、本開示の実施例は、これに限定されない。

なお、本開示の少なくとも１つの実施例によって提供される第２画素ユニット４２は、図５Ｈに示される構造を使用する場合、本開示の少なくとも１つの実施例によって提供される第３画素ユニット４３、および本開示の少なくとも１つの実施例によって提供される第１発光素子４１１並びに第１発光素子４１１を駆動する第１画素回路４１２も、図５Ｈに示される構造を使用することができ、ここでは省略する。

図５Ｉは、図５Ａに示される線ＨＨ’に沿って取られた概略断面図である。例えば、図５Ｉに示すように、第１本体部２１の第２サブ部分２１２および第２巻線部２３の第２線部２３２は、層間絶縁層７４３のベース基板７４から離れた一側に位置し、即ち、第１本体部２１の第２サブ部分２１２および第２巻線部２３の第２線部２３２は、薄膜トランジスタのソース電極とドレイン電極（例えば、ソース４２２３およびドレイン４２２４）と、同じ電極層（例えば、第１電極層２５１）に設けられる。例えば、第１本体部２１の第１サブ部分２１１および第１巻線部２２も上記の同じ電極層（例えば、第１電極層２５１）に位置する。

例えば、図５Ｉに示すように、第２巻線部２３の第１線部２３１は、第１ゲート絶縁層７４１と第２ゲート絶縁層７４２との間に位置し、即ち、第２巻線部２３の第１線部２３１、ゲート４２２２および第１極板４２２５は、同じ電極層（例えば、表示基板０１にある第２電極層２５２）に位置する。例えば、図５Ｉに示すように、第１線部２３１はそれぞれ、第１電極層２５１と第２電極層２５２との間にある絶縁層の第１ビアホール２５４および第２ビアホール２５５を介して、第２サブ部分２１２および第２線部２３２と電気的に接続され、即ち、第１信号線２０がジャンパ配線の設計を採用し、例えば、複数回のジャンパ配線の設計を使用することができる。例えば、第２信号線３０の第２本体部３２も表示基板０１の第２電極層２５２に位置している。いくつかの例において、第２巻線部２３の第１線部２３１および第２極板４２２６は同じ電極層（例えば、表示基板０１の第２電極層２５２）位置し、ゲート４２２２は上記の同じ電極層（例えば、表示基板０１の第２電極層２５２）に位置していない。

例えば、図４、図５Ａ～図５Ｃおよび図５Ｇに示すように、第１線部２３１は全体として、周辺領域１４に位置し、かつ、第１方向Ｄ１に第２表示領域１２と並列に配置されている。例えば、周辺領域１４には画素回路（第１画素回路４１２～第３画素回路４３２）が設けられていないので、第１線部２３１の配線の難しさを低減することができる。

例えば、図４および図５Ａ～図５Ｃに示すように、第１線部２３１は、第１方向Ｄ１において、第２表示領域１２の第３表示領域１３から離れた一側に全体として位置している。例えば、図４および図５Ａ～図５Ｃに示すように、第１線部２３１は全体として表示基板０１の上縁に位置している。

なお、図４、図５Ａ～図５Ｃおよび図５Ｇに示される第１線部２３１は、全体として周辺領域１４に位置しているが、本開示の実施例は、これに限定されない。実際の適用要件によれば、第１線部２３１はまた、全体として第２表示領域１２に位置してもよく、または第１線部２３１は、同時に周辺領域１４および第２表示領域１２の両方に位置してもよい。以下、図６、図７Ａ～図７Ｂ、図８および図９Ａ～図９Ｂを参照して、例示的な説明をする。

図６は、図２Ａに示される表示基板０１の第２の例である。図７Ａは、図６に示される表示基板０１の第１表示領域１１、第２表示領域１２、および周辺領域１４の一部を示す第１の概略図であり、図７Ｂは、図６に示される表示基板０１の第１表示領域１１、第２表示領域１２、および周辺領域１４の一部を示す第２の概略図である。

例えば、図６および図７Ａ～図７Ｂに示すように、第１線部２３１は全体として第２表示領域１２内に位置し、かつ第１方向Ｄ１において、第１表示領域１１と並列に配置されている。例えば、図６および図７Ａ～図７Ｂに示すように、第１線部２３１は、第１方向Ｄ１において、第１表示領域１１の第３表示領域１３から離れた一側に位置する。

一例において、複数の第１信号線２０に含まれる複数の第１線部２３１はすべて真っ直ぐ（即ち、直線セグメント）である。別の例において、複数の第１信号線２０に含まれる第１線部２３１の少なくとも一部は、第１線部２３１の一部が第２発光素子４２１と重なり、第２発光素子４２１から出射された光を遮断することを避けるために、曲がった構造を備えることができる。

例えば、第１線部２３１全体を第２表示領域１２に配置することにより、表示基板０１の周辺領域１４のサイズを縮小することができ、それにより、表示基板０１の狭いフレームまたは全画面設計が容易になる。

なお、図６に記載されている表示基板０１の他の構造および具体的な実装方法は、図４に記載されている表示基板０１の他の構造および具体的な実装方法と同じまたは類似し、同じまたは類似点を省略する。

なお、接続配線６０と比べて、第１発光素子４１１および第２発光素子４２１は、表示基板０１のベース基板からより遠く離れており、図７Ａに示す概略平面図および他の関連する概略平面図は、表示基板０１のベース基板に平行な平面における、表示基板０１の各素子の配列方式および接続方式を示すために使用され、表示基板０１のベース基板に垂直な方向における、表示基板０１の各要素の配列方式または相対的な位置関係を制限するものではない。表示基板０１のベース基板に垂直な方向における表示基板０１の各要素の配列方式または相対的な位置関係は、図５Ｄ～５Ｈに示される積層構造の概略図および図５Ｉに示す概略断面図を参照することができ、ここでは省略する。

図８は、図２Ａに示される表示基板０１の第３の例である。図９Ａは、図８に示される表示基板０１の第１表示領域１１、第２表示領域１２、および周辺領域１４の一部を示すための第１の概略図であり、図９Ｂは、図８に示される表示基板０１の第１表示領域１１、第２表示領域１２、および周辺領域１４の一部を示すための第２の概略図である。

例えば、図８および図９Ａ～図９Ｂに示すように、第１線部２３１は、順次接続される第１部分２３１１、第２部分２３１２および第３部分２３１３を含み、第１線部２３１の第１部分２３１１が第２サブ部分２１２と電気的に接続され、第１線部２３１の第３部分２３１３が第２線部２３２と電気的に接続され、第１線部２３１の第１部分２３１１が周辺領域１４に設けられ、かつ、第１方向Ｄ１において、第２表示領域１２と並列に配置され、第１線部２３１の第２部分２３１２が、第１方向Ｄ１に沿って、周辺領域１４から第２表示領域１２まで延在し、第１線部２３１の第３部分２３１３が第２表示領域１２に位置し、かつ第１線部２３１の第３部分２３１３の第２方向Ｄ２に沿って延在する仮想延長線が、第１方向Ｄ１において、第１表示領域１１と並列に配置されている。

いくつかの例において、第１線部２３１の第３部分２３１３は、第２サブ部分２１２と電気的に接続され、第１線部２３１の第１部分２３１１は、第２線部２３２と電気的に接続され、即ち、第１線部２３１と第２サブ部分２１２との電気的に接続される部分が、第２表示領域１２に位置し、第１線部２３１と第２線部２３２との電気的に接続される部分が、周辺領域１４に位置し、ここでは省略する。

なお、図８に記載された表示基板０１の他の構造および具体的な実装方法は、図４に記載された表示基板０１の他の構造および具体的な実装方法と同じまたは類似であり、同じまたは類似点は省略する。

なお、図４、図６および図８に示される表示基板０１の第２巻線部２３はいずれも、第１方向Ｄ１において、第１表示領域１１の第３表示領域１３から離れた一側を経て、第１本体部２１の第２サブ部分２１２から、第１本体部２１の第２サブ部分２１２と並列な（第２方向Ｄ２に並列な）位置まで巻かれているが、本開示の実施例は、これに限定されない。いくつかの例において、第２巻線部２３は、第１本体部２１の第１サブ部分２１１から、第１方向Ｄ１において、第１表示領域１１の第３表示領域１３に近い一側を経て、第１本体部２１の第２サブ部分２１２と並列な（第２方向Ｄ２に並列な）位置まで巻かれてもよく、以下、図１０を参照して例示的な説明をする。

図１０は、図２Ａに示される表示基板０１の第４の例である。図１０に示される表示基板０１は、図６に示される表示基板０１と同様であり、ここでは、両者の異なる部分を説明するが、同じ点を省略する。図１０に示される表示基板０１と図６に示される表示基板０１との違いは、図１０に示される表示基板０１の第１線部２３１が、第１方向Ｄ１において、第１表示領域１１の第３表示領域１３に近い一側に位置し、そして、作動中に、図１０に示す表示基板０１の第２線部２３２の電流は、前記本体部の電流と同じ向きに流れることである。

いくつかの例において、第１方向Ｄ１において、第１線部２３１の少なくとも一部（例えば、全部）が第１表示領域１１と並列に配置され、かつ第３表示領域１３の第１表示領域１１に近い一端に位置し、ここでは省略する。

なお、図４、図６、図８および図１０に示される表示基板０１の第１信号線２０はいずれも、第１方向Ｄ１に第１表示領域１１の一側から、第１本体部２１と並列な（第２方向Ｄ２に並列な）位置まで巻かれているが、本開示の実施例は、これに限定されない。いくつかの例において、表示基板０１の第１信号線２０は、第１方向Ｄ１に第１表示領域１１の両側から、第１本体部２１と並列な（第２方向Ｄ２に並列な）位置まで巻かれてもよい。以下、図１１および図１２Ａ～図１２Ｃを参照して、例示的な説明をする。

図１１は、図２Ａに示される表示基板０１の第５の例である。図１２Ａは、図１１に示す表示基板０１の第１表示領域１１、第２表示領域１２、および周辺領域１４の一部を示す第１の概略図であり、図１２Ｂは、図１１に示される表示基板０１の第１表示領域１１、第２表示領域１２、および周辺領域１４の一部を示すための第２の概略図であり、図１２Ｃは、図１２Ｂに対応の部分領域ＲＥＧ＿Ｅの概略平面図である。

図１１に示される表示基板０１は、図４に示される表示基板０１と類似し、ここでは、両者の異なる部分のみを説明するが、同じ点を省略する。図１１に示される表示基板０１と図４に示される表示基板０１との違いは、表示基板０１が第３巻線部２４をさらに含むことである。例えば、第３巻線部２４の少なくとも一部は、第１方向Ｄ１と交差（例えば、直交）する方向に配線される。

例えば、図１１および図１２Ａ～図１２Ｂに示すように、第３巻線部２４の第１端が第１サブ部分２１１と電気的に接続され、第３巻線部２４の第２端が対応の第１画素回路４１２と電気的に接続され、第２巻線部２３と接続される第１画素回路４１２は、第３巻線部２４と接続される第１画素回路４１２と異なる。

例えば、図１１および図１２Ａ～図１２Ｂに示すように、第２巻線部２３と接続される第１画素回路４１２および第３巻線部２４と接続される第１画素回路４１２は、同じ列に位置し、即ち、第２巻線部２３と接続される第１画素回路４１２、および第３巻線部２４と接続される第１画素回路４１２は、第１方向Ｄ１において配列される。例えば、第２巻線部２３と接続される第１画素回路４１２は、上記の同じ列の第１画素回路４１２の上半分にある第１画素回路４１２であり、および、第２巻線部２３と接続される第１画素回路４１２は、上記の同じ列の第１画素回路４１２の下半分にある第１画素回路４１２である。

例えば、第１信号線２０に第３巻線部２４をさらに含めることにより、データケーブルを使用して、第２方向Ｄ２において、第２表示領域１２の第１表示領域１１と並列する領域内の画素回路（第１画素回路４１２および第２画素回路４２２）を双方向駆動させ、即ち、第２方向Ｄ２において、第２表示領域１２の第１表示領域１１と並列する領域の上方向および下方向から、当該領域内の画素回路にデータ信号を入力し、この場合、第２表示領域１２の開口部（例えば、第２表示領域１２の内縁１２１）は、より大きなサイズを有する。

例えば、図１１および図１２Ａ～図１２Ｂに示すように、第３巻線部２４は、順次接続される第３線部２４１および第４線部２４２を含み、第３線部２４１の第４線部２４２と接続しない一端が第３巻線部２４の第１端になり、第４線部２４２の第３線部２４１と接続しない一端が第３巻線部２４の第２端になり、第３線部２４１が第２方向Ｄ２に沿って延在し、かつ第１方向Ｄ１において、第１線部２３１と並列に配置され、第４線部２４２が第１方向Ｄ１に沿って延在し、かつ第２方向Ｄ２において、第１サブ部分２１１と並列に配置され、作動中に、第４線部２４２の電流は、本体部の電流と同じ向きに流れる。例えば、第４線部２４２は直線セグメントである。例えば、第３線部２４１は直線セグメントである。また、例えば、第３線部２４１は曲がった構造を有し、全体として第２方向Ｄ２に沿って延在することができる。

例えば、第４線部２４２は、表示基板０１の第１電極層に位置し、第３線部２４１は表示基板０１の第２電極層に位置し、第３線部２４１はそれぞれ、第１電極層と第２電極層との間にある絶縁層の第３ビアホールおよび第４ビアホールを介して、第１サブ部分２１１および第４線部２４２と電気的に接続される。

例えば、各第１信号線２０の第２巻線部２３の第１線部２３１および第３巻線部２４の第３線部２４１を、各第１信号線２０の他の部分（例えば、第４線部２４２および第１サブ部分２１１）、各第１信号線２０の第２巻線部２３の第１線部２３１および第３巻線部２４の第３線部２４１を、他の第１信号線２０と短絡することを避けることができる。

例えば、図１２Ｃに示すように、第１表示領域１１は、並列に配置された複数の透明な配線およびアノード構造４１１１のみを含み、それにより、第１表示領域１１の透過率を高めることができる。例えば、図１２Ｃに示すように、並列に配置された複数の透明な配線は、接続配線６０およびダミー（ｄｕｍｍｙ）配線６０１を含む。例えば、ダミー配線６０１には断線部があり、それにより、ダミー配線６０１は不連続な配線となる。例えば、断線部を有するダミー配線６０１を設けることにより、第１表示領域１１のエッチング均一性を改善することができる。なお、図１２Ｃの矢印で示されている線は陰影であり、実際の配線ではない。

なお、図１１および図１２Ａ～図１２Ｂに示される表示基板の第１線部２３１は、周辺領域１４に位置することに限定されず、第３線部２４１は、第１方向Ｄ１に第１表示領域１１と並列に配置され、かつ第３表示領域１３の第１表示領域１１に近い一端に位置することに限定されない。一例において、第１線部２３１および第３線部２４１は両方とも、第２表示領域１２に位置してもよく、かつ、第１方向Ｄ１において、第１線部２３１が第１表示領域１１の第３表示領域１３から離れた一側に位置し、第１方向Ｄ１において、第３線部２４１が第１表示領域１１と第３表示領域１３との間に位置する。別の例において、第１線部２３１は、同時に周辺領域１４および第２表示領域１２に位置してもよく、第３線部２４１は、同時に第３表示領域１３および第２表示領域１２に位置してもよい。

なお、図４、図６、図８、図１０および図１１に示される表示基板０１の第１表示領域１１の形状はすべて長方形であるが、本開示の実施例はこれに限定されない。例えば、実際の適用要件によれば、第１表示領域１１の形状は、円形または他の適用可能な形状であってもよく、対応して、第１巻線部２２の形状は、適応的に変更される。例えば、第１巻線部２２の形状は、第１表示領域１１の形状と一致し、第１表示領域１１および第２表示領域１２にある素子に対する第１巻線部２２の影響を低減する。以下、図１３Ａ～図１３Ｄを参照して、例示的な説明をする。

図１３Ａは、図２Ａに示される表示基板０１の第６の例の概略平面図であり、図１３Ｂは、図２Ａに示される表示基板０１の第６の例の別の概略平面図であり、図１３Ｃは、図２Ａに示される表示基板０１の第６の例のさらに別の概略平面図である。図１３Ｄは、図１３Ｃに示される部分領域ＲＥＧ＿Ｂに対応の概略平面図である。

なお、明確にするために、図１３Ａは、表示基板０１の第２表示領域１２の一部および周辺領域１４の一部のみを示し、図１３Ｂおよび図１３Ｃは、表示基板０１の第１表示領域１１の一部、第２表示領域１２の一部および周辺領域１４の一部のみを示した。

図１３Ａ～１３Ｃに示される表示基板０１は、図４および図５Ａ～図５Ｃに示される表示基板０１と類似しており、２つの間の相違点のみがここに記載されており、同じ点を省略する。図１３Ａ～１３Ｃに示される表示基板０１と、図４および図５Ａ～図５Ｃに示される表示基板０１との違いは、図１３Ａ～図１３Ｃに示される表示基板０１の第１表示領域１１の形状、および第１巻線部２２の形状が異なることである。

図１３Ａ～図１３Ｃに示すように、第１表示領域１１の形状は円形であり、第１巻線部２２は円弧線であり、円弧線の第１端が、第１サブ部分２１１の第２サブ部分２１２に近い端部と接続され、円弧線の第２端が第２サブ部分２１２の第１サブ部分２１１に近い端部と接続される。例えば、上記の円弧線の曲率と上記の円形の曲率は互いに一致する（例えば、等しい）。

なお、実際の適用要件によれば、図６、図８、図１０および図１１に示される表示基板０１の第１表示領域１１の形状を円形に変更し、第１巻線部２２を円弧線に変更することができ、ここでは省略する。

例えば、図１３Ｃおよび図１３Ｄに示すように、周辺領域１４は、複数の配線２９１１および複数の配線２９２１をさらに含み、複数の配線２９１１が電極層２９１に位置し、複数の配線２９２１が電極層２９２に位置する。例えば、電極層２９１および電極層２９２は、表示基板に垂直な方向に異なる電極層である。例えば、配線２９１１の延在方向に垂直な方向に、複数の配線２９１１および複数の配線２９２１は、交互に配置されている。例えば、複数の配線２９１１および複数の配線２９２１を、配線２９１１の延在方向に垂直な方向に交互に配置させ、かつ配線２９１１および配線２９２１を異なる電極層に設けることにより、配線（配線２９１１および配線２９２１全体）の配置密度を高めることができる。

例えば、第１信号線２０の第２サブ部分２１２および複数の配線２９１１は異なる電極層に位置し、第１信号線２０の第２サブ部分２１２および複数の配線２９２１は異なる電極層に位置する。例えば、図５Ｈに示されるゲート４２２２および第１極板４２２５も電極層２９１に位置し、図５Ｈに示される第２極板４２２６も電極層２９２に位置し、第１信号線２０の第２サブ部分２１２は、図５Ｈに示されるソース４２２３およびドレイン４２２４と同じ電極層に位置している。

例えば、図１３Ｃおよび図１３Ｄに示すように、第２画素回路４２２を通過する第１信号線２０の第２サブ部分２１２は、対応の配線２９１１または対応の配線２９２１と電気的に接続され、（例えば、ビアホールを介して電気的に接続され）、それにより、第１信号線２０の第２サブ部分２１２の信号が対応の配線２９１１または対応の配線２９２１に変更して伝送される。例えば、第１信号線２０の第２サブ部分２１２と電気的に接続される配線２９１１または配線２９２１は、第１線部２３１と呼ばれる。例えば、第２画素回路４２２を通過する第１信号線２０の第２サブ部分２１２を、対応の配線２９１１または対応の配線２９２１と電気的に接続する。

例えば、各画素ユニットからの第１信号線（ＳＤ層に位置する）はいずれも層の変更によって、Ｇａｔ１（電極層２９１）またはＧａｔ２層（電極層２９２）に変更される。例えば、長手方向のリードと横方向のリードが交差する場合、長手方向のリード（第１信号線２０の第２サブ部分２１２）は、ＳＤ層を使用し、ＳＤ層とＧａｔ層（電極層２９１または２９２）との間の距離が、Ｇａｔ１（電極層２９１）とＧａｔ２層（電極層２９２）との間の距離よりも大きく、それにより容量性結合が減少する。

なお、図４、図６、図８、図１０、図１１、図１３Ａ～図１３Ｃに示される表示基板０１の第２表示領域１２の形状はすべて長方形であるが、本開示の実施例はこれに限定されない。例えば、実際の適用要件によれば、第２表示領域１２の形状はまた、円形または他の適用可能な形状であってもよく、ここでは省略する。

なお、図４、図６、図８、図１０、図１１、図１３Ａ～図１３Ｃに示される表示基板０１の第１信号線２０は、２つ以上の巻線部によって、第１本体部２１と並列な（第２方向Ｄ２に並列な）位置に巻かれているが、本開示の実施例はこれに限定されない。例えば、実際の適用要件によれば、表示基板０１の第１信号線２０は、１つの巻線部のみで第１本体部２１と並列な（第２方向Ｄ２に並列な）位置に巻かれてもよく、以下、図１４を参照して、例示的な説明をする。

図１４は、図２Ａに示される表示基板０１の第７の例の概略平面図である。図１４に示される表示基板０１は、図１４に示される表示基板０１と類似しており、ここでは両者の違いのみを説明し、同じ点を省略する。図１４に示される表示基板０１と図４に示される表示基板０１との違いは、図１４に示される表示基板０１は、第１巻線部２２のみを有し、第２巻線部２３を有しないことを含む。

例えば、図１４に示すように、第１巻線部２２は第１表示領域１１を取り囲み、かつ全体として第２表示領域１２に位置する。例えば、図１４に示すように、第１巻線部２２は順次接続される第５線部２７１、第６線部２７２および第７線部２７３を含み、第５線部２７１が第１サブ部分２１１と電気的に接続され、第７線部２７３が第２サブ部分２１２と電気的に接続され、第６線部２７２が第１方向Ｄ１に沿って延在し、第５線部２７１および第７線部２７３が第１方向Ｄ１と交差する第２方向Ｄ２に沿って延在し、第６線部２７２が、第１サブ部分２１１と第２サブ部分２１２との間に位置し、かつ第１方向Ｄ１に沿って延在する仮想接続線と第１方向Ｄ１に並列に配置され、第６線部２７２が、第６線部２７２と電気的に接続される第１画素回路４１２と少なくとも部分的に重なり（または同じ列に位置し、緊密に隣接するが、重ならない）、作動中に、第６線部２７２の電流が第１本体部２１１の電流と同じ向きに流れる。例えば、第５線部２７１、第６線部２７２および第７線部２７３はすべて直線セグメントである。

例えば、データ駆動回路５０は、駆動チップとして実装することができる。例えば、駆動チップは、フレキシブル回路基板を介して表示基板０１上に結合することができ、表示基板０１を駆動して表示機能を実現するために、フレキシブル回路を介して、表示するためのデータ信号を複数のデータケーブルに提供する。例えば、周辺領域１４にはまた、ゲート駆動チップが設けられてもよく、またはアレイ基板におけるゲート駆動回路（ＧＯＡ、図示せず）が形成されてもよく、ゲート走査信号を複数のゲート線に送信するように、ゲート駆動チップまたはＧＯＡの複数の出力端がそれぞれ複数のゲート線と接続されている。なお、表示基板０１は単一のデータ駆動回路によって駆動されることに限定されず、いくつかの例において、表示基板０１は２つのデータ駆動回路によって駆動可能であり、上記２つのデータ駆動回路は、表示基板０１の両側（例えば、第１方向Ｄ１において、表示基板０１の両側）に位置する。

図１５は、図２Ａに示される表示基板０１の第８の例の概略平面図であり、図１６は、図２Ａに示される表示基板０１の第８の例の別の概略平面図である。なお、明確にするために、図１５は、表示基板０１の第１表示領域１１および第２表示領域１２の一部のみを示す。

図１５に示される表示基板０１は、図４に示される表示基板０１と類似しており、ここでは、両者の違いのみを説明し、同じ点を省略する。図１５に示される表示基板０１と図４に示される表示基板０１との違いは、図１５に示される表示基板０１の第１方向Ｄ１が表示パネルの行方向であり、図１５に示される表示基板０１の接続配線６０が列方向に沿って延在し、図１５に示される表示基板０１の第１信号線２０がゲート線であり、第２信号線３０がデータケーブルであり、図１５に示される表示基板０１の第１信号線２０および第２信号線３０の巻線部の構造はそれぞれ、図４に示される表示基板０１の第１信号線２０および第２信号線３０の巻線部の構造と異なることを含む。

例えば、図１５に示すように、第１巻線部２２は第１表示領域１１を取り囲み、かつ全体として、第２表示領域１２に位置し、第１巻線部２２は、順次接続される第８線部２８１および第９線部２８２を含み、第８線部２８１が第１本体部２１と電気的に接続され、かつ第２方向Ｄ２に沿って延在し、第９線部２８２が第１方向Ｄ１に沿って延在し、かつ第１方向Ｄ１において、第１本体部２１の仮想延長線と並列に配置され、作動中に、第９線部２８２の電流が本体部の電流と同じ向きに流れ、第９線部２８２が、第１表示領域１１では、第１方向Ｄ１に沿って並列に配置された第１数量の第１発光素子４１１を駆動するように構成される第１画素回路４１２と電気的に接続される。例えば、第８線部２８１および第９線部２８２は両方とも直線セグメントである。

いくつかの例において、第１本体部２１は、第１サブ部分２１１および第２サブ部分２１２（図示せず）を含み、第１巻線部２２は第１０線部（図示せず）をさらに含み、第１０線部の第１端が第９線部２８２と接続され、第１０線部の第２端が第２サブ部分２１２と接続され、第１０線部が第２方向Ｄ２に沿って延在する。

例えば、図１５に示すように、第２信号線３０は、第２本体部３２、第４巻線部３３および第５巻線部３４を含み、第４巻線部３３が第２本体部３２の第２方向Ｄ２に沿う仮想延長線からずれて配線され、第２本体部３２が第１表示領域１１によって離間された第３サブ部分３２１および第４サブ部分３２２を含み、第３サブ部分３２１と第４サブ部分３２２は第４巻線部３３を介して電気的に接続され、第４巻線部３３が、第３サブ部分３２１と第４サブ部分３２２との間に位置し、かつ第２方向Ｄ２に沿って延在する仮想接続線からずれて配線される。例えば、第４巻線部３３の少なくとも一部は、第２方向Ｄ２と交差する方向に沿って延在する。例えば、第５巻線部３４の少なくとも一部は、第２方向Ｄ２と交差する方向に沿って延在する。例えば、第３サブ部分３２１および第４サブ部分３２２はいずれも直線セグメントである。

例えば、図１５に示すように、第４巻線部３３は、順次接続される第４線分３３１、第５線分３３２および第６線分３３３を含み、第４線分３３１の第５線分３３２と接続しない端部が第３サブ部分３２１の第４サブ部分３２２に近い端部と接続され、第６線分３３３の第５線分３３２と接続しない端部が、第４サブ部分３２２の第３サブ部分３２１に近い端部と接続され、第４線分３３１および第６線分３３３が第１方向Ｄ１に沿って延在し、第５線分３３２が第２方向Ｄ２に沿って延在する。例えば、第４線分３３１、第５線分３３２および第６線分３３３はすべて直線セグメントである。

例えば、図１５に示すように、第５巻線部３４の第１端は第２サブ部分２１２と電気的に接続され、第５巻線部３４の第２端は対応の第１画素回路４１２と電気的に接続される。例えば、図１５に示すように、第５巻線部３４の第２端は、同じ列の第１画素回路４１２（例えば、第２巻線部２３の第２線部２３２に直接隣接する同じ列の第１画素回路４１２）と電気的に接続することができる。

例えば、図１５に示すように、第５巻線部３４は、順次接続される第７線分３４１および第８線分３４２を含み、第７線分３４１の第８線分３４２と接続しない一端が第５巻線部３４の第１端になり、第８線分３４２の第７線分３４１と接続しない一端が第５巻線部３４の第２端になり、第７線分３４１が第１方向Ｄ１に沿って延在し、第８線分３４２が第２方向Ｄ２に沿って延在し、かつ第１方向Ｄ１において、第２サブ部分２１２と並列に配置され、作動中に、第８線分３４２の電流が第２サブ部分２１２の電流と逆向きに流れる。例えば、第７線分３４１および第８線分３４２はいずれも直線セグメントである。

例えば、図１５に示すように、第１発光素子４１１および当該第１発光素子４１１を駆動するための第１画素回路４１２は、表示パネルの隣接する列に位置する。例えば、図１５に示すように、少なくとも１つの第２信号線３０は、第２方向Ｄ２に沿って並列に配置された第１発光素子４１１および第２発光素子４２１を駆動するように構成され、即ち、同じ第２信号線３０によって駆動される第１発光素子４１１および第３発光素子４３１は、表示基板０１の同じ列に位置する。

なお、いくつかの例において、第１発光素子４１１および当該第１発光素子４１１を駆動するための第１画素回路４１２は、表示パネルの同じ列に位置してもよく、即ち、第１発光素子４１１および当該第１発光素子４１１を駆動するための第１画素回路４１２は、列方向に並列に配置される。

例えば、図１５に示すように、第１方向Ｄ１は表示パネルの行方向であり、第２方向Ｄ２は表示パネルの列方向であり、第１信号線２０はゲート線であり、第２信号線３０はデータケーブルである。

なお、図１５に示される表示基板０１の接続配線６０は、列方向に沿って延在し、表示基板０１の接続配線６０が真っ直ぐであることに限定されず（即ち、表示基板０１の接続配線６０が直線セグメントであることに限定されず）、いくつかの例において、図１５に示される表示基板０１の接続配線６０は、行方向に沿って延在する部分をさらに含む。

例えば、ソースドレイン、第１巻線部および第２信号線はすべて第１電極層に位置し、第１本体部、ゲートおよび第１極板は第２電極層に位置する。また、例えば、第１巻線部および第２信号線はいずれも第１電極層に位置し、第１本体部および貯蔵コンデンサの第２極板は第２電極層に位置する。

図１６は、図１５と類似しており、図１６は、より多くの第１信号線２０を示し、かつ、図６は、第２信号線３０の第５巻線部３４を示していなく、ここでは省略する。

図１７は、本開示の少なくとも１つの実施例によって提供される画素回路９２１および当該画素電極によって駆動される発光素子９２０である。例えば、本開示の少なくとも１つの実施例によって提供される第１画素回路４１２、第２画素回路４２２および第３画素回路４３２の少なくとも１つ（例えば、全部）は、図１７に示される画素回路９２１として実装されてもよい。

例えば、図１７に示すように、画素回路９２１は、第１発光制御回路９２３および第２発光制御回路９２４をさらに含む。駆動回路９２２は、制御端、第１端および第２端を含み、有機発光素子９２０を駆動して発光させるための駆動電流を、有機発光素子９２０に提供するように構成されている。例えば、第１発光制御回路９２３は、駆動回路９２２の第１端および第１電圧端ＶＤＤと接続され、駆動回路９２２と第１電圧端ＶＤＤとの間の連通または切断を実現するように構成され、第２発光制御回路９２４および駆動回路９２２の第２端は、有機発光素子９２０の第１電極と電気的に接続され、駆動回路９２２と有機発光素子９２０との間の連通または切断を実現するように構成される。

例えば、図１７に示すように、画素回路９２１は、データ書き込み回路９２６、記憶回路９２７、閾値補償回路９２８およびリセット回路９２９をさらに含む。データ書き込み回路９２６は、駆動回路９２２の第１端と電気的に接続され、走査信号の制御下で、データ信号を記憶回路９２７に書き込むように構成され、記憶回路９２７は、駆動回路９２２の制御端および第１電圧端ＶＤＤと電気的に接続され、データ信号を記憶するように構成され、閾値補償回路９２８は、駆動回路９２２の制御端および第２端と電気的に接続され、駆動回路９２２に対して閾値補償を実行するように構成され、リセット回路９２９は、駆動回路９２２の制御端および有機発光素子９２０の第１電極と電気的に接続され、リセット制御信号の制御により、駆動回路９２２の制御端および有機発光素子９２０の第１電極をリセットするように構成される。

例えば、図１７に示すように、駆動回路９２２は駆動トランジスタＴ１を含み、駆動回路９２２の制御端は駆動トランジスタＴ１のゲートを含み、駆動回路９２２の第１端は駆動トランジスタＴ１の第１極を含み、駆動回路９２２の第２端は駆動トランジスタＴ１の第２極を含む。

例えば、図１７に示すように、データ書き込み回路９２６はデータ書き込みトランジスタＴ２を含み、記憶回路９２７はコンデンサＣを含み、閾値補償回路９２８は閾値補償トランジスタＴ３を含み、第１発光制御回路９２３は第１発光制御トランジスタＴ４を含み、第２発光制御回路９２４は第２発光制御トランジスタＴ５を含み、リセット回路９２９は第１リセットトランジスタＴ６および第２リセットトランジスタＴ７を含み、リセット制御信号は、第１サブリセット制御信号および第２サブリセット制御信号を含むことができる。

例えば、図１７に示すように、データ書き込みトランジスタＴ２の第１極は、駆動トランジスタＴ１の第１極と電気的に接続され、データ書き込みトランジスタＴ２の第２極は、データ信号を受信するようにデータケーブルＶｄと電気的に接続され配置され、データ書き込みトランジスタＴ２のゲートは、走査信号を受信するように第１走査信号線Ｇａ１と電気的に接続され配置され、コンデンサＣの第１極が第１電源端ＶＤＤと電気的に接続され、コンデンサＣの第２極が駆動トランジスタＴ１のゲートと電気的に接続され、閾値補償トランジスタＴ３の第１極が駆動トランジスタＴ１の第２極と電気的に接続され、閾値補償トランジスタＴ３の第２極が駆動トランジスタＴ１のゲートと電気的に接続され、閾値補償トランジスタＴ３のゲートは、補償制御信号を受信するように第２走査信号線Ｇａ２と電気的に接続され配置され、第１リセットトランジスタＴ６の第１極は第１リセット信号を受信するように第１リセット電源端Ｖｉｎｉｔ１と電気的に接続され配置され、第１リセットトランジスタＴ６の第２極が駆動トランジスタＴ１のゲートと電気的に接続され、第１リセットトランジスタＴ６のゲートは、第１サブリセット制御信号を受信するように第１リセット制御信号線Ｒｓｔ１と電気的に接続され配置され、第２リセットトランジスタＴ７の第１極は第２リセット信号を受信するように第２リセット電源端Ｖｉｎｉｔ２と電気的に接続され配置され、第２リセットトランジスタＴ７の第２極が有機発光素子９２０の第１電極と電気的に接続され、第２リセットトランジスタＴ７のゲートは、第２サブリセット制御信号を受信するように第２リセット制御信号線Ｒｓｔ２と電気的に接続され配置され、第１発光制御トランジスタＴ４の第１極が第１電源端ＶＤＤと電気的に接続され、第１発光制御トランジスタＴ４の第２極が駆動トランジスタＴ１の第１極と電気的に接続され、第１発光制御トランジスタＴ４のゲートは第１発光制御信号を受信するように第１発光制御信号線ＥＭ１と電気的に接続され配置され、第２発光制御トランジスタＴ５の第１極が駆動トランジスタＴ１の第２極と電気的に接続され、第２発光制御トランジスタＴ５の第２極が有機発光素子９２０の第２電極と電気的に接続され、第２発光制御トランジスタＴ５のゲートは第２発光制御信号を受信するように第２発光制御信号線ＥＭ２と電気的に接続され配置され、有機発光素子９２０の第１電極が第２電源端ＶＳＳと電気的に接続される。

例えば、第１電源端ＶＤＤと第２電源端ＶＳＳｌの一方は高圧端で、他方は低圧端である。例えば、図１７に示される実施例において、第１電源端ＶＤＤは一定の第１電圧を出力する電圧源であり、第１電圧が正電圧であり、第２電源端ＶＳＳは一定の第２電圧を出力する電圧源であってもよく、第２電圧が負電圧などである。例えば、いくつかの例において、第２電源端ＶＳＳは接地することができる。

例えば、図１７に示すように、走査信号および補償制御信号は同じであってもよく、即ち、データ書き込みトランジスタＴ２のゲートおよび閾値補償トランジスタＴ３のゲートは、同じ信号（例えば、走査信号）を受信するために、同じ信号線、例えば、第１走査信号線Ｇａ１と電気的に接続されてもよく、この場合、信号線の数量を低減するように、表示基板１０００には第２走査信号線Ｇａ２を設けなくてもよい。また、例えば、データ書き込みトランジスタＴ２のゲートおよび閾値補償トランジスタＴ３のゲートも異なる信号線と電気的に接続可能であり、即ち、データ書き込みトランジスタＴ２のゲートが第１走査信号線Ｇａ１と電気的に接続され、閾値補償トランジスタＴ３のゲートが第２走査信号線Ｇａ２と電気的に接続され、第１走査信号線Ｇａ１および第２走査信号線Ｇａ２が同じ信号を伝送する。

なお、走査信号と補償制御信号も異なってもよいので、データ書き込みトランジスタＴ２のゲートおよび閾値補償トランジスタＴ３を別々に制御することができ、画素回路を制御する柔軟性が高まる。

例えば、図１７に示すように、第１発光制御信号および第２発光制御信号は同じであってもよく、即ち、第１発光制御トランジスタＴ４のゲートおよび第２発光制御トランジスタＴ５のゲートは、同じ信号（例えば、第１発光制御信号）を受信するために、同じ信号線、例えば、第１発光制御信号線ＥＭ１と電気的に接続されてもよい。この場合、信号線の数量を減らすように、表示基板１０００には第２発光制御信号線ＥＭ２を設けなくてもよい。また、例えば、第１発光制御トランジスタＴ４のゲートおよび第２発光制御トランジスタＴ５のゲートも異なる信号線と電気的に接続されてもよく、即ち、第１発光制御トランジスタＴ４のゲートが第１発光制御信号線ＥＭ１と電気的に接続され、第２発光制御トランジスタＴ５のゲートが第２発光制御信号線ＥＭ２と電気的に接続され、第１発光制御信号線ＥＭ１および第２発光制御信号線ＥＭ２が同じ信号を伝送する。

なお、第１発光制御トランジスタＴ４および第２発光制御トランジスタＴ５が異なる種類のトランジスタである場合、例えば、第１発光制御トランジスタＴ４がＰ型トランジスタであり、第２発光制御トランジスタＴ５がＮ型トランジスタである場合、第１発光制御信号と第２発光制御信号は異なってもよく、本開示の実施例は、これを限定するものではない。

例えば、第１サブリセット制御信号と第２サブリセット制御信号は同じであってもよく、即ち、第１リセットトランジスタＴ６のゲートおよび第２リセットトランジスタＴ７のゲートは、同じ信号（例えば、第１サブリセット制御信号）を受信するために、同じ信号線、例えば、第１リセット制御信号線Ｒｓｔ１と電気的に接続されてもよく、この場合、信号線の数量を減らすように、表示基板１０００には第２リセット制御信号線Ｒｓｔ２が設けられなくてもよい。また、例えば、第１リセットトランジスタＴ６のゲートおよび第２リセットトランジスタＴ７のゲートもそれぞれ異なる信号線と電気的に接続されてもよく、即ち、第１リセットトランジスタＴ６のゲートが第１リセット制御信号線Ｒｓｔ１と電気的に接続され、第２リセットトランジスタＴ７のゲートが第２リセット制御信号線Ｒｓｔ２と電気的に接続され、第１リセット制御信号線Ｒｓｔ１および第２リセット制御信号線Ｒｓｔ２が同じ信号を伝送する。なお、第１サブリセット制御信号および第２サブリセット制御信号は異なってもよい。

例えば、いくつかの例において、第２サブリセット制御信号は走査信号と同じであってもよく、即ち、第２リセットトランジスタＴ７のゲートは、走査信号を第２サブリセット制御信号として受信するために、第１走査信号線Ｇａ１と接続されてもよい。

例えば、第１リセットトランジスタＴ６のゲートおよび第２リセットトランジスタＴ７のソースは、それぞれ第１リセット電源端Ｖｉｎｉｔ１および第２リセット電源端Ｖｉｎｉｔ２と接続され、第１リセット電源端Ｖｉｎｉｔ１および第２リセット電源端Ｖｉｎｉｔ２は、一定の直流基準電圧を出力するために、直流基準電圧端であってもよい。第１リセット電源端Ｖｉｎｉｔ１は第２リセット電源端Ｖｉｎｉｔ２と同じであってもよく、例えば、第１リセットトランジスタＴ６のゲートおよび第２リセットトランジスタＴ７のソースが、同じリセット電源端と接続される。第１リセット電源端Ｖｉｎｉｔ１および第２リセット電源端Ｖｉｎｉｔ２は、高圧端であってもよく、低圧端であってもよく、駆動トランジスタＴ１のゲートおよび発光素子９２０の第１電極をリセットするための第１リセット信号および第２リセット信号を提供できる限り、本開示はこれを限定しない。

なお、図１７に示される画素回路における駆動回路９２２、データ書き込み回路９２６、記憶回路９２７、閾値補償回路９２８およびリセット回路９２９は例示に過ぎず、駆動回路９２２、データ書き込み回路９２６、記憶回路９２７、閾値補償回路９２８およびリセット回路９２９などの回路の具体的な構造は、実際の適用要件に従って設定することができ、本開示の実施例では、特に限定されない。

例えば、トランジスタの特性に応じて、トランジスタは、Ｎ型トランジスタおよびＰ型トランジスタに分けられ、明確にするために、本開示の実施例は、トランジスタをＰ型トランジスタ（例えば、Ｐ型ＭＯＳトランジスタ）として、本開示の技術的解決手段を詳しく説明し、つまり、本開示の説明において、駆動トランジスタＴ１、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６および第２リセットトランジスタＴ７などはすべて、Ｐ型トランジスタであってもよい。しかしながら、本開示の実施例のトランジスタは、Ｐ型トランジスタに限定されず、当業者は、実際の必要に応じて、Ｎ型トランジスタ（例えば、Ｎ型ＭＯＳトランジスタ）を使用して、本開示の実施例の１つまたは複数のトランジスタの機能を実現することができる。

なお、本開示の実施例で使用されるトランジスタは、薄膜トランジスタまたは電界効果トランジスタまたは同じ特性を有する他のスイッチングデバイスであってもよく、薄膜トランジスタが酸化物半導体薄膜トランジスタ、アモルファスシリコン薄膜トランジスタまたはポリシリコン薄膜トランジスタなどを含むことができる。トランジスタのソースとドレインは構造上で対称であってもよいため、物理構造ではソースとドレインを区別できない。本開示の実施例では、トランジスタを区別するために、制御電極としてのゲートを除いて、一方の極は第１極として、他方の極は第２極として直接記述される。したがって、本開示の実施例では、トランジスタの全部または一部の第１極および第２極は、必要に応じて交換可能である。

なお、本開示の少なくとも１つの実施例によって提供される第１画素回路４１２、第２画素回路４２２および第３画素回路４３２は、７つのトランジスタおよび１つのコンデンサを含む画素回路（即ち、図１７に示される７Ｔ１Ｃ画素回路）として実装されることに限定されない。本開示の少なくとも１つの実施例によって提供される第１画素回路４１２、第２画素回路４２２および第３画素回路４３２は、適切な数量のトランジスタおよび適切な数量のコンデンサを含むことができる。例えば、実際の適用要件によれば、本開示の少なくとも１つの実施例によって提供される第１画素回路４１２、第２画素回路４２２および第３画素回路４３２は、７Ｔ２Ｃ画素回路、６Ｔ１Ｃ画素回路、６Ｔ２Ｃ画素回路または９Ｔ２Ｃ画素回路であってもよい。

図１８は、図１７に示される７Ｔ１Ｃ画素回路の構造概略図である。７Ｔ１Ｃ画素回路に含まれる第１トランジスタＴ１から第７トランジスタ的Ｔ７までの位置は、図１８に示す通りであり、ここでは省略する。

図１９は、本開示の一実施例によるサブ画素の構造を示す概略図である。図２０～図２３は、本開示のいくつかの実施例による、サブ画素内の特定の層のレイアウトをそれぞれ示す概略図である。図２０は、本開示の一実施例による、サブ画素のＬＴＰＳ層（低温ポリシリコン層）を示す概略平面図である。図２１は、本開示の一実施例による、サブ画素のＳＤ層（ソースドレイン電極層）を示す概略平面図であり、図２２は、本開示の一実施例によるサブ画素のＧａｔ１層（第１ゲート層）を示す概略平面図であり、図２３は、本開示の一実施例によるサブ画素のＧａｔ２層（第２ゲート層）を示す概略平面図である。図２４は、本開示の一実施例によるサブ画素における図２０、図２２および図２３に示される層が積層されたレイアウトを示す概略図である。図２５は、本開示の一実施例によるサブ画素における図２０～図２３に示される層が積層されたレイアウトを示す概略図である。例えば、ＬＴＰＳ層（低温ポリシリコン層）、Ｇａｔ１層（第１ゲート層）、Ｇａｔ２層（第２ゲート層）およびＳＤ層（ソースドレイン電極層）は、サブ画素に垂直な方向に下から上へ順次配置されている。ＳＤ層（ソースドレイン電極層）のデータケーブルは、引き出された後、Ｇａｔ１層（第１ゲート層）とＧａｔ２層（第２ゲート層）に切り替えられる。

図１９に示すように、サブ画素は、発光素子Ｄ、第１トランジスタＴ１、コンデンサＣ、第２トランジスタＴ２および第３トランジスタＴ３を含むことができる。発光素子Ｄは、アノードＤ１およびカソードＤ２を含む。いくつかの実装形態では、発光素子Ｄは、ＯＬＥＤであってもよい。ここで、第１トランジスタＴ１はスイッチングトランジスタと呼ばれてもよく、第２トランジスタＴ２は駆動トランジスタと呼ばれてもよく、第３トランジスタＴ３はリセットトランジスタと呼ばれもよい。

第１トランジスタＴ１は、ゲート線Ｇａｔの走査信号に応答して、連通されている場合、データケーブルＤａｔからのデータ信号を第２トランジスタＴ２に伝送するように構成されている。第２トランジスタＴ２は、連通されている場合、駆動電流Ｉｄを発光素子Ｄに伝送して、発光素子Ｄを駆動して発光させるように構成されている。第３トランジスタＴ３は、リセット線Ｒｅｓｅのリセット信号に応答して、連通されている場合、第２トランジスタＴ２のゲートＧ２の電圧を初期化電圧線Ｖｉｎｉｔの電圧にリセットするように構成される。

異なる実施例において、図１９に示すように、サブ画素は、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６および第７トランジスタＴ７の１つまたは複数を含むことができる。ここでは、第４トランジスタＴ４は補償トランジスタと呼ばれてもよく、第５トランジスタＴ５は駆動制御トランジスタと呼ばれてもよく、第６トランジスタＴ６は出射制御トランジスタと呼ばれてもよく、第７トランジスタＴ７はバイパストランジスタと呼ばれてもよい。例えば、第４トランジスタＴ４は、走査線Ｇａｔの走査信号に応答して、連通されている場合、第２トランジスタＴ２をダイオード接続状態にするように配置される。例えば、第５トランジスタＴ５および第６トランジスタＴ６は、制御線ＥＭの制御信号に応答して、連通されている場合、出射電流Ｉｄが発光素子Ｄに流れるように配置される。例えば、第７トランジスタＴ７は、リセット線Ｒｅｓｅのリセット信号に応答して、連通されている場合、駆動電流Ｉｄの一部がバイパス電流Ｉｂｐとして流れるように配置されている。なお、図１９に示される第３トランジスタＴ３の第３ゲートＧ３および第７トランジスタＴ７の第７ゲートＧ７はいずれも同じリセット線Ｒｅｓｅに接続されるが、これに限定されない。例えば、いくつかの実施例では、第７トランジスタＴ７の第７ゲートＧ７は、リセット線Ｒｅｓｅと異なる別のリセット線と接続されてもよい。

いくつかの実施例において、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６および第７トランジスタＴ７はいずれもＰチャネル薄膜トランジスタである。他のいくつかの実施例において、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６および第７トランジスタＴ７の１つまたは複数は、Ｎチャネル薄膜トランジスタであってもよい。

例えば、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６および第７トランジスタＴ７の各々の活性層は、図２０に示す通りである。活性層の材料は例えば、ポリシリコン，例えば、低温ポリシリコンなどを含むことができる。各トランジスタの活性層は、２つの電極領域および２つの電極領域同士間に位置するチャネル領域を含む。ここで、２つの電極領域の一方はソース領域であり、他方はドレイン領域である。２つの電極領域のドーピング濃度は、チャネル領域のドーピング濃度よりも大きいことを理解されたい。言い換えれば、２つの電極領域のそれぞれが導体領域であり、チャネル領域が半導体領域である。

図１９および図２０を参照し、第１トランジスタＴ１は、第１活性層ＡＣＴ１および走査線Ｇａｔに接続される第１ゲートＧ１を含む。いくつかの実施例において、走査線Ｇａｔと第１ゲートＧ１は一体的に配置されてもよい。図２０に示すように、第１活性層ＡＣＴ１は、第１電極領域ＡＣＴ１１、第２電極領域ＡＣＴ１２、および第１電極領域と第２電極領域との間に位置する第１チャネル領域ＡＣＴ１３を含む。ここで、第１電極領域ＡＣＴ１１はデータケーブルＤａｔと接続され、第２電極領域ＡＣＴ１２は電源ケーブルＶＤＤと接続される。例えば、第１電極領域ＡＣＴ１１は、図２５に示されるビアホールＶ１を介してデータケーブルＤａｔに接続されてもよい。いくつかの実施例において、第２電極領域ＡＣＴ１２は、第５トランジスタＴ５の第５活性層ＡＣＴ５を介して電源ケーブルＶＤＤに接続されてもよい。例えば、第５活性層ＡＣＴ５は、図２５に示されるビアホールＶ２を介して電源ケーブルＶＤＤに接続されてもよい。いくつかの実施例において、図２１を参照して、データケーブルＤａｔと電源ケーブルＶＤＤは、同じ層に位置してもよい。

なお、この明細書では、２つの部材は同じ層に位置することは、２つの部材が、同じパターニングプロセスによって形成されること、つまり、同じ材料層を１回パターニングすることによって形成されること、またはこの２つの部材が同じフィルム層に位置し、そして当該フィルム層と直接接触することを意味する。

コンデンサＣは、第１電極板Ｃ１および電源ケーブルＶＤＤに接続される第２電極板Ｃ２を含む。例えば、第２電極板Ｃ２は、図２５に示されるビアホールＶ３を介して電源ケーブルＶＤＤに接続される。

第２トランジスタＴ２は、第２活性層ＡＣＴ２および第１電極板Ｃ１と接続される第２ゲートＧ２を含む。いくつかの実施例において、第１電極板Ｃ１と第２ゲートＧ２は、一体的に配置されてもよい。図２０に示すように、第２活性層ＡＣＴ２は、第３電極領域ＡＣＴ２１、第４電極領域ＡＣＴ２２、および第３電極領域ＡＣＴ２１と第４電極領域ＡＣＴ２２との間に位置する第２チャネル領域ＡＣＴ２３を含む。第３電極領域ＡＣＴ２１は第２電極領域ＡＣＴ１２に接続され、第４電極領域ＡＣＴ２２はアノードＤ１に接続される。いくつかの実施例において、第３電極領域ＡＣＴ２１と第２電極領域ＡＣＴ１２は、一体的に配置されてもよい。いくつかの実施例において、第３電極領域ＡＣＴ２１は、第５トランジスタＴ５の第５活性層ＡＣＴ５を介して電源ケーブルＶＤＤに接続されてもよい。

第３トランジスタＴ３は、第３活性層ＡＣＴ３およびリセット線Ｒｅｓｅに接続される第３ゲートＧ３を含む。いくつかの実施例において、リセット線Ｒｅｓｅと第３ゲートＧ３は一体的に配置されてもよい。図２０に示すように、第３活性層ＡＣＴ３は、第５電極領域ＡＣＴ３１、第６電極領域ＡＣＴ３２、および第５電極領域ＡＣＴ３１と第６電極領域ＡＣＴ３２との間に位置する第３チャネル領域ＡＣＴ３３を含む。第５電極領域ＡＣＴ３１は第１電極板Ｃ１に接続され、第６電極領域ＡＣＴ３２は初期化電圧線Ｖｉｎｉｔに接続される。例えば、第５電極領域ＡＣＴ３１は、図２５に示されるビアホールＶ４を介して第１コネクタＣＴ１に接続されてもよく、第１電極板Ｃ１は、図２５に示されるビアホールＶ５を介して第１コネクタＣＴ１に接続されてもよい。例えば、第６電極領域ＡＣＴ３２は、図２５に示されるビアホールＶ６を介して第２コネクタＣＴ２に接続されてもよく、初期化電圧線Ｖｉｎｉｔは、図２５に示されるビアホールＶ７を介して第２コネクタＣＴ２に接続されてもよい。いくつかの実施例において、図２１を参照して、第１コネクタＣＴ１、第２コネクタＣＴ２、データケーブルＤａｔおよび電源ケーブルＶＤＤは同じ層に位置してもよい。いくつかの実施例において、図２２を参照して、走査線Ｇａｔ、第１電極板Ｃ１およびリセット線Ｒｅｓｅは同じ層に位置してもよい。いくつかの実施例において、図２３を参照して、第２電極板Ｃ２および初期化電圧線Ｖｉｎｉｔは同じ層に位置してもよい。

図２０および図２４を参照し、第１チャネル領域ＡＣＴ１３は、第１活性層ＡＣＴ１と走査線Ｇａｔとの重なる領域であってもよく、第２チャネル領域ＡＣＴ２３は、第２活性層ＡＣＴ２と第１電極板Ｃ１との重なる領域であってもよく、第３チャネル領域ＡＣＴ３３は、第３活性層ＡＣＴ３とリセット線Ｒｅｓｅとの重なる領域であってもよく、第４チャネル領域ＡＣＴ４３は、第４活性層ＡＣＴ４と走査線Ｇａｔとの重なる領域であってもよい。

図１９および図２０を参照して、発光素子ＤはアノードＤ１およびカソードＤ２を含む。第１トランジスタＴ１は、第１活性層ＡＣＴ１、および走査線Ｇａｔに接続される第１ゲートＧ１を含み、第１活性層ＡＣＴ１は、第１電極領域ＡＣＴ１１、第２電極領域ＡＣＴ１２、および第１電極領域と第２電極領域との間に位置する第１チャネル領域ＡＣＴ１３を含み、第１電極領域ＡＣＴ１１がデータケーブルＤａｔに接続され、第２電極領域ＡＣＴ１２が電源ケーブルＶＤＤに接続される。

コンデンサＣは、第１電極板Ｃ１および電源ケーブルＶＤＤに接続される第２電極板Ｃ２を含む。第２トランジスタＴ２、第２活性層ＡＣＴ２および第１電極板Ｃ１に接続される第２ゲートＧ２を含み、第２活性層ＡＣＴ２は、第３電極領域ＡＣＴ２１、第４電極領域ＡＣＴ２２、および第３電極領域ＡＣＴ２１と第４電極領域ＡＣＴ２２との間に位置する第２チャネル領域ＡＣＴ２３を含み、第３電極領域ＡＣＴ２１が第２電極領域ＡＣＴ１２に接続され、第４電極領域ＡＣＴ２２がアノードＤ１に接続される。

第３トランジスタＴ３は、第３活性層ＡＣＴ３およびリセット線Ｒｅｓｅに接続される第３ゲートＧ３を含み、第３活性層ＡＣＴ３は、第５電極領域ＡＣＴ３１、第６電極領域ＡＣＴ３２、第５電極領域ＡＣＴ３１と第６電極領域ＡＣＴ３２との間に位置する第３チャネル領域ＡＣＴ３３を含み、第５電極領域ＡＣＴ３１が第１電極板Ｃ１に接続され、第６電極領域ＡＣＴ３２が初期化電圧線Ｖｉｎｉｔに接続される。

以下、図１９および図２０を参照して、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６および第７トランジスタＴ７を説明する。

第４トランジスタＴ４は、第４活性層ＡＣＴ４および走査線Ｇａｔに接続される第４ゲートＧ４を含む。いくつかの実施例において、走査線Ｇａｔと第４ゲートＧ４は一体的に配置されてもよい。図２０に示すように、第４活性層ＡＣＴ４は、第７電極領域ＡＣＴ４１、第８電極領域ＡＣＴ４２、および第７電極領域ＡＣＴ４１と第８電極領域ＡＣＴ４２との間に位置する第４チャネル領域ＡＣＴ４３を含む。第７電極領域ＡＣＴ４１は第２ゲートＧ２に接続され、第８電極領域ＡＣＴ４２は第４電極領域ＡＣＴ２２に接続される。例えば、第７電極領域ＡＣＴ４１は、図２５に示されるビアホールＶ４を介して、第１コネクタＣＴ１に接続されてもよく、第２ゲートＧ２は、図２５に示されるビアホールＶ５を介して、第１コネクタＣＴ１に接続されてもよい。いくつかの実施例において、第７電極領域ＡＣＴ４１と第５電極領域ＡＣＴ３１は、一体的に配置されてもよい。いくつかの実施例において、第８電極領域ＡＣＴ４２と第４電極領域ＡＣＴ２２は、一体的に配置されてもよい。いくつかの実施例において、第４チャネル領域ＡＣＴ４３は、離間した２つの部分を含むことができ、即ち、第４ゲートＧ４が２つのゲートを含むことができる。

第５トランジスタＴ５は、第５活性層ＡＣＴ５および制御線ＥＭに接続される第５ゲートＧ５を含む。図２０に示すように、第５活性層ＡＣＴ５は、第９電極領域ＡＣＴ５１、第１０電極領域ＡＣＴ５２、および第９電極領域ＡＣＴ５１と第１０電極領域ＡＣＴ５２との間に位置する第５チャネル領域ＡＣＴ５３を含む。第９電極領域ＡＣＴ５１は電源ケーブルＶＤＤに接続され、第１０電極領域ＡＣＴ５２は第２電極領域ＡＣＴ１２に接続される。例えば、第９電極領域ＡＣＴ５１は、図２５に示されるビアホールＶ２を介して電源ケーブルＶＤＤに接続されてもよい。例えば、第１０電極領域ＡＣＴ５２は、第３電極領域ＡＣＴ２１を介して第２電極領域ＡＣＴ１２に接続されてもよい。いくつかの実施例において、図２２を参照して、制御線ＥＭ、走査線Ｇａｔ、第１電極板Ｃ１およびリセット線Ｒｅｓｅは、同じ層に位置してもよい。

第６トランジスタＴ６は、第６活性層ＡＣＴ６および制御線ＥＭに接続される第６ゲートＧ６を含む。図２０に示すように、第６活性層ＡＣＴ６は、第１１電極領域ＡＣＴ６１、第１２電極領域ＡＣＴ６２、および第１１電極領域ＡＣＴ６１と第１２電極領域ＡＣＴ６２との間に位置する第６チャネル領域ＡＣＴ６３を含む。第１１電極領域ＡＣＴ６１は第４電極領域ＡＣＴ２２に接続され、第１２電極領域ＡＣＴ６２はアノードＤ１に接続される。いくつかの実施例において、第１１電極領域ＡＣＴ６１と第４電極領域ＡＣＴ２２は、一体的に配置されてもよい。いくつかの実施例において、第１２電極領域ＡＣＴ６２は、図２５に示されるビアホールＶ８を介して、導電層Ｍ（例えば、金属層）に接続されてもよく、導電層Ｍが他のビアホールを介してアノードＤ１に接続されてもよい。いくつかの実施例において、図２１を参照して、導電層Ｍ、第１コネクタＣＴ１、第２コネクタＣＴ２、データケーブルＤａｔおよび電源ケーブルＶＤＤは、同じ層に位置してもよい。

第７トランジスタＴ７は、第７活性層ＡＣＴ７およびリセット線Ｒｅｓｅに接続される第７ゲートＧ７を含む。いくつかの実施例において、リセット線Ｒｅｓｅと第７ゲートＧ７は、一体的に配置されてもよい。図２０に示すように、第７活性層ＡＣＴ７は、第１３電極領域ＡＣＴ７１、第１４電極領域ＡＣＴ７２、第１３電極領域ＡＣＴ７１と第１４電極領域ＡＣＴ７２との間に位置する第７チャネル領域ＡＣＴ７３を含む。第１３電極領域ＡＣＴ７１は第１２電極領域ＡＣＴ６２に接続され、第１４電極領域ＡＣＴ７２は初期化電圧線Ｖｉｎｉｔに接続される。例えば、第１４電極領域ＡＣＴ７２は、図２５に示されるビアホールＶ６を介して第２コネクタＣＴ２に接続されてもよく、初期化電圧線Ｖｉｎｉｔは、図２５に示されるビアホールＶ７を介して第２コネクタＣＴ２に接続されてもよい。いくつかの実施例において、第１４電極領域ＡＣＴ７２と第６電極領域ＡＣＴ３２は、一体的に配置されてもよい。

図２０および図２４を参照して、第５チャネル領域ＡＣＴ５３は、第５活性層ＡＣＴ５と制御線ＥＭの重なる領域であってもよく、第６チャネル領域ＡＣＴ６３は、第６活性層ＡＣＴ６と制御線ＥＭの重なる領域であってもよく、第７チャネル領域ＡＣＴ７３は、第７活性層ＡＣＴ７とリセット線の重なる領域であってもよい。

いくつかの実施例において、図２０を参照して、第１活性層ＡＣＴ１、第２活性層ＡＣＴ２、第３活性層ＡＣＴ３、第４活性層ＡＣＴ４、第５活性層ＡＣＴ５、第６活性層ＡＣＴ６および第７活性層ＡＣＴ７は、同じ層に位置してもよい。

以下、本開示のいくつかの実施例によるサブ画素の駆動方法を説明する。なお、以下の説明において、サブ画素は、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６およびＴ７を含み、かつトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６およびＴ７は、すべてＰ型チャネルトランジスタであると仮定する。

リセット段階では、第３トランジスタＴ３は、リセット線Ｒｅｓｅのリセット信号に応答して連通され、第２トランジスタＴ２の第２ゲートＧ２は、第３トランジスタＴ３を介して初期化電圧線Ｖｉｎｉｔに接続される。このようにして、駆動トランジスタＴ１の第２ゲートＧ２の電圧は、初期化電圧線Ｖｉｎｉｔの電圧までリセットされる。

補償段階では、第１トランジスタＴ１および第４トランジスタＴ４は、走査線Ｇａｔの走査信号に応答して連通される。この場合、第２トランジスタＴ２は、ダイオード接続状態にあり、順方向にバイアスされている。第２トランジスタＴ２の第２ゲートＧ２の電圧は、データケーブルＤａｔのデータ信号からの電圧Ｖｄａｔａと第２トランジスタＴ２の閾値電圧Ｖｔｈ（負数量）との合計であり、即ち、Ｖｄａｔａ＋Ｖｔｈである。このとき、コンデンサＣｓｔの第１電極板Ｃ１の電圧は、Ｖｄａｔａ＋Ｖｔｈであり、コンデンサＣｓｔの第２電極板Ｃ２の電圧は、電源ケーブルＶＤＤの電圧ＥＬＶＤＤである。コンデンサＣｓｔは、第１電極板Ｃ１と第２電極板Ｃ２との間の電圧差に対応の電荷で充電される。

発光段階では、第５トランジスタＴ５および第６トランジスタＴ６は、制御線ＥＭの制御信号に応答して連通される。第２トランジスタＴ２の第２ゲートＧ２の電圧と電源ケーブルＶＤＤの電圧との間の電圧差に応じて駆動電流Ｉｄが生成され、駆動電流Ｉｄが第６トランジスタＴ６によって発光素子Ｄに供給される。発光段階では、第２トランジスタＴ２のゲート－ソース間電圧Ｖｇｓは、（Ｖｄａｔａ＋Ｖｔｈ）－ＥＬＶＤＤに維持される。駆動電流Ｉｄは、（Ｖｄａｔａ－ＥＬＶＤＤ）２に比例する。したがって、駆動電流Ｉｄは、第１トランジスタＴ１の閾値電圧Ｖｔｈと無関係である。

さらに、リセット段階では、第７トランジスタＴ７は、リセット線Ｒｅｓｅのリセット信号に応答して連通される。また、第７トランジスタＴ７は、第１トランジスタＴ１と第４トランジスタＴ４と同時に連通されてもよい。第２トランジスタＴ２が切断された際、駆動電流Ｉｄが発光素子Ｄを駆動して発光させることを避けるために、駆動電流Ｉｄの一部は、バイパス電流Ｉｂｐとして第７トランジスタＴ７から流れ出すことができる。

なお、当該表示基板０１および表示装置０３の他の構成部分（例えば、画像データ符号化／復号化装置、クロック回路など）は、適用可能な構成部材を使用することができ、これらは当業者によって理解されるべきであり、ここでは省略され、本開示に対する制限と見なされるべきではない。

本開示の少なくとも１つの実施例は、本開示の上記の表示基板のいずれかを備える表示装置を、さらに提供する。当該表示装置は、携帯電話、タブレットコンピュータ、テレビ、モニター、ノートブックコンピュータ、デジタルフォトフレーム、ナビゲーターなどの表示機能を備えた任意の製品またはコンポーネントとして実装することができる。

以上、一般的な説明および具体的な実施形態を使用して、本開示を詳細に説明してきたが、本開示の実施例に基づいていくつかの修正または改善を行うことができ、これは当業者には明らかである。したがって、本開示の精神から逸脱することなく行われたこれらの修正または改善はすべて、本開示によって主張される保護の範囲内にある。

上記の説明は、本開示の単なる例示的な実施形態であるが、本開示の保護範囲を制限するために使用されるものではなく、本開示の保護範囲が添付の特許請求の範囲によって決定される。

０１ 表示基板
０３ 表示装置
１０ 表示領域
１１ 第１表示領域
１２ 第２表示領域
２０ 第１信号線
２１ 第１本体部
２２ 第１巻線部
６０ 接続配線
４１１ 第１発光素子
４１２ 第１画素回路
Ｄ１ 第１方向

Claims (22)

1. 表示領域、少なくとも１つの第１信号線および少なくとも１つの接続配線を含む表示基板であって、
   前記表示領域は、第１表示領域および第２表示領域を含み、
   前記第２表示領域が前記第１表示領域の少なくとも一部を取り囲み、
   前記第１表示領域が少なくとも１つの第１発光素子を含み、前記第２表示領域が少なくとも１つの第１画素回路を含み、
   前記少なくとも１つの第１信号線が第１本体部および第１巻線部を含み、
   前記第１本体部が第１方向に沿って延在し、前記第１巻線部の少なくとも一部が前記第１方向と交差する方向に沿って延在し、
   前記少なくとも１つの第１信号線が、第１駆動信号を前記少なくとも１つの第１画素回路に送信するように、前記少なくとも１つの第１画素回路と電気的に接続され、
   前記少なくとも１つの第１画素回路が、それぞれ対応の接続配線を介して、前記少なくとも１つの第１発光素子と電気的に接続され、
   前記少なくとも１つの第１画素回路が、それぞれ前記少なくとも１つの第１発光素子を駆動するように構成されている、
   表示基板。
2. 前記表示領域は、第３表示領域をさらに含み、
   前記第３表示領域が前記第２表示領域の少なくとも一部を取り囲み、
   前記少なくとも１つの第１発光素子が複数の第１発光素子を含み、
   前記第２表示領域が複数の第２発光素子を含み、
   前記第３表示領域が複数の第３発光素子を含み、
   前記少なくとも１つの第１信号線が、前記第１方向に沿って並列に配置された第１発光素子および第３発光素子を駆動するように配置されている、
   請求項１に記載の表示基板。
3. 少なくとも１つの第２信号線をさらに含み、
   前記少なくとも１つの第２信号線は、前記第１方向と交差する第２方向に沿って延在する第２本体部を含み、
   前記第１本体部の前記第１方向に沿って延在する仮想延長線と、前記第２本体部の前記第２方向に沿って延在する仮想延長線は、前記第１表示領域内に交差し、
   前記少なくとも１つの第２信号線の第２本体部が、前記第１駆動信号と異なる第２駆動信号を、前記少なくとも１つの第１画素回路に送信するように、前記少なくとも１つの第１画素回路と電気的に接続されている、
   請求項１または２に記載の表示基板。
4. 前記少なくとも１つの接続配線は、前記第２方向に沿って、前記第１表示領域から前記第２表示領域まで延在する、
   請求項３に記載の表示基板。
5. 前記第１本体部は、前記第１表示領域によって離間された第１サブ部分および第２サブ部分を含み、
   前記第１サブ部分と前記第２サブ部分が、前記第１巻線部を介して電気的に接続され、
   前記第１巻線部の少なくとも一部は、前記第１サブ部分と前記第２サブ部分との間に位置し前記第１方向に沿って延在する仮想接続線と交差する、
   請求項１～４のいずれか一項に記載の表示基板。
6. 前記第１巻線部が円弧線であり、前記円弧線の第１端が、前記第１サブ部分の前記第２サブ部分に近い端部と接続され、前記円弧線の第２端が、前記第２サブ部分の前記第１サブ部分に近い端部と接続され、または、
   前記第１巻線部が順次接続される第１線分、第２線分および第３線分を含み、前記第１線分の前記第２線分と接続しない端部が、前記第１サブ部分の前記第２サブ部分に近い端部と接続され、前記第３線分の前記第２線分と接続しない端部が、前記第２サブ部分の前記第１サブ部分に近い端部と接続され、前記第２線分が前記第１方向に沿って延在し、前記第１線分および前記第３線分が、前記第１方向と交差する第２方向に沿って延在する、
   請求項５に記載の表示基板。
7. 前記第２表示領域は、内縁と外縁とを有し、前記第２表示領域の内縁が前記第１巻線部を取り囲む、
   請求項５または６に記載の表示基板。
8. 前記少なくとも１つの第１信号線は、第２巻線部をさらに含み、
   前記第２巻線部の第１端が前記第２サブ部分と電気的に接続され、前記第２巻線部の第２端が対応の第１画素回路と電気的に接続され、
   前記第２巻線部が順次接続される第１線部および第２線部を含み、
   前記第１線部の前記第２線部と接続しない一端が前記第２巻線部の第１端になり、
   前記第２線部の前記第１線部と接続しない一端が前記第２巻線部の第２端になり、
   前記第１線部が前記第１方向と交差する第２方向に沿って延在し、
   前記第２線部が前記第１方向に沿って延在し、かつ前記第２方向に前記第２サブ部分と並列に配置され、
   作動中に、前記第２線部の電流が前記本体部の電流と逆向きに流れる、
   請求項５～７のいずれか一項に記載の表示基板。
9. 前記表示領域を取り囲む周辺領域をさらに含み、
   前記第１線部は全体として前記周辺領域に位置し、かつ、前記第１方向に前記第２表示領域と並列に配置されている。
   請求項８に記載の表示基板。
10. 前記第１線部は全体として前記第２表示領域内に位置し、かつ、前記第１線部の少なくとも一部が前記第１方向に前記第１表示領域と並列に配置されている、
    請求項８に記載の表示基板。
11. 前記表示領域を取り囲む周辺領域をさらに含み、
    前記第１線部は、順次接続される第１部分、第２部分および第３部分を含み、
    前記第１線部の第１部分が前記第２サブ部分と電気的に接続され、前記第１線部の第３部分が前記第２線部と電気的に接続され、
    前記第１線部の第１部分が前記周辺領域に位置し、かつ前記第１方向に前記第２表示領域と並列に配置され、
    前記第１線部の第２部分が、前記第１方向に沿って、前記周辺領域から前記第２表示領域まで延在し、
    前記第１線部の第３部分が前記第２表示領域に位置し、かつ前記第１線部の第３部分の前記第２方向に沿って延在する仮想延長線が前記第１方向に前記第１表示領域と並列に配置されている、
    請求項８に記載の表示基板。
12. 前記少なくとも１つの第１信号線は、第３巻線部をさらに含み、
    前記第３巻線部の第１端が前記第１サブ部分と電気的に接続され、前記第３巻線部の第２端が対応の第１画素回路と電気的に接続され、前記第２巻線部と接続される第１画素回路が、前記第３巻線部と接続される第１画素回路と異なる、
    請求項８～１１のいずれか一項に記載の表示基板。
13. 前記第３巻線部は、順次接続される第３線部および第４線部を含み、
    前記第３線部の前記第４線部と接続しない一端が前記第３巻線部の第１端になり、前記第４線部の前記第３線部と接続しない一端が前記第３巻線部の第２端になり、
    前記第３線部が前記第２方向に沿って延在し、前記第１方向に前記第１線部と並列に配置され、
    前記第４線部が前記第１方向に沿って延在し、前記第２方向に前記第１サブ部分と並列に配置され、
    作動中に、前記第４線部の電流が前記本体部の電流と同じ向きに流れる、
    請求項１２に記載の表示基板。
14. 前記第１本体部、前記第１巻線部および前記第２線部は、前記表示基板の第１電極層に位置し、
    前記第１線部が前記表示基板の第２電極層に位置し、
    前記第１電極層と前記第２電極層とは、前記表示基板の表示面の法線方向に重なっており、
    前記第１線部がそれぞれ前記第１電極層と前記第２電極層との間にある絶縁層の第１ビアホールおよび第２ビアホールを介して、前記第２サブ部分および前記第２線部と電気的に接続されている、
    請求項８～１３のいずれか一項に記載の表示基板。
15. 前記少なくとも１つの第１画素回路のそれぞれが薄膜トランジスタを含み、
    前記薄膜トランジスタがゲートおよびソースドレインを含み、
    前記ソースドレインが前記第１電極層に位置し、前記ゲートが前記第２電極層に位置する、
    請求項１４に記載の表示基板。
16. 前記第１巻線部は前記第１表示領域を取り囲み、かつその全体が第２表示領域に位置し、
    前記第１巻線部が順次接続される第５線部、第６線部および第７線部を含み、
    前記第５線部が前記第１サブ部分と電気的に接続され、前記第７線部が前記第２サブ部分と電気的に接続され、
    前記第６線部が前記第１方向に沿って延在し、前記第５線部および第７線部が前記第１方向と交差する第２方向に沿って延在し、
    前記第６線部は、前記第１サブ部分と前記第２サブ部分との間に位置し前記第１方向に沿って延在する仮想接続線と前記第１方向に並列に配置され、
    前記第６線部が前記第６線部と電気的に接続される第１画素回路と少なくとも部分的に重なり、
    作動中に、前記第６線部の電流が前記本体部の電流と同じ向きに流れる、
    請求項５に記載の表示基板。
17. 前記第１巻線部は、前記第１表示領域を取り囲み、かつその全体が第２表示領域に位置し、
    前記第１巻線部が順次接続された第８線部および第９線部を含み、
    前記第８線部が前記第１本体部と電気的に接続され、かつ前記第２方向に沿って延在し、
    前記第９線部が前記第１方向に沿って延在し、かつ前記第１方向に、前記第１本体部の仮想延長線と並列に配置され、
    作動中に、前記第９線部の電流が前記本体部の電流と同じ向きに流れ、
    前記第９線部が、前記第１表示領域では、前記第１方向に沿って並列に配置された第１数量の第１発光素子を駆動するように構成された第１画素回路と、電気的に接続されている、
    請求項４に記載の表示基板。
18. 前記第２信号線は、第４巻線部をさらに含み、前記第４巻線部が、前記第２本体部の前記第２方向に沿う仮想延長線からずれて配線され、
    前記第２本体部は、前記第１表示領域によって離間された第３サブ部分および第４サブ部分を含み、前記第３サブ部分と前記第４サブ部分とが前記第４巻線部を介して電気的に接続され、
    前記第４巻線部は、前記第３サブ部分と前記第４サブ部分との間に位置し前記第２方向に沿って延在する仮想接続線からずれて配線される、
    請求項１７に記載の表示基板。
19. 前記少なくとも１つの第１画素回路のそれぞれは薄膜トランジスタを含み、前記薄膜トランジスタがゲートおよびソースドレインを含み、
    前記ソースドレイン、前記第１巻線部および前記第２信号線はいずれも前記第１電極層に位置し、前記第１本体部および前記ゲートが第２電極層に位置する、
    請求項１８に記載の表示基板。
20. 前記少なくとも１つの接続配線の前記第１表示領域にある部分は、透明な配線である、
    請求項１～１９のいずれか一項に記載の表示基板。
21. 請求項１～２０のいずれか一項に記載の表示基板を備える表示装置。
22. センサをさらに備え、前記センサは、前記表示基板の非表示側に設けられ、前記表示基板の表示面の法線方向に、前記第１表示領域と重なり、かつ前記第１表示領域を通過する光信号を受信して処理するように構成されている、
    請求項２１に記載の表示装置。

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