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JP7575443B2 - 表示基板および表示装置 - Google Patents

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JP7575443B2
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Description

(関連出願の相互参照)
本願は、2020年1月23に出願されたPCT特許出願PCT/CN2020/073993、PCT/CN2020/073995、PCT/CN2020/073996およびPCT/CN2020/074001に基づいて優先権を主張し、すべての目的のために、上記のPCT特許出願に開示された内容の全体が本願の一部として援用される。
本開示の実施例は、表示基板および表示装置に関する。
有機発光ダイオード(Organic Light Emitting Diode,OLED)ディスプレイデバイスは、広い視野角、高コントラスト、高速応答速度、広い色域、高いスクリーン対ボディ比、自発光、軽量、薄型などの特性を備えている。さらに、無機発光ディスプレイデバイスと比較して、有機発光ダイオードディスプレイデバイスは、より高い発光輝度およびより低い駆動電圧などの利点を有する。上記の特性と利点により、有機発光ダイオード(OLED)ディスプレイデバイスは徐々に注目を集めており、携帯電話、ディスプレイ、ノートブックコンピュータ、スマートウォッチ、デジタルカメラ、計装、フレキシブルウェアラブルデバイスなどの表示機能を備えたデバイスに適用できる。ディスプレイ技術のさらなる発展に伴い、スクリーン対ボディ比の高いディスプレイデバイスはもはや人々のニーズを満たすことができず、フルスクリーンのディスプレイデバイスは将来のディスプレイ技術の開発動向となっている。
本開示の少なくとも1つの実施例は、表示領域、少なくとも1つの第1信号線および少なくとも1つの接続配線を含む表示基板を提供する。前記表示領域は、第1表示領域、および少なくとも一部が前記第1表示領域を取り囲む第2表示領域を含み、前記第1表示領域が少なくとも1つの第1発光素子を含み、前記第2表示領域が少なくとも1つの第1画素回路を含み、前記少なくとも1つの第1信号線が第1本体部および第1巻線部を含み、前記第1本体部が第1方向に沿って延在し、前記第1巻線部が前記第1本体部の前記第1方向に沿う仮想延長線からずれて配線され、前記少なくとも1つの第1信号線が、第1駆動信号を前記少なくとも1つの第1画素回路に送信するように、前記少なくとも1つの第1画素回路と電気的に接続され、前記少なくとも1つの第1画素回路がそれぞれ対応の接続配線を介して、前記少なくとも1つの第1発光素子と電気的に接続され、前記少なくとも1つの第1画素回路が、それぞれ前記少なくとも1つの第1発光素子を駆動するように構成されている。
例えば、前記表示基板の少なくとも1つの例において、前記表示領域は、第3表示領域をさらに含み、前記第3表示領域が前記第2表示領域の少なくとも一部を取り囲み、前記少なくとも1つの第1発光素子が複数の第1発光素子を含み、前記第2表示領域が複数の第2発光素子を含み、前記第3表示領域が複数の第3発光素子を含み、前記少なくとも1つの第1信号線が、前記第1方向に沿って並列に配置された第1発光素子および第3発光素子を駆動するように構成されている。
例えば、前記表示基板の少なくとも1つの例において、前記表示基板は、少なくとも1つの第2信号線をさらに含む。前記少なくとも1つの第2信号線は第2本体部を含み、前記第2本体部が前記第1方向と交差する第2方向に沿って延在し、前記第1本体部の前記第1方向に沿って延在する仮想延長線と、前記第2本体部の前記第2方向に沿って延在する仮想延長線とは前記第1表示領域内に交差し、前記少なくとも1つの第2信号線の第2本体部が、前記第1駆動信号と異なる第2駆動信号を、前記少なくとも1つの第1画素回路に送信するように、前記少なくとも1つの第1画素回路と電気的に接続される。
例えば、前記表示基板の少なくとも1つの例において、前記少なくとも1つの接続配線は、前記第2方向に沿って、前記第1表示領域から前記第2表示領域まで延在する。
例えば、前記表示基板の少なくとも1つの例において、前記第1本体部は、前記第1表示領域によって離間された第1サブ部分および第2サブ部分を含み、前記第1サブ部分と前記第2サブ部分が前記第1巻線部を介して電気的に接続され、前記第1巻線部の少なくとも一部は、前記第1サブ部分と前記第2サブ部分との間に位置し前記第1方向に沿って延在する仮想接続線と交差する。
例えば、前記表示基板の少なくとも1つの例において、前記第1巻線部が円弧線であり、前記円弧線の第1端が前記第1サブ部分の前記第2サブ部分に近い端部と接続され、前記円弧線の第2端が前記第2サブ部分の前記第1サブ部分に近い端部と接続され、または、前記第1巻線部が順次接続される第1線分、第2線分および第3線分を含み、前記第1線分の前記第2線分と接続しない端部が、前記第1サブ部分の前記第2サブ部分に近い端部と接続され、前記第3線分の前記第2線分と接続しない端部が前記第2サブ部分の前記第1サブ部分に近い端部と接続され、前記第2線分が前記第1方向に沿って延在し、前記第1線分および前記第3線分が前記第1方向と交差する第2方向に沿って延在する。
例えば、前記表示基板の少なくとも1つの例において、前記第2表示領域は、内縁と外縁とを有し、前記第2表示領域の内縁が前記第1巻線部を取り囲む。
例えば、前記表示基板の少なくとも1つの例において、前記少なくとも1つの第1信号線は、第2巻線部をさらに含む。前記第2巻線部の第1端が前記第2サブ部分と電気的に接続され、前記第2巻線部の第2端が対応の第1画素回路と電気的に接続され、前記第2巻線部が順次接続される第1線部および第2線部を含み、前記第1線部の前記第2線部と接続しない一端が前記第2巻線部の第1端になり、前記第2線部の前記第1線部と接続しない一端が前記第2巻線部の第2端になり、前記第1線部が前記第1方向と交差する第2方向に沿って延在し、前記第2線部が前記第1方向に沿って延在し、かつ前記第2方向に前記第2サブ部分と並列に配置され、作動中に、前記第2線部の電流が前記本体部と逆向きに流れる。
例えば、前記表示基板の少なくとも1つの例において、前記表示基板は、前記表示領域を取り囲む周辺領域をさらに含む。前記第1線部は全体として前記周辺領域に位置し、かつ、前記第1方向に前記第2表示領域と並列に配置されている。
例えば、前記表示基板の少なくとも1つの例において、前記第1線部は全体として前記第2表示領域内に位置し、かつ、前記第1線部の少なくとも一部が、前記第1方向に前記第1表示領域と並列に配置されている。
例えば、前記表示基板の少なくとも1つの例において、前記表示基板は、前記表示領域を取り囲む周辺領域をさらに含む。前記第1線部は、順次接続される第1部分、第2部分および第3部分を含み、前記第1線部の第1部分が前記第2サブ部分と電気的に接続され、前記第1線部の第3部分が前記第2線部と電気的に接続され、前記第1線部の第1部分が前記周辺領域に位置し、かつ前記第1方向に前記第2表示領域と並列に配置され、前記第1線部の第2部分が、前記第1方向に沿って前記周辺領域から前記第2表示領域まで延在し、前記第1線部の第3部分が前記第2表示領域に位置し、かつ前記第1線部の第3部分の前記第2方向に沿って延在する仮想延長線が、前記第1方向に前記第1表示領域と並列に配置されている。
例えば、前記表示基板の少なくとも1つの例において、前記少なくとも1つの第1信号線は、第3巻線部をさらに含む。前記第3巻線部の第1端が前記第1サブ部分と電気的に接続され、前記第3巻線部の第2端が対応の第1画素回路と電気的に接続され、前記第2巻線部と接続される第1画素回路は、前記第3巻線部と接続される第1画素回路と異なる。
例えば、前記表示基板の少なくとも1つの例において、前記第3巻線部は、順次接続される第3線部および第4線部を含み、前記第3線部の前記第4線部と接続しない一端が前記第3巻線部の第1端になり、前記第4線部の前記第3線部と接続しない一端が前記第3巻線部の第2端になり、前記第3線部が前記第2方向に沿って延在し、前記第1方向に前記第1線部と並列に配置され、前記第4線部が前記第1方向に沿って延在し、かつ、前記第2方向に前記第1サブ部分と並列に配置され、作動中に、前記第4線部の電流が前記本体部の電流と同じ向きに流れる。
例えば、前記表示基板の少なくとも1つの例において、前記第1本体部、前記第1巻線部および前記第2線部は、前記表示基板の第1電極層に位置し、前記第1線部が前記表示基板の第2電極層に位置し、前記第1電極層と前記第2電極層とは、前記表示基板の表示面の法線方向に重なっており、前記第1線部がそれぞれ前記第1電極層と前記第2電極層との間にある絶縁層の第1ビアホールおよび第2ビアホールを介して、前記第2サブ部分および前記第2線部と電気的に接続されている。
例えば、前記表示基板の少なくとも1つの例において、前記少なくとも1つの第1画素回路のそれぞれが薄膜トランジスタを含み、前記薄膜トランジスタがゲートおよびソースドレインを含み、前記ソースドレインが前記第1電極層に位置し、前記ゲートが前記第2電極層に位置する。
例えば、前記表示基板の少なくとも1つの例において、前記第1巻線部が前記第1表示領域を取り囲み、かつその全体が第2表示領域に位置し、前記第1巻線部が順次接続される第5線部、第6線部および第7線部を含み、前記第5線部が前記第1サブ部分と電気的に接続され、前記第7線部が前記第2サブ部分と電気的に接続され、前記第6線部が前記第1方向に沿って延在し、前記第5線部および第7線部が前記第1方向と交差する第2方向に沿って延在し、前記第6線部は、前記第1サブ部分と前記第2サブ部分との間に位置し前記第1方向に沿って延在する仮想接続線と、前記第1方向に並列に配置され、前記第6線部が、前記第6線部と電気的に接続される第1画素回路と少なくとも部分的に重なり、作動中に、前記第6線部の電流が前記本体部の電流と同じ向きに流れる。
例えば、前記表示基板の少なくとも1つの例において、前記第1巻線部は、前記第1表示領域を取り囲み、かつその全体が第2表示領域に位置し、前記第1巻線部が順次接続された第8線部および第9線部を含み、前記第8線部が前記第1本体部と電気的に接続され、かつ前記第2方向に沿って延在し、前記第9線部が前記第1方向に沿って延在し、かつ前記第1方向に前記第1本体部の仮想延長線と並列に配置され、作動中に、前記第9線部の電流が前記本体部の電流と同じ向きに流れ、前記第9線部が、前記第1表示領域では、前記第1方向に沿って並列に配置された前記第1数量の第1発光素子を駆動するように構成された第1画素回路と、電気的に接続されている。
例えば、前記表示基板の少なくとも1つの例において、前記第2信号線は第4巻線部をさらに含み、前記第4巻線部が、前記第2本体部の前記第2方向に沿う仮想延長線からずれて配線され、前記第2本体部は、前記第1表示領域によって離間された第3サブ部分および第4サブ部分を含み、前記第3サブ部分と前記第4サブ部分とが前記第4巻線部を介して電気的に接続され、前記第4巻線部が前記第3サブ部分と前記第4サブ部分との間に位置し、かつ前記第2方向に沿って延在する仮想接続線からずれて配線されている。
例えば、前記表示基板の少なくとも1つの例において、前記少なくとも1つの第1画素回路のそれぞれは薄膜トランジスタを含み、前記薄膜トランジスタがゲートおよびソースドレインを含み、前記ソースドレイン、前記第1巻線部および前記第2信号線はいずれも前記第1電極層に位置し、前記第1本体部および前記ゲートが第2電極層に位置する。
例えば、前記表示基板の少なくとも1つの例において、前記少なくとも1つの接続配線の前記第1表示領域にある部分は、透明な配線である。
本開示の少なくとも1つの実施例は、本開示の少なくとも1つの実施例によって提供された任意の1つの表示基板を備える、表示装置をさらに提供する。
例えば、前記表示基板の少なくとも1つの例において、前記表示装置は、センサをさらに含む。前記センサは、前記表示基板の非表示側に設けられ、前記表示基板の表示面の法線方向に前記第1表示領域と重なり、かつ前記第1表示領域を通過する光信号を、受信して処理するように構成されている。
本開示の実施例の技術的解決手段をより明確に説明するために、実施例の添付の図面を以下に簡単に紹介する。明らかに、以下に説明される図面は、本開示のいくつかの実施例にのみ関連し、本開示を限定するのではない。
表示基板の概略断面図である。 図1Aに示される表示基板の概略平面図である。 図1Bに示される表示基板の部分領域の概略図である。 図1Bに示される表示基板の第1表示領域の一部および第2表示領域の一部の概略図である。 本開示の少なくとも1つの実施例によって提供される表示基板の概略平面図である。 図2Aに示される表示基板の第1表示領域および第2表示領域の概略平面図である。 図2Bに示される表示基板の第1表示領域および第2表示領域の一例である。 図2Cの部分領域の拡大図である。 図2Dに示される第1表示領域の部分領域の拡大図である。 図2Aに示される表示基板の第3表示領域の部分領域の拡大図である。 本開示の少なくとも1つの実施例によって提供される表示装置の概略断面図である。 図2Aに示される表示基板の第1の例である。 図4に示される表示基板の第1表示領域、第2表示領域、および周辺領域の一部を示すための第1概略図である。 図4に示される表示基板の第1表示領域、第2表示領域、および周辺領域の一部を示すための第2概略図である。 図4に示される表示基板の第1表示領域、第2表示領域、および周辺領域の一部を示すための第3概略図である。 本開示の少なくとも1つの実施例によって提供される、第1発光素子と、第1発光素子を駆動する第1画素回路との積層構造の概略図を示す。 本開示の少なくとも1つの実施例によって提供される第2画素ユニットの積層構造の概略図を示す。 本開示の少なくとも1つの実施例によって提供される第3画素ユニットの積層構造の概略図を示す。 本開示の少なくとも1つの実施例によって提供される、第2画素ユニットと、第2巻線部の第1線部と、第1本体部の第2サブ部分との積層構造の概略図である。 本開示の少なくとも1つの実施例によって提供される第2画素ユニットの別の積層構造の概略図を示す。 図5Aに示される線HH’に沿って取られた概略断面図である。 図2Aに示される表示基板の第2の例である。 図6に示される表示基板の第1表示領域、第2表示領域、および周辺領域の一部を示すための第1の概略図である。 図6に示される表示基板の第1表示領域、第2表示領域、および周辺領域の一部を示すための第2の概略図である。 図2Aに示される表示基板の第3の例である。 図8に示される表示基板の第1表示領域、第2表示領域、および周辺領域の一部を示すための第1の概略図である。 図8に示される表示基板の第1表示領域、第2表示領域、および周辺領域の一部を示すための第2の概略図である。 図2Aに示される表示基板の第4の例である。 図2Aに示される表示基板の第5の例である。 図11に示される表示基板の第1表示領域、第2表示領域、および周辺領域の一部を示すための第1の概略図である。 図11に示される表示基板の第1表示領域、第2表示領域、および周辺領域の一部を示すための第2の概略図である。 図12Bの部分領域に対応の概略平面図である。 図2Aに示される表示基板01の第6の例の概略平面図である。 図2Aに示される表示基板の第6の例の別の概略平面図である。 図2Aに示される表示基板の第6の例のさらに別の概略平面図である。 図13Cに示される部分領域REG_Bに対応の概略平面図である。 図2Aに示す表示基板の第7の例の概略平面図である。 図2Aに示される表示基板の第8の例の概略平面図である。 図2Aに示される表示基板の第8の例の別の概略平面図である。 本開示の少なくとも1つの実施例によって提供される画素回路、および当該画素電極によって駆動される発光素子である。 図17に示される7T1C画素回路の概略構造図である。 本開示の一実施例によるサブ画素の構造を示す概略図である。 本開示のいくつかの実施例による、サブ画素内の特定の層のレイアウトをそれぞれ示す概略図である。 本開示のいくつかの実施例による、サブ画素内の特定の層のレイアウトをそれぞれ示す概略図である。 本開示のいくつかの実施例による、サブ画素内の特定の層のレイアウトをそれぞれ示す概略図である。 本開示のいくつかの実施例による、サブ画素内の特定の層のレイアウトをそれぞれ示す概略図である。 本開示の一実施例による、サブ画素における図20から23に示される層が積層されたレイアウトを示す概略図である。 本開示の一実施例による、サブ画素における図20から図23に示される層が積層されたレイアウトを示す概略図である。
本発明の実施例の目的、技術的解決手段、および利点をより明確にするために、以下、本発明の実施例の技術的解決手段を、本発明の実施例の添付の図面を参照して明確かつ完全に説明する。明らかに、記載された実施例は、すべての実施例ではなく、本発明の実施例の一部である。記載された本発明の実施例に基づいて、創造的な作業なしに当業者によって得られた他のすべての実施例は、本発明の保護範囲に含まれるものとする。
別段の定義がない限り、本開示で使用される技術的または科学的用語は、本発明が属する分野の当業者によって理解される通常の意味を有するものとする。本開示で使用される「第1」、「第2」および類似な単語は、あらゆる順序、量、または重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。同様に、「1つ」、「一」、「当該」などの類似な単語は、数量制限を意味するのではなく、少なくとも1つあることを意味する。「含む」または「含有」などの類似な単語は、当該単語の前に現れる素子またはものが、当該単語の後にリストされる素子またはものおよびそれらの同等物をカバーするが、他の素子またはものを除外しないことを意味する。「接続」または「連結」などの類似な単語は、物理的または機械的接続に限定されず、直接または間接を問わず、電気的接続を含むことができる。「上」、「下」、「左」、「右」などは、相対位置関係を示すためにのみ使用され、記載された対象の絶対位置が変化すると、当該相対位置関係もそれに応じて変化する場合がある。
本開示の発明者は、アンダースクリーンセンサ(例えば、カメラ)を備えた現在の表示基板について、表示基板の、アンダースクリーンセンサ(例えば、カメラ)に対応の表示領域の透過率を高めるために、アンダースクリーンセンサ(カメラ)に対応の表示領域の発光素子の単位面積当たりの分布密度(PPI)は、表示基板の他の表示領域の発光素子の単位面積当たりの分布密度よりも小さいことを発見した。以下、図1Aおよび図1Bを参照して例示的な説明をする。
図1Aは、表示基板500の概略断面図であり、図1Bは、図1Aに示される表示基板500の概略平面図であり、図1Aに示される表示基板500が、図1Bに示される表示基板10の線BB’に対応する。図1Cは、図1Bに示される表示基板500の部分領域513の概略図である。
図1Aに示すように、当該表示基板500は、表示層510および検知層520を含み、検知層520が表示基板500の非表示側(即ち、ユーザーから離れた側)に設けられる。図1A~図1Cに示すように、表示層510は、第1表示領域511および第2表示領域512を含み、第1表示領域511は、アレイに配列された複数の第1画素ユニット531を含み、複数の第1画素ユニット531のそれぞれが第1発光素子および第1画素回路を含み、第2表示領域512がアレイに配列された複数の第2画素ユニット532を含み、複数の第2画素ユニット532のそれぞれが第2発光素子および第2画素回路を含む。例えば、複数の第1発光素子および複数の第2発光素子は、同じ構造および性能特性を有し、複数の第1画素回路および複数の第2第1画素回路は、同じ構造および性能特性を有する。
図1Aに示すように、検知層520はセンサ521を含み、センサ521が、表示基板500の表示面の法線方向に第1表示領域511と重なり、かつ、第1表示領域511を通過する光信号を、受信して処理するように構成されている。
図1Cに示すように、第1表示領域511内の素子による、第1表示領域511に入射し、センサ521に向けて伝送される光信号の遮蔽を低減するために、第1表示領域511における複数の第1画素ユニット531の単位面積あたりの分布密度が、第2表示領域512における複数の第2画素ユニット532の単位面積あたりの分布密度より小さく、第1表示領域511における複数の第1発光素子の単位面積あたりの分布密度が、第2表示領域512における複数の第2発光素子の単位面積あたりの分布密度よりも小さい。
本開示の発明者は、第1発光素子の単位面積当たりの分布密度(PPI)を減少させて、隣接する第1発光素子間の距離を増加させることにより、表示基板のアンダースクリーンセンサ(カメラ)に対応の表示領域の透過率をある程度で改善できるが、透過率の改善効果はまだ限られており、アンダースクリーンカメラで高品質の写真を取得するというユーザーの要求を完全に満たすことは困難であることをさらに発見した。
図1A~図1Cに示すように、表示基板のデータケーブル541およびゲート線542は、第1表示領域511を通過する。図1Dは、図1Bに示される表示基板500の第1表示領域の一部および第2表示領域の一部の概略図である。図1Dに示すように、データケーブル541は第1表示領域511を通過する。
本開示の発明者はまた、第1表示領域511を通過するデータケーブル541およびゲート線542が、第1表示領域511に入射し、センサ521に向かって投下する光を遮断するだけでなく、回折を引き起こす可能性もあり、それにより、センサから出力される画像にゴースト現象があり、そのため、センサが出力する画像の画質をさらに低下させたことを発見した。
本開示の少なくとも1つの実施例は、表示基板および表示装置を提供した。当該表示基板は、表示領域、少なくとも1つの第1信号線および少なくとも1つの接続配線を含む。表示領域は、第1表示領域、および少なくとも一部が第1表示領域を取り囲む第2表示領域を含み、第1表示領域が少なくとも1つの第1発光素子を含み、第2表示領域が少なくとも1つの第1画素回路を含み、少なくとも1つの第1信号線が第1本体部および第1巻線部を含み、第1本体部が第1方向に沿って延在し、第1巻線部の少なくとも一部が第1方向と交差する方向に沿って延在し、少なくとも1つの第1信号線が、第1駆動信号を少なくとも1つの第1画素回路に送信するように、少なくとも1つの第1画素回路と電気的に接続され、少なくとも1つの第1画素回路が、それぞれ対応の接続配線を介して、少なくとも1つの第1発光素子と電気的に接続され、少なくとも1つの第1画素回路がそれぞれ少なくとも1つの第1発光素子を駆動するように構成されている。
本開示の少なくとも1つの実施例は、本開示の少なくとも1つの実施例によって提供されたいずれか1つの表示基板を備える、表示装置をさらに提供した。当該表示基板および表示装置は、第1表示領域の透過率を高めることができる。
以下は、いくつかの例または実施例を通じて、本開示の少なくとも1つの実施例によって提供される表示基板および表示装置について、非限定的な説明を行う。以下に説明するように、互いに矛盾することなく、これらの具体的な例または実施例の異なる特徴を互いに組み合わせて、新しい例または実施例を得ることができ、これらの新しい例または実施例もまた、本開示の保護範囲に含まれる。
図2Aは、本開示の少なくとも1つの実施例によって提供された表示基板01の概略平面図である。図2Aに示すように、当該表示基板01は、表示領域10および周辺領域14を含み、表示領域10が第1表示領域11、第2表示領域12および第3表示領域13を含み、周辺領域14が第3表示領域13の少なくとも一部(例えば、全部)を取り囲む。例えば、図2Aに示すように、第1表示領域11、第2表示領域12および第3表示領域13は、互いに重なり合わない。例えば、図2Aに示すように、第3表示領域13は、第2表示領域12の少なくとも一部(例えば、一部)を取り囲む。例えば、図2Aに示すように、第3表示領域13が第2表示領域12の一部を取り囲む。なお、いくつかの例において、表示基板01は、周辺領域14を含まない場合もある。
図2Bは、図2Aに示される表示基板01の第1表示領域11および第2表示領域12の概略平面図である。例えば、図2Aおよび図2Bに示すように、第2表示領域12は、第1表示領域11の少なくとも一部(例えば、全部)を取り囲む。
例えば、図2Aおよび図2Bに示すように、第1表示領域11の形状は円形であってもよく、第2表示領域12の形状は長方形であってもよいが、本開示の実施例はこれに限定されない。また、例えば、第1表示領域11および第2表示領域12の形状は、両方とも長方形または他の適切な形状であってもよい。
図2Cは、図2Bに示される表示基板01の第1表示領域11および第2表示領域12の一例である。図2Dは、図2Cの部分領域REG1の拡大図である。図2Eは、図2Dに示される第1表示領域11の部分領域REG3の拡大図である。
例えば、図2C~図2Eに示すように、第1表示領域11は、複数の第1発光素子411を含む。なお、明確にするために、関連する図面は、第1発光素子411のアノード構造4111を使用して、第1発光素子411を概略的に示している。例えば、図2C~図2Eに示すように、第1表示領域11は、アレイに配列される複数の第1画素ユニット41を含み、複数の第1画素ユニット41のそれぞれは、第2数量の色の光を出射するように構成される第1数量の第1発光素子411を含む。例えば、図2C~図2Eに示すように、第1数量の第1発光素子411内の異なる第1発光素子411のアノード構造4111は、異なる形状を有する。それに対応して、第1数量の第1発光素子411内の異なる第1発光素子411は、異なる形状を有する。
例えば、図2C~図2Eに示すように、第1数量は4であってもよく、第2数量は3であってもよく、即ち、複数の第1画素ユニット41のそれぞれは、4つの第1発光素子411を含み、かつ上記4つの第1発光素子411は、3色(例えば、赤、緑、青)の光を発するように構成されている。例えば、複数の第1画素ユニット41のそれぞれは、4つの第1発光素子411(例えば、GGRB、即ち、2つの緑色の発光素子、1つの赤色の発光素子および1つの青色の発光素子)を含み、上記4つの発光素子(例えば、GGRB)はそれぞれ、緑、緑、赤、青の光を発するように構成されている。また、例えば、複数の第1画素ユニット41のそれぞれは、4つの第1発光素子411を含む場合、4つの第1発光素子411の配列方式がGGRBに限定されず、4つの第1発光素子411の配列方式もRGBGまたは他の適切な配列方式であってもよい。なお、いくつかの例において、第1数量と第2数量の両方が3であってもよく、この場合、複数の第1画素ユニット41のそれぞれは、3つの第1発光素子411(例えば、RGB)を含む。
例えば、図2Cおよび図2Dに示すように、第2表示領域12は、複数の第1画素回路412を含む。例えば、複数の第1画素回路412は、複数の第1発光素子411を1対1の対応で駆動するように構成される。例えば、図2Cおよび図2Dに示される白い長方形フレームは、第1画素駆動ユニットを表し、各第1画素駆動ユニットは第1数量の画素回路を含む。例えば、図2Cおよび図2Dに示される第2表示領域12において、第1画素駆動ユニットの数量と第1画素ユニット41の数量との比が3であり、それに応じて、3つの第1画素駆動ユニットごとに、1つの第1画素駆動ユニットの画素回路のみが、第1発光素子411を駆動するために使用される。したがって、第1発光素子411を駆動するための第1画素駆動ユニットに含まれる画素回路は、第1画素回路412と呼ばれ、第1発光素子411を駆動しない第1画素駆動ユニットに含まれる画素回路は、ダミー(dummy)画素回路と呼ばれる。例えば、第1画素回路412およびダミー(dummy)画素回路は、同じ回路構造を有する。例えば、第1発光素子411を駆動するための第1画素駆動ユニットに含まれる第1数量の第1画素回路412のそれぞれは、複数の第1画素ユニット41のうちの対応の1つの第1画素ユニット41の第1数量の第1発光素子411を、1対1の対応で駆動するように構成されている。例えば、図2C~図2Eに示すように、複数の第1発光素子411はアレイに配置され、複数の第1画素回路412はアレイに配置されている。明確にするために、第1発光素子411および第1画素回路412の具体的な構造は、図5Dに示される例で説明され、ここでは省略する。
例えば、図2Cおよび図2Dに示すように、第2表示領域12は、複数の第2画素ユニット42をさらに含み、複数の第2画素ユニット42のそれぞれは、第2発光素子421(例えば、第1数量の第2発光素子421)、および第2発光素子421を駆動するための第2画素回路422(例えば、第1数量の第2画素回路422)を含む。例えば、図2Cおよび図2Dに示すように、複数の第2画素ユニット42のそれぞれは、表示基板01の表示面の法線方向(例えば、表示基板01に垂直な方向)に少なくとも部分的に重なっている、第2発光素子421および第2画素回路422(即ち、第2発光素子421と少なくとも部分的に重なる長方形フレーム)を含む。例えば、図2Cおよび図2Dに示すように、複数の第2画素ユニット42はアレイに配置されている。明確にするために、第2画素ユニット42の具体的な構造は、図5Eに示される例で説明され、ここでは省略する。なお、図2Dに示される長方形フレームは、第2画素回路422を説明するためにのみ使用され、第2画素回路422の具体的な形状および第2画素回路422の具体的な境界を示さない。
例えば、第2画素ユニット42に含まれる第1数量の第2発光素子421および第1画素ユニット41に含まれる第1数量の第1発光素子411は、同じ配列方式および構造を有する。例えば、第2画素ユニット42に含まれる第1数量の第2画素回路422および第1発光素子411を駆動するための第1画素駆動ユニットに含まれる第1数量の第1画素回路412は、同じ配列方式および構造を有する。
図2Fは、図2Aに示される表示基板01の第3表示領域13の部分領域REG2の拡大図である。例えば、図2Fに示すように、第3表示領域13は複数の第3画素ユニット43を含み、複数の第3画素ユニット43のそれぞれは、第3発光素子431(例えば、第1数量の第3発光素子431)および第3発光素子431を駆動するための第3画素回路432(例えば、第1数量の第3画素回路432)を含む。例えば、図2Fに示すように、複数の第3画素ユニット43のそれぞれは、表示基板01の表示面の法線方向に少なくとも部分的に重なる第3発光素子431および第3画素回路432を含む。明確にするために、第3画素ユニット43の具体的な構造は、図5Fに示される例で説明され、ここでは省略する。なお、図2Fに示される長方形フレームは、第3画素回路432を示すためにのみ使用され、第3画素回路432の具体的な形状および第3画素回路432の具体的な境界を示さない。
例えば、第3画素ユニット43に含まれる第1数量の第3発光素子431は、第1画素ユニット41に含まれる第1数量の第1発光素子411と、同じ配列方式および構造を有する。例えば、第3画素ユニット43に含まれる第1数量の第3画素回路432は、第1発光素子411を駆動するための第1画素駆動ユニットに含まれる第1数量の第1画素回路412と、同じ配列方式および構造を有する。
例えば、図2Dおよび図2Fに示すように、第1表示領域11における複数の第1発光素子411の単位面積あたりの分布密度は、第2表示領域12における複数の第3発光素子431の単位面積あたりの分布密度よりも小さく、第2表示領域12における複数の第2発光素子421の単位面積あたりの分布密度は、第2表示領域12における複数の第3発光素子431の単位面積あたりの分布密度よりも小さい。例えば、第1表示領域11および第2表示領域12は、表示基板01の低解像度領域と呼ばれてもよい。例えば、図2Dに示すように、第1表示領域11における複数の第1発光素子411の単位面積あたりの分布密度は、第2表示領域12における複数の第2発光素子421の単位面積あたりの分布密度に等しい。
図3は、本開示の少なくとも1つの実施例によって提供される表示装置03の概略断面図である。図3に示すように、当該表示装置03は、図2Aに示される表示基板01を含む。図3に示される表示装置03の概略断面図は、図2Aに示される線AA’に対応する。図3に示すように、当該表示装置03は、センサ02をさらに含む。
例えば、当該表示基板01は、互いに反対側の表示側および非表示側を含み、表示基板01が表示基板01の表示側で表示操作を行うように構成され、即ち、表示基板01の表示側が表示基板01の発光側であり、ユーザーに面している。表示側および非表示側は、表示基板01の表示面の法線方向に対向配置されている。
図3に示すように、センサ02と第1表示領域11とは、表示基板01の表示面の法線方向(例えば、表示基板01に垂直な方向)に重なり、第1表示領域11を通過する光信号を、受信して処理するように構成され、当該光信号が可視光、赤外光などであってもよい。例えば、第1表示領域11には画素回路が配置されていなく、この場合、第1表示領域11の透過率を高めることができる。
例えば、複数の第1発光素子411を1対1の対応で駆動するように構成された複数の第1画素回路412を、第2表示領域12に配置させ、かつ、センサ02と第1表示領域11を、表示基板01の表示面の法線方向に重なって配置することにより、第1表示領域11内の素子による、第1表示領域11に入射してセンサ02に向かって伝送される光信号の遮蔽を低減させ、それにより、センサ02によって出力された画像の信号対雑音比を改善することができる。例えば、第1表示領域11は、表示基板01の低解像度領域の高光透過領域と呼ばれてもよい。
例えば、センサ02は、センサ02の集光面に面する外部環境の画像を収集するための画像センサであってもよく、例えば、CMOS画像センサまたはCCD画像センサであってもよく、当該センサ02は、また赤外線センサ、距離センサなどであってもよい。例えば、当該表示装置03が携帯電話、ノートブックなどの移動端末である場合、当該センサ02を、携帯電話やノートブックなどの移動端末のカメラとして実装することができ、また、必要に応じて、レンズ、ミラー、または光導波路などの、光路を変調するための光デバイスを含むことができる。例えば、当該センサ02は、アレイに配置された感光性画素を含むことができる。例えば、各感光性画素は、感光性検出器(例えば、フォトダイオード、フォトトランジスタ)およびスイッチングトランジスタ(例えば、スイッチングトランジスタ)を含むことができる。例えば、フォトダイオードは、照射してきた光信号を電気信号に変換することができ、スイッチングトランジスタをフォトダイオードと電気的に接続して、フォトダイオードが光信号を収集する状態にあるかどうか、および光を収集する時間を制御することができる。
いくつかの例において、第1表示領域11において、第1発光素子411のアノードのみが不透明であり、即ち、第1発光素子411を駆動するために使用される配線は、第1表示領域11をバイパスするか、または透明な配線として設定される。この場合、第1表示領域11の透過率をさらに高めることができるだけでなく、第1表示領域11における各素子による回折を低減することができる。以下、図4に示される例を参照して、例示的な説明をする。
図4は、図2Aに示される表示基板01の第1の例である。図5Aは、図4に示される表示基板01の第1表示領域11、第2表示領域12、および周辺領域14の一部を示す第1の概略図である。
図4および図5Aに示すように、当該表示基板01は、少なくとも1つの第1信号線20、少なくとも1つの第2信号線30および少なくとも1つの接続配線60を含む。なお、明確にするために、図4では、第1表示領域11および第2表示領域12のサイズを拡大し、第3表示領域13のサイズを第1方向D1に縮小する。説明を容易にするために、図4では、データ駆動回路も示している。
1つの例において、少なくとも1つの第1信号線は複数の第1信号線を含み、少なくとも1つの第1画素回路は複数の第1画素回路を含み、別の例において、少なくとも1つの第1信号線は1つの第1信号線を含み、少なくとも1つの第1画素回路は複数の第1画素回路を含み、更なる別の例において、少なくとも1つの第1信号線は複数の第1信号線を含み、少なくとも1つの第1画素回路は1つの第1画素回路を含む。
例えば、図4および図5Aに示すように、第1表示領域11は少なくとも1つの第1発光素子411を含み、第2表示領域12は少なくとも1つの第1画素回路412を含み、少なくとも1つの接続配線60が、少なくとも1つの第1画素回路412と、少なくとも1つの第1発光素子411と1対1の対応で電気的に接続され、少なくとも1つの第1画素回路412は、少なくとも1つの第1発光素子411を1対1の対応で駆動するように構成されている。
例えば、図4および図5Aに示すように、少なくとも1つの接続配線60は、第2方向D2に沿って第1表示領域11から第2表示領域12まで延在する。なお、図5Aに示すように、各第1画素ユニット41に含まれる第1数量の第1発光素子411と、第1発光素子411を駆動するための各第1画素駆動ユニットに含まれる第1数量の第1画素回路412との間に接続される線分は、第1数量(例えば、4つ)の接続配線60を表す。
例えば、図4および図5Aに示すように、少なくとも1つの第1画素回路412は、少なくとも1つの第1画素回路412によって1対1の対応で駆動される少なくとも1つの第1発光素子411と、それぞれ第1方向D1と交差(例えば、直交)する第2方向D2に並列に配置される。
例えば、少なくとも1つの接続配線60の第1表示領域11にある部分は、透明な配線であり、この場合、第1表示領域11の透過率およびセンサ02によって出力された画像の信号対雑音比をさらに改善することができるだけでなく、不透明な配線によって引き起こされる回折を回避することができ、それによってセンサが出力する画像の画質をさらに改善することができる。例えば、少なくとも1つの接続配線60を完全に透明な導電性材料で作る。例えば、透明な導電性材料は、インジウムスズ酸化物(ITO)およびインジウム亜鉛酸化物(IZO)などの透明金属酸化物から選ばれることができる。
いくつかの例において、接続配線60の抵抗を低減し、接続配線60の信号伝送速度を上げるために、接続配線は、互いに電気的に接続された第1表示領域にある第1部分と、第2表示領域にある第2部分とを含むことができる。第1部分は、透明な導電性材料で作られた第1光透過性配線層を含み、第2部分は、金属材料で作られた金属配線層を含み、ここでは省略する。
例えば、図4および図5Aに示すように、少なくとも1つの接続配線60は複数の接続配線60を含み、少なくとも1つの第1発光素子411が複数の第1発光素子411を含み、複数の接続配線60の少なくとも1つは、その長さが隣接する2つの第1画素ユニット41同士間の距離の2倍よりも大きい。
例えば、複数の接続配線60の抵抗が互いに等しいので、駆動電流の均一性を改善することができる(例えば、データ信号が互いに等しい場合)。例えば、図4および図5Aに示すように、複数の接続配線60の長さが互いに等しいので、複数の接続配線60が同じ材料で作られた場合、複数の接続配線60の抵抗が互いに等しい。
例えば、図4および図5Aに示すように、少なくとも1つの第1信号線20は、第1本体部21および第1巻線部22を含み、第1本体部21が第1方向D1に沿って延在し、第1巻線部22が、第1本体部21の第1方向D1に沿う仮想延長線213からずれて配線される。例えば、第1巻線部22の少なくとも一部は、前記第1方向D1と交差する方向に沿って延在する。例えば、第1巻線部22の少なくとも一部は、前記第1方向D1と直交する方向に沿って延在する。
例えば、図4に示すように、少なくとも1つの第2信号線30は第2本体部32を含み、第2本体部32が第2方向D2に沿って延在し、第1本体部21の第1方向D1に沿う仮想延長線と第2本体部32の第2方向D2に沿う仮想延長線は、第1表示領域11内に交差する。いくつかの例において、第2信号線30も巻線部(例えば、第1表示領域11を取り囲む巻線部)を含み、それにより、第1表示領域を通過することなく、第2信号線が、第2方向D2において、第1表示領域11の両側にあり、かつ同じ行に位置する画素回路を、依然として同時に駆動することができ、ここでは省略する。
なお、第1信号線および第2信号線が対応の画素回路を駆動することを示すために、第1信号線および第2信号線は、対応して駆動する画素回路の位置で交差するが、本開示の実施例は、これに限定されない。例えば、第1信号線および第2信号線は、第1信号線および第2信号線によって駆動される画素回路に密接に隣接することができるが、画素回路の位置で交差しない場合があり、対応の配線を使用して、画素回路を対応の第1信号線および第2信号線と電気的に接続することができる。
例えば、図4に示すように、少なくとも1つの第1信号線20は、第1駆動信号を少なくとも1つの第1画素回路412に送信するように、少なくとも1つの第1画素回路412と電気的に接続され、少なくとも1つの第2信号線30の第2本体部32は、第1駆動信号と異なる第2駆動信号を、少なくとも1つの第1画素回路412に送信するように、少なくとも1つの第1画素回路412と電気的に接続される。
例えば、図4に示すように、少なくとも1つの第1信号線20は、データ駆動回路50から第1駆動信号を受信するように、データ駆動回路50と電気的に接続され、即ち、第1信号線20がデータケーブルであり、第1駆動信号がデータ信号である。
例えば、図4に示すように、第1方向D1および第2方向D2はそれぞれ、表示基板01の列方向および行方向であり、第1信号線20および第2信号線30はそれぞれ、表示基板01のデータケーブルおよびゲート線であり、第1駆動信号および第2駆動信号はそれぞれ、データ信号およびゲート走査信号である。
例えば、図4および図5Aに示すように、少なくとも1つの第1信号線20は、第1方向D1に沿って並列に配置された第1発光素子411および第3発光素子431を駆動するように配置され、即ち、同じ第1信号線20で駆動される第1発光素子411および第3発光素子431は、表示基板01の同じ列に設けられる。例えば、少なくとも1つの第1信号線20は、第1方向D1に沿って並列に配置された第1発光素子411、第2発光素子421および第3発光素子431を駆動するように配置され、即ち、同じ第1信号線20で駆動される第1発光素子411、第2発光素子421および第3発光素子431は、表示基板01の表示領域の同じ列に位置する。
なお、表示基板は、第3信号線(例えば、データケーブル)および第4信号線(例えば、ゲート線)をさらに含み、第3信号線が第1方向D1に沿って延在し、第4信号線が第2方向D2に沿って延在し、第3信号線および第4信号線は両方とも直線セグメントであり、第1表示領域11と重ならない(即ち、第1表示領域11を通過しない)。
例えば、図4および図5Aに示すように、第1本体部21は、第1表示領域11によって離間される第1サブ部分211および第2サブ部分212(即ち、第1サブ部分211および第2サブ部分212がそれぞれ、第1表示領域11の第1方向D1の両側に位置する)を含み、第1サブ部分211と第2サブ部分212が第1巻線部22を介して電気的に接続され、第1巻線部22が、第1サブ部分211と第2サブ部分212との間に位置し、かつ第1方向D1に沿って延在する仮想接続線(即ち、第1本体部21の第1方向D1に沿う仮想延長線213)からずれて配線される。例えば、第1サブ部分211および第2サブ部分212は両方とも、直線セグメントである。
例えば、図4および図5Aに示すように、第1巻線部22を、第1本体部21の第1方向D1に沿う仮想延長線からずれて配線することにより、第1信号線20が、当該第1信号線20によって駆動される第1発光素子411およびその周辺領域と重なることを回避可能であり、このようにして、当該第1信号線20によって駆動される第1発光素子411の近くにある表示領域10の透過率を増加させることができる。
例えば、図4および図5Aに示すように、第2表示領域12は、内縁121および外縁122を有する。例えば、図4および図5Aに示すように、第2表示領域12の内縁121は、第2表示領域12の最も内側にある画素回路(例えば、第1画素回路412および第2画素回路422)の第1表示領域11に近い境界から構成され、即ち、第2表示領域12の内縁121は、第2表示領域12に位置し、かつ第1表示領域11に最も近い画素回路の第1表示領域11に近い境界から構成される。
例えば、図4および図5Aに示すように、第2表示領域12の内縁121は、第1巻線部22を取り囲み、この場合、第1巻線部22が、第2表示領域12に位置する画素回路(例えば、第1画素回路412および第2画素回路422)と短絡されることを回避できる。
第1の例において、第2表示領域12の内縁121が第1巻線部22を取り囲み、かつ第1巻線部22が第1表示領域11を取り囲み、この場合、第1巻線部22による、第1表示領域11に入射し、かつセンサ02に向かって伝送される光信号の遮蔽を回避することができるだけでなく、第1巻線部22による、第1表示領域11に位置する第1発光素子411から出射される光の遮蔽を回避することができ、それにより、センサ02によって出力された画像の信号対雑音比を改善し、および第1巻線部分22による回折を回避することができるだけでなく、第1表示領域11の表示品質も向上させることができる。
第2の例において、第2表示領域12の内縁121が第1巻線部22を取り囲み、かつ、第1巻線部22が第1表示領域11の有効な境界を取り囲み、この場合、第1巻線部22による、第1表示領域11の有効な境界内に入射して、センサ02に向かって伝送される光信号の遮蔽を回避することができ、それに寄り、センサ02によって出力された画像の信号対雑音比および第1表示領域11の表示品質を改善することができる。例えば、第1表示領域11の有効な境界は、第1表示領域11の最も外側にある第1発光素子411の外部境界から構成され、この場合、第1巻線部22による、第1表示領域11にある第1発光素子411から出射される光の遮蔽を回避することができ、このようにして、第1表示領域11の表示品質を改善することができる。また、例えば、第1表示領域11の有効な境界は、第1表示領域11に位置し、第2外側にある第1発光素子411(即ち、第1表示領域11の最も外側にある第1発光素子411を取り除いた後の、残りの第1発光素子411のうち、最も外側にある発光素子)の外側境界から構成され、この場合、第1巻線部22が、第1表示領域11の最も外側にある第1発光素子411と少なくとも部分的に重なることができ、それにより、第1表示領域11の有効面積をわずかに減少させながら、第1巻線部22の配線スペースを増加させることができる。
例えば、図5Aに示すように、第1表示領域11の形状は長方形であり、第1巻線部22は、順次接続される第1線分221、第2線分222および第3線分223を含み、第1線分221の第2線分222と接続しない端部が、第1サブ部分211の第2サブ部分212に近い端部と接続され、第3線分223の第2線分222と接続しない端部が、第2サブ部分212の第1サブ部分211に近い端部と接続され、第2線分222が第1方向D1に沿って延在し、第1線分221および第3線分223が、第1方向D1と交差する第2方向D2に沿って延在する。例えば、第1線分221、第2線分222および第3線分223は、いずれも直線セグメントである。
例えば、図4および図5Aに示すように、第2方向D2において、第2線分222は、第2表示領域12の最も内側(即ち、第1表示領域11に近い一側)にある画素回路と、第1表示領域11の最も外側にある画素回路との間に位置することができる。
例えば、図4および図5Aに示すように、表示基板01は第2巻線部23をさらに含むことができる。例えば、第2巻線部23の少なくとも一部は、第1方向D1と交差する(例えば、直交する)方向に沿って配線される。例えば、第2巻線部23の第1端は、第2サブ部分212と電気的に接続され、第2巻線部23の第2端は、対応の第1画素回路412と電気的に接続される。例えば、図4および図5Aに示すように、第2巻線部23の第2端は、同じ列にある第1画素回路412(例えば、第2巻線部23の第2線部232と直接に隣接する同じ列の第1画素回路412)と電気的に接続することができる。
例えば、図4および図5Aに示すように、第2巻線部23は、順次接続される第1線部231および第2線部232を含み、第1線部231の第2線部232と接続しない一端が第2巻線部23の第1端になり、第2線部232の第1線部231と接続しない一端が第2巻線部23の第2端になり、第1線部231が第2方向D2に沿って延在し、第2線部232が第1方向D1に沿って延在し、かつ第2方向D2において、第2サブ部分212と並列に配置される。例えば、第2線部232は直線セグメントである。例えば、第1線部231は直線セグメントであってもよい。また、例えば、第1線部231は曲がった構造を有することができ、全体として第2方向D2に沿って延在する。
例えば、第1信号線20が第2巻線部23を含めることにより、同じ第1信号線20を使用して、同じ列にある第1発光素子411および第3発光素子431をそれぞれ駆動するための異なる列の画素回路を接続させ、この場合、データ駆動回路50によって送信されるデータ信号を、発光素子の位置と直接に対応させることができ、したがって、データ信号を送信するためのアルゴリズムを変更したり、データ駆動回路50の設定を変更したりする必要がなく、巻線部を備えたデータケーブルに別個のデータ駆動回路を設置する必要がなく、その結果、データ駆動回路50または関連するコントローラおよびプロセッサの計算量を減らすことができる。例えば、第1信号線20に第2巻線部23を含めることにより、第1発光素子を駆動するように構成される第1画素回路に、データ信号を提供する第1信号線を、上記第1発光素子の同じ列にある第1信号線(第1信号線の第3表示領域にある部分が第1発光素子のそれと同じ列にある)から、上記第1画素回路の同じ列にある第1信号線(第1信号線の第3表示領域にある部分が第1画素回路のそれと同じ列にある)に調整する必要がない。
例えば、作動中に、第2線部232の電流は、本体部の電流と逆向きに流れる。例えば、第1本体部21の電流は、表示基板01の下側(データ駆動回路50を設けた一側)から表示基板01の上側に流れ、第2線部232の電流は、表示基板01の上側から表示基板01の下側に流れる。
図5Bは、図4に示される表示基板01の第1表示領域11、第2表示領域12、および周辺領域14の一部を示す第2の概略図であり、図5Cは、図4に示される表示基板01の第1表示領域11、第2表示領域12、および周辺領域14の一部を示す第3の概略図である。図5Bは、図5Cの上半部である。
図5Cは図5Aと類似し、図5Cと図5Aとの違いは、図5Cがより多くの第1発光素子411、接続配線60、第1画素回路412、第1信号線20、第2発光素子421および第2画素回路422を示し、図5Cがまた、第2画素回路422と電気的に接続される第5信号線71(例えば、データケーブル)を示すことである。
例えば、図5Bおよび図5Cに示すように、第5信号線71も巻線部を有する。例えば、第5信号線71も第1表示領域11の有効な境界を取り囲む巻線部を有し、かつ第2表示領域12の内縁が第5信号線71の巻線部を取り囲む。
例えば、図5A~図5Cに示すように、表示基板01は、複数の第1信号線20を含み、複数の第1信号線20に含まれる複数の第1線部231は、第1方向D1において並列に配置される(即ち、第1方向D1において、少なくとも一部が重なっている)。
例えば、図5A~図5Cに示すように、第2方向D2において、複数の第1信号線20に含まれる複数の第1線部231の長さは互いに等しく、その結果、第1線部231の駆動電流の均一性をさらに改善することができる(例えば、データ信号が互いに等しい場合)。
例えば、第1本体部21、第1巻線部22および第2線部232は、表示基板01の第1電極層に位置し、第1線部231は表示基板01の第2電極層に位置し、第1電極層と第2電極層は、表示基板01の表示面の法線方向に重なっており、第1線部231がそれぞれ第1電極層と第2電極層との間の絶縁層の第1ビアホールおよび第2ビアホールを介して、第2サブ部分212および第2線部232と電気的に接続される。
例えば、各第1信号線20の第2巻線部23の第1線部231を、各第1信号線20の他の部分(例えば、第2線部232および第2サブ部分212)、各第1信号線20の第2巻線部23の第1線部231を他の第1信号線20と短絡することを回避できる。
例えば、第1電極層および第2電極層はいずれも金属材料からなる。例えば、金属材料は、銀(Ag)、アルミニウム(Al)、モリブデン(Mo)、チタン(Ti)、アルミニウム合金またはその他の適切な材料から選ばれることができる。
以下、図5D~図5Gを参照して、第1発光素子411、第1画素回路412、第2画素ユニット42および第3画素ユニット43の具体的な構造、並びに、第1信号線20の各部分と画素回路の薄膜トランジスタの各部材との間の関係について、例示的な説明を行う。
図5Dは、本開示の少なくとも1つの実施例によって提供される第1発光素子411と、第1発光素子411を駆動する第1画素回路412との積層構造の概略図を示す。例えば、第1画素回路412は、薄膜トランジスタ412Tおよび貯蔵コンデンサ412Cなどの構造を含む。第1発光素子411は、第1アノード構造4111、第1カソード構造4113、および第1アノード構造4111と第1カソード構造4113との間にある第1発光層4112を含み、第1アノード構造4111がビアホールを介して、第1画素回路412に含まれる薄膜トランジスタ412Tと電気的に接続される。例えば、第1アノード構造4111は、複数のアノードサブ層を含むことができ、例えば、ITO/Ag/ITOの3層構造など(図示せず)を含み、本開示の実施例では、第1アノード構造4111の具体的な形式が限定されていない。例えば、第1カソード構造4113は、表示基板01の表面全体に形成された構造であってもよく、第1カソード構造4113は、例えば、リチウム(Li)、アルミニウム(Al)、マグネシウム(Mg)、銀(Ag)などの金属材料を含むことができる。例えば、第1カソード構造4113は非常に薄い層として形成することができるので、第1カソード構造4113は良好な光透過率を有する。
例えば、薄膜トランジスタ412Tは、活性層4121、ゲート4122、ソース電極およびドレイン電極(即ち、ソース4123およびドレイン4124)などの構造を含み、貯蔵コンデンサ412Cは、第1極板4125および第2極板4126を含む。例えば、活性層4121がベース基板74に設けられ、活性層4121のベース基板74から離れた一側に第1ゲート絶縁層741が設けられ、ゲート4122と第1極板4125は同じ層に設けられ、かつ、第1ゲート絶縁層741のベース基板74から離れた一側に位置し、ゲート4122および第1極板4125のベース基板74から離れた一側に第2ゲート絶縁層742が設けられ、第2極板4126が第2ゲート絶縁層742のベース基板74から離れた一側に設けられ、第2極板4126のベース基板74から離れた一側に層間絶縁層743が設けられ、ソース電極とドレイン電極が層間絶縁層743のベース基板74から離れた一側に設けられ、第1ゲート絶縁層741、第2ゲート絶縁層742および層間絶縁層743に位置するビアホールを介して活性層4121と電気的に接続され、ソース電極とドレイン電極のベース基板74から離れた一側には、第1画素回路412を平坦化するための平坦化層744が設けられている。
例えば、平坦化層744にはビアホールがあり、第1アノード構造4111が平坦化層744内のビアホールを介して、薄膜トランジスタ412Tのソース4123またはドレイン4124と電気的に接続される。
例えば、第1表示領域11は、ベース基板74に位置する透明な支持層78をさらに含み、第1発光素子11が透明な支持層78のベース基板74から離れた一側に設けられる。したがって、ベース基板74に対して、第1表示領域11における第1発光素子411は、第2表示領域12における第2発光素子421および第3表示領域13における第3発光素子431とほぼ同じ高さにあり、表示基板の表示効果を向上させることができる。
図5Eは、本開示の少なくとも1つの実施例によって提供される第2画素ユニット42の積層構造の概略図を示す。図5Eに示すように、第2画素ユニット42は、第2発光素子421および第2発光素子421を駆動する第2画素回路422を含む。例えば、第2画素回路422は、薄膜トランジスタ422Tおよび貯蔵コンデンサ422Cなどの構造を含む。第2発光素子421は、第2アノード構造4211、第2カソード構造4213、および第2アノード構造4211と第2カソード構造4213との間にある第2発光層4212を含み、第2アノード構造4211がビアホール744Aを介して、第2画素回路422に含まれる薄膜トランジスタ422Tと電気的に接続される。例えば、第2アノード構造4211は、複数のアノードサブ層を含むことができ、例えば、ITO/Ag/ITO3層構造など(図示せず)を含み、本開示の実施例では、第2アノード構造4211の具体的な形式が限定されていない。
例えば、薄膜トランジスタ422Tは、活性層4221、ゲート4222、ソース電極およびドレイン電極(即ち、ソース4223およびドレイン4224)などの構造を含み、貯蔵コンデンサ422Cは、第1極板4225および第2極板4226を含む。例えば、活性層4221はベース基板74に設けられ、活性層4221のベース基板74から離れた一側に第1ゲート絶縁層741が設けられ、ゲート4222および第1極板4225が同じ層に設けられ、かつ第1ゲート絶縁層741のベース基板74から離れた一側に設けられ、ゲート4222および第1極板4225のベース基板74から離れた一側に第2ゲート絶縁層742が設けられ、第2極板4226が第2ゲート絶縁層742のベース基板74から離れた一側に設けられ、第2極板4226のベース基板74から離れた一側に層間絶縁層743が設けられ、ソース電極とドレイン電極が層間絶縁層743のベース基板74から離れた一側に設けられ、第1ゲート絶縁層741、第2ゲート絶縁層742および層間絶縁層743に位置するビアホールを介して活性層4221と電気的に接続され、ソース電極とドレイン電極のベース基板74から離れた一側には、第2画素回路422を平坦化するための平坦化層744が設けられている。
例えば、平坦化層744にはビアホール744Aがあり、第2アノード構造4211は、平坦化層744内のビアホール744Aを介して、薄膜トランジスタ422Tのソース4223またはドレイン4224と電気的に接続される。
なお、明確にするために、図5Eは、第2画素ユニット42に含まれる1つの第2発光素子421および1つの第2画素回路422のみを示し、かつ第2画素回路422に含まれる1つの薄膜トランジスタ422Tおよび1つの貯蔵コンデンサ422Cのみを示したが、本開示の実施例はこれに限定されない。
例えば、図5Fは、本開示の少なくとも1つの実施例によって提供される第3画素ユニット43の積層構造の概略図を示す。図5Fに示すように、各第3サブ画素は、第3発光素子431および第3発光素子と電気的に接続される第3画素回路432を含み、第3画素回路432が第3発光素子431を駆動するように構成される。第3発光素子431は、第3アノード構造4311、第3カソード構造4313および第3アノード構造4311と第3カソード構造4313との間にある第3発光層4312を含み、第3アノード構造4311がビアホールを介して第3画素回路432と電気的に接続される。例えば、第3アノード構造4311は、複数のアノードサブ層を含むことができ、例えば、ITO/Ag/ITO3層構造など(図示せず)を含み、本開示の実施例では、第3アノード構造4311の具体的な形式が限定されていない。
例えば、第3画素回路432は、薄膜トランジスタ432Tおよび貯蔵コンデンサ432Cなどの構造を含む。例えば、薄膜トランジスタ432Tは、活性層4321、ゲート4322、ソース電極およびドレイン電極(即ち、ソース4323およびドレイン4324)などの構造を含み、貯蔵コンデンサ432Cは、第1極板4325および第2極板4326を含む。例えば、活性層4321がベース基板74に設けられ、活性層4321のベース基板74から離れた一側に第1ゲート絶縁層741が設けられ、ゲート4322と第1極板4325は同じ層にあり、かつ、第1ゲート絶縁層741のベース基板74から離れた一側に設けられ、ゲート4322および第1極板4325のベース基板74から離れた一側に第2ゲート絶縁層742が設けられ、第2極板4326が第2ゲート絶縁層742のベース基板74から離れた一側に設けられ、第2極板4326のベース基板74から離れた一側に層間絶縁層743が設けられ、ソース電極とドレイン電極が層間絶縁層743のベース基板74から離れた一側に設けられ、第1ゲート絶縁層741、第2ゲート絶縁層742および層間絶縁層743におけるビアホールを介して活性層4321と電気的に接続され、ソース電極とドレイン電極のベース基板74から離れた一側に第3画素回路432を平坦化するための平坦化層744が設けられている。
例えば、平坦化層744にはビアホール744Bが設けられ、第3アノード構造4311は、絶縁層745におけるビアホール744Bを介して、薄膜トランジスタ432Tのソース4323またはドレイン4324と電気的に接続される。
なお、明確にするために、図5Fは、第3画素ユニット43に含まれる1つの第3発光素子431および1つの第3画素回路432のみを示し、および、第3画素回路432に含まれる1つの薄膜トランジスタ432Tおよび1つの貯蔵コンデンサ432Cのみを示したが、本開示の実施例はこれに限定されない。
例えば、第1画素回路412、第2画素回路422、第3画素回路432は、同じ層に設けられるため、製造プロセスでは、同じパターニングプロセスで形成することができる。例えば、第1ゲート絶縁層741、第2ゲート絶縁層742、層間絶縁層743および平坦化層744は、第1表示領域11、第2表示領域12および第3表示領域13において、同じ層に設けられ、いくつかの実施例では、一体的に接続されている(即ち、一体的に形成されて、互いに接続されている)ので、図面では同じ符号で示されている。
例えば、いくつかの実施例において、表示基板は、画素定義層746、封止層747などの構造をさらに含み、例えば、画素定義層746が第1アノード構造に設けられ、異なる画素またはサブ画素を定義するために複数の開口部を含み、第1発光層が、画素定義層746の開口部内に形成される。例えば、封止層747は、単層または多層の封止構造を含むことができ、多層の封止構造が例えば、無機封止層と有機封止層との積層構造を含み、それにより、表示基板の封止効果を向上させる。
例えば、第1表示領域11、第2表示領域12および第3表示領域13における画素定義層746は、同じ層に設けられ、第1表示領域11、第2表示領域12および第3表示領域13における封止層747は同じ層に設けられ、いくつかの実施例において、一体的に接続されているため、添付の図面では同じ符号が使用されている。
例えば、本開示の各実施例において、ベース基板74は、ガラス基板、石英基板、金属基板、または樹脂基板などであってもよく、剛性基板または可撓性基板であってもよい。本開示の実施例は、これを限定するものではない。
例えば、第1ゲート絶縁層741、第2ゲート絶縁層742、層間絶縁層743および平坦化層744、絶縁層745、画素定義層746、封止層747並びに絶縁層748は、酸化ケイ素、窒化ケイ素、および酸窒化ケイ素などの無機絶縁材料を含むことができ、またはポリイミド、ポリフタルイミド、ポリフタルアミド、アクリル樹脂、ベンゾシクロブテン、またはフェノール樹脂などの有機絶縁材料を含むことができる。本開示の実施例は、上記の各機能層の材料を特に限定するものではない。
例えば、活性層4121/4221/4321の材料は、ポリシリコンまたは酸化物半導体(例えば、インジウムガリウム亜鉛酸化物)などの半導体材料を含むことができる。例えば、活性層4121/4221/4321の部分は、より高い導電性を備えるように、ドーピングなどの伝導処理によって導体にすることができる。
例えば、上記の各例において、ゲート4122/4222/4322、第1極板4125/4225/4325および第2極板4126/4226/4326の材料は、モリブデン、アルミニウム、およびチタンなどの金属材料または合金材料を含むことができる。
例えば、ソース4123/4223/4323およびドレイン4124/4224/4324の材料は、金属材料または合金材料、例えば、モリブデン、アルミニウムおよびチタンで形成された金属単層または多層構造を含むことができ、例えば、当該多層構造は、多層金属積層であって、例えば、チタン、アルミニウム、チタンの3層の金属積層(Ti/Al/Ti)などである。
例えば、本開示の実施例によって提供される表示基板は、有機発光ダイオード(OLED)表示基板または量子ドット発光ダイオード(QLED)表示基板などの表示基板であってもよく、本開示の実施例は、表示基板の具体的な種類を限定するものではない。
例えば、表示基板が有機発光ダイオード表示基板である場合、発光層4111/4211/4311は、小分子有機材料またはポリマー分子有機材料を含んでもよく、蛍光発光材料またはリン光発光材料であってもよく、赤色光、緑色光、青色光を出射してもよく、または白色光などを出射してもよい。さらに、実際の必要に応じて、異なる例では、発光層4111/4211/4311は、電子注入層、電子輸送層、正孔注入層、および正孔輸送層などの機能層をさらに含むことができる。
例えば、表示基板が量子ドット発光ダイオード(QLED)表示基板である場合、発光層4111/4211/4311は、シリコン量子ドット、ゲルマニウム量子ドット、硫化カドミウム量子ドット、セレン化カドミウム量子ドット、テルル化カドミウム量子ドット、セレン化亜鉛量子ドット、硫化鉛量子ドット、セレン化鉛量子ドット、リン化インジウム量子ドット、およびヒ素インジウム量子ドットなどの量子ドット材料を含むことができ、量子ドットの粒径が2~20nmである。
図5Gは、本開示の少なくとも1つの実施例によって提供される第2画素ユニット42、第2巻線部23の第1線部231および第1本体部21の第2サブ部分212の積層構造の概略図である。例えば、図5Gに示すように、第1本体部21の第2サブ部分212、ソース4223およびドレイン4224は、表示基板01の第1電極層251に位置し、例えば、第1本体部21の第1サブ部分211、第1巻線部22および第2巻線部23の第2線部232も第1電極層251に設けられる。例えば、図5Fに示すように、第2巻線部23の第1線部231、ゲート4222および第1極板4225は、表示基板01の第2電極層252に設けられる。例えば、図5Gに示すように、第1線部231は、それぞれ第1電極層251と第2電極層252との間にある絶縁層の第1ビアホール254および第2ビアホール255を介して、第2サブ部分212と第2線部232と電気的に接続され、即ち、第1信号線20は、ジャンパ配線の設計を採用し、例えば、複数回のジャンパ配線の設計を使用することができる。いくつかの例において、第2巻線部23の第1線部231および第2極板4226は、表示基板01の第2電極層252に位置し、ここでは省略する。例えば、第2信号線30の第2本体部32も表示基板01の第2電極層252に位置している。
図5Hは、本開示の少なくとも1つの実施例によって提供される第2画素ユニット42の別の積層構造の概略図を示す。図5Hに示すように、第2画素ユニット42は、第2発光素子421および第2発光素子421を駆動する第2画素回路422を含む。例えば、第2画素回路422は、薄膜トランジスタ422Tおよび貯蔵コンデンサ422Cなどの構造を含む。第2発光素子421は、第2アノード構造4211、第2カソード構造4213および第2アノード構造4211と第2カソード構造4213との間にある第2発光層4212を含み、第2アノード構造4211がビアホール744Aを介してトランスファー電極749と電気的に接続され、トランスファー電極749がビアホール744Bを介して第2画素回路422に含まれる薄膜トランジスタ422Tと電気的に接続される。例えば、第2アノード構造4211は、ITO/Ag/ITO3層構造など(図示せず)の複数のアノードサブ層を含むことができ、本開示の実施例は、第2アノード構造4211の具体的な形式を限定するものではない。例えば、トランスファー電極749は、透明な導電性材料で作ることができる。例えば、透明な導電性材料は、インジウムスズ酸化物(ITO)、インジウム酸化亜鉛(IZO)などの透明な金属酸化物から選ばれることができる。
例えば、薄膜トランジスタ422Tは、活性層4221、ゲート4222、ソース電極およびドレイン電極(即ち、ソース4223およびドレイン4224)などの構造を含み、貯蔵コンデンサ422Cは、第1極板4225および第2極板4226を含む。例えば、活性層4221がベース基板74に設けられ、活性層4221のベース基板74から離れた一側に第1ゲート絶縁層741が設けられ、ゲート4222と第1極板4225は同じ層にあり、かつ第1ゲート絶縁層741のベース基板74から離れた一側に設けられ、ゲート4222および第1極板4225のベース基板74から離れた一側に第2ゲート絶縁層742が設けられ、第2極板4226が第2ゲート絶縁層742のベース基板74から離れた一側に設けられ、第2極板4226のベース基板74から離れた一側に層間絶縁層743が設けられ、ソース電極とドレイン電極が層間絶縁層743のベース基板74から離れた一側に設けられ、第1ゲート絶縁層741、第2ゲート絶縁層742および層間絶縁層743におけるビアホールを介して、活性層4221と電気的に接続され、ソース電極とドレイン電極のベース基板74から離れた一側にパッシベーション層748が設けられ、パッシベーション層748のベース基板74から離れた一側に、第2画素回路422を平坦化するための第1平坦化層744が設けられ、トランスファー電極749が第1平坦化層7441のベース基板74から離れた一側に設けられ、トランスファー電極749のベース基板74から離れた一側に第2平坦化層7442が設けられている。
例えば、第1平坦化層7441にはビアホール744Bがあり、トランスファー電極749が第1平坦化層7441におけるビアホール744Bを介して、薄膜トランジスタ422Tのソース4223またはドレイン4224と電気的に接続される。例えば、平坦化層744にはビアホール744Aが設けられ、第2アノード構造4211は、第2平坦化層7442におけるビアホール744Aを介してトランスファー電極749と電気的に接続され、それにより、第2アノード構造4211が薄膜トランジスタ422Tのソース4223またはドレイン4224と電気的に接続することができる。
例えば、図5Hに示すように、表示基板は、画素定義層746、封止層747などの構造をさらに含み、例えば、画素定義層746が第1アノード構造に設けられ、異なる画素またはサブ画素を定義するための複数の開口部を含み、第1発光層は、画素定義層746の開口部に形成される。例えば、封止層747は、表示基板に垂直な方向に、第2カソード構造4213に順次配置された第1封止層7471、第2封止層7472および第3封止層7473を含む。例えば、第1封止層7471、第2封止層7472および第3封止層7473はそれぞれ、無機封止層、有機封止層および無機封止層である。
なお、明確にするために、図5Hは、第2画素ユニット42に含まれる1つの第2発光素子421および1つの第2画素回路422のみを示し、および第2画素回路422に含まれる1つの薄膜トランジスタ422Tおよび1つの貯蔵コンデンサ422Cのみを示したが、本開示の実施例は、これに限定されない。
なお、本開示の少なくとも1つの実施例によって提供される第2画素ユニット42は、図5Hに示される構造を使用する場合、本開示の少なくとも1つの実施例によって提供される第3画素ユニット43、および本開示の少なくとも1つの実施例によって提供される第1発光素子411並びに第1発光素子411を駆動する第1画素回路412も、図5Hに示される構造を使用することができ、ここでは省略する。
図5Iは、図5Aに示される線HH’に沿って取られた概略断面図である。例えば、図5Iに示すように、第1本体部21の第2サブ部分212および第2巻線部23の第2線部232は、層間絶縁層743のベース基板74から離れた一側に位置し、即ち、第1本体部21の第2サブ部分212および第2巻線部23の第2線部232は、薄膜トランジスタのソース電極とドレイン電極(例えば、ソース4223およびドレイン4224)と、同じ電極層(例えば、第1電極層251)に設けられる。例えば、第1本体部21の第1サブ部分211および第1巻線部22も上記の同じ電極層(例えば、第1電極層251)に位置する。
例えば、図5Iに示すように、第2巻線部23の第1線部231は、第1ゲート絶縁層741と第2ゲート絶縁層742との間に位置し、即ち、第2巻線部23の第1線部231、ゲート4222および第1極板4225は、同じ電極層(例えば、表示基板01にある第2電極層252)に位置する。例えば、図5Iに示すように、第1線部231はそれぞれ、第1電極層251と第2電極層252との間にある絶縁層の第1ビアホール254および第2ビアホール255を介して、第2サブ部分212および第2線部232と電気的に接続され、即ち、第1信号線20がジャンパ配線の設計を採用し、例えば、複数回のジャンパ配線の設計を使用することができる。例えば、第2信号線30の第2本体部32も表示基板01の第2電極層252に位置している。いくつかの例において、第2巻線部23の第1線部231および第2極板4226は同じ電極層(例えば、表示基板01の第2電極層252)位置し、ゲート4222は上記の同じ電極層(例えば、表示基板01の第2電極層252)に位置していない。
例えば、図4、図5A~図5Cおよび図5Gに示すように、第1線部231は全体として、周辺領域14に位置し、かつ、第1方向D1に第2表示領域12と並列に配置されている。例えば、周辺領域14には画素回路(第1画素回路412~第3画素回路432)が設けられていないので、第1線部231の配線の難しさを低減することができる。
例えば、図4および図5A~図5Cに示すように、第1線部231は、第1方向D1において、第2表示領域12の第3表示領域13から離れた一側に全体として位置している。例えば、図4および図5A~図5Cに示すように、第1線部231は全体として表示基板01の上縁に位置している。
なお、図4、図5A~図5Cおよび図5Gに示される第1線部231は、全体として周辺領域14に位置しているが、本開示の実施例は、これに限定されない。実際の適用要件によれば、第1線部231はまた、全体として第2表示領域12に位置してもよく、または第1線部231は、同時に周辺領域14および第2表示領域12の両方に位置してもよい。以下、図6、図7A~図7B、図8および図9A~図9Bを参照して、例示的な説明をする。
図6は、図2Aに示される表示基板01の第2の例である。図7Aは、図6に示される表示基板01の第1表示領域11、第2表示領域12、および周辺領域14の一部を示す第1の概略図であり、図7Bは、図6に示される表示基板01の第1表示領域11、第2表示領域12、および周辺領域14の一部を示す第2の概略図である。
例えば、図6および図7A~図7Bに示すように、第1線部231は全体として第2表示領域12内に位置し、かつ第1方向D1において、第1表示領域11と並列に配置されている。例えば、図6および図7A~図7Bに示すように、第1線部231は、第1方向D1において、第1表示領域11の第3表示領域13から離れた一側に位置する。
一例において、複数の第1信号線20に含まれる複数の第1線部231はすべて真っ直ぐ(即ち、直線セグメント)である。別の例において、複数の第1信号線20に含まれる第1線部231の少なくとも一部は、第1線部231の一部が第2発光素子421と重なり、第2発光素子421から出射された光を遮断することを避けるために、曲がった構造を備えることができる。
例えば、第1線部231全体を第2表示領域12に配置することにより、表示基板01の周辺領域14のサイズを縮小することができ、それにより、表示基板01の狭いフレームまたは全画面設計が容易になる。
なお、図6に記載されている表示基板01の他の構造および具体的な実装方法は、図4に記載されている表示基板01の他の構造および具体的な実装方法と同じまたは類似し、同じまたは類似点を省略する。
なお、接続配線60と比べて、第1発光素子411および第2発光素子421は、表示基板01のベース基板からより遠く離れており、図7Aに示す概略平面図および他の関連する概略平面図は、表示基板01のベース基板に平行な平面における、表示基板01の各素子の配列方式および接続方式を示すために使用され、表示基板01のベース基板に垂直な方向における、表示基板01の各要素の配列方式または相対的な位置関係を制限するものではない。表示基板01のベース基板に垂直な方向における表示基板01の各要素の配列方式または相対的な位置関係は、図5D~5Hに示される積層構造の概略図および図5Iに示す概略断面図を参照することができ、ここでは省略する。
図8は、図2Aに示される表示基板01の第3の例である。図9Aは、図8に示される表示基板01の第1表示領域11、第2表示領域12、および周辺領域14の一部を示すための第1の概略図であり、図9Bは、図8に示される表示基板01の第1表示領域11、第2表示領域12、および周辺領域14の一部を示すための第2の概略図である。
例えば、図8および図9A~図9Bに示すように、第1線部231は、順次接続される第1部分2311、第2部分2312および第3部分2313を含み、第1線部231の第1部分2311が第2サブ部分212と電気的に接続され、第1線部231の第3部分2313が第2線部232と電気的に接続され、第1線部231の第1部分2311が周辺領域14に設けられ、かつ、第1方向D1において、第2表示領域12と並列に配置され、第1線部231の第2部分2312が、第1方向D1に沿って、周辺領域14から第2表示領域12まで延在し、第1線部231の第3部分2313が第2表示領域12に位置し、かつ第1線部231の第3部分2313の第2方向D2に沿って延在する仮想延長線が、第1方向D1において、第1表示領域11と並列に配置されている。
いくつかの例において、第1線部231の第3部分2313は、第2サブ部分212と電気的に接続され、第1線部231の第1部分2311は、第2線部232と電気的に接続され、即ち、第1線部231と第2サブ部分212との電気的に接続される部分が、第2表示領域12に位置し、第1線部231と第2線部232との電気的に接続される部分が、周辺領域14に位置し、ここでは省略する。
なお、図8に記載された表示基板01の他の構造および具体的な実装方法は、図4に記載された表示基板01の他の構造および具体的な実装方法と同じまたは類似であり、同じまたは類似点は省略する。
なお、図4、図6および図8に示される表示基板01の第2巻線部23はいずれも、第1方向D1において、第1表示領域11の第3表示領域13から離れた一側を経て、第1本体部21の第2サブ部分212から、第1本体部21の第2サブ部分212と並列な(第2方向D2に並列な)位置まで巻かれているが、本開示の実施例は、これに限定されない。いくつかの例において、第2巻線部23は、第1本体部21の第1サブ部分211から、第1方向D1において、第1表示領域11の第3表示領域13に近い一側を経て、第1本体部21の第2サブ部分212と並列な(第2方向D2に並列な)位置まで巻かれてもよく、以下、図10を参照して例示的な説明をする。
図10は、図2Aに示される表示基板01の第4の例である。図10に示される表示基板01は、図6に示される表示基板01と同様であり、ここでは、両者の異なる部分を説明するが、同じ点を省略する。図10に示される表示基板01と図6に示される表示基板01との違いは、図10に示される表示基板01の第1線部231が、第1方向D1において、第1表示領域11の第3表示領域13に近い一側に位置し、そして、作動中に、図10に示す表示基板01の第2線部232の電流は、前記本体部の電流と同じ向きに流れることである。
いくつかの例において、第1方向D1において、第1線部231の少なくとも一部(例えば、全部)が第1表示領域11と並列に配置され、かつ第3表示領域13の第1表示領域11に近い一端に位置し、ここでは省略する。
なお、図4、図6、図8および図10に示される表示基板01の第1信号線20はいずれも、第1方向D1に第1表示領域11の一側から、第1本体部21と並列な(第2方向D2に並列な)位置まで巻かれているが、本開示の実施例は、これに限定されない。いくつかの例において、表示基板01の第1信号線20は、第1方向D1に第1表示領域11の両側から、第1本体部21と並列な(第2方向D2に並列な)位置まで巻かれてもよい。以下、図11および図12A~図12Cを参照して、例示的な説明をする。
図11は、図2Aに示される表示基板01の第5の例である。図12Aは、図11に示す表示基板01の第1表示領域11、第2表示領域12、および周辺領域14の一部を示す第1の概略図であり、図12Bは、図11に示される表示基板01の第1表示領域11、第2表示領域12、および周辺領域14の一部を示すための第2の概略図であり、図12Cは、図12Bに対応の部分領域REG_Eの概略平面図である。
図11に示される表示基板01は、図4に示される表示基板01と類似し、ここでは、両者の異なる部分のみを説明するが、同じ点を省略する。図11に示される表示基板01と図4に示される表示基板01との違いは、表示基板01が第3巻線部24をさらに含むことである。例えば、第3巻線部24の少なくとも一部は、第1方向D1と交差(例えば、直交)する方向に配線される。
例えば、図11および図12A~図12Bに示すように、第3巻線部24の第1端が第1サブ部分211と電気的に接続され、第3巻線部24の第2端が対応の第1画素回路412と電気的に接続され、第2巻線部23と接続される第1画素回路412は、第3巻線部24と接続される第1画素回路412と異なる。
例えば、図11および図12A~図12Bに示すように、第2巻線部23と接続される第1画素回路412および第3巻線部24と接続される第1画素回路412は、同じ列に位置し、即ち、第2巻線部23と接続される第1画素回路412、および第3巻線部24と接続される第1画素回路412は、第1方向D1において配列される。例えば、第2巻線部23と接続される第1画素回路412は、上記の同じ列の第1画素回路412の上半分にある第1画素回路412であり、および、第2巻線部23と接続される第1画素回路412は、上記の同じ列の第1画素回路412の下半分にある第1画素回路412である。
例えば、第1信号線20に第3巻線部24をさらに含めることにより、データケーブルを使用して、第2方向D2において、第2表示領域12の第1表示領域11と並列する領域内の画素回路(第1画素回路412および第2画素回路422)を双方向駆動させ、即ち、第2方向D2において、第2表示領域12の第1表示領域11と並列する領域の上方向および下方向から、当該領域内の画素回路にデータ信号を入力し、この場合、第2表示領域12の開口部(例えば、第2表示領域12の内縁121)は、より大きなサイズを有する。
例えば、図11および図12A~図12Bに示すように、第3巻線部24は、順次接続される第3線部241および第4線部242を含み、第3線部241の第4線部242と接続しない一端が第3巻線部24の第1端になり、第4線部242の第3線部241と接続しない一端が第3巻線部24の第2端になり、第3線部241が第2方向D2に沿って延在し、かつ第1方向D1において、第1線部231と並列に配置され、第4線部242が第1方向D1に沿って延在し、かつ第2方向D2において、第1サブ部分211と並列に配置され、作動中に、第4線部242の電流は、本体部の電流と同じ向きに流れる。例えば、第4線部242は直線セグメントである。例えば、第3線部241は直線セグメントである。また、例えば、第3線部241は曲がった構造を有し、全体として第2方向D2に沿って延在することができる。
例えば、第4線部242は、表示基板01の第1電極層に位置し、第3線部241は表示基板01の第2電極層に位置し、第3線部241はそれぞれ、第1電極層と第2電極層との間にある絶縁層の第3ビアホールおよび第4ビアホールを介して、第1サブ部分211および第4線部242と電気的に接続される。
例えば、各第1信号線20の第2巻線部23の第1線部231および第3巻線部24の第3線部241を、各第1信号線20の他の部分(例えば、第4線部242および第1サブ部分211)、各第1信号線20の第2巻線部23の第1線部231および第3巻線部24の第3線部241を、他の第1信号線20と短絡することを避けることができる。
例えば、図12Cに示すように、第1表示領域11は、並列に配置された複数の透明な配線およびアノード構造4111のみを含み、それにより、第1表示領域11の透過率を高めることができる。例えば、図12Cに示すように、並列に配置された複数の透明な配線は、接続配線60およびダミー(dummy)配線601を含む。例えば、ダミー配線601には断線部があり、それにより、ダミー配線601は不連続な配線となる。例えば、断線部を有するダミー配線601を設けることにより、第1表示領域11のエッチング均一性を改善することができる。なお、図12Cの矢印で示されている線は陰影であり、実際の配線ではない。
なお、図11および図12A~図12Bに示される表示基板の第1線部231は、周辺領域14に位置することに限定されず、第3線部241は、第1方向D1に第1表示領域11と並列に配置され、かつ第3表示領域13の第1表示領域11に近い一端に位置することに限定されない。一例において、第1線部231および第3線部241は両方とも、第2表示領域12に位置してもよく、かつ、第1方向D1において、第1線部231が第1表示領域11の第3表示領域13から離れた一側に位置し、第1方向D1において、第3線部241が第1表示領域11と第3表示領域13との間に位置する。別の例において、第1線部231は、同時に周辺領域14および第2表示領域12に位置してもよく、第3線部241は、同時に第3表示領域13および第2表示領域12に位置してもよい。
なお、図4、図6、図8、図10および図11に示される表示基板01の第1表示領域11の形状はすべて長方形であるが、本開示の実施例はこれに限定されない。例えば、実際の適用要件によれば、第1表示領域11の形状は、円形または他の適用可能な形状であってもよく、対応して、第1巻線部22の形状は、適応的に変更される。例えば、第1巻線部22の形状は、第1表示領域11の形状と一致し、第1表示領域11および第2表示領域12にある素子に対する第1巻線部22の影響を低減する。以下、図13A~図13Dを参照して、例示的な説明をする。
図13Aは、図2Aに示される表示基板01の第6の例の概略平面図であり、図13Bは、図2Aに示される表示基板01の第6の例の別の概略平面図であり、図13Cは、図2Aに示される表示基板01の第6の例のさらに別の概略平面図である。図13Dは、図13Cに示される部分領域REG_Bに対応の概略平面図である。
なお、明確にするために、図13Aは、表示基板01の第2表示領域12の一部および周辺領域14の一部のみを示し、図13Bおよび図13Cは、表示基板01の第1表示領域11の一部、第2表示領域12の一部および周辺領域14の一部のみを示した。
図13A~13Cに示される表示基板01は、図4および図5A~図5Cに示される表示基板01と類似しており、2つの間の相違点のみがここに記載されており、同じ点を省略する。図13A~13Cに示される表示基板01と、図4および図5A~図5Cに示される表示基板01との違いは、図13A~図13Cに示される表示基板01の第1表示領域11の形状、および第1巻線部22の形状が異なることである。
図13A~図13Cに示すように、第1表示領域11の形状は円形であり、第1巻線部22は円弧線であり、円弧線の第1端が、第1サブ部分211の第2サブ部分212に近い端部と接続され、円弧線の第2端が第2サブ部分212の第1サブ部分211に近い端部と接続される。例えば、上記の円弧線の曲率と上記の円形の曲率は互いに一致する(例えば、等しい)。
なお、実際の適用要件によれば、図6、図8、図10および図11に示される表示基板01の第1表示領域11の形状を円形に変更し、第1巻線部22を円弧線に変更することができ、ここでは省略する。
例えば、図13Cおよび図13Dに示すように、周辺領域14は、複数の配線2911および複数の配線2921をさらに含み、複数の配線2911が電極層291に位置し、複数の配線2921が電極層292に位置する。例えば、電極層291および電極層292は、表示基板に垂直な方向に異なる電極層である。例えば、配線2911の延在方向に垂直な方向に、複数の配線2911および複数の配線2921は、交互に配置されている。例えば、複数の配線2911および複数の配線2921を、配線2911の延在方向に垂直な方向に交互に配置させ、かつ配線2911および配線2921を異なる電極層に設けることにより、配線(配線2911および配線2921全体)の配置密度を高めることができる。
例えば、第1信号線20の第2サブ部分212および複数の配線2911は異なる電極層に位置し、第1信号線20の第2サブ部分212および複数の配線2921は異なる電極層に位置する。例えば、図5Hに示されるゲート4222および第1極板4225も電極層291に位置し、図5Hに示される第2極板4226も電極層292に位置し、第1信号線20の第2サブ部分212は、図5Hに示されるソース4223およびドレイン4224と同じ電極層に位置している。
例えば、図13Cおよび図13Dに示すように、第2画素回路422を通過する第1信号線20の第2サブ部分212は、対応の配線2911または対応の配線2921と電気的に接続され、(例えば、ビアホールを介して電気的に接続され)、それにより、第1信号線20の第2サブ部分212の信号が対応の配線2911または対応の配線2921に変更して伝送される。例えば、第1信号線20の第2サブ部分212と電気的に接続される配線2911または配線2921は、第1線部231と呼ばれる。例えば、第2画素回路422を通過する第1信号線20の第2サブ部分212を、対応の配線2911または対応の配線2921と電気的に接続する。
例えば、各画素ユニットからの第1信号線(SD層に位置する)はいずれも層の変更によって、Gat1(電極層291)またはGat2層(電極層292)に変更される。例えば、長手方向のリードと横方向のリードが交差する場合、長手方向のリード(第1信号線20の第2サブ部分212)は、SD層を使用し、SD層とGat層(電極層291または292)との間の距離が、Gat1(電極層291)とGat2層(電極層292)との間の距離よりも大きく、それにより容量性結合が減少する。
なお、図4、図6、図8、図10、図11、図13A~図13Cに示される表示基板01の第2表示領域12の形状はすべて長方形であるが、本開示の実施例はこれに限定されない。例えば、実際の適用要件によれば、第2表示領域12の形状はまた、円形または他の適用可能な形状であってもよく、ここでは省略する。
なお、図4、図6、図8、図10、図11、図13A~図13Cに示される表示基板01の第1信号線20は、2つ以上の巻線部によって、第1本体部21と並列な(第2方向D2に並列な)位置に巻かれているが、本開示の実施例はこれに限定されない。例えば、実際の適用要件によれば、表示基板01の第1信号線20は、1つの巻線部のみで第1本体部21と並列な(第2方向D2に並列な)位置に巻かれてもよく、以下、図14を参照して、例示的な説明をする。
図14は、図2Aに示される表示基板01の第7の例の概略平面図である。図14に示される表示基板01は、図14に示される表示基板01と類似しており、ここでは両者の違いのみを説明し、同じ点を省略する。図14に示される表示基板01と図4に示される表示基板01との違いは、図14に示される表示基板01は、第1巻線部22のみを有し、第2巻線部23を有しないことを含む。
例えば、図14に示すように、第1巻線部22は第1表示領域11を取り囲み、かつ全体として第2表示領域12に位置する。例えば、図14に示すように、第1巻線部22は順次接続される第5線部271、第6線部272および第7線部273を含み、第5線部271が第1サブ部分211と電気的に接続され、第7線部273が第2サブ部分212と電気的に接続され、第6線部272が第1方向D1に沿って延在し、第5線部271および第7線部273が第1方向D1と交差する第2方向D2に沿って延在し、第6線部272が、第1サブ部分211と第2サブ部分212との間に位置し、かつ第1方向D1に沿って延在する仮想接続線と第1方向D1に並列に配置され、第6線部272が、第6線部272と電気的に接続される第1画素回路412と少なくとも部分的に重なり(または同じ列に位置し、緊密に隣接するが、重ならない)、作動中に、第6線部272の電流が第1本体部211の電流と同じ向きに流れる。例えば、第5線部271、第6線部272および第7線部273はすべて直線セグメントである。
例えば、データ駆動回路50は、駆動チップとして実装することができる。例えば、駆動チップは、フレキシブル回路基板を介して表示基板01上に結合することができ、表示基板01を駆動して表示機能を実現するために、フレキシブル回路を介して、表示するためのデータ信号を複数のデータケーブルに提供する。例えば、周辺領域14にはまた、ゲート駆動チップが設けられてもよく、またはアレイ基板におけるゲート駆動回路(GOA、図示せず)が形成されてもよく、ゲート走査信号を複数のゲート線に送信するように、ゲート駆動チップまたはGOAの複数の出力端がそれぞれ複数のゲート線と接続されている。なお、表示基板01は単一のデータ駆動回路によって駆動されることに限定されず、いくつかの例において、表示基板01は2つのデータ駆動回路によって駆動可能であり、上記2つのデータ駆動回路は、表示基板01の両側(例えば、第1方向D1において、表示基板01の両側)に位置する。
図15は、図2Aに示される表示基板01の第8の例の概略平面図であり、図16は、図2Aに示される表示基板01の第8の例の別の概略平面図である。なお、明確にするために、図15は、表示基板01の第1表示領域11および第2表示領域12の一部のみを示す。
図15に示される表示基板01は、図4に示される表示基板01と類似しており、ここでは、両者の違いのみを説明し、同じ点を省略する。図15に示される表示基板01と図4に示される表示基板01との違いは、図15に示される表示基板01の第1方向D1が表示パネルの行方向であり、図15に示される表示基板01の接続配線60が列方向に沿って延在し、図15に示される表示基板01の第1信号線20がゲート線であり、第2信号線30がデータケーブルであり、図15に示される表示基板01の第1信号線20および第2信号線30の巻線部の構造はそれぞれ、図4に示される表示基板01の第1信号線20および第2信号線30の巻線部の構造と異なることを含む。
例えば、図15に示すように、第1巻線部22は第1表示領域11を取り囲み、かつ全体として、第2表示領域12に位置し、第1巻線部22は、順次接続される第8線部281および第9線部282を含み、第8線部281が第1本体部21と電気的に接続され、かつ第2方向D2に沿って延在し、第9線部282が第1方向D1に沿って延在し、かつ第1方向D1において、第1本体部21の仮想延長線と並列に配置され、作動中に、第9線部282の電流が本体部の電流と同じ向きに流れ、第9線部282が、第1表示領域11では、第1方向D1に沿って並列に配置された第1数量の第1発光素子411を駆動するように構成される第1画素回路412と電気的に接続される。例えば、第8線部281および第9線部282は両方とも直線セグメントである。
いくつかの例において、第1本体部21は、第1サブ部分211および第2サブ部分212(図示せず)を含み、第1巻線部22は第10線部(図示せず)をさらに含み、第10線部の第1端が第9線部282と接続され、第10線部の第2端が第2サブ部分212と接続され、第10線部が第2方向D2に沿って延在する。
例えば、図15に示すように、第2信号線30は、第2本体部32、第4巻線部33および第5巻線部34を含み、第4巻線部33が第2本体部32の第2方向D2に沿う仮想延長線からずれて配線され、第2本体部32が第1表示領域11によって離間された第3サブ部分321および第4サブ部分322を含み、第3サブ部分321と第4サブ部分322は第4巻線部33を介して電気的に接続され、第4巻線部33が、第3サブ部分321と第4サブ部分322との間に位置し、かつ第2方向D2に沿って延在する仮想接続線からずれて配線される。例えば、第4巻線部33の少なくとも一部は、第2方向D2と交差する方向に沿って延在する。例えば、第5巻線部34の少なくとも一部は、第2方向D2と交差する方向に沿って延在する。例えば、第3サブ部分321および第4サブ部分322はいずれも直線セグメントである。
例えば、図15に示すように、第4巻線部33は、順次接続される第4線分331、第5線分332および第6線分333を含み、第4線分331の第5線分332と接続しない端部が第3サブ部分321の第4サブ部分322に近い端部と接続され、第6線分333の第5線分332と接続しない端部が、第4サブ部分322の第3サブ部分321に近い端部と接続され、第4線分331および第6線分333が第1方向D1に沿って延在し、第5線分332が第2方向D2に沿って延在する。例えば、第4線分331、第5線分332および第6線分333はすべて直線セグメントである。
例えば、図15に示すように、第5巻線部34の第1端は第2サブ部分212と電気的に接続され、第5巻線部34の第2端は対応の第1画素回路412と電気的に接続される。例えば、図15に示すように、第5巻線部34の第2端は、同じ列の第1画素回路412(例えば、第2巻線部23の第2線部232に直接隣接する同じ列の第1画素回路412)と電気的に接続することができる。
例えば、図15に示すように、第5巻線部34は、順次接続される第7線分341および第8線分342を含み、第7線分341の第8線分342と接続しない一端が第5巻線部34の第1端になり、第8線分342の第7線分341と接続しない一端が第5巻線部34の第2端になり、第7線分341が第1方向D1に沿って延在し、第8線分342が第2方向D2に沿って延在し、かつ第1方向D1において、第2サブ部分212と並列に配置され、作動中に、第8線分342の電流が第2サブ部分212の電流と逆向きに流れる。例えば、第7線分341および第8線分342はいずれも直線セグメントである。
例えば、図15に示すように、第1発光素子411および当該第1発光素子411を駆動するための第1画素回路412は、表示パネルの隣接する列に位置する。例えば、図15に示すように、少なくとも1つの第2信号線30は、第2方向D2に沿って並列に配置された第1発光素子411および第2発光素子421を駆動するように構成され、即ち、同じ第2信号線30によって駆動される第1発光素子411および第3発光素子431は、表示基板01の同じ列に位置する。
なお、いくつかの例において、第1発光素子411および当該第1発光素子411を駆動するための第1画素回路412は、表示パネルの同じ列に位置してもよく、即ち、第1発光素子411および当該第1発光素子411を駆動するための第1画素回路412は、列方向に並列に配置される。
例えば、図15に示すように、第1方向D1は表示パネルの行方向であり、第2方向D2は表示パネルの列方向であり、第1信号線20はゲート線であり、第2信号線30はデータケーブルである。
なお、図15に示される表示基板01の接続配線60は、列方向に沿って延在し、表示基板01の接続配線60が真っ直ぐであることに限定されず(即ち、表示基板01の接続配線60が直線セグメントであることに限定されず)、いくつかの例において、図15に示される表示基板01の接続配線60は、行方向に沿って延在する部分をさらに含む。
例えば、ソースドレイン、第1巻線部および第2信号線はすべて第1電極層に位置し、第1本体部、ゲートおよび第1極板は第2電極層に位置する。また、例えば、第1巻線部および第2信号線はいずれも第1電極層に位置し、第1本体部および貯蔵コンデンサの第2極板は第2電極層に位置する。
図16は、図15と類似しており、図16は、より多くの第1信号線20を示し、かつ、図6は、第2信号線30の第5巻線部34を示していなく、ここでは省略する。
図17は、本開示の少なくとも1つの実施例によって提供される画素回路921および当該画素電極によって駆動される発光素子920である。例えば、本開示の少なくとも1つの実施例によって提供される第1画素回路412、第2画素回路422および第3画素回路432の少なくとも1つ(例えば、全部)は、図17に示される画素回路921として実装されてもよい。
例えば、図17に示すように、画素回路921は、第1発光制御回路923および第2発光制御回路924をさらに含む。駆動回路922は、制御端、第1端および第2端を含み、有機発光素子920を駆動して発光させるための駆動電流を、有機発光素子920に提供するように構成されている。例えば、第1発光制御回路923は、駆動回路922の第1端および第1電圧端VDDと接続され、駆動回路922と第1電圧端VDDとの間の連通または切断を実現するように構成され、第2発光制御回路924および駆動回路922の第2端は、有機発光素子920の第1電極と電気的に接続され、駆動回路922と有機発光素子920との間の連通または切断を実現するように構成される。
例えば、図17に示すように、画素回路921は、データ書き込み回路926、記憶回路927、閾値補償回路928およびリセット回路929をさらに含む。データ書き込み回路926は、駆動回路922の第1端と電気的に接続され、走査信号の制御下で、データ信号を記憶回路927に書き込むように構成され、記憶回路927は、駆動回路922の制御端および第1電圧端VDDと電気的に接続され、データ信号を記憶するように構成され、閾値補償回路928は、駆動回路922の制御端および第2端と電気的に接続され、駆動回路922に対して閾値補償を実行するように構成され、リセット回路929は、駆動回路922の制御端および有機発光素子920の第1電極と電気的に接続され、リセット制御信号の制御により、駆動回路922の制御端および有機発光素子920の第1電極をリセットするように構成される。
例えば、図17に示すように、駆動回路922は駆動トランジスタT1を含み、駆動回路922の制御端は駆動トランジスタT1のゲートを含み、駆動回路922の第1端は駆動トランジスタT1の第1極を含み、駆動回路922の第2端は駆動トランジスタT1の第2極を含む。
例えば、図17に示すように、データ書き込み回路926はデータ書き込みトランジスタT2を含み、記憶回路927はコンデンサCを含み、閾値補償回路928は閾値補償トランジスタT3を含み、第1発光制御回路923は第1発光制御トランジスタT4を含み、第2発光制御回路924は第2発光制御トランジスタT5を含み、リセット回路929は第1リセットトランジスタT6および第2リセットトランジスタT7を含み、リセット制御信号は、第1サブリセット制御信号および第2サブリセット制御信号を含むことができる。
例えば、図17に示すように、データ書き込みトランジスタT2の第1極は、駆動トランジスタT1の第1極と電気的に接続され、データ書き込みトランジスタT2の第2極は、データ信号を受信するようにデータケーブルVdと電気的に接続され配置され、データ書き込みトランジスタT2のゲートは、走査信号を受信するように第1走査信号線Ga1と電気的に接続され配置され、コンデンサCの第1極が第1電源端VDDと電気的に接続され、コンデンサCの第2極が駆動トランジスタT1のゲートと電気的に接続され、閾値補償トランジスタT3の第1極が駆動トランジスタT1の第2極と電気的に接続され、閾値補償トランジスタT3の第2極が駆動トランジスタT1のゲートと電気的に接続され、閾値補償トランジスタT3のゲートは、補償制御信号を受信するように第2走査信号線Ga2と電気的に接続され配置され、第1リセットトランジスタT6の第1極は第1リセット信号を受信するように第1リセット電源端Vinit1と電気的に接続され配置され、第1リセットトランジスタT6の第2極が駆動トランジスタT1のゲートと電気的に接続され、第1リセットトランジスタT6のゲートは、第1サブリセット制御信号を受信するように第1リセット制御信号線Rst1と電気的に接続され配置され、第2リセットトランジスタT7の第1極は第2リセット信号を受信するように第2リセット電源端Vinit2と電気的に接続され配置され、第2リセットトランジスタT7の第2極が有機発光素子920の第1電極と電気的に接続され、第2リセットトランジスタT7のゲートは、第2サブリセット制御信号を受信するように第2リセット制御信号線Rst2と電気的に接続され配置され、第1発光制御トランジスタT4の第1極が第1電源端VDDと電気的に接続され、第1発光制御トランジスタT4の第2極が駆動トランジスタT1の第1極と電気的に接続され、第1発光制御トランジスタT4のゲートは第1発光制御信号を受信するように第1発光制御信号線EM1と電気的に接続され配置され、第2発光制御トランジスタT5の第1極が駆動トランジスタT1の第2極と電気的に接続され、第2発光制御トランジスタT5の第2極が有機発光素子920の第2電極と電気的に接続され、第2発光制御トランジスタT5のゲートは第2発光制御信号を受信するように第2発光制御信号線EM2と電気的に接続され配置され、有機発光素子920の第1電極が第2電源端VSSと電気的に接続される。
例えば、第1電源端VDDと第2電源端VSSlの一方は高圧端で、他方は低圧端である。例えば、図17に示される実施例において、第1電源端VDDは一定の第1電圧を出力する電圧源であり、第1電圧が正電圧であり、第2電源端VSSは一定の第2電圧を出力する電圧源であってもよく、第2電圧が負電圧などである。例えば、いくつかの例において、第2電源端VSSは接地することができる。
例えば、図17に示すように、走査信号および補償制御信号は同じであってもよく、即ち、データ書き込みトランジスタT2のゲートおよび閾値補償トランジスタT3のゲートは、同じ信号(例えば、走査信号)を受信するために、同じ信号線、例えば、第1走査信号線Ga1と電気的に接続されてもよく、この場合、信号線の数量を低減するように、表示基板1000には第2走査信号線Ga2を設けなくてもよい。また、例えば、データ書き込みトランジスタT2のゲートおよび閾値補償トランジスタT3のゲートも異なる信号線と電気的に接続可能であり、即ち、データ書き込みトランジスタT2のゲートが第1走査信号線Ga1と電気的に接続され、閾値補償トランジスタT3のゲートが第2走査信号線Ga2と電気的に接続され、第1走査信号線Ga1および第2走査信号線Ga2が同じ信号を伝送する。
なお、走査信号と補償制御信号も異なってもよいので、データ書き込みトランジスタT2のゲートおよび閾値補償トランジスタT3を別々に制御することができ、画素回路を制御する柔軟性が高まる。
例えば、図17に示すように、第1発光制御信号および第2発光制御信号は同じであってもよく、即ち、第1発光制御トランジスタT4のゲートおよび第2発光制御トランジスタT5のゲートは、同じ信号(例えば、第1発光制御信号)を受信するために、同じ信号線、例えば、第1発光制御信号線EM1と電気的に接続されてもよい。この場合、信号線の数量を減らすように、表示基板1000には第2発光制御信号線EM2を設けなくてもよい。また、例えば、第1発光制御トランジスタT4のゲートおよび第2発光制御トランジスタT5のゲートも異なる信号線と電気的に接続されてもよく、即ち、第1発光制御トランジスタT4のゲートが第1発光制御信号線EM1と電気的に接続され、第2発光制御トランジスタT5のゲートが第2発光制御信号線EM2と電気的に接続され、第1発光制御信号線EM1および第2発光制御信号線EM2が同じ信号を伝送する。
なお、第1発光制御トランジスタT4および第2発光制御トランジスタT5が異なる種類のトランジスタである場合、例えば、第1発光制御トランジスタT4がP型トランジスタであり、第2発光制御トランジスタT5がN型トランジスタである場合、第1発光制御信号と第2発光制御信号は異なってもよく、本開示の実施例は、これを限定するものではない。
例えば、第1サブリセット制御信号と第2サブリセット制御信号は同じであってもよく、即ち、第1リセットトランジスタT6のゲートおよび第2リセットトランジスタT7のゲートは、同じ信号(例えば、第1サブリセット制御信号)を受信するために、同じ信号線、例えば、第1リセット制御信号線Rst1と電気的に接続されてもよく、この場合、信号線の数量を減らすように、表示基板1000には第2リセット制御信号線Rst2が設けられなくてもよい。また、例えば、第1リセットトランジスタT6のゲートおよび第2リセットトランジスタT7のゲートもそれぞれ異なる信号線と電気的に接続されてもよく、即ち、第1リセットトランジスタT6のゲートが第1リセット制御信号線Rst1と電気的に接続され、第2リセットトランジスタT7のゲートが第2リセット制御信号線Rst2と電気的に接続され、第1リセット制御信号線Rst1および第2リセット制御信号線Rst2が同じ信号を伝送する。なお、第1サブリセット制御信号および第2サブリセット制御信号は異なってもよい。
例えば、いくつかの例において、第2サブリセット制御信号は走査信号と同じであってもよく、即ち、第2リセットトランジスタT7のゲートは、走査信号を第2サブリセット制御信号として受信するために、第1走査信号線Ga1と接続されてもよい。
例えば、第1リセットトランジスタT6のゲートおよび第2リセットトランジスタT7のソースは、それぞれ第1リセット電源端Vinit1および第2リセット電源端Vinit2と接続され、第1リセット電源端Vinit1および第2リセット電源端Vinit2は、一定の直流基準電圧を出力するために、直流基準電圧端であってもよい。第1リセット電源端Vinit1は第2リセット電源端Vinit2と同じであってもよく、例えば、第1リセットトランジスタT6のゲートおよび第2リセットトランジスタT7のソースが、同じリセット電源端と接続される。第1リセット電源端Vinit1および第2リセット電源端Vinit2は、高圧端であってもよく、低圧端であってもよく、駆動トランジスタT1のゲートおよび発光素子920の第1電極をリセットするための第1リセット信号および第2リセット信号を提供できる限り、本開示はこれを限定しない。
なお、図17に示される画素回路における駆動回路922、データ書き込み回路926、記憶回路927、閾値補償回路928およびリセット回路929は例示に過ぎず、駆動回路922、データ書き込み回路926、記憶回路927、閾値補償回路928およびリセット回路929などの回路の具体的な構造は、実際の適用要件に従って設定することができ、本開示の実施例では、特に限定されない。
例えば、トランジスタの特性に応じて、トランジスタは、N型トランジスタおよびP型トランジスタに分けられ、明確にするために、本開示の実施例は、トランジスタをP型トランジスタ(例えば、P型MOSトランジスタ)として、本開示の技術的解決手段を詳しく説明し、つまり、本開示の説明において、駆動トランジスタT1、データ書き込みトランジスタT2、閾値補償トランジスタT3、第1発光制御トランジスタT4、第2発光制御トランジスタT5、第1リセットトランジスタT6および第2リセットトランジスタT7などはすべて、P型トランジスタであってもよい。しかしながら、本開示の実施例のトランジスタは、P型トランジスタに限定されず、当業者は、実際の必要に応じて、N型トランジスタ(例えば、N型MOSトランジスタ)を使用して、本開示の実施例の1つまたは複数のトランジスタの機能を実現することができる。
なお、本開示の実施例で使用されるトランジスタは、薄膜トランジスタまたは電界効果トランジスタまたは同じ特性を有する他のスイッチングデバイスであってもよく、薄膜トランジスタが酸化物半導体薄膜トランジスタ、アモルファスシリコン薄膜トランジスタまたはポリシリコン薄膜トランジスタなどを含むことができる。トランジスタのソースとドレインは構造上で対称であってもよいため、物理構造ではソースとドレインを区別できない。本開示の実施例では、トランジスタを区別するために、制御電極としてのゲートを除いて、一方の極は第1極として、他方の極は第2極として直接記述される。したがって、本開示の実施例では、トランジスタの全部または一部の第1極および第2極は、必要に応じて交換可能である。
なお、本開示の少なくとも1つの実施例によって提供される第1画素回路412、第2画素回路422および第3画素回路432は、7つのトランジスタおよび1つのコンデンサを含む画素回路(即ち、図17に示される7T1C画素回路)として実装されることに限定されない。本開示の少なくとも1つの実施例によって提供される第1画素回路412、第2画素回路422および第3画素回路432は、適切な数量のトランジスタおよび適切な数量のコンデンサを含むことができる。例えば、実際の適用要件によれば、本開示の少なくとも1つの実施例によって提供される第1画素回路412、第2画素回路422および第3画素回路432は、7T2C画素回路、6T1C画素回路、6T2C画素回路または9T2C画素回路であってもよい。
図18は、図17に示される7T1C画素回路の構造概略図である。7T1C画素回路に含まれる第1トランジスタT1から第7トランジスタ的T7までの位置は、図18に示す通りであり、ここでは省略する。
図19は、本開示の一実施例によるサブ画素の構造を示す概略図である。図20~図23は、本開示のいくつかの実施例による、サブ画素内の特定の層のレイアウトをそれぞれ示す概略図である。図20は、本開示の一実施例による、サブ画素のLTPS層(低温ポリシリコン層)を示す概略平面図である。図21は、本開示の一実施例による、サブ画素のSD層(ソースドレイン電極層)を示す概略平面図であり、図22は、本開示の一実施例によるサブ画素のGat1層(第1ゲート層)を示す概略平面図であり、図23は、本開示の一実施例によるサブ画素のGat2層(第2ゲート層)を示す概略平面図である。図24は、本開示の一実施例によるサブ画素における図20、図22および図23に示される層が積層されたレイアウトを示す概略図である。図25は、本開示の一実施例によるサブ画素における図20~図23に示される層が積層されたレイアウトを示す概略図である。例えば、LTPS層(低温ポリシリコン層)、Gat1層(第1ゲート層)、Gat2層(第2ゲート層)およびSD層(ソースドレイン電極層)は、サブ画素に垂直な方向に下から上へ順次配置されている。SD層(ソースドレイン電極層)のデータケーブルは、引き出された後、Gat1層(第1ゲート層)とGat2層(第2ゲート層)に切り替えられる。
図19に示すように、サブ画素は、発光素子D、第1トランジスタT1、コンデンサC、第2トランジスタT2および第3トランジスタT3を含むことができる。発光素子Dは、アノードD1およびカソードD2を含む。いくつかの実装形態では、発光素子Dは、OLEDであってもよい。ここで、第1トランジスタT1はスイッチングトランジスタと呼ばれてもよく、第2トランジスタT2は駆動トランジスタと呼ばれてもよく、第3トランジスタT3はリセットトランジスタと呼ばれもよい。
第1トランジスタT1は、ゲート線Gatの走査信号に応答して、連通されている場合、データケーブルDatからのデータ信号を第2トランジスタT2に伝送するように構成されている。第2トランジスタT2は、連通されている場合、駆動電流Idを発光素子Dに伝送して、発光素子Dを駆動して発光させるように構成されている。第3トランジスタT3は、リセット線Reseのリセット信号に応答して、連通されている場合、第2トランジスタT2のゲートG2の電圧を初期化電圧線Vinitの電圧にリセットするように構成される。
異なる実施例において、図19に示すように、サブ画素は、第4トランジスタT4、第5トランジスタT5、第6トランジスタT6および第7トランジスタT7の1つまたは複数を含むことができる。ここでは、第4トランジスタT4は補償トランジスタと呼ばれてもよく、第5トランジスタT5は駆動制御トランジスタと呼ばれてもよく、第6トランジスタT6は出射制御トランジスタと呼ばれてもよく、第7トランジスタT7はバイパストランジスタと呼ばれてもよい。例えば、第4トランジスタT4は、走査線Gatの走査信号に応答して、連通されている場合、第2トランジスタT2をダイオード接続状態にするように配置される。例えば、第5トランジスタT5および第6トランジスタT6は、制御線EMの制御信号に応答して、連通されている場合、出射電流Idが発光素子Dに流れるように配置される。例えば、第7トランジスタT7は、リセット線Reseのリセット信号に応答して、連通されている場合、駆動電流Idの一部がバイパス電流Ibpとして流れるように配置されている。なお、図19に示される第3トランジスタT3の第3ゲートG3および第7トランジスタT7の第7ゲートG7はいずれも同じリセット線Reseに接続されるが、これに限定されない。例えば、いくつかの実施例では、第7トランジスタT7の第7ゲートG7は、リセット線Reseと異なる別のリセット線と接続されてもよい。
いくつかの実施例において、第1トランジスタT1、第2トランジスタT2、第3トランジスタT3、第4トランジスタT4、第5トランジスタT5、第6トランジスタT6および第7トランジスタT7はいずれもPチャネル薄膜トランジスタである。他のいくつかの実施例において、第1トランジスタT1、第2トランジスタT2、第3トランジスタT3、第4トランジスタT4、第5トランジスタT5、第6トランジスタT6および第7トランジスタT7の1つまたは複数は、Nチャネル薄膜トランジスタであってもよい。
例えば、第1トランジスタT1、第2トランジスタT2、第3トランジスタT3、第4トランジスタT4、第5トランジスタT5、第6トランジスタT6および第7トランジスタT7の各々の活性層は、図20に示す通りである。活性層の材料は例えば、ポリシリコン,例えば、低温ポリシリコンなどを含むことができる。各トランジスタの活性層は、2つの電極領域および2つの電極領域同士間に位置するチャネル領域を含む。ここで、2つの電極領域の一方はソース領域であり、他方はドレイン領域である。2つの電極領域のドーピング濃度は、チャネル領域のドーピング濃度よりも大きいことを理解されたい。言い換えれば、2つの電極領域のそれぞれが導体領域であり、チャネル領域が半導体領域である。
図19および図20を参照し、第1トランジスタT1は、第1活性層ACT1および走査線Gatに接続される第1ゲートG1を含む。いくつかの実施例において、走査線Gatと第1ゲートG1は一体的に配置されてもよい。図20に示すように、第1活性層ACT1は、第1電極領域ACT11、第2電極領域ACT12、および第1電極領域と第2電極領域との間に位置する第1チャネル領域ACT13を含む。ここで、第1電極領域ACT11はデータケーブルDatと接続され、第2電極領域ACT12は電源ケーブルVDDと接続される。例えば、第1電極領域ACT11は、図25に示されるビアホールV1を介してデータケーブルDatに接続されてもよい。いくつかの実施例において、第2電極領域ACT12は、第5トランジスタT5の第5活性層ACT5を介して電源ケーブルVDDに接続されてもよい。例えば、第5活性層ACT5は、図25に示されるビアホールV2を介して電源ケーブルVDDに接続されてもよい。いくつかの実施例において、図21を参照して、データケーブルDatと電源ケーブルVDDは、同じ層に位置してもよい。
なお、この明細書では、2つの部材は同じ層に位置することは、2つの部材が、同じパターニングプロセスによって形成されること、つまり、同じ材料層を1回パターニングすることによって形成されること、またはこの2つの部材が同じフィルム層に位置し、そして当該フィルム層と直接接触することを意味する。
コンデンサCは、第1電極板C1および電源ケーブルVDDに接続される第2電極板C2を含む。例えば、第2電極板C2は、図25に示されるビアホールV3を介して電源ケーブルVDDに接続される。
第2トランジスタT2は、第2活性層ACT2および第1電極板C1と接続される第2ゲートG2を含む。いくつかの実施例において、第1電極板C1と第2ゲートG2は、一体的に配置されてもよい。図20に示すように、第2活性層ACT2は、第3電極領域ACT21、第4電極領域ACT22、および第3電極領域ACT21と第4電極領域ACT22との間に位置する第2チャネル領域ACT23を含む。第3電極領域ACT21は第2電極領域ACT12に接続され、第4電極領域ACT22はアノードD1に接続される。いくつかの実施例において、第3電極領域ACT21と第2電極領域ACT12は、一体的に配置されてもよい。いくつかの実施例において、第3電極領域ACT21は、第5トランジスタT5の第5活性層ACT5を介して電源ケーブルVDDに接続されてもよい。
第3トランジスタT3は、第3活性層ACT3およびリセット線Reseに接続される第3ゲートG3を含む。いくつかの実施例において、リセット線Reseと第3ゲートG3は一体的に配置されてもよい。図20に示すように、第3活性層ACT3は、第5電極領域ACT31、第6電極領域ACT32、および第5電極領域ACT31と第6電極領域ACT32との間に位置する第3チャネル領域ACT33を含む。第5電極領域ACT31は第1電極板C1に接続され、第6電極領域ACT32は初期化電圧線Vinitに接続される。例えば、第5電極領域ACT31は、図25に示されるビアホールV4を介して第1コネクタCT1に接続されてもよく、第1電極板C1は、図25に示されるビアホールV5を介して第1コネクタCT1に接続されてもよい。例えば、第6電極領域ACT32は、図25に示されるビアホールV6を介して第2コネクタCT2に接続されてもよく、初期化電圧線Vinitは、図25に示されるビアホールV7を介して第2コネクタCT2に接続されてもよい。いくつかの実施例において、図21を参照して、第1コネクタCT1、第2コネクタCT2、データケーブルDatおよび電源ケーブルVDDは同じ層に位置してもよい。いくつかの実施例において、図22を参照して、走査線Gat、第1電極板C1およびリセット線Reseは同じ層に位置してもよい。いくつかの実施例において、図23を参照して、第2電極板C2および初期化電圧線Vinitは同じ層に位置してもよい。
図20および図24を参照し、第1チャネル領域ACT13は、第1活性層ACT1と走査線Gatとの重なる領域であってもよく、第2チャネル領域ACT23は、第2活性層ACT2と第1電極板C1との重なる領域であってもよく、第3チャネル領域ACT33は、第3活性層ACT3とリセット線Reseとの重なる領域であってもよく、第4チャネル領域ACT43は、第4活性層ACT4と走査線Gatとの重なる領域であってもよい。
図19および図20を参照して、発光素子DはアノードD1およびカソードD2を含む。第1トランジスタT1は、第1活性層ACT1、および走査線Gatに接続される第1ゲートG1を含み、第1活性層ACT1は、第1電極領域ACT11、第2電極領域ACT12、および第1電極領域と第2電極領域との間に位置する第1チャネル領域ACT13を含み、第1電極領域ACT11がデータケーブルDatに接続され、第2電極領域ACT12が電源ケーブルVDDに接続される。
コンデンサCは、第1電極板C1および電源ケーブルVDDに接続される第2電極板C2を含む。第2トランジスタT2、第2活性層ACT2および第1電極板C1に接続される第2ゲートG2を含み、第2活性層ACT2は、第3電極領域ACT21、第4電極領域ACT22、および第3電極領域ACT21と第4電極領域ACT22との間に位置する第2チャネル領域ACT23を含み、第3電極領域ACT21が第2電極領域ACT12に接続され、第4電極領域ACT22がアノードD1に接続される。
第3トランジスタT3は、第3活性層ACT3およびリセット線Reseに接続される第3ゲートG3を含み、第3活性層ACT3は、第5電極領域ACT31、第6電極領域ACT32、第5電極領域ACT31と第6電極領域ACT32との間に位置する第3チャネル領域ACT33を含み、第5電極領域ACT31が第1電極板C1に接続され、第6電極領域ACT32が初期化電圧線Vinitに接続される。
以下、図19および図20を参照して、第4トランジスタT4、第5トランジスタT5、第6トランジスタT6および第7トランジスタT7を説明する。
第4トランジスタT4は、第4活性層ACT4および走査線Gatに接続される第4ゲートG4を含む。いくつかの実施例において、走査線Gatと第4ゲートG4は一体的に配置されてもよい。図20に示すように、第4活性層ACT4は、第7電極領域ACT41、第8電極領域ACT42、および第7電極領域ACT41と第8電極領域ACT42との間に位置する第4チャネル領域ACT43を含む。第7電極領域ACT41は第2ゲートG2に接続され、第8電極領域ACT42は第4電極領域ACT22に接続される。例えば、第7電極領域ACT41は、図25に示されるビアホールV4を介して、第1コネクタCT1に接続されてもよく、第2ゲートG2は、図25に示されるビアホールV5を介して、第1コネクタCT1に接続されてもよい。いくつかの実施例において、第7電極領域ACT41と第5電極領域ACT31は、一体的に配置されてもよい。いくつかの実施例において、第8電極領域ACT42と第4電極領域ACT22は、一体的に配置されてもよい。いくつかの実施例において、第4チャネル領域ACT43は、離間した2つの部分を含むことができ、即ち、第4ゲートG4が2つのゲートを含むことができる。
第5トランジスタT5は、第5活性層ACT5および制御線EMに接続される第5ゲートG5を含む。図20に示すように、第5活性層ACT5は、第9電極領域ACT51、第10電極領域ACT52、および第9電極領域ACT51と第10電極領域ACT52との間に位置する第5チャネル領域ACT53を含む。第9電極領域ACT51は電源ケーブルVDDに接続され、第10電極領域ACT52は第2電極領域ACT12に接続される。例えば、第9電極領域ACT51は、図25に示されるビアホールV2を介して電源ケーブルVDDに接続されてもよい。例えば、第10電極領域ACT52は、第3電極領域ACT21を介して第2電極領域ACT12に接続されてもよい。いくつかの実施例において、図22を参照して、制御線EM、走査線Gat、第1電極板C1およびリセット線Reseは、同じ層に位置してもよい。
第6トランジスタT6は、第6活性層ACT6および制御線EMに接続される第6ゲートG6を含む。図20に示すように、第6活性層ACT6は、第11電極領域ACT61、第12電極領域ACT62、および第11電極領域ACT61と第12電極領域ACT62との間に位置する第6チャネル領域ACT63を含む。第11電極領域ACT61は第4電極領域ACT22に接続され、第12電極領域ACT62はアノードD1に接続される。いくつかの実施例において、第11電極領域ACT61と第4電極領域ACT22は、一体的に配置されてもよい。いくつかの実施例において、第12電極領域ACT62は、図25に示されるビアホールV8を介して、導電層M(例えば、金属層)に接続されてもよく、導電層Mが他のビアホールを介してアノードD1に接続されてもよい。いくつかの実施例において、図21を参照して、導電層M、第1コネクタCT1、第2コネクタCT2、データケーブルDatおよび電源ケーブルVDDは、同じ層に位置してもよい。
第7トランジスタT7は、第7活性層ACT7およびリセット線Reseに接続される第7ゲートG7を含む。いくつかの実施例において、リセット線Reseと第7ゲートG7は、一体的に配置されてもよい。図20に示すように、第7活性層ACT7は、第13電極領域ACT71、第14電極領域ACT72、第13電極領域ACT71と第14電極領域ACT72との間に位置する第7チャネル領域ACT73を含む。第13電極領域ACT71は第12電極領域ACT62に接続され、第14電極領域ACT72は初期化電圧線Vinitに接続される。例えば、第14電極領域ACT72は、図25に示されるビアホールV6を介して第2コネクタCT2に接続されてもよく、初期化電圧線Vinitは、図25に示されるビアホールV7を介して第2コネクタCT2に接続されてもよい。いくつかの実施例において、第14電極領域ACT72と第6電極領域ACT32は、一体的に配置されてもよい。
図20および図24を参照して、第5チャネル領域ACT53は、第5活性層ACT5と制御線EMの重なる領域であってもよく、第6チャネル領域ACT63は、第6活性層ACT6と制御線EMの重なる領域であってもよく、第7チャネル領域ACT73は、第7活性層ACT7とリセット線の重なる領域であってもよい。
いくつかの実施例において、図20を参照して、第1活性層ACT1、第2活性層ACT2、第3活性層ACT3、第4活性層ACT4、第5活性層ACT5、第6活性層ACT6および第7活性層ACT7は、同じ層に位置してもよい。
以下、本開示のいくつかの実施例によるサブ画素の駆動方法を説明する。なお、以下の説明において、サブ画素は、T1、T2、T3、T4、T5、T6およびT7を含み、かつトランジスタT1、T2、T3、T4、T5、T6およびT7は、すべてP型チャネルトランジスタであると仮定する。
リセット段階では、第3トランジスタT3は、リセット線Reseのリセット信号に応答して連通され、第2トランジスタT2の第2ゲートG2は、第3トランジスタT3を介して初期化電圧線Vinitに接続される。このようにして、駆動トランジスタT1の第2ゲートG2の電圧は、初期化電圧線Vinitの電圧までリセットされる。
補償段階では、第1トランジスタT1および第4トランジスタT4は、走査線Gatの走査信号に応答して連通される。この場合、第2トランジスタT2は、ダイオード接続状態にあり、順方向にバイアスされている。第2トランジスタT2の第2ゲートG2の電圧は、データケーブルDatのデータ信号からの電圧Vdataと第2トランジスタT2の閾値電圧Vth(負数量)との合計であり、即ち、Vdata+Vthである。このとき、コンデンサCstの第1電極板C1の電圧は、Vdata+Vthであり、コンデンサCstの第2電極板C2の電圧は、電源ケーブルVDDの電圧ELVDDである。コンデンサCstは、第1電極板C1と第2電極板C2との間の電圧差に対応の電荷で充電される。
発光段階では、第5トランジスタT5および第6トランジスタT6は、制御線EMの制御信号に応答して連通される。第2トランジスタT2の第2ゲートG2の電圧と電源ケーブルVDDの電圧との間の電圧差に応じて駆動電流Idが生成され、駆動電流Idが第6トランジスタT6によって発光素子Dに供給される。発光段階では、第2トランジスタT2のゲート-ソース間電圧Vgsは、(Vdata+Vth)-ELVDDに維持される。駆動電流Idは、(Vdata-ELVDD)2に比例する。したがって、駆動電流Idは、第1トランジスタT1の閾値電圧Vthと無関係である。
さらに、リセット段階では、第7トランジスタT7は、リセット線Reseのリセット信号に応答して連通される。また、第7トランジスタT7は、第1トランジスタT1と第4トランジスタT4と同時に連通されてもよい。第2トランジスタT2が切断された際、駆動電流Idが発光素子Dを駆動して発光させることを避けるために、駆動電流Idの一部は、バイパス電流Ibpとして第7トランジスタT7から流れ出すことができる。
なお、当該表示基板01および表示装置03の他の構成部分(例えば、画像データ符号化/復号化装置、クロック回路など)は、適用可能な構成部材を使用することができ、これらは当業者によって理解されるべきであり、ここでは省略され、本開示に対する制限と見なされるべきではない。
本開示の少なくとも1つの実施例は、本開示の上記の表示基板のいずれかを備える表示装置を、さらに提供する。当該表示装置は、携帯電話、タブレットコンピュータ、テレビ、モニター、ノートブックコンピュータ、デジタルフォトフレーム、ナビゲーターなどの表示機能を備えた任意の製品またはコンポーネントとして実装することができる。
以上、一般的な説明および具体的な実施形態を使用して、本開示を詳細に説明してきたが、本開示の実施例に基づいていくつかの修正または改善を行うことができ、これは当業者には明らかである。したがって、本開示の精神から逸脱することなく行われたこれらの修正または改善はすべて、本開示によって主張される保護の範囲内にある。
上記の説明は、本開示の単なる例示的な実施形態であるが、本開示の保護範囲を制限するために使用されるものではなく、本開示の保護範囲が添付の特許請求の範囲によって決定される。
01 表示基板
03 表示装置
10 表示領域
11 第1表示領域
12 第2表示領域
20 第1信号線
21 第1本体部
22 第1巻線部
60 接続配線
411 第1発光素子
412 第1画素回路
D1 第1方向

Claims (18)

  1. 表示領域、少なくとも1つの第1信号線および少なくとも1つの接続配線を含む表示基板であって、
    前記表示領域は、第1表示領域および第2表示領域を含み、
    前記第2表示領域が前記第1表示領域の少なくとも一部を取り囲み、
    前記第1表示領域が少なくとも1つの第1発光素子を含み、前記第2表示領域が少なくとも1つの第1画素回路を含み、
    前記少なくとも1つの第1信号線が第1本体部および第1巻線部を含み、
    前記第1本体部が第1方向に沿って延在し、前記第1巻線部の少なくとも一部が前記第1方向と交差する方向に沿って延在し、
    前記少なくとも1つの第1信号線が、第1駆動信号を前記少なくとも1つの第1画素回路に送信するように、前記少なくとも1つの第1画素回路と電気的に接続され、
    前記少なくとも1つの第1画素回路が、それぞれ対応の接続配線を介して、前記少なくとも1つの第1発光素子と電気的に接続され、
    前記少なくとも1つの第1画素回路が、それぞれ前記少なくとも1つの第1発光素子を駆動するように構成され、
    前記表示領域は、第3表示領域をさらに含み、
    前記第3表示領域が前記第2表示領域の少なくとも一部を取り囲み、
    前記少なくとも1つの第1発光素子が複数の第1発光素子を含み、
    前記第2表示領域が複数の第2発光素子を含み、
    前記第3表示領域が複数の第3発光素子を含み、
    前記少なくとも1つの第1信号線が、前記第1方向に沿って並列に配置された第1発光素子および第3発光素子を駆動するように配置されており
    前記第1本体部は、前記第1表示領域によって離間された第1サブ部分および第2サブ部分を含み、
    前記第1サブ部分と前記第2サブ部分が、前記第1巻線部を介して電気的に接続され、
    前記第1巻線部の少なくとも一部は、前記第1サブ部分と前記第2サブ部分との間に位
    置し前記第1方向に沿って延在する仮想接続線と交差し、
    前記少なくとも1つの第1信号線は、第2巻線部をさらに含み、
    前記第2巻線部の第1端が前記第2サブ部分と電気的に接続され、前記第2巻線部の第
    2端が対応の第1画素回路と電気的に接続され、
    前記第2巻線部が順次接続される第1線部および第2線部を含み、
    前記第1線部の前記第2線部と接続しない一端が前記第2巻線部の第1端になり、
    前記第2線部の前記第1線部と接続しない一端が前記第2巻線部の第2端になり、
    前記第1線部が前記第1方向と交差する第2方向に沿って延在し、
    前記第2線部が前記第1方向に沿って延在し、かつ前記第2方向に前記第2サブ部分と
    並列に配置され、
    作動中に、前記第2線部の電流が前記第1本体部の電流と逆向きに流れ、
    前記表示基板は、前記表示領域を取り囲む周辺領域をさらに含み、
    前記第1線部は全体として前記周辺領域に位置し、かつ、前記第1方向に前記第2表示
    領域と並列に配置されている
    表示基板。
  2. 少なくとも1つの第2信号線をさらに含み、
    前記少なくとも1つの第2信号線は、前記第1方向と交差する第2方向に沿って延在する第2本体部を含み、
    前記第1本体部の前記第1方向に沿って延在する仮想延長線と、前記第2本体部の前記第2方向に沿って延在する仮想延長線は、前記第1表示領域内に交差し、
    前記少なくとも1つの第2信号線の第2本体部が、前記第1駆動信号と異なる第2駆動信号を、前記少なくとも1つの第1画素回路に送信するように、前記少なくとも1つの第1画素回路と電気的に接続されている、
    請求項1に記載の表示基板。
  3. 前記少なくとも1つの接続配線は、前記第2方向に沿って、前記第1表示領域から前記第2表示領域まで延在する、
    請求項2に記載の表示基板。
  4. 前記第1巻線部が円弧線であり、前記円弧線の第1端が、前記第1サブ部分の前記第2サブ部分に近い端部と接続され、前記円弧線の第2端が、前記第2サブ部分の前記第1サブ部分に近い端部と接続され、または、
    前記第1巻線部が順次接続される第1線分、第2線分および第3線分を含み、前記第1線分の前記第2線分と接続しない端部が、前記第1サブ部分の前記第2サブ部分に近い端部と接続され、前記第3線分の前記第2線分と接続しない端部が、前記第2サブ部分の前記第1サブ部分に近い端部と接続され、前記第2線分が前記第1方向に沿って延在し、前記第1線分および前記第3線分が、前記第1方向と交差する第2方向に沿って延在する、
    請求項に記載の表示基板。
  5. 前記第2表示領域は、内縁と外縁とを有し、前記第2表示領域の内縁が前記第1巻線部を取り囲む、
    請求項またはに記載の表示基板。
  6. 前記第1線部は全体として前記第2表示領域内に位置し、かつ、前記第1線部の少なくとも一部が前記第1方向に前記第1表示領域と並列に配置されている、
    請求項に記載の表示基板。
  7. 前記表示領域を取り囲む周辺領域をさらに含み、
    前記第1線部は、順次接続される第1部分、第2部分および第3部分を含み、
    前記第1線部の第1部分が前記第2サブ部分と電気的に接続され、前記第1線部の第3部分が前記第2線部と電気的に接続され、
    前記第1線部の第1部分が前記周辺領域に位置し、かつ前記第1方向に前記第2表示領域と並列に配置され、
    前記第1線部の第2部分が、前記第1方向に沿って、前記周辺領域から前記第2表示領域まで延在し、
    前記第1線部の第3部分が前記第2表示領域に位置し、かつ前記第1線部の第3部分の前記第2方向に沿って延在する仮想延長線が前記第1方向に前記第1表示領域と並列に配置されている、
    請求項に記載の表示基板。
  8. 前記少なくとも1つの第1信号線は、第3巻線部をさらに含み、
    前記第3巻線部の第1端が前記第1サブ部分と電気的に接続され、前記第3巻線部の第2端が対応の第1画素回路と電気的に接続され、前記第2巻線部と接続される第1画素回路が、前記第3巻線部と接続される第1画素回路と異なる、
    請求項1、6及び7のいずれか一項に記載の表示基板。
  9. 前記第3巻線部は、順次接続される第3線部および第4線部を含み、
    前記第3線部の前記第4線部と接続しない一端が前記第3巻線部の第1端になり、前記第4線部の前記第3線部と接続しない一端が前記第3巻線部の第2端になり、
    前記第3線部が前記第2方向に沿って延在し、前記第1方向に前記第1線部と並列に配置され、
    前記第4線部が前記第1方向に沿って延在し、前記第2方向に前記第1サブ部分と並列に配置され、
    作動中に、前記第4線部の電流が前記第1本体部の電流と同じ向きに流れる、
    請求項に記載の表示基板。
  10. 前記第1本体部、前記第1巻線部および前記第2線部は、前記表示基板の第1電極層に位置し、
    前記第1線部が前記表示基板の第2電極層に位置し、
    前記第1電極層と前記第2電極層とは、前記表示基板の表示面の法線方向に重なっており、
    前記第1線部がそれぞれ前記第1電極層と前記第2電極層との間にある絶縁層の第1ビアホールおよび第2ビアホールを介して、前記第2サブ部分および前記第2線部と電気的に接続されている、
    請求項1及び6~9のいずれか一項に記載の表示基板。
  11. 前記少なくとも1つの第1画素回路のそれぞれが薄膜トランジスタを含み、
    前記薄膜トランジスタがゲートおよびソースドレインを含み、
    前記ソースドレインが前記第1電極層に位置し、前記ゲートが前記第2電極層に位置する、
    請求項10に記載の表示基板。
  12. 前記第1巻線部は前記第1表示領域を取り囲み、かつその全体が第2表示領域に位置し、
    前記第1巻線部が順次接続される第5線部、第6線部および第7線部を含み、
    前記第5線部が前記第1サブ部分と電気的に接続され、前記第7線部が前記第2サブ部分と電気的に接続され、
    前記第6線部が前記第1方向に沿って延在し、前記第5線部および第7線部が前記第1方向と交差する第2方向に沿って延在し、
    前記第6線部は、前記第1サブ部分と前記第2サブ部分との間に位置し前記第1方向に沿って延在する仮想接続線と前記第1方向に並列に配置され、
    前記第6線部が前記第6線部と電気的に接続される第1画素回路と少なくとも部分的に重なり、
    作動中に、前記第6線部の電流が前記第1本体部の電流と同じ向きに流れる、
    請求項に記載の表示基板。
  13. 前記第1巻線部は、前記第1表示領域を取り囲み、かつその全体が第2表示領域に位置し、
    前記第1巻線部が順次接続された第8線部および第9線部を含み、
    前記第8線部が前記第1本体部と電気的に接続され、かつ前記第2方向に沿って延在し、
    前記第9線部が前記第1方向に沿って延在し、かつ前記第1方向に、前記第1本体部の仮想延長線と並列に配置され、
    作動中に、前記第9線部の電流が前記第1本体部の電流と同じ向きに流れ、
    前記第9線部が、前記第1表示領域では、前記第1方向に沿って並列に配置された第1数量の第1発光素子を駆動するように構成された第1画素回路と、電気的に接続されている、
    請求項3に記載の表示基板。
  14. 前記第2信号線は、第4巻線部をさらに含み、前記第4巻線部が、前記第2本体部の前記第2方向に沿う仮想延長線からずれて配線され、
    前記第2本体部は、前記第1表示領域によって離間された第3サブ部分および第4サブ部分を含み、前記第3サブ部分と前記第4サブ部分とが前記第4巻線部を介して電気的に接続され、
    前記第4巻線部は、前記第3サブ部分と前記第4サブ部分との間に位置し前記第2方向に沿って延在する仮想接続線からずれて配線される、
    請求項13に記載の表示基板。
  15. 前記少なくとも1つの第1画素回路のそれぞれは薄膜トランジスタを含み、前記薄膜トランジスタがゲートおよびソースドレインを含み、
    前記ソースドレイン、前記第1巻線部および前記第2信号線はいずれも第1電極層に位置し、前記第1本体部および前記ゲートが第2電極層に位置する、
    請求項14に記載の表示基板。
  16. 前記少なくとも1つの接続配線の前記第1表示領域にある部分は、透明な配線である、
    請求項1~15のいずれか一項に記載の表示基板。
  17. 請求項1~16のいずれか一項に記載の表示基板を備える表示装置。
  18. センサをさらに備え、前記センサは、前記表示基板の非表示側に設けられ、前記表示基板の表示面の法線方向に、前記第1表示領域と重なり、かつ前記第1表示領域を通過する光信号を受信して処理するように構成されている、
    請求項17に記載の表示装置。
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