CN113508466B - 显示基板和显示装置 - Google Patents

Abstract

一种显示基板和显示装置。该显示基板包括显示区域，至少一根第一信号线以及至少一根连接走线。显示区域包括第一显示区域和第二显示区域；第二显示区域至少部分围绕第一显示区域；第一显示区域包括至少一个第一发光元件，第二显示区域包括至少一个第一像素电路；至少一根第一信号线包括第一主体部和第一绕线部；第一主体部沿第一方向延伸，第一绕线部的至少部分沿与第一方向交叉的方向延伸；至少一根第一信号线与至少一个第一像素电路电连接，以为至少一个第一像素电路提供第一驱动信号；至少一个第一像素电路分别经由对应的连接走线与至少一个第一发光元件电连接；以及至少一个第一像素电路被配置为分别驱动至少一个第一发光元件。

Description

显示基板和显示装置

对相关申请的交叉参考

本申请要求于2020年1月23日递交的PCT专利申请PCT/CN2020/073993、PCT/CN2020/073995、PCT/CN2020/073996和PCT/CN2020/074001的优先权，出于所有目的，在此全文引用上述PCT专利申请公开的内容以作为本申请的一部分。

技术领域

本公开的实施例涉及一种显示基板和显示装置。

背景技术

有机发光二极管(Organic Light Emitting Diode，OLED)显示器件具有视角宽、对比度高、响应速度快、色域广、屏占比高、自发光、轻薄等特点。并且，相比于无机发光显示器件，有机发光二极管显示器件具有更高的发光亮度、更低的驱动电压等优势。由于具有上述特点和优势，有机发光二极管(OLED)显示器件逐渐受到人们的广泛关注并且可以适用于手机、显示器、笔记本电脑、智能手表、数码相机、仪器仪表、柔性可穿戴装置等具有显示功能的装置。随着显示技术的进一步发展，具有高屏占比的显示装置已经不能满足人们的需求，具有全面屏的显示装置成为未来显示技术的发展趋势。

发明内容

本公开的至少一个实施例提供了一种显示基板，其包括显示区域，至少一根第一信号线以及至少一根连接走线。所述显示区域包括第一显示区域和第二显示区域；所述第二显示区域至少部分围绕所述第一显示区域；所述第一显示区域包括至少一个第一发光元件，所述第二显示区域包括至少一个第一像素电路；所述至少一根第一信号线包括第一主体部和第一绕线部；所述第一主体部沿第一方向延伸，所述第一绕线部偏离所述第一主体部的沿所述第一方向的虚拟延长线而走线；所述至少一根第一信号线与所述至少一个第一像素电路电连接，以为所述至少一个第一像素电路提供第一驱动信号；所述至少一个第一像素电路分别经由对应的连接走线与所述至少一个第一发光元件电连接；以及所述至少一个第一像素电路被配置为分别驱动所述至少一个第一发光元件。

例如，在所述显示基板的至少一个示例中，所述显示区域还包括第三显示区域；所述第三显示区域至少部分围绕所述第二显示区域；所述至少一个第一发光元件包括多个第一发光元件；所述第二显示区域包括多个第二发光元件；所述第三显示区域包括多个第三发光元件；以及所述至少一根第一信号线被配置为驱动沿所述第一方向并列布置的第一发光元件和第三发光元件。

例如，在所述显示基板的至少一个示例中，所述显示基板还包括至少一根第二信号线。所述至少一根第二信号线包括第二主体部，所述第二主体部沿与所述第一方向交叉的第二方向延伸；所述第一主体部的沿所述第一方向延伸的虚拟延长线和所述第二主体部的沿所述第二方向延伸的虚拟延长线相交于所述第一显示区域内；所述至少一根第二信号线的第二主体部与所述至少一个第一像素电路电连接，以为所述至少一个第一像素电路提供不同于所述第一驱动信号的第二驱动信号。

例如，在所述显示基板的至少一个示例中，所述至少一根连接走线从所述第一显示区域沿所述第二方向延伸至所述第二显示区域。

例如，在所述显示基板的至少一个示例中，所述第一主体部包括被所述第一显示区域间隔开的第一子部和第二子部；所述第一子部和所述第二子部经由所述第一绕线部电连接；以及所述第一绕线部的至少部分与位于所述第一子部和所述第二子部之间的沿所述第一方向延伸的虚拟连线交叉。

例如，在所述显示基板的至少一个示例中，所述第一绕线部为弧线，所述弧线的第一端与所述第一子部的靠近所述第二子部的端部相连，所述弧线的第二端与所述第二子部的靠近所述第一子部的端部相连；或者所述第一绕线部包括顺次相连的第一线段、第二线段和第三线段，所述第一线段的不与所述第二线段相连的端部与所述第一子部的靠近所述第二子部的端部相连，所述第三线段的不与所述第二线段相连的端部与所述第二子部的靠近所述第一子部的端部相连，所述第二线段沿所述第一方向延伸，所述第一线段和所述第三线段沿与所述第一方向交叉的第二方向延伸。

例如，在所述显示基板的至少一个示例中，所述第二显示区域具有内边缘和外边缘，所述第二显示区域的内边缘围绕所述第一绕线部。

例如，在所述显示基板的至少一个示例中，所述至少一根第一信号线还包括第二绕线部。所述第二绕线部的第一端与所述第二子部电连接，所述第二绕线部的第二端与对应的第一像素电路电连接；所述第二绕线部包括顺次相接的第一线部和第二线部；所述第一线部的不与所述第二线部相连的一端作为所述第二绕线部的第一端；所述第二线部的不与所述第一线部相连的一端作为所述第二绕线部的第二端；所述第一线部沿与所述第一方向交叉的第二方向延伸；所述第二线部沿所述第一方向延伸且与所述第二子部在所述第二方向上并列布置；以及在工作中，所述第二线部中的电流走向与所述主体部中的电流走向相反。

例如，在所述显示基板的至少一个示例中，所述显示基板还包括围绕所述显示区域的周边区域。所述第一线部整体位于所述周边区域，且在所述第一方向上与所述第二显示区域并列布置。

例如，在所述显示基板的至少一个示例中，所述第一线部整体位于所述第二显示区域中，且所述第一线部的至少部分在所述第一方向上与所述第一显示区域并列布置。

例如，在所述显示基板的至少一个示例中，所述显示基板还包括围绕所述显示区域的周边区域。所述第一线部包括顺次相接的第一部分、第二部分和第三部分；所述第一线部的第一部分与所述第二子部电连接，所述第一线部的第三部分与所述第二线部电连接；所述第一线部的第一部分位于所述周边区域，且在所述第一方向上与所述第二显示区域并列布置；所述第一线部的第二部分从所述周边区域沿所述第一方向延伸至所述第二显示区域；以及所述第一线部的第三部分位于所述第二显示区域，且所述第一线部的第三部分的沿所述第二方向延伸的虚拟延长线在所述第一方向上与所述第一显示区域并列布置。

例如，在所述显示基板的至少一个示例中，所述至少一根第一信号线还包括第三绕线部。所述第三绕线部的第一端与所述第一子部电连接，所述第三绕线部的第二端与对应的第一像素电路电连接，与所述第二绕线部相连的第一像素电路不同于与所述第三绕线部相连的第一像素电路。

例如，在所述显示基板的至少一个示例中，所述第三绕线部包括顺次相接的第三线部和第四线部；所述第三线部不与所述第四线部相连的一端作为所述第三绕线部的第一端，所述第四线部的不与所述第三线部相连的一端作为所述第三绕线部的第二端；所述第三线部沿所述第二方向延伸，且与所述第一线部在所述第一方向上并列布置；所述第四线部沿所述第一方向延伸且与所述第一子部在所述第二方向上并列布置；以及在工作中，所述第四线部中的电流走向与所述主体部中的电流走向相同。

例如，在所述显示基板的至少一个示例中，所述第一主体部、所述第一绕线部和所述第二线部位于所述显示基板的第一电极层；所述第一线部位于所述显示基板的第二电极层；所述第一电极层和所述第二电极层在所述显示基板的显示面的法线方向上叠置；以及所述第一线部分别经由位于所述第一电极层和所述第二电极层之间的绝缘层的第一过孔和第二过孔与所述第二子部和所述第二线部电连接。

例如，在所述显示基板的至少一个示例中，所述至少一个第一像素电路的每个包括薄膜晶体管；所述薄膜晶体管包括栅极和源漏极；以及所述源漏极位于所述第一电极层，所述栅极位于所述第二电极层。

例如，在所述显示基板的至少一个示例中，所述第一绕线部围绕所述第一显示区域，且整体位于第二显示区域；所述第一绕线部包括顺次相接的第五线部、第六线部和第七线部；所述第五线部与所述第一子部电连接，所述第七线部与所述第二子部电连接；所述第六线部沿所述第一方向延伸，所述第五线部和第七线部沿与所述第一方向交叉的第二方向延伸；所述第六线部与位于所述第一子部和所述第二子部之间的沿所述第一方向延伸的虚拟连线在所述第一方向上并列布置；所述第六线部和与所述第六线部电连接的第一像素电路至少部分交叠；以及在工作中，所述第六线部中的电流走向与所述主体部中的电流走向相同。

例如，在所述显示基板的至少一个示例中，所述第一绕线部围绕所述第一显示区域，且整体位于第二显示区域；所述第一绕线部包括顺次相接的第八线部和第九线部；所述第八线部与所述第一主体部电连接，且沿所述第二方向延伸；所述第九线部沿所述第一方向延伸，且与所述第一主体部的虚拟延长线在所述第一方向上并列布置；在工作中，所述第九线部中的电流走向与所述主体部中的电流走向相同；以及所述第九线部与被配置为驱动在所述第一显示区域中沿所述第一方向并列布置的所述第一数目的第一发光元件的第一像素电路电连接。

例如，在所述显示基板的至少一个示例中，所述第二信号线还包括第四绕线部，所述第四绕线部偏离所述第二主体部的沿所述第二方向的虚拟延长线而走线；所述第二主体部包括被所述第一显示区域间隔开的第三子部和第四子部，所述第三子部和所述第四子部经由所述第四绕线部电连接；以及所述第四绕线部偏离位于所述第三子部和所述第四子部之间的沿所述第二方向延伸的虚拟连线而走线。

例如，在所述显示基板的至少一个示例中，所述至少一个第一像素电路的每个包括薄膜晶体管，所述薄膜晶体管包括栅极和源漏极；以及所述源漏极、所述第一绕线部和所述第二信号线均位于所述第一电极层，所述第一主体部和所述栅极位于第二电极层。

例如，在所述显示基板的至少一个示例中，所述至少一根连接走线位于所述第一显示区域的部分为透明走线。

本公开的至少一个实施例还提供了一种显示装置，其包括本公开的至少一个实施例提供的任一显示基板。

例如，在所述显示基板的至少一个示例中，所述的显示装置还包括传感器。所述传感器设置在所述显示基板的非显示侧，与所述第一显示区域在所述显示基板的显示面的法线方向上叠置，且被配置为接收并处理穿过所述第一显示区域的光信号。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1A是一种显示基板的截面示意图；

图1B是图1A所示的显示基板的平面示意图；

图1C是图1B所示的显示基板的部分区域的示意图；

图1D是图1B所示的显示基板的部分第一显示区域和部分第二显示区域的示意图；

图2A是本公开的至少一个实施例提供的显示基板的平面示意图；

图2B是图2A所示的显示基板的第一显示区域和第二显示区域的平面示意图；

图2C是图2B所示的显示基板的第一显示区域和第二显示区域的一个示例；

图2D是图2C的部分区域的放大图；

图2E是图2D所示的第一显示区域的部分区域的放大图；

图2F是图2A所示的显示基板的第三显示区域的部分区域的放大图；

图3是本公开的至少一个实施例提供的显示装置的截面示意图；

图4是图2A所示的显示基板的第一个示例；

图5A是用于示出图4所示的显示基板第一显示区域、第二显示区域和部分周边区域的第一个示意图；

图5B是用于示出图4所示的显示基板第一显示区域、第二显示区域和部分周边区域的第二个示意图；

图5C是用于示出图4所示的显示基板第一显示区域、第二显示区域和部分周边区域的第三个示意图；

图5D示出了本公开的至少一个实施例提供的第一发光元件以及驱动第一发光元件的第一像素电路的叠层结构示意图；

图5E示出了本公开的至少一个实施例提供的一种第二像素单元的叠层结构示意图；

图5F示出了本公开的至少一个实施例提供的一种第三像素单元的叠层结构示意图；

图5G是本公开的至少一个实施例提供的第二像素单元、第二绕线部的第一线部和第一主体部的第二子部的叠层结构示意图；

图5H示出了本公开的至少一个实施例提供的一种第二像素单元的另一种叠层结构示意图；

图5I是沿图5A所示的HH’线的截面示意图；

图6是图2A所示的显示基板的第二个示例；

图7A是用于示出图6所示的显示基板第一显示区域、第二显示区域和部分周边区域的第一个示意图；

图7B是用于示出图6所示的显示基板第一显示区域、第二显示区域和部分周边区域的第二个示意图；

图8是图2A所示的显示基板的第三个示例；

图9A是用于示出图8所示的显示基板第一显示区域、第二显示区域和部分周边区域的第一个示意图；

图9B是用于示出图8所示的显示基板第一显示区域、第二显示区域和部分周边区域的第二个示意图；

图10是图2A所示的显示基板的第四个示例；

图11是图2A所示的显示基板的第五个示例；

图12A是用于示出图11所示的显示基板第一显示区域、第二显示区域和部分周边区域的第一个示意图；

图12B是用于示出图11所示的显示基板第一显示区域、第二显示区域和部分周边区域的第二个示意图；

图12C是对应于图12B的部分区域的平面示意图；

图13A是图2A所示的显示基板01的第六个示例的一种平面示意图；

图13B是图2A所示的显示基板的第六个示例的另一种平面示意图；

图13C是图2A所示的显示基板的第六个示例的再一种平面示意图；

图13D是对应于图13C所示的部分区域REG_B的平面示意图；

图14是图2A所示的显示基板的第七个示例的一种平面示意图；

图15是图2A所示的显示基板的第八个示例的一种平面示意图；

图16是图2A所示的显示基板的第八个示例的另一种平面示意图；

图17是本公开的至少一个实施例提供的像素电路以及被该像素电极驱动的发光元件；

图18是图17所示的7T1C像素电路的结构示意图；

图19是示出根据本公开一个实施例的子像素的结构示意图；

图20-图23是分别示出根据本公开一些实施例的子像素中的某一层的布局示意图；

图24是示出根据本公开一个实施例的子像素中图20-图23所示的层叠加的布局示意图；以及

图25是示出根据本公开一个实施例的子像素中图20-图23所示的层叠加的布局示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

本公开的发明人注意到，对于当前的具有屏下传感器(例如，摄像头)的显示基板，为了提高显示基板的对应于屏下传感器(例如，摄像头)的显示区域的透过率，对应于屏下传感器(摄像头)的显示区域的发光元件的单位面积分布密度(PPI)小于显示基板的其它显示区域的发光元件的单位面积分布。下面结合图1A和图1B进行示例性说明。

图1A是一种显示基板500的截面示意图，图1B是图1A所示的显示基板500的平面示意图，图1A所示的显示基板500对应于图1B所示的显示基板10的BB’线。图1C是图1B所示的显示基板500的部分区域513的示意图。

如图1A所示，该显示基板500包括显示层510和感测层520，感测层520设置在显示基板500的非显示侧(即背离使用者一侧)。如图1A-图1C所示，显示层510包括第一显示区域511和第二显示区域512；第一显示区域511包括阵列排布的多个第一像素单元531，多个第一像素单元531的每个包括第一发光元件和第一像素电路；第二显示区域512包括阵列排布的多个第二像素单元532，多个第二像素单元532的每个包括第二发光元件和第二像素电路。例如，多个第一发光元件和多个第二发光元件具有相同的结构和性能特性；多个第一像素电路和多个第二第一像素电路具有相同的结构和性能特性。

如图1A所示，感测层520包括传感器521，传感器521与第一显示区域511在显示基板500的显示面的法线方向上叠置，且被配置为接收并处理穿过第一显示区域511的光信号。

如图1C所示，为了减小第一显示区域511中的元件对入射至第一显示区域511并朝向传感器521传输的光信号的遮挡，第一显示区域511中多个第一像素单元531的单位面积分布密度小于第二显示区域512中多个第二像素单元532的单位面积分布密度，第一显示区域511中多个第一发光元件的单位面积分布密度小于第二显示区域512中多个第二发光元件的单位面积分布密度。

本公开的发明人还注意到，尽管通过降低第一发光元件的单位面积分布密度(PPI)，增加相邻的第一发光元件之间的间距可以在一定程度上提升显示基板的对应于屏下传感器(摄像头)的显示区域的透过率，但是该方案对透过率的提升作用仍然受到限制，难以完全满足用户的通过屏下摄像头获取高质量照片的需求。

如图1A-图1C所示，显示基板的数据线541和栅线542穿过第一显示区域511。图1D是图1B所示的显示基板500的部分第一显示区域和部分第二显示区域的一种示意图。如图1D所示，数据线541穿过第一显示区域511。

本公开的发明人还注意到，穿过第一显示区域511的数据线541和栅线542不仅会阻挡入射至第一显示区域511并朝向传感器521传输的光线，还可能导致衍射，使得传感器输出的图像存在重影或者鬼影，由此进一步地降低了传感器输出的图像的图像质量。

本公开的至少一个实施例提供了一种显示基板和显示装置。该显示基板包括显示区域，至少一根第一信号线以及至少一根连接走线。显示区域包括第一显示区域和第二显示区域；第二显示区域至少部分围绕第一显示区域；第一显示区域包括至少一个第一发光元件，第二显示区域包括至少一个第一像素电路；至少一根第一信号线包括第一主体部和第一绕线部；第一主体部沿第一方向延伸，第一绕线部的至少部分沿与第一方向交叉的方向延伸；至少一根第一信号线与至少一个第一像素电路电连接，以为至少一个第一像素电路提供第一驱动信号；至少一个第一像素电路分别经由对应的连接走线与至少一个第一发光元件电连接；至少一个第一像素电路被配置为分别驱动至少一个第一发光元件。

本公开的至少一个实施例还提供了一种显示装置，其包括本公开的至少一个实施例提供的任一显示基板。该显示基板和显示装置可以提升第一显示区域的透过率。

下面通过几个示例或实施例对根据本公开的至少一个实施例提供的显示基板和显示装置进行非限制性的说明，如下面所描述的，在不相互抵触的情况下这些具体示例或实施例中不同特征可以相互组合，从而得到新的示例或实施例，这些新的示例或实施例也都属于本公开保护的范围。

图2A是本公开的至少一个实施例提供的显示基板01的平面示意图。如图2A所示，该显示基板01包括显示区域10和周边区域14，显示区域10包括第一显示区域11、第二显示区域12和第三显示区域13，周边区域14至少部分围绕(例如，完全围绕)第三显示区域13。例如，如图2A所示，第一显示区域11、第二显示区域12和第三显示区域13互不重叠。例如，如图2A所示，第三显示区域13至少部分围绕(例如，部分围绕)第二显示区域12。例如，如图2A所示，第三显示区域13部分围绕第二显示区域12。需要说明是，在一些示例中，显示基板01也可以不具有周边区域14。

图2B是图2A所示的显示基板01的第一显示区域11和第二显示区域12的平面示意图。例如，如图2A和图2B所示，第二显示区域12至少部分围绕(例如，完全围绕)第一显示区域11。

例如，如图2A和图2B所示，第一显示区域11的形状可以为圆形，第二显示区域12的形状可以为矩形，但本公开的实施例不限于此。又例如，第一显示区域11和第二显示区域12的形状可以均为矩形或者其它适用的形状。

图2C是图2B所示的显示基板01的第一显示区域11和第二显示区域12的一个示例。图2D是图2C的部分区域REG1的放大图。图2E是图2D所示的第一显示区域11的部分区域REG3的放大图。

例如，如图2C-图2E所示，第一显示区域11包括多个第一发光元件411。需要说明的是，为清楚起见，相关附图使用了第一发光元件411的阳极结构4111来示意性的示出第一发光元件411。例如，如图2C-图2E所示，第一显示区域11包括阵列排布的多个第一像素单元41，多个第一像素单元41的每个包括第一数目的第一发光元件411，第一数目的第一发光元件411被配置为发射第二数目种颜色的光线。例如，如图2C-图2E所示，第一数目的第一发光元件411中不同的第一发光元件411的阳极结构4111具有不同的形状，对应地，第一数目的第一发光元件411中不同的第一发光元件411具有不同的形状。

例如，如图2C-图2E所示，第一数目可以为四，第二数目可以为三，也即，多个第一像素单元41的每个包括四个第一发光元件411，且上述四个第一发光元件411被配置为发射三种颜色的光线(例如，红绿蓝)。例如，多个第一像素单元41的每个包括四个第一发光元件411(例如，GGRB，也即，两个绿色发光元件、一个红色发光元件和一个蓝色发光元件)，上述四个发光元件(例如，GGRB)分别被配置为发出绿色、绿色、红色和蓝色的光线。又例如，在多个第一像素单元41的每个包括四个第一发光元件411的情况下，四个第一发光元件411的排布方式不限于GGRB，四个第一发光元件411的排布方式还可以为RGBG或其它适用的排布方式。需要说明的是，在一些示例中，第一数目和第二数目均可以为三；此种情况下，多个第一像素单元41的每个包括三个第一发光元件411(例如，RGB)。

例如，如图2C和图2D所示，第二显示区域12包括多个第一像素电路412。例如，多个第一像素电路412被配置为一一对应地驱动多个第一发光元件411。例如，图2C和图2D所示的白色矩形框表示第一像素驱动单元，每个第一像素驱动单元包括第一数目的像素电路。例如，图2C和图2D所示的第二显示区域12中第一像素驱动单元的数目与第一像素单元41的数目的比值为三；对应地，每三个第一像素驱动单元中仅有一个第一像素驱动单元的像素电路用于驱动第一发光元件411，因此，被用于驱动第一发光元件411的第一像素驱动单元包括的像素电路被称为第一像素电路412，没有用于驱动第一发光元件411的第一像素驱动单元包括的像素电路被称为虚拟(dummy)像素电路。例如，第一像素电路412和虚拟(dummy)像素电路具有相同的电路结构。例如，每个被用于驱动第一发光元件411的第一像素驱动单元包括的第一数目的第一像素电路412被配置为一一对应地驱动多个第一像素单元41中对应的一个第一像素单元41的第一数目的第一发光元件411。例如，如图2C-图2E所示，多个第一发光元件411阵列排布，多个第一像素电路412阵列排布。为清楚起见，第一发光元件411和第一像素电路412的具体结构将在图5D所示的示例进行描述，在此不再赘述。

例如，如图2C和图2D所示，第二显示区域12还包括多个第二像素单元42，多个第二像素单元42的每个包括第二发光元件421(例如，第一数目的第二发光元件421)以及用于驱动第二发光元件421的第二像素电路422(例如，第一数目的第二像素电路422)。例如，如图2C和图2D所示，多个第二像素单元42的每个包括第二发光元件421和第二像素电路422(也即，与第二发光元件421至少部分交叠的矩形框)在显示基板01的显示面的法线方向(例如，垂直于显示基板01的方向)至少部分重叠。例如，如图2C和图2D所示，多个第二像素单元42阵列排布。为清楚起见，第二像素单元42的具体结构将在图5E所示的示例进行描述，在此不再赘述。需要说明的是，图2D所示的矩形框仅用于示出第二像素电路422，而并不表示第二像素电路422的具体形状以及第二像素电路422的具体边界。

例如，第二像素单元42包括的第一数目的第二发光元件421与第一像素单元41包括的第一数目的第一发光元件411具有相同的排布方式和结构。例如，第二像素单元42包括的第一数目的第二像素电路422与用于驱动第一发光元件411的第一像素驱动单元包括的第一数目的第一像素电路412具有相同的排布方式和结构。

图2F是图2A所示的显示基板01的第三显示区域13的部分区域REG2的放大图。例如，如图2F所示，第三显示区域13包括多个第三像素单元43，多个第三像素单元43的每个包括第三发光元件431(例如，第一数目的第三发光元件431)以及用于驱动第三发光元件431的第三像素电路432(例如，第一数目的第三像素电路432)。例如，如图2F所示，多个第三像素单元43的每个包括第三发光元件431和第三像素电路432在显示基板01的显示面的法线方向至少部分重叠。为清楚起见，第三像素单元43的具体结构将在图5F所示的示例进行描述，在此不再赘述。需要说明的是，图2F所示的矩形框仅用于示出第三像素电路432，而并不表示第三像素电路432的具体形状以及第三像素电路432的具体边界。

例如，第三像素单元43包括的第一数目的第三发光元件431与第一像素单元41包括的第一数目的第一发光元件411具有相同的排布方式和结构。例如，第三像素单元43包括的第一数目的第三像素电路432与用于驱动第一发光元件411的第一像素驱动单元包括的第一数目的第一像素电路412具有相同的排布方式和结构。

例如，如图2D和图2F所示，第一显示区域11中多个第一发光元件411的单位面积分布密度小于第二显示区域12中多个第三发光元件431的单位面积分布密度；第二显示区域12中多个第二发光元件421的单位面积分布密度小于第二显示区域12中多个第三发光元件431的单位面积分布密度。例如，第一显示区域11和第二显示区域12可以被称为显示基板01的低分辨率区域。例如，如图2D所示，第一显示区域11中多个第一发光元件411的单位面积分布密度等于第二显示区域12中多个第二发光元件421的单位面积分布密度。

图3是本公开的至少一个实施例提供的显示装置03的截面示意图。如图3所示，该显示装置03包括图2A所示的显示基板01。图3所示的显示装置03的截面示意图对应于图2A所示的AA’线。如图3所示，该显示装置03还包括传感器02。

例如，该显示基板01包括彼此相反的显示侧和非显示侧，显示基板01被配置为在显示基板01的显示侧执行显示操作，也即，显示基板01的显示侧为显示基板01的出光侧，朝向用户。显示侧和非显示侧在显示基板01的显示面的法线方向上对置。

如图3所示，传感器02与第一显示区域11在显示基板01的显示面的法线方向(例如，垂直于显示基板01的方向)上叠置，且被配置为接收并处理穿过第一显示区域11的光信号，该光信号可以为可见光、红外光等。例如，第一显示区域11未设置像素电路；此种情况下，可以提升第一显示区域11的透过率。

例如，通过使得被配置为一一对应地驱动多个第一发光元件411的多个第一像素电路412设置在第二显示区域12，并使得传感器02与第一显示区域11在显示基板01的显示面的法线方向上叠置，可以减小第一显示区域11中的元件对入射至第一显示区域11并朝向传感器02传输的光信号的遮挡，由此可以提升传感器02输出的图像的信噪比。例如，第一显示区域11可以被称为显示基板01的低分辨率区域的高透光区。

例如，传感器02可以是图像传感器，并可以用于采集传感器02的集光面面对的外部环境的图像，例如可以为CMOS图像传感器或CCD图像传感器；该传感器02还可以是红外传感器、距离传感器等。例如，在该显示装置03为诸如手机、笔记本的移动终端的情况下，该传感器02可用于实现诸如手机、笔记本的移动终端的摄像头，并且根据需要还可以包括例如透镜、反射镜或光波导等光学器件，以对光路进行调制。例如，该传感器02可以包括阵列排布感光像素。例如，每个感光像素可以包括光敏探测器(例如，光电二极管、光电晶体管)和开关晶体管(例如，开关晶体管)。例如，光电二极管可以将照射到其上的光信号转换为电信号，开关晶体管可以与光电二极管电连接，以控制光电二极管是否处于采集光信号的状态以及采集光信号的时间。

在一些示例中，第一显示区域11中仅有第一发光元件411的阳极不透光，也即，用于驱动第一发光元件411的走线绕过第一显示区域11或者设置为透明走线；此种情况下，不仅可以进一步地提升第一显示区域11的透过率，还可以降低第一显示区域11中的各个元件导致的衍射。下面结合图4所示的示例进行示例性说明。

图4是图2A所示的显示基板01的第一个示例。图5A是用于示出图4所示的显示基板01第一显示区域11、第二显示区域12和部分周边区域14的第一个示意图。

如图4和图5A所示，该显示基板01包括至少一根第一信号线20、至少一根第二信号线30和至少一根连接走线60。需要说明的是，为清楚起见，图4放大了第一显示区域11和第二显示区域12的尺寸，并缩小了第三显示区域13在第一方向D1上的尺寸。为方便描述，图4还示出了数据驱动电路。

在一个示例中，至少一根第一信号线包括多根第一信号线，至少一个第一像素电路包括多个第一像素电路；在另一个示例中，至少一根第一信号线包括一根第一信号线，至少一个第一像素电路包括多个第一像素电路；在再一个示例中，至少一根第一信号线包括多根第一信号线，至少一个第一像素电路包括一个第一像素电路。

例如，如图4和图5A所示，第一显示区域11包括至少一个第一发光元件411，第二显示区域12包括至少一个第一像素电路412；至少一根连接走线60一一对应地电连接至少一个第一像素电路412和至少一个第一发光元件411；至少一个第一像素电路412被配置为一一对应地驱动至少一个第一发光元件411。

例如，如图4和图5A所示，至少一根连接走线60从第一显示区域11沿第二方向D2延伸至第二显示区域12。需要说明的是，图5A示出的连接在每个第一像素单元41包括的第一数目的第一发光元件411和每个用于驱动第一发光元件411的第一像素驱动单元包括的第一数目的第一像素电路412之间的线段表示第一数目(例如，四根)的连接走线60。

例如，如图4和图5A所示，至少一个第一像素电路412和被至少一个第一像素电路412一一对应地驱动地至少一个第一发光元件411分别在与第一方向D1交叉(例如，垂直)的第二方向D2上并列布置。

例如，至少一根连接走线60位于第一显示区域11的部分为透明走线；此种情况下，不仅可以进一步地提升第一显示区域11的透过率以及传感器02输出的图像的信噪比，还可以避免非透明走线导致的衍射，由此可以进一步地提升传感器输出的图像的图像质量。例如，通过使得至少一根连接走线60整体由透明导电材料制成。例如，透明导电材料可以选自氧化铟锡(ITO)、氧化铟锌(IZO)等透明金属氧化物。

在一些示例中，为降低连接走线60的电阻以及提升连接走线60上信号的传输速度，连接走线可以包括彼此电连接的位于第一显示区域的第一部分和位于第二显示区域的第二部分，第一部分包括由透明导电材料制成的第一透光走线层，第二部分包括由金属材料制成的金属走线层，在此不再赘述。

例如，如图4和图5A所示，至少一根连接走线60包括多根连接走线60，至少一个第一发光元件411包括多个第一发光元件411；多根连接走线60的至少一根的长度大于相邻的两个第一像素单元41的间距的两倍。

例如，多根连接走线60的电阻彼此相等，由此可以提升驱动电流的均匀性(例如，在数据信号彼此相等的情况下)。例如，例如，如图4和图5A所示，多根连接走线60的长度彼此相等，由此可以在多根连接走线60由相同的材料制成的情况下使得多根连接走线60的电阻彼此相等。

例如，如图4和图5A所示，至少一根第一信号线20包括第一主体部21和第一绕线部22；第一主体部21沿第一方向D1延伸，第一绕线部22偏离第一主体部21的沿第一方向D1的虚拟延长线213而走线。例如，第一绕线部22的至少部分沿与所述第一方向D1交叉的方向延伸。例如，第一绕线部22的至少部分沿与所述第一方向D1垂直的方向延伸。

例如，如图4所示，至少一根第二信号线30包括第二主体部32，第二主体部32沿第二方向D2延伸；第一主体部21的沿第一方向D1的虚拟延长线和第二主体部32的沿第二方向D2的虚拟延长线相交于第一显示区域11内。在一些示例中，第二信号线30也包括绕线部(例如，围绕第一显示区域11的绕线部)，以使得第二信号线在不穿过第一显示区的情形下，仍可以同时驱动在第二方向D2上位于第一显示区域11两侧且位于同一行中的像素电路，在此不再赘述。

需要说明的是，为了表示第一信号线和第二信号线用于驱动对应的像素电路，第一信号线和第二信号线在对应驱动的像素电路位置处交叉，但本公开的实施例不限于此。例如，第一信号线和第二信号线可以与被第一信号线和第二信号线驱动的像素电路紧密相邻但在像素电路位置处不交叉，可以使用相应的走线电连接像素电路和对应的一信号线和第二信号线。

例如，如图4所示，至少一根第一信号线20与至少一个第一像素电路412电连接，以为至少一个第一像素电路412提供第一驱动信号；至少一根第二信号线30的第二主体部32与至少一个第一像素电路412电连接，以为至少一个第一像素电路412提供不同于第一驱动信号的第二驱动信号。

例如，如图4所示，至少一根第一信号线20与数据驱动电路50电连接，以从数据驱动电路50接收第一驱动信号，即第一信号线20为数据线而第一驱动信号为数据信号。

例如，如图4所示，第一方向D1和第二方向D2分别为显示基板01的列方向和行方向；第一信号线20和第二信号线30分别为显示基板01的数据线和栅线；第一驱动信号和第二驱动信号分别为数据信号和栅极扫描信号。

例如，如图4和图5A所示，至少一根第一信号线20被配置为驱动沿第一方向D1并列布置的第一发光元件411和第三发光元件431，也即，被同一根第一信号线20驱动的第一发光元件411和第三发光元件431位于显示基板01的同一列。例如，至少一根第一信号线20被配置为驱动沿第一方向D1并列布置的第一发光元件411、第二发光元件421和第三发光元件431，也即，被同一根第一信号线20驱动的第一发光元件411、第二发光元件421和第三发光元件431位于显示基板01的显示区域的同一列中。

需要说明的是，显示基板还包括第三信号线(例如，数据线)和第四信号线(例如，栅线)，第三信号线沿第一方向D1延伸，第四信号线沿第二方向D2延伸；第三信号线和第四信号线均为直线线段，且不与第一显示区域11交叠(也即，不穿过第一显示区域11)。

例如，如图4和图5A所示，第一主体部21包括被第一显示区域11间隔开的第一子部211和第二子部212(也即，第一子部211和第二子部212分别位于第一显示区域11在第一方向D1的两侧)；第一子部211和第二子部212经由第一绕线部22电连接；第一绕线部22偏离位于第一子部211和第二子部212之间的沿第一方向D1延伸的虚拟连线(也即，第一主体部21的沿第一方向D1的虚拟延长线213)而走线。例如，第一子部211和第二子部212均为直线线段。

例如，如图4和图5A所示，通过使得第一绕线部22偏离第一主体部21的沿第一方向D1的虚拟延长线而走线，可以避免第一信号线20与被该第一信号线20驱动的第一发光元件411及其附近的区域交叠，由此可以提升与被该第一信号线20驱动的第一发光元件411附近的显示区域10的透过率。

例如，如图4和图5A所示，第二显示区域12具有内边缘121和外边缘122。例如，如图4和图5A所示，第二显示区域12的内边缘121由位于第二显示区域12的最内侧的一圈像素电路(例如，第一像素电路412和第二像素电路422)的靠近第一显示区域11的边界构成，也即，第二显示区域12的内边缘121由位于第二显示区域12的最靠近第一显示区域11的一圈像素电路的靠近第一显示区域11的边界构成。

例如，如图4和图5A所示，第二显示区域12的内边缘121围绕第一绕线部22；此种情况下，可以避免第一绕线部22与位于第二显示区域12中的像素电路(例如，第一像素电路412和第二像素电路422)短接。

在第一个示例中，第二显示区域12的内边缘121围绕第一绕线部22且第一绕线部22围绕第一显示区域11，此种情况下，不仅可以避免第一绕线部22对入射至第一显示区域11并朝向传感器02传输的光信号的遮挡，还可以避免第一绕线部22对位于第一显示区域11的第一发光元件411发射的光线的遮挡，由此不仅可以提升传感器02输出的图像的信噪比以及避免第一绕线部22导致的衍射，还可以提升第一显示区域11的显示质量。

在第二个示例中，第二显示区域12的内边缘121围绕第一绕线部22且第一绕线部22围绕第一显示区域11的有效边界，此种情况下，可以避免第一绕线部22对入射至第一显示区域11的有效边界内并朝向传感器02传输的光信号的遮挡，由此可以提升传感器02输出的图像的信噪比以及第一显示区域11的显示质量。例如，第一显示区域11的有效边界由位于第一显示区域11的位于最外侧的一圈第一发光元件411的外边界构成，此种情况下，可以避免第一绕线部22对位于第一显示区域11的第一发光元件411发射的光线的遮挡，由此可以提升第一显示区域11的显示质量。又例如，第一显示区域11的有效边界由位于第一显示区域11的位于次外侧的一圈第一发光元件411(也即，去除位于第一显示区域11的最外侧的一圈第一发光元件411后剩余的第一发光元件411中位于最外侧的一圈发光元件)的外边界构成；此种情况下，第一绕线部22可以与位于第一显示区域11的位于最外侧的一圈第一发光元件411至少部分交叠，由此可以略微降低第一显示区域11的有效面积的情况下增加第一绕线部22的布线空间。

例如，如图5A所示，第一显示区域11的形状为矩形；第一绕线部22包括顺次相连的第一线段221、第二线段222和第三线段223；第一线段221的不与第二线段222相连的端部与第一子部211的靠近第二子部212的端部相连；第三线段223的不与第二线段222相连的端部与第二子部212的靠近第一子部211的端部相连；第二线段222沿第一方向D1延伸，第一线段221和第三线段223沿与第一方向D1交叉的第二方向D2延伸。例如，第一线段221、第二线段222和第三线段223均为直线线段。

例如，如图4和图5A所示，第二线段222在第二方向D2上可以位于第二显示区域12的最内侧(也即，靠近第一显示区域11的一侧)的像素电路和第一显示区域11的最外侧的像素电路之间。

例如，如图4和图5A所示，显示基板01还可以包括第二绕线部23。例如，第二绕线部23的至少部分沿与第一方向D1交叉(例如，垂直)的方向而走线。例如，第二绕线部23的第一端与第二子部212电连接，第二绕线部23的第二端与对应的第一像素电路412电连接。例如，如图4和图5A所示，第二绕线部23的第二端可以与同一列第一像素电路412(例如，与第二绕线部23的第二线部232直接相邻的同一列第一像素电路412)电连接。

例如，如图4和图5A所示，第二绕线部23包括顺次相接的第一线部231和第二线部232；第一线部231的不与第二线部232相连的一端作为第二绕线部23的第一端；第二线部232的不与第一线部231相连的一端作为第二绕线部23的第二端；第一线部231沿第二方向D2延伸；第二线部232沿第一方向D1延伸且与第二子部212在第二方向D2上并列布置。例如，第二线部232为直线线段。例如，第一线部231可以为直线线段。又例如，第一线部231可以为具有弯折结构，且整体沿第二方向D2延伸。

例如，通过使得第一信号线20包括第二绕线部23，可以使用同一根第一信号线20连接分别用于驱动位于同一列的第一发光元件411和第三发光元件431的位于不同列的像素电路，此种情况下，可以使得数据驱动电路50提供的数据信号与发光元件的位置直接对应，由此可以无需改变提供数据信号的算法，以及改变数据驱动电路50的设置，无需为具有绕线部的数据线单独提供数据驱动电路，由此可以降低数据驱动电路50或相关的控制器和处理器的运算量。例如，通过使得第一信号线20包括第二绕线部23，无需将用于向被配置为驱动第一发光元件的第一像素电路提供数据信号的第一信号线从与上述第一发光元件的位于同一列的第一信号线(第一信号线的位于第三显示区域部分与第一发光元件的位于同一列)调整为与上述第一像素电路的位于同一列的第一信号线(第一信号线的位于第三显示区域部分与第一像素电路的位于同一列)。

例如，在工作中，第二线部232中的电流走向与主体部中的电流走向相反。例如，第一主体部21中的电流走向为由显示基板01的下侧(设置了数据驱动电路50的一侧)向显示基板01的上侧流动，第二线部232中的电流走向为由显示基板01的上侧向显示基板01的下侧流动。

图5B是用于示出图4所示的显示基板01第一显示区域11、第二显示区域12和部分周边区域14的第二个示意图，图5C是用于示出图4所示的显示基板01第一显示区域11、第二显示区域12和部分周边区域14的第三个示意图。图5B为图5C的上半部分。

图5C与图5A相似，图5C与图5A区别在于，图5C示出了更多的第一发光元件411、连接走线60、第一像素电路412、第一信号线20、第二发光元件421和第二像素电路422，并且图5C还示出了与第二像素电路422电连接的第五信号线71(例如，数据线)。

例如，如图5B和图5C所示，第五信号线71也具有绕线部。例如，第五信号线71也具有绕线部围绕第一显示区域11的有效边界，且第二显示区域12的内边缘围绕第五信号线71的绕线部。

例如，如图5A-图5C所示，显示基板01包括多根第一信号线20，多根第一信号线20包括的多个第一线部231在第一方向D1上并列布置(也即，在第一方向D1上至少部分重叠)。

例如，如图5A-图5C所示，多根第一信号线20包括的多个第一线部231在第二方向D2上的长度彼此相等，由此可以进一步地提升第一线部231上驱动电流的均匀性(例如，在数据信号彼此相等的情况下)。

例如，第一主体部21、第一绕线部22和第二线部232位于显示基板01的第一电极层；第一线部231位于显示基板01的第二电极层；第一电极层和第二电极层在显示基板01的显示面的法线方向上叠置；第一线部231分别经由位于第一电极层和第二电极层之间的绝缘层的第一过孔和第二过孔与第二子部212和第二线部232电连接。

例如，通过使得每根第一信号线20的第二绕线部23的第一线部231与每根第一信号线20的其它部分(例如，第二线部232和第二子部212)，可以避免每根第一信号线20的第二绕线部23的第一线部231与其它第一信号线20短接。

例如，第一电极层和第二电极层均由金属材料制成。例如，金属材料可以选自银(Ag)、铝(Al)、钼(Mo)、钛(Ti)、铝合金或者其它适合的材料。

下面结合图5D-图5G示例性的说明第一发光元件411、第一像素电路412、第二像素单元42和第三像素单元43的具体结构以及第一信号线20的各个部分与像素电路的薄膜晶体管的各个部件的关系。

图5D示出了本公开的至少一个实施例提供的第一发光元件411以及驱动第一发光元件411的第一像素电路412的叠层结构示意图。例如，第一像素电路412包括薄膜晶体管412T和存储电容412C等结构。第一发光元件411包括第一阳极结构4111、第一阴极结构4113以及第一阳极结构4111与第一阴极结构4113之间的第一发光层4112，第一阳极结构4111通过过孔与第一像素电路412包括的薄膜晶体管412T电连接。例如，第一阳极结构4111可以包括多个阳极子层，例如包括ITO/Ag/ITO三层结构等(图中未标示)，本公开的实施例对第一阳极结构4111的具体形式不做限定。例如，第一阴极结构4113可以为显示基板01上整个表面上形成的结构，第一阴极结构4113例如可以包括锂(Li)、铝(Al)、镁(Mg)、银(Ag)等金属材料。例如，由于第一阴极结构4113可以形成为很薄的一层，因此第一阴极结构4113具有良好的透光性。

例如，薄膜晶体管412T包括有源层4121、栅极4122和源漏电极(即源极4123和漏极4124)等结构，存储电容412C包括第一电容极板4125和第二电容极板4126。例如，有源层4121设置在衬底基板74上，有源层4121的远离衬底基板74的一侧设置有第一栅绝缘层741，栅极4122和第一电容极板4125同层设置，且位于第一栅绝缘层741的远离衬底基板74的一侧，栅极4122和第一电容极板4125的远离衬底基板74的一侧设置有第二栅绝缘层742，第二电容极板4126设置在第二栅绝缘层742的远离衬底基板74的一侧，第二电容极板4126的远离衬底基板74的一侧设置有层间绝缘层743，源漏电极设置在层间绝缘层743的远离衬底基板74的一侧，并通过位于第一栅绝缘层741、第二栅绝缘层742和层间绝缘层743中的过孔与有源层4121电连接，源漏电极的远离衬底基板74的一侧设置有平坦化层744，以平坦化第一像素电路412。

例如，平坦化层744中具有过孔，第一阳极结构4111通过平坦化层744中过孔与薄膜晶体管412T的源极4123或漏极4124电连接。

例如，第一显示区域11还包括位于衬底基板74上的透明支撑层78，第一发光元件11位于透明支撑层78的远离衬底基板74的一侧。由此，相对于衬底基板74来说，第一显示区域11中的第一发光元件411可以与第二显示区域12中的第二发光元件421以及第三显示区域13中的第三发光元件431处于基本相同的高度，从而可以提高显示基板的显示效果。

图5E示出了本公开的至少一个实施例提供的一种第二像素单元42的叠层结构示意图，如图5E所示，第二像素单元42包括第二发光元件421以及驱动第二发光元件421的第二像素电路422。例如，第二像素电路422包括薄膜晶体管422T和存储电容422C等结构。第二发光元件421包括第二阳极结构4211、第二阴极结构4213以及第二阳极结构4211与第二阴极结构4213之间的第二发光层4212，第二阳极结构4211通过过孔744A与第二像素电路422包括的薄膜晶体管422T电连接。例如，第二阳极结构4211可以包括多个阳极子层，例如包括ITO/Ag/ITO三层结构等(图中未示出)，本公开的实施例对第二阳极结构4211的具体形式不做限定。

例如，薄膜晶体管422T包括有源层4221、栅极4222和源漏电极(即源极4223和漏极4224)等结构，存储电容422C包括第一电容极板4225和第二电容极板4226。例如，有源层4221设置在衬底基板74上，有源层4221的远离衬底基板74的一侧设置有第一栅绝缘层741，栅极4222和第一电容极板4225同层，且设置在第一栅绝缘层741的远离衬底基板74的一侧，栅极4222和第一电容极板4225的远离衬底基板74的一侧设置有第二栅绝缘层742，第二电容极板4226设置在第二栅绝缘层742的远离衬底基板74的一侧，第二电容极板4226的远离衬底基板74的一侧设置有层间绝缘层743，源漏电极设置在层间绝缘层743的远离衬底基板74的一侧，并通过位于第一栅绝缘层741、第二栅绝缘层742和层间绝缘层743中的过孔与有源层4221电连接，源漏电极的远离衬底基板74的一侧设置有平坦化层744，以平坦化第二像素电路422。

例如，平坦化层744中具有过孔744A，第二阳极结构4211通过平坦化层744中过孔744A与薄膜晶体管422T的源极4223或漏极4224电连接。

需要说明的是，为清楚起见，图5E仅示出了第二像素单元42包括的一个第二发光元件421和一个第二像素电路422，且仅示出第二像素电路422包括的一个薄膜晶体管422T和一个存储电容422C，但本公开的实施例不限于此。

例如，图5F示出了本公开的至少一个实施例提供的一种第三像素单元43的叠层结构示意图，如图5F所示，每个第三子像素包括第三发光元件431以及与第三发光元件电连接的第三像素电路432，第三像素电路432配置为驱动第三发光元件431。第三发光元件431包括第三阳极结构4311、第三阴极结构4313以及第三阳极结构4311与第三阴极结构4313之间的第三发光层4312，第三阳极结构4311通过过孔与第三像素电路432电连接。例如，第三阳极结构4311可以包括多个阳极子层，例如包括ITO/Ag/ITO三层结构等(图中未示出)，本公开的实施例对第三阳极结构4311的具体形式不做限定。

例如，第三像素电路432包括薄膜晶体管432T和存储电容432C等结构。例如，薄膜晶体管432T包括有源层4321、栅极4322和源漏电极(即源极4323和漏极4324)等结构，存储电容432C包括第一电容极板4325和第二电容极板4326。例如，有源层4321设置在衬底基板74上，有源层4321的远离衬底基板74的一侧设置有第一栅绝缘层741，栅极4322和第一电容极板4325同层，且设置在第一栅绝缘层741的远离衬底基板74的一侧，栅极4322和第一电容极板4325的远离衬底基板74的一侧设置有第二栅绝缘层742，第二电容极板4326设置在第二栅绝缘层742的远离衬底基板74的一侧，第二电容极板4326的远离衬底基板74的一侧设置有层间绝缘层743，源漏电极设置在层间绝缘层743的远离衬底基板74的一侧，并通过第一栅绝缘层741、第二栅绝缘层742和层间绝缘层743中的过孔与有源层4321电连接，源漏电极的远离衬底基板74的一侧设置有平坦化层744，以平坦化第三像素电路432。

例如，平坦化层744中具有过孔744B，第三阳极结构4311通过绝缘层745中的过孔744B与薄膜晶体管432T的源极4323或漏极4324电连接。

需要说明的是，为清楚起见，图5F仅示出了第三像素单元43包括的一个第三发光元件431和一个第三像素电路432，且仅示出第三像素电路432包括的一个薄膜晶体管432T和一个存储电容432C，但本公开的实施例不限于此。

例如，第一像素电路412、第二像素电路422、第三像素电路432是同层设置的，因此在制备工艺中可采用相同的构图工艺形成。例如，第一栅极绝缘层741、第二栅极绝缘层742、层间绝缘层743以及平坦化层744在第一显示区域11、第二显示区域12和第三显示区域13是同层设置的，在一些实施例中还是一体连接(也即，一体形成且彼此连接)的，因此在附图中采用了相同的标号。

例如，在一些实施例中，显示基板还包括像素界定层746、封装层747等结构，例如，像素界定层746设置在第一阳极结构上，包括多个开口以界定不同的像素或子像素，第一发光层形成在像素界定层746的开口中。例如，封装层747可以包括单层或多层封装结构，多层封装结构例如包括无机封装层和有机封装层的叠层，由此提高对显示基板的封装效果。

例如，第一显示区域11、第二显示区域12和第三显示区域13中的像素界定层746是同层设置的，第一显示区域11、第二显示区域12和第三显示区域13中的封装层747是同层设置的，在一些实施例中还是一体连接的，因此在附图中采用了相同的标号。

例如，本公开的各个实施例中，衬底基板74可以为玻璃基板、石英基板、金属基板或树脂类基板等，可以是刚性基板或柔性基板。本公开的实施例对此不作限制。

例如，第一栅极绝缘层741、第二栅极绝缘层742、层间绝缘层743以及平坦化层744、绝缘层745、像素界定层746、封装层747以及绝缘层748可以包括氧化硅、氮化硅、氮氧化硅等无机绝缘材料，或者可以包括聚酰亚胺、聚酞亚胺、聚酞胺、丙烯酸树脂、苯并环丁烯或酚醛树脂等有机绝缘材料。本公开的实施例对上述各功能层的材料均不做具体限定。

例如，有源层4121/4221/4321的材料可以包括多晶硅或氧化物半导体(例如，氧化铟镓锌)等半导体材料。例如，有源层4121/4221/4321的部分可以通过掺杂等导体化处理以导体化，从而具有较高的导电性。

例如，在上述各个示例中，栅极4122/4222/4322、第一电容极板4125/4225/4325和第二电容极板4126/4226/4326的材料可以包括金属材料或者合金材料，例如包括钼、铝及钛等。

例如，源极4123/4223/4323和漏极4124/4224/4324的材料可以包括金属材料或者合金材料，例如由钼、铝及钛等形成的金属单层或多层结构，例如，该多层结构为多金属层叠层，例如钛、铝、钛三层金属叠层(Ti/Al/T i)等。

例如，本公开实施例提供的显示基板可以为有机发光二极管(OLED)显示基板或者量子点发光二极管(QLED)显示基板等显示基板，本公开的实施例对显示基板的具体种类不做限定。

例如，在显示基板为有机发光二极管显示基板的情形，发光层4111/4211/4311可以包括小分子有机材料或聚合物分子有机材料，可以为荧光发光材料或磷光发光材料，可以发红光、绿光、蓝光，或可以发白光等。并且，根据实际不同需要，在不同的示例中，发光层4111/4211/4311还可以进一步包括电子注入层、电子传输层、空穴注入层、空穴传输层等功能层。

例如，在显示基板为量子点发光二极管(QLED)显示基板的情形，发光层4111/4211/4311可以包括量子点材料，例如，硅量子点、锗量子点、硫化镉量子点、硒化镉量子点、碲化镉量子点、硒化锌量子点、硫化铅量子点、硒化铅量子点、磷化铟量子点和砷化铟量子点等，量子点的粒径为2-20nm。

图5G是本公开的至少一个实施例提供的第二像素单元42、第二绕线部23的第一线部231和第一主体部21的第二子部212的叠层结构示意图。例如，如图5G所示，第一主体部21的第二子部212、源极4223和漏极4224位于显示基板01的第一电极层251，例如，第一主体部21的第一子部211、第一绕线部22和第二绕线部23的第二线部232也位于第一电极层251。例如，如图5F所示，第二绕线部23的第一线部231、栅极4222和第一电容极板4225位于显示基板01的第二电极层252。例如，如图5G所示，第一线部231分别经由位于第一电极层251和第二电极层252之间的绝缘层的第一过孔254和第二过孔255与第二子部212和第二线部232电连接，也即，第一信号线20采用了跳线设计，例如可以采用包括多次跳线的设计。在一些示例中，第二绕线部23的第一线部231和第二电容极板4226位于显示基板01的第二电极层252，在此不做赘述。例如，第二信号线30的第二主体部32也位于显示基板01的第二电极层252。

图5H示出了本公开的至少一个实施例提供的一种第二像素单元42的另一种叠层结构示意图，如图5H所示，第二像素单元42包括第二发光元件421以及驱动第二发光元件421的第二像素电路422。例如，第二像素电路422包括薄膜晶体管422T和存储电容422C等结构。第二发光元件421包括第二阳极结构4211、第二阴极结构4213以及第二阳极结构4211与第二阴极结构4213之间的第二发光层4212，第二阳极结构4211通过过孔744A与转接电极749电连接，转接电极749经由过孔744B与第二像素电路422包括的薄膜晶体管422T电连接。例如，第二阳极结构4211可以包括多个阳极子层，例如包括ITO/Ag/ITO三层结构等(图中未示出)，本公开的实施例对第二阳极结构4211的具体形式不做限定。例如，转接电极749可以由透明导电材料制成。例如，透明导电材料可以选自氧化铟锡(ITO)、氧化铟锌(IZO)等透明金属氧化物。

例如，薄膜晶体管422T包括有源层4221、栅极4222和源漏电极(即源极4223和漏极4224)等结构，存储电容422C包括第一电容极板4225和第二电容极板4226。例如，有源层4221设置在衬底基板74上，有源层4221的远离衬底基板74的一侧设置有第一栅绝缘层741，栅极4222和第一电容极板4225同层，且设置在第一栅绝缘层741的远离衬底基板74的一侧，栅极4222和第一电容极板4225的远离衬底基板74的一侧设置有第二栅绝缘层742，第二电容极板4226设置在第二栅绝缘层742的远离衬底基板74的一侧，第二电容极板4226的远离衬底基板74的一侧设置有层间绝缘层743，源漏电极设置在层间绝缘层743的远离衬底基板74的一侧，并通过位于第一栅绝缘层741、第二栅绝缘层742和层间绝缘层743中的过孔与有源层4221电连接；源漏电极的远离衬底基板74的一侧设置有钝化层748；钝化层748的远离衬底基板74的一侧设置有第一平坦化层744，以平坦化第二像素电路422；转接电极749设置在第一平坦化层7441的远离衬底基板74的一侧；转接电极749的远离衬底基板74的一侧设置有第二平坦化层7442。

例如，第一平坦化层7441中具有过孔744B，转接电极749通过第一平坦化层7441中过孔744B与薄膜晶体管422T的源极4223或漏极4224电连接。例如，平坦化层744中具有过孔744A，第二阳极结构4211通过第二平坦化层7442中过孔744A与转接电极749电连接，由此第二阳极结构4211可以与薄膜晶体管422T的源极4223或漏极4224电连接。

例如，如图5H所示，显示基板还包括像素界定层746、封装层747等结构，例如，像素界定层746设置在第一阳极结构上，包括多个开口以界定不同的像素或子像素，第一发光层形成在像素界定层746的开口中。例如，封装层747可以包括在垂直于显示基板的方向上顺次设置在第二阴极结构4213上的第一封装层7471、第二封装层7472和第三封装层7473。例如，第一封装层7471、第二封装层7472和第三封装层7473分别为无机封装层、有机封装层和无机封装层。

需要说明的是，为清楚起见，图5H仅示出了第二像素单元42包括的一个第二发光元件421和一个第二像素电路422，且仅示出第二像素电路422包括的一个薄膜晶体管422T和一个存储电容422C，但本公开的实施例不限于此。

需要说明的是，在本公开的至少一个实施例提供的第二像素单元42采用图5H所示的结构的情况下，本公开的至少一个实施例提供的第三像素单元43以及本公开的至少一个实施例提供的第一发光元件411以及驱动第一发光元件411的第一像素电路412也可以采用图5H所示的结构，在此不再赘述。

图5I是沿图5A所示的HH’线的截面示意图。例如，如图5I所示，第一主体部21的第二子部212和第二绕线部23的第二线部232位于层间绝缘层743的远离衬底基板74的一侧，也即，第一主体部21的第二子部212和第二绕线部23的第二线部232与薄膜晶体管的源漏电极(例如，源极4223和漏极4224)设置在同一电极层(例如，第一电极层251)。例如，第一主体部21的第一子部211和第一绕线部22也位于上述同一电极层(例如，第一电极层251)。

例如，如图5I所示，第二绕线部23的第一线部231位于第一栅绝缘层741和第二栅绝缘层742之间，也即，第二绕线部23的第一线部231、栅极4222和第一电容极板4225位于同一电极层(例如，位于显示基板01的第二电极层252)。例如，如图5I所示，第一线部231分别经由位于第一电极层251和第二电极层252之间的绝缘层的第一过孔254和第二过孔255与第二子部212和第二线部232电连接，也即，第一信号线20采用了跳线设计，例如可以采用包括多次跳线的设计。例如，第二信号线30的第二主体部32也位于显示基板01的第二电极层252。在一些示例中，第二绕线部23的第一线部231和第二电容极板4226位于同一电极层(例如，显示基板01的第二电极层252)，栅极4222不位于上述同一电极层(例如，显示基板01的第二电极层252)。

例如，如图4、图5A-图5C和图5G所示，第一线部231整体位于周边区域14，且在第一方向D1上与第二显示区域12并列布置。例如，由于周边区域14不具有像素电路(第一像素电路412-第三像素电路432)，因此，可以降低第一线部231的布线难度。

例如，如图4和图5A-图5C所示，第一线部231在第一方向D1上整体位于第二显示区域12的远离第三显示区域13的一侧。例如，如图4和图5A-图5C所示，第一线部231整体位于显示基板01的上边缘。

需要说明的是，尽管图4、图5A-图5C和图5G所示的第一线部231整体位于周边区域14，但本公开的实施例不限于此，根据实际应用需求，第一线部231还可以整体位于第二显示区域12或者第一线部231同时位于周边区域14和第二显示区域12。下面结合图6、图7A-图7B、图8和图9A-图9B进行示例性说明。

图6是图2A所示的显示基板01的第二个示例。图7A是用于示出图6所示的显示基板01第一显示区域11、第二显示区域12和部分周边区域14的第一个示意图，图7B是用于示出图6所示的显示基板01第一显示区域11、第二显示区域12和部分周边区域14的第二个示意图。

例如，如图6和图7A-图7B所示，第一线部231整体位于第二显示区域12中，且在第一方向D1上与第一显示区域11并列布置。例如，如图6和图7A-图7B所示，第一线部231在第一方向D1上位于第一显示区域11的远离第三显示区域13的一侧。

在一个示例中，多根第一信号线20包括的多个第一线部231均为平直的(也即，直线线段)。在另一个示例中，多根第一信号线20包括的至少部分第一线部231可以具有弯折结构，以避免部分第一线部231与第二发光元件421交叠，遮挡第二发光元件421发射的光线。

例如，通过使得第一线部231整体位于第二显示区域12，可以降低显示基板01的周边区域14的尺寸，由此有利于显示基板01的窄边框或全面屏设计。

需要说明的是，图6所述的显示基板01的其它结构和具体实现方式与图4所述的显示基板01的其它结构和具体实现方式相同或相似，相同或相似之处不做赘述。

需要说明的是，相比于连接走线60，第一发光元件411和第二发光元件421更远离显示基板01的衬底基板；图7A所示的平面示意图以及其它相关的平面示意图用于示出显示基板01的各个元件在平行于显示基板01的衬底基板的平面内的排布方式和连接方式，而不用于限制显示基板01的各个元件在垂直于显示基板01的衬底基板的方向上的排布方式或者相对位置关系。显示基板01的各个元件在垂直于显示基板01的衬底基板的方向上的排布方式和相对位置关系可以参见图5D-图5H所示的叠层结构示意图以及图5I所示的截面示意图，在此不再赘述。

图8是图2A所示的显示基板01的第三个示例。图9A是用于示出图8所示的显示基板01第一显示区域11、第二显示区域12和部分周边区域14的第一个示意图，图9B是用于示出图8所示的显示基板01第一显示区域11、第二显示区域12和部分周边区域14的第二个示意图。

例如，如图8和图9A-图9B所示，第一线部231包括顺次相接的第一部分2311、第二部分2312和第三部分2313；第一线部231的第一部分2311与第二子部212电连接，第一线部231的第三部分2313与第二线部232电连接；第一线部231的第一部分2311位于周边区域14，且在第一方向D1上与第二显示区域12并列布置；第一线部231的第二部分2312从周边区域14沿第一方向D1延伸至第二显示区域12；第一线部231的第三部分2313位于第二显示区域12，且第一线部231的第三部分2313的沿第二方向D2延伸的虚拟延长线在第一方向D1上与第一显示区域11并列布置。

在一些示例中，第一线部231的第三部分2313与第二子部212电连接，第一线部231的第一部分2311与第二线部232电连接，也即，第一线部231与第二子部212电连接部分位于第二显示区域12，第一线部231与第二线部232电连接部分位于周边区域14，在此不再赘述。

需要说明的是，图8所述的显示基板01的其它结构和具体实现方式与图4所述的显示基板01的其它结构和具体实现方式相同或相似，相同或相似之处不做赘述。

需要说明的是，尽管图4、图6和图8所示的显示基板01的第二绕线部23均经由第一显示区域11在第一方向D1上远离第三显示区域13的一侧由第一主体部21的第二子部212绕线至与第一主体部21的第二子部212并列(在第二方向D2上并列)的位置处，然而本公开的实施例不限于此。在一些示例中，第二绕线部23可以从第一主体部21的第一子部211经由第一显示区域11在第一方向D1上靠近第三显示区域13的一侧绕线至与第一主体部21的第二子部212并列(在第二方向D2上并列)的位置处，下面结合图10进行示例性说明。

图10是图2A所示的显示基板01的第四个示例。图10所示的显示基板01与图6所示的显示基板01类似，在此仅阐述两者的不同之处，相同之处不再赘述。图10所示的显示基板01与图6所示的显示基板01的区别在于，图10所示的显示基板01的第一线部231在第一方向D1上位于第一显示区域11的靠近第三显示区域13的一侧，并且，在工作中，图10所示的显示基板01的第二线部232中的电流走向与所述主体部中的电流走向相同。

在一些示例中，在第一方向D1上，第一线部231的至少部分(例如，全部)可以与第一显示区域11并列布置，且位于第三显示区域13的靠近第一显示区域11的一端，在此不再赘述。

需要说明的是，尽管图4、图6、图8和图10所示的显示基板01的第一信号线20均从第一显示区域11的在第一方向D1上的一侧绕线至与第一主体部21并列(在第二方向D2上并列)的位置处，然而，本公开的实施例不限于此。在一些示例中，显示基板01的第一信号线20可以从第一显示区域11的在第一方向D1上的两侧绕线至与第一主体部21并列(在第二方向D2上并列)的位置处。下面结合图11和图12A-图12C进行示例性说明。

图11是图2A所示的显示基板01的第五个示例。图12A是用于示出图11所示的显示基板01第一显示区域11、第二显示区域12和部分周边区域14的第一个示意图，图12B是用于示出图11所示的显示基板01第一显示区域11、第二显示区域12和部分周边区域14的第二个示意图；图12C是对应于图12B的部分区域REG_E的平面示意图。

图11所示的显示基板01与图4所示的显示基板01类似，在此仅阐述两者的不同之处，相同之处不再赘述。图11所示的显示基板01与图4所示的显示基板01的区别在于，显示基板01还包括第三绕线部24。例如，第三绕线部24的至少部分沿与第一方向D1交叉(例如，垂直)的方向而走线。

例如，如图11和图12A-图12B所示，第三绕线部24的第一端与第一子部211电连接，第三绕线部24的第二端与对应的第一像素电路412电连接，与第二绕线部23相连的第一像素电路412不同于与第三绕线部24相连的第一像素电路412。

例如，如图11和图12A-图12B所示，与第二绕线部23相连的第一像素电路412以及与第三绕线部24相连的第一像素电路412位于同一列，也即，与第二绕线部23相连的第一像素电路412以及与第三绕线部24相连的第一像素电路412在第一方向D1上排布。例如，与第二绕线部23相连的第一像素电路412为上述同一列第一像素电路412的上半列第一像素电路412，与第二绕线部23相连的第一像素电路412为上述同一列第一像素电路412的下半列第一像素电路412。

例如，通过使得第一信号线20还包括第三绕线部24，可以使用数据线对第二显示区域12的与第一显示区域11在第二方向D2上并列的区域中的像素电路(第一像素电路412和第二像素电路422)进行双向驱动，也即，从第二显示区域12的与第一显示区域11在第二方向D2上并列的区域的上方和下方向位于该区域中的像素电路输入数据信号；此种情况下，第二显示区域12的开口(例如，第二显示区域12的内边缘121)的尺寸更大。

例如，如图11和图12A-图12B所示，第三绕线部24包括顺次相接的第三线部241和第四线部242；第三线部241不与第四线部242相连的一端作为第三绕线部24的第一端，第四线部242的不与第三线部241相连的一端作为第三绕线部24的第二端；第三线部241沿第二方向D2延伸，且与第一线部231在第一方向D1上并列布置；第四线部242沿第一方向D1延伸且与第一子部211在第二方向D2上并列布置；在工作中，第四线部242中的电流走向与主体部中的电流走向相同。例如，第四线部242为直线线段。例如，第三线部241可以为直线线段。又例如，第三线部241可以为具有弯折结构，且整体沿第二方向D2延伸。

例如，第四线部242位于显示基板01的第一电极层；第三线部241位于显示基板01的第二电极层；第三线部241分别经由位于第一电极层和第二电极层之间的绝缘层的第三过孔和第四过孔与第一子部211和第四线部242电连接。

例如，通过使得每根第一信号线20的第二绕线部23的第一线部231以及第三绕线部24的第三线部241与每根第一信号线20的其它部分(例如，第四线部242和第一子部211)，可以避免每根第一信号线20的第二绕线部23的第一线部231和第三绕线部24的第三线部241与其它第一信号线20短接。

例如，如图12C所示，第一显示区域11仅包括多根并列布置的透明走线和阳极结构4111，由此可以提升第一显示区域11的透射率。例如，如图12C所示，如图12C所示，多根并列布置的透明走线包括连接走线60和虚拟(dummy)走线601。例如，虚拟走线601具有断口，由此使得虚拟走线601为不连续的走线。例如，通过设置具有断口的虚拟走线601，可以提升第一显示区域11的刻蚀均一性。需要说明的是，图12C中箭头所指向的线条为底纹，而不是真实的走线。

需要说明的是，图11和图12A-图12B所示的显示基板的第一线部231不限于位于周边区域14；第三线部241不限于在第一方向D1上与第一显示区域11并列布置，且位于第三显示区域13的靠近第一显示区域11的一端。在一个示例中，第一线部231和第三线部241可以均位于第二显示区域12，并且，第一线部231在第一方向D1上位于第一显示区域11的远离第三显示区域13的一侧，第三线部241在第一方向D1上位于第一显示区域11和第三显示区域13之间。在另一个示例中，第一线部231可以同时位于周边区域14和第二显示区域12，第三线部241可以同时位于第三显示区域13和第二显示区域12。

需要说明的是，尽管图4、图6、图8、图10和图11所示的显示基板01的第一显示区域11的形状均为矩形，但本公开的实施例不限于此。例如，根据实际应用需求，第一显示区域11的形状还可以为圆形或其它适用的形状；对应地，第一绕线部22的形状适应性地改变。例如，第一绕线部22的形状与第一显示区域11的形状相匹配，以降低第一绕线部22对位于第一显示区域11和第二显示区域12中元件的影响。下面结合图13A-图13D进行示例性说明。

图13A是图2A所示的显示基板01的第六个示例的一种平面示意图，图13B是图2A所示的显示基板01的第六个示例的另一种平面示意图，图13C是图2A所示的显示基板01的第六个示例的再一种平面示意图。图13D是对应于图13C所示的部分区域REG_B的平面示意图。

需要说明的是，为清楚起见，图13A仅示出了显示基板01的部分第二显示区域12和部分周边区域14，图13B和图13C仅示出了显示基板01的部分第一显示区域11、部分第二显示区域12和部分周边区域14。

图13A-图13C所示的显示基板01与图4和图5A-图5C所示的显示基板01类似，在此仅阐述两者的不同之处，相同之处不再赘述。图13A-图13C所示的显示基板01与图4和图5A-图5C所示的显示基板01的区别在于，图13A-图13C所示的显示基板01的第一显示区域11的形状以及第一绕线部22的形状不同。

如图13A-图13C所示，第一显示区域11的形状为圆形；第一绕线部22为弧线，弧线的第一端与第一子部211的靠近第二子部212的端部相连，弧线的第二端与第二子部212的靠近第一子部211的端部相连。例如，上述弧线的曲率与上述圆形的曲率的彼此匹配(例如，相等)。

需要说明的是，根据实际应用需求，还可以将图6、图8、图10和图11所示的显示基板01的第一显示区域11的形状修改为圆形，第一绕线部22修改为弧线，在此不做赘述。

例如，如图13C和图13D所示，周边区域14还包括多条走线2911和多条走线2921；多条走线2911位于电极层291，多条走线2921位于电极层292。例如，电极层291和电极层292为垂直于显示基板的方向上的不同的电极层。例如，多条走线2911和多条走线2921在垂直于走线2911的延伸方向的方向上交替布置。例如，通过使得多条走线2911和多条走线2921在垂直于走线2911的延伸方向的方向上交替布置，且使得走线2911和走线2921位于不同的电极层，可以增加走线(走线2911和走线2921整体)的设置密度。

例如，第一信号线20的第二子部212与多条走线2911位于不同的电极层，第一信号线20的第二子部212与多条走线2921位于不同的电极层。例如，图5H所示的栅极4222和第一电容极板4225也位于电极层291；图5H所示的第二电容极板4226也位于电极层292；第一信号线20的第二子部212与图5H所示的源极4223和漏极4224位于同一电极层。

例如，如图13C和图13D所示，穿过第二像素电路422的第一信号线20的第二子部212与对应的走线2911或对应的走线2921电连接(例如，经由过孔电连接)，由此，第一信号线20的第二子部212上的信号换层至对应的走线2911或对应的走线2921上传输。例如，与第一信号线20的第二子部212电连接的走线2911或走线2921被称为第一线部231。例如，通过使得穿过第二像素电路422的第一信号线20的第二子部212与对应的走线2911或对应的走线2921电连接。

例如，每一个像素单元出来的第一信号线(位于SD层)均会通过换层至Gat1(电极层291)或者Gat2层(电极层292)。例如，若纵向上的引线和横向上的引线存在交叉，则纵向上的引线(第一信号线20的第二子部212)采用SD层，这是因为SD层与Gat层(电极层291或292)之间的距离会大于Gat1(电极层291)和Gat2层(电极层292)之间的距离，由此可以减小电容耦合。

需要说明的是，尽管图4、图6、图8、图10、图11、图13A-图13C所示的显示基板01的第二显示区域12的形状均为矩形，但本公开的实施例不限于此。例如，根据实际应用需求，第二显示区域12的形状还可以为圆形或其它适用的形状，在此不做赘述。

需要说明的是，尽管图4、图6、图8、图10、图11、图13A-图13C所示的显示基板01的第一信号线20均采用了两个或者更多的绕线部将第一信号线20绕线至与第一主体部21并列(在第二方向D2上并列)的位置处，但本公开的实施例不限于此。例如，根据实际应用需求，显示基板01的第一信号线20可以仅采用一个绕线部将第一信号线20绕线至与第一主体部21并列(在第二方向D2上并列)的位置处，下面结合图14进行示例性说明。

图14是图2A所示的显示基板01的第七个示例的一种平面示意图。图14所示的显示基板01与图4所示的显示基板01类似，在此仅阐述两者的不同之处，相同之处不再赘述。图14所示的显示基板01与图4所示的显示基板01的区别包括：图14所示的显示基板01仅具有第一绕线部22，而不具有第二绕线部23。

例如，如图14所示，第一绕线部22围绕第一显示区域11，且整体位于第二显示区域12。例如，如图14所示，第一绕线部22包括顺次相接的第五线部271、第六线部272和第七线部273；第五线部271与第一子部211电连接，第七线部273与第二子部212电连接；第六线部272沿第一方向D1延伸，第五线部271和第七线部273沿与第一方向D1交叉的第二方向D2延伸；第六线部272与位于第一子部211和第二子部212之间的沿第一方向D1延伸的虚拟连线在第一方向D1上并列布置；第六线部272和与第六线部272电连接的第一像素电路412至少部分交叠(或者位于同一列，紧密相邻但不交叠)；在工作中，第六线部272中的电流走向与第一主体部211中的电流走向相同。例如，第五线部271、第六线部272和第七线部273均为直线线段。

例如，数据驱动电路50可以实现为驱动芯片。例如，驱动芯片可经由柔性电路板邦定在显示基板01上，并经由柔性电路向多根数据线提供显示用的数据信号，以驱动显示基板01实现显示功能。例如，周边区域14还可以设置有栅极驱动芯片，或者形成有阵列基板上的栅驱动电路(GOA，图中未示出)，栅极驱动芯片或GOA的多个输出端分别与多根栅线相连，以向多根栅线提供栅扫描信号。需要说明的是，显示基板01不限于被单个数据驱动电路驱动，在一些示例中，显示基板01可以被两个数据驱动电路驱动，上述两个数据驱动电路位于显示基板01的两侧(例如，在第一方向D1上位于显示基板01的两侧)。

图15是图2A所示的显示基板01的第八个示例的一种平面示意图，图16是图2A所示的显示基板01的第八个示例的另一种平面示意图。需要说明的是，为清楚起见，图15仅示出了显示基板01的第一显示区域11和部分第二显示区域12。

图15所示的显示基板01与图4所示的显示基板01类似，在此仅阐述两者的不同之处，相同之处不再赘述。图15所示的显示基板01与图4所示的显示基板01的区别包括：图15所示的显示基板01的第一方向D1为显示面板的行方向；图15所示的显示基板01的连接走线60沿列方向延伸；15所示的显示基板01的第一信号线20为栅线，第二信号线30为数据线；图15所示的显示基板01的第一信号线20和第二信号线30的绕线部的结构分别与图15所示的显示基板01的第一信号线20和第二信号线30的绕线部的结构不同。

例如，如图15所示，第一绕线部22围绕第一显示区域11，且整体位于第二显示区域12；第一绕线部22包括顺次相接的第八线部281和第九线部282；第八线部281与第一主体部21电连接，且沿第二方向D2延伸；第九线部282沿第一方向D1延伸，且与第一主体部21的虚拟延长线在第一方向D1上并列布置；在工作中，第九线部282中的电流走向与主体部中的电流走向相同；第九线部282与被配置为驱动在第一显示区域11中沿第一方向D1并列布置的第一数目的第一发光元件411的第一像素电路412电连接。例如，第八线部281和第九线部282均为直线线段。

在一些示例中，第一主体部21包括第一子部211和第二子部212(图中未示出)，第一绕线部22还包括第十线部(图中未示出)，第十线部的第一端与第九线部282相连，第十线部的第二端与第二子部212相连，第十线部沿第二方向D2延伸。

例如，如图15所示，第二信号线30包括第二主体部32、第四绕线部33和第五绕线部34；第四绕线部33偏离第二主体部32的沿第二方向D2的虚拟延长线而走线；第二主体部32包括被第一显示区域11间隔开的第三子部321和第四子部322，第三子部321和第四子部322经由第四绕线部33电连接；第四绕线部33偏离位于第三子部321和第四子部322之间的沿第二方向D2延伸的虚拟连线而走线。例如，第四绕线部33的至少部分沿与第二方向D2交叉的方向延伸。例如，第五绕线部34的至少部分沿与第二方向D2交叉的方向延伸。例如，第三子部321和第四子部322均为直线线段。

例如，如图15所示，第四绕线部33包括顺次相连的第四线段331、第五线段332和第六线段333，第四线段331的不与第五线段332相连的端部与第三子部321的靠近第四子部322的端部相连，第六线段333的不与第五线段332相连的端部与第四子部322的靠近第三子部321的端部相连，第四线段331和第六线段333沿与第一方向D1延伸，第五线段332沿第二方向D2延伸。例如，第四线段331、第五线段332和第六线段333均为直线线段。

例如，如图15所示，第五绕线部34的第一端与第二子部212电连接，第五绕线部34的第二端与对应的第一像素电路412电连接。例如，如图15所示，第五绕线部34的第二端可以与同一列第一像素电路412(例如，与第二绕线部23的第二线部232直接相邻的同一列第一像素电路412)电连接。

例如，如图15所示，第五绕线部34包括顺次相连的第七线段341和第八线段342，第七线段341的不与第八线段342相连的一端作为第五绕线部34的第一端；第八线段342的不与第七线段341相连的一端作为第五绕线部34的第二端；第七线段341沿第一方向D1延伸；第八线段342沿第二方向D2延伸且与第二子部212在第一方向D1上并列布置；在工作中，第八线段342中的电流走向与第二子部212中的电流走向相反。例如，第七线段341和第八线段342均为直线线段。

例如，如图15所示，第一发光元件411和用于驱动该第一发光元件411的第一像素电路412位于显示面板的相邻列。例如，如图15所示，至少一根第二信号线30被配置为驱动沿第二方向D2并列布置的第一发光元件411和第二发光元件421，也即，被同一根第二信号线30驱动的第一发光元件411和第三发光元件431位于显示基板01的同一列。

需要说明的是，在一些示例中，第一发光元件411和用于驱动该第一发光元件411的第一像素电路412也可以位于显示面板的相同列，也即，第一发光元件411和用于驱动该第一发光元件411的第一像素电路412在列方向上并列布置。

例如，如图15所示，第一方向D1为显示面板的行方向，第二方向D2为显示面板的列方向；第一信号线20为栅线，第二信号线30为数据线。

需要说明的是，图15所示的显示基板01的连接走线60沿列方向延伸不限于显示基板01的连接走线60为平直的(也即，不限于显示基板01的连接走线60为直线线段)，在一些示例中，图15所示的显示基板01的连接走线60还包括沿行方向上延伸的部分。

例如，源漏极、第一绕线部和第二信号线均位于第一电极层，第一主体部、栅极和第一电容极板位于第二电极层。又例如，第一绕线部和第二信号线均位于第一电极层，第一主体部和存储电容的第二电容极板位于第二电极层。

图16与图15相似，图16示出了更多的第一信号线20，且图6未示出第二信号线30的第五绕线部34，在此不再赘述。

图17是本公开的至少一个实施例提供的像素电路921以及被该像素电极驱动的发光元件920。例如，本公开的至少一个实施例提供的第一像素电路412、第二像素电路422和第三像素电路432的至少一个(例如，全部)可以实现为图17所示的像素电路921。

例如，如图17所示，像素电路921还包括第一发光控制电路923和第二发光控制电路924。驱动电路922包括控制端、第一端和第二端，且被配置为对有机发光元件920提供驱动有机发光元件920发光的驱动电流。例如，第一发光控制电路923与驱动电路922的第一端和第一电压端VDD连接，且被配置为实现驱动电路922和第一电压端VDD之间的连接导通或断开，第二发光控制电路924与驱动电路922的第二端和有机发光元件920的第一电极电连接，且被配置为实现驱动电路922和有机发光元件920之间的连接导通或断开。

例如，如图17所示，像素电路921还包括数据写入电路926、存储电路927、阈值补偿电路928和复位电路929。数据写入电路926与驱动电路922的第一端电连接，且被配置为在扫描信号的控制下将数据信号写入存储电路927；存储电路927与驱动电路922的控制端和第一电压端VDD电连接，且被配置为存储数据信号；阈值补偿电路928与驱动电路922的控制端和第二端电连接，且被配置为对驱动电路922进行阈值补偿；复位电路929与驱动电路922的控制端和有机发光元件920的第一电极电连接，且配置为在复位控制信号的控制下对驱动电路922的控制端和有机发光元件920的第一电极进行复位。

例如，如图17所示，驱动电路922包括驱动晶体管T1，驱动电路922的控制端包括驱动晶体管T1的栅极，驱动电路922的第一端包括驱动晶体管T1的第一极，驱动电路922的第二端包括驱动晶体管T1的第二极。

例如，如图17所示，数据写入电路926包括数据写入晶体管T2，存储电路927包括电容C，阈值补偿电路928包括阈值补偿晶体管T3，第一发光控制电路923包括第一发光控制晶体管T4，第二发光控制电路924包括第二发光控制晶体管T5，复位电路929包括第一复位晶体管T6和第二复位晶体管T7，复位控制信号可以包括第一子复位控制信号和第二子复位控制信号。

例如，如图17所示，数据写入晶体管T2的第一极与驱动晶体管T1的第一极电连接，数据写入晶体管T2的第二极被配置为与数据线Vd电连接以接收数据信号，数据写入晶体管T2的栅极被配置为与第一扫描信号线Ga1电连接以接收扫描信号；电容C的第一极与第一电源端VDD电连接，电容C的第二极与驱动晶体管T1的栅极电连接；阈值补偿晶体管T3的第一极与驱动晶体管T1的第二极电连接，阈值补偿晶体管T3的第二极与驱动晶体管T1的栅极电连接，阈值补偿晶体管T3的栅极被配置为与第二扫描信号线Ga2电连接以接收补偿控制信号；第一复位晶体管T6的第一极被配置为与第一复位电源端Vinit1电连接以接收第一复位信号，第一复位晶体管T6的第二极与驱动晶体管T1的栅极电连接，第一复位晶体管T6的栅极被配置为与第一复位控制信号线Rst1电连接以接收第一子复位控制信号；第二复位晶体管T7的第一极被配置为与第二复位电源端Vinit2电连接以接收第二复位信号，第二复位晶体管T7的第二极与有机发光元件920的第一电极电连接，第二复位晶体管T7的栅极被配置为与第二复位控制信号线Rst2电连接以接收第二子复位控制信号；第一发光控制晶体管T4的第一极与第一电源端VDD电连接，第一发光控制晶体管T4的第二极与驱动晶体管T1的第一极电连接，第一发光控制晶体管T4的栅极被配置为与第一发光控制信号线EM1电连接以接收第一发光控制信号；第二发光控制晶体管T5的第一极与驱动晶体管T1的第二极电连接，第二发光控制晶体管T5的第二极与有机发光元件920的第二电极电连接，第二发光控制晶体管T5的栅极被配置为与第二发光控制信号线EM2电连接以接收第二发光控制信号；有机发光元件920的第一电极与第二电源端VSS电连接。

例如，第一电源端VDD和第二电源端VSS之一为高压端，另一个为低压端。例如，如图17所示的实施例中，第一电源端VDD为电压源以输出恒定的第一电压，第一电压为正电压；而第二电源端VSS可以为电压源以输出恒定的第二电压，第二电压为负电压等。例如，在一些示例中，第二电源端VSS可以接地。

例如，如图17所示，扫描信号和补偿控制信号可以相同，即，数据写入晶体管T2的栅极和阈值补偿晶体管T3的栅极可以电连接到同一条信号线，例如第一扫描信号线Ga1，以接收相同的信号(例如，扫描信号)，此时，显示基板1000可以不设置第二扫描信号线Ga2，减少信号线的数量。又例如，数据写入晶体管T2的栅极和阈值补偿晶体管T3的栅极也可以分别电连接至不同的信号线，即数据写入晶体管T2的栅极电连接到第一扫描信号线Ga1，阈值补偿晶体管T3的栅极电连接到第二扫描信号线Ga2，而第一扫描信号线Ga1和第二扫描信号线Ga2传输的信号相同。

需要说明的是，扫描信号和补偿控制信号也可以不相同，从而使得数据写入晶体管T2的栅极和阈值补偿晶体管T3可以被分开单独控制，增加控制像素电路的灵活性。

例如，如图17所示，第一发光控制信号和第二发光控制信号可以相同，即，第一发光控制晶体管T4的栅极和第二发光控制晶体管T5的栅极可以电连接到同一条信号线，例如第一发光控制信号线EM1，以接收相同的信号(例如，第一发光控制信号)，此时，显示基板1000可以不设置第二发光控制信号线EM2，减少信号线的数量。又例如，第一发光控制晶体管T4的栅极和第二发光控制晶体管T5的栅极也可以分别电连接至不同的信号线，即，第一发光控制晶体管T4的栅极电连接到第一发光控制信号线EM1，第二发光控制晶体管T5的栅极电连接到第二发光控制信号线EM2，而第一发光控制信号线EM1和第二发光控制信号线EM2传输的信号相同。

需要说明的是，当第一发光控制晶体管T4和第二发光控制晶体管T5为不同类型的晶体管，例如，第一发光控制晶体管T4为P型晶体管，而第二发光控制晶体管T5为N型晶体管时，第一发光控制信号和第二发光控制信号也可以不相同，本公开的实施例对此不作限制。

例如，第一子复位控制信号和第二子复位控制信号可以相同，即，第一复位晶体管T6的栅极和第二复位晶体管T7的栅极可以电连接到同一条信号线，例如第一复位控制信号线Rst1，以接收相同的信号(例如，第一子复位控制信号)，此时，显示基板1000可以不设置第二复位控制信号线Rst2，减少信号线的数量。又例如，第一复位晶体管T6的栅极和第二复位晶体管T7的栅极也可以分别电连接至不同的信号线，即第一复位晶体管T6的栅极电连接到第一复位控制信号线Rst1，第二复位晶体管T7的栅极电连接到第二复位控制信号线Rst2，而第一复位控制信号线Rst1和第二复位控制信号线Rst2传输的信号相同。需要说明的是，第一子复位控制信号和第二子复位控制信号也可以不相同。

例如，在一些示例中，第二子复位控制信号可以与扫描信号相同，即第二复位晶体管T7的栅极可以电连接到第一扫描信号线Ga1以接收扫描信号作为第二子复位控制信号。

例如，第一复位晶体管T6的栅极和第二复位晶体管T7的源极分别连接到第一复位电源端Vinit1和第二复位电源端Vinit2，第一复位电源端Vinit1和第二复位电源端Vinit2可以为直流参考电压端，以输出恒定的直流参考电压。第一复位电源端Vinit1和第二复位电源端Vinit2可以相同，例如第一复位晶体管T6的栅极和第二复位晶体管T7的源极连接到同一复位电源端。第一复位电源端Vinit1和第二复位电源端Vinit2可以为高压端，也可以为低压端，只要其能够提供第一复位信号和第二复位信号以对驱动晶体管T1的栅极和发光元件920的第一电极进行复位即可，本公开对此不作限制。

需要说明的是，图17所示的像素电路中的驱动电路922、数据写入电路926、存储电路927、阈值补偿电路928和复位电路929仅为示意性的，驱动电路922、数据写入电路926、存储电路927、阈值补偿电路928和复位电路929等电路的具体结构可以根据实际应用需求进行设定，本公开的实施例对此不作具体限定。

例如，按照晶体管的特性，晶体管可以分为N型晶体管和P型晶体管，为了清楚起见，本公开的实施例以晶体管为P型晶体管(例如，P型MOS晶体管)为例详细阐述了本公开的技术方案，也就是说，在本公开的描述中，驱动晶体管T1、数据写入晶体管T2、阈值补偿晶体管T3、第一发光控制晶体管T4、第二发光控制晶体管T5、第一复位晶体管T6和第二复位晶体管T7等均可以为P型晶体管。然而本公开的实施例的晶体管不限于P型晶体管，本领域技术人员还可以根据实际需要利用N型晶体管(例如，N型MOS晶体管)实现本公开的实施例中的一个或多个晶体管的功能。

需要说明的是，本公开的实施例中采用的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，薄膜晶体管可以包括氧化物半导体薄膜晶体管、非晶硅薄膜晶体管或多晶硅薄膜晶体管等。晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中一极为第一极，另一极为第二极，所以本公开的实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。

需要说明的是，本公开的至少一个实施例提供的第一像素电路412、第二像素电路422和第三像素电路432不限于实现为包括七个晶体管和一个电容的像素电路(也即，不限于图17所示的7T1C像素电路)，本公开的至少一个实施例提供的第一像素电路412、第二像素电路422和第三像素电路432可以包括适用数目的晶体管和适用数目的电容。例如，根据实际应用需求，本公开的至少一个实施例提供的第一像素电路412、第二像素电路422和第三像素电路432可以为7T2C像素电路、6T1C像素电路、6T2C像素电路或者9T2C像素电路。

图18是图17所示的7T1C像素电路的结构示意图。7T1C像素电路包括的第一晶体管T1至第七晶体管的T7的位置如图18所示，在此不再赘述。

图19是示出根据本公开一个实施例的子像素的结构示意图。图20-图23是分别示出根据本公开一些实施例的子像素中的某一层的布局示意图。图20是示出根据本公开一个实施例的子像素的LTPS层(低温多晶硅层)的平面示意图；图21是示出根据本公开一个实施例的子像素的SD层(源漏电极层)的平面示意图；图22是示出根据本公开一个实施例的子像素的Gat1层(第一栅极层)的平面示意图；图23是示出根据本公开一个实施例的子像素的Gat2层(第二栅极层)的平面示意图。图24是示出根据本公开一个实施例的子像素中图20、图22和图23所示的层叠加的布局示意图。图25是示出根据本公开一个实施例的子像素中图20至图23所示的层叠加的布局示意图。例如，LTPS层(低温多晶硅层)、Gat1层(第一栅极层)、Gat2层(第二栅极层)和SD层(源漏电极层)在垂直于子像素上的方向上由下向上顺次设置。SD层(源漏电极层)的数据线引出后会换到Gat1层(第一栅极层)和Gat2层(第二栅极层)。

如图19所示，子像素可以包括发光元件D、第一晶体管T1、电容器C、第二晶体管T2和第三晶体管T3。发光元件D包括阳极D1和阴极D2。在一些实现方式中，发光元件D可以是OLED。这里，第一晶体管T1也可以称为开关晶体管，第二晶体管T2也可以称为驱动晶体管，第三晶体管T3也可以称为复位晶体管。

第一晶体管T1被配置为响应于栅极线Gat的扫描信号，在导通的情况下将来自数据线Dat的数据信号传输至第二晶体管T2。第二晶体管T2被配置为在导通的情况下将驱动电流Id传输至发光元件D，以驱动发光元件D发光。第三晶体管T3被配置为响应于复位线Rese的复位信号，在导通的情况下将第二晶体管T2的栅极G2的电压复位至初始化电压线Vinit的电压。

在不同的实施例中，如图19所示，子像素还可以包括第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7中的一个或多个。这里，第四晶体管T4也可以称为补偿晶体管，第五晶体管T5也可以称为驱动控制晶体管，第六晶体管T6也可以称为发射控制晶体管，第七晶体管T7也可以称为旁路晶体管。例如，第四晶体管T4被配置为响应于扫描线Gat的扫描信号，在导通的情况下使得第二晶体管T2处于二极管连接状态。例如，第五晶体管T5和第六晶体管T6被配置为响应于控制线EM的控制信号，在导通的情况下使得发射电流Id流向发光元件D。例如，第七晶体管T7被配置为响应于复位线Rese的复位信号，在导通的情况下使得驱动电流Id的一部分作为旁路电流Ibp流过。需要说明的是，虽然图19示出的第三晶体管T3的第三栅极G3和第七晶体管T7的第七栅极G7均连接至同一复位线Rese。但是，这并非是限制性的。例如，在某些实施例中，第七晶体管T7的第七栅极G7可以连接至与复位线Rese不同的另一复位线。

在一些实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7均为P沟道薄膜晶体管。在另一些实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7中的一个或多个可以为N沟道薄膜晶体管。

例如，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7中的每一个的有源层可以如图20所示。有源层的材料例如可以包括多晶硅，例如低温多晶硅等。每个晶体管的有源层包括两个电极区和位于两个电极区之间的沟道区。这里，两个电极区中的一个为源极区，另一个为漏极区。应理解，两个电极区中的掺杂浓度大于沟道区中的掺杂浓度。换言之，两个电极区中的每一个为导体区，而沟道区为半导体区。

参见图19和图20，第一晶体管T1包括第一有源层ACT1和连接至扫描线Gat的第一栅极G1。在一些实施例中，扫描线Gat和第一栅极G1可以一体设置。如图20所示，第一有源层ACT1包括第一电极区ACT11、第二电极区ACT12、以及位于第一电极区和第二电极区之间的第一沟道区ACT13。这里，第一电极区ACT11连接至数据线Dat，第二电极区ACT12连接至电源线VDD。例如，第一电极区ACT11可以经由图25所示的过孔V1连接至数据线Dat。在一些实施例中，第二电极区ACT12可以经由第五晶体管T5的第五有源层ACT5连接至电源线VDD。例如，第五有源层ACT5可以经由图25所示的过孔V2连接至电源线VDD。在一些实施例中，参见图21，数据线Dat和电源线VDD可以位于同一层。

需要说明的是，在本文中，两个部件位于同一层是指这两个部件是通过同一图案化工艺形成的，即，通过对同一材料层进行一次图案化形成的；或者，这两个部件位于同一膜层之上，并且与该膜层直接接触。

电容器C包括第一电极板C1和连接至电源线VDD的第二电极板C2。例如，第二电极板C2可以经由图25所示的过孔V3连接至电源线VDD。

第二晶体管T2包括第二有源层ACT2和连接至第一电极板C1的第二栅极G2。在一些实施例中，第一电极板C1和第二栅极G2可以一体设置。如图20所示，第二有源层ACT2包括第三电极区ACT21、第四电极区ACT22、以及位于第三电极区ACT21和第四电极区ACT22之间的第二沟道区ACT23。第三电极区ACT21连接至第二电极区ACT12，第四电极区ACT22连接至阳极D1。在一些实施例中，第三电极区ACT21和第二电极区ACT12可以一体设置。在一些实施例中，第三电极区ACT21可以经由第五晶体管T5的第五有源层ACT5连接至电源线VDD。

第三晶体管T3包括第三有源层ACT3和连接至复位线Rese的第三栅极G3。在一些实施例中，复位线Rese和第三栅极G3可以一体设置。如图20所示，第三有源层ACT3包括第五电极区ACT31、第六电极区ACT32、以及位于第五电极区ACT31和第六电极区ACT32之间的第三沟道区ACT33。第五电极区ACT31连接至第一电极板C1，第六电极区ACT32连接至初始化电压线Vinit。例如，第五电极区ACT31可以经由图25所示的过孔V4连接至第一连接件CT1，第一电极板C1可以经由图25所示的过孔V5连接至第一连接件CT1。例如，第六电极区ACT32可以经由图25所示的过孔V6连接至第二连接件CT2，初始化电压线Vinit可以经由图25所示的过孔V7连接至第二连接件CT2。在一些实施例中，参见图21，第一连接件CT1、第二连接件CT2、数据线Dat和电源线VDD可以位于同一层。在一些实施例中，参见图22，扫描线Gat、第一电极板C1和复位线Rese可以位于同一层。在一些实施例中，参见图23，第二电极板C2和初始化电压线Vinit可以位于同一层。

参见图20和图24，第一沟道区ACT13可以是第一有源层ACT1与扫描线Gat重叠的区域，第二沟道区ACT23可以是第二有源层ACT2与第一电极板C1重叠的区域，第三沟道区ACT33可以是第三有源层ACT3与复位线Rese重叠的区域，第四沟道区ACT43可以是第四有源层ACT4与扫描线Gat重叠的区域。

参见图19和图20，发光元件D包括阳极D1和阴极D2。第一晶体管T1包括第一有源层ACT1和连接至扫描线Gat的第一栅极G1，第一有源层ACT1包括第一电极区ACT11、第二电极区ACT12、以及位于第一电极区和第二电极区之间的第一沟道区ACT13，第一电极区ACT11连接至数据线Dat，第二电极区ACT12连接至电源线VDD。

电容器C包括第一电极板C1和连接至电源线VDD的第二电极板C2。第二晶体管T2包括第二有源层ACT2和连接至第一电极板C1的第二栅极G2，第二有源层ACT2包括第三电极区ACT21、第四电极区ACT22、以及位于第三电极区ACT21和第四电极区ACT22之间的第二沟道区ACT23，第三电极区ACT21连接至第二电极区ACT12，第四电极区ACT22连接至阳极D1。

第三晶体管T3包括第三有源层ACT3和连接至复位线Rese的第三栅极G3，第三有源层ACT3包括第五电极区ACT31、第六电极区ACT32、以及位于第五电极区ACT31和第六电极区ACT32之间的第三沟道区ACT33，第五电极区ACT31连接至第一电极板C1，第六电极区ACT32连接至初始化电压线Vinit。

下面结合图19和图20对第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7进行介绍。

第四晶体管T4包括第四有源层ACT4和连接至扫描线Gat的第四栅极G4。在一些实施例中，扫描线Gat和第四栅极G4可以一体设置。如图20所示，第四有源层ACT4包括第七电极区ACT41、第八电极区ACT42、以及位于第七电极区ACT41和第八电极区ACT42之间的第四沟道区ACT43。第七电极区ACT41连接至第二栅极G2，第八电极区ACT42连接至第四电极区ACT22。例如，第七电极区ACT41可以经由图25所示的过孔V4连接至第一连接件CT1，第二栅极G2可以经由图25所示的过孔V5连接至第一连接件CT1。在一些实施例中，第七电极区ACT41和第五电极区ACT31可以一体设置。在一些实施例中，第八电极区ACT42和第四电极区ACT22可以一体设置。在某些实施例中，第四沟道区ACT43可以包括间隔开的两部分，即，第四栅极G4可以包括两个栅极。

第五晶体管T5包括第五有源层ACT5和连接至控制线EM的第五栅极G5。如图20所示，第五有源层ACT5包括第九电极区ACT51、第十电极区ACT52、以及位于第九电极区ACT51和第十电极区ACT52之间的第五沟道区ACT53。第九电极区ACT51连接至电源线VDD，第十电极区ACT52连接至第二电极区ACT12。例如，第九电极区ACT51可以经由图25所示的过孔V2连接至电源线VDD。例如，第十电极区ACT52可以经由第三电极区ACT21连接至第二电极区ACT12。在一些实施例中，参见图22，控制线EM、扫描线Gat、第一电极板C1和复位线Rese可以位于同一层。

第六晶体管T6包括第六有源层ACT6和连接至控制线EM的第六栅极G6。如图20所示，第六有源层ACT6包括第十一电极区ACT61、第十二电极区ACT62、以及位于第十一电极区ACT61和第十二电极区ACT62之间的第六沟道区ACT63。第十一电极区ACT61连接至第四电极区ACT22，第十二电极区ACT62连接至阳极D1。在一些实施例中，第十一电极区ACT61和第四电极区ACT22可以一体设置。在一些实施例中，第十二电极区ACT62可以经由图25所示的过孔V8连接至导电层M(例如金属层)，导电层M可以经由其他过孔连接至阳极D1。在一些实施例中，参见图21，导电层M、第一连接件CT1、第二连接件CT2、数据线Dat和电源线VDD可以位于同一层。

第七晶体管T7包括第七有源层ACT7和连接至复位线Rese的第七栅极G7。在一些实施例中，复位线Rese和第七栅极G7可以一体设置。如图20所示，第七有源层ACT7包括第十三电极区ACT71、第十四电极区ACT72、以及位于第十三电极区ACT71和第十四电极区ACT72之间的第七沟道区ACT73。第十三电极区ACT71连接至第十二电极区ACT62，第十四电极区ACT72连接至初始化电压线Vinit。例如，例如，第十四电极区ACT72可以经由图25所示的过孔V6连接至第二连接件CT2，初始化电压线Vinit可以经由图25所示的过孔V7连接至第二连接件CT2。在一些实施例中，第十四电极区ACT72和第六电极区ACT32可以一体设置。

参见图20和图24，第五沟道区ACT53可以是第五有源层ACT5与控制线EM重叠的区域，第六沟道区ACT63可以是第六有源层ACT6与控制线EM重叠的区域，第七沟道区ACT73可以是第七有源层ACT7与复位线重叠的区域。

在一些实施例中，参见图20，第一有源层ACT1、第二有源层ACT2、第三有源层ACT3、第四有源层ACT4、第五有源层ACT5、第六有源层ACT6和第七有源层ACT7可以位于同一层。

下面介绍根据本公开一些实施例的子像素的驱动方法。需要说明的是，在下面的描述中，假设子像素包括T1、T2、T3、T4、T5、T6和T7，并且，晶体管T1、T2、T3、T4、T5、T6和T7均为P型沟道晶体管。

在复位阶段，第三晶体管T3响应于复位线Rese的复位信号而导通，第二晶体管T2的第二栅极G2经由第三晶体管T3连接到初始化电压线Vinit。如此，驱动晶体管T1的第二栅极G2的电压被复位至初始化电压线Vinit的电压。

在补偿阶段，第一晶体管T1和第四晶体管T4响应于扫描线Gat的扫描信号而导通。这种情况下，第二晶体管T2处于二极管连接状态，并且处于正向偏置。第二晶体管T2的第二栅极G2的电压为来自数据线Dat的数据信号的电压Vdata与第二晶体管T2的阈值电压Vth(负数)之和，即，Vdata+Vth。此时，电容器Cst的第一电极板C1的电压为Vdata+Vth，电容器Cst的第二电极板C2的电压为电源线VDD的电压ELVDD。电容器Cst被充入与第一电极板C1和第二电极板C2之间的电压差对应的电荷。

在发光阶段，第五晶体管T5和第六晶体管T6响应于控制线EM的控制信号而导通。响应于第二晶体管T2的第二栅极G2的电压与电源线VDD的电压之间的电压差而产生驱动电流Id，驱动电流Id通过第六晶体管T6被供应至发光元件D。在发光阶段，第二晶体管T2的栅源电压Vgs保持为(Vdata+Vth)-ELVDD。驱动电流Id与(Vdata-ELVDD)²成比例。因此，驱动电流Id与第一晶体管T1的阈值电压Vth无关。

另外，在复位阶段，第七晶体管T7响应于复位线Rese的复位信号而导通。另外，第七晶体管T7可以与第一晶体管T1和第四晶体管T4同时导通。为了避免在第二晶体管T2截止的情况下的驱动电流Id驱动发光元件D发光，驱动电流Id的一部分可以作为旁路电流Ibp通过第七晶体管T7流出。

需要说明的是，对于该显示基板01和显示装置03的其它组成部分(例如，图像数据编码/解码装置、时钟电路等)可以采用适用的部件，这些均是本领域的普通技术人员所应该理解的，在此不做赘述，也不应作为对本公开的限制。

本公开的至少一个实施例还提供了一种显示装置，其包括本公开上述任一的显示基板。该显示装置可以实现为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。

以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (20)

1.一种显示基板，包括显示区域，至少一根第一信号线以及至少一根连接走线，

其中，所述显示区域包括第一显示区域和第二显示区域；

所述第二显示区域至少部分围绕所述第一显示区域；

所述第一显示区域包括至少一个第一发光元件，所述第二显示区域包括至少一个第一像素电路；

所述至少一根第一信号线包括第一主体部和第一绕线部；

所述第一主体部沿第一方向延伸，所述第一绕线部的至少部分沿与所述第一方向交叉的方向延伸；

所述至少一根第一信号线与所述至少一个第一像素电路电连接，以为所述至少一个第一像素电路提供第一驱动信号；

所述至少一个第一像素电路分别经由对应的连接走线与所述至少一个第一发光元件电连接；以及

所述至少一个第一像素电路被配置为分别驱动所述至少一个第一发光元件；

其中，所述第一主体部包括被所述第一显示区域间隔开的第一子部和第二子部；

所述第一子部和所述第二子部经由所述第一绕线部电连接；以及

所述第一绕线部的至少部分与位于所述第一子部和所述第二子部之间的沿所述第一方向延伸的虚拟连线交叉；

其中，所述第一绕线部为弧线，所述弧线的第一端与所述第一子部的靠近所述第二子部的端部相连，所述弧线的第二端与所述第二子部的靠近所述第一子部的端部相连；或者

所述第一绕线部包括顺次相连的第一线段、第二线段和第三线段，所述第一线段的不与所述第二线段相连的端部与所述第一子部的靠近所述第二子部的端部相连，所述第三线段的不与所述第二线段相连的端部与所述第二子部的靠近所述第一子部的端部相连，所述第二线段沿所述第一方向延伸，所述第一线段和所述第三线段沿与所述第一方向交叉的第二方向延伸。

2.根据权利要求1所述的显示基板，其中，所述显示区域还包括第三显示区域；

所述第三显示区域至少部分围绕所述第二显示区域；

所述至少一个第一发光元件包括多个第一发光元件；

所述第二显示区域包括多个第二发光元件；

所述第三显示区域包括多个第三发光元件；以及

所述至少一根第一信号线被配置为驱动沿所述第一方向并列布置的第一发光元件和第三发光元件。

3.根据权利要求1所述的显示基板，还包括至少一根第二信号线，

其中，所述至少一根第二信号线包括第二主体部，所述第二主体部沿与所述第一方向交叉的第二方向延伸；

所述第一主体部的沿所述第一方向延伸的虚拟延长线和所述第二主体部的沿所述第二方向延伸的虚拟延长线相交于所述第一显示区域内；以及

所述至少一根第二信号线的第二主体部与所述至少一个第一像素电路电连接，以为所述至少一个第一像素电路提供不同于所述第一驱动信号的第二驱动信号。

4.根据权利要求3所述的显示基板，其中，所述至少一根连接走线从所述第一显示区域沿所述第二方向延伸至所述第二显示区域。

5.根据权利要求1所述的显示基板，其中，所述第二显示区域具有内边缘和外边缘，所述第二显示区域的内边缘围绕所述第一绕线部。

6.根据权利要求1所述的显示基板，其中，所述至少一根第一信号线还包括第二绕线部，

其中，所述第二绕线部的第一端与所述第二子部电连接，所述第二绕线部的第二端与对应的第一像素电路电连接；

所述第二绕线部包括顺次相接的第一线部和第二线部；

所述第一线部的不与所述第二线部相连的一端作为所述第二绕线部的第一端；

所述第二线部的不与所述第一线部相连的一端作为所述第二绕线部的第二端；

所述第一线部沿与所述第一方向交叉的第二方向延伸；

所述第二线部沿所述第一方向延伸且与所述第二子部在所述第二方向上并列布置；以及

在工作中，所述第二线部中的电流走向与所述主体部中的电流走向相反。

7.根据权利要求6所述的显示基板，还包括围绕所述显示区域的周边区域，

其中，所述第一线部整体位于所述周边区域，且在所述第一方向上与所述第二显示区域并列布置。

8.根据权利要求6所述的显示基板，其中，所述第一线部整体位于所述第二显示区域中，且所述第一线部的至少部分在所述第一方向上与所述第一显示区域并列布置。

9.根据权利要求6所述的显示基板，还包括围绕所述显示区域的周边区域，

其中，所述第一线部包括顺次相接的第一部分、第二部分和第三部分；

所述第一线部的第一部分与所述第二子部电连接，所述第一线部的第三部分与所述第二线部电连接；

所述第一线部的第一部分位于所述周边区域，且在所述第一方向上与所述第二显示区域并列布置；

所述第一线部的第二部分从所述周边区域沿所述第一方向延伸至所述第二显示区域；以及

所述第一线部的第三部分位于所述第二显示区域，且所述第一线部的第三部分的沿所述第二方向延伸的虚拟延长线在所述第一方向上与所述第一显示区域并列布置。

10.根据权利要求6所述的显示基板，其中，所述至少一根第一信号线还包括第三绕线部，

其中，所述第三绕线部的第一端与所述第一子部电连接，所述第三绕线部的第二端与对应的第一像素电路电连接，与所述第二绕线部相连的第一像素电路不同于与所述第三绕线部相连的第一像素电路。

11.根据权利要求10所述的显示基板，其中，所述第三绕线部包括顺次相接的第三线部和第四线部；

所述第三线部不与所述第四线部相连的一端作为所述第三绕线部的第一端，所述第四线部的不与所述第三线部相连的一端作为所述第三绕线部的第二端；

所述第三线部沿所述第二方向延伸，且与所述第一线部在所述第一方向上并列布置；

所述第四线部沿所述第一方向延伸且与所述第一子部在所述第二方向上并列布置；以及

在工作中，所述第四线部中的电流走向与所述主体部中的电流走向相同。

12.根据权利要求6所述的显示基板，其中，所述第一主体部、所述第一绕线部和所述第二线部位于所述显示基板的第一电极层；

所述第一线部位于所述显示基板的第二电极层；

所述第一电极层和所述第二电极层在所述显示基板的显示面的法线方向上叠置；以及

所述第一线部分别经由位于所述第一电极层和所述第二电极层之间的绝缘层的第一过孔和第二过孔与所述第二子部和所述第二线部电连接。

13.根据权利要求12所述的显示基板，其中，所述至少一个第一像素电路的每个包括薄膜晶体管；

所述薄膜晶体管包括栅极和源漏极；以及

所述源漏极位于所述第一电极层，所述栅极位于所述第二电极层。

14.根据权利要求1所述的显示基板，其中，所述第一绕线部围绕所述第一显示区域，且整体位于第二显示区域；

所述第一绕线部包括顺次相接的第五线部、第六线部和第七线部；

所述第五线部与所述第一子部电连接，所述第七线部与所述第二子部电连接；

所述第六线部沿所述第一方向延伸，所述第五线部和第七线部沿与所述第一方向交叉的第二方向延伸；

所述第六线部与位于所述第一子部和所述第二子部之间的沿所述第一方向延伸的虚拟连线在所述第一方向上并列布置；

所述第六线部和与所述第六线部电连接的第一像素电路至少部分交叠；以及

在工作中，所述第六线部中的电流走向与所述主体部中的电流走向相同。

15.根据权利要求4所述的显示基板，其中，所述第一绕线部围绕所述第一显示区域，且整体位于第二显示区域；

所述第一绕线部包括顺次相接的第八线部和第九线部；

所述第八线部与所述第一主体部电连接，且沿所述第二方向延伸；

所述第九线部沿所述第一方向延伸，且与所述第一主体部的虚拟延长线在所述第一方向上并列布置；

在工作中，所述第九线部中的电流走向与所述主体部中的电流走向相同；以及

所述第九线部与被配置为驱动在所述第一显示区域中沿所述第一方向并列布置的所述第一数目的第一发光元件的第一像素电路电连接。

16.根据权利要求15所述的显示基板，其中，所述第二信号线还包括第四绕线部，所述第四绕线部偏离所述第二主体部的沿所述第二方向的虚拟延长线而走线；

所述第二主体部包括被所述第一显示区域间隔开的第三子部和第四子部，所述第三子部和所述第四子部经由所述第四绕线部电连接；以及

所述第四绕线部偏离位于所述第三子部和所述第四子部之间的沿所述第二方向延伸的虚拟连线而走线。

17.根据权利要求16所述的显示基板，其中，所述至少一个第一像素电路的每个包括薄膜晶体管，所述薄膜晶体管包括栅极和源漏极；以及

所述源漏极、所述第一绕线部和所述第二信号线均位于所述第一电极层，所述第一主体部和所述栅极位于第二电极层。

18.根据权利要求1-4任一项所述的显示基板，其中，所述至少一根连接走线位于所述第一显示区域的部分为透明走线。

19.一种显示装置，包括如权利要求1-18任一项所述的显示基板。

20.根据权利要求19所述的显示装置，还包括传感器，其中，所述传感器设置在所述显示基板的非显示侧，与所述第一显示区域在所述显示基板的显示面的法线方向上叠置，且被配置为接收并处理穿过所述第一显示区域的光信号。