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CN107170741A - 集成电路器件及其制造方法 - Google Patents

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CN107170741A
CN107170741A CN201710130993.8A CN201710130993A CN107170741A CN 107170741 A CN107170741 A CN 107170741A CN 201710130993 A CN201710130993 A CN 201710130993A CN 107170741 A CN107170741 A CN 107170741A
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严命允
车东镐
刘庭均
朴起宽
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Samsung Electronics Co Ltd
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Abstract

一种集成电路(IC)器件包括：彼此邻近的一对鳍形有源区，在其间有鳍分离区，所述一对鳍形有源区延伸成一行；以及在鳍分离区中的鳍分离绝缘结构，其中所述一对鳍形有源区包括第一鳍形有源区，第一鳍形有源区具有限定部分的鳍分离区的第一拐角，并且其中鳍分离绝缘结构包括：下绝缘图案，覆盖所述一对鳍形有源区的侧壁；以及上绝缘图案，在下绝缘图案上以覆盖第一拐角的至少部分，上绝缘图案具有在比所述一对鳍形有源区的每个的顶表面高的水平处的顶表面。

Description

集成电路器件及其制造方法
技术领域
实施方式涉及集成电路器件以及制造该集成电路器件的方法，更具体而言，涉及包括鳍型场效应晶体管的集成电路器件以及制造该集成电路器件的方法。
背景技术
随着电子技术的发展，半导体器件最近已经按比例缩小了尺寸。因为半导体器件既需要快的操作速度又需要操作准确度，所以正在各种方面进行对于半导体器件的晶体管的结构优化的研究。具体地，随着晶体管尺寸的减小，需要实现确保鳍形有源区的顶部分的目标高度和宽度的集成电路(IC)器件的技术开发，该鳍形有源区提供晶体管的沟道区并且具有稳定的结构以防止相邻导电区域之间的短路。
发明内容
实施方式提供一种IC器件，该IC器件具有通过防止相邻导电区域之间的短路而有提高的性能的鳍型场效应晶体管。
实施方式还提供一种制造IC器件的方法，该IC器件具有通过防止相邻导电区域之间的短路而有提高的性能的鳍型场效应晶体管。
根据实施方式的一方面，提供一种IC器件，该IC器件包括：彼此邻近的一对鳍形有源区，在其间有鳍分离区，所述一对鳍形有源区延伸成一行；以及在鳍分离区中的鳍分离绝缘结构。所述一对鳍形有源区可以包括第一鳍形有源区，该第一鳍形有源区具有限定部分的鳍分离区的第一倒角拐角(chamfered corner)。鳍分离绝缘结构包括：下绝缘图案，覆盖所述一对鳍形有源区的侧壁；以及上绝缘图案，在下绝缘图案上以覆盖第一倒角拐角的至少部分，上绝缘图案具有在比所述一对鳍形有源区的每个的顶表面高的水平处的顶表面。
根据实施方式的另一方面，提供一种IC器件，该IC器件包括：彼此邻近的一对鳍形有源区，在其间有鳍分离区，所述一对鳍形有源区沿着第一方向延伸成一行，并且鳍分离区在第一方向上具有第一宽度；鳍分离绝缘结构，在所述一对鳍形有源区之间的鳍分离区中，鳍分离绝缘结构包括下绝缘图案以及在下绝缘图案上的上绝缘图案，上绝缘图案在与第一方向交叉的第二方向上延伸，具有凸起的倒圆顶表面轮廊并且在第一方向上具有大于第一宽度的第二宽度；正常栅极，在从所述一对鳍形有源区中选择的第一鳍形有源区中在第二方向上延伸；以及半导体外延图案，在第一鳍形有源区的在正常栅极与鳍分离绝缘结构之间的区域上，与鳍分离绝缘结构间隔开。第一鳍形有源区在半导体外延图案的相反两侧的顶表面具有不同的高度。
根据实施方式的另一方面，提供一种IC器件，该IC器件包括：在基板上的第一区域中彼此邻近的一对第一鳍形有源区，在其间有具有第一宽度的第一鳍分离区，所述一对第一鳍形有源区延伸成第一行；第一鳍分离绝缘结构，在第一鳍分离区中在与第一行交叉的方向上延伸并且具有第一顶表面，第一顶表面具有凸起的倒圆顶表面轮廊，第一顶表面具有大于第一宽度的第二宽度；第一正常栅极，在从所述一对第一鳍形有源区中选择的一个第一鳍形有源区的区域上延伸；以及第一半导体外延图案，在从所述一对第一鳍形有源区选择的所述一个第一鳍形有源区的在第一正常栅极与第一鳍分离绝缘结构之间的区域上，第一半导体外延图案与第一鳍分离绝缘结构间隔开。从所述一对第一鳍形有源区选择的所述一个第一鳍形有源区在第一半导体外延图案的相反两侧的顶表面具有不同的高度。
根据实施方式的另一方面，提供一种IC器件，该IC器件包括：三个鳍形有源区，沿着第一方向顺序地延伸成一行；第一鳍分离绝缘结构，在第一鳍形有源区和第二鳍形有源区之间的第一鳍分离区中在与第一方向交叉的第二方向上延伸，并且具有凸起的倒圆顶表面轮廊，第一鳍形有源区和第二鳍形有源区是所述三个鳍形有源区中的相邻两个；以及第二鳍分离绝缘结构，在第二方向上在第二鳍形有源区和第三鳍形有源区之间的第二鳍分离区中延伸，并且具有凸起的倒圆顶表面轮廊，其中第二鳍形有源区和第三鳍形有源区是所述三个鳍形有源区中的相邻两个。第二鳍形有源区在第一方向上的长度小于第一和第三鳍形有源区的每个在第一方向上的长度，并且第二鳍形有源区中的沟道区的宽度大于第一和第三鳍形有源区的每个的沟道区的宽度。
根据实施方式的另一方面，提供一种IC器件，该IC器件包括：多个第一类型鳍形有源区，在基板的第一区域中彼此平行地延伸达至少第一长度；一对鳍分离绝缘结构，在第一区域中在与所述多个第一类型鳍形有源区交叉的方向上分别在两个分离的鳍分离区中延伸；以及多个第二类型鳍形有源区，在基板的第二区域中彼此平行地连续延伸达至少第一长度。所述一对鳍分离绝缘结构的每个具有凸起的倒圆顶表面轮廊，并且所述多个第一类型鳍形有源区的每个在所述一对鳍分离绝缘结构之间的宽度大于所述多个第二类型鳍形有源区的每个的宽度。
根据实施方式的另一方面，提供一种IC器件，该IC器件包括：一对鳍形有源区，彼此邻近并且其间具有鳍分离区；正常栅极，与所述一对鳍形有源区的至少一个交叉；源/漏区，邻近正常栅极；以及在鳍分离区中的鳍分离绝缘结构，该鳍分离绝缘结构包括：下绝缘图案，交叠源/漏区的至少一部分；以及上绝缘图案，在下绝缘图案上并且交叠源/漏区的至少一部分，上绝缘图案具有比下绝缘图案大的宽度，并且具有在比所述一对鳍形有源区的每个的顶表面高的水平处的顶表面。
根据实施方式的另一方面，提供一种制造IC器件的方法，该方法包括：形成一对初级有源区，所述一对初级有源区彼此相邻并且延伸成一行，在其间具有鳍分离区。然后形成覆盖所述一对初级有源区的每个的侧壁的器件隔离膜。通过去除在鳍分离区中的器件隔离膜的部分以及所述一对初级有源区的部分而在所述一对初级有源区中形成一对倒角拐角，并且形成与所述一对倒角拐角一起在鳍分离区中限定凹陷区域的下绝缘图案。形成填充下绝缘图案上的凹陷区域并且突出得高于所述一对初级有源区的每个的顶表面的上绝缘层。在所述一对初级有源区上形成覆盖上绝缘层的相反侧壁的牺牲间隔物。去除器件隔离膜的部分以降低其高度并且同时去除鳍分离区中的牺牲间隔物和上绝缘层，从而同时形成一对鳍形有源区以及在下绝缘图案上的上绝缘图案，所述一对鳍形有源区每个具有在器件隔离膜以上从所述一对初级有源区突出的沟道区，上绝缘图案具有比下绝缘图案大的宽度。接着，形成晶体管，该晶体管包括在所述一对鳍形有源区的至少一个上的栅线以及在所述一对鳍形有源区的所述至少一个上的栅线的相反侧上的一对源/漏区。
附图说明
对于本领域的普通技术人员来说，通过参考附图详细描述示例性实施方式，特征将变得明显，在图中：
图1示出根据实施方式的集成电路(IC)器件的主要元件的平面布局图。
图2示出IC器件的主要元件的沿图1的线2A-2A'、线2B-2B'和线2C-2C'的截面图；
图3示出IC器件的主要元件的沿图1的线3-3'的截面图；
图4示出IC器件的主要元件的沿图1的线4-4'的截面图；
图5示出根据一实施方式的在图1的IC器件的第三区域中的主要元件的平面布局图；
图6示出IC器件的主要元件的沿图5的线6A-6A'和线6B-6B'的截面图；
图7示出IC器件的主要元件的沿图5的线7-7'的截面图；
图8示出根据图5至7的变形实施方式的IC器件的截面图；
图9A和9B示出根据实施方式的IC器件的平面布局图；
图10示出根据一实施方式的IC器件的平面布局图；
图11示出IC器件的主要元件的沿图10的线11A-11A'、线11B-11B'和线11C-11C'的截面图；
图12示出根据一实施方式的在图10的IC器件的第五区域中的主要元件的平面布局图；
图13示出IC器件的主要元件的沿图12的线13A-13A'、线13B-13B'和线13C-13C'的截面图；
图14A至23C示出根据实施方式的制造IC器件的方法的阶段的截面图；
图24A至26B示出根据实施方式的制造IC器件的方法的阶段的截面图；以及
图27示出根据一实施方式的电子系统的框图。
具体实施方式
在下文中，将参考附图详细描述示例性实施方式。图中相同的附图标记表示相同的元件。
图1是示出根据实施方式的集成电路(IC)器件100的主要元件的平面布局图。
参考图1，IC器件100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以彼此连接或可以彼此间隔开。在一些实施方式中，第一区域I和第二区域II可以执行相同的功能。在一些其它实施方式中，第一区域I和第二区域II可以执行不同的功能。例如，第一区域I可以是逻辑区域的一部分，第二区域II可以是逻辑区域的另一部分。在一些其它实施方式中，第一区域I可以是从存储区域和非存储区域选择的一个区域，第二区域II可以是从存储区域和非存储区域选择的另一区域。
逻辑区域可以包括包含多个电路元件(例如晶体管、寄存器等)的各种类型的逻辑单元作为执行期望逻辑功能的标准单元(例如缓冲器)。逻辑单元可以包括例如AND、NAND、OR、NOR、XOR(异或)、XNOR(同或)、INV(反相器)、ADD(加法器)、BUF(缓冲器)、DLY(延迟)、FIL(滤波器)、多路复用器(MXT/MXIT)、OAI(OR/AND/INVERTER)、AO(AND/OR)、AOI(AND/OR/INVERTER)、D触发器、复位触发器、主从触发器、锁存器等等。然而，以上单元仅是示例并且根据实施方式的逻辑单元不限于此。
存储区域可以包括静态随机存取存储器(SRAM)区域、动态随机存取存储器(DRAM)区域、磁阻随机存取存储器(MRAM)区域、电阻随机存取存储器(RRAM)区域或相变随机存取存储器(PRAM)区域。非存储区域可以包括逻辑区域。
IC器件100的第一区域I可以包括彼此相邻并且在一直线上延伸的一对第一鳍形有源区FA1和FA2、以及在所述一对第一鳍形有源区FA1和FA2上跨过所述一对第一鳍形有源区FA1和FA2延伸的多个第一正常栅极NGA。第一鳍形晶体管TR1可以形成于在其中所述一对第一鳍形有源区FA1和FA2与所述多个第一正常栅极NGA彼此交叉的每个区域中。
所述一对第一鳍形有源区FA1和FA2可以彼此间隔开，并且鳍分离绝缘结构120形成于在其间的鳍分离区FS中。鳍分离绝缘结构120可以在平行于所述多个第一正常栅极NGA的方向上延伸。虚设栅极DG可以形成在一对第一正常栅极NGA之间的鳍分离绝缘结构120上。虚设栅极DG可以竖直地交叠鳍分离绝缘结构120并且可以与所述多个第一正常栅极NGA平行地延伸。在一些示例性实施方式中，可以省略虚设栅极DG。
IC器件100的第二区域II可以包括第二鳍形有源区FB以及在第二鳍形有源区FB上跨过第二鳍形有源区FB延伸的第二正常栅极NGB。第二鳍形晶体管TR2可以形成于在其中第二鳍形有源区FB和第二正常栅极NGB彼此交叉的区域中。
在图1中，所述一对第一鳍形有源区FA1和FA2被示出在第一区域I中，单个第二鳍形有源区FB被示出在第二区域II中，但是实施方式不限于此。例如，两个或更多个鳍形有源区可以形成在第一区域I和第二区域II的每个中，并且鳍形有源区的数目没有被特别限制于此。
图2是示出沿图1的线2A-2A'、线2B-2B'和线2C-2C'截取的IC器件100的主要元件的截面图。图3是沿图1的线3-3'截取的IC器件100的截面图。图4是沿图1的线4-4'截取的IC器件的截面图。
参考图1至4，在IC器件100的第一区域I中的一对第一鳍形有源区FA1和FA2以及在第二区域II中的第二鳍形有源区FB可以在垂直于基板110的主表面110M的方向(Z方向)上从基板110突出。在第一区域I中，所述一对第一鳍形有源区FA1和FA2可以彼此相邻并且鳍分离区FS在其间，并且可以沿第一方向(X方向)延伸成一行。在第二区域II中，第二鳍形有源区FB可以沿第一方向(X方向)延伸。虽然图1至4示出其中在第一区域I中的所述一对第一鳍形有源区FA1和FA2以及在第二区域II中的第二鳍形有源区FB可以在相同方向上延伸的示例性结构，但是实施方式不限于此。所述一对第一鳍形有源区FA1和FA2与第二鳍形有源区FB可以在不同方向上延伸。
在第一区域I中，所述一对第一鳍形有源区FA1和FA2可以包括第一沟道区CH1以及具有被第一器件隔离膜112A覆盖的侧壁的第一基底部分B1，该第一沟道区CH1可以从第一基底部分B1向上(在Z方向上)延伸并且突出得高于第一器件隔离膜112A。
在第一区域I中，鳍分离绝缘结构120的顶表面可以具有比所述一对第一鳍形有源区FA1和FA2的第一沟道区CH1的最高部分的高度高的高度。在一些示例性实施方式中，所述一对第一鳍形有源区FA1和FA2的第一沟道区CH1的最高部分的高度与鳍分离绝缘结构120的顶表面的高度之差(ΔH1)可以大于零。
在第二区域II中，第二鳍形有源区FB可以包括第二沟道区CH2以及具有被第二器件隔离膜112B覆盖的侧壁的第二基底部分B2，该第二沟道区CH2可以从第二基底部分B2向上(在Z方向上)延伸并且突出得高于第二器件隔离膜112B。
如图2中所示，第一区域I中的所述一对第一鳍形有源区FA1和FA2以及第二区域II中的第二鳍形有源区FB可以具有基本上相同的截面形状。第一区域I中的第一器件隔离膜112A的顶表面和第二区域II中的第二器件隔离膜112B的顶表面可以在基板110上的基本上相同水平处。
如图3所示，第一区域I中的所述一对第一鳍形有源区FA1和FA2可以均具有可以限定部分的鳍分离区FS的第一和第二被切割的(例如倒角)拐角CC1和CC2。
在第一区域I中，鳍分离绝缘结构120可以包括下绝缘图案122以及上绝缘图案124，该下绝缘图案122可以在所述一对第一鳍形有源区FA1和FA2之间并且覆盖(例如交叠)所述一对第一鳍形有源区FA1和FA2的每个的一端的侧壁，该上绝缘图案124可以形成在下绝缘图案122上并且覆盖第一和第二被切割的(例如倒角)拐角CC1和CC2的至少部分，例如沿着其延伸并与其交叠。上绝缘图案124可以具有在比所述一对第一鳍形有源区FA1和FA2的每个的顶表面高的水平处的顶表面。因此，在所述一对第一鳍形有源区FA1和FA2的每个的顶表面的水平与上绝缘图案124的顶表面124T的最高水平之间可以存在差(ΔH1)。
在一些示例性实施方式中，在第一区域I中，第一器件隔离膜112A和下绝缘图案122可以一体地形成为一个主体。
下绝缘图案122在所述一对第一鳍形有源区FA1和FA2的延伸方向(X方向)上的宽度(W1)可以小于上绝缘图案124的宽度(W2)。
上绝缘图案124的顶表面124T可以具有凸起的倒圆顶表面轮廊。上绝缘图案124的顶表面124T可以与所述一对第一鳍形有源区FA1和FA2的端部分的外部顶表面T1和T2分离，并且可以与部分第一和第二拐角CC1和CC2一起在鳍分离区FS中限定凹陷区域R1和R2。上绝缘图案124的顶表面124T可以具有半圆形的截面。
在鳍分离区FS中形成的虚设栅极DG可以在上绝缘图案124的顶表面124T上。因为鳍分离绝缘结构120的上绝缘图案124的顶表面124T的最高部分的高度可以比所述一对第一鳍形有源区FA1和FA2的最高部分的高度高例如ΔH1，所以虚设栅极DG的底表面可以在比第一正常栅极NGA的底表面高例如ΔH1的水平处。
基板110可以包括半导体例如Si或Ge或化合物半导体例如SiGe、SiC、GaAs、InAs或InP。作为另一示例，基板110可以具有绝缘体上硅(SOI)结构。基板110可以包括导电区域，例如杂质掺杂的阱或杂质掺杂的结构。所述一对第一鳍形有源区FA1和FA2以及第二鳍形有源区FB可以通过蚀刻基板110的一部分而获得并且可以由与基板110的材料相同的材料形成。
第一和第二器件隔离膜112A和112B以及下绝缘图案122的每个可以包括例如氧化物膜、氮化物膜或其组合。在一些示例性实施方式中，第一器件隔离膜112A、第二器件隔离膜112B和下绝缘图案122可以均包括用于施加应力到所述一对第一鳍形有源区FA1和FA2、第一沟道区CH1、以及第二鳍形有源区FB的第二沟道区CH2的绝缘衬层、以及覆盖该绝缘衬层的间隙填充绝缘膜。通过施加应力到第一沟道区CH1和第二沟道区CH2，第一沟道区CH1和第二沟道区CH2中的载流子的迁移率可以提高。例如，第一沟道区CH1和第二沟道区CH2可以均组成N型沟道区或P型沟道区。用于施加张应力的绝缘衬层可以形成于鳍形有源区的在该处第一沟道区CH1和第二沟道区CH2的至少之一可以组成N型沟道区的侧壁上。用于施加压应力的绝缘衬层可以形成于鳍形有源区的在该处第一沟道区CH1和第二沟道区CH2的至少之一可以组成P型沟道区的侧壁上。
用于施加张应力到沟道区的绝缘衬层可以由例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅硼氮化物(SiBN)、硅碳化物(SiC)、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、硅碳氧化物(SiOC)、二氧化硅(SiO2)、多晶硅或其组合形成。用于施加压应力到沟道区的绝缘衬层可以由例如SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO2、多晶硅或其组合形成。绝缘衬层可以使用等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体CVD(HDP CVD)工艺、感应耦合等离子体CVD(ICP CVD)工艺或电容耦合等离子体CVD(CCPCVD)工艺形成。在一些示例性实施方式中，绝缘衬层可以具有大约至大约的厚度。
在一些示例性实施方式中，可以包括于第一器件隔离膜112A、第二器件隔离膜112B和下绝缘图案122中的间隙填充绝缘膜可以包括通过沉积工艺或涂覆工艺形成的氧化物膜。在一些示例性实施方式中，间隙填充绝缘膜可以包括通过流动式化学气相沉积(FCVD)或旋涂形成的氧化物膜。例如，间隙填充绝缘膜可以由氟硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BGSG)、磷硅酸盐玻璃(PSG)、可流动的氧化物(FOX)、等离子体增强正硅酸乙酯(PE-TEOS)或聚硅氮烷形成。然而，实施方式不限于此。
IC器件100的第一区域I中的第一鳍形晶体管TR1可以包括覆盖第一鳍形有源区FA1的第一沟道区CH1的第一界面层142A以及在第一界面层142A上的第一栅电介质膜144A和第一栅线150A。第一栅电介质膜144A和第一栅线150A顺序地覆盖第一鳍形有源区FA1的两个(即，相反)侧壁和上表面。第一栅线150A可以组成第一正常栅极NGA。第一栅电介质膜144A和第一栅线150A可以在与所述一对第一鳍形有源区FA1和FA2的延伸方向交叉的方向(Y方向)上延伸。
在IC器件100的第二区域II中的第二鳍形晶体管TR2可以包括覆盖第二鳍形有源区FB的第二沟道区CH2的第二界面层142B以及在第二界面层142B上的第二栅电介质膜144B和第二栅线150B。第二栅电介质膜144B和第二栅线150B顺序地覆盖第二鳍形有源区FB的两个侧壁和上表面。第二栅线150B可以组成第二正常栅极NGB。第二栅电介质膜144B和第二栅线150B可以在与第二鳍形有源区FB的延伸方向交叉的方向(Y方向)上延伸。
第一和第二界面层142A和142B可以通过分别氧化所述一对第一鳍形有源区FA1和FA2的表面以及第二鳍形有源区FB的表面而获得。第一和第二界面层142A和142B可以分别消除所述一对第一鳍形有源区FA1和FA2与第一栅电介质膜144A之间以及第二鳍形有源区FB与第二栅电介质膜144B之间的界面缺陷。
在一些示例性实施方式中，第一和第二界面层142A和142B可以均包括具有大约9或更小的介电常数的低k电介质层，例如硅氧化物层、硅氮氧化物层、镓(Ga)氧化物层、锗(Ge)氧化物层或其组合。在一些其它示例性实施方式中，第一和第二界面层142A和142B可以均包括硅酸盐层、硅酸盐和硅氧化物层的组合、或硅酸盐和硅氮氧化物层的组合。在一些示例性实施方式中，第一和第二界面层142A和142B可以均具有大约至大约的厚度。然而，实施方式不限于此。在一些示例性实施方式中，第一和第二界面层142A和142B的至少之一可以被省略。
在一些示例性实施方式中，第一和第二栅电介质膜144A和144B的每个可以包括硅氧化物层、高k电介质层或其组合。高k电介质层可以由具有比硅氧化物层的介电常数高的介电常数的材料形成。例如，第一和第二栅电介质膜144A和144B可以具有大约10至大约25的介电常数。高k电介质层可以由例如以下中的至少之一形成：铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铌酸铅锌和其组合，但是不限于此。第一和第二栅电介质膜144A和144B可以使用ALD工艺、CVD工艺或PVD工艺形成。在一些实施方式中，第一和第二栅电介质膜144A和144B可以具有相同的堆叠结构。在一些其它实施方式中，第一和第二栅电介质膜144A和144B可以具有不同的堆叠结构。
分别组成第一和第二正常栅极NGA和NGB的第一和第二栅线150A和150B可以包括用于调整功函数的含金属的层以及填充含金属的层的上部分中的空间的含间隙填充金属的层。在一些实施方式中，第一和第二栅线150A和150B可以具有其中金属氮化物层、金属层、导电盖层以及间隙填充金属层顺序堆叠的结构。金属氮化物层和金属层可以包括例如Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd的至少之一。金属氮化物层和金属层的每个可以使用ALD工艺、金属有机ALD(MOALD)工艺或金属有机CVD(MOCVD)工艺形成。导电盖层可以用作用于防止金属层的表面被氧化的保护层。导电盖层可以用作在另一导电层沉积在金属层上时促使沉积的润湿层。导电盖层可以由金属氮化物诸如TiN、TaN或其组合形成，但是不限于此。间隙填充金属层可以在导电盖层上延伸。间隙填充金属层可以包括钨(W)层。间隙填充金属层可以使用ALD工艺、CVD工艺或PVD工艺形成。间隙填充金属层可以掩埋由于在导电盖层的上表面中的台阶部分而形成的凹陷空间而没有空隙。在一些示例性实施方式中，第一和第二栅线150A和150B可以均包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。在这些堆叠结构中，TiAlC层或TiN层可以用作用于调整功函数的含金属的层。
在第一区域I的鳍分离区FS中，虚设栅电介质膜144S和虚设栅极DG可以以所述次序顺序地形成在上绝缘图案124的上表面124T上。虚设栅电介质膜144S可以由与第一和第二栅电介质膜144A和144B的至少之一的材料相同的材料形成。虚设栅极DG可以由与第一栅线150A相同的材料形成。
第一和第二正常栅极NGA和NGB的每个的两个侧壁以及虚设栅极DG的两个侧壁可以被绝缘间隔物162覆盖。如图3和4所示，第一和第二栅电介质膜144A和144B可以在第一和第二正常栅极NGA和NGB与覆盖其的绝缘间隔物162之间延伸。虚设栅电介质膜144S可以在虚设栅极DG与覆盖其的绝缘间隔物162之间延伸。
绝缘间隔物162可以包括例如硅氮化物层、SiOCN层、SiCN层或其组合。SiOCN层指的是包括硅(Si)、氧(O)、碳(C)和氮(N)的层。SiCN层指的是包括硅(Si)、碳(C)和氮(N)的层。
在第一区域I中，第一源/漏区172可以形成在第一鳍形有源区FA1和FA2中在第一正常栅极NGA的两侧。在第二区域II中，第二源/漏区174可以形成在第二鳍形有源区FB中在第二正常栅极NGB的两侧。
在一些示例性实施方式中，第一和第二源/漏区172和174的至少之一可以包括在第一和第二鳍形有源区FA1、FA2和FB中的杂质离子注入区。在一些其它示例性实施方式中，第一和第二源/漏区172和174的至少之一可以包括可以自第一和第二鳍形有源区FA1、FA2和FB中的凹陷区域R1和R2外延生长的半导体外延图案。第一和第二源/漏区172和174的至少之一可以包括外延生长的Si层、外延生长的SiC层或包括多个外延生长的SiGe层的嵌入SiGe结构。在一些示例性实施方式中，当第一和第二鳍形晶体管TR1和TR2组成NMOS晶体管时，第一和第二源/漏区172和174可以包括外延生长的Si层或外延生长的SiC层。在一些其它示例性实施方式中，当第一和第二鳍形晶体管TR1和TR2组成PMOS晶体管时，第一和第二源/漏区172和174可以包括外延生长的SiGe层。
如图3所示，在第一区域I中的所述一对第一鳍形有源区FA1和FA2可以具有部分不同的高度。在一些示例性实施方式中，所述一对第一鳍形有源区FA1和FA2的在与第一和第二拐角CC1和CC2相邻的区域处的顶表面可以具有比在远离第一和第二拐角CC1和CC2的区域处高的高度。例如，所述一对第一鳍形有源区FA1和FA2的顶表面的邻近每个所述一对第一鳍形有源区FA1和FA2的边缘设置的每个外部顶表面T1和T2可以具有与在所述一对第一鳍形有源区FA1和FA2的其它区域处的高度不同的高度。外部顶表面T1和T2在最靠近第一和第二拐角CC1和CC2的第一源/漏区172A与鳍分离绝缘结构120之间。如图3所示，所述一对第一鳍形有源区FA1和FA2的顶表面的邻近每个所述一对第一鳍形有源区FA1和FA2的边缘设置的每个外部顶表面T1和T2可以具有比所述一对第一鳍形有源区FA1和FA2的顶表面的内部顶表面高的高度。所述一对第一鳍形有源区FA1和FA2的内部顶表面分别比外部顶表面T1和T2更远离所述一对第一鳍形有源区FA1和FA2的边缘。也就是，在所述一对第一鳍形有源区FA1和FA2中在外部顶表面T1和T2与内部顶表面之间的高度差(ΔST)可以大于零(0)。
如图4所示，在第二区域II中，第二鳍形有源区FB的顶表面可以具有沿其纵长方向基本上不变的水平。
在第一区域I和第二区域II中，绝缘间隔物162以及覆盖第一和第二源/漏区172和174的栅极间绝缘膜164可以形成在第一和第二正常栅极NGA和NGB以及虚设栅极DG的每个的两侧。栅极间绝缘膜164可以包括硅氧化物膜。
图5是示出根据一示例性实施方式的图1的IC器件100的第三区域III中的主要元件的平面布局图。图6是示出IC器件100的主要元件的沿图5的线6A-6A'和线6B-6B'截取的截面图。图7是示出IC器件100的主要元件的沿图5的线7-7'截取的截面图。在图5至7中，与图1至4中的那些相同的附图标记表示相同的元件，因而在这里，其详细描述将被省略。
参考图5至7，IC器件100还可以包括第三区域III。第三区域III可以连接到图1中示出的第一区域I和/或第二区域II，或可以与其分离。在一些示例性实施方式中，第一区域I、第二区域II和第三区域III中的至少两个可以执行相同的功能。在一些其它示例性实施方式中，第一区域I、第二区域II和第三区域III的至少之一可以执行不同的功能。例如，第一区域I、第二区域II和第三区域III可以均是独立地从存储区域和非存储区域选择的区域。存储区域和非存储区域的细节参考图1在以上被描述，因而在这里将不再描述。
在IC器件100的第三区域III中，一对第三鳍形有源区FC1和FC2可以在垂直于基板110的主表面110M的方向(Z方向)上从基板110突出。所述一对第三鳍形有源区FC1和FC2可以彼此相邻并且鳍分离区FS3在其间，并且可以沿第一方向(X方向)延伸成一行。虽然图5至7示出其中第一区域I中的所述一对第一鳍形有源区FA1和FA2与第三区域III中的所述一对第三鳍形有源区FC1和FC2在相同方向上延伸的示例性实施方式，但是实施方式不限于此。所述一对第一鳍形有源区FA1和FA2可以在与第三区域III中的所述一对第三鳍形有源区FC1和FC2的延伸方向不同的方向上延伸。
在第三区域III中，所述一对第三鳍形有源区FC1和FC2可以包括第三沟道区CH3以及具有被第三器件隔离膜112C覆盖的侧壁的第三基底部分B3，该第三沟道区CH3可以从第三基底部分B3向上(在Z方向上)延伸并且突出得高于第三器件隔离膜112C。在第三区域III中，形成在鳍分离区FS3中的鳍分离绝缘结构120的顶表面可以具有比所述一对第三鳍形有源区FC1和FC2的第三沟道区CH3的最高部分的高度高的高度。
在第三区域III中的所述一对第三鳍形有源区FC1和FC2可以具有与第一区域I中的所述一对第一鳍形有源区FA1和FA2的截面形状基本上相同的截面形状。第一区域I中的第一器件隔离膜112A的顶表面可以在基板110上的与第三区域III中的第三器件隔离膜112C的顶表面基本上相同的水平处。
在第三区域III中，第三器件隔离膜112C和下绝缘图案122可以一体地形成为一个主体。在第三区域III中，形成在鳍分离绝缘结构120上的虚设栅极DG3可以在上绝缘图案124的顶表面124T上。虚设栅电介质膜144P可以设置在上绝缘图案124的顶表面124T与虚设栅极DG3之间。虚设栅极DG3的细节可以与参考图1-4在以上描述的虚设栅极DG的那些基本上相同。
所述一对第三鳍形有源区FC1和FC2，其可以通过部分地蚀刻基板110而获得，可以由与基板110相同的材料形成。第三器件隔离膜112C可以具有与以上参考图1至4描述的第一和第二器件隔离膜112A和112B基本上相同的结构。
在IC器件100的第三区域III中的第三鳍形晶体管TR3可以包括覆盖第三鳍形有源区FC1的第三沟道区CH3的第三界面层142C、以及在第三界面层142C上的第三栅电介质膜144C和第三栅线150C，第三栅电介质膜144C和第三栅线150C顺序地覆盖第三鳍形有源区FC1和FC2的两个侧壁和顶表面。第三栅线150C可以组成第三正常栅极NGC。第三栅电介质膜144C和第三栅线150C可以在与所述一对第三鳍形有源区FC1和FC2的延伸方向交叉的方向(Y方向)上延伸。
第三界面层142C、第三栅电介质膜144C和第三栅线150C的具体结构可以与以上参考图1至4描述的第一界面层142A、第一栅电介质膜144A和第一栅线150A的那些基本上相同。
第三正常栅极NGC的两个侧壁和虚设栅极DG3的两个侧壁可以被绝缘间隔物162覆盖。
在第三区域III中，第三源/漏区176可以形成在所述一对第三鳍形有源区FC1和FC2中的第三正常栅极NGC的的两侧。在一些示例性实施方式中，第三源/漏区176可以包括在第三鳍形有源区FC1和FC2中的杂质离子注入区。在一些其它示例性实施方式中，第三源/漏区176可以由可以从第三鳍形有源区FC1和FC2中的凹陷区域R3外延生长的半导体外延图案形成。第三源/漏区176可以包括外延生长的Si层、外延生长的SiC层、或包括多个外延生长的SiGe层的嵌入SiGe结构。在一些示例性实施方式中，第三区域III中的第三鳍形晶体管TR3可以组成PMOS晶体管。在这种情形下，第三源/漏区176可以包括外延生长的SiGe层。
在所述一对第三鳍形有源区FC1和FC2中的第三源/漏区176当中的最靠近鳍分离区FS3的第三源/漏区176A可以包括接触鳍分离区FS3中的鳍分离绝缘结构120的部分。最靠近鳍分离区FS3的第三源/漏区176A可以具有远离比鳍分离绝缘结构120的上绝缘图案124的顶表面124T低的下绝缘图案122的点(例如从下绝缘图案122的侧壁)倾斜地(例如以一斜角)延伸的面(facet)176F。
虽然图7示出其中与鳍分离绝缘结构120的相反侧相邻的第三源/漏区176A具有关于鳍分离绝缘结构120的对称形状的实施方式，但是实施方式不限于图7的实施方式。这将在以下参考图8被更详细地描述。
图8是根据另一实施方式的IC器件200的沿图5的线7-7'截取的截面图，示出在图5至7中示出的IC器件100的第三区域III中形成的第三源/漏区176的变形示例。在图8中，与图5至7中的那些相同的附图标记表示相同的元件。
参考图8，IC器件200可以具有与图1至7中示出的IC器件100基本上相同的结构，除了形成在从所述一对第三鳍形有源区FC1和FC2中选择的一个第三鳍形有源区FC1中形成的所述多个第三源/漏区176当中的邻近鳍分离绝缘结构120的第三源/漏区176A与形成在第三鳍形有源区FC2中的所述多个第三源/漏区176当中的另一第三源/漏区176B可以具有关于鳍分离绝缘结构120的不对称结构之外。形成在第三鳍形有源区FC2中的第三源/漏区176B可以不具有与形成在第三鳍形有源区FC1中的第三源/漏区176A的面176F相同或类似的面。
在一些示例性实施方式中，在图1至4中示出的第一区域I中的第一鳍形晶体管TR1可以是NMOS晶体管，并且第一鳍形晶体管TR1的第一源/漏区172可以包括包含Si或SiC的半导体外延图案。图5至8中示出的第三区域III中的第三鳍形晶体管TR3可以是PMOS晶体管，第三鳍形晶体管TR3中的第三源/漏区176可以包括包含SiGe的半导体外延图案。
图9A和9B是示出根据示例性实施方式的IC器件300A和300B的平面布局图。在图9A和9B中，与图1至8中的那些相同的附图标记表示相同的元件，因而在这里，其详细描述将被省略。
参考图9A，IC器件300A可以具有与以上参考图1至4描述的IC器件100基本上相同的结构，除了IC器件300A包括在第一区域I中彼此相邻地成行地形成的多对第一鳍形有源区FA1和FA2之外。所述多对第一鳍形有源区FA1和FA2可以彼此分离地布置并且可以彼此平行地延伸。在每对第一鳍形有源区FA1和FA2中，第一鳍形有源区FA1和第一鳍形有源区FA2可以布置成一行，形成在鳍分离区FS中的鳍分离绝缘结构120和虚设栅极DG在其间。在一些示例性实施方式中，虚设栅极DG可以不形成在IC器件300A的鳍分离区FS中。
在第一区域I中，多个第一正常栅极NGA可以在与所述多个第一鳍形有源区FA1或所述多个第一鳍形有源区FA2交叉的方向上延伸。所述多对第一鳍形有源区FA1和FA2可以具有与以上参考图1至4描述的所述一对第一鳍形有源区FA1和FA2基本上相同的结构。
参考图9B，IC器件300B可以具有与以上参考图5至7描述的IC器件100的结构或以上参考图8描述的IC器件200的结构基本上相同的结构，除了IC器件300B包括在第三区域III中彼此相邻地成行地形成的多对第三鳍形有源区FC1和FC2之外。所述多对第三鳍形有源区FC1和FC2可以彼此分离地布置并且可以彼此平行地延伸。在每对第三鳍形有源区FC1和FC2中，第三鳍形有源区FC1和第三鳍形有源区FC2可以布置成一行，形成在鳍分离区FS中的鳍分离绝缘结构120和虚设栅极DG3在其间。在一些示例性实施方式中，虚设栅极DG3可以不形成在IC器件300B的鳍分离区FS3中。
在第三区域III中，多个第三正常栅极NGC可以在与所述多个第三鳍形有源区FC1或所述多个第三鳍形有源区FC2交叉的方向上延伸。所述多对第三鳍形有源区FC1和FC2可以具有与以上参考图5至7描述的所述一对第三鳍形有源区FC1和FC2基本上相同的结构。
虽然图9A和9B示出其中一个第一正常栅极NGA延伸为与形成图9A的所述多对第一鳍形有源区FA1和FA2的一组第一鳍形有源区FA1和一组第一鳍形有源区FA2的每个交叉并且一个第三正常栅极NGC延伸为与形成图9B的所述多对第三鳍形有源区FC1和FC2的一组第三鳍形有源区FC1和一组第三鳍形有源区FC2的每个交叉的实施方式，但是实施方式不限于图9A和9B中示出的实施方式。例如，多个第一正常栅极NGA可以彼此平行地延伸，与形成图9A的所述多对第一鳍形有源区FA1和FA2的一组第一鳍形有源区FA1和一组第一鳍形有源区FA2的至少之一交叉。类似地，多个第三正常栅极NGC可以彼此平行地延伸，与形成图9B的所述多对第三鳍形有源区FC1和FC2的一组第三鳍形有源区FC1和一组第三鳍形有源区FC2的至少之一交叉。
图10是示出根据一示例性实施方式的IC器件400的平面布局图。在图10中，与图1至9B的那些相同的附图标记表示相同的元件，因而其详细描述将被省略。
参考图10，IC器件400可以包括第四区域IV，该第四区域IV包括可以彼此平行地延伸的第一和第二鳍分离区FSA和FSB。
类似于以上参考图1至4描述的第一区域I，第四区域IV可以是从存储区域和非存储区域中选择的至少一个区域。存储区域和非存储区域的详细描述在以上参考图1被提供，因而这里不提供。
IC器件400可以包括在第四区域IV中在第一方向(X方向)上彼此平行地延伸的多个第一类型鳍形有源区FD1、FD2和FD3。所述多个第一类型鳍形有源区FD1、FD2和FD3可以包括在第一方向(X方向)上延伸成一行的三个鳍形有源区FD1、FD2和FD3。
第一鳍分离区FSA可以布置在是所述三个鳍形有源区FD1、FD2和FD3中的相邻两个的第一鳍形有源区FD1和第二鳍形有源区FD2之间，第二鳍分离区FSB可以布置在彼此相邻的第二鳍形有源区FD2和第三鳍形有源区FD3之间。
在第一和第二鳍分离区FSA和FSB中，类似于以上参考图1至4描述的鳍分离区FS，鳍分离绝缘结构120可以在与第一方向交叉的第二方向(Y方向)上延伸。形成在第一和第二鳍分离区FSA和FSB的每个中的鳍分离绝缘结构120可以包括下绝缘图案122和上绝缘图案124，如图3所示，其中形成在下绝缘图案122上的上绝缘图案124可以具有比下绝缘图案122大的宽度，且顶表面124T具有凸起的倒圆顶表面轮廊。
所述三个鳍形有源区FD1、FD2和FD3中的至少一个可以具有在面对形成于第一和第二鳍分离区FSA和FSB中的鳍分离绝缘结构120的端部分中的如图3所示的第一拐角CC1或第二拐角CC2。形成在第一和第二鳍分离区FSA和FSB中的鳍分离绝缘结构120的上绝缘图案124的至少之一可以形成为至少部分地覆盖第一拐角CC1或拐角CC2。
所述多个第一类型鳍形有源区FD1、FD2和FD3中的所述多个正常栅极NG可以在与所述多个第一鳍形有源区FD1、所述多个第二鳍形有源区FD2和所述多个第三鳍形有源区FD3交叉的第二方向(Y方向)上延伸。所述多个第一至第三鳍形有源区FD1、FD2和FD3中的除了上述特征之外的其它结构可以与以上参考图1至4描述的所述一对第一鳍形有源区FA1和FA2的那些基本上相同。所述多个正常栅极NG的详细结构可以也与以上参考图1至4描述的所述多个第一和第二正常栅极NGA和NGB的那些基本上相同。
在所述多个第一类型鳍形有源区FD1、FD2和FD3中，源/漏区可以形成在所述多个正常栅极NG的相反侧，该源/漏区包括半导体外延图案，具有与在图3中示出的第一源/漏区172、在图7中示出的第三源/漏区176和176A、或在图8中示出的第三源/漏区176、176A和176B的结构相同或类似的结构。
类似于在图3中示出的第一鳍形有源区FA1和FA2，在所述多个源/漏区的半导体外延图案的两侧的所述三个鳍形有源区FD1、FD2和FD3中的至少一个鳍形有源区的顶表面可以在不同的水平处。例如，所述三个鳍形有源区FD1、FD2和FD3中的邻近第一鳍分离区FSA或第二鳍分离区FSB的边缘设置的至少一个鳍形有源区的外部顶表面可以具有与第一鳍分离区FSA或第二鳍分离区FSB的内部顶表面的高度不同的高度。例如，所述三个鳍形有源区FD1、FD2和FD3中的至少一个鳍形有源区的顶表面的设置在第一鳍分离区FSA或第二鳍分离区FSB与所述多个源/漏区中最靠近第一鳍分离区FSA或第二鳍分离区FSB的一个源/漏区之间的外部顶表面可以具有比所述至少一个鳍形有源区的顶表面的在所述最靠近的源/漏区与第一鳍分离区FSA或第二鳍分离区FSB的相反侧之间的中心区域处的内部顶表面高的高度。
所述三个鳍形有源区FD1、FD2和FD3当中的第二鳍形有源区FD2在第一方向(X方向)上的长度L2可以对应于第一和第二鳍分离区FSA和FSB之间在第一方向上的分隔距离。第二鳍形有源区FD2在第一方向(X方向)上的长度L2可以比第一和第三鳍形有源区FD1和FD3在第一方向上的长度短。
图11是沿图10的线11A-1A'、线11B-11B'和线11C-11C'截取的示出IC器件400的主要元件的截面图。
参考图11，IC器件400可以包括覆盖第一鳍形有源区FD1的相反侧壁的第一器件隔离膜112A1、覆盖第二鳍形有源区FD2的相反侧壁的第二器件隔离膜112A2、以及覆盖第三鳍形有源区FD3的相反侧壁的第三器件隔离膜112A3。
第一鳍形有源区FD1可以包括第一沟道区CHD1和具有被第一器件隔离膜112A1覆盖的侧壁的第一基底部分BD1，该第一沟道区CHD1可以从第一基底部分BD1向上(在Z方向上)延伸并且突出得高于第一器件隔离膜112A1。
第二鳍形有源区FD2可以包括第二沟道区CHD2和具有被第二器件隔离膜112A2覆盖的侧壁的第二基底部分BD2，该第二沟道区CHD2可以从第二基底部分BD2向上(在Z方向上)延伸并且突出得高于第二器件隔离膜112A2。
第三鳍形有源区FD3可以包括第三沟道区CHD3和具有被第三器件隔离膜112A3覆盖的侧壁的第三基底部分BD3，该第三沟道区CHD3可以从第三基底部分BD3向上(在Z方向上)延伸并且突出得高于第三器件隔离膜112A3。
第二器件隔离膜112A2的顶表面的高度IT2可以高于第一和第三器件隔离膜112A1和112A3的顶表面的各自的高度IT2和IT3。在第二鳍形有源区FD2中的第二沟道区CHD2在竖直方向上(Z方向)上的高度UF2可以低于在第一和第三鳍形有源区FD1和FD3中的第一和第三沟道区CHD1和CHD3在竖直方向上(Z方向)上的各自的高度UF1和UF3。第一至第三器件隔离膜112A1、112A2和112A3的材料及其形成方法的细节可以与以上参考图1至4描述的第一和第二器件隔离膜112A和112B的那些类似。
沿着在基板110以上的恒定水平处在第二方向(Y方向)上延伸的水平线HL，第二鳍形有源区FD2的第二沟道区CHD2的宽度FW2可以大于第一鳍形有源区FD1的第一沟道区CHD1的宽度FW1和第三鳍形有源区FD3的第三沟道区CHD3的宽度FW3。
图12是示出根据一示例性实施方式的在图10的IC器件400的第五区域V中的主要元件的平面布局图。图13是沿图12的线13A-13A'、线13B-13B'和线13C-13C'截取的示出IC器件400的主要元件的截面图。在图12和13中，与图1至14中的那些相同的附图标记表示相同的元件，因而在这里，其详细描述将被省略。
参考图12和13，IC器件400还可以包括第五区域V。第五区域V可以连接到图10中示出的第四区域IV或可以与其分离。在一些示例性实施方式中，第四区域IV和第五区域V可以执行相同的功能。在一些其它示例性实施方式中，第四区域IV和第五区域V可以执行不同的功能。例如，第四区域IV和第五区域V可以均是独立地从存储区域和非存储区域中选择的区域。存储区域和非存储区域的细节以上参考图1被描述，因而在这里将不再描述。
IC器件400可以包括在第五区域V中的多个第二类型鳍形有源区FE，所述多个第二类型鳍形有源区FE在垂直于基板110的主表面110M的方向(Z方向)上从基板110突出并且在第一方向(X方向)上彼此平行地延伸。所述多个第二类型鳍形有源区FE可以在第一方向(X方向)上彼此平行地连续延伸达至少长度L3，该长度L3比图10中示出的第二鳍形有源区FD2的长度L2长。所述多个第二类型鳍形有源区FE的每个可以具有遍及其整个长度的相同或类似的截面形状。
虽然图12和13示出其中在第五区域V中的所述多个第二类型鳍形有源区FE在与第四区域IV中的所述多个第一类型鳍形有源区FD1、FD2和FD3相同的方向上延伸的实施方式，但是实施方式不限于此。第五区域V中的所述多个第二类型鳍形有源区FE可以在与第四区域IV中的所述多个第一类型鳍形有源区FD1、FD2和FD3的延伸方向不同的方向上延伸。
在一些示例性实施方式中，第五区域V中的所述多个第二类型鳍形有源区FE中的至少一些可以是与第四区域IV中的所述多个第一类型鳍形有源区FD1、FD2和FD3当中的所述多个第一鳍形有源区FD1中的至少一些或所述多个第三鳍形有源区FD3中的至少一些成一体的主体。
在所述多个第二类型鳍形有源区FE上，多个正常栅极NG可以在与所述多个第二类型鳍形有源区FE交叉的第二方向(Y方向)上延伸。所述多个第二类型鳍形有源区FE的详细结构可以与图1和4中示出的第二鳍形有源区FB的那些基本上相同。所述多个正常栅极NG的详细结构可以与以上参考图1至4描述的所述多个第一和第二正常栅极NGA的那些基本上相同。
在所述多个第二类型鳍形有源区FE上，源/漏区可以形成在所述多个正常栅极NG的相反两侧，该源/漏区包括半导体外延图案且具有与在图3中示出的第一源/漏区172、在图4中示出的第二源/漏区174、在图7中示出的第三源/漏区176和176A或在图8中示出的第三源/漏区176、176A和176B的结构相同或类似的结构。
如图13所示，在IC器件400的第五区域V中，所述多个第二类型鳍形有源区FE的下侧壁可以被器件隔离膜112E覆盖。所述多个第二类型鳍形有源区FE可以均包括沟道区CHE以及具有被器件隔离膜112E覆盖的侧壁的基底部分BE，沟道区CHE可以从基底部分BE向上(在Z方向上)延伸并且突出得高于器件隔离膜112E。
在第五区域V中，器件隔离膜112E的顶表面的高度IT可以沿着第二类型鳍形有源区FE的纵长方向基本上相同或类似。在一些示例性实施方式中，第五区域V中的器件隔离膜112E的顶表面的高度IT可以低于第四区域IV中的第二器件隔离膜112A2的顶表面的高度IT2，并且可以与第四区域IV中的第一和第三器件隔离膜112A1和112A3的各自的高度IT1和IT3基本上相同。器件隔离膜112E的材料及其形成方法的细节可以与以上参考图1至4描述的第一和第二器件隔离膜112A和112B的那些基本上相同。
在所述多个第二类型鳍形有源区FE的每个中，沟道区CHE在竖直方向(Z方向)上的高度UF4可以相同或类似。在所述多个第二类型鳍形有源区FE的每个中的沟道区CHE在竖直方向(Z方向)上的高度UF4可以高于在第四区域IV中的第二鳍形有源区FD2中的第二沟道区CHD2在竖直方向(Z方向)上的高度UF2(见图11)。
沿着在基板110以上恒定水平处在第二方向上(Y方向)延伸的水平线HL，在所述多个第二类型鳍形有源区FE的每个中的沟道区CHE的宽度FW4可以小于在第四区域IV中的第二鳍形有源区FD2中的第二沟道区CHD2的宽度FW2。
在根据以上参考图1至13描述的示例性实施方式的IC器件100、200、300和400中，形成在鳍分离区FS、FS3、FSA和FSB中的鳍分离绝缘结构120可以具有有利于防止虚设栅极DG和相邻的源/漏区之间的短路的结构，并且所述多个鳍形有源区中的沟道区可以均具有相对大的宽度。因而，在高度地缩小的晶体管的鳍形有源区中，例如，在具有10nm或更小的栅长度的晶体管中，载流子迁移率劣化或者诸如电流密度减小或漏电流增加的缺陷可以减少，从而提高高度地缩小的鳍型场效应晶体管的性能。
图14A至23C是示出根据示例性实施方式的制造IC器件100的方法中的阶段的截面图。具体地，图14A、15A、……、和23A示出沿图1的线2A-2A'、线2B-2B'和线2C-2C'截取的形成IC器件100的区域的阶段。图14B、15B、……、23B示出沿图1的线3-3'截取的形成IC器件100的区域的阶段。图14C、15C、……、23C示出沿图1的线4-4'截取的形成IC器件100的区域的阶段。现在将参考图14A至23C描述制造图1至4中示出的IC器件100的示例性方法。在图14A至23C中，与图1至4中的那些相同的附图标记表示相同的元件，因而其详细描述将被省略。
参考图14A、14B和14C，可以准备包括第一区域I和第二区域II的基板110。接着，基板110可以被部分地去除以在基板的第一区域I中形成多个第一沟槽502并且在第二区域II中形成多个第二沟槽504。多个初级有源区PA1、PA2和PB可以由所述多个第一和第二沟槽502和504限定。所述多个初级有源区PA1、PA2和PB可以包括形成在第一区域I中的一对第一初级有源区PA1和PA2以及形成在第二区域II中的第二初级有源区PB。所述多个初级有源区PA1、PA2和PB可以具有在垂直于基板110的主表面110M的方向(Z方向)上突出并且在一方向(X方向)上延伸的鳍形状。
在一些示例性实施方式中，为了形成所述多个第一和第二沟槽502和504，可以形成顺序地覆盖基板110的将成为第一区域I和第二区域II的区域的多个垫氧化物膜图案512和多个掩模图案514。所述多个垫氧化物膜图案512和所述多个掩模图案514可以在基板110上在一方向(X方向)上彼此平行地延伸。在一些示例性实施方式中，所述多个垫氧化物膜图案512可以由通过热氧化基板110的表面而获得的氧化物层形成。所述多个掩模图案514可以包括例如硅氮化物层、硅氮氧化物层、旋涂玻璃(SOG)层、硬掩模上旋涂(SOH)层、光致抗蚀剂层或其组合。然而，实施方式不限于此。
参考图15A、15B和15C，可以形成分别填充基板110的第一区域I中的所述多个第一沟槽502以及在第二区域II中的所述多个第二沟槽504的第一和第二器件隔离膜112A和112B。
第一和第二器件隔离膜112A和112B可以均具有平坦化的顶表面。第一区域I中的第一器件隔离膜112A的顶表面可以在与所述一对第一初级有源区PA1的顶表面相同的水平处。第二区域II中的第二器件隔离膜112B的顶表面可以在与第二初级有源区PB的顶表面相同的水平处。
形成第一和第二器件隔离膜112A和112B可以包括去除所述多个垫氧化物膜图案512和所述多个掩模图案514的工艺。在一些示例性实施方式中，第一和第二器件隔离膜112A和112B可以使用等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体CVD(HDPCVD)工艺、感应耦合等离子体CVD(ICP CVD)工艺、电容耦合等离子体CVD(CCP CVD)工艺、流动式化学气相沉积(FCVD)工艺和/或旋涂工艺形成。然而，实施方式不限于这些方法。
参考图16A、16B和16C，硬掩模图案520可以形成为覆盖所述多个初级有源区PA1、PA2和PB的顶表面以及在第一和第二区域I和II中的第二器件隔离膜112A和112B的顶表面，但是不覆盖第一区域I中的鳍分离区FS。
硬掩模图案520可以包括暴露第一区域I的鳍分离区FS的开口520H。硬掩模图案520可以由相对于所述多个初级有源区PA1、PA2和PB以及第一和第二器件隔离膜112A和112B具有蚀刻选择性的材料形成。例如，硬掩模图案520可以由氮化物层、硬掩模上旋涂(SOH)层或其组合形成。然而，实施方式不限于此。硬掩模图案520可以使用光刻工艺形成。
参考图17A、17B和17C，凹陷区域RR可以通过去除在第一区域I中的所述一对第一初级有源区PA1和PA2的以及第一器件隔离膜112A的经由硬掩模图案520的开口520H暴露的部分达预定厚度而形成在鳍分离区FS中，在图16A、16B和16C的所得物结构中的硬掩模图案520作为蚀刻掩模。
由于凹陷区域RR的形成，一对拐角可以形成在所述一对第一初级有源区PA1和PA2中。所述一对第一初级有源区PA1和PA2中的所述一对拐角可以对应于图3中示出的所述一对拐角CC1和CC2。因为凹陷区域RR形成在鳍分离区FS中，所以第一分离区FS中的第一器件隔离膜112A的上部分可以被部分地去除，并且鳍分离区FS中的第一器件隔离膜112A的剩余部分可以形成下绝缘图案122。
参考图18A、18B和18C，上绝缘层530可以形成为填充第一区域I中的凹陷区域RR和硬掩模图案520的开口520H(见图17A、17B和17C)。
上绝缘层530可以由相对于硬掩模图案520具有蚀刻选择性的材料形成。在一些示例性实施方式中，上绝缘层530可以由氧化物层、氮化物层或其组合形成。上绝缘层530的材料不限于此。在一些示例性实施方式中，上绝缘层530可以由与下绝缘图案122的材料相同的材料形成。
根据形成上绝缘层530的一示例性工艺，绝缘材料可以沉积为填充凹陷区域RR和硬掩模图案520的开口520H并且同时覆盖硬掩模图案520的顶表面。接着，所沉积的绝缘材料可以被部分地去除以暴露硬掩模图案520的顶表面，从而形成具有平坦顶表面的上绝缘层530。上绝缘层530可以形成为突出得高于所述一对第一初级有源区PA1和PA2的顶表面。
参考图19A、19B和19C，硬掩模图案520可以被从图18A，18B和18C的所得结构去除以暴露第一区域I和第二区域II中的所述多个初级有源区PA1、PA2和PB的顶表面以及第一和第二器件膜112A和112B的顶表面。当硬掩模图案520由硅氮化物层形成时，硬掩模图案520可以通过例如使用H3PO4的湿法蚀刻工艺被去除。
参考图20A、20B和20C，牺牲衬层540可以形成为在图19A、19B和19C的所得结构上共形地覆盖上绝缘层530的暴露的顶表面和侧壁。
牺牲衬层540可以形成为覆盖上绝缘层530的暴露表面并且同时覆盖第一区域I和第二区域II中的所述多个初级有源区PA1、PA2和PB的暴露表面以及第一和第二器件隔离膜112A和112B的暴露表面。在一些示例性实施方式中，牺牲衬层540可以由氧化物层、氮化物层或其组合形成。然而，牺牲衬层540的材料不限于此。例如，牺牲衬层540可以由与上绝缘层530的材料相同的材料形成。例如，牺牲衬层540和上绝缘层530可以均由氧化物层形成。在一些示例性实施方式中，牺牲衬层540可以使用ALD工艺形成。然而，实施方式不限于此。
参考图21A、21B和21C，覆盖上绝缘层530的相反侧壁的牺牲间隔物540S可以通过使用各向异性干法蚀刻工艺部分地去除牺牲衬层540(见图20A、20B和20C)而形成。
在一些示例性实施方式中，牺牲间隔物540S可以通过例如使用诸如感应耦合等离子体(ICP)工艺、变压器耦合等离子体(transformer coupled plasma，TCP)工艺、电子回旋共振(ECR)工艺或反应离子蚀刻(RIE)工艺的干法蚀刻工艺各向异性地干蚀刻牺牲衬层540而形成。当牺牲衬层540由氧化物层形成时，牺牲衬层540的各向异性干蚀刻可以使用诸如CF4的含氟气体、诸如Cl2的含氯气体或HBr执行。然而，实施方式不限于此。
在一些示例性实施方式中，在牺牲衬层540上用于形成牺牲间隔物540S的各向异性干法蚀刻工艺中，在牺牲间隔物540S的形成之后，所述多个初级有源区PA1、PA2和PB的暴露的顶表面、第一和第二器件隔离膜112A和112B的暴露表面以及上绝缘层530的暴露表面可以通过过蚀刻(由初级有源区PA1、PA2和PB以上的虚线表示)被部分地去除。这可能导致在第一区域I中在初级有源区PA1和PA2的顶表面上被牺牲间隔物540S覆盖的区域与没有被牺牲间隔物540S覆盖的区域之间的台阶差ΔST1。在第一区域I中，上绝缘层530的相反侧壁可以被牺牲间隔物540S保护达到和牺牲间隔物540S在第一方向(X方向)上的宽度540W一样多。
参考图22A、22B和22C，部分地去除第一和第二器件隔离膜112A和112B以暴露所述多个初级有源区PA1、PA2和PB的顶表面和上侧壁的凹进工艺可以使用各向同性蚀刻工艺执行，从而形成所述多个初级有源区PA1、PA2和PB当中的所述一对第一鳍形有源区FA1和FA2和第二鳍形有源区FB(去除部分由虚线表示)。同时，在鳍分离区FS中的牺牲间隔物540S和上绝缘层530可以被去除(图22B)，使得上绝缘图案124(其是在各向同性蚀刻之后上绝缘层530的剩余部分)可以保留在鳍分离区FS中的下绝缘图案122上。
在通过各向同性蚀刻工艺去除鳍分离区FS中的牺牲间隔物540S和上绝缘层530的同时，通过各向同性蚀刻在横向方向上去除的上绝缘层530的量可以减少得与被去除的牺牲间隔物540S的量一样多。结果，如图22B中所示，具有比下绝缘图案122的宽度W1大的宽度W2的上绝缘图案124可以保留在下绝缘图案122上。上绝缘图案124可以形成为具有在比所述一对第一鳍形有源区FA1和FA2的顶表面高的水平处的顶表面。也就是，在上绝缘层530的侧表面上形成牺牲间隔物540S最少化在各向同性蚀刻期间被去除的一部分上绝缘层530，从而导致上绝缘图案124相对于下绝缘图案122的更宽宽度。
为了保证在通过各向同性蚀刻工艺在上绝缘层530上形成上绝缘图案124时上绝缘层530的足够的竖直方向蚀刻裕度，上绝缘层530可以通过在以上参考图17A至18C描述的形成上绝缘层530的过程中调整硬掩模图案520的高度而形成为具有足够高的高度。为了保证在通过各向同性蚀刻工艺在上绝缘层530上形成上绝缘图案124时上绝缘层530的足够的水平方向蚀刻裕度，可以调整如以上参考图20A至21C描述的牺牲间隔物540S在第一方向(X方向)上的宽度540W。
如上所述，通过调整上绝缘层530的高度和覆盖上绝缘层530的相反侧壁的牺牲间隔物540S的宽度540W而形成具有期望宽度W2和高度的上绝缘图案124，可以确保在上绝缘层530的竖直方向和水平方向上足够的蚀刻裕度。结果，当虚设栅极DG形成在上绝缘图案124上并且第一源/漏区172形成在每个第一和第二正常栅极NGA和NGB的相反侧上时，如图3所示，在后续工艺中，可以通过上绝缘图案124防止虚设栅极DG与邻近虚设栅极DG的第一源/漏区172之间的短路。
在一些示例性实施方式中，为了执行通过使用各向同性蚀刻部分地去除第一和第二器件隔离膜112A和112B的凹进工艺以及在下绝缘图案122上形成上绝缘图案124的工艺，可以执行使用NH4OH、四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)等作为蚀刻剂的湿法蚀刻工艺。由于在部分地去除第一和第二器件隔离膜112A和112B的凹进工艺中的湿法蚀刻工艺的使用以及在下绝缘图案122上形成上绝缘图案124的各向同性蚀刻工艺，在第一区域I和第二区域II中的所述多个初级有源区PA1、PA2和PB的暴露的上部分可以不暴露于诸如等离子体的干蚀刻气氛。因而，即使所述多个初级有源区PA1、PA2和PB的上部分在凹进工艺期间暴露，也可以防止或基本上最小化所述多个初级有源区PA1、PA2和PB的暴露的上部分的表面粗糙度被例如等离子体的干蚀刻气氛损坏或退化。因而，在高度地缩小的晶体管(例如，具有10nm或更小的栅长度的晶体管)的鳍形有源区中，载流子迁移率劣化或者诸如电流密度减小或漏电流增加的缺陷可以减少。
在执行部分地去除第一和第二器件隔离膜112A和112B的凹进工艺之后，在第一区域I和第二区域II中的第一和第二器件隔离膜112A和112B可以具有降低高度的顶表面。此外，所述多个初级有源区PA1、PA2和PB的上部分可以通过在第一和第二器件隔离膜112A和112B以上突出而暴露。
在一些示例性实施方式中，在凹进工艺之后，在第一区域I和第二区域II中在第一和第二器件隔离膜112A和112B以上突出的所述多个初级有源区PA1、PA2和PB的暴露表面可以被氧化以形成表面氧化物膜，然后表面氧化物膜可以被去除。在形成表面氧化物膜期间，所述多个初级有源区PA1、PA2和PB可以被从其暴露表面去除一厚度。因此，在去除表面氧化物膜之后，在其上部分处的所述多个初级有源区PA1、PA2和PB的宽度和高度可以减小，使得可以获得一对第一鳍形有源区FA1和FA2以及第二鳍形有源区FB，该一对第一鳍形有源区FA1和FA2以及第二鳍形有源区FB可以在第一和第二沟道区CH1和CH2处具有比在第一和第二基底部分B1和B2处窄的宽度，如图22A至22C所示。
在所述一对第一鳍形有源区FA1和FA2以及第二鳍形有源区FB形成之后，在第一区域I中的所述一对第一鳍形有源区FA1和FA2的顶表面可以在其邻近鳍分离区FS的区域处具有台阶差ΔST2。
在一些示例性实施方式中，为了分别在所述多个初级有源区PA1、PA2和PB的上部分上形成表面氧化物膜，可以执行使用等离子体的氧化处理工艺。在一些示例性实施方式中，为了形成表面氧化物膜，可以在使用O2气体和惰性气体获得的等离子体气氛下执行氧化处理工艺。在一些其它示例性实施方式中，为了形成表面氧化物膜，可以在使用O2气体、惰性气体和H2气体获得的等离子体气氛下执行氧化处理工艺。在一些其它示例性实施方式中，为了形成表面氧化物膜，可以执行使用H2气体和O2气体的组合的原位蒸汽发生(ISSG)工艺。
在一些示例性实施方式中，通过氧化所述多个初级有源区PA1、PA2和PB的顶表面获得的表面氧化物膜可以被部分地留下，而没有被完全去除。在一些示例性实施方式中，保留在所述多个初级有源区PA1、PA2和PB的顶表面上的表面氧化物膜可以形成例如如图2所示的第一和第二界面层142A和142B的至少部分。
在一些示例性实施方式中，可以在第一区域I和第二区域II中的所述一对第一鳍形有源区FA1和FA2以及第二鳍形有源区FB的上部分上执行用于阈值电压调整的杂质离子注入工艺。在用于阈值电压调整的杂质离子注入工艺中，硼(B)离子可以被注入到第一区域I和第二区域II中的将形成NMOS晶体管的区域中，并且磷(P)或砷(As)离子可以被注入到将形成PMOS晶体管的区域中。
参考图23A、23B和23C，可以形成设置在暴露于第一区域I和第二区域II中的所述一对第一鳍形有源区FA1和FA2和第二鳍形有源区FB上的第一和第二界面层142A和142B、第一和第二栅电介质膜144A和144B以及第一和第二正常栅极NGA和NGB。可以形成设置在鳍分离区FS中的上绝缘图案124上的第三栅电介质膜144S和虚设栅极DG。可以形成覆盖第一和第二正常栅极NGA和NGB的侧壁的绝缘间隔物162以及覆盖虚设栅极DG的侧壁的栅极间绝缘膜164。
在一些示例性实施方式中，第一和第二正常栅极NGA和NGB以及虚设栅极DG可以通过置换多晶栅(RPG)工艺形成。在通过RPG工艺形成第一和第二正常栅极NGA和NGB以及虚设栅极DG的示例性工艺中，首先，包括牺牲栅电介质膜和牺牲栅图案的堆叠结构的多个牺牲图案(未示出)可以形成在所述一对第一鳍形有源区FA1和FA2以及第二鳍形有源区FB上。然后，可以形成覆盖所述多个牺牲图案的每个的相反侧壁的绝缘间隔物162和栅极间绝缘膜164。然后，在去除所述多个牺牲图案以提供分别暴露所述一对第一鳍形有源区FA1和FA2、第二鳍形有源区FB和上绝缘图案124的顶表面的多个栅极空间之后，每个具有如图23A至23C所示的结构的第一和第二界面层142A和142B、第一和第二栅电介质膜144A和144B、虚设栅电介质膜144S、第一和第二正常栅极NGA和NGB以及虚设栅极DG可以形成在所述多个栅极空间中。
在一些示例性实施方式中，第一和第二界面层142A和142B可以均具有大约至大约的厚度。然而，实施方式不限于此。在一些示例性实施方式中，形成第一和第二界面层142A和142B的工艺可以被省略。
第一和第二栅电介质膜144A和144B以及虚设栅电介质膜144S可以使用ALD、CVD或PVD工艺形成。第一和第二栅电介质膜144A和144B以及虚设栅电介质膜144S可以均具有大约至大约的厚度。然而，实施方式不限于此。
在第一区域I和第二区域II中形成第一和第二正常栅极NGA和NGB以及虚设栅极DG之前或之后，多个第一和第二源/漏区172和174可以形成在所述一对第一鳍形有源区FA1和FA2以及第二鳍形有源区FB上。在所述一对第一鳍形有源区FA1和FA2上形成所述多个第一源/漏区172期间，通过在所述一对第一鳍形有源区FA1和FA2的具有台阶差ΔST2(参考图22B)的区域中形成凹陷区域R1并且在凹陷区域R1中形成半导体外延图案(该半导体外延图案形成如图23B所示的第一源/漏区172A)，其中在凹陷区域R1处，将形成所述多个第一源/漏区172当中最靠近鳍分离区FS的第一源/漏区172A(参考图3)，所述一对第一鳍形有源区FA1和FA2的在第一和第二拐角CC1和CC2与最靠近第一和第二拐角CC1和CC2的第一源/漏区172A之间的侧部区域处的外部顶表面T1和T2可以具有比在其它区域处(例如在所述一对第一鳍形有源区FA1和FA2的中心区域处，即，在最靠近第一和第二拐角CC1和CC2的第一源/漏区172A与第一和第二拐角CC1和CC2的相反侧之间)的顶表面高的高度。
根据以上参考图14A至23C描述的制造IC器件100的方法，通过调整鳍分离区FS中的上绝缘层530的高度以及覆盖上绝缘层530的相反侧壁的牺牲间隔物540S的宽度而形成具有期望宽度W2和高度的上绝缘图案124，可以确保上绝缘层530的竖直方向和水平方向蚀刻裕度。结果，当虚设栅极DG形成在上绝缘图案124上并且第一源/漏区172形成在每个第一和第二正常栅极NGA和NGB的相反侧上时，可以通过上绝缘图案124防止虚设栅极DG与邻近虚设栅极DG的第一源/漏区172之间的短路。
此外，为了执行部分地去除第一和第二器件隔离膜112A和112B的凹进工艺以及在下绝缘图案122上形成上绝缘图案124的各向同性蚀刻工艺，可以使用湿法蚀刻工艺。因此，在第一区域I和第二区域II中的所述多个初级有源区PA1、PA2和PB的暴露的上部分可以不暴露于诸如等离子体的干蚀刻气氛。因而，不担心在凹进工艺期间所述多个初级有源区PA1、PA2和PB的上部分被例如等离子体的干蚀刻气氛损坏或劣化，并且可以确保均具有相对大的宽度的第一和第二沟道区CH1和CH2。因而，在高度地缩小的晶体管(例如，具有10nm或更小的栅长度的晶体管)的鳍形有源区中，载流子迁移率劣化或者诸如电流密度减小或漏电流增加的缺陷可以减少，并且高度地缩小的鳍型场效应晶体管的性能可以提高。
图24A至26B示出根据示例性实施方式的制造IC器件400的方法中的阶段的截面图。具体地，图24A，25A和26A示出沿图10的线11A-11A'、线11B-11B'和线11C-11C'截取的形成IC器件400的区域的工艺。图24B、25B和26B示出沿图12的线13A-13A'、线13B-13B'和线13C-13C'截取的形成IC器件400的区域的工艺。现在，将参考图24A至26B描述制造图10至13中示出的IC器件400的示例性方法。在图24A至26B中，与图10至13中的那些相同的附图标记表示相同的元件，因而在这里，其详细描述将被省略。
参考图24A和24B，在基板的第四区域IV和第五区域V中，基板110可以通过与如上参考图14A至14C描述的类似方式、使用多个垫氧化物膜图案512和多个掩模图案514作为蚀刻掩模被部分地去除，从而形成在基板110的第四区域IV中的多个第四沟槽602以及在基板110的第五区域V中的多个第五沟槽604。所述多个第四沟槽602和所述多个第五沟槽604可以限定多个初级有源区PD1、PD2和PD3以及多个初级有源区PE。
参考图25A和25B，通过与如上参考图15A至15C描述的类似方式，具有平坦的顶表面并且填充所述多个第四沟槽602(参考图24A)的第一至第三器件隔离膜112A1、112A2和112A3可以形成在基板100的第四区域IV中，并且具有平坦的顶表面且填充所述多个第五沟槽604(参考图24B)的器件隔离膜112E可以形成在基板110的第五区域V中。
参考图26A和26B，根据以上参考图16A至21C描述的一系列工艺，部分地去除在基板110的第四区域IV中的第一至第三器件隔离膜112A1、112A2和112A3以及第五区域V中的器件隔离膜112E的凹进工艺可以被执行以形成在第四区域IV中的多个第一类型鳍形有源区FD1、FD2和FD3以及在第五区域V中的多个第二类型鳍形有源区FE，所述多个第一类型鳍形有源区FD1、FD2和FD3每个在其上部分具有相对于所述多个初级有源区PD1、PD2和PD3的宽度减小的宽度，所述多个第二类型鳍形有源区FE每个在其上部分具有相对于所述多个初级有源区PE的宽度减小的宽度。
如图10所示，第一鳍分离区FSA和第二鳍分离区FSB可以设置在第四区域IV中，该第一鳍分离区FSA和第二鳍分离区FSB可以彼此平行地延伸，在其间具有相对短的距离。在第一至第三器件隔离膜112A1、112A2和112A3以及器件隔离膜112E上的凹进工艺期间，如以上参考图22A至22C描述的各向同性地蚀刻上绝缘层530和覆盖上绝缘层530的侧壁的牺牲间隔物540S可以在第四区域IV的第一鳍分离区FSA和第二鳍分离区FSB中执行。因而，在第一至第三器件隔离膜112A1、112A2和112A3以及器件隔离膜112E上的凹进工艺期间，在第一鳍分离区FSA和第二鳍分离区FSB中的上绝缘层530和牺牲间隔物540S可以用作对于第一鳍分离区FSA与第二鳍分离区FSB之间的区域的相对高的屏障(barrier)。因此，由于由上绝缘层530和牺牲间隔物540S引起的结构障碍，第一鳍分离区FSA与第二鳍分离区FSB之间的区域可以比其它区域更少地受到各向同性蚀刻气氛的影响。因而，与第一和第三器件隔离膜112A1和112A3相比，第一至第三器件隔离膜112A1、112A2和112A3当中的在第一鳍分离区FSA与第二鳍分离区FSB之间的第二器件隔离膜112A2可以被凹进工艺去除得较少。与此类似，与其它鳍形有源区相比，由于第二器件隔离膜112A2上的凹进工艺，在第二器件隔离膜112A2以上突出的第二鳍形有源区FD2的沟道区CHD2也可以较少地受凹进工艺中的湿法蚀刻气氛的影响。
结果，在第四区域IV中，第二器件隔离膜112A2的顶表面的高度IT2可以高于第一和第三器件隔离膜112A1和112A3的顶表面的各自的高度IT2和IT3。第二鳍形有源区FD2中的第二沟道区CHD2在竖直方向(Z方向)上的高度UF2可以低于第一和第三鳍形有源区FD1和FD3中的第一和第三沟道区CHD1和CHD3在竖直方向(Z方向)上的各自的高度UF1和UF3。沿着在基板110以上的恒定水平处在第二方向(Y方向)上延伸的水平线HL，第二鳍形有源区FD2的第二沟道区CHD2的宽度FW2可以大于第一鳍形有源区FD1的第一沟道区CHD1的宽度FW1且大于第三鳍形有源区FD3的第三沟道区CHD3的宽度FW3。
然而，与第四区域IV不同，第五区域V可以不包括彼此邻近设置的第一鳍分离区FSA和第二鳍分离区FSB。因而，在第五区域V中，多个第二类型鳍形有源区FE可以形成为具有遍及其整个长度相同或类似的截面形状。在第五区域V中，器件隔离膜112E的顶表面的高度IT可以沿着第二类型鳍形有源区FE的纵长方向基本上相同或类似。第五区域V中的器件隔离膜112E的顶表面的高度IT可以低于第四区域IV中的第二器件隔离膜112A2的顶表面的高度IT2，并且可以与第四区域IV中的第一和第三器件隔离膜112A1和112A3的各自的高度IT1和IT3基本上相同。在所述多个第二类型鳍形有源区FE的每个中，沟道区CHE在竖直方向(Z方向)上的高度UF4可以相同或类似。在所述多个第二类型鳍形有源区FE的每个中的沟道区CHE在竖直方向(Z方向)上的高度UF4可以高于在第四区域IV中的第二鳍形有源区FD2中的第二沟道区CHD2在竖直方向(Z方向)上的高度UF2。沿着在基板110以上恒定水平处在第二方向(Y方向)上延伸的水平线HL，在所述多个第二类型鳍形有源区FE的每个中的沟道区CHE的宽度FW4可以小于在第四区域IV中的第二鳍形有源区FD2中的第二沟道区CHD2的宽度FW2。然后，通过执行以上参考图23A至23C描述的工艺，如图10至13中示出的IC器件400可以被制造。
虽然制造图1至4中示出的IC器件100和图10至13中示出的IC器件400的示例性方法在以上参考图14A至26B被描述，但是通过使用自示例性实施方式变化或改变的任何方法而在实施方式的范围内具有各种变形结构的IC器件，例如包括图5至7中示出的IC器件100、在图8中示出的IC器件200、以及在图9A和9B中示出的IC器件300A和300b的第三区域III的结构，在实施方式的范围内。
虽然包括具有3维沟道的鳍型场效应晶体管(FinFET)的示例性IC器件和制造该IC器件的示例性方法在以上被描述，但是实施方式不限于此。对于本领域普通技术人员而言明显的是，通过在实施方式的范围内的各种变形和变化而提供例如包括具有实施方式的特征的平坦的金氧-氧化物-半导体场效应晶体管(MOSFET)的IC器件以及制造其的方法。
图27是根据示例实施方式的电子系统2000的框图。
电子系统2000可以包括通过总线2050彼此连接的控制器2010、输入/输出(I/O)器件2020、存储器2030和接口2040。
控制器2010可以包括微处理器、数字信号处理器和类似的处理器的至少之一。I/O器件2020可以包括键区、键盘和显示器的至少之一。存储器2030可以用于存储由控制器2010执行的命令。例如，存储器2030可以用于存储用户数据。
电子系统2000可以组成能够在无线通信装置中或者在无线环境下发送和/或接收信息的装置。电子系统2000的接口2040可以配置有通过无线通信网络发送和接收数据的无线接口。接口2040可以包括天线和/或无线收发器。在一示例实施方式中，电子系统2000可以用于第三代通信系统的通信接口协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝(NADC)、扩展-时分多址(E-TDMA)和宽带码分多址(WCMA)。电子系统2000可以包括根据参考图1至13描述的示例实施方式的IC器件100、200、300和400以及在实施方式的范围内从其变形的IC器件的至少之一。
在此已经公开了示例实施方式，虽然采用了专用术语，但是它们仅以一般性和描述性意义被使用和解释而不用于限制。在一些情况下，如到提交本申请为止对于本领域的普通技术人员来说可能显然的是，结合具体实施方式描述的特征、特性和/或元件可以被单独地使用，或者可以与结合其它实施方式描述的特征、特性和/或元件一起使用，除非另外明确表明。因此，本领域的普通技术人员将理解，可以在形式和细节上进行各种改变，而不脱离如由权利要求书所阐述的本发明的精神和范围。
2016年3月7日在韩国知识产权局提交的发明名称为“Integrated CircuitDevice and Method of Manufacturing the Same(集成电路器件及其制造方法)”的第10-2016-0027138号韩国专利申请通过引用被整体合并于此。

Claims (25)

1.一种集成电路(IC)器件，包括：
彼此邻近的一对鳍形有源区，在其间有鳍分离区，所述一对鳍形有源区延伸成一行；以及
在所述鳍分离区中的鳍分离绝缘结构，
其中所述一对鳍形有源区包括第一鳍形有源区，所述第一鳍形有源区具有限定部分的所述鳍分离区的第一拐角，以及
其中所述鳍分离绝缘结构包括：
下绝缘图案，覆盖所述一对鳍形有源区的侧壁，以及
上绝缘图案，在所述下绝缘图案上以覆盖所述第一拐角的至少部分，所述上绝缘图案具有在比所述一对鳍形有源区的每个的顶表面高的水平处的顶表面。
2.如权利要求1所述的IC器件，其中所述上绝缘图案的所述顶表面具有凸起的倒圆表面轮廊。
3.如权利要求1所述的IC器件，还包括在所述第一鳍形有源区的区域上的半导体外延图案，在所述半导体外延图案的相反两侧的所述第一鳍形有源区的顶表面具有不同的高度。
4.如权利要求1所述的IC器件，其中所述一对鳍形有源区还包括第二鳍形有源区，所述第二鳍形有源区具有限定部分的所述鳍分离区的第二拐角，所述上绝缘图案覆盖所述第二拐角的至少部分。
5.一种集成电路(IC)器件，包括：
彼此邻近的一对鳍形有源区，在其间有鳍分离区，所述一对鳍形有源区沿着第一方向延伸成一行，并且所述鳍分离区在所述第一方向上具有第一宽度；
鳍分离绝缘结构，在所述一对鳍形有源区之间的所述鳍分离区中，所述鳍分离绝缘结构包括下绝缘图案以及在所述下绝缘图案上的上绝缘图案，所述上绝缘图案在与所述第一方向交叉的第二方向上延伸，所述上绝缘图案具有凸起的倒圆顶表面轮廊并且在所述第一方向上具有大于所述第一宽度的第二宽度；
正常栅极，在从所述一对鳍形有源区中选择的第一鳍形有源区中在所述第二方向上延伸；以及
半导体外延图案，在所述第一鳍形有源区的在所述正常栅极与所述鳍分离绝缘结构之间的区域上，所述半导体外延图案与所述鳍分离绝缘结构间隔开，
其中所述第一鳍形有源区在所述半导体外延图案的相反两侧的顶表面具有不同的高度。
6.如权利要求5所述的IC器件，其中所述第一鳍形有源区的在其边缘处的外部顶表面具有比所述第一鳍形有源区的内部顶表面高的高度，所述外部顶表面在所述半导体外延图案与所述鳍分离绝缘结构之间，并且所述内部顶表面比所述外部顶表面更远离所述第一鳍形有源区的所述边缘。
7.如权利要求5所述的IC器件，其中所述上绝缘图案具有在比所述一对鳍形有源区的每个的顶表面高的水平处的顶表面。
8.如权利要求5所述的IC器件，还包括在所述上绝缘图案上的虚设栅极，所述虚设栅极平行于所述正常栅极延伸。
9.如权利要求5所述的IC器件，其中所述一对鳍形有源区的每一个包括在面对所述鳍分离区的边缘区域的上部分处的倒角拐角，并且所述鳍分离绝缘结构的所述上绝缘图案覆盖所述倒角拐角的至少部分。
10.一种集成电路(IC)器件，包括：
在基板上的第一区域中彼此邻近的一对第一鳍形有源区，在其间有具有第一宽度的第一鳍分离区，所述一对第一鳍形有源区延伸成第一行；
第一鳍分离绝缘结构，在所述第一鳍分离区中在与所述第一行交叉的方向上延伸并且具有第一顶表面，所述第一顶表面具有凸起的倒圆顶表面轮廊，所述第一顶表面具有大于所述第一宽度的第二宽度；
第一正常栅极，在从所述一对第一鳍形有源区中选择的一个第一鳍形有源区的区域上延伸；以及
第一半导体外延图案，在从所述一对第一鳍形有源区中选择的所述一个第一鳍形有源区的在所述第一正常栅极和所述第一鳍分离绝缘结构之间的区域上，所述第一半导体外延图案与所述第一鳍分离绝缘结构间隔开，
其中从所述一对第一鳍形有源区中选择的所述一个第一鳍形有源区在所述第一半导体外延图案的相反两侧的顶表面具有不同的高度。
11.根据权利要求10所述的IC器件，还包括：
一对第二鳍形有源区，在所述基板上的第二区域中彼此邻近，且在其间有具有第三宽度的第二鳍分离区，并且所述一对第二鳍形有源区延伸成第二行；
第二鳍分离绝缘结构，在所述第二鳍分离区中在与所述第二行交叉的方向上延伸并且具有第二顶表面，所述第二顶表面具有凸起的倒圆顶表面轮廊，所述第二顶表面具有大于所述第三宽度的第四宽度；
第二正常栅极，在从所述一对第二鳍形有源区中选择的一个第二鳍形有源区的区域上延伸；以及
第二半导体外延图案，在从所述一对第二鳍形有源区中选择的所述一个第二鳍形有源区的在所述第二正常栅极与所述第二鳍分离绝缘结构之间的区域上，所述第二半导体外延图案与所述第二鳍分离绝缘结构接触，
其中所述第二半导体外延图案具有远离所述第二鳍分离绝缘结构的比所述第二鳍分离绝缘结构的所述第二顶表面低的点倾斜地延伸的面。
12.一种集成电路(IC)器件，包括：
三个鳍形有源区，沿着第一方向顺序地延伸成一行；
第一鳍分离绝缘结构，在第一鳍形有源区和第二鳍形有源区之间的第一鳍分离区中在与所述第一方向交叉的第二方向上延伸，并且具有凸起的倒圆顶表面轮廊，所述第一鳍形有源区和所述第二鳍形有源区是所述三个鳍形有源区中的相邻两个；以及
第二鳍分离绝缘结构，在所述第二方向上在所述第二鳍形有源区和第三鳍形有源区之间的第二鳍分离区中延伸，并且具有凸起的倒圆顶表面轮廊，所述第二鳍形有源区和所述第三鳍形有源区是所述三个鳍形有源区中的相邻两个，
其中所述第二鳍形有源区在所述第一方向上的长度小于所述第一鳍形有源区和所述第三鳍形有源区的每个在所述第一方向上的长度，以及
在所述第二鳍形有源区中的沟道区的宽度大于所述第一鳍形有源区和所述第三鳍形有源区的每个的沟道区的宽度。
13.根据权利要求12所述的IC器件，其中在所述第二鳍形有源区中的所述沟道区的竖直方向高度小于所述第一鳍形有源区和所述第三鳍形有源区的每个的所述沟道区的竖直方向高度。
14.如权利要求12所述的IC器件，还包括：
第一器件隔离膜，覆盖所述第一鳍形有源区的相反侧壁；
第二器件隔离膜，覆盖所述第二鳍形有源区的相反侧壁；以及
第三器件隔离膜，覆盖所述第三鳍形有源区的相反侧壁，
其中所述第二器件隔离膜的顶表面具有比所述第一器件隔离膜和所述第三器件隔离膜的每个的顶表面高的高度。
15.如权利要求12所述的IC器件，其中三个鳍形有源区的至少一个包括在面对所述第一鳍分离绝缘结构和所述第二鳍分离绝缘结构的其中之一的边缘区域处的倒角拐角，并且所述第一鳍分离绝缘结构和所述第二鳍分离绝缘结构的至少之一覆盖所述倒角拐角的至少部分。
16.如权利要求12所述的IC器件，还包括半导体外延图案，所述半导体外延图案在所述三个鳍形有源区的至少一个鳍形有源区的区域上，所述至少一个鳍形有源区在所述半导体外延图案的相反两侧的顶表面具有不同的高度。
17.一种集成电路(IC)器件，包括：
多个第一类型鳍形有源区，在基板的第一区域中彼此平行地延伸达至少第一长度；
一对鳍分离绝缘结构，在所述第一区域中在与所述多个第一类型鳍形有源区交叉的方向上分别在两个分离的鳍分离区中延伸；以及
多个第二类型鳍形有源区，在所述基板的第二区域中彼此平行地连续延伸达至少所述第一长度，
所述一对鳍分离绝缘结构的每个具有凸起的倒圆顶表面轮廊，以及
所述多个第一类型鳍形有源区的每个在所述一对鳍分离绝缘结构之间的宽度大于所述多个第二类型鳍形有源区的每个的宽度。
18.如权利要求17所述的IC器件，其中所述多个第一类型鳍形有源区的每个的沟道区的竖直方向高度小于所述多个第二类型鳍形有源区的每个的沟道区的竖直方向高度。
19.如权利要求17所述的IC器件，还包括：
第一器件隔离膜，在所述第一区域中覆盖所述多个第一类型鳍形有源区的每个的相反侧壁；以及
第二器件隔离膜，在所述第二区域中覆盖所述多个第二类型鳍形有源区的每个的相反侧壁，
其中所述第一器件隔离膜的顶表面高于所述第二器件隔离膜的顶表面。
20.如权利要求17所述的IC器件，其中所述多个第一类型鳍形有源区的至少一个包括在面对所述一对鳍分离绝缘结构的至少一个的边缘区域的上部分处的倒角拐角，并且所述一对鳍分离绝缘结构的所述至少一个覆盖所述倒角拐角的至少部分。
21.一种制造集成电路(IC)器件的方法，所述方法包括：
形成一对初级有源区，所述一对初级有源区彼此相邻并且延伸成一行，在其间具有鳍分离区；
形成覆盖所述一对初级有源区的每个的侧壁的器件隔离膜；
通过去除在所述鳍分离区中的所述器件隔离膜的部分以及所述一对初级有源区的部分而在所述一对初级有源区中形成一对倒角拐角，以及形成与所述一对倒角拐角一起在所述鳍分离区中限定凹陷区域的下绝缘图案；
形成填充所述下绝缘图案上的所述凹陷区域并且突出得高于所述一对初级有源区的每个的顶表面的上绝缘层；
在所述一对初级有源区上形成覆盖所述上绝缘层的相反侧壁的牺牲间隔物；
去除所述器件隔离膜的部分以降低其高度并且同时去除所述鳍分离区中的所述牺牲间隔物和所述上绝缘层，从而同时形成一对鳍形有源区以及在所述下绝缘图案上的上绝缘图案，所述一对鳍形有源区每个具有在所述器件隔离膜以上从所述一对初级有源区突出的沟道区，所述上绝缘图案具有比所述下绝缘图案大的宽度；以及
形成晶体管，所述晶体管包括在所述一对鳍形有源区的至少一个上的栅线以及在所述一对鳍形有源区的所述至少一个上的所述栅线的相反侧上的一对源/漏区。
22.如权利要求21所述的方法，其中形成所述牺牲间隔物包括：
形成覆盖所述一对初级有源区的暴露表面以及所述上绝缘层的顶表面和相反侧壁的牺牲衬层；以及
使用各向异性干法蚀刻工艺部分地去除除了所述牺牲衬层的覆盖所述上绝缘层的所述相反侧壁的区域之外的所述牺牲衬层，从而暴露所述上绝缘层的所述顶表面以及所述一对初级有源区的所述顶表面。
23.如权利要求21所述的方法，其中形成所述牺牲间隔物包括：
形成覆盖所述一对初级有源区的暴露表面以及所述上绝缘层的顶表面和相反侧壁的牺牲衬层；以及
使用各向异性干法蚀刻工艺，部分地去除除了所述牺牲衬层的覆盖所述上绝缘层的所述相反侧壁的区域之外的所述牺牲衬层，并且同时从所述一对初级有源区的所述顶表面去除所述一对初级有源区的部分，从而在所述一对初级有源区的所述顶表面中形成台阶差部分。
24.一种集成电路(IC)器件，包括：
一对鳍形有源区，彼此邻近并且其间具有鳍分离区；
正常栅极，与所述一对鳍形有源区的至少一个交叉；
源/漏区，邻近所述正常栅极；以及
在所述鳍分离区中的鳍分离绝缘结构，所述鳍分离绝缘结构包括：
下绝缘图案，交叠所述源/漏区的至少一部分，以及
上绝缘图案，在所述下绝缘图案上并且交叠所述源/漏区的至少一部分，所述上绝缘图案具有比所述下绝缘图案大的宽度，并且具有在比所述一对鳍形有源区的每个的顶表面高的水平处的顶表面。
25.如权利要求24所述的IC器件，其中所述上绝缘图案的所述顶表面具有半圆形的截面。
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