Nothing Special   »   [go: up one dir, main page]

KR20170104282A - 집적회로 소자 및 그 제조 방법 - Google Patents

집적회로 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20170104282A
KR20170104282A KR1020160027138A KR20160027138A KR20170104282A KR 20170104282 A KR20170104282 A KR 20170104282A KR 1020160027138 A KR1020160027138 A KR 1020160027138A KR 20160027138 A KR20160027138 A KR 20160027138A KR 20170104282 A KR20170104282 A KR 20170104282A
Authority
KR
South Korea
Prior art keywords
region
pair
pinned active
active regions
pinned
Prior art date
Application number
KR1020160027138A
Other languages
English (en)
Other versions
KR102446862B1 (ko
Inventor
정재엽
엄명윤
박기관
유정균
차동호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160027138A priority Critical patent/KR102446862B1/ko
Priority to US15/446,322 priority patent/US10096714B2/en
Priority to CN201710130993.8A priority patent/CN107170741B/zh
Publication of KR20170104282A publication Critical patent/KR20170104282A/ko
Priority to US16/150,795 priority patent/US10483399B2/en
Application granted granted Critical
Publication of KR102446862B1 publication Critical patent/KR102446862B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

집적회로 소자는 일직선 상에서 연장되는 한 쌍의 핀형 활성 영역과, 분리 영역에 형성된 핀 분리용 절연 구조물을 포함한다. 한 쌍의 핀형 활성 영역은 핀 분리 영역의 일부를 한정하는 제1 챔퍼 코너를 가지는 제1 핀형 활성 영역을 포함한다. 핀 분리용 절연 구조물은 한 쌍의 핀형 활성 영역 각각의 측벽을 덮는 하부 절연 패턴과, 하부 절연 패턴 위에서 제1 챔퍼 코너의 적어도 일부를 덮고 한 쌍의 핀형 활성 영역 각각의 상면보다 높은 레벨의 상면을 가지는 상부 절연 패턴을 포함한다.

Description

집적회로 소자 및 그 제조 방법{Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 트랜지스터의 사이즈가 축소됨에 따라 트랜지스터의 채널 영역을 제공하는 핀형 활성 영역의 탑(top) 부분에서 필요한 높이 및 폭을 확보하면서 인접한 도전 영역들 간의 단락을 방지할 수 있는 안정된 구조를 구현할 수 있는 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 인접한 도전 영역들 간의 단락을 방지함으로써 핀 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 인접한 도전 영역들 간의 단락을 방지함으로써 핀 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 핀 분리 영역을 사이에 두고 서로 이웃하며 일직선 상에서 연장되는 한 쌍의 핀형 활성 영역과, 상기 핀 분리 영역에 형성된 핀 분리용 절연 구조물을 포함한다. 상기 한 쌍의 핀형 활성 영역은 상기 핀 분리 영역의 일부를 한정하는 제1 챔퍼 코너(chamfered corner)를 가지는 제1 핀형 활성 영역을 포함한다. 상기 핀 분리용 절연 구조물은 상기 한 쌍의 핀형 활성 영역 각각의 측벽을 덮는 하부 절연 패턴과, 상기 하부 절연 패턴 위에서 상기 제1 챔퍼 코너의 적어도 일부를 덮도록 형성되고 상기 한 쌍의 핀형 활성 영역 각각의 상면보다 높은 레벨의 상면을 가지는 상부 절연 패턴을 포함한다.
상기 상부 절연 패턴의 상기 상면은 위로 볼록하게 라운딩된 프로파일을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 제1 핀형 활성 영역 중 일부 영역에 형성된 반도체 에피택셜 패턴을 더 포함할 수 있다. 상기 제1 핀형 활성 영역의 상면은 상기 반도체 에피택셜 패턴을 중심으로 그 양 측에서의 높이가 서로 다를 수 있다. 일부 실시예들에서, 상기 제1 핀형 활성 영역의 상면 중 상기 반도체 에피택셜 패턴과 상기 제1 챔퍼 코너와의 사이에 있는 끝부측 부분의 높이는 상기 제1 핀형 활성 영역의 상면 중 상기 반도체 에피택셜 패턴을 중심으로 상기 제1 챔퍼 코너의 반대측에 있는 중앙측 부분의 높이보다 더 높을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 한 쌍의 핀형 활성 영역은 상기 핀 분리 영역의 일부를 한정하는 제2 챔퍼 코너를 가지는 제2 핀형 활성 영역을 더 포함할 수 있다. 상기 상부 절연 패턴은 상기 제2 챔퍼 코너의 적어도 일부를 덮을 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 방향을 따라 제1 폭을 가지는 핀 분리 영역을 사이에 두고 서로 이웃하며 상기 제1 방향을 따라 일직선 상에 연장되는 한 쌍의 핀형 활성 영역과, 상기 핀 분리 영역에서 상기 한 쌍의 핀형 활성 영역 사이에 개재되는 하부 절연 패턴과, 상기 하부 절연 패턴 위에서 상기 제1 방향에 교차하는 제2 방향을 따라 연장되고 상기 제1 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지고 위로 볼록하게 라운딩된 상면 프로파일 (convex rounded top surface profile)을 가지는 상부 절연 패턴을 포함하는 핀 분리용 절연 구조물과, 상기 한 쌍의 핀형 활성 영역 중에서 선택되는 제1 핀형 활성 영역 위에서 상기 제2 방향으로 연장되는 노말 게이트와, 상기 노말 게이트와 상기 핀 분리용 절연 구조물과의 사이에서 상기 제1 핀형 활성 영역 중 상기 핀 분리용 절연 구조물로부터 이격된 위치에 형성된 반도체 에피택셜 패턴을 포함한다. 상기 제1 핀형 활성 영역의 상면은 상기 반도체 에피택셜 패턴을 중심으로 그 양 측에서의 높이가 서로 다르다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 핀형 활성 영역의 상면 중 상기 반도체 에피택셜 패턴과 상기 핀 분리용 절연 구조물과의 사이에 있는 끝부측 부분의 높이는 상기 제1 핀형 활성 영역의 상면 중 상기 반도체 에피택셜 패턴을 중심으로 상기 핀 분리용 절연 구조물의 반대측에 있는 중앙측 부분의 높이보다 더 높을 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 상부 절연 패턴은 상기 한 쌍의 핀형 활성 영역 각각의 상면보다 더 높은 레벨의 상면을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 상부 절연 패턴 상에서 상기 노말 게이트와 평행하게 연장되는 더미 게이트를 더 포함할 수 있다. 상기 더미 게이트의 저면 레벨은 상기 노말 게이트의 저면 레벨보다 더 높을 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 반도체 에피택셜 패턴은 상기 제1 핀형 활성 영역에 형성된 리세스 영역 내에 형성되고, 상기 제1 핀형 활성 영역의 상면보다 더 높은 레벨의 상면을 가질 수 있다.
일부 실시예들에서, 상기 반도체 에피택셜 패턴은 Si 또는 SiC로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 한 쌍의 핀형 활성 영역은 각각 상기 핀 분리 영역에 대면하는 측벽의 상측에 형성된 챔퍼 코너(chamfered corner)를 구비할 수 있다. 상기 핀 분리용 절연 구조물 중 상기 상부 절연 패턴은 상기 챔퍼 코너의 적어도 일부를 덮을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상의 제1 영역에서 제1 폭의 제1 핀 분리 영역을 사이에 두고 서로 이웃하며 제1 직선 상에 연장되는 한 쌍의 제1 핀형 활성 영역과, 상기 제1 핀 분리 영역에서 상기 제1 직선에 교차하는 방향으로 연장되고 상기 제1 폭보다 더 큰 제2 폭을 가지고 위로 볼록하게 라운딩된 프로파일의 제1 상면을 가지는 제1 핀 분리용 절연 구조물과, 상기 한 쌍의 제1 핀형 활성 영역 중 선택된 위치 위에서 연장되는 제1 노말 게이트와, 상기 한 쌍의 제1 핀형 활성 영역 중 상기 제1 노말 게이트와 상기 제1 핀 분리용 절연 구조물과의 사이에서 상기 제1 핀 분리용 절연 구조물로부터 이격된 위치에 형성된 제1 반도체 에피택셜 패턴을 포함한다. 상기 한 쌍의 제1 핀형 활성 영역은 상기 제1 반도체 에피택셜 패턴을 중심으로 그 양 측에서의 상면의 높이가 서로 다르다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 상기 기판 상의 제2 영역에서 제3 폭의 제2 핀 분리 영역을 사이에 두고 서로 이웃하며 제2 직선 상에 연장되는 한 쌍의 제2 핀형 활성 영역과, 상기 제2 핀 분리 영역에서 상기 제2 직선에 교차하는 방향으로 연장되고 상기 제3 폭보다 더 큰 제4 폭을 가지고 위로 볼록하게 라운딩된 프로파일의 제2 상면을 가지는 제2 핀 분리용 절연 구조물과, 상기 한 쌍의 제2 핀형 활성 영역 중 선택된 위치 위에서 연장되는 제2 노말 게이트와, 상기 한 쌍의 제2 핀형 활성 영역 중 상기 제2 노말 게이트와 상기 제2 핀 분리용 절연 구조물과의 사이에서 상기 제2 핀 분리용 절연 구조물에 접하여 형성된 제2 반도체 에피택셜 패턴을 더 포함할 수 있다. 상기 제2 반도체 에피택셜 패턴은 상기 제2 핀 분리용 절연 구조물 중 상기 제2 상면보다 낮은 지점으로부터 상기 제2 핀 분리용 절연 구조물로부터 멀어짐에 따라 상측으로 경사지도록 연장되는 패싯(facet)을 가질 수 있다.
일부 실시예들에서, 상기 제1 반도체 에피택셜 패턴은 Si 또는 SiC로 이루어지고, 상기 제2 반도체 에피택셜 패턴은 SiGe로 이루어질 수 있다.
일부 실시예들에서, 상기 한 쌍의 제1 핀형 활성 영역 및 상기 한 쌍의 제2 핀형 활성 영역 중 적어도 하나의 핀형 활성 영역은 챔퍼 코너를 구비할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 제1 방향을 따라 일직선 상에 차례로 연장되는 3 개의 핀형 활성 영역과, 상기 3 개의 핀형 활성 영역 중 이웃하는 제1 핀형 활성 영역 및 제2 핀형 활성 영역 사이의 제1 핀 분리 영역에서 상기 제1 방향에 교차하는 제2 방향을 따라 연장되고 위로 볼록하게 라운딩된 상면 프로파일 (convex rounded top surface profile)을 가지는 제1 핀 분리용 절연 구조물과, 상기 3 개의 핀형 활성 영역 중 이웃하는 상기 제2 핀형 활성 영역 및 제3 핀형 활성 영역 사이의 제2 핀 분리 영역에서 상기 제2 방향을 따라 연장되고 위로 볼록하게 라운딩된 상면 프로파일을 가지는 제2 핀 분리용 절연 구조물을 가진다. 상기 제1 방향에서 상기 제2 핀형 활성 영역의 길이는 상기 제1 및 제3 핀형 활성 영역 각각의 길이보다 짧고, 상기 제2 핀형 활성 영역의 채널 영역의 폭은 상기 제1 및 제3 핀형 활성 영역 각각의 채널 영역의 폭보다 더 크다.
일부 실시예들에서, 상기 제2 핀형 활성 영역의 채널 영역의 수직 방향 높이는 상기 제1 및 제3 핀형 활성 영역 각각의 채널 영역의 수직 방향 높이보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 상기 제1 핀형 활성 영역의 양 측벽을 덮는 제1 소자분리막, 상기 제2 핀형 활성 영역의 양 측벽을 덮는 제2 소자분리막, 및 상기 제3 핀형 활성 영역의 양 측벽을 덮는 제3 소자분리막을 더 포함할 수 있다. 상기 제2 소자분리막의 상면의 높이는 상기 제1 및 제3 소자분리막 각각의 상면의 높이보다 더 높을 수 있다.
일부 실시예들에서, 상기 3 개의 핀형 활성 영역 중 적어도 하나는 상기 제1 및 제2 핀 분리용 절연 구조물 중 어느 하나에 대면하는 끝부에 챔퍼 코너(chamfered corner)를 가질 수 있다. 상기 제1 및 제2 핀 분리용 절연 구조물 중 적어도 하나는 상기 챔퍼 코너의 적어도 일부를 덮을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 상기 3 개의 핀형 활성 영역 중 적어도 하나의 핀형 활성 영역의 일부 영역에 형성된 반도체 에피택셜 패턴을 더 포함할 수 있다. 상기 적어도 하나의 핀형 활성 영역은 상기 반도체 에피택셜 패턴을 중심으로 그 양 측에서의 상면의 레벨이 서로 다를 수 있다. 일부 실시예들에서, 상기 적어도 하나의 핀형 활성 영역의 상면 중 상기 반도체 에피택셜 패턴을 중심으로 상기 제1 및 제2 핀 분리용 절연 구조물 중 적어도 하나에 더 인접한 끝부측 부분의 높이는 그 반대측에 있는 중앙측 부분의 높이보다 더 높을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판의 제1 영역에서 적어도 제1 길이에 걸쳐 상호 평행하게 연장되는 복수의 제1 타입 핀형 활성 영역과, 상기 제1 영역에서 서로 이격된 2 개의 핀 분리 영역을 따라 상기 복수의 제1 타입 핀형 활성 영역을 가로질러 연장되는 한 쌍의 핀 분리용 절연 구조물과, 상기 기판의 제2 영역에서 적어도 상기 제1 길이에 걸쳐 상호 평행하게 연장되고 상기 적어도 제1 길이의 구간에서 끊어짐 없이 연장되는 복수의 제2 타입 핀형 활성 영역을 포함한다. 상기 한 쌍의 핀 분리용 절연 구조물은 각각 위로 볼록하게 라운딩된 상면 프로파일 (convex rounded top surface profile)을 가지고, 상기 복수의 제1 타입 핀형 활성 영역 중 상기 한 쌍의 핀 분리용 절연 구조물 사이에 있는 부분들 각각의 폭은 상기 복수의 제2 타입 핀형 활성 영역 각각의 폭보다 더 크다.
일부 실시예들에서, 상기 복수의 제1 타입 핀형 활성 영역 각각의 채널 영역의 수직 방향 높이는 상기 복수의 제2 타입 핀형 활성 영역 각각의 채널 영역의 수직 방향 높이보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 상기 제1 영역에서 상기 복수의 제1 타입 핀형 활성 영역 각각의 양 측벽을 덮는 제1 소자분리막과, 상기 제2 영역에서 상기 복수의 제2 타입 핀형 활성 영역 각각의 양 측벽을 덮는 제2 소자분리막을 더 포함할 수 있다. 상기 제1 소자분리막의 상면의 높이는 상기 제2 소자분리막의 상면의 높이보다 더 높을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 복수의 제1 타입 핀형 활성 영역 중 적어도 하나는 상기 한 쌍의 핀 분리용 절연 구조물에 대면하는 측벽 상부에 챔버 코너를 가질 수 있다. 상기 한 쌍의 핀 분리용 절연 구조물 중 적어도 하나는 상기 챔퍼 코너의 적어도 일부를 덮을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 복수의 제1 타입 핀형 활성 영역 중 적어도 하나의 제1 타입 핀형 활성 영역은 상기 한 쌍의 핀 분리용 절연 구조물로부터 이격된 반도체 에피택셜 패턴을 더 포함할 수 있다. 상기 적어도 하나의 제1 타입 핀형 활성 영역은 상기 반도체 에피택셜 패턴을 중심으로 그 양 측에서의 상면의 레벨이 서로 다를 수 있다. 일부 실시예들에서, 상기 적어도 하나의 제1 타입 핀형 활성 영역에서 상기 반도체 에피택셜 패턴을 중심으로 그 양 측에서의 상면 중 상기 한 쌍의 핀 분리용 절연 구조물에 더 가까운 부분의 상면의 레벨이 더 높을 수 있다.
본 발명의 기술적 사상에 의한 일 다른 양태에 따른 집적회로 소자의 제조 방법에서는 핀 분리 영역을 사이에 두고 서로 이웃하며 일직선 상에서 연장되어 있는 한 쌍의 예비 활성 영역을 형성한다. 상기 한 쌍의 예비 활성 영역 각각의 측벽들을 덮는 소자분리막을 형성한다. 상기 핀 분리 영역에서 상기 소자분리막의 일부와 상기 한 쌍의 예비 활성 영역의 일부를 제거하여 상기 한 쌍의 예비 활성 영역에 한 쌍의 챔퍼 코너를 형성하고 상기 핀 분리 영역에서 상기 한 쌍의 챔퍼 코너와 함께 리세스 영역을 한정하는 하부 절연 패턴을 형성한다. 상기 하부 절연 패턴 위에서 상기 리세스 영역을 채우면서 상기 한 쌍의 예비 활성 영역의 상면보다 더 높이 돌출되는 상부 절연막을 형성한다. 상기 한 쌍의 예비 활성 영역 위에서 상부 절연막의 양 측벽을 덮는 희생 스페이서를 형성한다. 상기 소자분리막의 높이가 낮아지도록 일부를 제거하는 동시에 상기 핀 분리 영역에서 상기 상부 절연막 및 상기 희생 스페이서를 제거하여, 상기 한 쌍의 예비 활성 영역으로부터 상기 소자분리막 위로 노출되는 채널 영역을 가지는 한 쌍의 핀형 활성 영역을 형성하는 동시에 상기 하부 절연 패턴 위에 상기 하부 절연 패턴보다 더 큰 폭을 가지는 상부 절연 패턴을 형성한다. 상기 한 쌍의 핀형 활성 영역 위에 게이트 라인과 상기 게이트 라인의 양 측에 형성되는 한 쌍의 소스/드레인 영역을 포함하는 트랜지스터를 형성한다.
상기 희생 스페이서를 형성하는 단계는 상기 한 쌍의 예비 활성 영역의 노출 표면과 상기 상부 절연막의 상면 및 양 측벽을 덮는 희생 라이너를 형성하는 단계와, 이방성 건식 식각 공정을 이용하여 상기 희생 라이너 중 상기 상부 절연막의 양 측벽을 덮는 부분들을 제외한 나머지 부분들을 제거하여 상기 상부 절연막의 상면과 상기 한 쌍의 예비 활성 영역의 상면을 노출시키는 단계를 포함할 수 있다.
상기 희생 스페이서를 형성하는 단계는 상기 한 쌍의 예비 활성 영역의 노출 표면과 상기 상부 절연막의 상면 및 양 측벽을 덮는 희생 라이너를 형성하는 단계와, 이방성 건식 식각 공정을 이용하여 상기 희생 라이너 중 상기 상부 절연막의 양 측벽을 덮는 부분들을 제외한 나머지 부분들을 제거하는 동시에 상기 한 쌍의 예비 활성 영역을 그 상면으로부터 일부 제거하여 상기 한 쌍의 예비 활성 영역의 상면에 단차부를 형성하는 단계를 포함할 수 있다.
상기 한 쌍의 소스/드레인 영역 중 상기 게이트 라인과 상기 핀 분리 영역과의 사이에 형성되는 소스/드레인 영역은 상기 단차부에 형성될 수 있다.
상기 한 쌍의 핀형 활성 영역을 형성하는 동시에 상기 상부 절연 패턴을 형성하는 단계는 습식 식각 공정을 이용하여 수행될 수 있다.
상기 한 쌍의 핀형 활성 영역을 형성하는 동시에 상기 상부 절연 패턴을 형성하는 단계에서, 상기 상부 절연 패턴은 상기 한 쌍의 핀형 활성 영역의 상면보다 더 높은 레벨의 상면을 가지도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 핀 분리 영역을 구성하는 핀 분리용 절연 구조물의 충분한 높이 및 충분한 폭을 확보함으로써, 핀 분리 영역에 형성되는 더미 게이트와 핀형 활성 영역 위에 형성되는 노말 게이트의 양측에 각각 형성되는 소스/드레인 영역과의 사이의 단락을 방지할 수 있는 구조를 제공한다. 또한, 핀형 활성 영역의 채널 영역을 노출시키기 위하여 소자분리막의 리세스 공정을 수행하는 데 있어서, 플라즈마 등의 건식 식각 분위기를 이용하지 않고 습식 식각 공정을 이용함으로써, 핀형 활성 영역의 채널 영역이 건식 식각 분위기에 의해 손상되거나 열화될 염려가 없고, 비교적 큰 폭을 채널 영역을 확보할 수 있다. 따라서, 고도로 다운스케일링된 트랜지스터를 구성하는 핀형 활성 영역에서 캐리어 이동도가 열화되거나 전류 밀도의 감소, 누설 전류 증가 등과 같은 불량을 감소시켜, 고도로 스케일링된 핀 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 2는 도 1의 2A - 2A' 선 단면, 2B - 2B' 선 단면, 및 2C - 2C' 선 단면의 주요 구성들을 도시한 단면도이고, 도 3은 도 1의 3 - 3' 선 단면의 주요 구성들을 도시한 단면도이고, 도 4는 도 1의 4 - 4' 선 단면의 주요 구성들을 도시한 단면도이다.
도 5는 도 1에 예시한 집적회로 소자에 포함될 수 있는 제3 영역의 주요 구성을 도시한 평면 레이아웃이다.
도 6은 도 5의 6A - 6A' 선 단면 및 6B - 6B' 선 단면의 주요 구성들을 도시한 단면도이다.
도 7은 도 5의 7 - 7' 선 단면의 주요 구성들을 도시한 단면도이다.
도 8은 도 5 내지 도 7에 예시한 집적회로 소자의 변형예를 설명하기 위한 단면도이다.
도 9a 및 도 9b는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들을 설명하기 위한 평면 레이아웃 다이어그램들이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 11은 도 10의 11A - 11A' 선 단면, 11B - 11B' 선 단면, 및 11C - 11C' 선 단면의 주요 구성들을 도시한 단면도이다.
도 12는 도 10에 예시한 집적회로 소자에 포함될 수 있는 제5 영역 주요 구성을 도시한 평면 레이아웃이다.
도 13은 도 12의 13A - 13A' 선 단면, 13B - 13B' 선 단면, 및 13C - 13C' 선 단면의 주요 구성들을 도시한 단면도이다.
도 14a 내지 도 23c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 24a 내지 도 26b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 1을 참조하면, 집적회로 소자(100)는 제1 영역(I) 및 제2 영역(II)을 포함한다.
상기 제1 영역(I) 및 제2 영역(II)은 상호 연결되어 있는 영역일 수도 있고 서로 이격된 영역일 수도 있다. 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II)은 동일한 기능을 수행하는 영역일 수 있다. 다른 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II)은 서로 다른 기능을 수행하는 영역일 수 있다. 예를 들면, 상기 제1 영역(I)은 로직 영역을 구성하는 일부이고, 상기 제2 영역(II)은 상기 로직 영역을 구성하는 다른 일부일 수 있다. 또 다른 일부 실시예들에서, 상기 제1 영역(I)은 메모리 영역 및 비메모리 영역 중에서 선택되는 어느 하나의 영역이고, 상기 제2 영역(II)은 상기 메모리 영역 및 비메모리 영역 중에서 선택되는 다른 하나의 영역일 수 있다.
상기 로직 영역은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FIL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
상기 메모리 영역은 SRAM 영역, DRAM 영역, MRAM 영역, RRAM 영역, 또는 PRAM 영역을 포함하고, 상기 비메모리 영역은 로직 영역을 포함할 수 있다.
상기 집적회로 소자(100)의 제1 영역(I)은 서로 이웃하며 일직선 상에서 연장되어 있는 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과, 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 위에서 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과 교차하는 방향으로 연장되는 복수의 제1 노말 게이트(NGA)를 포함한다. 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과 상기 복수의 제1 노말 게이트(NGA)가 교차하는 부분들에서 각각 제1 핀형 트랜지스터(TR1)가 형성될 수 있다.
상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)은 핀 분리 영역(FS)에 형성된 핀 분리용 절연 구조물(120)을 사이에 두고 서로 이격되어 있다. 상기 핀 분리용 절연 구조물(120)은 상기 복수의 제1 노말 게이트(NGA)와 평행한 방향으로 연장될 수 있다. 상기 한 쌍의 제1 노말 게이트(NGA) 사이에서 상기 핀 분리용 절연 구조물(120) 위에는 더미 게이트(DG)가 형성되어 있다. 상기 더미 게이트(DG)는 상기 핀 분리용 절연 구조물(120)과 수직으로 오버랩되도록 형성되며, 상기 복수의 제1 노말 게이트(NGA)와 평행한 방향으로 연장될 수 있다. 일부 실시예들에서, 상기 더미 게이트(DG)는 생략 가능하다.
상기 집적회로 소자(100)의 제2 영역(II)은 제2 핀형 활성 영역(FB)과, 상기 제2 핀형 활성 영역(FB) 위에서 상기 제2 핀형 활성 영역(FB)과 교차하는 방향으로 연장되는 제2 노말 게이트(NGB)를 포함한다. 상기 제2 핀형 활성 영역(FB)과 상기 제2 노말 게이트(NGB)가 교차하는 부분에서 제2 핀형 트랜지스터(TR2)가 형성될 수 있다.
도 1에서, 제1 영역(I)에는 한 쌍의 제1 핀형 활성 영역(FA1, FA2)이 예시되어 있고, 제2 영역(II)에는 1 개의 제2 핀형 활성 영역(FB)이 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 각각 2 개 또는 그 이상의 복수의 핀형 활성 영역이 형성될 수 있으며, 그 개수가 특별히 제한되는 것은 아니다.
도 2는 도 1의 2A - 2A' 선 단면, 2B - 2B' 선 단면, 및 2C - 2C' 선 단면의 주요 구성들을 도시한 단면도이고, 도 3은 도 1의 3 - 3' 선 단면의 주요 구성들을 도시한 단면도이고, 도 4는 도 1의 4 - 4' 선 단면의 주요 구성들을 도시한 단면도이다.
도 1 내지 도 4를 참조하면, 상기 집적회로 소자(100)의 제1 영역(I)에 있는 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과 제2 영역(II)에 있는 제2 핀형 활성 영역(FB)은 각각 기판(110)으로부터 상기 기판(110)의 주면(110M)에 수직인 방향 (Z 방향)으로 돌출되어 있다. 제1 영역(I)에서, 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)은 핀 분리 영역(FS)을 사이에 두고 서로 이웃하며 일직선 상에서 제1 방향 (X 방향)을 따라 길게 연장되어 있다. 제2 영역(II)에서, 제2 핀형 활성 영역(FB)이 상기 제1 방향 (X 방향)을 따라 길게 연장되어 있다. 도 1 내지 도 4에는 제1 영역(I)에 있는 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과 제2 영역(II)에 있는 제2 핀형 활성 영역(FB)이 동일한 방향으로 연장된 구성을 예시하였으나, 본 발명의 기술적 사상은 도 1 내지 도 4에 예시한 바에 한정되지 않는다. 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과 상기 제2 핀형 활성 영역(FB)은 서로 다른 방향으로 연장될 수도 있다.
제1 영역(I)에서, 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)은 제1 소자분리막(112A)으로 덮이는 측벽을 가지는 제1 베이스 부분(B1)과, 상기 제1 베이스 부분(B1)으로부터 상측 방향 (Z 방향)으로 연장되고 상기 제1 소자분리막(112A)보다 높게 돌출되어 있는 제1 채널 영역(CH1)을 포함한다.
제1 영역(I)에서, 핀 분리용 절연 구조물(120)의 상면의 높이가 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 제1 채널 영역(CH1)의 최상부의 높이보다 더 클 수 있다. 일부 실시예들에서, 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 제1 채널 영역(CH1)의 최상부의 높이와 핀 분리용 절연 구조물(120)의 상면의 높이와의 차이(ΔH1)는 0 보다 더 클 수 있다.
제2 영역(II)에서, 상기 제2 핀형 활성 영역(FB)은 제2 소자분리막(112B)으로 덮이는 측벽을 가지는 제2 베이스 부분(B2)과, 상기 제2 베이스 부분(B2)으로부터 상측 방향 (Z 방향)으로 연장되고 상기 제2 소자분리막(112B)보다 높게 돌출되어 있는 제2 채널 영역(CH2)을 포함한다.
도 2에 예시한 바와 같이, 제1 영역(I)에 있는 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과 제2 영역(II)에 있는 제2 핀형 활성 영역(FB)은 대략 동일한 단면 형상을 가질 수 있다. 그리고, 제1 영역(I)에 있는 제1 소자분리막(112A)의 상면과 제2 영역(II)에 있는 제2 소자분리막(112B)의 상면은 기판(110) 상에서 대략 동일한 레벨에 위치될 수 있다.
도 3에 예시한 바와 같이, 제1 영역(I)에서 한 쌍의 제1 핀형 활성 영역(FA1, FA2)은 각각 핀 분리 영역(FS)의 일부를 한정하는 제1 및 제2 챔퍼 코너(chamfered corner)(CC1, CC2)를 가진다.
제1 영역(I)에서, 핀 분리용 절연 구조물(120)은 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 사이에서 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 각각의 끝부 측벽을 덮는 하부 절연 패턴(122)과, 상기 하부 절연 패턴(122) 위에 형성되고 상기 제1 및 제2 챔퍼 코너(CC1, CC2)의 적어도 일부를 덮도록 형성되는 상부 절연 패턴(124)을 포함한다. 상기 상부 절연 패턴(124)은 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 각각의 상면보다 높은 레벨의 상면을 가질 수 있다. 이에 따라, 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 각각의 상면 레벨과 상기 상부 절연 패턴(124)의 상면(124T) 중 최상부 레벨과의 사이에 높이 차이(ΔH1)가 있을 수 있다.
일부 실시예들에서, 제1 영역(I)에서 제1 소자분리막(112A) 및 하부 절연 패턴(122)은 일체로 형성될 수 있다.
상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 연장 방향 (X 방향)에서, 상기 하부 절연 패턴(122)의 폭(W1)보다 상기 상부 절연 패턴(124)의 폭(W2)이 더 크다.
상기 상부 절연 패턴(124)의 상면(124T)은 위로 볼록하게 라운딩된 프로파일을 가질 수 있다. 상기 상부 절연 패턴(124)의 상면(124T)은 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 각각의 끝부측 부분의 상면(T1, T2)으로부터 이격되고, 상기 제1 및 제2 챔퍼 코너(CC1, CC2)의 일부와 함께 핀 분리 영역(FS) 내에 리세스 영역(R1, R2)을 한정할 수 있다.
핀 분리 영역(FS)에 형성되는 더미 게이트(DG)는 상기 상부 절연 패턴(124)의 상면(124T) 위에 형성될 수 있다. 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 제1 채널 영역(CH1)의 최상부의 높이보다 상기 핀 분리용 절연 구조물(120)을 구성하는 상부 절연 패턴(124)의 상면(124T)의 최상부의 높이가 더 크므로, 상기 더미 게이트(DG)의 저면은 상기 제1 노말 게이트(NGA)의 저면보다 더 높은 레벨에 위치될 수 있다.
상기 기판(110)은 Si 또는 Ge과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB)은 상기 기판(110)의 일부를 식각하여 얻어진 것으로서, 상기 기판(110)과 동일한 물질로 이루어질 수 있다.
상기 제1 소자분리막(112A), 제2 소자분리막(112B), 및 하부 절연 패턴(122)은 각각 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상기 제1 소자분리막(112A), 제2 소자분리막(112B), 및 하부 절연 패턴(122)은 각각 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB)의 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)에 응력을 인가하기 위한 절연 라이너(도시 생략)와, 상기 절연 라이너를 덮는 갭필 절연막(도시 생략)을 포함할 수 있다. 절연 라이너를 이용하여 상기 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)에 응력을 인가함으로써 상기 제1 채널 영역(CH1) 및 제2 채널 영역(CH2) 각각에서의 캐리어 이동도를 개선할 수 있다. 예를 들면, 상기 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)은 각각 N 형 채널 영역 또는 P 형 채널 영역을 구성할 수 있다. 상기 제1 채널 영역(CH1) 및 제2 채널 영역(CH2) 중 N 형 채널 영역이 형성되는 핀형 활성 영역의 측벽에는 인장 응력을 인가하기 위한 절연 라이너가 형성되고, P 형 채널 영역이 형성되는 핀형 활성 영역의 측벽에는 압축 응력을 인가하기 위한 절연 라이너가 형성될 수 있다.
채널 영역에 인장 응력을 인가하기 위한 절연 라이너는 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 채널 영역에 압축 응력을 인가하기 위한 절연 라이너는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 상기 절연 라이너를 형성하기 위하여 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), 또는 CCP CVD (capacitor coupled plasma CVD) 공정을 이용할 수 있다. 일부 실시예들에서, 상기 절연 라이너는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일부 실시예들에서, 상기 제1 소자분리막(112A), 제2 소자분리막(112B), 및 하부 절연 패턴(122)에 포함될 수 있는 상기 갭필 절연막은 증착 공정 또는 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 갭필 절연막은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 갭필 절연막은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 집적회로 소자(100)의 제1 영역(I)에 있는 제1 핀형 트랜지스터(TR1)는 상기 제1 핀형 활성 영역(FA1)의 제1 채널 영역(CH1)을 덮는 제1 인터페이스막(interfacial layer)(142A)과, 상기 제1 인터페이스막(142A) 위에서 상기 제1 핀형 활성 영역(FA1)의 양 측벽 및 상면을 차례로 덮는 제1 게이트 절연막(144A) 및 제1 게이트 라인(150A)을 포함한다. 상기 제1 게이트 라인(150A)은 제1 노말 게이트(NGA)를 구성할 수 있다. 상기 제1 게이트 절연막(144A) 및 제1 게이트 라인(150A)은 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 연장 방향에 교차하는 방향 (Y 방향)으로 연장될 수 있다.
상기 집적회로 소자(100)의 제2 영역(II)에 있는 제2 핀형 트랜지스터(TR2)는 상기 제2 핀형 활성 영역(FB)의 제2 채널 영역(CH2)을 덮는 제2 인터페이스막(142B)과, 상기 제2 인터페이스막(142B) 위에서 상기 제2 핀형 활성 영역(FB)의 양 측벽 및 상면을 차례로 덮는 제2 게이트 절연막(144B) 및 제2 게이트 라인(150B)을 포함한다. 상기 제2 게이트 라인(150B)은 제2 노말 게이트(NGB)를 구성할 수 있다. 상기 제2 게이트 절연막(144B) 및 제2 게이트 라인(150B)은 제2 핀형 활성 영역(FB)의 연장 방향에 교차하는 방향 (Y 방향)으로 연장될 수 있다.
상기 제1 및 제2 인터페이스막(142A, 142B)은 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB)의 표면을 산화시켜 얻어질 수 있다. 상기 제1 및 제2 인터페이스막(142A, 142B)은 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB)과 제1 및 제2 게이트 절연막(144A, 144B)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 인터페이스막(142A, 142B)은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, Ga 산화막, Ge 산화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 인터페이스막(142A, 142B)은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 및 제2 인터페이스막(142A, 142B)은 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 제1 및 제2 인터페이스막(142A, 142B) 중 적어도 하나는 생략될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 게이트 절연막(144A, 144B)은 각각 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 게이트 절연막(144A, 144B)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 제1 및 제2 게이트 절연막(144A, 144B)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 제1 및 제2 게이트 절연막(144A, 144B)은 서로 동일한 적층 구조를 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 게이트 절연막(144A, 144B)은 서로 다른 적층 구조를 가질 수 있다.
상기 제1 및 제2 노말 게이트(NGA, NGB)를 구성하는 제1 및 제2 게이트 라인(150A, 150B)은 각각 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 게이트 라인(150A, 150B)은 각각 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 게이트 라인(150A, 150B)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
제1 영역(I)의 핀 분리 영역(FS)에서, 상부 절연 패턴(124)의 상면(124T) 위에는 더미 게이트 절연막(144S) 및 더미 게이트(DG)가 차례로 형성되어 있다. 상기 더미 게이트 절연막(144S)은 제1 및 제2 게이트 절연막(144A, 144B) 중 적어도 하나와 동일한 물질로 구성될 수 있다. 상기 더미 게이트(DG)는 한 쌍의 제1 게이트 라인(150A)과 동일한 물질로 구성될 수 있다.
상기 제1 및 제2 노말 게이트(NGA, NGB)의 양 측벽과 더미 게이트(DG)의 양 측벽은 각각 절연 스페이서(162)로 덮여 있다. 도 3 및 도 4에 예시한 바와 같이, 제1 및 제2 게이트 절연막(144A, 144B)은 제1 및 제2 노말 게이트(NGA, NGB)와, 이들을 덮는 절연 스페이서(162)와의 사이까지 연장되고, 더미 게이트 절연막(144S)은 더미 게이트(DG)와 이들을 덮는 절연 스페이서(162)와의 사이까지 연장될 수 있다.
상기 절연 스페이서(162)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 상기 SiOCN은 실리콘(Si), 산소(O), 탄소(C), 및 질소(N)을 함유하는 물질을 의미한다. 상기 SiCN은 실리콘(Si), 탄소(C), 및 질소(N)을 함유하는 물질을 의미한다.
제1 영역(I)에서, 상기 제1 핀형 활성 영역(FA1, FA2) 중 상기 제1 노말 게이트(NGA)의 양 측에는 각각 제1 소스/드레인 영역(172)이 형성될 수 있다. 또한, 제2 영역(II)에서, 상기 제2 핀형 활성 영역(FB) 중 상기 제2 노말 게이트(NGB)의 양 측에는 제2 소스/드레인 영역(174)이 형성될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 소스/드레인 영역(172, 174) 중 적어도 하나는 상기 제1 및 제2 핀형 활성 영역(FA1, FA2, FB)의 일부에 형성된 불순물 이온주입 영역을 포함할 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 소스/드레인 영역(172, 174) 중 적어도 하나는 상기 제1 및 제2 핀형 활성 영역(FA1, FA2, FB)에 각각 형성된 리세스 영역(R1, R2)으로부터 에피택셜 성장된 반도체 에피택셜 패턴으로 이루어질 수 있다. 상기 제1 및 제2 소스/드레인 영역(172, 174) 중 적어도 하나는 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 포함할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 핀형 트랜지스터(TR1, TR2)가 NMOS 트랜지스터를 구성하는 경우, 상기 제1 및 제2 소스/드레인 영역(172, 174)은 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 핀형 트랜지스터(TR1, TR2)가 PMOS 트랜지스터를 구성하는 경우, 상기 제1 및 제2 소스/드레인 영역(172, 174)은 에피택셜 성장된 SiGe 층으로 이루어질 수 있다.
도 3에 예시한 바와 같이, 제1 영역(I)에서 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 각각의 상면은 부분적으로 서로 다른 높이를 가질 수 있다. 일부 실시예들에서, 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 각각의 상면 중 제1 및 제2 챔퍼 코너(CC1, CC2)에 인접한 부분 높이는 상기 제1 및 제2 챔퍼 코너(CC1, CC2)로부터 비교적 먼 부분의 높이보다 더 클 수 있다. 예를 들면, 도 3에 예시한 바와 같이, 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 각각의 상면은 복수의 제1 소스/드레인 영역(172) 중 제1 및 제2 챔퍼 코너(CC1, CC2)에 가장 가까운 제1 소스/드레인 영역(172A)을 중심으로 그 양 측의 높이가 다를 수 있다. 특히, 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 상면 중 상기 제1 및 제2 챔퍼 코너(CC1, CC2)에 가장 가까운 제1 소스/드레인 영역(172A)과 상기 제1 및 제2 챔퍼 코너(CC1, CC2)와의 사이에 있는 끝부측 부분의 상면(T1, T2)의 높이는 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 상면 중 다른 부분, 예를 들면 상기 제1 및 제2 챔퍼 코너(CC1, CC2)에 가장 가까운 제1 소스/드레인 영역(172A)을 중심으로 상기 제1 및 제2 챔퍼 코너(CC1, CC2)의 반대측에 있는 중앙측 부분의 상면의 높이보다 더 클 수 있다. 즉, 상기 끝부측 부분의 상면(T1, T2)과 상기 중앙측 부분의 상면과의 높이 차이(△ST)는 0 보다 더 클 수 있다.
제2 영역(II)에서는, 도 4에 예시한 바와 같이, 제2 핀형 활성 영역(FB)의 전체 길이 방향을 따라 상기 제2 핀형 활성 영역(FB)의 상면의 레벨이 대략 일정할 수 있다.
제1 영역(I) 및 제2 영역(II)에서, 제1 및 제2 노말 게이트(NGA, NGB)의 양 측과 더미 게이트(DG)의 양 측에는 각각 절연 스페이서(162)와 제1 및 제2 소스/드레인 영역(172, 174)을 덮는 게이트간 절연막(164)이 형성될 수 있다. 상기 게이트간 절연막(164)은 실리콘 산화막으로 이루어질 수 있다.
도 5는 도 1에 예시한 집적회로 소자(100)에 포함될 수 있는 제3 영역(III)의 주요 구성을 도시한 평면 레이아웃이다. 도 6은 도 5의 6A - 6A' 선 단면 및 6B - 6B' 선 단면의 주요 구성들을 도시한 단면도이고, 도 7은 도 5의 7 - 7' 선 단면의 주요 구성들을 도시한 단면도이다. 도 5 내지 도 7에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5 내지 도 7을 참조하면, 반도체 소자(100)는 제3 영역(III)을 더 포함할 수 있다. 제3 영역(III)은 도 1에 예시한 제1 영역(I) 및/또는 제2 영역(II)과 상호 연결되어 있는 영역일 수도 있고 서로 이격된 영역일 수도 있다. 일부 실시예들에서, 제1 영역(I), 제2 영역(II), 및 제3 영역(III) 중 적어도 2 개의 영역은 서로 동일한 기능을 수행하는 영역일 수 있다. 다른 일부 실시예들에서, 제1 영역(I), 제2 영역(II), 및 제3 영역(III)은 서로 다른 기능을 수행하는 영역일 수 있다. 예를 들면, 제1 영역(I), 제2 영역(II), 및 제3 영역(III)은 각각 메모리 영역 및 비메모리 영역 중에서 선택되는 어느 하나의 영역일 수 있다. 상기 메모리 영역 및 비메모리 영역에 대한 보다 상세한 사항은 도 1을 참조하여 설명한 바를 참조한다.
집적회로 소자(100)의 제3 영역(III)에는 한 쌍의 제3 핀형 활성 영역(FC1, FC2)이 기판(110)으로부터 상기 기판(110)의 주면(110M)에 수직인 방향 (Z 방향)으로 돌출되어 있다. 상기 한 쌍의 제3 핀형 활성 영역(FC1, FC2)은 핀 분리 영역(FS3)을 사이에 두고 서로 이웃하며 일직선 상에서 제1 방향 (X 방향)을 따라 길게 연장되어 있다. 도 5 내지 도 7에는 제1 영역(I)에 있는 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과 제3 영역(III)에 있는 한 쌍의 제3 핀형 활성 영역(FC1, FC2)이 서로 동일한 방향으로 연장되는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 제1 영역(I)에 있는 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과 제3 영역(III)에 있는 한 쌍의 제3 핀형 활성 영역(FC1, FC2)은 서로 다른 방향으로 연장될 수도 있다.
제3 영역(III)에서, 상기 한 쌍의 제3 핀형 활성 영역(FC1, FC2)은 제3 소자분리막(112C)으로 덮이는 측벽을 가지는 제3 베이스 부분(B3)과, 상기 제3 베이스 부분(B3)으로부터 상측 방향 (Z 방향)으로 연장되고 상기 제3 소자분리막(112C)보다 높게 돌출되어 있는 제3 채널 영역(CH3)을 포함한다.
제3 영역(III)에서, 핀 분리 영역(FS3)에 형성된 핀 분리용 절연 구조물(120)의 상면의 높이는 상기 한 쌍의 제3 핀형 활성 영역(FC1, FC2)의 제3 채널 영역(CH3)의 최상부의 높이보다 더 클 수 있다.
제3 영역(III)에 있는 한 쌍의 제3 핀형 활성 영역(FC1, FC2)은 제1 영역(I)에 있는 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과 대략 동일한 단면 형상을 가질 수 있다. 그리고, 제1 영역(I)에 있는 제1 소자분리막(112A)의 상면과 제3 영역(III)에 있는 제3 소자분리막(112C)의 상면은 기판(110) 상에서 대략 동일한 레벨에 위치될 수 있다.
제3 영역(III)에서, 상기 제3 소자분리막(112C) 및 하부 절연 패턴(122)은 일체로 형성될 수 있다.
제3 영역(III)에서 핀 분리용 절연 구조물(120) 위에 형성되는 더미 게이트(DG3)는 상기 상부 절연 패턴(124)의 상면(124T) 위에 형성될 수 있다. 상기 상부 절연 패턴(124)의 상면(124T)과 더미 게이트(DG3)와의 사이에는 더미 게이트 절연막(144P)이 개재될 수 있다. 상기 더미 게이트(DG3)에 대한 보다 상세한 사항은 도 1 내지 도 4를 참조하여 더미 게이트(DG)에 대하여 설명한 바와 대체로 동일하다.
상기 한 쌍의 제3 핀형 활성 영역(FC1, FC2)은 기판(110)의 일부를 식각하여 얻어진 것으로서, 상기 기판(110)과 동일한 물질로 이루어질 수 있다.
상기 제3 소자분리막(112C)은 도 1 내지 도 4를 참조하여 제1 및 제2 소자분리막(112A, 112B)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
상기 집적회로 소자(100)의 제3 영역(III)에 있는 제3 핀형 트랜지스터(TR3)는 각각 제3 핀형 활성 영역(FC1)의 제3 채널 영역(CH3)을 덮는 제3 인터페이스막(142C)과, 상기 제3 인터페이스막(142C) 위에서 제3 핀형 활성 영역(FC1, FC2)의 양 측벽 및 상면을 차례로 덮는 제3 게이트 절연막(144C) 및 제3 게이트 라인(150C)을 포함한다. 상기 제3 게이트 라인(150C)은 제3 노말 게이트(NGC)를 구성할 수 있다. 상기 제3 게이트 절연막(144C) 및 제3 게이트 라인(150C)은 한 쌍의 제3 핀형 활성 영역(FC1, FC2)의 연장 방향에 교차하는 방향 (Y 방향)으로 연장될 수 있다.
상기 제3 인터페이스막(142C), 제3 게이트 절연막(144C), 및 제3 게이트 라인(150C)에 대한 보다 상세한 구성은 도 1 내지 도 4를 참조하여 제1 인터페이스막(142A), 제1 게이트 절연막(144A), 및 제1 게이트 라인(150A)에 대하여 설명한 바와 대체로 동일하다.
상기 제3 노말 게이트(NGC)의 양 측벽과 더미 게이트(DG3)의 양 측벽은 각각 절연 스페이서(162)로 덮여 있다.
제3 영역(III)에서, 한 쌍의 제3 핀형 활성 영역(FC1, FC2) 중 상기 제3 노말 게이트(NGC)의 양 측에는 각각 제3 소스/드레인 영역(176)이 형성되어 있다. 일부 실시예들에서, 상기 제3 소스/드레인 영역(176)은 상기 제3 핀형 활성 영역(FC1, FC2)의 일부에 형성된 불순물 이온주입 영역을 포함할 수 있다. 다른 일부 실시예들에서, 상기 제3 소스/드레인 영역(176)은 상기 제3 핀형 활성 영역(FC1, FC2)에 형성된 리세스 영역(R3)으로부터 에피택셜 성장된 반도체 에피택셜 패턴으로 이루어질 수 있다. 상기 제3 소스/드레인 영역(176)은 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 포함할 수 있다. 일부 실시예들에서, 제3 영역(III)에 있는 제3 핀형 트랜지스터(TR3)는 PMOS 트랜지스터를 구성할 수 있다. 이 경우, 상기 제3 소스/드레인 영역(176)은 에피택셜 성장된 SiGe 층으로 이루어질 수 있다.
한 쌍의 제3 핀형 활성 영역(FC1, FC2) 상에 형성된 복수의 제3 소스/드레인 영역(176) 중 핀 분리 영역(FS3)에 이웃하는 끝부측 제3 소스/드레인 영역(176A)은 상기 핀 분리 영역(FS3)에 형성된 핀 분리용 절연 구조물(120)에 접하는 부분을 포함할 수 있다. 상기 끝부측 제3 소스/드레인 영역(176A)은 상기 분리용 절연 구조물(120) 중 상부 절연 패턴(124)의 상면(124T)보다 낮은 지점, 예를 들면 하부 절연 패턴(122)의 측벽으로부터 상기 핀 분리용 절연 구조물(120)로부터 멀어짐에 따라 상측으로 경사지도록 연장되는 패싯(facet)(176F)을 가질 수 있다.
도 7에는 핀 분리용 절연 구조물(120)을 중심으로 그 양측에 있는 끝부측 제3 소스/드레인 영역(176A)이 상기 핀 분리용 절연 구조물(120)을 중심으로 상호 대칭 형상을 가지도록 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 7에 예시한 바에 한정되지 않는다.
도 8은 도 5 내지 도 7에 예시한 집적회로 소자(100)의 제3 영역(III)에 형성되는 끝부측 제3 소스/드레인 영역(176)의 변형예를 설명하기 위한 단면도로서, 도 5의 7 - 7' 선 단면에 대응하는 구성을 나타낼 수 있다. 도 8에서, 도 5 내지 도 7에서와 동일한 참조부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 집적회로 소자(200)는 도 1 내지 도 7에 예시한 집적회로 소자와 대체로 동일한 구성을 가진다. 단, 한 쌍의 제3 핀형 활성 영역(FC1, FC2) 중에서 선택되는 어느 하나의 제3 핀형 활성 영역(FC1) 상에 형성된 복수의 제3 소스/드레인 영역(176) 중 핀 분리용 절연 구조물(120)에 이웃하는 끝부측 제3 소스/드레인 영역(176A)과, 다른 하나의 제3 핀형 활성 영역(FC2) 상에 형성된 복수의 제3 소스/드레인 영역(176) 중 핀 분리용 절연 구조물(120)에 이웃하는 끝부측 제3 소스/드레인 영역(176B)은 상기 핀 분리용 절연 구조물(120)을 중심으로 상호 비대칭 구조를 가진다. 상기 제3 핀형 활성 영역(FC2) 상에 형성된 끝부측 제3 소스/드레인 영역(176B)에는 상기 제3 핀형 활성 영역(FC1) 상에 형성된 끝부측 제3 소스/드레인 영역(176A)에서의 패싯(176F)과 동일 또는 유사한 형상의 패싯은 포함하지 않을 수 있다.
일부 실시예들에서, 도 1 내지 도 4에 예시한 제1 영역(I)에 형성된 제1 핀형 트랜지스터(TR1)는 NMOS 트랜지스터이고, 상기 제1 핀형 트랜지스터(TR1)에 포함되는 제1 소스/드레인 영역(172)은 Si 또는 SiC로 이루어지는 반도체 에피택셜 패턴으로 구성될 수 있다. 그리고, 도 5 내지 도 8에 예시한 제3 영역(III)에 형성된 제3 핀형 트랜지스터(TR3)는 PMOS 트랜지스터이고, 상기 제3 핀형 트랜지스터(TR3)에 포함되는 제3 소스/드레인 영역(176)은 SiGe로 이루어지는 반도체 에피택셜 패턴으로 구성될 수 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(300A, 300B)를 설명하기 위한 평면 레이아웃 다이어그램들이다. 도 9a 및 도 9b에 있어서, 도 1 내지 도 8에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a를 참조하면, 집적회로 소자(300A)는 도 1 내지 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300A)는 제1 영역(I)에서 일 직선상에서 서로 이웃하는 복수 쌍의 제1 핀형 활성 영역(FA1, FA2)이 형성되어 있다. 상기 복수 쌍의 제1 핀형 활성 영역(FA1, FA2)은 서로 이격되도록 배치되어 있으며, 상호 평행하게 연장되어 있다. 복수 쌍의 제1 핀형 활성 영역(FA1, FA2)에서 각각 하나의 제1 핀형 활성 영역(FA1)과 다른 하나의 제1 핀형 활성 영역(FA2)이 핀 분리 영역(FS)에 형성된 핀 분리용 절연막(120) 및 더미 게이트(DG)를 사이에 두고 일 직선상에 배치되어 있다. 일부 실시예들에서, 집적회로 소자(300A)에서 핀 분리 영역(FS)에 더미 게이트(DG)가 형성되지 않을 수 있다.
제1 영역(I)에서, 복수의 제1 노말 게이트(NGA)가 복수의 제1 핀형 활성 영역(FA1) 또는 복수의 제1 핀형 활성 영역(FA2)을 교차하는 방향으로 연장되어 있다. 상기 복수 쌍의 제1 핀형 활성 영역(FA1, FA2)은 각각 도 1 내지 도 4를 참조하여 한 쌍의 제1 핀형 활성 영역(FA1, FA2)에 대하여 설명한 바와 같은 구성을 가질 수 있다.
도 9b를 참조하면, 집적회로 소자(300B)는 도 5 내지 도 7을 참조하여 설명한 집적회로 소자(100), 또는 도 8을 참조하여 설명한 집적회로 소자(200)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(300B)는 제3 영역(III)에서 일 직선상에서 서로 이웃하는 복수 쌍의 제3 핀형 활성 영역(FC1, FC2)이 형성되어 있다. 상기 복수 쌍의 제3 핀형 활성 영역(FC1, FC2)은 서로 이격되도록 배치되어 있으며, 상호 평행하게 연장되어 있다. 복수 쌍의 제3 핀형 활성 영역(FC1, FC2)에서 각각 하나의 제3 핀형 활성 영역(FC1)과 다른 하나의 제3 핀형 활성 영역(FC2)이 핀 분리 영역(FS3)에 형성된 핀 분리용 절연막(120) 및 더미 게이트(DG3)를 사이에 두고 일 직선상에 배치되어 있다. 일부 실시예들에서, 집적회로 소자(300B)에서 핀 분리 영역(FS3)에 더미 게이트(DG3)가 형성되지 않을 수 있다.
제3 영역(III)에서, 복수의 제3 노말 게이트(NGC)가 복수의 제3 핀형 활성 영역(FC1) 또는 복수의 제3 핀형 활성 영역(FC2)을 교차하는 방향으로 연장되어 있다. 상기 복수 쌍의 제3 핀형 활성 영역(FC1, FC2)은 각각 도 5 내지 도 7을 참조하여 한 쌍의 제3 핀형 활성 영역(FC1, FC2)에 대하여 설명한 바와 같은 구성을 가질 수 있다.
도 9a 및 도 9b에서는 복수 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 복수 쌍의 제3 핀형 활성 영역(FC1, FC2) 각각을 교차하여 각각 1 개의 제1 노말 게이트(NGA) 및 1 개의 제3 노말 게이트(NGC)가 연장되는 경우를 예시하였으나, 본 발명의 기술적 사상은 도 9a 및 도 9b에 예시한 바에 한정되지 않는다. 예를 들면, 상기 복수 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 복수 쌍의 제3 핀형 활성 영역(FC1, FC2) 중 적어도 하나의 핀형 활성 영역 상에는 복수의 제1 노말 게이트(NGA) 또는 복수의 제3 노말 게이트(NGC)가 상호 평행하게 연장될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 10에 있어서, 도 1 내지 도 9b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10을 참조하면, 집적회로 소자(400)는 서로 평행하게 연장되는 제1 및 제2 핀 분리 영역(FSA, FSB)을 포함하는 제4 영역(IV)을 포함한다.
제4 영역(IV)은 도 1 내지 도 4를 참조하여 설명한 제1 영역(I)과 유사하게, 메모리 영역 및 비메모리 영역 중에서 선택되는 어느 하나의 영역일 수 있다. 상기 메모리 영역 및 비메모리 영역에 대한 보다 상세한 사항은 도 1을 참조하여 설명한 바를 참조한다.
집적회로 소자(400)는 제4 영역(IV)에서 제1 방향 (X 방향)을 따라 상호 평행하게 연장되는 복수의 제1 타입 핀형 활성 영역(FD1, FD2, FD3)을 포함한다. 상기 복수의 제1 타입 핀형 활성 영역(FD1, FD2, FD3)은 각각 제1 방향 (X 방향)을 따라 일직선 상에 차례로 연장되는 3 개의 핀형 활성 영역(FD1, FD2, FD3)을 포함한다.
상기 3 개의 핀형 활성 영역(FD1, FD2, FD3) 중 이웃하는 제1 핀형 활성 영역(FD1) 및 제2 핀형 활성 영역(FD2) 사이에는 제1 핀 분리 영역(FSA)이 배치되고, 이웃하는 제2 핀형 활성 영역(FD2) 및 제3 핀형 활성 영역(FD3) 사이에는 제2 핀 분리 영역(FSB)이 배치된다.
상기 제1 및 제2 핀 분리 영역(FSA, FSB)에는 각각, 도 1 내지 도 4를 참조하여 설명한 핀 분리 영역(FS)에서와 유사하게, 핀 분리용 절연 구조물(120)이 상기 제1 방향에 교차하는 제2 방향 (Y 방향)을 따라 연장되어 있다. 상기 제1 및 제2 핀 분리 영역(FSA, FSB)에 형성된 각각의 핀 분리용 절연 구조물(120)은 도 3에 예시한 바와 같이, 하부 절연 패턴(122)과, 상기 하부 절연 패턴(122) 위에 형성되고 상기 하부 절연 패턴(122)보다 더 큰 폭을 가지며, 위로 볼록하게 라운딩된 프로파일의 상면(124T)을 가지는 상부 절연 패턴(124)을 포함할 수 있다.
상기 3 개의 핀형 활성 영역(FD1, FD2, FD3) 중 적어도 하나는 상기 제1 및 제2 핀 분리 영역(FSA, FSB)에 형성된 핀 분리용 절연 구조물(120)에 대면하는 끝부에 도 3에 예시한 바와 같은 제1 챔퍼 코너(CC1) 또는 제2 챔퍼 코너(CC2)를 가질 수 있다. 그리고, 상기 제1 및 제2 핀 분리 영역(FSA, FSB)에 형성된 각각의 핀 분리용 절연 구조물(120)의 상부 절연 패턴(124) 중 적어도 하나는 상기 제1 챔퍼 코너(CC1)의 적어도 일부, 또는 상기 제2 챔퍼 코너(CC2)의 적어도 일부를 덮도록 형성될 수 있다.
상기 복수의 제1 타입 핀형 활성 영역(FD1, FD2, FD3) 상에는 각각 복수의 노말 게이트(NG)가 각각 복수의 제1 핀형 활성 영역(FD1), 복수의 제2 핀형 활성 영역(FD2), 및 복수의 제3 핀형 활성 영역(FD3)을 교차하는 제2 방향 (Y 방향)으로 연장될 수 있다. 상기 복수의 제1 내지 제3 핀형 활성 영역(FD1, FD2, FD3)에 대하여 위에서 설명한 특징들을 제외한 다른 구성은 도 1 내지 도 4를 참조하여 한 쌍의 제1 핀형 활성 영역(FA1, FA2)에 대하여 설명한 바와 대체로 동일하다. 또한, 상기 복수의 노말 게이트(NG)에 대한 보다 상세한 구성은 도 1 내지 도 4를 참조하여 복수의 제1 및 제2 노말 게이트(NGA, NGB)에 대하여 설명한 바와 대체로 동일하다.
상기 복수의 제1 타입 핀형 활성 영역(FD1, FD2, FD3) 상에는 복수의 노말 게이트(NG)의 양측에 각각 도 3에 예시한 제1 소스/드레인 영역(172), 도 7에 예시한 제3 소스/드레인 영역(176, 176A), 또는 도 7에 예시한 제3 소스/드레인 영역(176, 176A, 176B)과 동일 또는 유사한 구조를 가지는 반도체 에피택셜 패턴으로 이루어지는 소스/드레인 영역이 형성될 수 있다.
상기 3 개의 핀형 활성 영역(FD1, FD2, FD3) 중 적어도 하나의 핀형 활성 영역은, 도 3에 예시한 제1 핀형 활성 영역(FA1, FA2)과 유사하게, 복수의 소스/드레인 영역을 구성하는 반도체 에피택셜 패턴을 중심으로 그 양측에서의 상면의 레벨이 서로 다를 수 있다. 예를 들면, 상기 3 개의 핀형 활성 영역(FD1, FD2, FD3) 중 적어도 하나의 핀형 활성 영역은 그 위에 형성된 복수의 소스/드레인 영역 중 제1 핀 분리 영역(FSA) 또는 제2 핀 분리 영역(FSB)에 가장 가까운 소스/드레인 영역을 중심으로 그 양측에서의 상면의 높이가 다를 수 있다. 예를 들면, 제1 핀 분리 영역(FSA) 또는 제2 핀 분리 영역(FSB)에 가장 가까운 소스/드레인 영역을 중심으로 제1 핀 분리 영역(FSA) 또는 제2 핀 분리 영역(FSB)에 더 인접한 끝부측 부분의 상면의 높이가 그 반대측에 있는 중앙측 부분의 상면의 높이보다 더 높을 수 있다.
상기 3 개의 핀형 활성 영역(FD1, FD2, FD3) 중 제1 방향 (X 방향)에서 제2 핀형 활성 영역(FD2)의 길이(L2)는 제1 및 제2 핀 분리 영역(FSA, FSB)의 제1 방향 (X 방향)에서의 이격 거리에 대응할 수 있다. 제1 방향 (X 방향)에서, 상기 제2 핀형 활성 영역(FD2)의 길이(L2)는 상기 제1 및 제3 핀형 활성 영역(FD1, FD3) 각각의 길이보다 짧다.
도 11은 도 10의 11A - 11A' 선 단면, 11B - 11B' 선 단면, 및 11C - 11C' 선 단면의 주요 구성들을 도시한 단면도이다.
도 11을 참조하면, 집적회로 소자(400)는 제1 핀형 활성 영역(FD1)의 양 측벽을 덮는 제1 소자분리막(112A1), 제2 핀형 활성 영역(FD2)의 양 측벽을 덮는 제2 소자분리막(112A2), 및 제3 핀형 활성 영역(FD3)의 양 측벽을 덮는 제3 소자분리막(112A3)을 포함한다.
제1 핀형 활성 영역(FD1)은 제1 소자분리막(112A1)으로 덮이는 측벽을 가지는 제1 베이스 부분(BD1)과, 상기 제1 베이스 부분(BD1)으로부터 상측 방향 (Z 방향)으로 연장되고 상기 제1 소자분리막(112A1)보다 높게 돌출되어 있는 제1 채널 영역(CHD1)을 포함한다.
제2 핀형 활성 영역(FD2)은 제2 소자분리막(112A2)으로 덮이는 측벽을 가지는 제2 베이스 부분(BD2)과, 상기 제2 베이스 부분(BD2)으로부터 상측 방향 (Z 방향)으로 연장되고 상기 제2 소자분리막(112A2)보다 높게 돌출되어 있는 제2 채널 영역(CHD2)을 포함한다.
제3 핀형 활성 영역(FD3)은 제3 소자분리막(112A3)으로 덮이는 측벽을 가지는 제3 베이스 부분(BD3)과, 상기 제3 베이스 부분(BD3)으로부터 상측 방향 (Z 방향)으로 연장되고 상기 제3 소자분리막(112A3)보다 높게 돌출되어 있는 제3 채널 영역(CHD3)을 포함한다.
상기 제2 소자분리막(112A2)의 상면의 높이(IT2)는 상기 제1 및 제3 소자분리막(112A1, 112A3) 각각의 상면의 높이(IT1, IT3)보다 더 높을 수 있다. 그리고, 상기 제2 핀형 활성 영역(FD2)의 제2 채널 영역(CHD2)의 수직 방향 (Z 방향) 높이(UF2)는 제1 및 제3 핀형 활성 영역(FD1, FD3)의 제1 및 제3 채널 영역(CHD1, CHD3) 각각의 수직 방향 높이(UF1, UF3)보다 더 작을 수 있다.
상기 제1 내지 제3 소자분리막(112A1, 112A2, 112A3) 각각의 구성 물질 및 형성 방법에 대한 상세한 사항은 도 1 내지 도 4를 참조하여 제1 및 제2 소자분리막(112A, 112B)에 대하여 설명한 바와 대체로 유사하다.
기판(110)으로부터 일정한 레벨을 따라 제2 방향 (Y 방향)으로 연장되는 임의의 수평선(HL) 상에서, 상기 제2 핀형 활성 영역(FD2)의 제2 채널 영역(CHD2)의 폭(FW2)은 상기 제1 핀형 활성 영역(FD1)의 제1 채널 영역(CHD1)의 폭(FW1)보다 더 크고, 제3 핀형 활성 영역(FD3)의 제3 채널 영역(CHD3)의 폭(FW3)보다 더 크다.
도 12는 도 10에 예시한 집적회로 소자(400)에 포함될 수 있는 제5 영역(V)의 주요 구성을 도시한 평면 레이아웃이다. 도 13은 도 12의 13A - 13A' 선 단면, 13B - 13B' 선 단면, 및 13C - 13C' 선 단면의 주요 구성들을 도시한 단면도이다. 도 12 및 도 13에 있어서, 도 1 내지 도 11에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12 및 도 13을 참조하면, 반도체 소자(400)는 제5 영역(V)을 더 포함할 수 있다. 제5 영역(V)은 도 10에 예시한 제4 영역(IV)과 상호 연결되어 있는 영역일 수도 있고 서로 이격된 영역일 수도 있다. 일부 실시예들에서, 제4 영역(IV) 및 제5 영역(V)은 서로 동일한 기능을 수행하는 영역일 수 있다. 다른 일부 실시예들에서, 제4 영역(IV) 및 제5 영역(V)은 서로 다른 기능을 수행하는 영역일 수 있다. 예를 들면, 제4 영역(IV) 및 제5 영역(V)은 각각 메모리 영역 및 비메모리 영역 중에서 선택되는 어느 하나의 영역일 수 있다. 상기 메모리 영역 및 비메모리 영역에 대한 보다 상세한 사항은 도 1을 참조하여 설명한 바를 참조한다.
집적회로 소자(400)는 제5 영역(V)에서 기판(110)으로부터 상기 기판(110)의 주면(110M)에 수직인 방향 (Z 방향)으로 돌출되고 제1 방향 (X 방향)을 따라 상호 평행하게 연장되는 복수의 제2 타입 핀형 활성 영역(FE)을 포함한다. 상기 복수의 제2 타입 핀형 활성 영역(FE)은 각각 제1 방향 (X 방향)을 따라 적어도 도 10에 예시한 제2 핀형 활성 영역(FD2)의 길이(L2)보다 더 큰 길이(L3)에 걸쳐 끊어짐 없이 상호 평행하게 연장될 수 있다. 상기 복수의 제2 타입 핀형 활성 영역(FE)은 각각의 전체 길이에 걸쳐서 서로 동일 또는 유사한 단면 형상을 가질 수 있다.
도 12 및 도 13에서, 제5 영역(V)에 있는 복수의 제2 타입 핀형 활성 영역(FE)이 제4 영역(IV)에 있는 복수의 제1 타입 핀형 활성 영역(FD1, FD2, FD3)과 서로 동일한 방향으로 연장되는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 제5 영역(V)에 있는 복수의 제2 타입 핀형 활성 영역(FE)과 제4 영역(IV)에 있는 복수의 제1 타입 핀형 활성 영역(FD1, FD2, FD3)은 서로 다른 방향으로 연장될 수도 있다.
일부 실시예들에서, 제5 영역(V)에 있는 복수의 제2 타입 핀형 활성 영역(FE) 중 적어도 일부는 제4 영역(IV)에 있는 복수의 제1 타입 핀형 활성 영역(FD1, FD2, FD3) 중 복수의 제1 핀형 활성 영역(FD1)의 적어도 일부, 또는 복수의 제3 핀형 활성 영역(FD3)의 적어도 일부와 일체로 연결될 수 있다.
상기 복수의 제2 타입 핀형 활성 영역(FE) 상에는 각각 복수의 노말 게이트(NG)가 복수의 제2 타입 핀형 활성 영역(FE)을 교차하는 제2 방향 (Y 방향)으로 연장될 수 있다. 상기 복수의 제2 타입 핀형 활성 영역(FE)에 대한 보다 상세한 구성은 도 1 및 도 4에 예시한 제2 핀형 활성 영역(FB)에 대하여 설명한 바와 대체로 동일하다. 또한, 상기 복수의 노말 게이트(NG)에 대한 보다 상세한 구성은 도 1 내지 도 4를 참조하여 복수의 제1 및 제2 노말 게이트(NGA)에 대하여 설명한 바와 대체로 동일하다.
상기 복수의 제2 타입 핀형 활성 영역(FE) 상에는 복수의 노말 게이트(NG)의 양측에 각각 도 3에 예시한 제1 소스/드레인 영역(172), 도 4에 예시한 제2 소스/드레인 영역(174), 도 7에 예시한 제3 소스/드레인 영역(176, 176A), 또는 도 8에 예시한 제3 소스/드레인 영역(176, 176A, 176B)과 동일 또는 유사한 구조를 가지는 반도체 에피택셜 패턴으로 이루어지는 소스/드레인 영역이 형성될 수 있다.
도 13에 예시한 바와 같이, 집적회로 소자(400)의 제5 영역(V)에서, 복수의 제2 타입 핀형 활성 영역(FE) 각각의 하부 양 측벽은 각각 소자분리막(112E)으로 덮여 있다. 상기 복수의 제2 타입 핀형 활성 영역(FE)은 각각 상기 소자분리막(112E)으로 덮이는 측벽을 가지는 베이스 부분(BE)과, 상기 베이스 부분(BE)으로부터 상측 방향 (Z 방향)으로 연장되고 상기 소자분리막(112E)보다 높게 돌출되어 있는 채널 영역(CHE)을 포함한다.
제5 영역(V)에서, 소자분리막(112E)의 상면의 높이(IT)는 복수의 제2 타입 핀형 활성 영역(FE) 각각의 길이 방향을 따라 대략 동일하거나 유사할 수 있다. 일부 실시예들에서, 제5 영역(V)에 있는 소자분리막(112E)의 상면의 높이(IT)는 제4 영역(IV)에 있는 제2 소자분리막(112A2)의 상면의 높이(IT2)보다 더 낮고, 제4 영역(IV)에 있는 제1 및 제3 소자분리막(112A1, 112A3) 각각의 상면의 높이(IT1, IT3)와 대략 동일하거나 유사할 수 있다.
상기 소자분리막(112E)의 구성 물질 및 형성 방법에 대한 상세한 사항은 도 1 내지 도 4를 참조하여 제1 및 제2 소자분리막(112A, 112B)에 대하여 설명한 바와 대체로 유사하다.
상기 복수의 제2 타입 핀형 활성 영역(FE) 각각의 채널 영역(CHE)의 수직 방향 (Z 방향) 높이(UF4)는 상호 동일하거나 유사할 수 있다. 또한, 상기 복수의 제2 타입 핀형 활성 영역(FE) 각각의 채널 영역(CHE)의 수직 방향 (Z 방향) 높이(UF4)는 제4 영역(IV)에 있는 제2 핀형 활성 영역(FD2)의 제2 채널 영역(CHD2)의 수직 방향 (Z 방향) 높이(UF2)(도 11 참조)보다 더 클 수 있다.
또한, 기판(110)으로부터 일정한 레벨을 따라 제2 방향 (Y 방향)으로 연장되는 임의의 수평선(HL) 상에서, 상기 복수의 제2 타입 핀형 활성 영역(FE) 각각의 채널 영역(CHE)의 폭(FW4)은 제4 영역(IV)에 있는 제2 핀형 활성 영역(FD2)의 제2 채널 영역(CHD2)의 폭(FW2)보다 더 작을 수 있다.
도 1 내지 도 13을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 200, 300, 400)에서, 핀 분리 영역(FS, FS3, FSA, FSB)에 형성되는 핀 분리용 절연 구조물(120)은 더미 게이트(DG)와 그에 인접한 소스/드레인 영역들과의 사이의 단락을 방지하는 데 유리한 구조를 가진다. 또한, 복수의 핀형 활성 영역 각각의 채널 영역은 비교적 큰 폭을 가질 수 있다. 따라서, 고도로 다운스케일링된 트랜지스터의 핀형 활성 영역, 예를 들면 10 nm 또는 그 미만의 게이트 길이를 가지는 트랜지스터의 핀형 활성 영역에서 캐리어 이동도가 열화되거나 전류 밀도의 감소, 누설 전류 증가 등과 같은 불량을 감소시켜, 고도로 스케일링된 핀 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 14a 내지 도 23c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 특히, 도 14a, 도 15a, ... 도 23a에는 도 1의 2A - 2A' 선 단면, 2B - 2B' 선 단면, 및 2C - 2C' 선 단면에 대응하는 부분들에서의 주요 공정 순서가 예시되어 있다. 도 14b, 도 15b, ... 도 23b에는 도 1의 3 - 3' 선 단면에 대응하는 부분들에서의 주요 공정 순서가 예시되어 있다. 도 14c, 도 15c, ... 도 23c에는 도 1의 4 - 4' 선 단면에 대응하는 부분들에서의 주요 공정 순서가 예시되어 있다. 도 14a 내지 도 23c를 참조하여 도 1 내지 도 4에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 14a 내지 도 23c에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 14a, 도 14b, 및 도 14c를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(110)을 준비한다. 그 후, 상기 기판(110)의 일부를 제거하여, 상기 기판(110)의 제1 영역(I)에는 복수의 제1 트렌치(502)를 형성하고, 제2 영역(II)에는 복수의 제2 트렌치(504)를 형성한다. 상기 복수의 제1 및 제2 트렌치(502, 504)에 의해 복수의 예비 활성 영역(PA1, PA2, PB)이 정의될 수 있다. 상기 복수의 예비 활성 영역(PA1, PA2, PB)은 제1 영역(I)에 형성되는 한 쌍의 제1 예비 활성 영역(PA1, PA2)과, 제2 영역(II)에 형성되는 제2 예비 활성 영역(PB)을 포함한다.
상기 복수의 예비 활성 영역(PA1, PA2, PB)은 각각 기판(110)의 주면(110M)에 수직인 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (X 방향)으로 연장되는 핀(fin) 형상을 가질 수 있다.
일부 실시예들에서, 상기 복수의 제1 및 제2 트렌치(502, 504)를 형성하기 위하여, 먼저 상기 기판(110)의 제1 영역(I) 및 제2 영역(II)에서 활성 영역이 될 영역을 차례로 덮는 복수의 패드산화막 패턴(512) 및 복수의 마스크 패턴(514)을 형성한다. 상기 복수의 패드산화막 패턴(512) 및 복수의 마스크 패턴(514)은 기판(110) 상에서 일 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다.
일부 실시예들에서, 상기 복수의 패드산화막 패턴(512)은 상기 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 상기 복수의 마스크 패턴(514)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 15a, 도 15b, 및 도 15c를 참조하면, 기판(110)의 제1 영역(I) 및 제2 영역(II)에서 복수의 제1 및 제2 트렌치(502, 504)를 각각 채우는 제1 및 제2 소자분리막(112A, 112B)을 형성한다.
상기 제1 및 제2 소자분리막(112A, 112B)은 각각 평탄화된 상면을 가질 수 있다. 제1 영역(I)에서 상기 제1 소자분리막(112A)의 상면이 한 쌍의 제1 예비 활성 영역(PA1)의 상면과 동일 레벨 상에 위치되고, 제2 영역(II)에서 상기 제2 소자분리막(112B)의 상면이 제2 예비 활성 영역(PB)의 상면과 동일 레벨 상에 위치될 수 있다.
상기 제1 및 제2 소자분리막(112A, 112B)을 형성하는 과정에서 복수의 패드산화막 패턴(512) 및 복수의 마스크 패턴(514)을 제거하는 공정들을 거칠 수 있다.
일부 실시예들에서, 상기 제1 및 제2 소자분리막(112A, 112B)을 형성하기 위하여, PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), CCP CVD (capacitor coupled plasma CVD), FCVD (flowable chemical vapor deposition), 및/또는 스핀 코팅 (spin coating) 공정 공정을 이용할 수 있으나, 상기 예시한 방법들에만 한정되는 것은 아니다.
도 16a, 도 16b, 및 도 16c를 참조하면, 제1 영역(I) 중 핀 분리 영역(FS)을 제외하고, 제1 영역(I) 및 제2 영역(II)에서 복수의 예비 활성 영역(PA1, PA2, PB)의 상면과 제1 및 제2 소자분리막(112A, 112B)의 상면을 덮는 하드마스크 패턴(520)을 형성한다.
상기 하드마스크 패턴(520)에는 제1 영역(I) 중 핀 분리 영역(FS)을 노출키는 개구(520H)가 형성되어 있다. 상기 하드마스크 패턴(520)은 상기 복수의 예비 활성 영역(PA1, PA2, PB)과 상기 제1 및 제2 소자분리막(112A, 112B)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 하드마스크 패턴(520)은 질화막, SOH (spin on hardmask) 막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 상기 하드마스크 패턴(520)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하면, 도 16a, 도 16b, 및 도 16c의 결과물에서 하드마스크 패턴(520)을 식각 마스크로 이용하여, 제1 영역(I)에서 한 쌍의 제1 예비 활성 영역(PA1, PA2) 및 제1 소자분리막(112A) 중 상기 하드마스크 패턴(520)의 개구(520H)를 통해 노출되는 부분들을 소정 두께만큼 제거하여 핀 분리 영역(FS)에 리세스 영역(RR)를 형성한다.
상기 리세스 영역(RR)이 형성됨에 따라 상기 한 쌍의 제1 예비 활성 영역(PA1, PA2)에는 한 쌍의 챔퍼 코너가 형성될 수 있다. 상기 한 쌍의 제1 예비 활성 영역(PA1, PA2)에 형성된 한 쌍의 챔퍼 코너는 도 3에 예시한 한 쌍의 챔퍼 코너(CC1, CC2)에 대응할 수 있다. 또한, 상기 핀 분리 영역(FS)에 리세스 영역(RR)이 형성됨에 따라 핀 분리 영역(FS)에서 제1 소자분리막(112A) 중 상측 일부가 제거되고, 상기 핀 분리 영역(FS)에 남아 있는 제1 소자분리막(112A)의 나머지 부분으로 이루어지는 하부 절연 패턴(122)이 형성될 수 있다.
도 18a, 도 18b, 및 도 18c를 참조하면, 제1 영역(I)에서 리세스 영역(RR) 및 하드마스크 패턴(520)의 개구(520H) (도 17a, 도 17b, 및 도 17c 참조)를 채우는 상부 절연막(530)을 형성한다.
상기 상부 절연막(530)은 상기 하드마스크 패턴(520)과의 사이에 식각 선택비를 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 상부 절연막(530)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 상부 절연막(530)의 구성 물질이 상기 예시된 바에 한정되는 것은 아니다. 일 예에서, 상기 상부 절연막(530)은 하부 절연 패턴(122)을 구성하는 물질과 동일한 물질로 이루어질 수 있다.
상기 상부 절연막(530)을 형성하기 위한 예시적인 공정에서, 상기 리세스 영역(RR) 및 상기 하드마스크 패턴(520)의 개구(520H)를 채우면서 상기 하드마스크 패턴(520)의 상면을 덮도록 절연 물질을 퇴적할 수 있다. 그 후, 상기 하드마스크 패턴(520)의 상면이 노출되도록 상기 퇴적된 절연 물질의 일부를 제거하여 평탄화된 상면을 가지는 상기 상부 절연막(530)을 형성할 수 있다.
상기 상부 절연막(530)은 한 쌍의 제1 예비 활성 영역(PA1, PA2)의 상면보다 더 높이 돌출되도록 형성될 수 있다.
도 19a, 도 19b, 및 도 19c를 참조하면, 도 18a, 도 18b, 및 도 18c의 결과물로부터 하드마스크 패턴(520)을 제거하여, 제1 영역(I) 및 제2 영역(II)에서 복수의 예비 활성 영역(PA1, PA2, PB)의 상면과 상기 제1 및 제2 소자분리막(112A, 112B)의 상면을 노출시킨다.
상기 하드마스크 패턴(520)이 실리콘 질화막으로 이루어진 경우, 상기 하드마스크 패턴(520)을 제거하기 위하여, 예를 들면 H3PO4를 사용하는 습식 식각 공정을 수행할 수 있다.
도 20a, 도 20b, 및 도 20c를 참조하면, 도 19a, 도 19b, 및 도 19c의 결과물 상에서 상부 절연막(530)의 노출된 상면 및 측벽들을 컨포멀하게 덮는 희생 라이너(540)를 형성한다.
상기 희생 라이너(540)는 제1 영역(I) 및 제2 영역(II)에서 상부 절연막(530)의 노출된 표면들 뿐 만 아니라 복수의 예비 활성 영역(PA1, PA2, PB)과 상기 제1 및 제2 소자분리막(112A, 112B) 각각의 노출 표면들도 함께 덮도록 형성될 수 있다.
일부 실시예들에서, 상기 희생 라이너(540)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 희생 라이너(540)의 구성 물질이 상기 예시된 바에 한정되는 것은 아니다. 일 예에서, 상기 희생 라이너(540)는 상부 절연막(530)을 구성하는 물질과 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 희생 라이너(540) 및 상부 절연막(530)은 각각 산화막으로 이루어질 수 있다.
일부 실시예들에서, 상기 희생 라이너(540)를 형성하기 위하여 ALD 공정을 이용할 수 있으나, 이에 한정되는 것은 아니다.
도 21a, 도 21b, 및 도 21c를 참조하면, 이방성 건식 식각 공정을 이용하여, 희생 라이너(540)(도 20a, 도 20b, 및 도 20c 참조)의 일부를 제거하여, 제1 방향 (X 방향)에서 상기 상부 절연막(530)의 양 측벽을 덮는 희생 스페이서(540S)를 형성한다.
일부 실시예들에서, 상기 희생 스페이서(540S) 형성을 위한 희생 라이너(540)의 이방성 건식 식각 공정을 위하여, ICP (inductively coupled plasma), TCP (transformer coupled plasma), ECR (electron cyclotron resonance), RIE (reactive ion etch) 등과 같은 건식 식각 공정을 이용할 수 있다. 상기 희생 라이너(540)가 산화막으로 이루어지는 경우, 상기 희생 라이너(540)의 이방성 건식 식각 공정을 위하여 CF4 등과 같은 불소 함유 가스, Cl2와 같은 염소 함유 가스, HBr 등을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 희생 스페이서(540S) 형성을 위한 희생 라이너(540)의 이방성 건식 식각 공정을 수행하는 데 있어서, 상기 희생 스페이서(540S)가 형성된 후 노출되는 복수의 예비 활성 영역(PA1, PA2, PB)의 상면들, 제1 및 제2 소자분리막(112A, 112B)의 상면들, 및 상부 절연막(530) 각각의 상면으로부터 일부가 과도 식각에 의해 일부 제거될 수 있다. 이에 따라, 제1 영역(I)에서 상기 희생 스페이서(540S)로 덮이는 예비 활성 영역(PA1, PA2)의 상면에는 각각 상기 희생 스페이서(540S)로 덮이는 부분과 덮이지 않는 부분과의 사이에 단차(△ST1)가 형성될 수 있다.
제1 영역(I)에서, 상기 희생 스페이서(540S)에 의해, 제1 방향 (X 방향)에서 상기 상부 절연막(530)의 양 측벽이 희생 스페이서(540S)의 제1 방향 (X 방향)의 폭(540W) 만큼 희생 스페이서(540S)에 의해 보호될 수 있다.
도 22a, 도 22b, 및 도 22c를 참조하면, 등방성 식각 공정을 이용하여, 복수의 예비 활성 영역(PA1, PA2, PB) 각각의 상면과 상부 측벽들이 노출되도록 제1 및 제2 소자분리막(112A, 112B)의 일부를 제거하기 위한 리세스(recess) 공정을 수행하여 복수의 예비 활성 영역(PA1, PA2, PB)으로부터 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB)을 형성함과 동시에, 핀 분리 영역(FS)에서 희생 스페이서(540S) 및 상부 절연막(530)을 상기 등방성 식각 공정에 의해 제거하여, 상기 핀 분리 영역(FS)에서 하부 절연 패턴(122) 위에 상기 상부 절연막(530) 중 등방성 식각에 의해 제거되고 남은 부분으로 이루어지는 상부 절연 패턴(124)이 남도록 한다.
상기 핀 분리 영역(FS)에서 희생 스페이서(540S) 및 상부 절연막(530)을 상기 등방성 식각 공정에 의해 제거하는 동안, 상기 희생 스페이서(540S)가 제거되는 양 만큼 상기 상부 절연막(530)의 측방향에서의 등방성 식각에 의한 소모량이 감소될 수 있다. 그 결과, 도 22b에 예시한 바와 같이 하부 절연 패턴(122) 위에는 상기 하부 절연 패턴(122)의 폭(W1)보다 더 큰 폭(W2)을 가지는 상부 절연 패턴(124)이 남게 될 수 있다. 상기 상부 절연 패턴(124)은 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 상면보다 더 높은 레벨의 상면을 가지도록 형성될 수 있다.
상기 상부 절연막(530)의 등방성 식각 공정을 통해 상기 상부 절연 패턴(124)을 형성하는 데 있어서, 상기 상부 절연막(530)의 수직 방향 식각 마진을 충분히 확보하기 위하여, 도 17a 내지 도 18c를 참조하여 상술한 상부 절연막(530) 형성 공정시 하드마스크 패턴(520)의 높이를 조절하여 상기 상부 절연막(530)을 충분히 큰 높이로 형성할 수 있다. 또한, 상기 상부 절연막(530)의 등방성 식각 공정을 통해 상기 상부 절연 패턴(124)을 형성하는 데 있어서, 상기 상부 절연막(530)의 수평 방향 식각 마진을 충분히 확보하기 위하여, 도 20a 내지 도 21c를 참조하여 상술한 희생 스페이서(540S)의 제1 방향 (X 방향)의 폭(540W)을 조절할 수 있다.
이와 같이, 상부 절연막(530)의 높이 및 상부 절연막(530)의 양 측벽을 덮는 희생 스페이서(540S)의 폭(540W)을 조절하여 원하는 폭(W2) 및 높이를 가지는 상부 절연 패턴(124)을 형성함으로써, 등방성 식각 공정 중에 상부 절연막(530)의 수직 방향 및 측방향 식각 마진을 확보할 수 있다. 이에 따라, 후속 공정에서 도 3에 예시한 바와 같이 상부 절연 패턴(124) 위에 더미 게이트(DG)를 형성하고 제1 및 제2 노말 게이트(NGA, NGB)의 양측에 각각 제1 소스/드레인 영역(172)을 형성하였을 때, 상기 더미 게이트(DG)와 그에 인접한 제1 소스/드레인 영역(172)과의 사이의 단락을 상기 상부 절연 패턴(124)에 의해 방지할 수 있다.
일부 실시예들에서, 상기 설명한 바와 같이 제1 및 제2 소자분리막(112A, 112B)의 일부를 제거하기 위한 리세스 공정과, 하부 절연 패턴(122) 위에 상부 절연 패턴(124)을 형성하는 공정을 등방성 식각 공정에 의해 수행하기 위하여, 에천트로서 NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide) 용액 등을 이용하는 습식 식각 공정을 수행할 수 있다.
상기 제1 및 제2 소자분리막(112A, 112B)의 일부를 제거하기 위한 리세스 공정을 수행하고 하부 절연 패턴(122) 위에 상부 절연 패턴(124)을 형성하기 위한 등방성 식각 공정을 수행하기 위하여 습식 식각 공정을 이용함으로써, 제1 영역(I) 및 제2 영역(II)에서 노출되는 복수의 예비 활성 영역(PA1, PA2, PB) 각각의 상부가 플라즈마 등의 건식 식각 분위기에 노출되지 않는다. 따라서, 상기 리세스 공정 중에 복수의 예비 활성 영역(PA1, PA2, PB) 각각의 상부가 노출되더라도 상기 복수의 예비 활성 영역(PA1, PA2, PB)의 노출 표면들이 플라즈마 등의 건식 식각 분위기에 의해 손상되거나 상기 노출 표면들의 러프니스(roughness)가 열화될 염려가 없다. 따라서, 고도로 다운스케일링된 트랜지스터의 핀형 활성 영역, 예를 들면 10 nm 또는 그 미만의 게이트 길이를 가지는 트랜지스터의 핀형 활성 영역에서 캐리어 이동도 (carrier mobility)가 열화되거나 전류 밀도(current density)의 감소, 누설 전류 증가 등과 같은 불량을 감소시킬 수 있다.
상기 제1 및 제2 소자분리막(112A, 112B)의 일부를 제거하기 위한 리세스 공정을 수행한 후, 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 소자분리막(112A, 112B) 각각의 상면의 높이가 낮아지고, 복수의 예비 활성 영역(PA1, PA2, PB)의 상부가 상기 제1 및 제2 소자분리막(112A, 112B) 위로 돌출된 상태로 노출될 수 있다.
일부 실시예들에서, 상기 리세스 공정 후, 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 소자분리막(112A, 112B) 위로 돌출된 복수의 예비 활성 영역(PA1, PA2, PB) 각각의 상부 표면을 산화시켜 표면 산화막을 형성한 후, 상기 표면 산화막을 제거할 수 있다. 상기 표면 산화막을 형성하는 동안, 상기 복수의 예비 활성 영역(PA1, PA2, PB) 각각의 상부에서 이들의 노출 표면으로부터 일부 두께 만큼 소모될 수 있다. 이에 따라, 상기 표면 산화막을 제거한 후에는 복수의 예비 활성 영역(PA1, PA2, PB)의 상부에서 폭 및 높이가 감소되어, 도 22a 내지 도 22c에 예시한 바와 같이 제1 및 제2 베이스 부분(B1, B2)에서보다 제1 및 제2 채널 영역(CH1, CH2)에서 더 좁은 폭을 가지는 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB)이 얻어질 수 있다.
상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB)이 형성된 후, 제1 영역(I)에서 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 각각의 상면에는 핀 분리 영역(FS)에 인접한 부분에서 단차(△ST2)가 형성될 수 있다.
일부 실시예들에서, 상기 복수의 예비 활성 영역(PA1, PA2, PB) 각각의 상부에 상기 표면 산화막을 형성하기 위하여, 플라즈마를 이용하는 산화 처리 공정을 수행할 수 있다. 일부 실시예들에서, 상기 표면 산화막을 형성하기 위하여 O2 가스 및 불활성 가스를 이용하여 얻어지는 플라즈마 분위기에서 산화 처리 공정을 수행할 수 있다. 다른 일부 실시예들에서, 상기 표면 산화막을 형성하기 위하여 O2 가스, 불활성 가스, 및 H2 가스를 이용하여 얻어지는 플라즈마 분위기하에서 산화 처리 공정을 수행할 수 있다. 또 다른 일부 실시예들에서, 상기 표면 산화막을 형성하기 위하여 H2 가스 및 O2 가스의 조합을 이용하는 ISSG (in-situ steam generation) 공정을 수행할 수 있다.
일부 실시예들에서, 상기 복수의 예비 활성 영역(PA1, PA2, PB) 각각의 상부 표면을 산화시켜 얻어진 표면 산화막을 완전히 제거하지 않고 적어도 일부를 남겨둘 수 있다. 일부 실시예들에서, 상기 복수의 예비 활성 영역(PA1, PA2, PB) 각각의 상부 표면 위에 남겨진 표면 산화막은 예를 들면 도 2에 예시한 제1 및 제2 인터페이스막(142A, 142B)의 적어도 일부를 구성할 수 있다.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)에서 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB) 각각의 상부에 문턱 전압 조절용 불순물 이온을 주입하기 위한 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, 상기 제1 영역(I) 및 제2 영역(II) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As) 이온을 주입할 수 있다.
도 23a, 도 23b, 및 도 23c를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 노출된 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB) 위에 각각 배치되는 제1 및 제2 인터페이스막(142A, 142B), 제1 및 제2 게이트 절연막(144A, 144B), 및 제1 및 제2 노말 게이트(NGA, NGB)와, 핀 분리 영역(FS)에서 상부 절연 패턴(124) 위에 배치되는 제3 게이트 절연막(144C) 및 더미 게이트(DG)와, 상기 제1 및 제2 노말 게이트(NGA, NGB) 및 더미 게이트(DG) 각각의 측벽을 덮는 절연 스페이서(162) 및 게이트간 절연막(164)을 형성한다.
일부 실시예들에서, 상기 제1 및 제2 노말 게이트(NGA, NGB) 및 더미 게이트(DG)는 각각 RPG (replacement poly-gate) 공정에 의해 형성될 수 있다. 상기 제1 및 제2 노말 게이트(NGA, NGB) 및 더미 게이트(DG)를 RPG 공정에 의해 형성하기 위한 예시적인 공정에서, 먼저 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB) 위에 희생 게이트 절연막 및 희생 게이트 패턴의 적층 구조로 이루어지는 복수의 희생 패턴(도시 생략)을 형성할 수 있다. 그 후, 상기 복수의 희생 패턴 각각의 양 측벽을 덮는 절연 스페이서(162) 및 게이트간 절연막(164)을 형성할 수 있다. 그 후, 상기 복수의 희생 패턴을 제거하여 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2), 제2 핀형 활성 영역(FB), 및 상부 절연 패턴(124) 각각 표면을 노출시키는 복수의 게이트 공간을 확보한 후, 상기 복수의 게이트 공간 내에 도 23a 내지 도 23c에 예시한 바와 같은 구조를 가지는 제1 및 제2 인터페이스막(142A, 142B), 제1 및 제2 게이트 절연막(144A, 144B), 더미 게이트 절연막(144S), 제1 및 제2 노말 게이트(NGA, NGB), 및 더미 게이트(DG)를 형성할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 인터페이스막(142A, 142B)은 각각 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 및 제2 인터페이스막(142A, 142B)의 형성 공정은 생략될 수 있다.
상기 제1 및 제2 게이트 절연막(144A, 144B) 및 더미 게이트 절연막(144S)은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 제1 및 제2 게이트 절연막(144A, 144B) 및 더미 게이트 절연막(144S)은 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 영역(I) 및 제2 영역(II)에서 상기 제1 및 제2 노말 게이트(NGA, NGB) 및 더미 게이트(DG)를 형성하기 전 또는 후에, 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB) 위에 복수의 제1 및 제2 소스/드레인 영역(172, 174)을 형성할 수 있다. 제1 영역(I)에서 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 위에 복수의 제1 소스/드레인 영역(172)을 형성하는 데 있어서, 상기 복수의 제1 소스/드레인 영역(172) 중 핀 분리 영역(FS)에 이웃하는 제1 소스/드레인 영역(172A)(도 3 참조)을 형성하기 위한 리세스 영역(R1)을 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 단차(△ST2)(도 22b 참조)가 형성된 부분에 형성하고, 상기 리세스 영역(R1) 내에 제1 소스/드레인 영역(172A)을 구성하는 반도체 에피택셜 패턴을 형성함으로써, 도 23b에 예시한 바와 같이 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 상면 중 상기 제1 및 제2 챔퍼 코너(CC1, CC2)에 가장 가까운 제1 소스/드레인 영역(172A)과 상기 제1 및 제2 챔퍼 코너(CC1, CC2)와의 사이에 있는 끝부측 부분의 상면(T1, T2)의 높이가 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 상면 중 다른 부분, 예를 들면 상기 제1 및 제2 챔퍼 코너(CC1, CC2)에 가장 가까운 제1 소스/드레인 영역(172)을 중심으로 상기 제1 및 제2 챔퍼 코너(CC1, CC2)의 반대측에 있는 중앙측 부분의 상면의 높이보다 더 크게 되도록 할 수 있다.
도 14a 내지 도 23c를 참조하여 설명한 집적회로 소자(100)의 제조 방법에 따르면, 핀 분리 영역(FS)에서 상부 절연막(530)의 높이 및 상부 절연막(530)의 양 측벽을 덮는 희생 스페이서(540S)의 폭을 이용하여 원하는 폭(W2) 및 높이를 가지는 상부 절연 패턴(124)을 형성함으로써 상부 절연막(530)의 수직 방향 및 측방향 식각 마진을 확보할 수 있다. 이에 따라, 상기 상부 절연 패턴(124) 위에 더미 게이트(DG)를 형성하고 제1 및 제2 노말 게이트(NGA, NGB)의 양측에 각각 제1 소스/드레인 영역(172)을 형성하였을 때, 상기 더미 게이트(DG)와 그에 인접한 제1 소스/드레인 영역(172)과의 사이의 단락을 상기 상부 절연 패턴(124)에 의해 방지할 수 있다. 또한, 제1 및 제2 소자분리막(112A, 112B)의 일부를 제거하기 위한 리세스 공정을 수행하고 하부 절연 패턴(122) 위에 상부 절연 패턴(124)을 형성하기 위한 등방성 식각 공정을 수행하는 데 있어서 습식 식각 공정을 이용한다. 이에 따라, 제1 영역(I) 및 제2 영역(II)에서 노출되는 복수의 예비 활성 영역(PA1, PA2, PB) 각각의 상부가 플라즈마 등의 건식 식각 분위기에 노출되지 않을 수 있다. 따라서, 상기 리세스 공정 중에 복수의 예비 활성 영역(PA1, PA2, PB) 각각의 상부가 플라즈마 등의 건식 식각 분위기에 의해 손상되거나 열화될 염려가 없고, 비교적 큰 폭을 가지는 제1 및 제2 채널 영역(CH1, CH2)을 확보할 수 있다. 따라서, 고도로 다운스케일링된 트랜지스터의 핀형 활성 영역, 예를 들면 10 nm 또는 그 미만의 게이트 길이를 가지는 트랜지스터의 핀형 활성 영역에서 캐리어 이동도가 열화되거나 전류 밀도의 감소, 누설 전류 증가 등과 같은 불량을 감소시켜, 고도로 스케일링된 핀 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 24a 내지 도 26b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 특히, 도 24a, 도 25a, ... 도 26a에는 도 10의 11A - 11A' 선 단면, 11B - 11B' 선 단면, 및 11C - 11C' 선 단면에 대응하는 부분들에서의 주요 공정 순서가 예시되어 있다. 도 24b, 도 25b, ... 도 26b에는 도 12의 13A - 13A' 선 단면, 13B - 13B' 선 단면, 및 13C - 13C' 선 단면에 대응하는 부분들에서의 주요 공정 순서가 예시되어 있다. 도 24a 내지 도 26b를 참조하여 도 10 내지 도 13에 예시한 집적회로 소자(400)의 예시적인 제조 방법을 설명한다. 도 24a 내지 도 26b에 있어서, 도 1 내지 도 13에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 24a 및 도 24b를 참조하면, 도 14a 내지 도 14c를 참조하여 설명한 바와 유사한 방법으로 기판(110)의 제4 영역(IV) 및 제5 영역(V)에서 복수의 패드산화막 패턴(512) 및 복수의 마스크 패턴(514)을 식각 마스크로 이용하여 기판(110)의 일부를 제거하여, 상기 기판(110)의 제4 영역(IV)에 복수의 제4 트렌치(602)를 형성하고, 기판(110)의 제5 영역(V)에 복수의 제5 트렌치(604)를 형성한다. 상기 복수의 제4 트렌치(602) 및 복수의 제5 트렌치(604)에 의해 복수의 예비 활성 영역(PD1, PD2, PD3) 및 복수의 예비 활성 영역(PE)이 정의될 수 있다.
도 25a 및 도 25b를 참조하면, 도 15a 내지 도 15c를 참조하여 설명한 바와 같은 방법으로 기판(110)의 제4 영역(IV)에서 복수의 제4 트렌치(602)를 각각 채우면서 평탄화된 상면을 가지는 제1 내지 제3 소자분리막(112A1, 112A2, 112A3)과, 기판(110)의 제5 영역(V)에서 복수의 제5 트렌치(604)를 각각 채우면서 평탄화된 상면을 가지는 소자분리막(112E)을 형성한다.
도 26a 및 도 26b를 참조하면, 도 16a 내지 도 21c를 참조하여 설명한 일련의 공정들에 따라 기판(110)의 제4 영역(IV) 및 제5 영역(V)에서 제1 내지 제3 소자분리막(112A1, 112A2, 112A3) 및 소자분리막(112E)의 리세스 공정까지 수행하여, 제4 영역(IV)에서 복수의 예비 활성 영역(PD1, PD2, PD3)으로부터 상부의 폭이 감소된 복수의 제1 타입 핀형 활성 영역(FD1, FD2, FD3)을 형성하고, 제5 영역(V)에서 복수의 예비 활성 영역(PE)으로부터 상부의 폭이 감소된 복수의 제2 타입 핀형 활성 영역(FE)을 형성한다.
도 10에 예시한 바와 같이, 제4 영역(IV)에서는 비교적 인접한 거리를 사이에 두고 상호 평행하게 연장되는 제1 핀 분리 영역(FSA) 및 제2 핀 분리 영역(FSB)이 배치된다. 그리고, 상기 제1 내지 제3 소자분리막(112A1, 112A2, 112A3) 및 소자분리막(112E)의 리세스 공정을 수행하는 동안 제4 영역(IV)의 제1 핀 분리 영역(FSA) 및 제2 핀 분리 영역(FSB)에서는 도 22a 내지 도 22c를 참조하여 설명한 바와 같이 상부 절연막(530)과 상기 상부 절연막(530)의 측벽을 덮고 있는 희생 스페이서(540S)의 등방성 식각이 동시에 이루어진다. 따라서, 상기 제1 내지 제3 소자분리막(112A1, 112A2, 112A3) 및 소자분리막(112E)의 리세스 공정을 수행하는 동안, 상기 제1 핀 분리 영역(FSA)과 상기 제2 핀 분리 영역(FSB)과의 사이의 영역은 그 양 측의 제1 핀 분리 영역(FSA) 및 제2 핀 분리 영역(FSB)에 있는 상부 절연막(530) 및 희생 스페이서(540S)가 비교적 높은 장벽으로 작용할 수 있다. 따라서, 상기 제1 핀 분리 영역(FSA)과 상기 제2 핀 분리 영역(FSB)과의 사이의 영역에서는 상기 상부 절연막(530) 및 희생 스페이서(540S)로 인한 구조적인 장애로 인해 다른 부분들에서보다 등방성 식각 분위기에 의한 영향을 덜 받을 수 있다. 따라서, 제1 내지 제3 소자분리막(112A1, 112A2, 112A3) 중 제1 핀 분리 영역(FSA)과 제2 핀 분리 영역(FSB)과의 사이에 있는 제2 소자분리막(112A2)은 제1 및 제3 소자분리막(112A1, 112A3)에 비해 리세스 공정에 의해 제거되는 양이 더 적을 수 있다. 이와 유사하게, 상기 제2 소자분리막(112A2)의 리세스의 결과로서 상기 제2 소자분리막(112A2)의 상부로 돌출되는 제2 핀형 활성 영역(FD2)의 채널 영역(CHD2)은 리세스 공정을 위한 습식 식각 분위기에 의한 영향을 다른 핀형 활성 영역들에서보다 덜 받게 될 수 있다.
그 결과, 제4 영역(IV)에서 제2 소자분리막(112A2)의 상면의 높이(IT2)는 상기 제1 및 제3 소자분리막(112A1, 112A3) 각각의 상면의 높이(IT1, IT3)보다 더 높아질 수 있고, 상기 제2 핀형 활성 영역(FD2)의 제2 채널 영역(CHD2)의 수직 방향 (Z 방향) 높이(UF2)는 제1 및 제3 핀형 활성 영역(FD1, FD3)의 제1 및 제3 채널 영역(CHD1, CHD3) 각각의 수직 방향 높이(UF1, UF3)보다 더 작아질 수 있다. 또한, 기판(110)으로부터 일정한 레벨을 따라 제2 방향 (Y 방향)으로 연장되는 임의의 수평선(HL) 상에서, 제2 핀형 활성 영역(FD2)의 제2 채널 영역(CHD2)의 폭(FW2)은 제1 핀형 활성 영역(FD1)의 제1 채널 영역(CHD1)의 폭(FW1)보다 더 커지고, 제3 핀형 활성 영역(FD3)의 제3 채널 영역(CHD3)의 폭(FW3)보다 더 커질 수 있다.
반면, 제5 영역(V)에서는 제4 영역(IV)에서와 달리 상호 인접하게 배치되는 제1 핀 분리 영역(FSA) 및 제2 핀 분리 영역(FSB)을 포함하지 않는다. 따라서, 제5 영역(V)에서 복수의 제2 타입 핀형 활성 영역(FE)은 각각의 전체 길이에 걸쳐서 서로 동일 또는 유사한 단면 형상을 가지도록 형성될 수 있다. 또한, 제5 영역(V)에서, 소자분리막(112E)의 상면의 높이(IT)는 상기 복수의 제2 타입 핀형 활성 영역(FE) 각각의 길이 방향을 따라 대략 동일하거나 유사할 수 있다. 또한, 제5 영역(V)에 있는 소자분리막(112E)의 상면의 높이(IT)는 제4 영역(IV)에 있는 제2 소자분리막(112A2)의 상면의 높이(IT2)보다 더 낮고, 제4 영역(IV)에 있는 제1 및 제3 소자분리막(112A1, 112A3) 각각의 상면의 높이(IT1, IT3)와 대략 동일하거나 유사할 수 있다. 또한, 복수의 제2 타입 핀형 활성 영역(FE) 각각의 채널 영역(CHE)의 수직 방향 (Z 방향) 높이(UF4)는 상호 동일하거나 유사할 수 있다. 또한, 복수의 제2 타입 핀형 활성 영역(FE) 각각의 채널 영역(CHE)의 수직 방향 (Z 방향) 높이(UF4)는 제4 영역(IV)에 있는 제2 핀형 활성 영역(FD2)의 제2 채널 영역(CHD2)의 수직 방향 (Z 방향) 높이(UF2)보다 더 커질 수 있다. 그리고, 기판(110)으로부터 일정한 레벨을 따라 제2 방향 (Y 방향)으로 연장되는 임의의 수평선(HL) 상에서, 복수의 제2 타입 핀형 활성 영역(FE) 각각의 채널 영역(CHE)의 폭(FW4)은 제4 영역(IV)에 있는 제2 핀형 활성 영역(FD2)의 제2 채널 영역(CHD2)의 폭(FW2)보다 더 작아질 수 있다.
그 후, 도 23a 내지 도 23c를 참조하여 설명한 바와 같은 공정들을 수행하여, 도 10 내지 도 13에 예시한 집적회로 소자(400)를 형성할 수 있다.
도 14a 내지 도 26b를 참조하여 도 1 내지 도 4에 예시한 집적회로 소자(100)와, 도 10 내지 도 13에 예시한 집적회로 소자(400)의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 이로부터 변형 및 변경된 다양한 방법을 이용하여 본 명세서에서 예시하는 다양한 구조를 가지는 집적회로 소자들, 예를 들면, 도 5 내지 도 7에 예시한 집적회로 소자(100)의 제3 영역(III)의 구조들, 도 8에 예시한 집적회로 소자(200), 도 9a 및 도 9b에 예시한 집적회로 소자(300A, 300B), 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조들을 가지는 집적회로 소자들을 용이하게 구현할 수 있다.
도 1 내지 도 26b를 참조하여 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 이들의 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예들에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1 내지 도 13에 예시한 집적회로 소자(100, 200, 300, 400) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112A: 제1 소자분리막, 120: 핀 분리용 절연 구조물, 122: 하부 절연 패턴, 124: 상부 절연 패턴, 142A: 제1 인터페이스막, 144A: 제1 게이트 절연막, 150A: 제1 게이트 라인, 540: 희생 라이너, 540S: 희생 스페이서, FA1, FA2: 제1 핀형 활성 영역, FS: 핀 분리 영역, CC1: 제1 챔퍼 코너, CC2: 제2 챔퍼 코너.

Claims (20)

  1. 핀 분리 영역을 사이에 두고 서로 이웃하며 일직선 상에서 연장되는 한 쌍의 핀형 활성 영역과,
    상기 핀 분리 영역에 형성된 핀 분리용 절연 구조물을 포함하고,
    상기 한 쌍의 핀형 활성 영역은 상기 핀 분리 영역의 일부를 한정하는 제1 챔퍼 코너(chamfered corner)를 가지는 제1 핀형 활성 영역을 포함하고,
    상기 핀 분리용 절연 구조물은 상기 한 쌍의 핀형 활성 영역 각각의 측벽을 덮는 하부 절연 패턴과, 상기 하부 절연 패턴 위에서 상기 제1 챔퍼 코너의 적어도 일부를 덮도록 형성되고 상기 한 쌍의 핀형 활성 영역 각각의 상면보다 높은 레벨의 상면을 가지는 상부 절연 패턴을 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 상부 절연 패턴의 상기 상면은 위로 볼록하게 라운딩된 프로파일을 가지는 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 핀형 활성 영역 중 일부 영역에 형성된 반도체 에피택셜 패턴을 더 포함하고,
    상기 제1 핀형 활성 영역의 상면은 상기 반도체 에피택셜 패턴을 중심으로 그 양 측에서의 높이가 서로 다른 것을 특징으로 하는 집적회로 소자.
  4. 제3항에 있어서,
    상기 제1 핀형 활성 영역의 상면 중 상기 반도체 에피택셜 패턴과 상기 제1 챔퍼 코너와의 사이에 있는 끝부측 부분의 높이는 상기 제1 핀형 활성 영역의 상면 중 상기 반도체 에피택셜 패턴을 중심으로 상기 제1 챔퍼 코너의 반대측에 있는 중앙측 부분의 높이보다 더 높은 것을 특징으로 하는 집적회로 소자.
  5. 제1 방향을 따라 제1 폭을 가지는 핀 분리 영역을 사이에 두고 서로 이웃하며 상기 제1 방향을 따라 일직선 상에 연장되는 한 쌍의 핀형 활성 영역과,
    상기 핀 분리 영역에서 상기 한 쌍의 핀형 활성 영역 사이에 개재되는 하부 절연 패턴과, 상기 하부 절연 패턴 위에서 상기 제1 방향에 교차하는 제2 방향을 따라 연장되고 상기 제1 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지고 위로 볼록하게 라운딩된 상면 프로파일 (convex rounded top surface profile)을 가지는 상부 절연 패턴을 포함하는 핀 분리용 절연 구조물과,
    상기 한 쌍의 핀형 활성 영역 중에서 선택되는 제1 핀형 활성 영역 위에서 상기 제2 방향으로 연장되는 노말 게이트와,
    상기 노말 게이트와 상기 핀 분리용 절연 구조물과의 사이에서 상기 제1 핀형 활성 영역 중 상기 핀 분리용 절연 구조물로부터 이격된 위치에 형성된 반도체 에피택셜 패턴을 포함하고,
    상기 제1 핀형 활성 영역의 상면은 상기 반도체 에피택셜 패턴을 중심으로 그 양 측에서의 높이가 서로 다른 것을 특징으로 하는 집적회로 소자.
  6. 제5항에 있어서,
    상기 제1 핀형 활성 영역의 상면 중 상기 반도체 에피택셜 패턴과 상기 핀 분리용 절연 구조물과의 사이에 있는 끝부측 부분의 높이는 상기 제1 핀형 활성 영역의 상면 중 상기 반도체 에피택셜 패턴을 중심으로 상기 핀 분리용 절연 구조물의 반대측에 있는 중앙측 부분의 높이보다 더 높은 것을 특징으로 하는 집적회로 소자.
  7. 제5항에 있어서,
    상기 상부 절연 패턴 상에서 상기 노말 게이트와 평행하게 연장되는 더미 게이트를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  8. 제5항에 있어서,
    상기 한 쌍의 핀형 활성 영역은 각각 상기 핀 분리 영역에 대면하는 측벽의 상측에 형성된 챔퍼 코너(chamfered corner)를 구비하고,
    상기 핀 분리용 절연 구조물 중 상기 상부 절연 패턴은 상기 챔퍼 코너의 적어도 일부를 덮는 것을 특징으로 하는 집적회로 소자.
  9. 기판 상의 제1 영역에서 제1 폭의 제1 핀 분리 영역을 사이에 두고 서로 이웃하며 제1 직선 상에 연장되는 한 쌍의 제1 핀형 활성 영역과,
    상기 제1 핀 분리 영역에서 상기 제1 직선에 교차하는 방향으로 연장되고 상기 제1 폭보다 더 큰 제2 폭을 가지고 위로 볼록하게 라운딩된 프로파일의 제1 상면을 가지는 제1 핀 분리용 절연 구조물과,
    상기 한 쌍의 제1 핀형 활성 영역 중 선택된 위치 위에서 연장되는 제1 노말 게이트와,
    상기 한 쌍의 제1 핀형 활성 영역 중 상기 제1 노말 게이트와 상기 제1 핀 분리용 절연 구조물과의 사이에서 상기 제1 핀 분리용 절연 구조물로부터 이격된 위치에 형성된 제1 반도체 에피택셜 패턴을 포함하고,
    상기 한 쌍의 제1 핀형 활성 영역은 상기 제1 반도체 에피택셜 패턴을 중심으로 그 양 측에서의 상면의 높이가 서로 다른 것을 특징으로 하는 집적회로 소자.
  10. 제9항에 있어서,
    상기 기판 상의 제2 영역에서 제3 폭의 제2 핀 분리 영역을 사이에 두고 서로 이웃하며 제2 직선 상에 연장되는 한 쌍의 제2 핀형 활성 영역과,
    상기 제2 핀 분리 영역에서 상기 제2 직선에 교차하는 방향으로 연장되고 상기 제3 폭보다 더 큰 제4 폭을 가지고 위로 볼록하게 라운딩된 프로파일의 제2 상면을 가지는 제2 핀 분리용 절연 구조물과,
    상기 한 쌍의 제2 핀형 활성 영역 중 선택된 위치 위에서 연장되는 제2 노말 게이트와,
    상기 한 쌍의 제2 핀형 활성 영역 중 상기 제2 노말 게이트와 상기 제2 핀 분리용 절연 구조물과의 사이에서 상기 제2 핀 분리용 절연 구조물에 접하여 형성된 제2 반도체 에피택셜 패턴을 더 포함하고,
    상기 제2 반도체 에피택셜 패턴은 상기 제2 핀 분리용 절연 구조물 중 상기 제2 상면보다 낮은 지점으로부터 상기 제2 핀 분리용 절연 구조물로부터 멀어짐에 따라 상측으로 경사지도록 연장되는 패싯(facet)을 가지는 것을 특징으로 하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 한 쌍의 제1 핀형 활성 영역 및 상기 한 쌍의 제2 핀형 활성 영역 중 적어도 하나의 핀형 활성 영역은 챔퍼 코너를 구비하는 것을 특징으로 하는 집적회로 소자.
  12. 제1 방향을 따라 일직선 상에 차례로 연장되는 3 개의 핀형 활성 영역과,
    상기 3 개의 핀형 활성 영역 중 이웃하는 제1 핀형 활성 영역 및 제2 핀형 활성 영역 사이의 제1 핀 분리 영역에서 상기 제1 방향에 교차하는 제2 방향을 따라 연장되고 위로 볼록하게 라운딩된 상면 프로파일 (convex rounded top surface profile)을 가지는 제1 핀 분리용 절연 구조물과,
    상기 3 개의 핀형 활성 영역 중 이웃하는 상기 제2 핀형 활성 영역 및 제3 핀형 활성 영역 사이의 제2 핀 분리 영역에서 상기 제2 방향을 따라 연장되고 위로 볼록하게 라운딩된 상면 프로파일을 가지는 제2 핀 분리용 절연 구조물을 가지고,
    상기 제1 방향에서 상기 제2 핀형 활성 영역의 길이는 상기 제1 및 제3 핀형 활성 영역 각각의 길이보다 짧고,
    상기 제2 핀형 활성 영역의 채널 영역의 폭은 상기 제1 및 제3 핀형 활성 영역 각각의 채널 영역의 폭보다 더 큰 것을 특징으로 하는 집적회로 소자.
  13. 제12항에 있어서,
    상기 제2 핀형 활성 영역의 채널 영역의 수직 방향 높이는 상기 제1 및 제3 핀형 활성 영역 각각의 채널 영역의 수직 방향 높이보다 더 작은 것을 특징으로 하는 집적회로 소자.
  14. 제12항에 있어서,
    상기 제1 핀형 활성 영역의 양 측벽을 덮는 제1 소자분리막, 상기 제2 핀형 활성 영역의 양 측벽을 덮는 제2 소자분리막, 및 상기 제3 핀형 활성 영역의 양 측벽을 덮는 제3 소자분리막을 더 포함하고,
    상기 제2 소자분리막의 상면의 높이는 상기 제1 및 제3 소자분리막 각각의 상면의 높이보다 더 높은 것을 특징으로 하는 집적회로 소자.
  15. 기판의 제1 영역에서 적어도 제1 길이에 걸쳐 상호 평행하게 연장되는 복수의 제1 타입 핀형 활성 영역과,
    상기 제1 영역에서 서로 이격된 2 개의 핀 분리 영역을 따라 상기 복수의 제1 타입 핀형 활성 영역을 가로질러 연장되는 한 쌍의 핀 분리용 절연 구조물과,
    상기 기판의 제2 영역에서 적어도 상기 제1 길이에 걸쳐 상호 평행하게 연장되고 상기 적어도 제1 길이의 구간에서 끊어짐 없이 연장되는 복수의 제2 타입 핀형 활성 영역을 포함하고,
    상기 한 쌍의 핀 분리용 절연 구조물은 각각 위로 볼록하게 라운딩된 상면 프로파일 (convex rounded top surface profile)을 가지고,
    상기 복수의 제1 타입 핀형 활성 영역 중 상기 한 쌍의 핀 분리용 절연 구조물 사이에 있는 부분들 각각의 폭은 상기 복수의 제2 타입 핀형 활성 영역 각각의 폭보다 더 큰 것을 특징으로 하는 집적회로 소자.
  16. 제15항에 있어서,
    상기 복수의 제1 타입 핀형 활성 영역 각각의 채널 영역의 수직 방향 높이는 상기 복수의 제2 타입 핀형 활성 영역 각각의 채널 영역의 수직 방향 높이보다 더 작은 것을 특징으로 하는 집적회로 소자.
  17. 핀 분리 영역을 사이에 두고 서로 이웃하며 일직선 상에서 연장되어 있는 한 쌍의 예비 활성 영역을 형성하는 단계와,
    상기 한 쌍의 예비 활성 영역 각각의 측벽들을 덮는 소자분리막을 형성하는 단계와,
    상기 핀 분리 영역에서 상기 소자분리막의 일부와 상기 한 쌍의 예비 활성 영역의 일부를 제거하여 상기 한 쌍의 예비 활성 영역에 한 쌍의 챔퍼 코너를 형성하고 상기 핀 분리 영역에서 상기 한 쌍의 챔퍼 코너와 함께 리세스 영역을 한정하는 하부 절연 패턴을 형성하는 단계와,
    상기 하부 절연 패턴 위에서 상기 리세스 영역을 채우면서 상기 한 쌍의 예비 활성 영역의 상면보다 더 높이 돌출되는 상부 절연막을 형성하는 단계와,
    상기 한 쌍의 예비 활성 영역 위에서 상부 절연막의 양 측벽을 덮는 희생 스페이서를 형성하는 단계와,
    상기 소자분리막의 높이가 낮아지도록 일부를 제거하는 동시에 상기 핀 분리 영역에서 상기 상부 절연막 및 상기 희생 스페이서를 제거하여, 상기 한 쌍의 예비 활성 영역으로부터 상기 소자분리막 위로 노출되는 채널 영역을 가지는 한 쌍의 핀형 활성 영역을 형성하는 동시에 상기 하부 절연 패턴 위에 상기 하부 절연 패턴보다 더 큰 폭을 가지는 상부 절연 패턴을 형성하는 단계와,
    상기 한 쌍의 핀형 활성 영역 위에 게이트 라인과 상기 게이트 라인의 양 측에 형성되는 한 쌍의 소스/드레인 영역을 포함하는 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 희생 스페이서를 형성하는 단계는
    상기 한 쌍의 예비 활성 영역의 노출 표면과 상기 상부 절연막의 상면 및 양 측벽을 덮는 희생 라이너를 형성하는 단계와,
    이방성 건식 식각 공정을 이용하여 상기 희생 라이너 중 상기 상부 절연막의 양 측벽을 덮는 부분들을 제외한 나머지 부분들을 제거하여 상기 상부 절연막의 상면과 상기 한 쌍의 예비 활성 영역의 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 희생 스페이서를 형성하는 단계는
    상기 한 쌍의 예비 활성 영역의 노출 표면과 상기 상부 절연막의 상면 및 양 측벽을 덮는 희생 라이너를 형성하는 단계와,
    이방성 건식 식각 공정을 이용하여 상기 희생 라이너 중 상기 상부 절연막의 양 측벽을 덮는 부분들을 제외한 나머지 부분들을 제거하는 동시에 상기 한 쌍의 예비 활성 영역을 그 상면으로부터 일부 제거하여 상기 한 쌍의 예비 활성 영역의 상면에 단차부를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 한 쌍의 핀형 활성 영역을 형성하는 동시에 상기 상부 절연 패턴을 형성하는 단계는 습식 식각 공정을 이용하여 수행되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
KR1020160027138A 2016-03-07 2016-03-07 집적회로 소자 및 그 제조 방법 KR102446862B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020160027138A KR102446862B1 (ko) 2016-03-07 2016-03-07 집적회로 소자 및 그 제조 방법
US15/446,322 US10096714B2 (en) 2016-03-07 2017-03-01 Integrated circuit device and method of manufacturing the same
CN201710130993.8A CN107170741B (zh) 2016-03-07 2017-03-07 集成电路器件及其制造方法
US16/150,795 US10483399B2 (en) 2016-03-07 2018-10-03 Integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160027138A KR102446862B1 (ko) 2016-03-07 2016-03-07 집적회로 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170104282A true KR20170104282A (ko) 2017-09-15
KR102446862B1 KR102446862B1 (ko) 2022-09-23

Family

ID=59724374

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160027138A KR102446862B1 (ko) 2016-03-07 2016-03-07 집적회로 소자 및 그 제조 방법

Country Status (3)

Country Link
US (2) US10096714B2 (ko)
KR (1) KR102446862B1 (ko)
CN (1) CN107170741B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190122289A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 장치
US10636793B2 (en) 2018-06-20 2020-04-28 Samsung Electronics Co., Ltd. FINFETs having electrically insulating diffusion break regions therein and methods of forming same

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406529B1 (en) * 2015-03-05 2016-08-02 International Business Machines Corporation Formation of FinFET junction
US10515952B2 (en) * 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10832965B2 (en) * 2018-01-11 2020-11-10 Globalfoundries Inc. Fin reveal forming STI regions having convex shape between fins
KR102420163B1 (ko) * 2018-01-18 2022-07-12 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102449898B1 (ko) * 2018-04-10 2022-09-30 삼성전자주식회사 집적회로 소자
US10490453B2 (en) * 2018-04-12 2019-11-26 International Business Machines Corporation High threshold voltage FET with the same fin height as regular threshold voltage vertical FET
US11075219B2 (en) 2019-08-20 2021-07-27 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11205654B2 (en) 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195848B2 (en) 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11244955B2 (en) 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11011408B2 (en) 2019-10-11 2021-05-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN110707041A (zh) * 2019-10-14 2020-01-17 芯盟科技有限公司 半导体结构及其形成方法
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11901457B2 (en) * 2019-12-02 2024-02-13 Intel Corporation Fin shaping and integrated circuit structures resulting therefrom
KR20210073687A (ko) 2019-12-10 2021-06-21 삼성전자주식회사 반도체 소자
US11444093B2 (en) 2020-01-10 2022-09-13 Micron Technology, Inc. Memory arrays and methods of forming memory arrays
US11380782B2 (en) * 2020-08-18 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Variable size fin structures
US20230243888A1 (en) * 2022-02-01 2023-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of failure analysis for semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100048690A (ko) * 2008-10-31 2010-05-11 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US20150035061A1 (en) * 2013-07-31 2015-02-05 Samsung Electronics Co., Ltd. Semiconductor Device and Method for Fabricating the Same
KR102202753B1 (ko) * 2014-08-11 2021-01-14 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990053968A (ko) 1997-12-24 1999-07-15 윤종용 반도체 장치의 소자 격리막 형성 방법 및 그 구조
KR100763330B1 (ko) 2005-12-14 2007-10-04 삼성전자주식회사 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자
US8278175B2 (en) 2010-06-10 2012-10-02 International Business Machines Corporation Compressively stressed FET device structures
CN103779224A (zh) 2012-10-23 2014-05-07 中国科学院微电子研究所 Mosfet的制造方法
US8987823B2 (en) 2012-11-07 2015-03-24 International Business Machines Corporation Method and structure for forming a localized SOI finFET
KR20140142423A (ko) * 2013-06-03 2014-12-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101998666B1 (ko) * 2013-06-25 2019-10-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102073967B1 (ko) 2013-07-30 2020-03-02 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20150050792A1 (en) 2013-08-13 2015-02-19 Globalfoundries Inc. Extra narrow diffusion break for 3d finfet technologies
KR102085525B1 (ko) * 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
US9698240B2 (en) 2014-03-31 2017-07-04 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9209179B2 (en) * 2014-04-15 2015-12-08 Samsung Electronics Co., Ltd. FinFET-based semiconductor device with dummy gates
KR102158962B1 (ko) 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102327143B1 (ko) 2015-03-03 2021-11-16 삼성전자주식회사 집적회로 소자
KR102352153B1 (ko) 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102426666B1 (ko) 2015-03-25 2022-07-28 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102448597B1 (ko) 2015-06-24 2022-09-27 삼성전자주식회사 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100048690A (ko) * 2008-10-31 2010-05-11 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US20150035061A1 (en) * 2013-07-31 2015-02-05 Samsung Electronics Co., Ltd. Semiconductor Device and Method for Fabricating the Same
KR102202753B1 (ko) * 2014-08-11 2021-01-14 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190122289A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 장치
US10636793B2 (en) 2018-06-20 2020-04-28 Samsung Electronics Co., Ltd. FINFETs having electrically insulating diffusion break regions therein and methods of forming same

Also Published As

Publication number Publication date
KR102446862B1 (ko) 2022-09-23
US10096714B2 (en) 2018-10-09
CN107170741A (zh) 2017-09-15
CN107170741B (zh) 2023-07-04
US20170256645A1 (en) 2017-09-07
US10483399B2 (en) 2019-11-19
US20190035934A1 (en) 2019-01-31

Similar Documents

Publication Publication Date Title
KR102446862B1 (ko) 집적회로 소자 및 그 제조 방법
US11728345B2 (en) Multi-gate metal-oxide-semiconductor field effect transistor
KR102435521B1 (ko) 반도체 소자
US9991264B1 (en) Integrated circuit device and method of manufacturing the same
US10096688B2 (en) Integrated circuit device and method of manufacturing the same
KR102400558B1 (ko) 반도체 소자
KR20170027128A (ko) 집적회로 소자
KR20160139816A (ko) 집적회로 소자
CN109585527B (zh) 集成电路器件
KR20170124016A (ko) 집적회로 소자 및 그 제조 방법
KR102712152B1 (ko) 집적회로 소자 및 그 제조 방법
EP4362073A1 (en) Integrated circuit device
KR20240115580A (ko) 집적회로 소자
KR20240112647A (ko) 집적회로 소자
KR20240124740A (ko) 집적회로 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right