Nothing Special   »   [go: up one dir, main page]

CN110707041A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN110707041A
CN110707041A CN201910973259.7A CN201910973259A CN110707041A CN 110707041 A CN110707041 A CN 110707041A CN 201910973259 A CN201910973259 A CN 201910973259A CN 110707041 A CN110707041 A CN 110707041A
Authority
CN
China
Prior art keywords
layer
mask
forming
isolation
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910973259.7A
Other languages
English (en)
Inventor
余兴
蒋维楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Delta Region Institute of Tsinghua University Zhejiang
ICLeague Technology Co Ltd
Original Assignee
Yangtze Delta Region Institute of Tsinghua University Zhejiang
ICLeague Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Delta Region Institute of Tsinghua University Zhejiang, ICLeague Technology Co Ltd filed Critical Yangtze Delta Region Institute of Tsinghua University Zhejiang
Priority to CN201910973259.7A priority Critical patent/CN110707041A/zh
Publication of CN110707041A publication Critical patent/CN110707041A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，其中，形成方法包括：提供衬底，所述衬底上具有鳍部，所述鳍部包括第一区以及分别位于第一区两侧的第二区和第三区，所述第一区、第二区和第三区沿所述鳍部延伸方向排布；在所述第一区内形成凹槽，所述凹槽沿垂直于所述鳍部延伸方向贯穿所述鳍部；在所述凹槽内形成隔离层，所述隔离层还位于所述第二区的部分顶部表面和所述第三区的部分顶部表面；在所述鳍部的第二区内和所述鳍部的第三区内形成外延层，所述外延层分别位于所述隔离层两侧且所述外延层与所述隔离层相邻。本发明的形成方法可以得到完全填充所述鳍部的第一区的凹槽的隔离层，从而能提高隔离层的隔离性能，进而改善所形成的半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，这使得栅极对沟道电流的控制能力变弱，从而产生短沟道效应，进而影响半导体器件的电学性能。
鳍式场效应晶体管(FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。然而，鳍式场效应晶体管仍然存在短沟道效应。
此外，为了进一步减小短沟道效应对半导体器件的影响，降低沟道漏电流。半导体技术领域引入了应变硅技术，应变硅技术的方法包括：在栅极结构两侧的鳍部中形成凹槽；通过外延生长工艺在所述凹槽中形成源漏掺杂区。为了减少鳍部边缘形成所述凹槽的过程中暴露出鳍部周围的隔离结构，而使所形成的源漏掺杂区结构不完整，导致对沟道的应力减小，在形成所述凹槽之前在所述鳍部边缘形成伪栅结构。现有技术为了提高半导体结构的集成度，一般在相邻鳍部边缘和隔离结构上形成一个伪栅极结构。
然而，现有的半导体结构的形成方法形成的半导体结构的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能改善半导体结构性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有鳍部，所述鳍部包括第一区以及分别位于第一区两侧的第二区和第三区，所述第一区、第二区和第三区沿所述鳍部延伸方向排布；在所述第一区内形成凹槽，所述凹槽沿垂直于所述鳍部延伸方向贯穿所述鳍部；在所述凹槽内形成隔离层，所述隔离层还位于所述第二区的部分顶部表面和所述第三区的部分顶部表面；在所述鳍部的第二区内和所述鳍部的第三区内形成外延层，所述外延层分别位于所述隔离层两侧且所述外延层与所述隔离层相邻。
可选的，还包括：在所述衬底上形成隔离结构，所述隔离结构位于所述鳍部的部分侧壁表面，且所述隔离结构表面低于所述鳍部的顶部表面。
可选的，所述隔离结构和所述隔离层的形成方法包括：在所述衬底上形成初始隔离材料层，所述初始隔离材料层还位于所述鳍部的侧壁和顶部表面，且所述初始隔离材料层的表面高于所述鳍部的顶部表面；在所述初始隔离材料层表面形成第一掩膜结构，所述第一掩膜结构位于所述鳍部的第一区上，且所述第一掩膜结构还延伸至部分第二区上和部分第三区上；以所述第一掩膜结构为掩膜刻蚀所述初始隔离材料层，直至暴露出部分鳍部的侧壁表面，形成所述隔离结构和所述隔离层；在形成所述隔离结构和所述隔离层之后，去除所述第一掩膜结构。
可选的，所述第一掩膜结构包括：位于所述初始隔离材料层表面的第一掩膜层以及位于所述第一掩膜层表面的第二掩膜层。
可选的，所述第二掩膜层的材料与第一掩膜层的材料不同；所述第一掩膜层的材料与所述初始隔离材料层的材料不同。
可选的，所述第二掩膜层的材料为氮化硅；所述第一掩膜层的材料为氧化硅。
可选的，所述第一掩膜结构的形成方法包括：在所述初始隔离材料层表面形成第一掩膜材料膜；在所述第一掩膜材料膜表面形成第二掩膜材料膜；在所述第二掩膜材料膜表面形成图形化层，所述图形化层位于所述鳍部的第一区上，且所述图形化层还延伸至部分第二区上和部分第三区上；以所述图形化层为掩膜，刻蚀所述第二掩膜材料膜和第一掩膜材料膜，直至暴露出所述初始隔离材料层表面。
可选的，所述图形化层包括图形化的光刻胶层。
可选的，还包括：在形成所述隔离层之前，在所述鳍部的侧壁表面和衬底表面形成衬垫层。
可选的，所述鳍部的顶部表面具有第二掩膜结构；所述鳍部的形成方法包括：提供初始衬底；在所述部分初始衬底表面形成第二掩膜结构；以所述第二掩膜结构为掩膜刻蚀所述初始衬底，形成所述鳍部。
可选的，所述第二掩膜结构包括：第三掩膜层；所述第三掩膜层的材料为氮化硅。
可选的，所述初始隔离材料层的形成方法包括：在所述衬底上和所述鳍部侧壁和顶部表面沉积第一隔离材料层；平坦化所述第一隔离材料层直至暴露出所述第二掩膜结构表面位置；回刻蚀所述第一隔离材料层；去除所述第二掩膜结构的所述第三掩膜层。
可选的，所述初始隔离材料层的形成方法还包括：在去除所述第三掩膜层之后，在所述第一隔离材料层上形成第二隔离材料层。
可选的，所述第二掩膜结构还包括：位于所述第三掩膜层和所述初始衬底表面之间的第四掩膜层；所述第四掩膜层的材料为氧化硅。
可选的，所述第二掩膜结构还包括：位于所述第三掩膜层表面的第五掩膜层；所述第五掩膜层的材料为氧化硅。
可选的，在形成所述外延层之前，还包括：形成横跨所述鳍部的栅极结构；在所述隔离层上形成伪栅极结构。
可选的，在形成栅极结构和伪栅极结构之后，分别在所述栅极结构两侧的所述鳍部内形成所述外延层。
可选的，所述外延层的形成方法包括：对所述鳍部的第二区和第三区进行刻蚀，在所述栅极结构两侧的所述鳍部内形成开口；在所述开口中形成外延层。
本发明还提供一种半导体结构，其特征在于，包括：衬底，所述衬底上具有鳍部，所述鳍部包括第一区以及分别位于第一区两侧的第二区和第三区，所述第一区、第二区和第三区沿所述鳍部延伸方向排布；凹槽，位于所述鳍部的第一区内，且沿垂直于所述鳍部延伸方向贯穿所述鳍部；隔离层，位于所述凹槽内，所述隔离层还位于所述第二区的部分顶部表面和所述第三区的部分顶部表面；外延层，分别位于所述隔离层两侧的所述鳍部的第二区和第三区内，且所述外延层与所述隔离层相邻。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在所述鳍部的第一区的凹槽内形成隔离层，且隔离层还覆盖所述鳍部第二区的部分顶部表面和所述鳍部第三区的部分顶部表面，使形成的隔离层顶部高于所述鳍部的顶部表面，从而能提高形成的隔离层的隔离性能，进而改善所形成的半导体结构的性能。
本发明技术方案提供的半导体结构中，隔离层位于所述鳍部第一区的所述凹槽内，且覆盖所述鳍部第二区和第三区的部分顶部表面，从而能提高形成的隔离层的隔离性能，进而改善所形成的半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图13是本发明的半导体结构的形成方法一实施例中各步骤的结构示意图。
具体实施方式
由背景技术可知，为了在栅极结构两侧形成完整的源漏掺杂区，一般会在相邻鳍部边缘和隔离结构上形成一个伪栅极结构。
图1是一种半导体结构的结构示意图。
参考图1，FinFET中的隔离结构11顶部通常低于鳍部20顶部表面，隔离结构11的隔离性能不好，鳍部内相邻的源漏掺杂区12容易发生桥接，导致漏电流；并且，在隔离结构上形成的伪栅极结构21底部陷落在鳍部内，与在鳍部上的栅极结构22的结构不同，导致应力环境不同，使衬底10表面受到不同的应力，可能会导致衬底的弯曲，对半导体结构的性能产生不利影响。
为了解决上述问题，提供了一种半导体结构的形成方法，在所述鳍部的第一区内形成凹槽，在所述凹槽内形成隔离层，所述隔离层还位于所述鳍部第二区和第三区的部分顶部表面，一方面，提高了形成的隔离层的隔离性能，避免后续形成的相邻的源漏之间发生桥接，从而改善形成的半导体结构的性能；另一方面，避免后续在隔离层上形成的伪栅极结构底部陷落在鳍部内，使伪栅极结构与在鳍部上形成的栅极结构的结构基本一致，使后续形成在栅极结构两侧的外延层处于相同或近似的应力环境中，有利于提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图13是本发明的半导体结构的形成方法一实施例中各步骤的结构示意图。
参考图2，提供衬底100，所述衬底100上具有鳍部200，所述鳍部包括第一区201以及分别位于第一区201两侧的第二区202和第三区203，所述第一区201、第二区202和第三区203沿所述鳍部延伸方向排布。
本实施例中，所述衬底100上具有多个鳍部200，多个鳍部200的延伸方向平行。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底100还可以是锗衬底、硅锗衬底、绝缘体上硅衬底或绝缘体上锗等半导体衬底。
本实施例中，所述鳍部200的材料为硅。在其他实施例中，所述鳍部200的材料还可以为锗或硅锗。
继续参考图2，本实施例中，所述鳍部200的顶部表面具有第二掩膜结构300。
所述鳍部200的形成方法包括：提供初始衬底(图未示)；在所述部分初始衬底表面形成第二掩膜结构300；以所述第二掩膜结构300为掩膜刻蚀所述初始衬底，形成所述鳍部200。
本实施例中，所述第二掩膜结构300包括第三掩膜层301，位于所述第三掩膜层301和所述初始衬底表面之间的第四掩膜层302。
其他实施例中，所述第二掩膜结构300还可以包括位于所述第三掩膜层301上的第五掩膜层，所述第五掩膜层的材料与所述第四掩膜层302相同。
所述第三掩膜层301的材料和所述第四掩膜层302的材料不同。本实施例中，所述第三掩膜层301的材料为氮化硅，所述第四掩膜层302的材料为氧化硅。
所述第四掩膜层302的作用，一是为了增加所述第三掩膜层301的粘附性，二是可以保护鳍部，避免在后续去除所述第三掩膜层时损伤鳍部。
继续参考图2，形成所述鳍部200后，在所述鳍部200的第一区201内形成凹槽210，所述凹槽210沿垂直于所述鳍部200延伸方向贯穿所述鳍部200。
形成所述凹槽210的方法包括：图形化所述第三掩膜层301和所述第四掩膜层302；以所述图形化的第三掩膜层301和第四掩膜层302为掩膜刻蚀所述鳍部200，形成所述凹槽210。
形成所述凹槽210后，后续在所述衬底100上形成隔离结构，所述隔离结构位于所述鳍部200的部分侧壁表面，且所述隔离结构表面低于所述鳍部200的顶部表面；以及在所述凹槽210内形成隔离层，所述隔离层还位于所述第二区202的部分顶部表面和所述第三区203的部分顶部表面。
形成所述隔离结构和所述隔离层的步骤如图3至图10所示。
参考图3，在所述衬底100上和所述鳍部200的侧壁和顶部表面沉积第一隔离材料层111，所述第一隔离材料层111的表面高于所述鳍部200的顶部表面且完全覆盖所述第二掩膜结构300。
本实施例中，所述第一隔离材料层111的材料为氧化硅；在其他实施例中，所述第一隔离材料层111的材料还可以为氮氧化硅。
本实施例中，通过流体化学气相沉积工艺形成所述第一隔离材料层111。流体化学气相沉积工艺形成的第一隔离材料层111对相邻鳍部200之间间隙以及凹槽的填充能力较强，形成的第一隔离材料层111的隔离性能较好。在其他实施例中，形成所述第一隔离材料层111的工艺还可以为等离子体增强化学气相沉积工艺。
需要说明的是，本实施例中，在沉积所述第一隔离材料层111之前，还在所述鳍部200的侧壁表面和所述衬底100表面形成衬垫层112(参考图7)。所述衬垫层112能增加初始隔离材料层的粘附性，使初始隔离材料层沉积更容易。
本实施例中，所述衬垫层112的材料为氧化硅；在其他实施例中，所述衬垫层112的材料还可以为氮氧化硅。
本实施例中，通过原位水汽生成工艺形成所述衬垫层112。通过原位水汽生成工艺形成的所述衬垫层112的缺陷较少，性能较好。在其他实施例中，形成所述衬垫层112的工艺还可以为高密度等离子体法。
参考图4，平坦化所述第一隔离材料层111直至完全暴露出所述第二掩膜结构300顶部表面位置。
本实施例中，平坦化所述第一隔离材料层111的工艺参数包括：采用CeO2为原料的研磨液，研磨压强为3psi～12psi。采用CeO2作为研磨原料，可以实现对氮化硅和氧化硅的高选择比。
本实施例中，所述第三掩膜层301作为平坦化过程中的研磨停止层，避免过研磨导致所述凹槽210内的所述第一隔离材料层111损失过多，导致后续形成的隔离层顶部低于所述鳍部的顶部表面，进而影响隔离效果。
参考图5，回刻蚀所述第一隔离材料层111直至完全暴露所述第三掩膜层301。
本实施例中，采用干法刻蚀方法回刻蚀所述第一隔离材料层111。采用干法刻蚀方法回刻蚀所述第一隔离材料层111，可以更好地控制所述第一隔离材料层的高度，使所述第一隔离材料层111的顶部表面与所述第四掩膜层302的顶部表面齐平，从而可以控制后续形成的隔离层的高度。
参考图6，去除所述第三掩膜层301。
去除所述第三掩膜层301后，所述第一隔离材料层111和所述第四掩膜层302形成初始隔离材料层110，所述第四掩膜层302作为后续形成的隔离层的一部分。所述初始隔离材料层110位于所述鳍部200的侧壁和顶部表面，所述初始隔离材料层110的表面高于所述鳍部200的顶部表面。
所述初始隔离材料层110用于后续形成所述隔离结构和所述隔离层。
本实施例中，去除所述第三掩膜层301的方法为干法刻蚀。由于所述初始隔离材料层110的材料与所述第三掩膜层301的材料不同，在刻蚀去除所述第三掩膜层301时，所述初始隔离材料层110不会被刻蚀，且能保护所述鳍部200不受影响。
本实施例中，形成所述初始隔离材料层110的步骤还包括，在所述第一隔离材料层111上形成第二隔离材料层(图未示)。在其他实施例中，也可以不形成所述第二隔离材料层。
形成所述第二隔离材料层的作用在于，使后续形成的隔离层高出所述鳍部顶部表面的高度更高，提高形成的所述隔离层的隔离能力，防桥接的能力更好。
所述第二隔离材料层的材料与所述第一隔离材料层相同。本实施例中，所述第二隔离材料层的材料为氧化硅。在其他实施例中，所述第二隔离材料层的材料还可以为氮氧化硅。
形成所述初始隔离材料层110后，在所述初始隔离材料层110表面形成第一掩膜结构，所述第一掩膜结构包括第一掩膜层和第二掩膜层。
形成所述第一掩膜结构的步骤如图7至图9所示。
参考图7，在所述初始隔离材料层110表面形成第一掩膜材料膜410；在所述第一掩膜材料膜410表面形成第二掩膜材料膜420；在所述第二掩膜材料膜420表面形成图形化层430，所述图形化层430位于所述鳍部200的第一区201上，且所述图形化层430还延伸至部分第二区202上和部分第三区203上。
本实施例中，所述第一掩膜材料膜410的材料和所述第二掩膜材料膜420的材料不同，所述第一掩膜材料膜410的材料和所述初始隔离材料层110的材料不同。
本实施例中，所述第一掩膜材料膜410的材料为氮化硅；在其他实施例中，所述第一掩膜材料膜410还可以为聚合物、碳化合物、金属钨、氧化铝、氧化铪等其他有别于所述第二掩膜材料膜420材料的材料。
本实施例中，所述第二掩膜材料膜420的材料为氧化硅；在其他实施例中，所述第二掩膜材料膜420还可以为碳化硅、碳化合物、氧化铝、氧化铪等其他有别于所述第一掩膜材料膜410材料的材料。
这是因为在后续的刻蚀工艺中，需要所述第一掩膜层和所述第二掩膜层具有刻蚀选择比，因此所述第一掩膜材料膜的材料410的材料和所述第二掩膜材料膜420的材料不能相同。
形成所述第一掩膜材料膜410的方法为化学气相沉积法或物理气相沉积法，形成所述第二掩膜材料膜420的方法为化学气相沉积法或物理气相沉积法。
本实施例中，所述图形化层430为图形化的光刻胶层；其他实施例中，所述图形化层还可以为其他与所述第二掩膜材料膜420材料不同的材料，如氮化硅、碳化合物等材料。
本实施例中，所述第二掩膜材料膜420可以增加所述第一掩膜材料膜410与所述图形化层430之间的粘附性，同时可以将所述图形化层430的图形传递至所述第一掩膜材料膜410。
参考图8，以所述图形化层430为掩膜，刻蚀所述第二掩膜材料膜420直至暴露出所述第一掩膜材料膜410表面，形成第二掩膜层402。
本实施例中，刻蚀所述第二掩膜材料膜420的方法为干法刻蚀。
由于所述第一掩膜材料膜410的材料和所述第二掩膜材料膜420的材料不同，存在刻蚀选择比，在刻蚀所述第二掩膜材料膜420时，不会对所述第一掩膜材料膜410造成侵蚀，同时可以避免下方的初始隔离材料层110受到损伤。
参考图9，去除所述图形化层430，以所述第二掩膜层402为掩膜，刻蚀所述第一掩膜材料膜410直至暴露出所述初始隔离材料层110表面，形成第一掩膜层401。
所述第一掩膜结构400包括所述第一掩膜层401和所述第二掩膜层402，所述第一掩膜结构400位于所述鳍部200的第一区201上，且所述第一掩膜结构400还延伸至部分所述第二区202和部分所述第三区203上。
本实施例中，刻蚀所述第一掩膜材料膜410的方法为干法刻蚀。
由于所述第一掩膜材料膜410的材料和所述初始隔离材料层110的材料不同，存在刻蚀选择比，在刻蚀所述第一掩膜材料膜410时，所述初始隔离材料层110不会受到影响。
参考图10，形成所述第一掩膜结构400后，以所述第一掩膜结构400为掩膜刻蚀所述初始隔离材料层110，直至暴露出部分鳍部的侧壁表面，形成所述隔离结构120和所述隔离层130。
需要说明的是，本实施例中，由于所述第二掩膜层402的材料与所述初始隔离材料层110的材料相同，在刻蚀所述初始隔离材料层110时，同时去除所述第二掩膜层402。
因此，具体是以所述第一掩膜结构400中的所述第一掩膜层401为掩膜刻蚀所述初始隔离材料层110。
本实施例中，刻蚀所述初始隔离材料层110的方法为各向同性的干法刻蚀。
各向同性的干法刻蚀在各个方向上的刻蚀速率相同，由于所述第一掩膜层401的材料与所述初始隔离材料层110的材料不同，刻蚀所述初始隔离材料层110时，所述第一掩膜层401以及所述第一掩膜层覆盖的所述第一区以及部分第二区和第三区的所述初始隔离材料层不会被刻蚀，从而在所述凹槽210内形成隔离层130，且所述隔离层130还覆盖所述第二区202的部分顶部表面和所述第三区203的部分顶部表面。
参考图11和图12，图12是图11的立体图，图11是图12沿虚线AA方向的剖面图，形成所述隔离结构120和所述隔离层130后，去除所述第一掩膜结构400。具体而言，是去除所述第一掩膜结构400中的第一掩膜层401。
本实施例中，去除所述第一掩膜层401的方法为干法刻蚀。
由于所述第一掩膜结构400位于所述鳍部200的第一区201上，且所述第一掩膜结构400还延伸至部分所述第二区202和部分所述第三区203上，因此形成的所述隔离层130完全填充所述第一区201内的凹槽210，且所述隔离层130还覆盖所述第二区202和所述第三区203的部分顶部表面，所述隔离层130的顶部高于所述鳍部200的顶部表面。所述隔离层130能避免后续在鳍部中形成的相邻的源漏区之间发生桥接，防止漏电流现象的发生，隔离能力更好；另外，后续在所述隔离层130上形成伪栅极结构，伪栅极结构和在所述鳍部上形成的栅极结构的结构基本相同，应力环境相同或近似，使衬底受到相同的应力，避免衬底弯曲，从而提高半导体结构的性能。
参考图13，形成所述隔离结构120和所述隔离层130后，形成横跨所述鳍部200的栅极结构220，所述栅极结构220覆盖所述鳍部200部分侧壁和顶部表面；在所述隔离层130上形成伪栅极结构230，所述伪栅极结构230的延伸方向与所述栅极结构220的延伸方向相同。
继续参考图13，形成所述栅极结构220和所述伪栅极结构230后，分别在所述栅极结构220两侧的所述鳍部200内形成所述外延层221。
本实施例中，形成所述外延层221的工艺包括外延生长工艺。所述外延层221的材料为硅、锗或硅锗。
本实施例中，所述外延层221用于形成源区和漏区。
本实施例中，形成所述外延层221的步骤包括：对所述鳍部200的第二区202和第三区203进行刻蚀，在所述栅极结构220两侧的所述鳍部200内形成开口(图未示)；通过外延生长工艺在所述开口中形成所述外延层221。
在所述栅极结构220两侧的所述鳍部200内形成开口前，由于所述隔离层130覆盖了所述第二区和所述第三区的部分顶部表面，需要刻蚀掉后续待形成开口区域的所述隔离层130，继而再刻蚀所述鳍部200形成开口。
由于所述隔离层130尺寸较大，且所述隔离层130的顶部表面高于所述鳍部200的顶部表面，在所述开口中形成所述外延层221时，即使发生蔓延情况，所述隔离层130仍具有很好的隔离作用，避免相邻的外延层之间发生桥接，导致漏电流。
本实施例中，所述栅极结构220位于所述伪栅极结构230两侧；所述外延层221位于所述伪栅极结构230两侧的鳍部200内。
本实施例中，所述隔离层130表面高于所述鳍部200顶部表面，则在形成所述外延层221的过程中，所述隔离层130能防止相邻的外延层221接触，从而能够保证所形成的半导体结构性能。
继续参考图13，本发明还提供一种半导体结构的实施例，包括：衬底100，所述衬底100上具有鳍部200，所述鳍部200包括第一区201以及分别位于第一区201两侧的第二区202和第三区203，所述第一区201、第二区202和第三区203沿所述鳍部延伸方向排布；凹槽210，位于所述鳍部200的第一区201内，且沿垂直于所述鳍部200延伸方向贯穿所述鳍部200；隔离层130，位于所述凹槽210内，所述隔离层210还位于所述第二区202的部分顶部表面和所述第三区203的部分顶部表面；外延层221，分别位于所述隔离层130两侧的所述鳍部200的第二区202和第三区203内，且所述外延层221与所述隔离层130相邻。
本实施例中，所述半导体结构还包括：位于所述衬底100上的隔离结构120，所述隔离结构120位于所述鳍部200的部分侧壁表面，且所述隔离结构120表面低于所述鳍部200的顶部表面。
本实施例中，所述半导体结构还包括：横跨所述鳍部200的栅极结构220，所述栅极结构220覆盖所述鳍部200部分侧壁和顶部表面；位于所述隔离层130上的伪栅极结构230，所述伪栅极结构230的延伸方向与所述栅极结构220的延伸方向相同。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部，所述鳍部包括第一区以及分别位于所述第一区两侧的第二区和第三区，所述第一区、第二区和第三区沿所述鳍部延伸方向排布；
在所述第一区内形成凹槽，所述凹槽沿垂直于所述鳍部延伸方向贯穿所述鳍部；
在所述凹槽内形成隔离层，所述隔离层还位于所述第二区的部分顶部表面和所述第三区的部分顶部表面；
在所述鳍部的第二区内和所述鳍部的第三区内形成外延层，所述外延层分别位于所述隔离层两侧且所述外延层与所述隔离层相邻。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述衬底上形成隔离结构，所述隔离结构位于所述鳍部的部分侧壁表面，且所述隔离结构表面低于所述鳍部的顶部表面。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述隔离结构和所述隔离层的形成方法包括：
在所述衬底上形成初始隔离材料层，所述初始隔离材料层还位于所述鳍部的侧壁和顶部表面，且所述初始隔离材料层的表面高于所述鳍部的顶部表面；
在所述初始隔离材料层表面形成第一掩膜结构，所述第一掩膜结构位于所述鳍部的第一区上，且所述第一掩膜结构还延伸至部分第二区上和部分第三区上；
以所述第一掩膜结构为掩膜刻蚀所述初始隔离材料层，直至暴露出部分鳍部的侧壁表面，形成所述隔离结构和所述隔离层；
在形成所述隔离结构和所述隔离层之后，去除所述第一掩膜结构。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一掩膜结构包括：位于所述初始隔离材料层表面的第一掩膜层以及位于所述第一掩膜层表面的第二掩膜层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的材料与所述第一掩膜层的材料不同；所述第一掩膜层的材料与所述初始隔离材料层的材料不同。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的材料为氮化硅；所述第一掩膜层的材料为氧化硅。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一掩膜结构的形成方法包括：
在所述初始隔离材料层表面形成第一掩膜材料膜；
在所述第一掩膜材料膜表面形成第二掩膜材料膜；
在所述第二掩膜材料膜表面形成图形化层，所述图形化层位于所述鳍部的第一区上，且所述图形化层还延伸至部分第二区上和部分第三区上；
以所述图形化层为掩膜，刻蚀所述第二掩膜材料膜和第一掩膜材料膜，直至暴露出所述初始隔离材料层表面。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述图形化层包括图形化的光刻胶层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述隔离层之前，在所述鳍部的侧壁表面和衬底表面形成衬垫层。
10.如权利要求3所述的半导体结构的形成方法，其特征在于，所述鳍部的顶部表面具有第二掩膜结构；所述鳍部的形成方法包括：提供初始衬底；在所述部分初始衬底表面形成第二掩膜结构；以所述第二掩膜结构为掩膜刻蚀所述初始衬底，形成所述鳍部。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二掩膜结构包括：第三掩膜层；所述第三掩膜层的材料为氮化硅。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述初始隔离材料层的形成方法包括：在所述衬底上和所述鳍部侧壁和顶部表面沉积第一隔离材料层；平坦化所述第一隔离材料层直至暴露出所述第二掩膜结构表面位置；回刻蚀所述第一隔离材料层；去除所述第二掩膜结构的所述第三掩膜层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述初始隔离材料层的形成方法还包括：在去除所述第三掩膜层之后，在所述第一隔离材料层上形成第二隔离材料层。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二掩膜结构还包括：位于所述第三掩膜层和所述初始衬底表面之间的第四掩膜层；所述第四掩膜层的材料为氧化硅。
15.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二掩膜结构还包括：位于所述第三掩膜层表面的第五掩膜层；所述第五掩膜层的材料为氧化硅。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述外延层之前，还包括：形成横跨所述鳍部的栅极结构；在所述隔离层上形成伪栅极结构。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，在形成栅极结构和伪栅极结构之后，分别在所述栅极结构两侧的所述鳍部内形成所述外延层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述外延层的形成方法包括：对所述鳍部的第二区和第三区进行刻蚀，在所述栅极结构两侧的所述鳍部内形成开口；在所述开口中形成外延层。
19.如权利要求1～18任一所述形成方法形成的半导体结构，其特征在于，包括：
衬底，所述衬底上具有鳍部，所述鳍部包括第一区以及分别位于第一区两侧的第二区和第三区，所述第一区、第二区和第三区沿所述鳍部延伸方向排布；
凹槽，位于所述鳍部的第一区内，且沿垂直于所述鳍部延伸方向贯穿所述鳍部；
隔离层，位于所述凹槽内，所述隔离层还位于所述第二区的部分顶部表面和所述第三区的部分顶部表面；
外延层，分别位于所述隔离层两侧的所述鳍部的第二区和第三区内，且所述外延层与所述隔离层相邻。
CN201910973259.7A 2019-10-14 2019-10-14 半导体结构及其形成方法 Pending CN110707041A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910973259.7A CN110707041A (zh) 2019-10-14 2019-10-14 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910973259.7A CN110707041A (zh) 2019-10-14 2019-10-14 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN110707041A true CN110707041A (zh) 2020-01-17

Family

ID=69199310

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910973259.7A Pending CN110707041A (zh) 2019-10-14 2019-10-14 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN110707041A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219340A (zh) * 2012-01-23 2013-07-24 台湾积体电路制造股份有限公司 用于具有线端延长的晶体管的结构和方法
CN106952818A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107045979A (zh) * 2016-02-05 2017-08-15 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107170741A (zh) * 2016-03-07 2017-09-15 三星电子株式会社 集成电路器件及其制造方法
CN107785315A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN110034187A (zh) * 2018-01-11 2019-07-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103219340A (zh) * 2012-01-23 2013-07-24 台湾积体电路制造股份有限公司 用于具有线端延长的晶体管的结构和方法
CN106952818A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107045979A (zh) * 2016-02-05 2017-08-15 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107170741A (zh) * 2016-03-07 2017-09-15 三星电子株式会社 集成电路器件及其制造方法
CN107785315A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN110034187A (zh) * 2018-01-11 2019-07-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Similar Documents

Publication Publication Date Title
US9698055B2 (en) Semiconductor fin structures and methods for forming the same
CN109786458B (zh) 半导体器件及其形成方法
CN110098175B (zh) 半导体器件及其制造方法
KR100546378B1 (ko) 리세스 채널을 가지는 트랜지스터 제조 방법
US7413943B2 (en) Method of fabricating gate of fin type transistor
CN110690285B (zh) 半导体结构及其形成方法
CN107785315B (zh) 半导体结构的形成方法
US8623727B2 (en) Method for fabricating semiconductor device with buried gate
CN107799462A (zh) 半导体结构的形成方法
US10043675B2 (en) Semiconductor device and method for fabricating the same
CN107045979B (zh) 半导体结构的形成方法
CN108630549B (zh) 半导体器件及其形成方法
TW201818475A (zh) 半導體元件及其製作方法
CN110707041A (zh) 半导体结构及其形成方法
CN112652578B (zh) 半导体结构的形成方法、晶体管
CN108206159B (zh) 半导体结构及其形成方法
KR100744654B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
CN113497034B (zh) 半导体结构及其形成方法
CN109841527B (zh) 半导体结构及其形成方法
CN110797261B (zh) 半导体结构及其形成方法
CN110970299B (zh) 半导体器件及其形成方法
KR20070002659A (ko) 반도체 소자의 소자분리막 형성 방법
KR100650815B1 (ko) 플래쉬 메모리소자의 소자분리막 형성방법
CN118039567A (zh) 半导体结构的形成方法
CN115223872A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200117

RJ01 Rejection of invention patent application after publication