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KR100763330B1 - 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자 - Google Patents

활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자 Download PDF

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KR100763330B1
KR100763330B1 KR1020050123188A KR20050123188A KR100763330B1 KR 100763330 B1 KR100763330 B1 KR 100763330B1 KR 1020050123188 A KR1020050123188 A KR 1020050123188A KR 20050123188 A KR20050123188 A KR 20050123188A KR 100763330 B1 KR100763330 B1 KR 100763330B1
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김근남
이철
조은석
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삼성전자주식회사
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Abstract

활성 핀들을 정의하는 소자분리 방법, 이를 이용하는 반도체소자의 제조방법 및 이에 의해 제조된 반도체소자를 제공한다. 이 반도체소자의 제조방법은 기판 상에 장축 및 단축을 가지며 장축 방향 및 단축 방향으로 이차원적으로 배열된 복수개의 활성 핀들을 형성하는 것을 구비한다. 상기 활성 핀들의 하부 측벽들 상에 라이너 패턴을 형성한다. 상기 라이너 패턴을 갖는 기판 상에 소자분리막을 형성하되, 상기 소자분리막은 상기 장축에 평행한 상기 활성 핀들의 측벽들의 일 부분을 노출시킨다. 상기 활성 핀들의 상부면 및 노출된 측벽들을 덮고 상기 활성 핀들 상부를 가로지르며 상기 소자분리막 상부를 지나는 서로 평행한 게이트 라인들을 형성한다.

Description

활성 핀들을 정의하는 소자분리 방법, 이를 이용하는 반도체소자의 제조방법 및 이에 의해 제조된 반도체소자{Isolation method defining active fins, method for fabricating semiconductor device using the same, and semiconductor device fabricated thereby}
도 1은 본 발명의 일 실시예에 따른 반도체소자를 나타낸 평면도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 평면도이다.
도 11 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히 활성 핀들을 정의하는 소자 분리 방법, 이를 이용하는 반도체소자의 제조방법, 및 이에 의해 제조된 반도체 소자에 관한 것이다.
반도체소자는 전계 효과 트랜지스터(field effect transistor)와 같은 개별 소자(discrete device)를 스위칭 소자로써 널리 채택하고 있다. 상기 트랜지스터는 소스 및 드레인 사이의 채널에 형성되는 온 전류(on current)가 소자의 동작 속도를 결정한다. 통상적으로, 기판의 소자 형성 영역, 즉 활성영역에 게이트 전극 및 소스/드레인을 형성함으로써 평면형 트랜지스터(planar-type transistor)가 형성될 수 있다. 통상의 평면형 트랜지스터는 소스/드레인 사이에 평면 채널을 갖는다. 이와 같은 평면형 트랜지스터의 온 전류는 활성 영역의 폭에 비례하고, 소스와 드레인 사이의 거리, 즉 게이트 길이에 반비례한다. 따라서, 온 전류를 증가시켜 소자의 동작 속도를 높이기 위해서는 게이트 길이는 감소시키고, 활성영역의 폭은 증가시켜야 한다. 그러나, 평면형 트랜지스터에서 상기 활성영역의 폭을 증가시키는 것은 최근 소자의 고집적화 경향에 역행하는 것이다.
또한, 평면형 트랜지스터에서 소스와 드레인 사이의 간격이 짧아짐에 따른 단채널 효과(short channel effect)가 발생할 수 있다. 따라서, 차세대에 사용될 짧은 채널 길이를 갖는 트랜지스터를 구현하기 위해서는 단채널 효과의 발생을 효율적으로 억제하여야 한다.
그러나, 반도체 표면에 평행하게 채널이 형성되는 종래의 평면형 트랜지스터는 평탄형 채널 소자이기 때문에 구조적으로 소자크기의 축소화에서 불리할 뿐만 아니라, 단채널 효과의 발생을 억제하기 어렵다.
종래의 평면형 트랜지스터를 대체할 수 있는 소자 구조로서 채널 양쪽에 게이트를 두어 채널의 전위를 효과적으로 조절할 수 있는 이중 게이트 전계 효과 트랜지스터가 제안된 바 있다. 아울러, 기존의 반도체 공정 기술을 그대로 이용하면 서 전면/후면 게이트를 가지는 이중 게이트 전계효과 트랜지스터를 제조하기 위한 노력의 일환으로 핀 펫 소자(Fin-FET Device)가 제안된 바 있다. 반도체 메모리 소자의 셀 영역과 같이 일정한 규칙성을 갖도록 이차원적으로 핀 펫 소자들이 배치된 반도체 소자에서, 상기 핀 펫 소자들은 트렌치 소자분리 기술(trench isolation technique)을 사용하여 형성된 소자분리막에 의해 절연된 복수개의 활성 핀들에 형성될 수 있다. 이 경우에, 소자분리막은 상기 활성 핀들 상부영역의 측벽들을 노출시킬 수 있다. 또한, 상기 핀 펫 소자들을 이용하여 회로를 구성하기 위하여 복수개의 핀 펫 소자들을 하나의 게이트 라인, 즉 워드라인으로 전기적으로 연결시킬 수 있다. 다시 말하면, 워드라인은 복수개가 제공되며, 하나의 워드라인에 복수개의 핀 펫 소자들이 전기적으로 연결될 수 있다.
또한, 상기 워드라인들의 각각은 설계 도안의 용이 및 제조공정의 단순화를 위해서 전기적으로 관련 없는 활성 핀들 사이를 지나가도록 형성될 수 있다. 즉, 상기 워드라인들은 게이트 절연막에 의해 전기적으로 관련 없는 활성 핀들의 노출된 측벽들과 이격 될 수 있다. 이를 통해서, 상기 워드라인들은 전기적으로 관련 없는 활성영역들 내에 전기적 포텐셜을 증가시켜서 핀 펫 소자들의 전류 구동 능력을 저하시킬 수 있다. 이와 같은 핀 펫 소자들을 형성하는 방법이 미국 공개 특허 제 2005/0153490 Al 호에 " 펫 형성 방법(Method of Forming Fin Field Effect Transistor)" 이라는 제목으로 윤 등(Yoon et al.)에 의해 개시된 바 있다. 윤 등에 의한 핀 펫 형성 방법은 핀 형 활성영역들(fin type active regions) 및 그 영역들을 둘러싸는 소자분리막을 반도체 기판에 형성하는 것을 포함한다. 윤 등에 의 한 미국 공개 특허에, 전기적으로 관련 있는 활성영역들 및 전기적으로 관련 없는 활성영역들 사이를 동시에 지나는 게이트 전극들을 도시하고 있다. 이 경우에, 상기 게이트 전극들은 전기적으로 관련 없는 활성영역들 사이를 지나면서 상기 활성영역들의 측벽을 덮고 있다. 그 결과, 상기 게이트 전극들은 전기적으로 관련 없는 활성영역들 내에 국부적으로 전기적 포텐셜을 증가시켜서 핀 펫 소자들의 전기적 특성을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 활성 핀들을 정의하는 소자 분리 방법을 이용하는 반도체 소자의 제조방법 및 이에 의해 제조된 반도체 소자를 제공하는데 있다.
본 발명의 일 태양은 활성 핀들을 정의하는 소자분리 방법을 이용하는 반도체 소자의 제조방법을 제공한다. 이 반도체소자의 제조방법은 기판 상에 장축 및 단축을 가지며 장축 방향 및 단축 방향으로 이차원적으로 배열된 복수개의 활성 핀들을 형성하는 것을 구비한다. 상기 활성 핀들의 하부 측벽들 상에 라이너 패턴을 형성한다. 상기 라이너 패턴을 갖는 기판 상에 소자분리막을 형성하되, 상기 소자분리막은 상기 장축에 실질적으로 평행한 상기 활성 핀들의 측벽들의 일 부분을 노출시킨다. 상기 활성 핀들의 상부면 및 노출된 측벽들을 덮고 상기 활성 핀들 상부를 가로지르며 상기 소자분리막 상부를 지나는 서로 평행한 게이트 라인들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 라이너 패턴을 형성하는 것은 상기 활성 핀들을 갖는 기판 상에 예비 절연성 라이너를 형성하고, 상기 예비 절연성 라이너를 갖는 기판 상에 상기 활성 핀들을 둘러싸는 예비 트렌치 절연막을 형성하고, 상기 단축에 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 상기 예비 트렌치 절연막을 부분 식각하여 상기 예비 절연성 라이너의 소정 영역을 노출시키는 홀을 갖는 트렌치 절연막을 형성하고, 상기 노출된 예비 절연성 라이너를 제거하여 상기 단축에 실질적으로 평행한 상기 활성 핀들의 상부 측벽들을 노출시키는 절연성 라이너를 형성하고, 상기 절연성 라이너를 갖는 기판 상에 상기 단축에 실질적으로 평행한 상기 활성 핀들의 상부 측벽들 사이를 채우는 예비 버퍼 패턴을 형성하고, 상기 트렌치 절연막 및 상기 예비 버퍼 패턴을 식각마스크로 하여 상기 절연성 라이너를 부분 식각 하는 것을 포함할 수 있다.
상기 트렌치 절연막을 형성하는 것은 상기 예비 트렌치 절연막을 갖는 기판 상에 상기 단축에 실질적으로 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 상기 예비 트렌치 절연막을 노출시키는 개구부를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 이용하여 상기 노출된 예비 트렌치 절연막을 부분 식각하고, 상기 마스크 패턴을 제거하는 것을 포함할 수 있다.
더 나아가, 상기 소자분리막을 형성하는 것은 상기 트렌치 절연막 및 상기 예비 버퍼 패턴을 등방성 식각 하는 것을 포함할 수 있다.
다른 실시예들에서, 상기 라이너 패턴을 형성하는 것은 상기 활성 핀들을 갖는 기판 상에 예비 절연성 라이너를 형성하고, 상기 예비 절연성 라이너를 갖는 기 판 상에 상기 활성 핀들을 둘러싸는 예비 트렌치 절연막을 형성하고, 상기 예비 트렌치 절연막을 부분 식각하여 상기 장축에 실질적으로 평행한 상기 활성 핀들 측벽들의 일부분 및 상기 단축에 실질적으로 평행한 상기 활성 핀들 상부 측벽들 상에 위치하는 상기 예비 절연성 라이너를 노출시키는 트렌치 절연막을 형성하고, 상기 노출된 예비 절연성 라이너를 제거하여 상기 활성 핀들 측벽들의 소정 영역들을 노출시키는 절연성 라이너를 형성하고, 상기 노출된 상기 활성 핀들의 측벽들을 덮는 예비 버퍼 패턴을 형성하고, 상기 예비 버퍼 패턴 및 상기 트렌치 절연막을 식각마스크로 하여 상기 절연성 라이너를 부분 식각 하는 것을 포함할 수 있다.
상기 트렌치 절연막을 형성하는 것은 상기 예비 트렌치 절연막을 갖는 기판 상에 상기 장축에 실질적으로 평행한 상기 활성 핀들의 측벽들과 교차하는 방향성을 갖고 상기 활성 핀들 상부를 가로지르며 상기 단축에 실질적으로 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 상기 예비 트렌치 절연막 상부를 지나는 서로 평행한 마스크 패턴들을 형성하고, 상기 마스크 패턴들을 식각마스크로 하여 상기 예비 트렌치 절연막을 부분 식각하고, 상기 마스크 패턴들을 제거하는 것을 포함할 수 있다.
상기 마스크 패턴들은 포토레지스트 패턴들 또는 하드마스크 패턴들로 형성하는 것을 포함할 수 있다. 여기서, 상기 마스크 패턴들을 하드마스크 패턴들로 형성하는 경우에, 상기 예비 트렌치 절연막을 갖는 기판 상에 제1 폭을 갖는 예비 하드마스크 패턴들을 형성하고, 상기 예비 하드마스크 패턴들을 등방성 식각하여 상기 제1 폭보다 작은 폭을 갖는 상기 마스크 패턴들을 형성할 수 있다.
더 나아가, 상기 소자분리막을 형성하는 것은 상기 예비 버퍼 패턴 및 상기 트렌치 절연막을 등방성 식각하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 소자분리막은 상기 라이너 패턴에 대해 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 라이너 패턴은 실리콘 질화막으로 형성하고, 상기 소자분리막은 실리콘 산화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 활성 핀들을 형성한 후에, 상기 활성 핀들의 측벽들을 덮는 버퍼 산화막을 형성하는 것을 더 포함하되, 상기 장축에 실질적으로 평행한 상기 활성 핀들의 상부 측벽들을 덮는 상기 버퍼 산화막은 상기 소자분리막을 형성하는 동안에 제거될 수 있다.
또 다른 실시예들에서, 상기 단축에 실질적으로 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 소자분리막은 상기 활성 핀들의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 게이트 라인을 형성하기 전에, 상기 활성 핀들의 상부면들 및 상기 노출된 활성 핀들의 상부 측벽들을 덮는 게이트 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 다른 태양은 반도체 소자를 제공한다. 이 소자는 기판 상에 장축 및 단축을 갖고 장축 방향 및 단축 방향으로 이차원적으로 배열된 복수개의 활성 핀들을 구비한다. 상기 활성 핀들의 상부면들 및 상기 장축에 실질적으로 평행한 상기 활성 핀들의 측벽들을 부분적으로 노출시키도록 상기 활성 핀들을 둘러싸는 소자분리막이 제공된다. 상기 활성 핀들의 하부 측벽들과 상기 소자분리막 사이에 개재된 라이너 패턴이 제공된다. 상기 노출된 상기 활성 핀들의 측벽들 및 상기 활성 핀들의 상부면을 덮고 상기 활성 핀들 상부를 가로지르며 상기 소자분리막 상부로 연장된 게이트 라인들이 제공된다.
본 발명의 몇몇 실시예들에서, 상기 소자분리막은 트렌치 절연 패턴 및 버퍼 패턴들로 이루어지되, 상기 트렌치 절연 패턴은 상기 장축에 실질적으로 평행한 상기 활성 핀들의 측벽들을 부분적으로 노출시키고 상기 단축에 실질적으로 평행한 상기 활성 핀들의 측벽들 사이에서 상기 단축에 평행한 상기 활성 핀들의 상부 측벽들을 노출시키는 리세스된 홀들을 갖도록 상기 활성 핀들 사이를 채우고 상기 버퍼 패턴들은 상기 리세스된 홀들을 채울 수 있다.
다른 실시예들에서, 상기 단축에 실질적으로 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 소자분리막은 상기 단축에 실질적으로 평행한 상기 활성 핀들의 상부 측벽들을 덮는 버퍼 절연 패턴들 및 상기 버퍼 절연 패턴들 사이에 개재됨과 아울러 상기 단축에 실질적으로 평행한 상기 활성 핀들의 하부 측벽들 사이에 개재된 트렌치 절연 패턴으로 이루어질 수 있다.
또 다른 실시예들에서, 상기 단축에 실질적으로 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 소자분리막은 상기 활성 핀들의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 가질 수 있다.
또 다른 실시예들에서, 상기 소자분리막은 실리콘 산화막으로 이루어지고, 상기 라이너 패턴은 실리콘 질화막으로 이루어질 수 있다.
또 다른 실시예들에서, 상기 활성 핀들과 상기 게이트 라인 사이에 개재된 게이트 절연막을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다. 도 2 내지 도 8에 있어서, 참조부호 "A"은 도 1의 I-I'선을 따라 취해진 영역들을 나타내고, 참조부호 "B"는 도 1의 II-II'선을 따라 취해진 영역들을 나타낸 것이다. 또한, 도 9는 도 1의 III-III'선을 따라 취해진 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 11 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타낸 단면도들이다. 도 11 내지 도 16에 있어서, 참조부호 "C"은 도 10의 IV-IV'선을 따라 취해진 영역들을 나타내고, 참조부호 "D"는 도 10의 V-V'선을 따라 취해진 영역들을 나타낸 것이다.
우선, 도 1 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다.
도 1 및 도 2를 참조하면, 활성 영역들 및 상기 활성 영역들에 인접하는 필드 영역을 갖는 기판(100)을 준비한다. 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 에스오아이 기판(SOI substrate) 또는 벌크 기판(bulk substrate)일 수 있다. 상기 기판(100) 상에 장축(X) 및 단축(Y)을 가지며 장축(X) 방향 및 단축(Y) 방향으로 이차원적으로 배열된 복수개의 활성 핀들(115c)을 형성한다. 상기 기판(100)이 벌크 기판인 경우에, 상기 활성 영역들을 덮으며 상기 필드 영역을 노출시키는 캐핑 마스크들(capping mask)을 형성할 수 있다. 상기 캐핑 마스크들의 각각은 차례로 적층된 패드 산화막(105) 및 하드 마스크(110)로 형성될 수 있다. 상기 패드 산화막들(105)은 열산화막으로 형성될 수 있다. 상기 하드 마스크들(110)은 실리콘 질화막으로 형성될 수 있다. 상기 패드 산화막들(105)은 상기 기판(100)과 상기 하드 마스크들(110) 사이의 열팽창계수(thermal expansion coefficient)의 차이에 기인하는 스트레스를 완화시키기 위하여 형성할 수 있다. 상기 하드 마스크들(110)을 식각 마스크로 사용하여 상기 기판(100)을 식각하여 상기 필드 영역의 기판 내에 트렌치(115)를 형성한다. 그 결과, 상기 트렌치(115)에 의해 한정되는 복수개의 활성 핀들(115c)이 형성될 수 있다. 이 경우에, 상기 활성 핀들(115c)은 평면도로 보았을 때, 장축(X) 및 단축(Y)을 갖도록 형성된다. 더 나아가, 상기 활성 핀들(115c)은 평면도로 보았을 때, 장축(X) 방향 및 단축(Y) 방향을 따라 이차원적으로 배열되도록 형성될 수 있다. 또한, 상기 활성 핀들(115c)은 반도체 핀들로 형성될 수 있다. 예를 들어, 상기 활성 핀들(115c)은 실리콘 핀들로 형성될 수 있다.
도 1 및 도 3을 참조하면, 상기 활성 핀들(115c)의 측벽들 상에 버퍼 산화막(120)을 형성할 수 있다. 한편, 상기 트렌치(115)를 형성함으로 인하여 상기 활성 핀들(115c)이 한정되는 경우에, 상기 트렌치(115)의 내벽 상에 버퍼 산화막(120)을 형성할 수 있다. 상기 버퍼 산화막(120)은 상기 활성 핀들(115c)을 갖는 반도체기판을 열 산화시킴으로써 형성할 수 있다. 예를 들어, 상기 버퍼 산화막(120)은 실리콘 산화막으로 형성할 수 있다.
상기 버퍼 산화막(120)을 갖는 기판 상에 예비 절연성 라이너(125)를 형성한다. 상기 예비 절연성 라이너(125)는 실리콘 질화막으로 형성할 수 있다.
상기 예비 절연성 라이너(125)를 갖는 기판 상에 상기 활성 핀들(115c)을 둘러싸는 예비 트렌치 절연막(130)을 형성할 수 있다. 구체적으로, 상기 예비 절연성 라이너(125)를 갖는 기판 상에 소자분리 절연막을 형성할 수 있다. 이어서, 상기 소자분리 절연막을 평탄화시키어 상기 예비 절연성 라이너(125)에 의해 덮인 상기 트렌치(115)를 채우고, 상기 하드 마스크들(110)의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖는 예비 트렌치 절연막(130)을 형성할 수 있다. 여기서, 상기 소자분리 절연막을 평탄화하는 것은 상기 하드 마스크들(110)의 상부면들을 덮는 상기 예비 절연성 라이너(125)를 평탄화저지막으로 사용하는 화학 기계적 연마 기술을 이용하여 수행될 수 있다.
한편, 상기 소자분리 절연막을 평탄화하는 동안에 상기 하드 마스크들(110)의 상부면들에 위치하는 상기 예비 절연성 라이너(125)는 제거될 수 있다. 그 결과, 상기 예비 절연성 라이너(125)는 상기 트렌치(115)의 내벽 및 상기 하드 마스 크들(110)의 측벽들을 덮도록 형성될 수 있다.
도 1 및 도 4를 참조하면, 상기 예비 트렌치 절연막(130)을 갖는 기판 상에 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들 사이에 위치하는 상기 예비 트렌치 절연막(도 3의 130)을 노출시키는 개구부들(P)을 갖는 마스크 패턴(135)을 형성할 수 있다. 상기 마스크 패턴(135)의 개구부들(P)은 상기 활성 핀들(115c)을 덮는 상기 하드 마스크들(110)과 일부분이 중첩되어 상기 하드 마스크들(110)의 소정 영역들을 노출시킬 수 있다. 이와 같이, 상기 개구부들(P)에 의해 노출된 상기 하드 마스크들(110)의 소정 영역들은 상기 개구부들(P)을 형성하기 위한 사진 및 식각 공정에서의 오정렬(mis-align)을 고려하여 설정된 영역들일 수 있다. 더 나아가, 상기 개구부들(P)과 상기 하드 마스크들(110) 사이의 중첩 영역들은 후속 공정들에 의한 공정 여유도(process margin)를 고려하여 설정된 영역들일 수 있다.
상기 개구부들(P)에 의해 노출된 상기 예비 트렌치 절연막(도 3의 130)을 부분 식각하여 상기 예비 절연성 라이너(도 3의 125)의 소정 영역을 노출시키는 홀을 형성할 수 있다. 구체적으로, 상기 개구부들(P)에 의해 노출된 상기 예비 트렌치 절연막(도 3의 130)을 부분 식각하여 상기 예비 절연성 라이너(도 3의 125)의 소정 영역을 노출시키는 홀을 갖는 트렌치 절연막(130a)을 형성할 수 있다. 그 결과, 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 상부 측벽들 상의 상기 예비 절연성 라이너(도 3의 125)가 노출될 수 있다. 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들 사이에 위치하는 상기 트렌치 절연막(130a)은 상기 활성 핀들(115c)의 상부면보다 낮은 레벨에 위치하는 상부면을 가질 수 있다.
이어서, 상기 노출된 예비 절연성 라이너(도 3의 125)를 식각공정으로 제거하여 절연성 라이너(125a)를 형성할 수 있다. 따라서, 상기 절연성 라이너(125a)는 상기 활성 핀들(115c) 사이의 기판, 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 하부 측벽들, 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들, 및 상기 장축(X)에 실질적으로 평행한 상기 하드 마스크들(110)의 측벽들 상에 형성될 수 있다.
따라서, 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 상부 측벽들을 노출시키는 리세스된 홀들(136)을 형성할 수 있다. 상기 리세스된 홀들(136)의 바닥들은 상기 활성 핀들(115c)의 상부면들 보다 낮은 레벨에 위치하도록 형성될 수 있다. 그 결과, 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 상부 측벽들을 덮는 상기 버퍼 산화막(120)을 노출시킬 수 있다.
한편, 상기 개구부들(P)에 의해 노출된 상기 하드 마스크들(110)의 소정 영역들은 상기 절연성 라이너(125a)를 형성하는 동안에 식각될 수 있다. 그 결과, 상기 패드 산화막들(105)의 소정 영역들이 노출될 수 있다.
도 1 및 도 5를 참조하면, 상기 마스크 패턴(135)을 제거할 수 있다. 이어서, 상기 리세스된 홀들(136)을 채우는 예비 버퍼 패턴들(140)을 형성할 수 있다. 그 결과, 상기 예비 버퍼 패턴들(140) 및 상기 트렌치 절연막(130a)으로 이루어진 예비 소자분리막(141)을 형성할 수 있다. 구체적으로, 상기 예비 버퍼 패턴들(140)을 형성하는 것은 상기 리세스된 홀들(136)을 갖는 기판 상에 버퍼 절연막을 형성 하고, 상기 하드 마스크(110)를 평탄화저지막으로 이용하여 상기 버퍼 절연막을 평탄화 하는 것을 포함할 수 있다. 그 결과, 상기 리세스된 홀들(136)을 채우며 상기 하드 마스크들(110)의 상부면들과 실질적으로 동일한 레벨에 위치하는 상부면을 갖는 예비 버퍼 패턴들(140)이 형성될 수 있다. 따라서, 상기 하드 마스크들(110)의 상부면들이 노출되고, 상기 장축(X)에 실질적으로 평행한 상기 하드 마스크들(110)의 측벽들을 덮는 상기 절연성 라이너(125a)의 소정 영역이 노출될 수 있다.
도 1 및 도 6을 참조하면, 상기 하드 마스크들(110)을 제거함과 동시에 상기 절연성 라이너(125a)를 부분 식각 할 수 있다. 예를 들면, 상기 하드 마스크들(110) 및 상기 절연성 라이너(125a)가 실리콘 질화막으로 형성되는 경우에, 인산을 포함하는 식각 용액을 사용하는 식각 공정으로 상기 하드 마스크들(110)을 제거함과 아울러 상기 하드 마스크들(110)의 측벽들을 덮는 상기 절연성 라이너(125a)를 제거하고, 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들 상의 상기 절연성 라이너(125a)를 부분 식각하기 위하여 과식각(over etch)할 수 있다. 따라서, 상기 활성 핀들(115c) 사이에 위치하는 기판 및 상기 활성 핀들(115c)의 하부 측벽들 상에 라이너 패턴(125b)을 형성할 수 있다. 그 결과, 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 상부 측벽들 상에 상기 절연성 라이너(125a)가 점유하던 만큼의 제1 공간(S1)이 형성될 수 있다.
도 1 및 도 7을 참조하면, 상기 패드 산화막(105) 및 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 상부 측벽들 상의 상기 버퍼 산화막(120)을 등방성 식각 공정으로 제거할 수 있다. 그 결과, 상기 버퍼 산화막(120)은 상기 활 성 핀들(115c) 사이의 기판, 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들, 및 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 하부 측벽들 상에 잔존할 수 있다.
또한, 상기 패드 산화막(105) 및 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 상부 측벽들을 덮는 상기 버퍼 산화막(120)을 등방성 식각 공정으로 제거하는 동안에, 상기 트렌치 절연막(130a) 및 상기 예비 버퍼 패턴(140)으로 이루어진 상기 예비 소자분리막(141)도 같이 등방성 식각하여 트렌치 절연 패턴(130b) 및 버퍼 패턴들(140a)로 이루어진 소자분리막(141a)을 형성할 수 있다. 그 결과, 상기 활성 핀들(115c)의 상부 측벽들과 상기 소자분리막(141a) 사이에 상기 제1 공간(S1) 보다 큰 제2 공간(S2)이 형성될 수 있다.
따라서, 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들 사이에 위치하는 상기 소자분리막(141a)은 상기 활성 핀들(115c)의 상부면과 실질절으로 같은 레벨에 위치하는 상부면을 갖도록 형성될 수 있다.
도 1, 도 8, 및 도 9를 참조하면, 상기 활성 핀들(115c)의 상부면 및 노출된 측벽들을 덮는 게이트 절연막(150)을 형성할 수 있다. 상기 게이트 절연막(150)은 열산화막 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 이어서, 상기 게이트 절연막(150)을 갖는 기판 상에 상기 활성 핀들(115c) 상부를 가로지르며 상기 소자분리막(141a) 상부를 지나는 게이트 라인들(155)을 형성한다. 여기서, 상기 활성 핀들(115c) 상부를 가로지르는 상기 게이트 라인들(155)은 상기 활성 핀들(115c)의 상부면 및 노출된 상부 측벽들을 덮도록 형성할 수 있다. 상기 게이트 라인들(155)은 도전성 물질막으로 형성할 수 있다. 예를 들어, 상기 게이트 라인들(155)은 실리콘막 또는 금속 물질막으로 형성할 수 있다.
한편, 상기 게이트 라인들(155)의 상부면들을 덮는 캐핑 패턴들(160)을 형성할 수 있다. 구체적으로, 상기 게이트 절연막(150)을 갖는 기판 상에 게이트 도전막 및 캐핑 절연막을 차례로 형성하고, 상기 캐핑 절연막 및 상기 게이트 도전막을 패터닝하여 차례로 적층된 게이트 라인들(155) 및 캐핑 패턴들(160)을 형성할 수 있다.
상기 게이트 라인들(155)의 측벽들을 덮는 게이트 스페이서들(165)을 형성할 수 있다. 상기 게이트 스페이서들(165)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
상기 게이트 라인들(155) 양옆의 상기 활성 핀들(115c) 내에 불순물 영역들(170)을 형성할 수 있다. 상기 불순물 영역들(170) 사이의 상기 활성 핀들(115c)의 소정 영역들은 채널 영역들로 정의할 수 있다.
따라서, 상기 불순물 영역들(170), 상기 불순물 영역들(170) 사이의 채널 영역, 및 상기 채널 영역 상의 상기 게이트 절연막(150) 및 상기 게이트 라인(155)으로 이루어진 핀 펫(Fin Field Effect Transistor; Fin-FET)을 형성할 수 있다.
본 발명에서, 상기 게이트 라인들(155)의 각각은 설계 도안의 용이 및 고집적화를 위해서 전기적으로 관련 없는 활성 핀들(115c) 사이를 지나가도록 형성할 수 있다. 또한, 상기 게이트 라인들(155)의 각각은 회로를 구성하기 위하여 복수개의 활성 핀들(115c) 상부를 가로지르도록 형성할 수 있다.
따라서, 상기 게이트 라인들(155)의 각각은 전기적으로 관련없는 활성 핀들(115c) 사이의 소자분리막(141a), 즉 상기 버퍼 패턴들(140a) 상부를 지나도록 형성할 수 있다. 그 결과, 반도체소자가 구동하는 경우에 상기 버퍼 패턴들(140a) 상부를 지나는 상기 게이트 라인들(155)에 의해 발생할 수 있는 전기장은 상기 버퍼 패턴들(140a)에 인접하는 상기 활성 핀들(115c)에 형성된 핀 펫들에 최소한의 영향을 줄 수 있다. 이에 따라, 상기 버퍼 패턴들(140a) 상부를 지나는 상기 게이트 라인들(155)에 의해 발생할 수 있는 전기장에 의해 전기적으로 관련 없는 활성 핀들(115c) 내에 전기적 포텐셜이 증가하는 것을 억제할 수 있다. 따라서, 핀 펫들의 성능이 열화 되는 것을 억제할 수 있고, 핀 펫들의 전류 구동능력을 향상시킬 수 있으므로, 반도체 소자의 신뢰성 및 성능을 향상시킬 수 있다.
또한, 상기 라이너 패턴(125b)이 상기 활성 핀들(115c)의 하부 측벽들 상에 형성되고 상기 활성 핀들(115c)의 상부 측벽들 상에 형성되지 않으므로 인하여, 상기 불순물 영역들(170)이 형성된 서로 다른 활성 핀들(115c) 사이에서 기생 커패시턴스가 발생하는 것을 최소화할 수 있다. 따라서, 반도체소자의 성능이 열화되는 것을 최소화할 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도 10 내지 도 16을 참조하여 설명하기로 한다. 이하에서, 도 2 및 도 3을 참조하여 설명한 반도체 소자의 제조방법에 의해 형성된 기판을 이용할 수 있다. 즉, 도 2 및 도 3을 참조하여 설명한 상기 예비 트렌치 절연막(130)까지 형성된 기판을 준비한다. 따라서, 기판 상에 상기 예비 트렌치 절연막(130)까지 형성하는 공정에 대한 자세 한 설명은 도 2 및 도 3을 참조하여 설명하였으므로 이하에서는 생략하기로 한다.
도 10 및 도 11을 참조하면, 상기 예비 트렌치 절연막(130)을 갖는 기판 상에 마스크 패턴들(235a)을 형성한다. 상기 마스크 패턴들(235a)은 포토레지스트 패턴들 또는 상기 하드 마스크들(110)에 대해 식각선택비를 갖는 물질막으로 이루어진 하드마스크 패턴들로 형성할 수 있다. 예를 들어, 상기 하드마스크 패턴들은 폴리 실리콘막으로 형성할 수 있다. 상기 마스크 패턴들(235a)은 도 10에 도시된 바와 같이 상기 활성 핀들(115c) 사이에 위치하는 상기 예비 트렌치 절연막(130) 상부를 지나며 상기 하드 마스크들(110) 상부를 지나는 라인 형상으로 형성할 수 있다. 즉, 상기 마스크 패턴들(235a)은 상기 예비 트렌치 절연막(130)을 갖는 기판 상에 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들과 교차하는 방향성을 갖고 상기 활성 핀들(115c) 상부를 가로지르며 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들 사이에 위치하는 상기 예비 트렌치 절연막(130) 상부를 지나도록 형성할 수 있다. 그 결과, 상기 마스크 패턴들(235a)에 의해 상기 단축(Y)에 실질적으로 평행한 상기 하드 마스크들(110)의 측벽들과 상기 예비 트렌치 절연막(130) 사이에 형성된 상기 예비 절연성 라이너(125)의 상부면이 노출될 수 있다.
한편, 상기 마스크 패턴들(235a)을 실리콘막과 같은 하드마스크 패턴들로 형성하는 경우에, 상기 마스크 패턴들(235a)을 형성하는 것은 상기 예비 트렌치 절연막(130)을 갖는 기판 상에 제1 폭(W1)을 갖는 예비 마스크 패턴들(235)을 형성하고, 상기 예비 마스크 패턴들(235)을 등방성 식각하는 것을 포함할 수 있다. 그 결 과, 상기 마스크 패턴들(235a)은 상기 제1 폭(W1) 보다 작은 제2 폭(W2)을 갖도록 형성될 수 있다. 따라서, 사진 공정의 한계해상도에 의한 선폭 보다 작은 선폭을 갖는 마스크 패턴들(235a)을 형성할 수 있다.
도 10 및 도 12를 참조하면, 상기 마스크 패턴들(235a) 및 상기 하드 마스크들(110)을 식각마스크로 이용하여 상기 예비 트렌치 절연막(130)을 부분 식각하여 트렌치 절연막(230a)을 형성할 수 있다. 그 결과, 상기 활성 핀들(115c) 상의 상기 예비 절연성 라이너(도 11의 125)의 소정 영역이 노출될 수 있다.
상기 마스크 패턴들(235a)을 제거할 수 있다. 이어서, 상기 트렌치 절연막(230a)을 식각마스크로 이용하여 상기 노출된 예비 절연성 라이너(도 11의 125)를 등방성 식각공정으로 제거하여 절연성 라이너(225a)를 형성할 수 있다.
도 10 및 도 13을 참조하면, 상기 절연성 라이너(225a)를 갖는 기판 상에 버퍼 절연막을 형성하고, 상기 하드 마스크들(110)의 상부면들이 노출될 때까지 상기 버퍼 절연막을 평탄화하여 예비 버퍼 패턴(240)을 형성할 수 있다. 상기 예비 버퍼 패턴(240)은 상기 트렌치 절연막(230a)과 실질적으로 동일한 물질막으로 형성할 수 있다. 예를 들어, 상기 트렌치 절연막(230a)이 실리콘 산화막으로 형성되는 경우에, 상기 예비 버퍼 패턴(240)도 실리콘 산화막으로 형성할 수 있다. 그 결과, 상기 트렌치 절연막(230a) 및 상기 예비 버퍼 패턴(240)으로 이루어진 예비 소자분리막(241)을 형성할 수 있다.
도 10 및 도 14를 참조하면, 상기 하드 마스크들(도 13의 110)을 제거할 수 있다. 구체적으로, 상기 예비 소자분리막(241)을 식각마스크로 하여 상기 하드 마 스크들(도 13의 110)을 식각 공정으로 제거할 수 있다. 더 나아가, 상기 하드 마스크들(도 13의 110)을 제거함에 따라 노출되는 상기 절연성 라이너(도 13의 225a)를 부분 식각하여 라이너 패턴(225b)을 형성할 수 있다. 구체적으로, 상기 하드 마스크들(도 13의 110) 및 상기 절연성 라이너(도 13의 225a)가 실질적으로 동일한 물질막으로 형성되는 경우에, 상기 예비 소자분리막(241)을 식각마스크로 하여 상기 하드 마스크들(도 13의 110)을 식각 공정으로 제거하는 동안에 상기 절연성 라이너(도 13의 225a)의 일부분이 같이 식각되고, 계속해서 상기 활성 핀들(115c)의 상부 측벽 상의 상기 절연성 라이너(도 13의 225a)가 식각될 때까지 과식각(over etch)하여 라이너 패턴(225b)을 형성할 수 있다. 그 결과, 상기 라이너 패턴(225b)은 상기 활성 핀들(115c) 사이의 기판 및 상기 활성 핀들(115c)의 하부 측벽들 상에 형성될 수 있다. 또한, 상기 절연성 라이너(도 13의 225a)가 부분 식각됨으로 인하여 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 상부 측벽들과 상기 예비 소자분리막(241) 사이에 제 3 공간(S3)이 형성될 수 있다. 여기서, 상기 제3 공간(S3)에 의해 상기 트렌치(115)의 내벽을 덮는 상기 버퍼 산화막(120)의 소정 영역이 노출될 수 있다. 또한, 상기 패드 산화막들(105)이 노출될 수 있다.
도 10 및 도 15를 참조하면, 상기 노출된 버퍼 산화막(120) 및 상기 패드 산화막들(105)을 등방성 식각 공정을 사용하여 제거할 수 있다. 여기서, 상기 노출된 버퍼 산화막(120) 및 상기 패드 산화막들(105)을 등방성 식각 공정을 사용하여 제거하는 동안에, 상기 트렌치 절연막(230a) 및 상기 예비 버퍼 패턴(240)으로 이루어진 상기 예비 소자분리막(241)도 같이 등방성 식각되어 트렌치 절연 패턴(230b) 및 버퍼 절연 패턴(240a)으로 이루어진 소자분리막(241a)을 형성할 수 있다. 또한, 상기 제3 공간(S3)은 상기 노출된 버퍼 산화막(120) 및 상기 패드 산화막들(105)이 등방성 식각되는 동안에 더 확장되어 제4 공간(S4)으로 형성될 수 있다. 여기서, 상기 소자분리막(241a)은 상기 활성 핀들(115c)의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖도록 형성될 수 있다.
따라서, 상기 활성 핀들(115c)의 상부면 및 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c) 측벽들의 일부분이 상기 제4 공간(S4)에 의해 노출될 수 있다.
한편, 도 10 및 도 11에서 설명한 상기 마스크 패턴들(235a)을 도 10에 도시된 바와 같이 하나의 활성 핀 상부를 적어도 두 개의 마스크 패턴들(235a)이 가로지르도록 형성할 수 있다. 이와 같이, 하나의 활성 핀 상부를 두 개의 마스크 패턴들(235a)이 가로지르도록 형성하는 경우에, 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 한쪽 측벽을 보았을 때 상기 제4 공간(S)은 상기 마스크 패턴들(235a)의 개 수 만큼 형성되고, 상기 소자분리막(241)에 의해 서로 이격될 수 있다.
도 10 및 도 16을 참조하면, 상기 활성 핀들(115c)의 상부면 및 노출된 측벽들을 덮는 게이트 절연막(250)을 형성할 수 있다. 상기 게이트 절연막(250)은 열산화막 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 상기 게이트 절연막(250)을 갖는 기판 상에 상기 활성 핀들(115c) 상부를 가로지르며 상기 소자분리막(241a) 상부를 지나는 게이트 라인들(255)을 형성한다. 여기서, 상기 활성 핀들(115c) 상부를 가로지르는 상기 게이트 라인들(255)은 상기 활성 핀들(115c)의 상부면 및 노출된 상부 측벽들을 덮도록 형성할 수 있다. 더 나아가, 상기 게이트 라인들(255)의 각각은 상기 제4 공간(S4)을 채우도록 형성될 수 있다. 상기 게이트 라인들(255)의 상부면들을 덮는 캐핑 패턴들(260)을 형성할 수 있다. 상기 게이트 라인들(255)의 측벽들을 덮는 게이트 스페이서들(265)을 형성할 수 있다.
상기 게이트 라인들(255) 양옆의 상기 활성 핀들(115c) 내에 불순물 영역들(270)을 형성할 수 있다. 상기 불순물 영역들(270) 사이의 상기 활성 핀들(115c)은 채널 영역으로 정의될 수 있다. 따라서, 상기 불순물 영역들(270), 상기 불순물 영역들(270) 사이의 채널 영역, 및 상기 채널 영역 상의 상기 게이트 절연막(250) 및 상기 게이트 라인(255)으로 이루어진 핀 펫(Fin Field Effect Transistor; Fin-FET)이 형성될 수 있다.
그 결과, 반도체소자가 구동하는 경우에 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들 사이에 위치하는 상기 소자분리막(241a) 상부를 지나는 상기 게이트 라인들(255)에 의해 발생할 수 있는 전기장은 상기 소자분리막(241a)에 인접하는 상기 활성 핀들(115c)에 형성된 핀 펫들에 최소한의 영향을 줄 수 있다. 이에 따라, 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들 사이에 위치하는 상기 소자분리막(241a) 상부를 지나는 상기 게이트 라인들(255)에 의해 발생할 수 있는 전기장에 의해 전기적으로 관련 없는 활성 핀들(115c) 내에 전기적 포텐셜이 증가하는 것을 억제할 수 있다. 따라서, 핀 펫들의 성능이 열화 되는 것을 억제할 수 있고, 핀 펫들의 전류 구동능력을 향상시킬 수 있으므로, 반도체 소자의 신뢰성 및 성능을 향상시킬 수 있다.
본 발명들에서 상기 라이너 패턴(125b, 225b)이 상기 활성 핀들(115c) 사이의 기판, 및 상기 활성 핀들(115c)의 하부 측벽들 상에 형성되고, 상기 활성 핀들(115c)의 상부 측벽들의 소정 영역들은 상기 소자분리막(141a, 241a)에 의해 덮이므로, 서로 인접하는 활성 핀들(115c) 사이의 기생 커패시턴스를 최소화할 수 있다. 다시 말하면, 반도체 소자의 고집적화 경향에 따라 도 1 및 도 10에 각각 도시된 "E1" 및 "E2"영역에서 서로 인접하는 상기 활성 핀들(115c) 사이의 거리는 좁아지고 있다. 따라서, 도 1 및 도 10에 각각 도시된 "E1" 및 "E2" 영역에서의 상기 활성 핀들(115c) 내의 상기 불순물 영역들(115c) 사이에는 상기 소자분리막(141a, 241a) 만이 형성되어 종래의 트렌치의 내벽을 덮도록 형성하는 실리콘 질화막으로 이루어진 라이너가 없음으로 인하여, 상기 활성 핀들(115c) 내의 상기 불순물 영역들(115c) 사이에서 기생 커패시턴스를 최소화시킬 수 있다.
또한, 상기 라이너 패턴(125b, 225b)은 상기 활성 핀들(115c) 사이의 기판 및 상기 활성 핀들(115c)의 하부 측벽들을 후속 공정들에 의한 열적 스트레스로부터 보호하는 역할을 할 수 있다.
다음으로, 본 발명의 실시예들에 따른 반도체 소자를 도 1, 도 8, 및 도 9를 참조하여 설명하기로 한다.
도 1, 도 8, 및 도 9를 참조하면, 반도체 소자는 기판(100) 상에 장축(X) 및 단축(Y)을 갖고 장축(X) 방향 및 단축(Y) 방향으로 이차원적으로 배열된 복수개의 활성 핀들(115c)을 구비한다. 상기 기판(100)은 반도체 기판일 수 있다. 또한, 상 기 활성 핀들(115c)은 반도체 핀들일 수 있다. 예를 들어, 상기 활성 핀들(115c)의 각각은 실리콘 핀일 수 있다.
상기 활성 핀들(115c)의 상부면 및 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들을 부분적으로 노출시키도록 상기 활성 핀들(115c)을 둘러싸는 소자분리막(141a)이 제공된다. 상기 소자분리막(141a)은 트렌치 절연 패턴(130b) 및 버퍼 패턴들(140a)로 이루어질 수 있다.
상기 트렌치 절연 패턴(130b)은 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들을 부분적으로 노출시키고 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들의 측벽들 사이에서 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 상부 측벽들을 노출시키는 리세스된 홀들을 갖도록 상기 활성 핀들(115c) 사이를 채울 수 있다. 상기 버퍼 패턴들(140a)은 상기 리세스된 홀들을 채울 수 있다. 상기 트렌치 절연 패턴(130b) 및 상기 버퍼 패턴들(140a)은 실질적으로 동일한 물질막으로 이루어질 수 있다. 예를 들면, 상기 트렌치 절연 패턴(130b)이 실리콘 산화막으로 이루어진 경우에, 상기 버퍼 패턴들(140a)도 실리콘 산화막으로 이루어질 수 있다. 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들 사이에 위치하는 상기 소자분리막(141a)은 상기 활성 핀들(115c)의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 가질 수 있다.
상기 활성 핀들(115c) 사이의 기판과 상기 소자분리막(141a) 사이에 개재됨과 아울러 상기 활성 핀들(115c)의 하부 측벽들과 상기 소자분리막(141a) 사이에 개재된 라이너 패턴(125b)이 제공된다. 상기 라이너 패턴(125b)은 실리콘 질화막으 로 이루어질 수 있다.
상기 노출된 상기 활성 핀들(115c)의 측벽들 및 상기 활성 핀들(115c)의 상부면을 덮고 상기 활성 핀들(115c) 상부를 가로지르며 상기 소자분리막(141a) 상부로 연장된 게이트 라인들(155)이 제공된다. 상기 게이트 라인들(155)의 각각은 전기적으로 관련 있는 복수개의 상기 활성 핀들(115c) 상부를 지나며 전기적으로 관련 없는 상기 활성 핀들(115c) 사이의 상기 소자분리막(141a) 상부를 지나도록 배치될 수 있다. 상기 게이트 라인들(155)은 도전성 물질막으로 이루어질 수 있다. 예를 들면, 상기 게이트 라인들(155)은 실리콘막 또는 금속 물질막으로 이루어질 수 있다.
상기 게이트 라인들(155)과 상기 활성 핀들(115c) 사이에 개재된 게이트 절연막(150)이 제공될 수 있다. 상기 게이트 절연막(150)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)을 포함할 수 있다.
상기 게이트 라인들(155)의 양 옆에 위치하는 상기 활성 핀들(115c) 내에 불순물 영역들(170)이 제공될 수 있다. 즉, 하나의 상기 활성 핀(115c) 내에 서로 이격된 불순물 영역들(170)이 제공될 수 있다. 여기서, 하나의 상기 활성 핀들(115c)을 보았을 때, 서로 이격된 상기 불순물 영역들(170) 사이의 상기 활성 핀(115c)을 채널 영역으로 정의할 수 있다. 따라서, 하나의 활성 핀(115c)을 보았을 때, 상기 채널 영역 상부를 가로지르는 상기 게이트 라인(155)은 게이트 전극, 상기 채널 영역을 사이에 두고 서로 이격된 불순물 영역들(170)은 소스/드레인 영역들로 정의할 수 있다. 따라서, 핀 펫 소자(Fin-FET device)가 제공될 수 있다.
한편, 상기 라이너 패턴(125b)은 상기 활성 핀들(115c) 사이의 기판 및 상기 활성 핀들(115c)의 하부 측벽들 상에 제공될 수 있다. 또한, 상기 불순물 영역들(170)은 상기 활성 핀들(115c)의 상부 영역에 제공될 수 있다. 따라서, 서로 인접하는 상기 활성 핀들(115c) 내에 위치하는 상기 불순물 영역들(170) 사이에는 상기 소자분리막(141a)이 제공되므로, 서로 인접하는 상기 활성 핀들(115c) 사이의 기생 커패시턴스를 최소화할 수 있다. 다시 말하면, 도 1에 도시된 "E1" 영역을 보았을 때, 상기 "E1" 영역 내에는 3개의 활성 핀들(115c)이 배치되어 있다. 이와 같은 "E1" 영역 내의 상기 활성 핀들(115c) 내에 제공된 불순물 영역들(170)은 상기 소자분리막(141a)을 사이에 두고 인접하고 있다. 고집적화가 진행됨에 따라, 상기 "E1" 영역 내의 상기 불순물 영역들(170) 사이의 거리는 작아지고 있다. 따라서, 실리콘 질화막으로 이루어진 상기 라이너 패턴(125b)이 상기 활성 핀들(115c)의 상부 측벽들 상에는 위치하고 있지 않고, 상기 활성 핀들(115c)의 상부 측벽들 사이에는 실리콘 산화막으로 이루어진 상기 소자분리막(141a)이 위치하기 때문에, 상기 "E1" 영역 내의 상기 불순물 영역들(170) 사이의 기생 커패시터스를 최소화할 수 있다. 또한, 상기 라이너 패턴(125b)은 상기 활성 핀들(115c) 사이의 기판 및 상기 활성 핀들(115c)의 하부 측벽들을 후속 공정들에 의한 열적 스트레스로부터 보호하는 역할을 할 수 있다.
다음으로, 본 발명의 다른 실시예들에 따른 반도체 소자를 도 10 및 도 16을 참조하여 설명하기로 한다.
도 10 및 도 16을 참조하면, 반도체 소자는 도 1, 도 8 및 도 9를 참조하여 설명한 바와 같은 상기 활성 핀들(115c)을 구비한다. 상기 활성 핀들(115c)의 상부면 및 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들을 부분적으로 노출시키도록 상기 활성 핀들(115c)을 둘러싸는 소자분리막(241a)이 제공된다. 상기 소자분리막(241a)은 트렌치 절연 패턴(230b) 및 버퍼 절연 패턴들(240a)로 이루어질 수 있다. 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들 사이에 위치하는 상기 소자분리막(241a)은 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 상부 측벽들을 덮는 버퍼 절연 패턴(240a) 및 상기 버퍼 절연 패턴들(240a) 사이에 개재됨과 아울러 상기 단축(Y)에 실질적으로 평행한 상기 활성 핀들(115c)의 하부 측벽들에 개재된 트렌치 절연 패턴(230b)으로 이루어질 수 있다. 또한, 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c)의 측벽들 사이에 위치하는 상기 소자분리막(241a)은 상기 게이트 라인들(255)에 의해 덮인 상기 활성 핀들(115c)의 상부 측벽들의 소정 영역을 제외한 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c) 상부 측벽들 사이에 개재된 버퍼 절연 패턴들(240a) 및 상기 장축(X)에 실질적으로 평행한 상기 활성 핀들(115c) 하부 측벽들 사이에 개재됨과 아울러 상기 버퍼 절연 패턴들(240a) 사이에 개재된 트렌치 절연 패턴(230b)으로 이루어질 수 있다. 상기 버퍼 절연 패턴(240a) 및 상기 트렌치 절연 패턴(230b)은 실질적으로 같은 물질막으로 이루어질 수 있다. 예를 들면, 상기 버퍼 절연 패턴(240a) 및 상기 트렌치 절연 패턴(230b)은 실리콘 산화막으로 이루어질 수 있다.
한편, 본 실시예에 따른 반도체 소자는 도 1, 도 8 및 도 9를 참조하여 설명 한 바와 같은 상기 라이너 패턴(125b), 상기 게이트 라인들(155), 상기 불순물 영역들(170), 및 상기 게이트 절연막(150)에 각각 대응하는 라이너 패턴(225b), 게이트 라인들(255), 불순물 영역들(270), 및 게이트 절연막(250)을 각각 구비할 수 있다. 그 결과, 도 1, 도 8, 및 도 9를 참조하여 설명한 것과 실질적으로 동일한 핀 펫이 제공될 수 있다.
상술한 바와 같이 본 발명에 따르면, 장축 및 단축을 갖고 장축 방향 및 단축 방향으로 이차원 적으로 배열된 활성 핀들을 정의하는 소자분리막을 제공할 수 있다. 상기 단축에 실질적으로 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 상기 소자분리막은 상기 활성 핀들의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖도록 제공될 수 있다. 상기 단축에 실질적으로 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 소자분리막 상부를 지나는 게이트 라인에 의해 발생할 수 있는 전기장에 의해 전기적으로 관련 없는 활성 핀들 내에 전기적 포텐셜이 증가하는 것을 억제할 수 있다. 따라서, 핀 펫들의 성능이 열화 되는 것을 억제할 수 있으므로, 반도체 소자의 신뢰성 및 성능을 향상시킬 수 있다.

Claims (20)

  1. 기판을 준비하고,
    상기 기판 상에 장축 및 단축을 가지며 장축 방향 및 단축 방향으로 이차원적으로 배열된 복수개의 활성 핀들을 형성하고,
    상기 활성 핀들의 하부 측벽들 상에 라이너 패턴을 형성하고,
    상기 라이너 패턴을 갖는 기판 상에 소자분리막을 형성하되, 상기 소자분리막은 상기 활성 핀들의 상부면들 및 상기 장축에 평행한 상기 활성 핀들 측벽들의 일 부분을 노출시키고,
    상기 활성 핀들의 상부면들 및 노출된 측벽들을 덮고 상기 활성 핀들 상부를 가로지르며 상기 소자분리막 상부를 지나는 서로 평행한 게이트 라인들을 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 라이너 패턴을 형성하는 것은
    상기 활성 핀들을 갖는 기판 상에 예비 절연성 라이너를 형성하고,
    상기 예비 절연성 라이너를 갖는 기판 상에 상기 활성 핀들을 둘러싸는 예비 트렌치 절연막을 형성하고,
    상기 단축에 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 상기 예비 트렌치 절연막을 부분 식각하여 상기 예비 절연성 라이너의 소정 영역을 노출시키는 홀을 갖는 트렌치 절연막을 형성하고,
    상기 노출된 예비 절연성 라이너를 제거하여 상기 단축에 평행한 상기 활성 핀들의 상부 측벽들을 노출시키는 절연성 라이너를 형성하고,
    상기 절연성 라이너를 갖는 기판 상에 상기 단축에 평행한 상기 활성 핀들의 상부 측벽들 사이를 채우는 예비 버퍼 패턴을 형성하고,
    상기 트렌치 절연막 및 상기 예비 버퍼 패턴을 식각마스크로 하여 상기 절연성 라이너를 부분 식각 하는 것을 포함하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 트렌치 절연막을 형성하는 것은
    상기 예비 트렌치 절연막을 갖는 기판 상에 상기 단축에 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 상기 예비 트렌치 절연막을 노출시키는 개구부를 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 이용하여 상기 노출된 예비 트렌치 절연막을 부분 식각하고,
    상기 마스크 패턴을 제거하는 것을 포함하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 소자분리막을 형성하는 것은 상기 트렌치 절연막 및 상기 예비 버퍼 패턴을 등방성 식각 하는 것을 포함하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 라이너 패턴을 형성하는 것은
    상기 활성 핀들을 갖는 기판 상에 예비 절연성 라이너를 형성하고,
    상기 예비 절연성 라이너를 갖는 기판 상에 상기 활성 핀들을 둘러싸는 예비 트렌치 절연막을 형성하고,
    상기 예비 트렌치 절연막을 부분 식각하여 상기 장축에 평행한 상기 활성 핀들 측벽들의 일부분 및 상기 단축에 평행한 상기 활성 핀들의 상부 측벽들 상에 위치하는 상기 예비 절연성 라이너를 노출시키는 트렌치 절연막을 형성하고,
    상기 노출된 예비 절연성 라이너를 제거하여 상기 활성 핀들 측벽들의 소정 영역들을 노출시키는 절연성 라이너를 형성하고,
    상기 절연성 라이너를 갖는 기판 상에 상기 노출된 상기 활성 핀들의 측벽들을 덮는 예비 버퍼 패턴을 형성하고,
    상기 예비 버퍼 패턴 및 상기 트렌치 절연막을 식각마스크로 하여 상기 절연성 라이너를 부분 식각 하는 것을 포함하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 트렌치 절연막을 형성하는 것은
    상기 예비 트렌치 절연막을 갖는 기판 상에 상기 장축에 평행한 상기 활성 핀들의 측벽들과 교차하는 방향성을 갖고 상기 활성 핀들 상부를 가로지르며 상기 단축에 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 상기 예비 트렌치 절연막 상부를 지나는 서로 평행한 마스크 패턴들을 형성하고,
    상기 마스크 패턴들을 식각마스크로 하여 상기 예비 트렌치 절연막을 부분 식각하고,
    상기 마스크 패턴들을 제거하는 것을 포함하는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 마스크 패턴들은 포토레지스트 패턴들 또는 하드마스크 패턴들로 형성하는 것을 포함하는 반도체소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 마스크 패턴들을 하드마스크 패턴들로 형성하는 경우에,
    상기 예비 트렌치 절연막을 갖는 기판 상에 제1 폭을 갖는 예비 하드마스크 패턴들을 형성하고,
    상기 예비 하드마스크 패턴들을 등방성 식각하여 상기 제1 폭보다 작은 폭을 갖는 상기 마스크 패턴들을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 소자분리막을 형성하는 것은
    상기 예비 버퍼 패턴 및 상기 트렌치 절연막을 등방성 식각하는 것을 포함하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 소자분리막 및 상기 라이너 패턴은 서로 다른 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 라이너 패턴은 실리콘 질화막으로 형성하고, 상기 소자분리막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 활성 핀들을 형성한 후에,
    상기 활성 핀들의 측벽들을 덮는 버퍼 산화막을 형성하는 것을 더 포함하되,
    상기 장축에 평행한 상기 활성 핀들의 상부 측벽들을 덮는 상기 버퍼 산화막은 상기 소자분리막을 형성하는 동안에 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 단축에 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 소자분리막은 상기 활성 핀들의 상부면과 동일한 레벨에 위치하는 상부면을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 게이트 라인을 형성하기 전에,
    상기 활성 핀들의 상부면들 및 상기 노출된 활성 핀들의 상부 측벽들을 덮는 게이트 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  15. 기판;
    상기 기판 상에 장축 및 단축을 갖고 장축 방향 및 단축 방향으로 이차원적으로 배열된 복수개의 활성 핀들;
    상기 활성 핀들의 상부면들 및 상기 장축에 평행한 상기 활성 핀들의 측벽들을 부분적으로 노출시키도록 상기 활성 핀들을 둘러싸는 소자분리막;
    상기 활성 핀들의 하부 측벽들과 상기 소자분리막 사이에 개재된 라이너 패턴; 및
    상기 노출된 상기 활성 핀들의 측벽들 및 상기 활성 핀들의 상부면들을 덮고 상기 활성 핀들 상부를 가로지르며 상기 소자분리막 상부로 연장된 게이트 라인들을 포함하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 소자분리막은 트렌치 절연 패턴 및 버퍼 패턴들로 이루어지되, 상기 트렌치 절연 패턴은 상기 장축에 평행한 상기 활성 핀들의 측벽들을 부분적으로 노출시키고 상기 단축에 평행한 상기 활성 핀들의 측벽들 사이에서 상기 단축에 평행한 상기 활성 핀들의 상부 측벽들을 노출시키는 리세스된 홀들을 갖도록 상기 활성 핀들 사이를 채우고 상기 버퍼 패턴들은 상기 리세스된 홀들을 채우는 것을 특징으로 하는 반도체 소자.
  17. 제 15 항에 있어서,
    상기 단축에 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 소자분리막은 상기 단축에 평행한 상기 활성 핀들의 상부 측벽들을 덮는 버퍼 절연 패턴들 및 상기 버퍼 절연 패턴들 사이에 개재됨과 아울러 상기 단축에 평행한 상기 활성 핀들의 하부 측벽들 사이에 개재된 트렌치 절연 패턴으로 이루어진 것을 특징으로 하는 반도체 소자.
  18. 제 15 항에 있어서,
    상기 단축에 평행한 상기 활성 핀들의 측벽들 사이에 위치하는 소자분리막은 상기 활성 핀들의 상부면과 동일한 레벨에 위치하는 상부면을 갖는 것을 특징으로 하는 반도체 소자.
  19. 제 15 항에 있어서,
    상기 소자분리막은 실리콘 산화막으로 이루어지고, 상기 라이너 패턴은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  20. 제 15 항에 있어서,
    상기 활성 핀들과 상기 게이트 라인 사이에 개재된 게이트 절연막을 더 포함하는 반도체 소자.
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