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KR101511933B1 - 핀 전계 효과 트랜지스터의 제조방법 - Google Patents

핀 전계 효과 트랜지스터의 제조방법 Download PDF

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KR101511933B1
KR101511933B1 KR1020080107963A KR20080107963A KR101511933B1 KR 101511933 B1 KR101511933 B1 KR 101511933B1 KR 1020080107963 A KR1020080107963 A KR 1020080107963A KR 20080107963 A KR20080107963 A KR 20080107963A KR 101511933 B1 KR101511933 B1 KR 101511933B1
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gate insulating
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thickness
forming
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박태서
김동찬
신유균
류정도
정성훈
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삼성전자주식회사
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Abstract

본 발명의 핀 전계 효과 트랜지스터의 제조 방법은 반도체 기판으로부터 돌출된 핀을 형성하고, 상기 핀의 상부 가장자리를 라운딩시키면서 상기 핀의 상부면과 측면을 덮도록 게이트 절연막을 동시에 형성하되 상기 핀의 상부면 상에 형성되는 상기 게이트 절연막의 두께를 상기 핀의 측면 상에 형성되는 상기 게이트 절연막의 두께보다 두껍게 형성하고, 상기 핀을 가로지르며 상기 게이트 절연막을 덮게 게이트 전극을 형성하는 것을 포함한다.

Description

핀 전계 효과 트랜지스터의 제조방법{fabrication method of fin field effect transistor}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터(Fin field effect transistor)의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화됨에 따라, 전계 효과 트랜지스터의 게이트 길이가 감소하고 있으며, 이로 인해 단채널 효과(short channel effect)가 심각한 문제로 대두되고 있다. 또한, 채널 농도 증가에 따른 이동도 및 전류 구동력 감소와 소오스/드레인 접합 깊이의 감소에 따른 접합 누설 전류의 증가 등의 문제를 갖고 있다. 따라서, 수평형 전계 효과 트랜지스터가 갖는 소자 특성의 한계를 극복하기 위하여 핀 전계 효과 트랜지스터를 포함하는 3차원 소자 구조 등이 꾸준히 연구되고 있다.
그런데, 3차원 소자 구조의 핀 전계 효과 트랜지스터는 핀의 상부 가장 자리(모서리) 부분이 트랜지스터 동작시 전계가 집중되어 누설 전류의 원인이 된다. 또한, 3차원 소자 구조의 핀 전계 효과 트랜지스터를 디램(DRAM) 소자 등에 구현할 경우, 트랜지스터 동작시 핀의 상부 가장 자리 부분에 전계가 집중되어 정적 리프레쉬 특성이 나빠지거나, 디램 소자의 신뢰성이 떨어지게 된다.
본 발명이 해결하고자 하는 과제는 트랜지스터 동작시 핀의 상부 가장 자리 부분에 전계가 집중되는 것을 방지할 수 있는 핀 전계 효과 트랜지스터의 제조방법을 제공하는 데 있다.
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상술한 과제를 해결하기 위하여, 본 발명의 핀 전계 효과 트랜지스터는 반도체 기판으로부터 돌출된 핀을 형성한다. 핀의 상부 가장자리를 라운딩시키면서 핀의 상부면과 측면을 덮도록 게이트 절연막을 동시에 형성하되 핀의 상부면 상에 형성되는 게이트 절연막의 두께를 핀의 측면 상에 형성되는 게이트 절연막의 두께보다 두껍게 형성한다. 핀을 가로지르며 게이트 절연막을 덮게 게이트 전극을 형성한다.
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삭제
핀의 상부 가장 자리를 라운딩시키면서 핀의 측면보다 상부면에 게이트 절연막의 두께를 동시에 두껍게 형성하는 것은, 플라즈마 공정을 이용한 산화법으로 수행할 수 있다.
또한, 본 발명의 다른 예에 의한 핀 전계 효과 트랜지스터는 반도체 기판으로부터 돌출된 핀을 형성하고, 핀의 상부 가장자리를 라운딩시킨다. 핀의 상부 가장 자리를 라운딩시키는 것은, 플라즈마를 이용한 건식 식각 공정으로 핀의 상부 가장 자리를 식각하여 수행한다. 상부 가장 자리가 라운딩된 핀의 상부면과 측면을 덮게 게이트 절연막을 형성하되 핀의 상부면 상에 형성되는 게이트 절연막의 두께를 핀의 측면 상에 형성되는 게이트 절연막의 두께보다 두껍게 형성한다. 핀을 가로지르며 게이트 절연막을 덮게 게이트 전극을 형성한다.
삭제
핀의 측면보다 상부면에 게이트 절연막의 두께를 두껍게 형성하는 것은, 플라즈마 챔버 내에 위치한 반도체 기판에 바이어스 전압을 가하면서 플라즈마 챔버 내에 주입된 산화 가스의 직진성을 강화시켜 핀의 측면보다 핀의 상부면의 게이트 절연막의 두께를 두껍게 형성할 수 있다.
핀의 측면보다 상부면에 게이트 절연막의 두께를 두껍게 형성하는 것은, 이온 주입 챔버 내에 위치한 반도체 기판에, 전기장에 의해 직진성을 갖는 산소 이온을 주입한 후 산화시켜 게이트 절연막을 형성하거나, 이온 주입 챔버 내에 위치한 반도체 기판에 이온주입을 통해 핀을 비정질화시킨 후, 비정질화된 핀을 산화하여 형성할 수 있다.
핀의 측면보다 상부면에 게이트 절연막의 두께를 두껍게 형성하는 것은, 핀의 상부면의 반응 속도가 핀의 측면의 반응 속도보다 빠르도록 반도체 기판의 면 지수를 변경하여 수행할 수 있다.
본 발명의 핀 전계 효과 트랜지스터는 핀의 상부 가장자리를 라운딩시키면서 핀의 상부면 상에 형성되는 게이트 절연막의 두께를 핀의 측면 상에 형성되는 게이트 절연막의 두께보다 두껍게 형성한다. 이에 따라, 본 발명의 핀 전계 효과 트랜지스터는 핀의 상부 가장 자리 부분에 전계가 집중되는 것을 방지할 수 있어 누설 전류를 줄일 수 있다.
또한, 본 발명의 전계 효과 트랜지스터는 디램 소자에 적용할 경우 핀의 상부 가장 자리 부분에 전계가 집중되는 것을 방지하여 정적 리프레쉬 특성을 개선할 수 있고, 디램 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 3차원 핀 전계 효과 트랜지스터는 핀의 상부 가장 자리에 집중되는 전계를 완화 내지 감소시키기 위하여 게이트 절연막의 구조를 변경한다. 핀의 상부 가장 자리는 핀의 상부 방향 및 측면 방향에서 전계가 집중되는 전계 군집(field crowding) 현상이 발생하여 리키지 전류를 증가시킨다. 이를 해결하기 위해, 핀의 상면 및 측면 상에 형성되는 게이트 절연막의 두께를 두껍게 하여야 하는데, 이렇게 할 경우 핀 전계 효과 트랜지스터의 온 전류가 감소한다.
이에 따라, 본 발명의 핀 전계 효과 트랜지스터는 핀의 특정면의 게이트 절연막의 두께를 선택적으로 증가시켜 온 전류 감소를 해결한다. 특히, 본 발명의 핀 전계 효과 트랜지스터는 핀의 상면에 형성되는 게이트 절연막의 두께를 핀의 측면 상에 형성되는 게이트 절연막의 두께보다 두껍게 형성하는데, 이렇게 할 경우 온 전류 향상 및 소자 크기 감소(device shrinkage)에 보다 유리하다.
그리고, 본 발명의 핀 전계 효과 트랜지스터는 앞서 게이트 절연막의 두께 구조의 변경에 더하여 핀의 상부 가장 자리(모서리)를 라운딩시킨다. 이렇게 핀의 상부 가장 자리를 라운딩시킬 경우 핀의 상부 가장 자리에 집중되는 전계를 완화 내지 감소시켜 누설 전류를 더욱더 줄인다.
앞서 설명한 바와 같이 본 발명의 핀 전계 효과 트랜지스터는 핀의 상부 가장자리를 라운딩시키면서 핀의 상부면 상에 형성되는 게이트 절연막의 두께를 핀의 측면 상에 형성되는 게이트 절연막의 두께보다 두껍게 형성한다. 핀의 상부 가장 자리를 라운딩시키는 것과 게이트 절연막의 두께를 다르게 하는 것은 하나의 공정을 이용하여 동시에 수행하고, 두 개의 공정을 이용하여 별도로 수행한다. 하나의 공정을 이용할 경우에는 보다 효과적으로 본 발명의 핀 전계 효과 트랜지스터를 제조할 수 있다.
이상과 같은 본 발명의 핀 전계 효과 트랜지스터의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 핀 전계 효과 트랜지스터의 개략적인 사시도이다.
구체적으로, 본 발명의 핀 전계 효과 트랜지스터(100)는 반도체 기판(1)으로부터 돌출된 핀(3, 바디)이 형성되어 있다. 핀(1)의 양측의 반도체 기판(1) 상에는 절연층(5)이 형성되어 있다. 절연층(5)은 소자 분리층(isolation layer) 역할을 수행한다. 반도체 기판(1)은 실리콘 기판이고, 핀(3)은 실리콘층일 수 있다. 또한, 반도체 기판(1), 절연층(5), 및 핀(3)은 SOI(Silicon On Insulator) 기판을 패터닝하여 형성될 수 있다.
핀(3)의 상부면과 측면을 덮도록 게이트 절연막(7)이 형성되어 있다. 게이트 절연막(7)은 실리콘 산화막으로 구성된다. 핀(3)을 가로지르며 핀(3)의 상부면 및 측면을 덮는 게이트 절연막(7)을 덮도록 게이트 전극(11)이 형성되어 있다. 게이트 전극(11)은 불순물이 도핑된 폴리실리콘막이나, 불순물이 도핑된 폴리실리콘막 상에 금속 실리사이드를 형성하여 구성할 수 있다. 이온 주입 공정을 진행하여 핀(3) 방향으로 게이트 전극(11)의 양측면의 핀(3)에 소오스 드레인 영역(3a, 3b)이 형성 되어 있다.
본 발명의 핀 전계 효과 트랜지스터(100)는 핀(3)의 상부 가장자리(모서리, 9)가 라운딩(둥글게) 되어 있다. 이렇게 핀(3)의 상부 가장 자리가 라운딩되어 있을 경우, 핀(3)의 상부 가장 자리에 게이트 전극(11)을 통하여 집중적으로 가해지는 전계를 분산시킬 수 있다. 핀(3)에 가해지는 전계의 분산 및 핀(3)의 상부 가장 자리를 라운딩시키는 방법에 대하여는 후에 자세하게 설명한다.
또한, 본 발명의 핀 전계 효과 트랜지스터(100)는 핀(3)의 상부면 상에 형성되는 게이트 절연막(7b)의 두께를 핀(3)의 측면 상에 형성되는 게이트 절연막(7a)의 두께보다 두껍게 형성한다. 이렇게 핀(3)의 상부면 상에 형성되는 게이트 절연막(7b)의 두께를 측면 상에 형성되는 게이트 절연막(7a)보다 크게 할 경우, 핀(3)의 상부 가장 자리에 게이트 전극(11)을 통하여 집중적으로 가해지는 전계를 분산시킬 수 있다. 핀(3)에 가해지는 전계의 분산 및 핀(3) 상의 게이트 절연막(7)의 형성 방법 대하여는 후에 자세하게 설명한다.
도 2 내지 도 6은 도 1의 a-a'에 따른 핀 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(1), 예컨대 실리콘 기판에 핀(3, 바디)을 형성한다. 핀(3)은 반도체 기판(1)을 식각하여 형성한다. 핀(3)이 형성되는 영역은 활성 영역(active region)이 되며, 핀(3)이 형성되지 않는 영역은 비활성 영역(non-active region) 또는 소자 분리 영역이 된다. 핀(3)의 형성 방법은 반도체 기판(1) 상에 사진공정으로 마스크층, 예컨대 산화막 패턴이나 질화막 패턴을 형성 한 후, 이를 마스크로 반도체 기판(1)을 선택적으로 식각하여 형성할 수 있다. 이외에도 핀(3)은 다양한 방법으로 형성할 수 있다.
도 3 및 도 4를 참조하면, 도 3에 도시한 바와 같이 핀(3)의 양측면에 절연층(5), 예컨대 산화층을 형성한다. 절연층(5)은 핀(3)이 형성된 반도체 기판(1)의 전면에 절연 물질층(미도시)을 형성한 후, 절연 물질층을 화학기계적연마(chemical mechanical polishing, CMP)하여 평탄화함으로써 형성한다.
도 4에 도시한 바와 같이 핀(3)의 양측에 형성된 절연층(5)을 일부 식각하여 핀(3)의 일부 측면을 노출시킨다. 노출되는 핀(3)의 높이(h)는 소자의 채널 길이나 채널 폭을 결정하게 되므로, 소자의 특성에 맞추어 핀(3)의 높이(h)를 정한다.
도 5를 참조하면, 핀(3)의 상부 가장자리(모서리, 9)를 라운딩(둥글게)시키고, 핀(3)의 측면보다 상부면의 두께가 두꺼운 게이트 절연막(7)을 형성한다. 즉, 핀(3)의 상부 가장 자리를 라운딩시키고, 핀(3)의 상부면 상에 형성되는 게이트 절연막(7b)의 두께(t2)를 핀(3)의 측면 상에 형성되는 게이트 절연막(7a)의 두께(t1)보다 두껍게 형성한다. 핀(3)의 상부 가장 자리를 라운딩시키는 것과 핀(3)의 측면보다 상부면에 게이트 절연막(7)의 두께를 두껍게 형성하는 것은 하나의 공정을 이용하여 동시에 형성할 수 있다.
하나의 공정을 이용하여 핀(3)의 상부 가장 자리를 라운딩시키면서 핀(3)의 측면보다 상부면에 게이트 절연막(7)의 두께를 두껍게 형성하는 것은, 플라즈마 공정을 이용한 산화법으로 수행할 수 있다.
플라즈마 공정을 이용한 산화법은, 플라즈마 챔버 내에 도 4의 반도체 기 판(1)을 위치시키고, 플라즈마 챔버 내에 위치한 반도체 기판(1)에 바이어스 전압을 가하면서 플라즈마 챔버 내에 주입된 산화 가스로부터 발생된 플라즈마 내부의 이온 또는 라디칼의 산란(scattering) 및 충격(bombardment)에 의해 핀(3)의 상부 가장 자리를 라운딩시키면서 핀(3) 상에 게이트 절연막(9)을 형성하는 것이다.
플라즈마 공정을 이용한 산화법을 수행할 때, 플라즈마는 RF(Radio frequency)나 마이크로파(microwave)를 이용하고, 산화 가스는 산소 가스나, 산소 가스에 수소 가스를 혼합하여 사용하고, 불활성 기체는 Ar, Xe 또는 Kr을 이용하여 형성할 수 있다. 구체적인 공정 조건의 예로는 플라즈마 챔버의 압력은 1mTorr 내지 760Torr, 바이어스 전압 1mV-100kV, 소오스 파워 10kW 이하이다. 바이어스 전압은 DC(직류), 직류(DC) 펄스, AC(교류)를 이용하여 인가할 수 있다.
핀(3)의 상부 가장 자리를 라운딩시키는 것과 핀(3)의 측면보다 상부면에 게이트 절연막(7)의 두께를 두껍게 형성하는 것은 두 개의 공정을 이용하여 형성할 수 있다. 두 개의 공정을 이용할 경우, 핀(3)의 상부 가장 자리를 라운딩시키는 것은 플라즈마를 이용한 건식 식각 공정으로 핀(3)의 상부 가장 자리를 식각하여 수행할 수 있다.
두 개의 공정을 이용할 경우, 핀(3)의 측면보다 상부면에 게이트 절연막(7)의 두께를 두껍게 형성하는 것은, 플라즈마 챔버 내에 도 4의 반도체 기판(1)을 위치시키고, 플라즈마 챔버 내에 위치한 반도체 기판(1)에 바이어스 전압을 가하면서 플라즈마 챔버 내에 주입된 산화 가스의 직진성을 강화시켜 핀(3)의 측면보다 핀(3)의 상부면의 게이트 절연막(7)의 두께를 두껍게 형성하는 것이다. 플라즈마 챔버의 공정 조건은 앞서 설명한 바와 같이 동일하게 하여 수행할 수 있다.
또한, 두 개의 공정을 이용할 경우, 핀(3)의 측면보다 상부면에 게이트 절연막(7)의 두께를 두껍게 형성하는 것은, 이온 주입 챔버 내에 도 4의 반도체 기판(1)을 위치시키고, 이온 주입 챔버 내에 위치한 반도체 기판(1)에 전기장에 의해 직진성을 갖는 산소 이온을 주입한 후 산화시켜 게이트 절연막을 형성한다.
또한, 두 개의 공정을 이용할 경우, 핀(3)의 측면보다 상부면에 게이트 절연막(7)의 두께를 두껍게 형성하는 것은, 이온 주입 챔버 내에 도 4의 반도체 기판(1)을 위치시키고, 이온 주입 챔버 내에 위치한 반도체 기판(1)에, 불소(F)와 같은 원소의 이온주입에 의해 핀, 예컨대 실리콘층을 비정질화시킨 후, 비정질화된 핀(3)을 산화하여 형성하는 것이다.
또한, 두 개의 공정을 이용할 경우, 핀(3)의 측면보다 상부면에 게이트 절연막(7)의 두께를 두껍게 형성하는 것은, 핀(3)의 상부면의 반응 속도가 핀(3)의 측면의 반응 속도보다 빠르도록 반도체 기판(1), 즉 반도체 웨이퍼의 면 지수를 변경하여 수행할 수 있다.
도 6을 참조하면, 핀(3)의 상부 가장자리(모서리, 9)가 라운딩(둥글게)되고, 핀(3)의 측면보다 상부면의 두께가 두꺼운 게이트 절연막(7) 상에 게이트 전극(11)을 형성한다. 이어서, 도 2에 도시한 바와 같이 이온 주입 공정을 진행하여 게이트 전극(11)의 양측면의 핀(3)에 소오스 드레인 영역(3a, 3b)을 형성하여 핀 전계 효과 트랜지스터(100)를 완성한다. 도 6의 핀 전계 효과 트랜지스터(100)는 소자 동작시 코너 채널(13)에 집중적으로 전계가 가해지기 않는다.
도 7 및 도 8은 도 5의 게이트 절연막의 제조 공정을 설명하기 위한 단면도이다.
구체적으로, 도 7은 상면의 게이트 절연막(7b)의 두께(t2)가 측면의 게이트 절연막(7a)의 두께(t1)보다 두껍게 형성하는 과정의 일 예를 도시한 것이다. 도 7에 도시한 바와 같이 게이트 절연막(7) 형성을 위하여 산화 공정을 진행할 때, 플라즈마 챔버 내에 주입된 산화 가스(15)의 직진성을 강화시켜 핀(3)의 측면보다 핀의 상부면의 게이트 절연막(7b)의 두께를 두껍게 형성하는 것이다. 플라즈마 챔버 내에 위치한 반도체 기판(1)에 바이어스 전압을 가하면, 상면의 게이트 절연막(7b)의 두께(t2)가 측면의 게이트 절연막(7a)의 두께(t1)의 비를 조절할 수 있다.
도 8은 핀(3)의 상부 가장 자리를 라운딩시키는 과정의 일 예를 도시한 것이다. 도 8에 도시한 바와 같이 플라즈마 챔버 내에 주입된 산화 가스로부터 발생된 플라즈마 내부의 이온 또는 라디칼(19)의 산란(scattering) 및 충격(bombardment)에 의해 핀(3)의 상부 가장 자리(17)가 라운딩되는 것이다.
도 9는 도 6과 비교를 위한 비교예의 핀 전계 효과 트랜지스터의 단면도이고, 도 10은 도 9의 수직 채널 길이에 따른 전자 농도를 도시한 도면이다.
구체적으로, 도 9의 비교예의 핀 전계 효과 트랜지스터(200)는 도 6과 비교할 때 핀(3)의 상부 가장 자리가 라운드되어 있지 않고, 핀(3)의 상부면 상에 형성되는 게이트 절연막(7b)의 두께(t1)를 핀(3)의 측면 상에 형성되는 게이트 절연막(7a)의 두께(t1)와 동일하다.
핀 전계 효과 트랜지스터(200)는 소자 동작시 코너 채널(13a)에 집중적으로 전계가 가해지기 때문에, 도 10에 도시한 바와 같이 코너 채널의 전자 농도가 높게 나타나고, 측면 채널의 전자 농도는 낮게 된다. 도 10에서, X축은 도 9의 코너 채널(13a)에서 아래 방향으로의 채널 길이를 나타낸다. 도 9의 핀 전계 효과 트랜지스터(200)는 핀(3)의 상부 가장 자리, 즉 코너 채널(13a)에 전계가 집중되어 소자가 오프 상태에서도 GIDL(gate induced drain leakage) 등에 의해 누설 전류가 발생할 수 있고, 디램과 같은 소자에 적용할 경우에는 정적 리프레쉬 특성이나 소자 신뢰성이 낮아지게 된다.
도 11은 도 9의 핀 전계 효과 트랜지스터의 핀의 상부 가장 자리에 전계가 집중되는 현상을 도시한 단면도이고, 도 12 내지 도 14는 도 6의 핀 전계 효과 트랜지스터의 핀의 상부 가장 자리에 전계 군집(electric field crowding) 현상이 방지되는 것을 설명하기 위한 단면도들이다.
구체적으로, 도 11의 비교예의 핀 전계 효과 트랜지스터는 핀(3)의 상부 가장 자리가 라운드되어 있지 않고, 핀(3)의 상부면 상에 형성되는 게이트 절연막(7a)의 두께(t1)를 핀(3)의 측면 상에 형성되는 게이트 절연막(7a)의 두께(t1)와 동일하다. 특히, 핀(3)의 상부 가장 자리 상에 형성되는 게이트 절연막(7a, 7b)의 두께(t3)는 핀(3)의 상부면이나 측면 상에 형성되는 게이트 절연막(7a, 7b)의 두께(t1)보다 낮게 된다. 이렇게 될 경우, 참조번호 21로 도시한 바와 같이 핀의 상부 가장 자리에 화살표로 표시한 전계(20)가 집중된다.
이에 반하여, 도 12는 본 발명과 같이 핀(3)의 상부면 상에 형성되는 게이트 절연막(7a)의 두께(t2)를 핀(3)의 측면 상에 형성되는 게이트 절연막(7a)의 두 께(t1)보다 크게 한 경우이다. 특히, 핀(3)의 상부 가장 자리 상에 형성되는 게이트 절연막(7a, 7b)의 두께(t4)는 핀(3)의 측면 상에 형성되는 게이트 절연막(7a)의 두께(t1)보다 크게 된다. 이렇게 될 경우, 도 12에 도시한 바와 같이 핀(3)의 상부 가장 자리에 화살표로 표시한 전계(20)의 집중, 전계 군집 현상이 완화된다.
그리고, 도 13은 본 발명과 같이 핀(3)의 상부 가장 자리가 라운드되어 있는 경우이다. 이렇게 될 경우, 참조번호 21로 도시한 바와 같이 핀(3)의 상부 가장 자리에 화살표로 표시한 전계(20)의 집중, 즉 전계 군집 현상이 완화된다.
특히, 도 13과 같이 핀의 상부 가장 자리가 라운드되어 있는 경우 핀(3)의 측면이나 상부면 상에 형성되는 게이트 절연막(7a, 7b)의 두께(t1)보다 핀(3)의 상부 가장 자리 상에 형성되는 게이트 절연막(7a, 7b)의 두께(t5)가 크게 된다. 이렇게 될 경우, 도 13에 도시한 바와 같이 핀(3)의 상부 가장 자리에 화살표로 표시한 전계(20)의 집중, 전계 군집 현상이 더욱더 완화된다.
도 14는 도 12 및 도 13을 조합하여 핀(3)의 상부 가장 자리에 화살표로 표시한 전계(20)의 집중, 즉, 전계 군집 현상이 완화되는 것을 표시한 것이다. 즉, 핀(3)의 상부면 상에 형성되는 게이트 절연막(7a)의 두께(t2)를 핀(3)의 측면 상에 형성되는 게이트 절연막(7a)의 두께(t1)보다 크게 하고, 핀(3)의 상부 가장 자리가 라운드되어 있는 경우이다. 특히, 도 14와 같이 핀(3)의 측면 상에 형성되는 게이트 절연막(7a)의 두께(t1)보다 핀(3)의 상부 가장 자리 상에 형성되는 게이트 절연막(7a, 7b)의 두께(t6)가 크게 된다. 게이트 절연막(7a, 7b)의 두께(t6)는 t3보다 크고, t4나 t5보다 더 크게 된다. 이렇게 될 경우, 핀(3)의 상부 가장 자리에 화살 표로 표시한 전계(20)의 집중, 즉 전계 군집 현상이 크게 완화된다.
이하에서는, 본 발명에 의한 핀 전계 효과 트랜지스터를 이용한 다양한 응용예를 설명한다. 본 발명에 의한 핀 전계 효과 트랜지스터를 집적 회로 반도체 소자, 예컨대 디램 소자에 적용하여 패키지할 경우 최종적으로 칩(반도체 칩)이 된다. 칩의 응용예는 여러 가지가 있을 수 있지만 몇 가지만 설명한다.
도 15는 본 발명에 의한 칩을 이용한 메모리 모듈의 평면도이다.
구체적으로, 본 발명에 의한 핀 전계 효과 트랜지스터를 집적 회로 반도체 소자에 적용하여 패키지할 경우 칩들(50-58)이 된다. 집적 회로 반도체 소자가 디램 소자일 경우 패키지하면 디램 칩들이 된다. 이러한 칩들(50-58), 예컨대 디램 칩들은 메모리 모듈(500, memory module)에 응용될 수 있다. 메모리 모듈(500)은 모듈 기판(501)에 칩들(50-58)이 부착되어 있다. 메모리 모듈(500)은 모듈 기판(501)의 일측에 마더 보드의 소켓에 끼워질 수 있는 접속부(502)가 위치하고, 모듈 기판(501) 상에는 세라믹 디커플링 커패시터(59)가 위치한다. 본 발명에 의한 메모리 모듈(500)은 도 15에 한정되지 않고 다양한 형태로 제작될 수 있다.
도 16은 본 발명에 의한 칩을 이용한 전자 시스템의 블록도이다.
구체적으로, 본 발명에 의한 전자 시스템(600)은 컴퓨터를 의미한다. 본 발명에 의한 전자 시스템(600)은 CPU(중앙처리장치, 505), 플로피 디스크 드라이브(507), CD 롬(ROM) 드라이브(509)와 같은 주변 장치, 입출력 장치(508, 510), 램(RAM, random access memory) 칩(512), 롬(ROM, read only memory) 칩(514) 등을 포함한다. 위의 각 부품들간에는 통신 채널(511, communication channel)을 이용하 여 제어신호나 데이터를 주고받는다.
도 16과 같은 전자 시스템(600)에서 본 발명에 의한 핀 전계 효과 트랜지스터를 채용한 집적 회로 반도체 소자를 패키징할 경우 램 칩(512)이 된다. 램칩(512)은 디램 칩일 수 있다. 도 16의 램 칩(512)은 도 15에 설명한 바와 같은 칩(50-58)을 포함하는 메모리 모듈(500)로 대체할 수도 있다.
도 1은 본 발명에 따른 핀 전계 효과 트랜지스터의 개략적인 사시도이다.
도 2 내지 도 6은 도 1의 a-a'에 따른 핀 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 7 및 도 8은 도 5의 게이트 절연막의 제조 공정을 설명하기 위한 단면도이다.
도 9는 도 6과 비교를 위한 비교예의 핀 전계 효과 트랜지스터의 단면도이다.
도 10은 도 9의 수직 채널 길이에 따른 전자 농도를 도시한 도면이다.
도 11은 도 9의 핀 전계 효과 트랜지스터의 핀의 상부 가장 자리에 전계가 집중되는 현상을 도시한 단면도이다.
도 12 내지 도 14는 도 6의 핀 전계 효과 트랜지스터의 핀의 상부 가장 자리에 전계 군집(electric field crowding) 현상이 방지되는 것을 설명하기 위한 단면도들이다.
도 15는 본 발명에 의한 칩을 이용한 메모리 모듈의 평면도이다.
도 16은 본 발명에 의한 칩을 이용한 전자 시스템의 블록도이다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 반도체 기판으로부터 돌출된 핀을 형성하고,
    상기 핀의 상부 가장자리를 라운딩시키면서 상기 핀의 상부면과 측면을 덮도록 게이트 절연막을 동시에 형성하되 상기 핀의 상부면 상에 형성되는 상기 게이트 절연막의 두께를 상기 핀의 측면 상에 형성되는 상기 게이트 절연막의 두께보다 두껍게 형성하고,
    상기 핀을 가로지르며 상기 게이트 절연막을 덮게 게이트 전극을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법.
  4. 제3항에 있어서, 상기 핀의 상부 가장 자리를 라운딩시키면서 상기 핀의 측면보다 상부면에 상기 게이트 절연막의 두께를 동시에 두껍게 형성하는 것은,
    플라즈마 공정을 이용한 산화법으로 수행하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법.
  5. 제4항에 있어서, 상기 플라즈마 공정을 이용한 산화법은,
    플라즈마 챔버 내에 위치한 상기 반도체 기판에 바이어스 전압을 가하면서 플라즈마 내부의 이온 또는 라디칼의 산란(scattering) 및 충격(bombardment)에 의해 상기 핀의 상부 가장 자리를 라운딩시키면서 상기 핀 상에 상기 게이트 절연막을 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법.
  6. 반도체 기판으로부터 돌출된 핀을 형성하고,
    상기 핀의 상부 가장자리를 라운딩시키고,
    상기 상부 가장 자리가 라운딩된 상기 핀의 상부면과 측면을 덮게 게이트 절연막을 형성하되 상기 핀의 상부면 상에 형성되는 상기 게이트 절연막의 두께를 상기 핀의 측면 상에 형성되는 상기 게이트 절연막의 두께보다 두껍게 형성하고,
    상기 핀을 가로지르며 상기 게이트 절연막을 덮게 게이트 전극을 형성하는 것을 포함하되,
    상기 핀의 상부 가장 자리를 라운딩시키는 것은, 플라즈마를 이용한 건식 식각 공정으로 상기 핀의 상부 가장 자리를 식각하여 수행하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법.
  7. 삭제
  8. 제6항에 있어서, 상기 핀의 측면보다 상부면에 상기 게이트 절연막의 두께를 두껍게 형성하는 것은,
    플라즈마 챔버 내에 위치한 상기 반도체 기판에 바이어스 전압을 가하면서 상기 플라즈마 챔버 내에 주입된 산화 가스의 직진성을 강화시켜 상기 핀의 측면보다 상기 핀의 상부면의 상기 게이트 절연막의 두께를 두껍게 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법.
  9. 제6항에 있어서, 상기 핀의 측면보다 상부면에 상기 게이트 절연막의 두께를 두껍게 형성하는 것은,
    이온 주입 챔버 내에 위치한 상기 반도체 기판에, 전기장에 의해 직진성을 갖는 산소 이온을 주입한 후 산화시켜 상기 게이트 절연막을 형성하거나,
    이온 주입 챔버 내에 위치한 상기 반도체 기판에 이온주입을 통해 상기 핀을 비정질화시킨 후, 상기 비정질화된 핀을 산화하여 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법.
  10. 제6항에 있어서, 상기 핀의 측면보다 상부면에 상기 게이트 절연막의 두께를 두껍게 형성하는 것은,
    상기 핀의 상부면의 반응 속도가 상기 핀의 측면의 반응 속도보다 빠르도록 상기 반도체 기판의 면 지수를 변경하여 수행하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법.
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