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CN104347717A - 半导体器件及其制造方法 - Google Patents

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CN104347717A
CN104347717A CN201410372950.7A CN201410372950A CN104347717A CN 104347717 A CN104347717 A CN 104347717A CN 201410372950 A CN201410372950 A CN 201410372950A CN 104347717 A CN104347717 A CN 104347717A
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semiconductor fin
semiconductor
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gate electrode
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金镐永
朴世廷
金明哲
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尹普彦
崔在光
崔时荣
郑锡勋
成金重
郑熙暾
崔容准
韩智恩
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Abstract

本发明提供了半导体器件及其制造方法。半导体器件可以包括半导体基板，该半导体基板具有与第二半导体鳍端对端地对准的第一半导体鳍，在第一和第二半导体鳍的面对的端部之间具有凹陷。第一绝缘体图案邻近第一和第二半导体鳍的侧壁形成，第二绝缘体图案形成在第一凹陷内。第二绝缘体图案可以具有比第一绝缘体图案的上表面高的上表面，诸如可以具有至鳍的上表面的高度的上表面(或可以具有高于或低于鳍的上表面的高度的上表面)。第一和第二栅极沿第一半导体鳍的侧壁和上表面延伸。虚设栅电极可以形成在第二绝缘体图案的上表面上。还公开了制造半导体器件以及变型的方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体地涉及利用三维沟道的半导体器件及其制造方法。
背景技术
作为用于提高集成电路器件的密度的按比例缩小技术的一种，已经提出一种晶体管，其中鳍形或纳米线形的有源图案用基板形成，然后栅极形成在有源图案的表面上。
由于该晶体管使用三维(3D)沟道，所以能够实现多栅晶体管的按比例缩小。此外，能够改善电流控制能力并且能够有效抑制其中沟道区的电势受漏极电压影响的短沟道效应(SCE)。
发明内容
本发明涉及半导体器件、系统以及制造方法。在一些实施例中，一种半导体器件包括：半导体基板，具有第一半导体鳍和第二半导体鳍，第一和第二半导体鳍相对于自上而下的视图在第一方向上延伸并沿相同的线延伸且限定在第一和第二半导体鳍的面对的端部之间的第一凹陷；第一绝缘体图案，形成在第一凹陷中并具有至少与第一半导体鳍的上表面一样高的上表面；第一栅电极，沿第一半导体鳍的第一侧壁、第一半导体鳍的上表面和第一半导体鳍的第二侧壁延伸；第二栅电极，沿第二半导体鳍的第一侧壁、第二半导体鳍的上表面以及第二半导体鳍的第二侧壁延伸；以及第一虚设栅电极，在第一凹陷处形成在第一绝缘体图案的上表面上。
相对于自上而下的视图，第一栅电极、第二栅电极和第一虚设栅电极可以在垂直于第一方向的第二方向上延伸。
相对于在第一凹陷处在垂直于第二方向的方向上截取的第一绝缘体图案的第一截面，第一绝缘体图案可以包括具有基本上线性的侧壁的第一部分和在第一部分上且与第一部分连接的第二部分，第二部分具有不与第一部分的侧壁线性对准的侧壁，第二部分在第一方向上的最大宽度大于第一部分在第一方向上的最大宽度。
第二部分的侧壁可以基本上彼此平行。
第二部分的侧壁可以包括关于水平线具有第一角度的第一部分侧壁和关于水平线具有第二角度的第二部分侧壁。第一部分侧壁可以在第二部分侧壁下面，第一角度可以小于第二角度。第一部分侧壁可以是基本上水平的。第二部分侧壁可以是基本上垂直的。
半导体器件还可以包括平行于第一半导体鳍且与第一半导体鳍相邻的第三半导体鳍。
第一栅电极可以沿第三半导体鳍的第一侧壁、在第三半导体鳍的上表面上、沿第三半导体鳍的第二侧壁以及在第一半导体鳍和第三半导体鳍之间的间隙中延伸。
半导体器件还可以包括平行于第二半导体鳍并且邻近第二半导体鳍的第四半导体鳍。
第二栅电极可以沿第四半导体鳍的第一侧壁、在第四半导体鳍的上表面上方、沿第四半导体鳍的第二侧壁以及在第二半导体鳍和第四半导体鳍之间的间隙中延伸。
第一虚设栅电极可以在第一凹陷至第二凹陷之间延伸，该第二凹陷在第三和第四半导体鳍的面对的端部之间。
至少对于第一虚设栅电极的在第一凹陷至第二凹陷之间延伸的部分，第一虚设栅电极的底表面可以至少与第一半导体鳍的上表面一样高。
第一绝缘体图案可以具有“T”形截面或四边形形状诸如矩形或梯形的截面。
源极/漏极可以用第一半导体鳍形成并在第一绝缘体图案的第二部分的上表面上方延伸。源极/漏极可以沿第一绝缘体图案的第二部分的下表面和侧表面延伸。
第一虚设栅电极可以包括金属。第一虚设栅电极的所有金属可以位于第二绝缘体图案的正上方。
半导体器件还可以包括第三半导体鳍和第四半导体鳍。相对于自上而下的视图，第三和第四半导体鳍可以在第一方向上延伸并沿着相同的线延伸且限定在第三和第四半导体鳍的面对的端部之间的第二凹陷。第二绝缘体图案可以形成在第二凹陷中，并具有至少与第三半导体鳍的上表面一样高的上表面。
相对于在第二凹陷处在垂直于第二方向的方向上截取的第二绝缘体图案的第二截面，第二绝缘体图案可以包括从第二绝缘体图案的上表面延伸并沿第二绝缘体图案的高度的大部分延伸的基本上线性的侧壁。第二绝缘体图案的线性的侧壁可以是基本上垂直的。
第二虚设栅电极可以形成在第二绝缘体图案上并包括金属。相对于第二截面，第二虚设栅电极的所有金属可以位于第二绝缘体图案的正上方。
相对于第二截面，第二虚设栅电极可以是在第二绝缘体图案上的唯一虚设栅电极。
第二虚设栅电极和第三虚设栅电极可以形成在第二绝缘体图案上。第二虚设栅电极可以形成在第三半导体鳍上，第三虚设栅电极形成在第四半导体鳍上。第二虚设栅电极可以包括至少一部分位于第三半导体鳍正上方的金属，第三虚设栅电极包括至少一部分位于第四半导体鳍正上方的金属。第二虚设栅电极的金属和第三虚设栅电极的金属可以位于第二绝缘体图案的相应的侧壁的正上方。
第一虚设栅电极可以是在第一绝缘体图案上的唯一虚设栅电极。
这里公开的半导体器件可以包括：半导体基板，具有第一半导体鳍和第二半导体鳍，第一和第二半导体鳍相对于自上而下的视图在第一方向上延伸并沿相同的线延伸且限定在第一和第二半导体鳍的面对的端部之间的第一凹陷；第一绝缘体图案，邻近第一和第二半导体鳍的侧壁；第二绝缘体图案，在第一凹陷内；第一栅电极，沿第一半导体鳍的侧壁和上表面延伸；第二栅电极，沿第二半导体鳍的侧壁和上表面延伸；以及第一虚设栅电极，形成在第二绝缘体图案的上表面上。在第一凹陷处的第二绝缘体图案的上表面高于第一绝缘体图案的上表面。
相对于沿第一方向截取的第二绝缘体图案的截面，剩余的绝缘体可以具有T形。
公开了包括上述器件的全部或一些的系统。
还公开用于形成上述器件的全部或一些以及系统的方法。在一些实施例中，一种制造半导体器件的方法包括：提供具有第一半导体鳍和第二半导体鳍的半导体基板，第一和第二半导体鳍相对于自上而下的视图在第一方向上延伸并沿着相同的线延伸，且在第一和第二半导体鳍的面对的端部之间限定第一凹陷；在第一和第二半导体鳍的侧壁周围并且在第一凹陷中形成第一绝缘体图案；在第一凹陷上方的位置处在第一绝缘体图案上形成第二绝缘体图案；蚀刻第一绝缘体图案和第二绝缘体图案，使得第一和第二鳍的上表面在被蚀刻的第一绝缘体图案的上表面上延伸，并使得第一凹陷中剩余的绝缘体的上表面在被蚀刻的第一绝缘体图案的上表面上方；形成在第一半导体鳍上方延伸的第一栅电极、在第二半导体鳍上方延伸的第二栅电极、以及在第一凹陷中的剩余绝缘体上方延伸的第一虚设栅极。
在第一绝缘体图案上形成第二绝缘体图案可以包括：在第一和第二半导体鳍以及第一绝缘体图案上方形成硬掩模层；在第一凹陷上方的硬掩模层中形成开口，该开口位于第一和第二半导体鳍的面对的端部上方；在硬掩模层上方且在硬掩模层中的开口中沉积绝缘体层；以及除去硬掩模层上方的绝缘体层以形成第二绝缘体图案。
除去硬掩模层上方的绝缘体层的步骤可以包括平坦化绝缘体层以暴露硬掩模层。
该方法还可以包括蚀刻第一和第二半导体鳍的被硬掩模层中的开口暴露的部分。
硬掩模层中的开口可以暴露第一和第二半导体鳍的面对的端部。
该开口可以被线性地成形并且延伸经过多对相邻的平行鳍。
该方法还可以包括：在线性成形的开口中在第一绝缘体图案上形成第二绝缘体图案；蚀刻第一绝缘体图案和第二绝缘体图案，使得剩余的绝缘体沿着与线性成形的开口相应的长度延伸；以及在剩余绝缘体上方形成第一栅电极。
相对于剩余绝缘体的沿着第一方向截取的截面，剩余的绝缘体具有T形状。
本发明的这些及其它方面将在以下对优选实施例的描述中被描述或从其变得明显。
附图说明
通过参照附图详细描述本发明的优选实施例，本发明的以上和其它特征以及优点将变得更明显，附图中：
图1A和图1B是关于本发明第一实施例的半导体器件的平面图；
图2A和图2B是关于本发明第一实施例的半导体器件的透视图；
图3是示出图1A和图2A所示的半导体器件的鳍和场绝缘膜的局部透视图；
图4是示出图1A和图2A所示的半导体器件的鳍、第一沟槽和第二沟槽的局部透视图；
图5A是沿图2A的线A-A截取的截面图；
图5B是沿图1B的线A'-A'截取的截面图；
图5C是沿图1C的线A″-A″截取的截面图；
图6是沿图2A的线B-B截取的截面图；
图7示出虚设栅极可能未对准的情形；
图8是根据本发明第二实施例的半导体器件的截面图；
图9是根据本发明第三实施例的半导体器件的截面图；
图10和图11示出根据本发明第四实施例的半导体器件；
图12是根据本发明第五实施例的半导体器件的截面图；
图13是根据本发明第六实施例的半导体器件的截面图；
图14是根据本发明第七实施例的半导体器件的截面图；
图15是包括根据本发明的一些实施例的半导体器件的电子系统的框图；
图16至图25示出根据本发明第一实施例的半导体器件的制造方法的中间工艺步骤；
图26示出根据本发明第二实施例的半导体器件的制造方法的中间工艺步骤；以及
图27示出根据本发明第二实施例的半导体器件的制造方法的中间工艺步骤；
图28A、图28B和图28C示出截面形状。
具体实施方式
通过参考以下对优选实施例和附图的详细说明，本发明的优点和特征以及实现它们的方法可以被更容易地理解。然而，本发明可以以许多不同的形式实施且不应被解释为限于这里阐述的示例实施例。这些示例实施例仅是示例，许多实施方式和变化不需要在这里提供细节是可能的。还应该强调的是，本公开提供备选示例的细节，但是这样的备选的列出不是穷举的。此外，各个示例之间的细节的任何一致性不应当被解释为要求这样的细节，列出对于这里描述的每个特征的每个可能的变化是不切实际的。权利要求的语言应当在确定本发明的要求时被参考。
在附图中，为了清晰，层的厚度和区域可以被夸大。相同的数字始终表示相同的元件。根据这里描述的各个实施例的器件以及形成器件的方法可以在微电子器件诸如集成电路中实施，其中根据这里描述的各个实施例的多个器件被集成在相同的微电子器件中。因此，这里示出的截面图(即使在单个方向或取向上示出)可以在微电子器件中在不同的方向或取向存在(其不需要是直角的或如同在描述的实施例中所阐述的一样涉及)。因此，包含根据这里描述的各个实施例的器件的微电子器件的平面图可以包括呈阵列和/或二维图案的多个器件，所述阵列和/或二维图案具有可以是根据微电子器件的功能性或其它设计考虑的取向。这里示出的截面图对根据这里描述的各实施例的多个器件提供支持，所述多个器件在平面图中沿两个不同的方向延伸和/或在透视图中在三个不同的方向上延伸。例如，当单个有源区在器件/结构的截面图中示出时，该器件/结构可以包括可具有各种取向的多个有源区和/或晶体管结构(和/或存储单元结构、栅极结构等，根据情况所需)。
将理解，当称一个元件或层被称为在另一元件或层“上”或“连接到”另一元件或层时，它可以直接在另一元件或层上或直接连接到另一元件或层，或者可以存在居间的元件或层。相反，当一元件被称为“直接在”另一元件或层“上”或者“直接连接到”另一元件或层时，不存在居间元件或层。用于描述元件之间的关系的其它词语应当以类似的方式解释(例如，“在……之间”与“直接在……之间”、“相邻”与“直接与...相邻”等)。如这里所用的，术语“和/或”包括一个或多个相关列举项目的任意和所有组合并可以简写为“/”。
为便于描述，这里可以使用诸如“在……之下”、“在……下面”、“下”、“在……之上”、“上”等空间关系术语来描述如附图所示的一个元件或特征与另一个(些)元件或特征的关系。将理解，除了附图所示的取向之外，空间关系术语还旨在涵盖器件在使用或操作中的不同取向。例如，如果附图中的器件被翻转，则被描述为“在”其它元件或特征“之下”或“下面”的元件将会“在”其它元件或特征“上方”取向。因此，示例性术语“在……下面”可以涵盖上下两种取向。器件可以被另外地取向(旋转90度或在其它取向)，这里所用的空间关系描述符被相应地解释。
在描述本发明的上下文中(特别是在权利要求书的上下文中)使用术语“一”和“该”以及类似指示语将被解释为涵盖单数和复数二者，除非这里另外地指示或与上下文明显矛盾。术语“包括”、“包含”和“具有”将被解释为开放性术语(也就是，意指“包括但不限于”)，除非另外指出。
将理解，虽然这里可使用术语第一、第二等来描述各种元件，但这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因此，例如，以下讨论或主张的第一元件、第一部件或第一部分可以被称为或主张为第二元件、第二部件或第二部分，而不背离本发明的教导。
将参照其中显示本发明的优选实施例的透视图、截面图和/或平面图描述本发明。因而，示范性视图的轮廓可以根据制造技术和/或公差来修改。也就是，本发明的实施例不旨在限制本发明的范围，而是涵盖可能由于制造工艺中的变化引起的所有变化和变型。因此，附图所示的特征可以以示意的形式示出，区域的形状可以是示范性的。如这里所用的术语诸如“相同”、“平面”或“共面”在指的是取向、布局、位置、形状、尺寸、数量或其它度量时并不一定表示完全相同的取向、布局、位置、形状、尺寸、数量或其它度量，而是旨在涵盖在可接受的变化范围内的几乎相同的取向、布局、位置、形状、尺寸、数量或其它度量，所述变化可能例如由于制造工艺而发生。
除非另行定义，这里使用的所有技术术语和科学术语都具有本发明所属领域内的普通技术人员通常理解的同样含义。应指出，任意和所有的示例的使用或这里提供的示范性术语仅旨在更好地说明本发明，而不是对本发明的范围的限制，除非另外指出。此外，除非另外定义，在通用词典中定义的所有术语不会被过度地解释。
在下文，将参照图1A、图2A、图3、图4、图5A、图6和图7描述根据本发明第一实施例的半导体器件。图1A和图2A是根据本发明第一实施例的半导体器件的平面图和透视图，图3是示出图1A和图2A所示的半导体器件的鳍和场绝缘膜的透视图，图4是示出图1A和图2A所示的半导体器件的鳍、第一沟槽和第二沟槽的透视图，图5A是沿图2A的线A-A截取的截面图，图6是沿图2A的线B-B截取的截面图，图7示出虚设栅极未对准的情形。
首先参照图1A、图2A、图3、图4、图5A和图6，根据本发明第一实施例的半导体器件1可以包括多个鳍F1和F2、多个栅极147_1、147_2、147_5和147_6、场绝缘膜110、虚设栅极247_1以及多个源极/漏极161和162。
多个鳍F1和F2可以在第二方向Y1上纵向延伸。鳍F1和F2可以是基板101的部分，诸如通过蚀刻半导体晶片基板(例如，晶体硅)形成。鳍F1和F2可以是从基板101选择性地生长的外延层(例如，通过提供具有暴露半导体晶片基板的开口的图案化的层以及在该开口内外延地生长鳍F1和F2而形成)。在示出的实施例中，例示了在纵向方向上彼此平行设置的两个鳍F1和F2，但是本发明的方面不限于此。
此外，在示出的实施例中，鳍F1和F2是长方体，但是本发明的方面不限于此。例如，鳍F1和F2可以被倒角。例如，鳍F1和F2的拐角部分可以被圆化。在此示例中，鳍F1和F2形成为在第二方向Y1上延伸并包括沿第二方向Y1延伸的长侧面M1和M2以及沿第一方向X1延伸的短侧面S1和S2。具体地，第一鳍F1可以具有第一短侧面S1和第一长侧面M1，第二鳍F2可以具有第二短侧面S2和第二长侧面M2。如所示的，鳍F1和F2可以形成为它们的端部(在此示例中，短侧面S1和S2)彼此面对。尽管鳍F1和F2的拐角被示为直角，但是预期拐角可以包括一定程度的圆化。此外，虽然侧面M1和M2被示为相对于基板101的下表面垂直，但是侧面M1和M2可以倾斜(例如，相对于在垂直于第二方向Y1的方向上截取的横截面，鳍F1和F2可以具有梯形截面)。侧面S1和S2也可以是倾斜的。
鳍F1和F2可以限定用于形成晶体管的有源图案。晶体管可以形成为具有沟道区，该沟道区沿鳍F1和F2的三个表面形成。此外，如图4所示，第一沟槽501可以具有由鳍F1和F2的长侧面M1和M2限定的一个侧面。第二沟槽502可以具有由鳍F1和F2的短侧面S1和S2限定的侧面。具体地，第二沟槽502可以插设在彼此面对的第一鳍F1的短侧面S1和第二鳍F2的短侧面S2之间。
在此示例中，第二沟槽502包括彼此连接的第一部分沟槽502a和第二部分沟槽502b。第一部分沟槽502a可以具有第一宽度W1，第二部分沟槽502b可以具有大于第一宽度W1的第二宽度W2。第二部分沟槽502b可以具有由鳍F1和F2的表面限定并且在相对于鳍F1和F2的各侧壁S1和S2在鳍F1和F2中向内地形成的凹陷R1和R2处的侧面。
如图3所示，场绝缘膜110可以形成在基板101上从而围绕多个鳍F1和F2的部分。
具体地，场绝缘膜110可以包括具有不同高度的第一部分111和第二部分112。
第一部分111可以形成为在第二方向Y1上纵向延伸，第二部分112可以形成为在第一方向X1上纵向延伸。场绝缘膜110可以是氧化物膜、氮化物膜、氮氧化物膜或其组合。
第一部分111形成在第一沟槽501的至少一部分内，第二部分112形成在第二沟槽502的至少一部分内。第一部分111可以形成为接触鳍F1和F2的长侧面M1和M2，第二部分112可以形成为接触鳍F1和F2的短侧面S1和S2。
第一部分111可以仅填充第一沟槽501的一部分。此外，第二部分112可以完全填充第二沟槽502。结果，第一部分111可以具有高度H0，第二部分112可以具有高度(H0+H1)。
具体地，第二部分112设置在第一鳍F1和第二鳍F2之间并且形成为填充第一部分沟槽502a和第二部分沟槽502b。如图6所示，第二部分112可以包括填充第一部分沟槽502a并具有第一宽度W1的第一绝缘膜112_1以及填充第二部分沟槽502b并具有大于第一宽度W1的第二宽度W2的第二绝缘膜112_2。因此，第二部分112可以形成为相对于在垂直于第一方向X1的方向上截取的截面具有字母T形状。相反，第一部分111可以形成为具有四边形形状(相对于在垂直于第二方向Y1的方向上截取的截面)诸如矩形形状或梯形。如这里指出的，这样的形状可以由于标准的制造工艺而不是精确的。图28A、图28B和图28C示出包括可能由典型的制造工艺引起的圆化拐角和其它偏差的T形截面(图28A)、矩形截面(图28B)以及梯形截面(图28C)的示例。
如上所述，第二部分112可以形成为在第一方向X1上纵向延伸。这里，如图3所示，第二部分112在沟槽502外面的区域，也就是在鳍F1和F2外面的区域，具有第四宽度W4。具有第一宽度W1的第一绝缘膜112_1和具有第二宽度W2的第二绝缘膜112_2可以设置在与鳍F1和F2交叠的区域中。如图3所示，第四宽度W4可以等于第二宽度W2。如将在后面描述的，当沟槽993利用具有线型开口991(例如见图18)的掩模形成时，第四宽度W4和第二宽度W2可以彼此相等。
第二部分112可以形成在虚设栅极247_1下面，第一部分111可以形成在栅极147_1、147_2、147_5和147_6下面。
多个栅极147_1、147_2、147_5和147_6可以形成在相应的鳍F1和F2上从而交叉相应的鳍F1和F2。例如，第一和第二栅极147_1和147_2可以形成在第一鳍F1上，第五和第六栅极147_5和147_6可以形成在第二鳍F2上。栅极147_1、147_2、147_5和147_6可以在第一方向X1上纵向延伸。栅极147_1和147_2可以沿鳍F1的相反侧壁(侧面M1和鳍F1的与侧面M1相反的侧面)延伸并在鳍F1的上表面上方延伸。栅极147_5和147_6可以沿鳍F2的相反侧壁(侧面M2和鳍F2的与侧面M2相反的侧面)延伸并在鳍F2的上表面上方延伸。沟道区可以在侧壁和上表面上已经形成相应栅极的位置处由鳍形成。
虚设栅极247_1可以形成在第二部分112上。在此示例中，仅一个虚设栅极247_1形成在第二部分112上。由于仅形成一个虚设栅极247_1，而不是形成两个或更多个虚设栅极247_1，所以能够减小布局尺寸。此外，虚设栅极247_1的宽度W3可以小于第二部分112的宽度W1。以这样的方式，虚设栅极247_1能够更精确地设置在第二部分112上。尽管在此示例中仅一个虚设栅极247_1形成在第二部分112上，但是多个虚设栅极247_1可以形成在第二部分112上。
参照图5和图6，每个栅极(这里，仅示出栅极147_1和247_1)可以包括金属层MG1和MG2。如所示的，栅极147_1可以包括一层堆叠在另一层上的两层或更多金属层MG1和MG2。第一金属层MG1可以用来调整功函数，第二金属层MG2可以用来填充由第一金属层MG1限定的空间。例如，第一金属层MG1可以包括TiN、TaN、TiC和TaC中的至少一种。此外，第二金属层MG2可以包括W或Al。备选地，栅极147_1可以通过例如置换工艺形成，但是本发明的方面不限于此。
每个虚设栅极(例如，247_1)可以具有与栅极147_1相似的结构。如所示的，虚设栅极247_1可以包括一层堆叠在另一层上的两层或更多金属层MG1和MG2。例如，第一金属层MG1可以用来调整功函数，第二金属层MG2可以用来填充由第一金属层MG1限定的空间。
栅极绝缘膜145可以形成在第一鳍F1和栅极147_1之间。如图5A所示，栅极绝缘膜145可以形成在第一鳍F1的上表面以及侧壁表面的上部分上。此外，栅极绝缘膜145可以形成在栅极147_1和第一部分111之间。栅极绝缘膜145可以包括具有比硅氧化物膜高的介电常数的高k电介质材料。例如，栅极绝缘膜145可以包括HfO2、ZrO2、LaO、Al2O3或Ta2O5。高k电介质材料优选地可以具有6或更大的介电常数。备选地，高k电介质材料可以具有8或更大(例如大于10)的介电常数。栅极绝缘膜245形成在虚设栅极247_1与第二绝缘膜112之间，由与栅极绝缘膜145类似的材料形成。
多个源极/漏极161和162可以设置在多个栅极147_1、147_2、147_5和147_6之间以及在栅极147_1、147_5和虚设栅极(例如，247_1)之间。
源极/漏极161和162可以形成为鳍F1和F2的部分。源极/漏极161和162可以是形成为比鳍F1和F2远地突出的升高的源/漏极。升高的源极/漏极可以是外延的，并可以通过半导体诸如SiGe的选择性外延生长形成。外延的源极/漏极161和162可以是具有与鳍F1和F2的半导体晶体材料晶格失配的晶体材料，从而在相应的栅极147_1、147_2、147_5和147_6下面形成的相邻沟道区中引起压应力或张应力。
此外，源极/漏极161和162的侧部分可以形成为倚着(并且接触)间隔物151。此外源极/漏极161和162的邻近虚设栅极247_1的部分可以与第二绝缘膜112_2交叠。在图6所示的示例中，邻近虚设栅极247_1的源极/漏极161和162可以形成在绝缘膜112_2的边缘部分下面、在其一侧和在其上。源极/漏极161和162的部分可以成形为在间隔物151的下部分下面缩进。
设置在多个栅极147_1、147_2、147_5和147_6之间的源极/漏极161和162的高度以及设置在栅极147_1、147_5的每个与虚设栅极247_1之间的源极/漏极162的高度可以彼此相等。在本公开中，当表示高度相等(或其它尺寸)时，由于标准制造偏差或其它工艺误差引起的偏差被考虑。
当根据本发明第一实施例的半导体器件1是PMOS晶体管时，源极/漏极161和162可以包括压应力材料。例如，压应力材料可以是具有比硅(Si)大的晶格常数的材料，例如SiGe。压应力材料可以通过向第一鳍F1施加压应力而改善沟道区的载流子的迁移率。
备选地，当根据本发明第一实施例的半导体器件1是NMOS晶体管时，源极/漏极161和162可以包括与基板101相同的材料或可以包括张应力材料。例如，当基板101包括Si时，源极/漏极161和162可以包括Si或具有比Si小的晶格常数的材料(例如，SiC)。
与示出的实施例不同，源极/漏极161和162可以通过将杂质掺杂到鳍F1和F2中而形成。在该备选的实施例中，不需要蚀刻鳍F1和F2用于源极/漏极的外延生长。源极/漏极161和162的高度将与鳍F1和F2的其余部分的高度相同。
间隔物151和251可以包括氮化物膜和氮氧化物膜中的至少一种。间隔物151和251可以形成在多个栅极147_1、147_2、147_5和147_6以及虚设栅极247_1的侧壁上。
基板101可以由从例如Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP构成的组中选择的一种或多种半导体材料制成。基板可以是单片结晶半导体。备选地，基板101可以是绝缘体上硅(SOI)基板或由绝缘体上其它半导体材料(诸如以前提及的那些)形成。如指出的，鳍F1和F2可以通过蚀刻基板101(例如，蚀刻像沟槽501和502一样的沟槽)而与基板一体地形成。备选地，鳍可以从基板101的表面通过鳍的选择性外延生长而形成。在任一备选方式中，鳍F1和F2通过基板101提供。为了该描述的目的，为了有助于元件的识别，升高的源极/漏极(选择性地外延生长在原始鳍的表面之上的源极/漏极区域)不被认为是鳍F1和F2的部分。因此，在这一情况下，提到鳍的上表面不会指的是升高的源极/漏极的上表面。然而，注意，源极/漏极可以是鳍F1和F2的部分，诸如当原始鳍被掺杂(例如，经由离子注入)以形成源极/漏极(即使原始鳍是从基板101的表面外延生长或者在其形成期间受其它外延生长影响)。在这一情况下，提到鳍的上表面可以指的是源极/漏极的上表面。
另外，如图6所示，第二部分112的上表面(这里，第二部分112的上表面是第二绝缘膜112_2的上表面)以及鳍F1和F2的上表面可以具有相同的高度以形成单一连续的(例如，平坦的)表面SUR1(其可以涵盖由于标准制造工艺误差引起的轻微偏差)。因此，形成在鳍(例如，F1)上的栅极(例如，147_1)的高度L1和形成在第二部分112上的虚设栅极247_1的高度L2可以彼此相等。也就是，多个栅极147_1、147_2、147_5和147_6可以在高度L1上具有相当小的变化。如上所述，栅极147_1、147_2、147_5和147_6可以由金属制成，栅极147_1、147_2、147_5和147_6可以具有变化的高度，从而表现不同的操作特性。因此，如果多个栅极147_1、147_2、147_5和147_6在高度上具有小的变化，则操作特性可以被更好地控制。
如随后将描述的，为了使第二部分112的上表面(例如，第二绝缘膜112_2的上表面)与鳍F1和F2的上表面高度相同，可以使用以下的步骤：形成单独的掩模/形成沟槽(见，例如图18和图19)、填充沟槽(见，例如图20和图21)以及场凹陷工艺(见，例如图24和图25)。
第二绝缘膜112_2的第二宽度W2大于第一绝缘膜112_1的第一宽度W1。第二绝缘膜112_2的第二宽度W2充分地大于虚设栅极247_1的第三宽度W3。因此，虚设栅极247_1能够稳定地设置在第二绝缘膜112_2上。如图7所示，即使虚设栅极247_1未对准，虚设栅极247_1设置在第二绝缘膜112_2上也是很有可能的。应当注意到，虚设栅极诸如247_1完全地或部分地定位在鳍(例如，鳍F2)上在本发明的范围内。
第二绝缘膜112_2可以具有在至的范围内的厚度t1。如随后将描述的，厚度t1可以根据场凹陷工艺改变，诸如图24和图25中示出的。
此外，如图6所示，第一绝缘膜112_1和升高的源极/漏极162可以不接触彼此；鳍F1和F2的部分166可以位于第一绝缘膜112_1和升高的源极/漏极162之间。然而，本发明的方面不限于此。
图1A示出半导体器件的自上而下的视图，显示出当以上关于图1A、图2A、图3、图4、图5A、图6和图7描述的第一实施例包括多个并排布置的鳍时的更多细节。图1B示出三个鳍对F1_n和F2_n(n＝1至3)，每个鳍对F1_n/F2_n布置为它们的端部彼此面对(在虚设栅极247_1下面)。每个鳍对F1_n和F2_n以及围绕结构可以构成该结构，并如关于鳍F1和F2相对于图1A、图2A、图3、图4、图5A、图6和图7所描述地那样形成，因此这里可以省略重复的描述。如图1B所示，多个沟槽501_1至501_4形成在相邻的鳍之间。沟槽501_1至501_4通过如上所述的场绝缘膜110的相应的第一部分111_1至111_4形成。
栅极147_1、147_2、147_5和147_6在第一方向X1上延伸越过多个鳍，并在场绝缘膜110的第一部分111_1至111_4上方延伸到沟槽501_1至501_4中。场绝缘膜110的第二部分112在第一方向X1上在场绝缘膜110的第一部分111_1至111_4上方且在鳍对F1_n和F2_n的面对端部之间延伸。虚设栅极247_1在第一方向X1上在第二部分112上方延伸。
图5B示出栅极147_5的沿图1B的线A'-A'截取的截面图。沟槽501_1至501_4形成在鳍之间，诸如沟槽501_2在鳍F2_1和鳍F2_2之间以及沟槽501_3在鳍F2_2和F2_3之间。沟槽501_n可以由鳍的侧壁和基板101的表面限定。沟槽501_1至501_4用场绝缘膜110的第一部分111_1至111_4部分地填充。如图5B所示，栅极147_5和相应的栅极绝缘膜145沿鳍F2_1、F2_2和F2_3的侧壁和上表面延伸并越过场绝缘膜110的第一部分111_1至111_4。因而，栅极147_5的下表面关于鳍F2_1、F2_2和F2_3起伏以产生三维的沟道区(关于图5B中的每个鳍具有倒置的U形截面)。
图5C示出虚设栅极247_1的沿图1B中的线A″-A″截取的截面图。如图5C所示，场绝缘膜110的第二部分112形成在基板101上。虚设栅极247_1在场绝缘膜110的第二部分112上方延伸，栅极绝缘膜145插设在两者之间。虚设栅极247_1的下表面在本示例中基本上是平坦的。虚设栅极247_1的下表面的高度高于栅极147_n(诸如图2B所示的147_5)的下表面。在本示例中，在虚设栅极247_1和栅极147_n的下表面的高度差等于场绝缘膜110的第二部分112和场绝缘膜110的第一部分111的高度差。虚设栅极247_1和栅极147_n的下表面的该高度差可以等于鳍在场绝缘膜110的第一部分111的上表面上方延伸的量(当鳍F1_n/F2_n的上表面与第二部分112的上表面高度相同时)。备选地，虚设栅极247_1和栅极147_n的下表面的该高度差可以小于或大于鳍在场绝缘膜110的第一部分111的上表面上方延伸的量(当第二部分112的上表面分别低于或高于鳍F1_n/F2_n的上表面时)。应当强调，尽管本公开描述和示出第一部分111和第二部分112为单独的部分，但是它们可以在相同的工艺步骤中形成并且部分地或完全地同质且一体地形成(例如，111和112的部分或全部可以由相同的材料同质并一体地形成)。类似地，第一部分111和第二部分112两者或第一部分111和第二部分112的组合可以在多个工艺步骤中由多个层形成。
因此，如图5B和图5C所示，栅极147_n的下表面可以关于鳍F1_n/F2_n起伏而虚设栅极247_1的下表面是相对平坦的。此外，栅极147_n的最低部分处于比虚设栅极247_1的最低部分低的高度。图2B示出此差异，示出栅极147_5和虚设栅极247_1的透视图(为了示出的目的没有示出鳍及其它结构)。
图8是根据本发明第二实施例的半导体器件的截面图。为了方便说明，将省略与参照图1至图7描述的共有特征。
参照图8，在根据本发明第二实施例的半导体器件2中，第二部分112可以具有四边形形状(诸如矩形或梯形形状)而不是字母T形状的截面。
第二部分112的上表面可以处于与鳍F1和F2的上表面相同的高度并结合以形成基本上平坦的表面SUR1。在鳍(例如，F1)上形成的栅极(例如，147_1)的高度L1和在第二部分112上形成的虚设栅极247_1的高度L2可以在图8的截面中彼此相等。如随后将描述的，为了使第二部分112的上表面(例如，第二绝缘膜112_2的上表面)与鳍F1和F2的上表面平齐，可以使用以下步骤：形成单独的掩模/形成沟槽(见图18和图19)、填充沟槽(见图20和图21)以及场凹陷工艺(见图24和图25)。根据场凹陷工艺进行的程度，第二部分112可以具有字母T形状或四边形形状(见图24至图26)。例如，如果场凹陷工艺进行得足够长，则第二部分112可以形成为四边形(例如，矩形或梯形)形状。其它方法可以用于获得第二部分112的四边形形状。例如，在形成鳍之后，场绝缘膜可以沉积在沟槽501和502中，接着是平坦化步骤以暴露鳍的上表面。然后第二部分112可以通过在其上放置图案化的硬掩模而被保护，沟槽501中的场绝缘膜110的回蚀刻可以被进行以获得场绝缘膜110的第一部分111。
图9是根据本发明第三实施例的半导体器件的截面图。为了方便说明，将省略与参照图1至图8所描述的共有特征。
参照图9，在根据本发明第三实施例的半导体器件3中，第一区域I和第二区域II被限定在基板101中。第一鳍F1和第二鳍F2(其端对端地对准并且彼此平行)以及形成在第一鳍F1和第二鳍F2之间的T形场绝缘膜112形成在第一区域I中。第三鳍F3和第四鳍F4(其端对端地对准并且彼此平行)以及四边形(例如，矩形或梯形)的场绝缘膜112a形成在第二区域II中。
T形场绝缘膜112的上表面可以具有与第一鳍F1的上表面相同的高度并形成平坦的表面SUR1的部分。四边形形状的场绝缘膜112a的上表面可以具有与第三鳍F3的上表面相同的高度并形成平坦的表面SUR1的部分。此外，T形场绝缘膜112的上表面和四边形形状的场绝缘膜112a的上表面可以具有相同的高度并形成表面SUR1的部分。在场绝缘膜112上形成的虚设栅极247_1的高度和在场绝缘膜112a上形成的虚设栅极947_1的高度可以在图9的截面中彼此相等。
这里，T形场绝缘膜112和四边形形状的场绝缘膜112a可以位于相同的逻辑区中(也就是说，第一区域I和第二区域II可以是相同的逻辑区)。备选地，T形场绝缘膜112和四边形形状的场绝缘膜112a可以位于存储单元区域诸如SRAM区域中。具有不同形状的场绝缘膜112和112a可以同时形成。场绝缘膜112和112a可以在相同的区域中同时形成，因为T形场绝缘膜112和四边形形状的场绝缘膜112a可以通过在形成单独的掩模/形成沟槽(见图18和图19)、填充该沟槽(见图20和图21)和场凹陷工艺(见图24和图25)的步骤中的工艺变化来形成。
备选地，场绝缘膜112和场绝缘膜112a中的其中一个可以位于逻辑区域中并且场绝缘膜112和场绝缘膜112a中的另一个可以位于存储区域诸如SRAM区域中。
附图标记902表示其中形成场绝缘膜112a的沟槽，附图标记961和962表示升高的源极/漏极，附图标记847_1表示栅极，附图标记845和851分别表示形成在栅极847_1的侧壁上的栅极绝缘膜和间隔物，附图标记945和951分别表示形成在虚设栅极947_1的侧壁上的栅极绝缘膜和间隔物。
图10和图11示出根据本发明第四实施例的半导体器件。为了方便说明，将省略与参照图1至图8所描述的共有特征。
参照图10，第一区域I和第三区域III被限定在基板101中。多个鳍F1和F2可以形成在第一区域I中，第三区域III可以是平坦的有源区。平坦的有源区ACT可以比限制多个鳍F1和F2的区域更宽。
鳍型晶体管形成在第一区域I中。鳍型晶体管可以包括第一鳍F1、形成在第一鳍F1上的栅极147_1、以及设置在第一鳍F1中且在栅极147_1的相反两侧的源极/漏极162。此外，鳍型晶体管可以包括设置在彼此相邻的第一鳍F1和第二鳍F2之间的T形第二部分112以及形成在第二部分112上的虚设栅极247_1。
平面晶体管可以形成在第三区域III中。平面晶体管可以包括有源区ACT、形成在有源区ACT上的栅极347_1和1047_1以及设置在有源区ACT中且在栅极347_1和1047_1的相反两侧的源极/漏极1062。有源区ACT可以限定在基板101中并包括基板101的平坦表面。
这里，第一鳍F1的上表面可以具有与有源区ACT的上表面相同的高度。第一鳍F1的上表面和有源区ACT的上表面可以都是基板101的表面的部分。因此，栅极147_1的高度L1和栅极347_1或1047_1的高度L3可以彼此相等。
此外，T形第二部分112的上表面可以具有与第一鳍F1的上表面相同的高度并形成表面SUR1的组成部分。因此，在T形第二部分112上形成的虚设栅极247_1的高度L2和栅极147_1的高度L1可以彼此相等。因此，栅极147_1、247_1、347_1和1047_1的全部的高度可以彼此相等。
附图标记1045和1051分别表示形成在栅极1047_1的侧壁上的栅极绝缘膜和间隔物，附图标记345和351分别表示形成在栅极347_1的侧壁上的栅极绝缘膜和间隔物。
图12是根据本发明第五实施例的半导体器件的截面图。为了方便说明，将省略与参照图1至图8所描述的共有特征。
参照图12，在根据本发明第五实施例的半导体器件5中，第一区域I和第四区域IV被限定在基板101中。在第一区域I中，其上形成有单个虚设栅极247_1的场绝缘膜112设置在第一鳍F1和第二鳍F2之间。在第四区域IV中，其上设置有两个虚设栅极447_1和547_1的场绝缘膜112b设置在第五鳍F5和第六鳍F6之间。第四区域中的器件可以在其它方面与之前描述的半导体器件1和2中的一个相同。
具体地，根据第一和第二实施例的半导体器件1和2中的其中之一可以形成在第一区域I中。例如，如所示的，在第一区域I中，可以形成第一鳍F1和第二鳍F2(其端对端地对准并且彼此平行)以及形成在第一鳍F1和第二鳍F2之间的T形场绝缘膜112。
在第四区域IV中，场绝缘膜112b形成在第五鳍F5和第六鳍F6之间，虚设栅极447_1形成在第六鳍F6和场绝缘膜112b上，虚设栅极547_1形成在第五鳍F5和场绝缘膜112b上。虚设栅极447_1可以形成在第六鳍F6和场绝缘膜112b的边界上方。虚设栅极547_1可以形成在第五鳍F5和场绝缘膜112b的边界上方。升高的源极/漏极562可以设置在虚设栅极447_1或547_1和与其相邻的栅极147_1之间。
这里，场绝缘膜112b的上表面可以具有与T形场绝缘膜112的上表面相同的高度，两者可以形成平坦表面SUR1的部分。场绝缘膜112的上表面可以具有与第一鳍F1的上表面相同的高度，两者可以形成平坦表面SUR1的部分。场绝缘膜112b的上表面可以具有与第五鳍F5的上表面相同的高度，两者可以形成平坦表面SUR1的部分。在场绝缘膜112和112b上形成的虚设栅极247_1、447_1和547_1的高度和栅极147_1的高度可以在图12的截面中彼此相等。
附图标记445和545分别表示形成在虚设栅极447_1和547_1的侧壁上的栅极绝缘膜。
图13是根据本发明第六实施例的半导体器件的截面图。为了方便说明，将省略与参照图1至图8描述的共有特征。
参照图13，在根据本发明第六实施例的半导体器件6中，根据上述实施例的半导体器件1和2中的其中之一可以形成在第一区域I中。在第五区域V中，场绝缘膜112c可以设置在第七鳍F7和第八鳍F8之间。场绝缘膜112c的上表面可以比邻近场绝缘膜112c的第七鳍F7的上表面高。因此，在场绝缘膜112c上形成的虚设栅极647_1的高度可以小于在第七鳍F7上形成的栅极147_1的高度，并可以小于在场绝缘膜的第二部分112上的虚设栅极247_1的高度。在第五区域V中描述的器件可以在其它方面与之前描述的半导体器件1和2中的其中之一相同。附图标记645表示形成在虚设栅极647_1的侧壁上的栅极绝缘膜。
图14是根据本发明第七实施例的半导体器件的截面图。为了方便说明，将省略与参照图1至图8描述的共有特征。
参照图14，在根据本发明第七实施例的半导体器件7中，根据上述实施例的半导体器件1和2中的其中之一可以形成在第一区域I中。在第六区域VI中，场绝缘膜112d可以设置在第九鳍F9和第十鳍F10之间。场绝缘膜112d的上表面可以低于与场绝缘膜112d相邻的第九鳍F9的上表面。因此，形成在场绝缘膜112d上的虚设栅极747_1的高度可以大于形成在第九鳍F9上的栅极147_1的高度并大于虚设栅极247_1的高度。在第六区域VI中形成的器件可以在其它方面与之前描述的半导体器件1和2中的其中之一相同。附图标记745表示形成在虚设栅极747_1的侧壁上的栅极绝缘膜。
图15是根据本发明一些实施例的电子系统的框图。
图15所示的电子系统是可包括图1至图14所示的半导体器件的示范性系统。
参照图15，电子系统1100可以包括控制器1110、输入/输出器件(I/O)1120、存储器1130、接口1140和总线1150。控制器1110、I/O 1120、存储器1130和/或接口1140可以通过总线1150连接到彼此。总线1150对应于数据通过其传送的路径。
控制器1110可以包括微处理器、数字信号处理器、微型控制器、能够与这些元件类似地起作用的逻辑元件中的至少一个。I/O 1120可以包括键区、键盘、显示装置等。存储器1130可以存储数据和/或指令。接口1140可以执行传输数据到通信网络或从通信网络接收数据的功能。接口1140可以是有线或无线的。例如，接口1140可以包括天线或有线/无线收发器等。尽管没有示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为运行存储器以改善控制器1110的操作。根据本发明一些实施例的鳍电场效应晶体管可以被提供在存储器1130中，或可以提供在控制器1110或I/O 1120的一些部件中。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动式电话、数字音乐播放器、存储卡或能够在无线环境中传输和/或接收信息的任何类型的电子设备。
在下文，将参照图16至图25和图1至图6描述根据本发明第一实施例的半导体器件的制造方法。图16至图25示出根据本发明第一实施例以及包括第一实施例的第一器件1的那些实施例和/或其变型的半导体器件的制造方法的中间工艺步骤。图16、图18、图20、图22和图24是沿图17、图19、图21、图23和图25的线B-B截取的截面图。
首先，参照图16和图17，彼此相邻的第一鳍F1和第二鳍F2纵向地形成在基板101中。具体地，第一鳍F1和第二鳍F2沿相同的轴端对端地对准。接下来，绝缘膜3120形成在第一鳍F1和第二鳍F2之间。绝缘膜3120还形成在第一鳍F1和F2的侧面上(诸如以上关于第一实施例描述的长侧面M1和M2)。绝缘膜3120可以形成在由鳍F1和F2以及相邻的鳍的侧面(例如，同样见图1B)限定的沟槽中，诸如关于第一实施例描述的沟槽501和502。这里，绝缘膜3120可以是氧化物膜、氮化物膜、氮氧化物膜或其组合。
参照图18和图19，包括开口991的掩模图案990形成在第一鳍F1、第二鳍F2和绝缘膜3120上。开口991可以在限定于鳍F1和F2的端部侧壁之间的沟槽(例如，图4中的沟槽502a)上方延伸。开口991可以具有在鳍F1和F2的端部(例如，侧壁端部)上方延伸的宽度。掩模图案990可以包括线性开口并在多个鳍上方延伸。例如，掩模图案可以包括与图1B所示的第二部分112相应的线性开口，其中第二部分112在相邻的鳍的端部之间形成的沟槽上方延伸。掩模图案可以具有在鳍F1_1/F2_1、F1_2/F2_2和F3_1/F3_2的端部分(例如，端部的侧壁)上方延伸的宽度。掩模图案990可以通过沉积掩模层并用图案化的光致抗蚀剂层选择性地蚀刻该掩模层而形成。这里，掩模图案990的高度可以考虑到平坦化的步骤(见图20和图21)和场凹陷工艺(见图24和图25)来确定。掩模图案990可以包括相对于绝缘膜3120具有蚀刻选择性的材料。当绝缘膜3120是氧化物膜时，掩模图案990可以是氮化物膜。开口991可以是线性的。
接下来，沟槽993通过使用掩模图案990除去第一鳍F1的一部分、第二鳍F2的一部分和绝缘膜3120的一部分而形成，并由此形成绝缘膜3120a。例如，沟槽993可以通过干蚀刻形成。备选地，此步骤可以被省略，导致绝缘膜3121(如下所述随后形成的)的下表面形成在鳍F1和F2的上表面的高度处。
参照图20和图21，形成填充沟槽993和开口991的绝缘膜3121。
具体地，绝缘膜3121形成在(例如，沉积在)掩模图案990上以充分地填充沟槽993和开口991。接下来，绝缘膜3121的上表面和掩模图案990的上表面被平坦化。绝缘膜3121可以是与绝缘膜3120相同的材料，但是本发明的方面不限于此。
参照图22和图23，除去掩模图案990。例如，可以通过湿蚀刻除去掩模图案990。
参照图24和图25，执行场凹陷工艺。至少部分绝缘膜3120a和3121、部分第一鳍F1和部分第二鳍F2可以被同时除去。具体地，绝缘膜3120a的不在绝缘膜3121之下的部分，诸如在沟槽501中与长侧面M1和M2相邻的部分，可以被部分地蚀刻。结果，与鳍F1和F2的长侧面M1和M2相邻的绝缘膜3120a的高度降低，如E1指示，形成场绝缘膜110的第一部分111。此外，绝缘膜3121的高度降低，如E2指示，场绝缘膜110的第二部分112形成。
这里，第二部分112可以是T形的。第二部分112可以包括第一绝缘膜112_1和连接到第一绝缘膜112_1的第二绝缘膜112_2，第一绝缘膜112_1具有比第二绝缘膜112_2的宽度小的宽度(关于图25所示的截面)。备选地，所有的绝缘膜3121可以被除去，因此第二部分112的第二绝缘膜112_2可以不形成为最终器件的部分。备选的工艺可以用于制造图8的第二器件2和包括此器件的实施例或其变型(诸如器件6和7，更具体地，分别在图13和图14中的区域V和VI中的部分)。此备选还可以在如关于图18和图19所述的绝缘膜3120和鳍F1和F2的蚀刻被省略时实现。此外，在绝缘膜3120和鳍F1和F2的蚀刻(如关于图18和图19描述的)被省略并且仅部分绝缘膜3121被除去时，可以产生T形第二部分112，具有高于鳍F1和F2并形成在鳍F1和F2上的第二部分112_2。在这样的备选中，去除掩模图案990可以包括平坦化步骤，接着是选择性蚀刻掩模图案990的保留在部分鳍F1和F2上的保留部分。
再次参照图1A、图1B、图2A、图2B、图3、图4A、图5A、图5B、图5C和图6，虚设栅极247_1形成在场绝缘膜110的第二部分112上，多个栅极147_1、147_2、147_5和147_6形成在相应的鳍F1和F2上从而交叉相应的鳍F1和F2。
图26示出根据本发明另一实施例的半导体器件的制造方法的中间工艺步骤。图26和图27所示出的制造方法可以用于制造关于图8讨论的第二实施例以及包括图8所示的第二器件2的那些实施例和/或其变型。
与根据第一实施例的半导体器件的制造方法一样，根据第二实施例的半导体器件的制造方法包括图16至图23所示的中间工艺步骤(或其所述的备选)。
参照图26，执行场凹陷工艺。也就是，至少部分绝缘膜3120a和3121、部分第一鳍F1和部分第二鳍F2可以被同时除去。结果，绝缘膜3121的高度降低，如E3指示，场绝缘膜110的第二部分112形成。这里，第二部分112可以具有四边形(例如，矩形或梯形)形状的截面。
以上的原因是场凹陷工艺比图25所示更多地进行，使得第二部分112的第二绝缘膜(图25的112_2)未形成在最终产品中。
图27示出根据本发明第二实施例的半导体器件的制造方法的中间工艺步骤。以下的描述将集中在本实施例和图16至图25所示的上述实施例之间的差异上。在本实施例中，图19所示的掩模图案990被改变。
参照图27，掩模图案990包括暴露第一区域I中的部分第一鳍F1、部分第二鳍F2以及绝缘膜3120a的开口991以及暴露第三区域III中的宽有源区ACT的开口992。有源区ACT可以是平坦的有源区。当使用掩模图案990蚀刻第一区域I中的沟槽993时，第三区域III中的有源区ACT的表面995也被蚀刻和减低。开口992充分大于开口991。因此，在执行使用掩模图案990的蚀刻工艺之后，沟槽993可以形成为具有比有源区ACT的表面995的高度深的底部。
接下来，形成填充开口991和992以及沟槽993的绝缘膜。
然后，掩模图案990如关于图22和图23所述地被除去。
接下来，如关于图24和图25所述地执行场凹陷工艺。
虽然已经参照本发明的示范性实施例特别地示出和描述了本发明，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的许多变化而不背离由权利要求书限定的本发明的精神和范围。因此，期望的是，本发明的实施例应被认为在所有的方面是说明性的，而不是限制性的，参照权利要求而不是以上描述来指示本发明的范围。
本申请要求于2013年8月7日在韩国知识产权局提交的韩国专利申请No.10-2013-0093690的优先权以及由其带来的所有权益，其内容通过引用整体结合于此。

Claims (25)

1.一种半导体器件，包括：
半导体基板，具有第一半导体鳍和第二半导体鳍，所述第一和第二半导体鳍相对于自上而下的视图在第一方向上延伸，沿着相同的线延伸且在所述第一和第二半导体鳍的面对的端部之间限定第一凹陷；
第一绝缘体图案，形成在所述第一凹陷中并具有至少与所述第一半导体鳍的上表面一样高的上表面；
第一栅电极，沿着所述第一半导体鳍的第一侧壁、所述第一半导体鳍的上表面和所述第一半导体鳍的第二侧壁延伸；
第二栅电极，沿着所述第二半导体鳍的第一侧壁、所述第二半导体鳍的上表面和所述第二半导体鳍的第二侧壁延伸；以及
第一虚设栅电极，在所述第一凹陷处形成在所述第一绝缘体图案的上表面上。
2.如权利要求1所述的半导体器件，
其中相对于所述自上而下的视图，所述第一栅电极、所述第二栅电极和所述第一虚设栅电极在垂直于所述第一方向的第二方向上延伸，
其中，相对于在所述第一凹陷处在垂直于所述第二方向的方向上截取的所述第一绝缘体图案的第一截面，所述第一绝缘体图案包括具有基本上线性的侧壁的第一部分和在所述第一部分上且与所述第一部分连接的第二部分，所述第二部分具有不与所述第一部分的侧壁线性对准的侧壁，所述第二部分在所述第一方向上的最大宽度大于所述第一部分在所述第一方向上的最大宽度。
3.如权利要求2所述的半导体器件，其中，相对于所述第一截面，所述第二部分的侧壁基本上彼此平行。
4.如权利要求2所述的半导体器件，其中，相对于所述第一截面，所述第二部分的侧壁包括关于水平线具有第一角度的第一部分侧壁和关于水平线具有第二角度的第二部分侧壁，
其中所述第一部分侧壁在所述第二部分侧壁下面，以及
其中所述第一角度小于所述第二角度。
5.如权利要求4所述的半导体器件，其中所述第一部分侧壁是基本上水平的。
6.如权利要求4所述的半导体器件，其中所述第二部分侧壁是基本上垂直的。
7.如权利要求1所述的半导体器件，还包括：
第三半导体鳍，平行于所述第一半导体鳍且与所述第一半导体鳍相邻，
其中所述第一栅电极沿着所述第三半导体鳍的第一侧壁、在所述第三半导体鳍的上表面上方、沿着所述第三半导体鳍的第二侧壁、以及在所述第一半导体鳍和所述第三半导体鳍之间的间隙中延伸。
8.如权利要求7所述的半导体器件，还包括：
第四半导体鳍，平行于所述第二半导体鳍并且邻近所述第二半导体鳍，
其中所述第二栅电极沿着所述第四半导体鳍的第一侧壁、在所述第四半导体鳍的上表面上方、沿着所述第四半导体鳍的第二侧壁、以及在所述第二半导体鳍和所述第四半导体鳍之间的间隙中延伸，以及
其中所述第一虚设栅电极在所述第一凹陷至第二凹陷之间延伸，其中所述第二凹陷在所述第三和第四半导体鳍的面对的端部之间。
9.如权利要求8所述的半导体器件，其中，至少对于所述第一虚设栅电极在所述第一凹陷至所述第二凹陷之间延伸的部分，所述第一虚设栅电极的底表面至少与所述第一半导体鳍的上表面一样高。
10.如权利要求2所述的半导体器件，其中，相对于所述第一绝缘体图案的所述第一截面，所述第一绝缘体图案体具有T形。
11.如权利要求1所述的半导体器件，还包括源极/漏极，该源极/漏极用所述第一半导体鳍形成并在所述第一绝缘体图案的所述第二部分的上表面上方延伸。
12.如权利要求11所述的半导体器件，其中所述源极/漏极沿着所述第一绝缘体图案的所述第二部分的下表面和侧表面延伸。
13.如权利要求2所述的半导体器件，
其中所述第一虚设栅电极包括金属，
其中相对于所述第一截面，所述第一虚设栅电极的全部金属位于所述第二绝缘体图案的正上方。
14.如权利要求1所述的半导体器件，还包括：
第三半导体鳍和第四半导体鳍，所述第三和第四半导体鳍相对于自上而下的视图在所述第一方向上延伸，沿着相同的线延伸并且限定在所述第三和第四半导体鳍的面对的端部之间的第二凹陷；以及
第二绝缘体图案，形成在所述第二凹陷中并具有至少与所述第三半导体鳍的上表面一样高的上表面。
15.如权利要求14所述的半导体器件，
其中，相对于在所述第二凹陷处在垂直于所述第二方向的方向上截取的所述第二绝缘体图案的第二截面，所述第二绝缘体图案包括从所述第二绝缘体图案的上表面延伸并沿着所述第二绝缘体图案的高度的大部分延伸的基本上线性的侧壁。
16.如权利要求15所述的半导体器件，其中所述第二绝缘体图案的所述线性的侧壁是基本上垂直的。
17.如权利要求2所述的半导体器件，其中，相对于所述第一截面，所述第一虚设栅电极是在所述第一绝缘体图案上的唯一虚设栅电极。
18.一种制造半导体器件的方法，包括：
提供具有第一半导体鳍和第二半导体鳍的半导体基板，所述第一和第二半导体鳍相对于自上而下的视图在第一方向上延伸，沿着相同的线延伸并且在所述第一和第二半导体鳍的面对的端部之间限定第一凹陷；
在所述第一和第二半导体鳍的侧壁周围并且在所述第一凹陷中形成第一绝缘体图案；
在所述第一凹陷上方的位置处在所述第一绝缘体图案上形成第二绝缘体图案；
蚀刻所述第一绝缘体图案和所述第二绝缘体图案，使得所述第一和第二鳍的上表面在被蚀刻的第一绝缘体图案的上表面上方延伸，并使得所述第一凹陷中剩余的绝缘体的上表面在被蚀刻的第一绝缘体图案的上表面上方；
形成在所述第一半导体鳍上方延伸的第一栅电极、在所述第二半导体鳍上方延伸的第二栅电极、以及在所述第一凹陷中的剩余的绝缘体上方延伸的第一虚设栅极。
19.如权利要求18所述的方法，其中在所述第一绝缘体图案上形成第二绝缘体图案包括：
在所述第一和第二半导体鳍以及所述第一绝缘体图案上方形成硬掩模层；
在所述第一凹陷上方的所述硬掩模层中形成开口，该开口位于所述第一和第二半导体鳍的面对的端部上方；
在所述硬掩模层上方且在所述硬掩模层中的所述开口中沉积绝缘体层；以及
除去在所述硬掩模层上方的所述绝缘体层以形成所述第二绝缘体图案。
20.如权利要求19所述的方法，其中除去所述硬掩模层上方的所述绝缘体层的步骤包括平坦化所述绝缘体层以暴露所述硬掩模层。
21.如权利要求19所述的方法，还包括：
蚀刻所述第一和第二半导体鳍的通过所述硬掩模层中的所述开口暴露的部分。
22.如权利要求21所述的方法，其中所述硬掩模层中的所述开口暴露所述第一和第二半导体鳍的面对的端部。
23.如权利要求19所述的方法，其中所述开口是线性成形的并延伸经过多对相邻的平行鳍。
24.如权利要求23所述的方法，还包括：
在所述线性成形的开口中在所述第一绝缘体图案上形成所述第二绝缘体图案；
蚀刻所述第一绝缘体图案和所述第二绝缘体图案，使得剩余的绝缘体沿着与所述线性成形的开口相应的长度延伸；以及
在所述剩余的绝缘体上方形成所述第一虚设栅电极。
25.如权利要求18所述的方法，其中，相对于所述剩余的绝缘体的沿着所述第一方向截取的截面，所述剩余的绝缘体具有T形。
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