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KR20140086812A - 패키지 온 패키지 본딩 구조물 - Google Patents

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KR20140086812A
KR20140086812A KR1020130115907A KR20130115907A KR20140086812A KR 20140086812 A KR20140086812 A KR 20140086812A KR 1020130115907 A KR1020130115907 A KR 1020130115907A KR 20130115907 A KR20130115907 A KR 20130115907A KR 20140086812 A KR20140086812 A KR 20140086812A
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KR
South Korea
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package
conductive layer
semiconductor die
layer
tpv
Prior art date
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KR1020130115907A
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English (en)
Inventor
징-청 린
주이-핀 헝
포-하오 차이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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Abstract

TPV들을 사용하는 본딩 구조물을 갖는 다이 패키지 및 패키지 온 패키지(PoP) 디바이스에 다수의 전도성 층 및/또는 오목부를 갖는 패키지 관통 비아들(TPV들)를 형성하기 위한 메카니즘의 다양한 실시예가 제공된다. 다수의 전도성 층들 중 하나는 TPV들의 주 전도성 층의 보호층으로서 작용한다. 보호층은 산화할 가능성이 없으며, 또한 솔더에 노출되었을 때 금속간 컴파운드(IMC)의 느린 형성율을 갖는다. 다이 패키지의 TPV들의 오목부는 다른 다이 패키지로부터의 솔더에 의해 채워지며, 또한 형성된 IMC 층은 TPV들의 표면 아래에 있으며, 이것은 본딩 구조물을 강화시킨다.

Description

패키지 온 패키지 본딩 구조물{PACKAGE ON PACKAGE(PoP) BONDING STRUCTURES}
이 출원은 발명의 명칭이 "패키지 온 패키지 본딩 구조물(Package on Package)(PoP)"인 2012년 12월 28일자 출원된 미국 가특허출원 제61/746,967호의 장점을 청구하며, 상기 출원은 여기에 참조로서 인용된다.
본 발명은 패키지 온 패키지 본딩 구조물에 관한 것이다.
반도체 디바이스는 예로서 퍼스널 컴퓨터, 휴대폰, 디지털 카메라, 및 다른 전자 설비와 같은 다양한 전자 용도로 사용되고 있다. 반도체 디바이스는 전형적으로 반도체 기판 위에 절연 또는 유전체 층, 전도성 층, 및 물질의 반도체 층을 연속적으로 증착함으로써, 또한 회로 부품 및 그 위의 요소를 형성하기 위해 리소그래피(lithography)를 사용하여 다양한 물질 층을 패턴화(patterning)함으로써 제조된다.
반도체 회로는 최소 특징부 크기의 끊임없는 감소에 의해 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 레지스터, 커패시터, 등)의 집적(integration) 밀도를 계속 개선시키고 있으며, 이것은 주어진 영역 내에 더욱 많은 부품이 집적되게 한다. 또한, 이들 소형 전자 부품은 일부 적용에 있어서 과거의 패키지 보다 더 적은 영역 및/또는 더 낮은 높이를 사용하는 소형 패키지를 요구한다.
따라서, 디바이스 다이를 갖는 상부 패키지가 다른 디바이스 다이를 갖는 바닥 패키지에 본딩되는, 패키지 온 패키지(package-on-packagePoP)와 같은 새로운 패키징 기술이 개발되기 시작했다. 새로운 패키징 기술을 채택함으로써, 패키지의 집적 레벨이 증가될 수 있다. 반도체를 위한 상대적으로 새로운 타입의 이들 패키징 기술은 제조 도전에 직면하고 있다.
실시예 및 그 장점의 더욱 완벽한 이해를 위하여, 첨부한 도면과 결부되어 이루어진 하기의 서술이 참조된다.
도 1a는 일부 실시예에 따른 패키지 구조물의 사시도이다.
도 1b는 일부 실시예에 따라 다른 다이 패키지에 본딩된 다이 패키지의 횡단면도이다.
도 2a-2p는 일부 실시예에 따라 패키지 온 패키지(PoP) 디바이스를 준비하는 순차적인 프로세스 흐름의 횡단면도이다.
도 3a-8c는 일부 실시예에 따른 다이 패키지 및 패키지 온 패키지(PoP) 디바이스의 횡단면도이다.
명세서의 실시예의 제조 및 사용이 아래에 상세히 서술된다. 그러나, 실시예는 광범위한 특정한 상황으로 실시될 수 있는 많은 적용 가능한 진보성(inventive step)을 제공하는 것을 인식해야 한다. 논의된 특정한 실시예는 예시적이며, 또한 명세서의 범위를 제한하지 않는다.
집적 회로의 발명 이래로, 반도체 산업은 다양한 전자 부품(즉, 트랜지스터, 다이오드, 레지스터, 커패시터, 등)의 집적 밀도의 연속적인 개선으로 인해 끊임없는 급속한 성장을 경험하였다. 대부분, 집적 밀도의 이 개선은 최소 특징부 크기의 반복적인 감소로부터 와서, 주어진 영역 내에 더 많은 부품의 집적을 허용한다.
이들 집적 개선은 집적된 부품에 의해 점유된 체적이 본질적으로 반도체 웨이퍼의 표면상이라는 점에서, 본질적으로 특성상 2차원(2D)이다. 리소그래피의 극적인 개선이 2D 집적 회로 형성 시 상당한 개선으로 나타났지만, 2차원에서 달성될 수 있는 밀도에는 물리적 한계가 있다. 이들 한계 중 하나는 이들 부품을 제조하는데 필요한 최소 크기이다. 또한, 더 많은 디바이스가 칩에 놓일 때, 더욱 복잡한 디자인이 요구된다.
따라서, 위에 서술한 한계를 해결하기 위해 3차원 집적회로(3D IC)가 생성되었다. 3D IC 의 일부 형성 프로세스에 있어서, 집적 회로를 각각 포함하는 2개 또는 3개 이상의 웨이퍼가 형성된다. 웨이퍼는 다이를 형성하도록 톱질(saw)된다. 상이한 디바이스를 갖는 다이가 패키지되고 또한 그 후 정렬된 디바이스와 본딩된다. 몰딩 관통 비아들(through-molding-vias)(TMV들)로도 지칭되는 패키지 관통 비아들(Through-package-vias)(TPV들)이 3D IC의 한 방법으로서 점증적으로(incresingly) 사용되고 있다. TPV들은 3D IC에 자주 사용되며, 또한 전기 연결을 제공하기 위해 및/또는 방열(heat dissipation)을 돕기 위해 적층된 다이이다.
도 1a는 다른 패키지(120)에 본딩되는 패키지(110)를 포함하는 패키지 구조물(100)의 사시도이며, 이것은 일부 실시예에 따라 다른 기판(130)에 추가로 본딩된다. 각각의 다이 패키지(110, 120)는 적어도 반도체 다이(도시되지 않음)를 포함한다. 반도체 다이는 반도체 집적 회로 제조에 사용되는 바와 같은 반도체 기판을 포함하며, 또한 집적 회로가 그 내부에 및/또는 그 위에 형성될 수 있다. 반도체 기판은 벌크 실리콘, 반도체 웨이퍼, 실리콘-온-인슐레이터(silicon-on-insulator)(SOI) 기판, 또는 실리콘 게르마늄 기판을 포함하지만 그러나 이것에 제한되지 않는 반도체 물질을 포함하는 임의의 구성을 지칭한다. Ⅲ족, Ⅳ족, Ⅴ족 원소를 포함하는 다른 반도체 물질이 사용될 수도 있다. 반도체 기판은 쉘로우 트렌치 아이솔레이션(shallow trench isolation)(STI) 특징부 또는 실리콘의 국부 산화(local oxidation of silicon)(LOCOS) 특징부와 같은, 다수의 아이솔레이션 특징부(도시되지 않음)를 추가로 포함할 수 있다. 아이솔레이션 특징부는 다양한 초소형 전자 요소를 형성 및 격리(isolate)시킬 수 있다. 반도체 기판에 형성될 수 있는 다양한 초소형 전자 요소의 예는 트랜지스터[예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor)(MOSFET), 상보형(complementary) 금속 산화물 반도체(CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor)(BJT), 고 전압 트랜지스터, 고주파 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(PFETs/NFETs), 등]; 레지스터; 다이오드; 커패시터; 인덕터; 퓨즈; 및 다른 적절한 요소를 포함한다. 증착, 에칭, 주입(implantation), 포토리소그래피, 어닐링, 및/또는 다른 적절한 프로세스를 포함하는 다양한 초소형 전자 요소를 형성하기 위해 다양한 프로세스가 수행된다. 초소형 전자 요소는 로직(logic) 디바이스, 메모리 디바이스(예를 들어, SRAM), RF 디바이스, 입력/출력(I/O) 디바이스, 시스템-온-칩(system-on-chip)(SoC) 디바이스, 그 조합과 같은 집적 회로 디바이스, 및 다른 적절한 타입의 디바이스를 형성하도록 상호연결된다. 패키지(120)는 패키지 관통 비아들(TPV들)을 포함하며, 또한 일부 실시예에 따라 인터포저(interposer)로서 기능한다.
기판(130)은 비스말레이미드 트리아진(bismaleimide triazine)(BT) 수지, FR-4[방염제(flame resistant)인 에폭시 수지 바인더로 직조된 유리섬유 직물(cloth)로 구성된 복합 물질], 세라믹, 유리, 플라스틱, 테이프, 막(film), 또는 전도성 터미널을 수용하는데 필요한 전도성 패드 또는 랜드(land)를 이송할 수 있는 다른 지지 물질로 제조될 수 있다. 일부 실시예에 있어서, 기판(130)은 다층 회로 기판(circuit board)이다. 패키지(110)는 커넥터(115)를 거쳐 패키지(120)에 본딩되며, 또한 패키지(120)는 외부 커넥터(145)를 거쳐 기판(130)에 본딩된다. 일부 실시예에 있어서, 외부 커넥터(145)는 본딩된 솔더 범프(solder bump), 또는 연결하는 솔더층을 갖는 본딩된 구리 포스트(post)와 같은 본딩된 범프 구조물이다. 여기에 서술된 솔더는 납을 포함할 수 있으며, 또는 무연(lead free)일 수도 있다.
도 1b는 일부 실시예에 따라, 다이 패키지(120) 위의 다이 패키지(110)의 횡단면도를 도시하고 있다. 도 1b에 도시된 바와 같이, 패키지(110)는 2개의 반도체 다이(112, 113)를 포함하며, 다이(113)가 다이(112) 위에 배치된다. 그러나, 패키지(110)는 하나의 반도체 다이 또는 2개의 반도체 다이 이상을 포함할 수 있다. 일부 실시예에 있어서, 다이들(112, 113) 사이에는 글루층(glue layer)(도시되지 않음)이 있다. 반도체 다이(112, 113)는 반도체 다이에 대해 위에 서술한 바와 같이, 다양한 초소형 전자 요소를 포함할 수 있다. 반도체 다이(112)가 기판(115)에 본딩된다. 기판(115)은 기판(100)에 대해 위에 서술한 다양한 물질 및/또는 부품을 포함할 수 있다. 반도체 다이(112)는 일부 실시예에 따라, 본딩 와이어(114)를 거쳐 기판(115)의 전도성 요소(도시되지 않음)에 전기적으로 연결된다. 유사하게, 반도체 다이(113)는 본딩 와이어(116)를 거쳐 기판(115)의 전도성 요소에 전기적으로 연결된다. 또한, 패키지(110)는 몰딩 컴파운드(111)를 포함하며, 이것은 반도체 다이(112, 113) 및 본딩 와이어(114, 116)를 덮는다. 또한, 패키지(110)는 외부 연결을 위한 다수의 커넥터(117)를 포함한다. 커넥터(117)는 금속 패드(118)상에 형성되며, 이것은 상호연결 구조물(119)에 의해 본딩 와이어(114, 116)에 전기적으로 연결되며, 이것은 바이어스 및 금속 라인을 포함할 수 있다.
다이 패키지(120)는 일부 실시예에 따라 도 1b에 도시된 바와 같이, 반도체 다이(121) 및 상기 다이(121)를 캡슐화하는 TPV들(122)을 포함한다. 또한, 패키지(120)는 재분포(redistribution) 구조물(125)을 포함하며, 이것은 하나 또는 둘 이상의 재분포층(redistribution layer)(RDL들)(123)을 포함한다. 재분포층(RDL들)(123)은 금속 상호연결층이며, 이것은 금속 라인 및 바이어스를 포함할 수 있으며, 또한 유전체 물질(들)에 의해 캡슐화한다. RDL(들)(123)는 다이(121)의 팬-아웃(fan-out)을 가능하게 한다. 볼 그리드 어레이(ball grid array)(BGA)와 같은 외부 커넥터(126)는 도 1b에 도시된 바와 같이 재분포 구조물(125)상에서 금속 패드(도시되지 않음)에 부착된다. 도 1b에 도시된 바와 같이, TPV들(122)은 패키지(110)의 커넥터(117)에 연결된다. 다이(121) 및 외부 커넥터(126)는 재분포 구조물(125)의 반대측 상에 있다. 다이(121)는 커넥터(127)를 거쳐 재분포 구조물(125)에 연결된다.
다이 패키지(110)의 커넥터(117)는 일부 실시예에서 솔더로 제조된다. 일부 실시예에 있어서, 커넥터(117)는 솔더 포스트의 단부에 솔더를 갖는 구리 포스트를 포함한다. 커넥터(117)의 솔더는 TPV들(122)의 노출된 구리 표면에 본딩되며, 이것은 구리로 채워진다. 그러나, 노출된 구리 표면은 대기(atmosphere)에 노출되었을 때 구리 산화물을 형성할 수 있다. 그 결과, 도 1b의 TPV(122D)에 도시된 바와 같이, 구리 산화물층(141)이 TPV들(122)의 표면상에 형성된다. TPV들(122)의 표면상에 형성된 구리 산화물층을 제거하기 위해 플럭스(flux)가 TPV들(122)의 표면상에 적용될 수 있더라도, 제거 프로세스는 일부 실시예에서 일치하지 않는다. 그 결과, 구리 산화물층(141), 또는 구리 산화물층(141)의 적어도 일부가 TPV(122D)와 같은 일부 TPV들(122)상에 남는다. 커넥터(126)의 솔더는 구리 산화물층(141)에 잘 본딩되지 않으며, 따라서 연결이 약하며, 이것은 수율(yield) 및 신뢰성에 영향을 끼친다.
플럭스가 TPV들(122A, 122B)과 같은 TPV들로부터 구리 산화물층을 제거하더라도, 커넥터(126)의 솔더와 TPV들의 구리 사이의 직접적인 접촉은 Cu:Sn 과 같은 금속간 컴파운드(intermetallic compound)(IMC)의 형성으로 나타날 것이다. 도 1b는 일부 실시예에 따라 커넥터(126)의 솔더와 TPV들(122A, 122B, 122C)의 구리 사이에 형성된 IMC 층을 도시하고 있다. 패키징(120)상의 상이한 요소의 열팽창계수(coefficient of thermal expansion)(CTEs)의 변화로 인해, 패키지(120)는 패키징 프로세스 중 및/또는 후 휘어질 수 있다. 이런 휘어짐[또는 왜곡(warpage)]은 패키지(120)와 패키지(110) 사이에서, 본딩된 커넥터(126) 및 TPV들(122)에 의해 형성된 본딩 구조물에 대해 응력(stress)을 생성한다. 응력은 커넥터(117) 및 TPV들(122)에 의해 형성된 본딩 구조물(260)의 크래킹(cracking)을 유발시켜, 패키지 온 패키지(PoP) 구조물의 수율 및 신뢰성에 영향을 끼친다.
솔더 페이스트(paste) 층, 유기 납땜성 페이스트 층(organic solderability paste layer)(OSP)와 같은 보호층(도시되지 않음), 또는 다른 적용 가능한 보호층은 그것들이 노출된 후 그리고 그것들이 커넥터에 본딩되기 전에 TPV들(122) 위에 형성될 수 있다. 그러나, TPV들(122)의 형성 후 보호층과 같은 것을 형성하는 것은, 보호층을 형성하기 위해 패키지된 다이(또는 기판)를 갖는 캐리어를 프로세싱 시스템 또는 챔버에 전달하는 단계와 및/또는 기판을 프로세싱하는 단계를 포함한다. 보호층을 형성하기 전에, TPV들(122)의 표면은 형성된 산화물층(141)을 제거하기 위해 플럭스에 의해 처리될 필요가 있다. 이런 추가적인 프로세싱 공정은 비용을 억제할 수 있다. 결과적으로, 위에 서술된 문제점 없이도 다이 패키지들 사이에 본딩 구조물을 형성하기 위한 메카니즘이 필요하다.
도 2a-2p는 일부 실시예에 따라, 패키지 온 패키지(PoP) 디바이스를 준비하는 순차적인 프로세스 흐름의 횡단면도이다. 도 2a는 접착제층(또는 글루층)(202)를 도시하고 있으며, 이것은 캐리어(201) 위에 있다. 캐리어(201)는 일부 실시예에 따라 유리로 제조된다. 그러나, 다른 물질이 캐리어(201)를 위해 사용될 수도 있다. 접착제층(202)은 일부 실시예에서 캐리어(201) 위에 증착 또는 라미네이트된다. 접착제층(202)은 글루(glue)로 형성될 수 있으며, 또는 포일(foil)과 같은 라미네이션 물질일 수 있다. 일부 실시예에 있어서, 접착제층(202)은 감광성(photosensitive)이며, 또한 포함된 패키징 프로세스가 완료된 후, 캐리어(201) 상에 자외선(UV) 광 또는 레이저를 비춤으로써 캐리어(201)로부터 용이하게 분리된다. 예를 들어, 접착제층(202)은 미네소타 세인트 폴 소재의 3M 컴파니에 의해 제조된 광-대-열 변환(light-to-heat conversion)(LTHC) 코팅일 수 있다. 일부 다른 실시예에 있어서, 접착제층(202)은 감열성(heat-sensitive)이다. 일부 실시예에 있어서, 글루층(도시되지 않음) 접착제층(202)이 있다. 예를 들어, 글루층은 접착을 개선시키기 위한 다이 부착 막(die attach film)(DAF), 폴리머[폴리이미드 또는 폴리벤족사졸(PBO)과 같은], 또는 솔더 레지스트일 수 있다.
그 후 일부 실시예에 따라 도 2b에 도시된 바와 같이 도금 시드층(seed layer)(204)이 접착제층(202)상에 형성된다. 일부 실시예에 있어서, 도금 시드층(204)은 구리로 제조되며, 또한 물리적 기상 증착(PVD)에 의해 형성된다. 그러나, 다른 전도성 막이 사용될 수도 있다. 예를 들어, 도금 시드층(204)은 Ti, Ti 합금, Cu, 및/또는 Cu 합금으로 제조될 수 있다. Ti 합금 및 Cu 합금은 은, 크롬, 니켈, 주석, 금, 텅스텐, 및 그 조합물을 포함할 수 있다. 일부 실시예에 있어서, 도금 시드층(204)의 두께는 약 0.1 ㎛ 내지 약 1.0 ㎛ 범위에 있다. 일부 실시예에 있어서, 도금 시드층(204)은 확산(diffusion) 장벽층(barrier layer)을 포함하며, 이것은 도금 시드층의 증착 전에 형성된다. 도금 시드층(204)은 하부 층에 대해 접착층으로서 작용할 수도 있다. 일부 실시예에 있어서, 확산 장벽층은 약 0.01 ㎛ 내지 약 0.1 ㎛ 범위의 두께를 갖는 Ti로 제조된다. 그러나, 확산 장벽층은 TaN 과 같은 다른 물질 또는 다른 적용 가능한 물질로 제조될 수 있으며, 또한 두께 범위는 위에 서술한 범위에 제한되지 않는다. 확산 장벽층은 일부 실시예에서 PVD 에 의해 형성된다.
도금 시드층(204)의 증착에 이어, 포토레지스트 층(205)이 일부 실시예에 따라 도 2c에 도시된 바와 같이 도금 시드층(204) 위에 형성된다. 포토레지스트 층(205)은 스핀-온(spin-on) 프로세스와 같은 습식(wet) 프로세스, 또는 건조한 막과 같은 건식(dry) 프로세스에 의해 형성될 수 있다. 포토레지스트 층(205)이 형성된 후, 포토레지스트 층(205)은 개구(206)를 형성하도록 패턴화되며, 이것은 도 1b에서 위에 서술한 바와 같이 TPV들을 형성하도록 채워진다. 포함된 프로세스는 포토리소그래피 및 레지스트 현상(development)을 포함한다. 일부 실시예에 있어서, 개구(206)의 폭(W)은 약 40 ㎛ 내지 약 260 ㎛ 범위에 있다. 일부 실시예에 있어서, 개구(206)의 깊이(D)는 약 60 ㎛ 내지 약 300 ㎛ 범위에 있다.
그 후, 제1 전도층(203)이 일부 실시예에 따라 도금 시드층(204)의 표면상에 도금된다. 제1 전도층(203)은 솔더를 갖는 IMC 를 형성하지 않으며, 또는 구리보다 많이 느린 비율로 솔더를 갖는 IMC 를 형성한다. 또한, 제1 전도층(203)은 환경(예를 들어, 공기)에 노출될 때 구리보다 산화할 확률이 적거나 또는 훨씬 적다. 일부 실시예에 있어서, 제1 전도층(203)은 니켈(Ni)로 제조된다. 그러나, 백금(Pt), 금(Au), 은(Ag), 주석(Sn), Sn 합금(SnAg, SnAgCu, SnCu, SnAgCu-Bi 를 포함하는, 그러나 이에 제한되지 않는), 등 및 그 조합물과 같은, 층(203)을 위해 위에 서술한 양을 포함하는 다른 전도성 물질이 사용될 수도 있다. 일부 실시예에 있어서, 층(203)의 두께(D1)는 약 0.1 ㎛ 내지 약 30 ㎛ 범위에 있다.
제1 전도성 층(203)의 형성에 이어, 제2 전도성 층(207)이 일부 실시예에 따라 도 2d에 도시된 바와 같이 개구(206)를 채우기 위해 제1 전도성 층(203) 위에 도금된다. 일부 실시예에 있어서, 층(207)의 두께(D2)는 약 50 ㎛ 내지 약 300 ㎛ 범위에 있다.
간극-채움(gap-fill) 프로세스에 대한 도금에 이어, 포토레지스트 층(205)이 에칭 프로세스에 의해 제거되며, 이것은 건식 또는 습식 프로세스일 수 있다. 도 2e는 일부 실시예에 따라 포토레지스트 층(205)이 제거되고 또한 개구(206)의 전도성 물질이 (전도성) 컬럼(122')으로서 노출된 후, 캐리어(201)상의 구조물의 횡단면도를 도시하고 있다.
그 후, 반도체 다이(121)가 일부 실시예에 따라 도 2f에 도시된 바와 같이 글루층(210)에 의해 캐리어(201) 위의 표면(209)에 부착된다. 글루층(210)은 일부 실시예에 따라 다이 부착 막(DAF)으로 제조된다. DAF는 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 필러(filler), 또는 그 조합물로 제조될 수 있다. 도 2f는 다이(121)의 커넥터(127)가 표면(209)으로부터 멀리 마주보고 있는 것을 도시하고 있다. 그 후, 전도성 컬럼(122')과 다이(121) 사이의 공간을 채우기 위해 또한 다이(121) 및 전도성 컬럼(122')을 덮기 위해, 액체 몰딩 컴파운드 물질이 캐리어(201) 위의 도금 시드층(204)의 표면상에 적용된다. 일부 실시예에 있어서, 반도체 다이(121)가 층(202)의 표면상에 직접 부착된다. 다이(121) 아래의 층(204)이 먼저 제거된다. 이런 환경 하에서, 몰딩 컴파운드가 층(202)의 표면상에 적용된다. 그 후, 열 프로세스가 몰딩 컴파운드 물질을 경화시키고 또한 이것을 몰딩 컴파운드(123)로 전달하도록 적용된다. 전도성 컬럼(122')은 몰딩 컴파운드(123)가 그것들을 캡슐화하도록 형성된 후 TPV들(122")로 된다.
그 후, 일부 실시예에 따라 도 2g에 도시된 바와 같이, 과잉(excess) 몰딩 컴파운드(123)를 제거하여 TPV들(122") 및 다이(121)의 커넥터(127)를 노출시키도록 평탄화 프로세스가 적용된다. 일부 실시예에 있어서, 평탄화 프로세스는 연마(grinding) 프로세스이다. 일부 다른 실시예에 있어서, 평탄화 프로세스는 화학적-기계적 폴리싱(chemical-mechanical polishing)(CMP) 프로세스이다. 후(post) 평탄화 구조물이 일부 실시예에 따라 도 2h에 도시되어 있다.
평탄화 프로세스에 이어, 일부 실시예에 따라 도 2i에 도시된 바와 같이, 재분포 구조물(125)이 도 2h의 구조물 위의 표면(211) 위에 형성된다. 도 2i는 제2재분포 구조물(125)이 RDL들(213)을 포함하는 것을 도시하고 있으며, 이것은 층(212, 214)과 같은 하나 또는 둘 이상의 패시베이션 층에 의해 절연된다. RDL들(213)은 금속 라인 및 전도성 바이어스를 포함할 수 있다. RDL들(213)은 전도성 물질로 제조되며 또한 TPV들(122") 및 다이(121)의 커넥터(127)와 직접 접촉한다. 일부 실시예에 있어서, RDL들(213)은 알루미늄, 알루미늄 합금, 구리, 또는 구리 합금으로 제조된다. 그러나, RDL들(213)은 다른 타입의 전도성 물질로 제조될 수 있다. 패시베이션 층(212, 214)은 유전체 물질(들)로 제조되며 또한 외부 커넥터(126)와 기판(130)의 본딩 중 유발된 본딩 응력을 위한 응력 제거를 제공한다. 일부 실시예에 있어서, 패시베이션 층(212, 214)은 폴리이미드, 폴리벤족사졸(PBO), 또는 벤조사이클로부텐(BCB)과 같은 폴리머로 제조된다. 패시베이션(214)은 본딩 패드(도시되지 않음)를 형성하기 위해 RDL들(123)의 부분을 노출시키는 개구(도시되지 않음)를 형성하도록 패턴화된다. 일부 실시예에 있어서, 하부 범프 금속층(under bump metallurgy)(UBM)(도시되지 않음)이 본딩 패드 위에 형성된다. 또한, UBM 층은 패시베이션 층(214)의 개구의 측벽과 이어질 수 있다. RDL들(213)은 일부 실시예에서 단일층일 수 있다.
재분포 구조물 및 본딩 구조물의 예, 및 이들을 형성하는 방법은 2012년 3월 22일자로 출원된(대리인 보관 넘버 TSMC2011-1339) 발명의 명칭이 "멀티칩 패키징을 위한 범프 구조물"인 미국 특허출원 제13/427,753호, 및 2011년 12월 28일자로 출원된(대리인 보관 넘버 TSMC2011-1368) 발명의 명칭이 "패키징된 반도체 디바이스 및 반도체 디바이스를 패키징하는 방법"인 미국 특허출원 제13/338,820호에 서술되어 있다. 위에 언급한 두 특허출원은 그 전체가 여기에 참조로서 인용된다.
재분포 구조물(125)이 형성된 후, 외부 커넥터(126)가 일부 실시예에 따라 도 2j에 도시된 바와 같이 재분포 구조물(125)의 본딩 패드(도시되지 않음)상에 장착(또는 본딩)된다. 캐리어(201)상의 다이는 다이의 기능성 및 또한 TPV들(122"), 재분포 구조물(125), 및 본딩된 외부 커넥터(126)의 형성의 품질을 체크하기 위해 전기적으로 테스트된다. 일부 실시예에 있어서, 신뢰성 테스트도 수행된다.
외부 커넥터(126)가 본딩 패드상에 장착된 후, 도 2j의 구조물이 일부 실시예에 따라 도 2k에 도시된 바와 같이 젖혀지며(flipped), 그리고 테이프(219)에 부착된다. 테이프(219)는 감광성이며, 또한 일부 실시예에 따라 포함된 패키징 프로세스가 완료된 후, 캐리어(201) 상에 자외선(UV) 광을 비춤으로써 캐리어(201)로부터 용이하게 분리된다. 그 후, 캐리어(201) 및 접착제 층(202)이 제거된다. 접착제 층을 제거하는 열을 제공하기 위해 레이저가 사용될 수 있다. 도 2l은 캐리어(201) 및 접착제 층(202)이 제거된 후의 구조물을 도시하고 있다. 접착제층(202)의 제거에 이어, 도금 시드층(204)이 일부 실시예에 따라 도 2m에 도시된 바와 같이 제거된다. 도금 시드층(204)은 습식 에칭과 같은 에칭에 의해 제거된다. 구리를 제거하기 위해, 인산(H3PO4) 및 과산화수소(H2O2)와의 수용액이 사용될 수 있다. 도금 시드층(204)이 Ti 층과 같은 확산 장벽층을 포함하면, HF의 수용액이 사용될 수 있다. 일부 실시예에 있어서, 각각의 TPV(122")에서 오목부(recess)(도시되지 않음)를 형성하도록 제1 전도성 층(203)의 일부가 제거된다.
도금 시드층(204)의 제거에 이어, 글루층(210)이 일부 실시예에 따라 도 2n에 도시된 바와 같이 제거된다. 위에 언급한 바와 같이, 글루층(210)은 다이 부착 막(DAF)으로 제조될 수 있으며, 이것은 테트라메틸암모늄 수산화물(TMAH) 및 디메틸 황화물(DMSO)을 함유한 습식 박피(stripping) 프로세스에 의해 제거될 수 있다. 일부 실시예에 있어서, 글루층(210)은 제거되지 않으며 또한 다이(121)에 의해 발생된 열을 소산(dissipate)시키는데 도움을 주도록 머무른다.
글루층(210)이 제거되든 또는 제거되지 않든(요구에 따라), 패킹된 다이가 그 후 개별적인 패키지된 다이로 각편화(各片化)(singulate)된다. 각편화는 다이 톱(saw)에 의해 달성된다. 각편화가 완료된 후, 테이프(219)가 패키지된 다이로부터 제거된다. 도 2o는 일부 실시예에 따라 테이프(210)의 제거에 이어 패키지된 다이(120')를 도시하고 있다. 도 2o의 지역(X)은 도시된 예에서 2개의 TPV들(122)을 포함한다.
그 후, 다이 패키지(110)가 다이 패키지(120') 위에 위치된다. 다이 패키지(110)의 외부 커넥터(117)는 일부 실시예에 따라 도 2p에 도시된 바와 같이 다이 패키지(120')의 TPV들(122")에 본딩된다. 제1 전도성 층(203)의 삽입으로 인해, 커넥터(117) 및 TPV들(122")에 의해 형성된 본딩 구조물(260')은 얇은 IMC 층(142')을 가지며, 이것은 커넥터(117)로부터의 솔더 및 Ni 와 같은 전도성 물질에 의해 형성된다. Ni:Sn 과 같은 IMC는 솔더 및 구리의 IMC(Cu:Sn) 보다 느린 비율로 형성된다. 도 2p 의 지역(Y)은 본딩 구조물(260') 및 IMC 층(142')을 도시하고 있다.
도 3a는 일부 실시예에 따라 도 2o의 지역(X)의 확대도를 도시하고 있다. 지역(X)은 TPV들(122")을 포함하며, 이것은 몰딩 컴파운드(123)에 의해 캡슐화된다. TPV들(122")은 RDL(213)에 의해 연결되며, 이것은 패시베이션 층(212, 214)에 의해 절연된다. 각각의 TPV들(122")은 높이(D1A)를 갖는 제1 전도성 층(203) 및 높이(D2A)를 갖는 제2 전도성 층(207)을 갖는다. D1A는 일부 실시예에 있어서 약 0.5 ㎛ 내지 약 10 ㎛ 범위에 있다. D2A는 일부 실시예에 있어서 약 50 ㎛ 내지 약 300 ㎛ 범위에 있다. 도 3b는 일부 실시예에 따라 도 2q의 지역(Y)의 확대도를 도시하고 있다. 도 3b는 IMC 층(142')이 솔더의 Sn과 제1 전도성 층(203) 사이에 형성되는 것을 도시하고 있다. 예를 들어, 제1 전도성 층(203)이 Ni로 제조되면, IMC 를 함유한 Ni:Sn이 형성된다. 일부 실시예에 있어서, IMC 층(142')의 두께는 일부 실시예에 있어서 약 0.5 ㎛ 내지 약 10 ㎛ 범위에 있다. IMC 층(142')은 도 1b에 도시된 IMC 층(142)(Cu:Sn 을 함유한) 보다 훨씬 얇다. 따라서, 제1 전도성 층(203)이 TPV들(122")의 제2[또는 주(main)] 전도성 층(207)의 보호층으로서 작용한다.
또한, 제1 전도성 층(203)이 산화할 확률이 적거나 또는 거의 없기 때문에, 도 1b의 산화물층(141)과 유사한 계면(interfacial) 산화물층을 형성할 위험이 상당히 감소되며, 많은 경우에서는 결코 감소되지 않는다. 커넥터(117)와의 본딩 전에 플럭스 예비처리(pre-treatment)가 사용되면, 이것은 표면 산화물 층을(만약 있다면) 더욱 지속적으로 제거할 것이다. 그 결과, 다이 패키지들(110, 120') 사이에 형성된 본딩 구조물(260)은 제1 전도성 층(203)이 없는 본딩 구조물 보다 더욱 강하다. 제1 전도성 층(203)은 제2 전도성 층(207)을 형성하기 위해 집적된 도금 시스템에 형성될 수 있다. 제1 전도성 층(203)을 형성하는 추가적인 비용은 더욱 합리적이며 또한 제조 가치가 있다.
TPV들의 표면 산화를 감소시키고 또한 위에 서술한 형성된 IMC 의 양을 감소시키기 위해 TPV들의 일부로서 층(203)과 같은 보호 전도성 층을 형성하는 개념은, 다른 타입의 실시예를 포함하도록 확장될 수 있다. 도 4a는 일부 실시예에 따른 TPV들(122Ⅰ)을 도시하고 있다. 도 4a는 제3 전도성 층(223I)이 제1 전도성 층(203I) 옆에(next to) 형성되는 것을 도시하고 있으며, 제1 전도성 층(203I)은 제2 전도성 층(207I) 옆에 형성된다. 위에 서술한 프로세스 흐름에 있어서, 제3 전도성 층(223I)은 제1 전도성 층(203I)의 도금 전에 도금 시드층(204) 위에 도금된다. 도 4b는 일부 실시예에 따라 본딩 구조물(260I)을 형성하기 위해 커넥터(117)에 본딩된 TPV들(122I)을 도시하고 있다.
제3 전도성 층(223I)은 솔더로 제조된다. TPV들(122I)에 솔더층[층(223I)]을 갖는 것은 본딩 구조물(260I)의 본딩된 솔더의 형성이 몰딩 컴파운드(123)의 표면 아래로 확장될 수 있게 하며, 이것은 IMC 층(142I)을 TPV들(122I)의 표면 가까이로부터 TPV들(122I)의 표면 아래로 이동시킨다. IMC 층(142I)을 TPV들(122I)의 표면 아래로 이동시키는 것은, 본딩 구조물(260I)을 강화시킨다. 제1 전도성 층의 두께(D1I), 제2 전도성 층의 두께(D2I), 및 IMC 층(142I)의 두께는 일부 실시예에 따라 도 3a 및 3b에 서술된 바와 유사하다. 제3 전도성 층(D3I)의 두께는 일부 실시예에서 약 0.5 ㎛ 내지 약 30 ㎛ 범위에 있다. 도 4b의 연결 솔더(117I)의 깊이(d3I)는 일부 실시예에서 약 0.5 ㎛ 내지 약 30 ㎛ 범위로 몰딩 컴파운드(123)의 표면 아래에 있다. d3I 는 D3I 와 거의 동일하다.
도 5a는 일부 실시예에 따른 TPV들(122Ⅱ)을 도시하고 있다. 도 5a는 제3 전도성 층(223Ⅱ)이 제1 전도성 층(203Ⅱ) 위에 형성되는 것을 도시하고 있다. 도 2m에서 위에 서술한 바와 같이, 각각의 TPV에 오목부(도시되지 않음)를 형성하도록 제1 전도성 층의 일부가 제거된다. 도 3a의 구조물이 도 5a의 구조물을 형성하는데 사용되면, Ni 와 같은 제1 전도성 층(203Ⅱ)을 제거하기 위한 에칭 화학물(chemistry)이 오목부를 형성하는데 사용된다. 도 4a의 구조물이 도 5a의 구조물을 형성하는데 사용되면, 솔더를 제거하기 위한 에칭 화학물이 오목부를 형성하는데 사용된다. 솔더 페이스트와 같은 제3 전도성 층(223Ⅱ)이 오목부를 채우도록 적용된다. 도 5a에 도시된 바와 같이, 제3 전도성 층(223Ⅱ)의 일부는 TPV들(122Ⅱ) 위로 돌출한다. 도 5b는 일부 실시예에 따라 본딩 구조물(260Ⅱ)을 형성하도록 커넥터(117)에 본딩되는 TPV들(122Ⅱ)을 도시하고 있다.
제3 전도성 층(223Ⅱ)은 솔더로 제조된다. 도 4a 및 4b의 구조물과 유사하게, TPV들(122Ⅱ)에 솔더층[층(223Ⅱ)]을 갖는 것은 본딩 구조물(260Ⅱ)의 접합된 솔더의 형성이 몰딩 컴파운드(123)의 표면 아래로 확장될 수 있게 하며, 이것은 IMC 층(142Ⅱ)을 TPV들(122Ⅱ)의 표면 가까이로부터 TPV들(122Ⅱ)의 표면 아래로 이동시킨다. 제1 전도성 층의 두께(D1Ⅱ), 제2 전도성 층의 두께(D2Ⅱ), 및 IMC 층(142Ⅱ)의 두께는 일부 실시예에 따라 도 3a 및 3b에 서술된 바와 유사하다. 제3 전도성 층(D3Ⅱ)의 두께는 일부 실시예에서 약 0.5 ㎛ 내지 약 30 ㎛ 범위에 있다. 오목부 부분의 높이(HⅡ)는 일부 실시예에서 약 0.5 ㎛ 내지 약 30 ㎛ 범위에 있다. 도 5b의 연결 솔더(117Ⅱ)의 깊이(d3Ⅱ)는 일부 실시예에서 약 0.5 ㎛ 내지 약 30 ㎛ 범위로 몰딩 컴파운드(123)의 표면 아래에 있다.
도 6a는 일부 실시예에 따른 TPV들(122Ⅲ)을 도시하고 있다. TPV들(122Ⅲ)은 도 3a의 TPV들(122")과 유사하다. 그러나, 제2 전도성 층(207Ⅲ)은 구리가 아닌 솔더로 제조되며, 또한 제1 전도성 층(203Ⅲ)은 Cu 또는 Ti로 제조된다. 솔더는 구리보다 값싸며 또한 좋은 전도성을 갖고 있다. 제2 전도성 층으로서 솔더를 사용함으로써 제조 비용이 감소될 수 있다. Cu 또는 Ti로 제조되는 제1 전도성 층(203Ⅲ)은 도 2m에서 위에 서술한 바와 같이 도금 시드층(204)의 제거 중일 때 에칭에 의해 제거된다. 도금 시드층(204)을 에칭하는데 사용된 화학물은 제1 전도성 층(203Ⅲ)을 제거하는데 사용될 수 있다. 도 6b는 일부 실시예에 따라 제1 전도성 층(203Ⅲ)이 제거된 후의 TPV들(122Ⅲ')을 도시하고 있다. 오목부(224Ⅲ)가 형성된다. 오목부(224Ⅲ)의 높이(HⅢ)는 일부 실시예에서 약 0.5 ㎛ 내지 약 30 ㎛ 범위에 있다.
TPV들(122Ⅲ')은 일부 실시예에 따라 도 6c에 도시된 바와 같이 본딩 구조물(260Ⅲ)을 형성하기 위해 커넥터(117)에 본딩된다. 커넥터(117)로부터의 솔더는 TPV들(122Ⅲ')의 표면 가까이의 오목부를 채운다.
도 7a는 일부 실시예에 따른 TPV들(122Ⅳ)을 도시하고 있다. TPV들(122Ⅳ)은 도 4a의 TPV들(122Ⅰ)과 유사하다. 제1 전도성 층(203Ⅳ)은 제1 전도성 층(203Ⅰ)과 유사하다. 제2 전도성 층(207Ⅳ)은 제2 전도성 층(207Ⅰ)과 유사하다. 그러나, 제3 전도성 층(223Ⅳ)은 솔더가 아닌 구리 또는 Ti로 제조된다. Cu 또는 Ti로 제조된 제3 전도성 층(223Ⅳ)은 도 2m 에 대해 위에 서술한 바와 같이 도금 시드층(204)의 제거 중일 때 에칭에 의해 제거된다. 도금 시드층(204)을 에칭하는데 사용된 화학물은 제1 전도성 층(203Ⅳ)을 제거하는데 사용될 수 있다. 도 7b는 일부 실시예에 따라 제3 전도성 층(223Ⅳ)이 제거된 후의 TPV들(122Ⅳ')을 도시하고 있다. 일부 실시예에 있어서, 제3 전도성 층(223Ⅳ)의 얇은 층이 203Ⅳ 위에 존재한다. 오목부(224Ⅳ)는 제3 전도성 층(223Ⅳ)의 완전한 또는 부분적인 제거 후에 형성된다. 오목부(224Ⅳ)의 높이(HⅣ)는 일부 실시예에서 약 0.5 ㎛ 내지 약 30 ㎛ 범위에 있다.
TPV들(122Ⅳ')은 일부 실시예에 따라 도 7c에 도시된 바와 같이 본딩 구조물(260Ⅳ)을 형성하도록 커넥터(117)에 본딩된다. 커넥터(117)로부터의 솔더가 TPV들(122Ⅳ')의 표면 가까이의 오목부를 채운다. 제3 전도성 층(223Ⅳ)의 얇은 층이 TPV들(122Ⅳ')에 존재하고 그리고 산화되면, 산화된 층은 에칭 플럭스에 의해, 플럭스에 의해, 또는 본딩 후 솔더의 용해(dissolve)에 의해 제거될 수 있다. 도 7c는 IMC 층(142Ⅳ)이 일부 실시예에 따라 제1 전도성 층(203Ⅳ)과 커넥터(117)의 솔더 사이에 형성되는 것을 도시하고 있다. IMC 층(142Ⅳ)의 두께 범위는 도 3b의 IMC 층(142')과 유사하다.
도 8a는 일부 실시예에 따른 TPV들(122Ⅴ)을 도시하고 있다. TPV들(122Ⅴ)은 도 7a의 TPV들(122Ⅳ)과 유사하다. 제3 전도성 층(223Ⅴ)은 제3 전도성 층(223Ⅳ)과 유사하다. 제1 전도성 층(203Ⅴ)은 제1 전도성 층(103Ⅳ)과 유사하다. 제2 전도성 층(207Ⅴ)은 제2 전도성 층(207Ⅳ)과 유사하다. 그러나, 제4 전도성 층(225Ⅴ)은 도 8a에 도시된 바와 같이 제1 전도성 층(223Ⅴ)과 제3 전도성 층(203Ⅴ) 사이에 형성된다. 위에 서술한 바와 같이, 제3 전도성 층(223Ⅴ)은 Cu 또는 Ti로 제조된다. 제4 전도성 층(225Ⅴ)은 솔더로 제조된다. 제4 전도성 층(225Ⅴ)의 두께(D4Ⅴ)는 일부 실시예에서 약 0.3 ㎛ 내지 약 2 ㎛ 범위에 있다.
Cu 또는 Ti로 제조된 제3 전도성 층(223Ⅴ)은 위에 서술한 바와 같이 도금 시드층(204)의 제거 중일 때 에칭에 의해 제거된다. 도 8b는 일부 실시예에 따라 제3 전도성 층(223Ⅴ)이 제거된 후의 TPV들(122Ⅴ')을 도시하고 있다. 오목부(224Ⅴ)가 형성된다. 오목부(224Ⅴ)의 높이(HⅤ)는 일부 실시예에서 약 0.3 ㎛ 내지 약 2 ㎛ 범위에 있다.
TPV들(122Ⅴ')은 일부 실시예에 따라 도 8c에 도시된 바와 같이 본딩 구조물(260Ⅴ)을 형성하도록 커넥터(117Ⅴ)에 본딩된다. 커넥터(117)로부터의 솔더가 TPV들(122Ⅴ')의 표면 가까이의 오목부를 채운다. 도 8c는 IMC 층(142Ⅴ)이 일부 실시예에 따라 제1 전도성 층(203Ⅴ)과 커넥터(117Ⅴ)의 솔더 사이에 형성되는 것을 도시하고 있다. IMC 층(142Ⅴ)의 두께 범위는 도 3b의 IMC 층(142')과 유사하다.
위에 서술한 TPV들의 추가적인 전도성 층은 주 전도성 층 전에 하나 또는 둘 이상의 도금 프로세스에 의해 형성된다. 상이한 도금 프로세스가 집적된 시스템에서 수행될 수 있다. 추가적인 제조 경비가 제한된다. 서술한 TPV들의 단부의 오목부는 도금 시드층의 제거 중 추가적인 에칭에 의해 형성된다. 오목부를 형성하기 위해 제거된 전도성 층이 Cu 또는 Ti로 제조되면, 에칭 프로세스는 도금 시드층 제거 프로세스의 연장일 뿐이다. 이것은 단지 추가적인 에칭 시간을 포함할 수 있다. 제거된 전도성 층이 Cu 또는 Ti 가 아니라면, 상이한 에칭 프로세스가 포함된다. 그러나, 오목부를 형성하는 에칭 및 도금 시드층을 제거하는 에칭이 집적된 시스템에서 수행될 수 있다. 오목부를 형성하는데 관련된 제조 경비 또한 제한된다. 그러나, 산화할 확률이 적고 또한 솔더를 갖는 IMC 를 형성할 확률이 적은, 추가적인 전도성 층의 보호층은 다이 패키지 사이에 형성된 본딩 구조물의 수율 및 신뢰성을 개선시킨다. 또한, 오목부는 다이 패키지 사이에 형성된 본딩 구조물의 수율 및 신뢰성을 개선시킨다.
TPV들을 사용하는 본딩 구조물을 갖는 다이 패키지 및 패키지 온 패키지(PoP) 디바이스에 다수의 전도성 층 및/또는 오목부를 갖는 패키지 관통 비아들(TPV들)을 형성하기 위한 메카니즘의 다양한 실시예가 제공된다. 다수의 전도성 층들 중 하나가 TPV들의 주 전도성 층의 보호층으로서 작용한다. 보호층은 산화할 가능성이 없으며, 또한 솔더에 노출되었을 때 금속간 컴파운드(IMC)의 느린 형성율을 갖는다. 다이 패키지의 TPV들의 오목부는 다른 다이 패키지로부터의 솔더에 의해 채워지며, 또한 형성된 IMC 층은 TPV들의 표면 아래에 있으며, 이것은 본딩 구조물을 강화시킨다.
일부 실시예에 있어서, 반도체 다이 패키지가 제공된다. 반도체 다이 패키지는 반도체 다이, 및 반도체 다이 패키지에 형성된 패키지 관통 비아(via)(TPV)를 포함한다. TPV는 반도체 다이 옆에 배치되며, 또한 TPV는 제1 전도성 층 및 제2 전도성 층을 포함한다. 제1 전도성 층은 TPV의 제1 섹션을 채우며, 또한 제2 전도성 층은 TPV의 제2 섹션을 채운다. 또한, 반도체 다이 패키지는 재분포 구조물을 포함하며, 또한 재분포 구조물은 재분포층(RDL)을 포함한다. TPV 및 반도체 다이는 RDL에 전기적으로 연결되며, 또한 RDL은 반도체 다이의 팬-아웃을 가능하게 한다.
일부 실시예에 있어서, 반도체 다이 패키지가 제공된다. 반도체 다이 패키지는 반도체 다이, 및 반도체 다이 패키지에 형성된 패키지 관통 비아(TPV)를 포함한다. TPV는 반도체 다이 옆에 배치되며, 상기 TPV는 전도성 층 및 오목부를 포함한다. 또한, 반도체 다이 패키지는 재분포 구조물을 포함하며, 또한 재분포 구조물은 재분포층(RDL)을 포함한다. TPV 및 반도체 다이는 RDL에 전기적으로 연결되며, 또한 RDL은 반도체 다이의 팬-아웃을 가능하게 한다. 오목부는 RDL로부터 전도성 층의 반대면 상에 있다.
또 다른 일부 실시예에 있어서, 패키지 온 패키지(PoP) 디바이스가 제공된다. PoP 디바이스는 제1 다이 패키지를 포함한다. 제1 다이 패키지는 제1 반도체 다이, 및 패키지 관통 비아(TPV)를 포함한다. TPV는 반도체 다이 옆에 배치되며, 또한 TPV는 제1 전도성 층 및 제2 전도성 층을 포함한다. 또한, PoP 디바이스는 제2 다이 패키지를 포함한다. 제2 다이 패키지는 제2 반도체 다이, 및 솔더를 함유한 외부 커넥터를 포함한다. 제2 다이 패키지의 외부 커넥터는 제1 다이 패키지의 TPV에 본딩된다.
실시예 및 그 장점이 상세히 서술되었지만, 첨부된 청구범위에 의해 한정되는 바와 같이 실시예의 정신 및 범위로부터의 일탈 없이 여기에 다양한 변화, 대체 및 변경이 이루어질 수 있음을 인식해야 한다. 더욱이, 본 발명의 범위는 명세서에 서술된 프로세스, 장치, 제조, 및 물질의 조성물, 수단, 방법 및 단계의 특정한 실시예에 제한되는 것으로 의도되지 않는다. 본 기술분야의 숙련자라면 서술한 바로부터 여기에 서술된 대응하는 실시예와 실질적으로 동일한 기능을 실행하거나 또는 실질적으로 동일한 결과를 달성하는, 이미 존재하거나 나중에 개발되는 프로세스, 장치, 제조, 물질의 조성물, 수단, 방법, 또는 단계가 서술한 바에 따라 이용될 수 있음을 용이하게 인식할 것이다. 따라서, 첨부된 청구범위는 그 범위 내에서 이런 프로세스, 장치, 제조, 물질의 조성물, 수단, 방법, 또는 단계를 포함하는 것으로 의도된다. 또한, 각각의 청구범위는 별도의 실시예를 구성하며, 또한 다양한 청구범위와 실시예의 조합은 본 발명의 범위 내에 있다.
110, 120: 패키지 111: 몰딩 컴파운드
115, 130: 기판 116: 본딩 와이어
145: 외부 커넥터

Claims (10)

  1. 반도체 다이 패키지에 있어서,
    반도체 다이;
    상기 반도체 다이를 적어도 부분적으로 캡슐화하는 몰딩 컴파운드;
    상기 몰딩 컴파운드 내에 형성된 패키지 관통 비아(through package via, TPV); 및
    재분포 구조물(redistribution structure)
    을 포함하며,
    상기 TPV는 상기 반도체 다이 옆에(next to) 배치되고, 상기 TPV는 제1 전도성 층 및 제2 전도성 층을 포함하며, 상기 제1 전도성 층은 상기 TPV의 제1 섹션을 채우고 상기 제2 전도성 층은 상기 TPV의 제2 섹션을 채우며,
    상기 재분포 구조물은 재분포층(redistribution layer, RDL)을 포함하고, 상기 TPV 및 상기 반도체 다이는 상기 RDL에 전기적으로 연결되고, 상기 RDL은 상기 반도체 다이의 팬-아웃(fan-out)을 가능하게 하는,
    반도체 다이 패키지.
  2. 제1항에 있어서,
    상기 제1 전도성 층의 제1 표면은 상기 몰딩 컴파운드 내의 개구(opening)에 의해 노출되며, 상기 제1 표면은 상기 몰딩 컴파운드의 표면과 동일한 레벨인(be level with),
    반도체 다이 패키지.
  3. 제1항에 있어서,
    상기 RDL의 반대편의 상기 TPV의 단부는 상기 몰딩 컴파운드의 상부 표면에 대해 오목하며, 또한 오목부(recess)는 0.1 ㎛ 내지 30 ㎛ 범위에 있는,
    반도체 다이 패키지.
  4. 제1항에 있어서,
    상기 제1 전도성 층의 옆에 그리고 상기 제2 전도성 층의 반대편에 형성된 제3 전도성 층이 있는,
    반도체 다이 패키지.
  5. 제1항에 있어서,
    상기 제1 전도성 층은 전도성 금속으로 제조되며, 상기 전도성 금속은 솔더(solder)에 본딩될 때 구리보다 덜 산화되어 금속간 컴파운드(intermetallic compound, IMC)를 형성할 가능성이 적은,
    반도체 다이 패키지.
  6. 반도체 다이 패키지에 있어서,
    반도체 다이;
    상기 반도체 다이 내에 형성된 패키지 관통 비아들(through package via, TPV); 및
    재분포 구조물(redistribution structure)
    을 포함하며,
    상기 TPV는 상기 반도체 다이 옆에 배치되고, 상기 TPV는 전도성 층 및 오목부(recess)를 포함하고,
    상기 재분포 구조물은 재분포층(redistribution layer, RDL)을 포함하고, 상기 TPV 및 상기 반도체 다이는 상기 RDL에 전기적으로 연결되고, 상기 RDL은 상기 반도체 다이의 팬-아웃(fan-out)을 가능하게 하며, 상기 오목부는 상기 RDL로부터 상기 전도성 층의 반대면 상에 있는,
    반도체 다이 패키지.
  7. 패키지 온 패키지(package-on-package, PoP) 디바이스에 있어서,
    제1 반도체 다이 및 패키지 관통 비아(through package via, TPV)를 포함하는, 제1 다이 패키지; 및
    제2 반도체 다이 및 솔더를 함유한 외부 커넥터를 포함하는, 제2 다이 패키지
    를 포함하며,
    상기 TPV는 상기 반도체 다이 옆에 배치되고, 상기 TPV는 제1 전도성 층 및 제2 전도성 층을 포함하며,
    상기 제2 다이 패키지의 외부 커넥터는 상기 제1 다이 패키지의 TPV에 본딩되는,
    패키지 온 패키지 디바이스.
  8. 제7항에 있어서,
    상기 외부 커넥터와 상기 제1 전도성 층 사이에 금속간 컴파운드(intermetallic compound, IMC)가 형성되며, 상기 IMC는 0.5 ㎛ 내지 10 ㎛ 범위의 두께를 갖는,
    패키지 온 패키지 디바이스.
  9. 제7항에 있어서,
    상기 제1 다이 패키지는 재분포 구조물을 더 포함하며,
    상기 재분포 구조물은 재분포층(redistribution layer, RDL)을 포함하고, 상기 TPV 및 상기 반도체 다이는 상기 RDL에 전기적으로 연결되고, 상기 RDL은 상기 반도체 다이의 팬-아웃을 가능하게 하는,
    패키지 온 패키지 디바이스.
  10. 제7항에 있어서,
    상기 제1 전도성 층은 전도성 금속으로 제조되며, 상기 전도성 금속은 솔더(solder)에 본딩될 때 구리보다 덜 산화되어 금속간 컴파운드(IMC)를 형성할 가능성이 적은,
    패키지 온 패키지 디바이스.
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