CN104538375A - 一种扇出PoP封装结构及其制造方法 - Google Patents
一种扇出PoP封装结构及其制造方法 Download PDFInfo
- Publication number
- CN104538375A CN104538375A CN201410842516.0A CN201410842516A CN104538375A CN 104538375 A CN104538375 A CN 104538375A CN 201410842516 A CN201410842516 A CN 201410842516A CN 104538375 A CN104538375 A CN 104538375A
- Authority
- CN
- China
- Prior art keywords
- chip
- metal
- layer
- packaging body
- salient point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1094—Thermal management, e.g. cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明公开了一种扇出PoP封装结构及其制造方法,该扇出PoP封装通过上、下封装堆叠形成。下封装体包括了第一金属凸点结构、第一IC芯片、键合焊盘、第一塑封料、再布线金属走线层、第一金属层、介电材料层、第二金属层和第一焊球,第一IC芯片的键合焊盘与再布线金属走线层互联,第一金属凸点结构构成模塑料通孔,模塑料通孔实现上、下封装体之间以及与外部结构的三维集成互联。制造该封装结构的主要方法:在第一基板上表面制作第一金属凸点结构,上芯,塑封,制作再布线金属走线层,对第一基板下表面进行减薄,植球和回流工艺形成下封装体。在下封装体上方直接贴装BGA封装等其他封装作为上封装体,或者在下封装体上方进行上芯、引线键合和塑封工艺形成上封装体,形成扇出PoP封装。该发明较好的解决了现有PoP封装技术所存在的封装密度和成本问题。
Description
技术领域
本发明涉及微电子封装技术以及三维集成技术领域,特别涉及一种三维PoP封装技术及其制造方法。
背景技术
随着电子封装产品向高密度、多功能、低功耗、小型化方向的不断发展,采用三维集成技术的系统级封装(System in Package,SiP)取得了突飞猛进的发展。硅通孔(Through SiliconVia,TSV)技术方案,由于具有堆叠密度最高,外形尺寸最小,极大提升芯片速度和降低功耗等特点,是实现三维集成技术的最优方案。然而,目前TSV技术面临的制造难度、工艺成本以及成品良率、可靠性等问题也及其突出。现有成熟的三维集成技术主要为堆叠封装(Package on Package,PoP),然而其底部的第一封装体(下封装体)的基板采用有核(Core)的印刷电路基板。由于有核印刷电路基板的厚度不仅较大,而且成本较高,导致整个PoP封装的高度和成本难以得到有效降低,难以满足高密度和低成本的要求。
因此,仍然需要新的封装结构和制造技术,以解决现有技术所存在的问题。
发明内容
本发明针对三维PoP封装技术提出一种封装结构和制造方法,以解决现有PoP封装技术所存在的封装密度和成本问题。
为了实现上述目的,本发明采用下述技术方案:
一种扇出PoP封装结构,所述结构是由下封装体和上封装体组成;所述下封装体包括了第一金属凸点结构、第一IC芯片、键合焊盘、第一塑封料、再布线金属走线层、第一金属层、介电材料层、第二金属层和第一焊球;所述第一IC芯片带有键合焊盘,第一金属凸点结构上有第二金属层,第一塑封料包围了第一IC芯片和第一金属凸点结构,第一IC芯片的和第一金属凸点结构的同一个方向的表面裸露;第一IC芯片的键合焊盘与再布线金属走线层连接,再布线金属走线层上制作有第一金属层,第一金属层上植有第一焊球,在第一IC芯片、第一金属凸点结构和第一塑封料的同一方向的表面涂覆有介电材料层,介电材料层包围再布线金属走线层。
所述上封装体为第一上封装体,其是由第二基板、第一粘片胶、第二IC芯片、第一金属导线、第二塑封料和第二焊球组成,所述第二基板通过第一粘片胶与第二IC芯片连接,第二基板下部还植有第二焊球,第一金属导线连接了第二基板和第二IC芯片,第二塑封料包围了第一粘片胶、第二IC芯片和第一金属导线,第二焊球与下封装体的第二金属层连接。
所述上封装体为第二上封装体,其是由第一上封装体和导热结构层构成,第一上封装体的第二基板下部连接有导热结构层,导热结构层包括第一连接层、金属结构层和第二连接层,三者依次连接,第二基板下部与第一连接层连接,第二连接层与下封装体的第一IC芯片连接,第一上封装体的第二焊球与下封装体的第二金属层连接。
所述上封装体为第三上封装体,其是由第二粘片胶、第三IC芯片、第二金属导线和第三塑封料构成,所述第三IC芯片通过第二粘片胶与下封装体的第一IC芯片连接,第二金属导线连接第三IC芯片和下封装体的第二金属层,第三塑封料包围了第二金属层、第二粘片胶、第三IC芯片和第二金属导线。
第一金属凸点结构和再布线金属走线层是铜、铜合金、铁、铁合金、镍、镍合金、钨金属材料其中的一种组成。
介电材料层是热固性塑封材料、塞孔树脂、油墨和阻焊绿油绝缘材料中的一种。
第一IC芯片、第一金属凸点结构和第一塑封料裸露的表面在同一平面上。
一种扇出PoP封装结构的制造方法,按照以下具体步骤进行:
步骤1:在第一基板的上表面上采用蚀刻或者电镀方法制作第一金属凸点结构;
步骤2:将第一IC芯片通过粘贴材料配置于第一基板上,第一IC芯片上有键合焊盘;
步骤3:采用注塑方法将第一IC芯片和第一金属凸点结构包覆密封在第一塑封料内,并裸露出第一IC芯片的背面和第一金属凸点结构的上表面,第一IC芯片的背面、第一金属凸点结构的上表面和第一塑封料的上表面在同一平面上;
步骤4:在第一IC芯片的背面、第一金属凸点结构的上表面和第一塑封料的上表面涂覆介电材料层,通过曝光、显影方法在介电材料层上形成图形,采用电镀或者化学镀方法制作再布线金属走线层,在再布线金属走线层上制作第一金属层,采用介电材料层涂覆包裹再布线金属走线层,第一IC芯片的键合焊盘与再布线金属走线层互联;
步骤5:采用磨削或者蚀刻方法对第一基板的下表面进行减薄,裸露出第一金属凸点结构,去除粘贴材料,并在第一金属凸点结构的下表面上制作第二金属层;
步骤6:在第一金属层上进行植球和回流工艺得到第一焊球阵列,形成下封装体;
步骤7:将下封装体旋转180度,在下封装体上方直接贴装第一上封装体,形成扇出PoP封装的产品阵列;
步骤8:切割形成单颗PoP封装。
所述步骤7可以替换为:在第一上封装体与下封装体之间配置导热结构层,导热结构层包含三层材料结构:与所述第一上封装体的第二基板下表面形成连接的第一连接层,设置于第一连接层下的金属结构层,设置于所述金属结构层下的第二连接层,第二连接层与下封装体的第一IC芯片连接,第一上封装体的第二焊球与下封装体的第二金属层连接,第一上封装体和导热结构层形成第二上封装体。
所述步骤7可以替换为:第三IC芯片通过第二粘片胶与第一IC芯片连接,第二金属导线连接第三IC芯片和第二金属层,第三塑封料包围了第二金属层、第二粘片胶、第三IC芯片和第二金属导线,并形成了第三上封装体。
利用该结构,首先封装体由于无基板结构,直接通过再布线金属走线层实现与外部环境的互联,因此整体封装体厚度可以得到大幅降低,制造成本也得到降低;进一步地,低成本的模塑料通孔TMV具有TSV同样的上、下结构互联导通的功能,因此可取代TSV结构实现细节距互联端口,从而使上、下封装体之间,以及与外部结构的I/O互联通道数量和密度得到大幅提高,提升了封装的密度;最后,PoP封装结构的扇出(Fan-Out)特性可显著增加PoP封装的I/O互联通道数量。
附图说明
图1是第一基板的示意图;
图2是在第一基板上制作第一金属凸点结构的示意图;
图3是在第一基板上配置第一IC芯片的示意图;
图4是将第一IC芯片和第一金属凸点结构包覆密封在第一塑封料内,并裸露出第一IC芯片的有源面和第一金属凸点结构的上表面的示意图;
图5是制作再布线金属走线层,在再布线金属走线层上制作第一金属层,采用介电材料层涂覆包裹再布线金属走线层的示意图;
图6是采用磨削或者蚀刻方法对第一基板下表面进行减薄,裸露出第一金属凸点结构,去除粘贴材料,在第一金属凸点结构的下表面上制作第二金属层的示意图;
图7是在第一金属层上进行植球和回流工艺得到第一焊球阵列,形成下封装体的示意图;
图8是将下封装体旋转180度,在下封装体上方直接贴装BGA封装等其他封装作为上封装体的扇出PoP封装结构的第一实施例示意图;
图9是将下封装体旋转180度,在下封装体上方直接贴装BGA封装等其他封装作为上封装体,并在上封装体与下封装体之间配置导热结构层的扇出PoP封装结构的第二实施例示意图;
图10是将下封装体旋转180度,在下封装体上方进行上芯、引线键合和塑封工艺形成上封装体的扇出PoP封装结构的第三实施例示意图。
图中,1为第一基板、2为第一金属凸点结构、3为第一IC芯片、4为键合焊盘、5为粘贴材料、6为第一塑封料、7为再布线金属走线层、8为第一金属层、9为介电材料层、10为第二金属层、11为第一焊球、12为第二基板、13为第一粘片胶、14为第二IC芯片、15为第一金属导线、16为第二塑封料、17为第二焊球、18为第一连接层、19为金属结构层、20为第二连接层、21为第二粘片胶、22为第三IC芯片、23为第二金属导线、24为第三塑封料、50为下封装体、60为第一上封装体、70为第二上封装体、80为第三上封装体。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,下面结合附图对本发明的具体实施方式作进一步详细描述。
如图8所示,一种扇出PoP封装结构,所述结构是由下封装体50和上封装体组成;所述下封装体50包括了第一金属凸点结构2、第一IC芯片3、键合焊盘4、第一塑封料6、再布线金属走线层7、第一金属层8、介电材料层9、第二金属层10和第一焊球11;所述第一IC芯片3带有键合焊盘4,第一金属凸点结构2上有第二金属层10,第一塑封料6包围了第一IC芯片3和第一金属凸点结构2,第一IC芯片3的和第一金属凸点结构2的同一个方向的表面裸露;第一IC芯片3的键合焊盘4与再布线金属走线层7连接,再布线金属走线层7上制作有第一金属层8,第一金属层8上植有第一焊球11,在第一IC芯片3、第一金属凸点结构2和第一塑封料6的同一方向的表面涂覆有介电材料层9,介电材料层9包围再布线金属走线层7。
所述上封装体为第一上封装体60,其是由第二基板12、第一粘片胶13、第二IC芯片14、第一金属导线15、第二塑封料16和第二焊球17组成,所述第二基板12通过第一粘片胶13与第二IC芯片14连接,第二基板12下部还植有第二焊球17,第一金属导线15连接了第二基板12和第二IC芯片14,第二塑封料16包围了第一粘片胶13、第二IC芯片14和第一金属导线15,第二焊球17与下封装体50的第二金属层10连接。
上封装体60可以是但不局限于BGA封装。第一金属凸点结构2组成模塑料通孔,第一IC芯片3的键合焊盘4与再布线金属走线层7互联,模塑料通孔通过与再布线金属走线层7的互联实现上、下封装体之间,以及与外部结构的三维集成互联。
如图9所示,所述上封装体为第二上封装体70,其是由第一上封装体60和导热结构层构成,第一上封装体60的第二基板12下部连接有导热结构层,导热结构层包括第一连接层18、金属结构层19和第二连接层20,三者依次连接,第二基板12下部与第一连接层18连接,第二连接层20与下封装体50的第一IC芯片3连接,第一上封装体60的第二焊球17与下封装体50的第二金属层10连接。
在本发明中,第一连接层18和第二连接层20可以为但不局限于钎焊材料或热界面材料。
如图10所示,所述上封装体为第三上封装体80,其是由第二粘片胶21、第三IC芯片22、第二金属导线23和第三塑封料24构成,所述第三IC芯片22通过第二粘片胶21与下封装体50的第一IC芯片3连接,第二金属导线23连接第三IC芯片22和下封装体50的第二金属层10,第三塑封料24包围了第二金属层10、第二粘片胶21、第三IC芯片22和第二金属导线23。
第一金属凸点结构2和再布线金属走线层7是铜、铜合金、铁、铁合金、镍、镍合金、钨金属材料其中的一种组成。
介电材料层9是热固性塑封材料、塞孔树脂、油墨和阻焊绿油绝缘材料中的
一种。
第一IC芯片3、第一金属凸点结构2和第一塑封料6裸露的表面在同一平面上。
一种扇出PoP封装结构的制造方法,按照以下具体步骤进行:
步骤1:在第一基板1的上表面上采用蚀刻或者电镀方法制作第一金属凸点结构2,如图1和图2所示。
如图1所示,准备第一基板1,第一基板1的材料可以是铜、铜合金、铁、铁合金、镍、镍合金等为材料的金属基材薄板,优先选择铜或者铜合金材料。对第一基板1的上、下表面进行清洗和预处理,例如用等离子水去油污、灰尘等,以达到清洁的目的。在本发明中,可以将第一基板1的下表面粘贴在具有一定厚度、较高刚度的承载体(图中未绘出)上,以控制第一基板1在后续工艺中的翘曲变形。
如图2所示,在第一基板1的上表面制作第一金属凸点结构2。在本发明中,第一金属凸点结构2呈陈列排布。在本发明中,第一金属凸点结构2可以是但不局限于铜、铜合金、铁、铁合金、镍、镍合金、钨等金属材料。第一金属凸点结构2采用蚀刻或者电镀方法制作。在蚀刻方法中,在第一基板1的上表面涂覆或者粘贴光感湿膜或者干膜,通过曝光显影方法制作图形,以具有图形的光感湿膜或者干膜作为抗蚀层,选用仅蚀刻第一基板1的蚀刻液对其上表面进行蚀刻,形成第一金属凸点结构2。在电镀方法中,在第一基板1的上表面涂覆或者粘贴具有一定厚度的光感湿膜或者干膜,通过曝光显影方法制作图形,采用电镀方法制作形成第一金属凸点结构2,光感湿膜或者干膜的厚度要超过所制作的第一金属凸点结构2的高度尺寸。
步骤2:将第一IC芯片3通过粘贴材料5配置于第一基板1上,第一IC芯片3上有键合焊盘4,如图3所示。
通过粘贴材料5将第一IC芯片3配置于第一基板1上。在本发明中,粘贴材料5可以是粘片胶带、含银颗粒的环氧树脂等材料,配置第一IC芯片3后,需对粘贴材料5进行高温烘烤工艺。
步骤3:采用注塑方法将第一IC芯片3和第一金属凸点结构2包覆密封在第一塑封料6内,并裸露出第一IC芯片3的背面和第一金属凸点结构2的上表面,第一IC芯片3的背面、第一金属凸点结构2的上表面和第一塑封料6的上表面在同一平面上,如图4所示。
采用高温加热注塑方法,将低吸水率、低应力的环保型第一塑封料6包覆密封第一IC芯片3和第一金属凸点结构2,并裸露出第一IC芯片3的有源面和第一金属凸点结构2的上表面。塑封后进行烘烤后固化工艺。在本发明中,第一IC芯片3的有源面、第一金属凸点结构2的上表面和第一塑封料6的上表面在同一平面上。第一塑封料6是热固性聚合物等材料。
步骤4:在第一IC芯片3的背面、第一金属凸点结构2的上表面和第一塑封料6的上表面涂覆介电材料层9,通过曝光、显影方法在介电材料层9上形成图形,采用电镀或者化学镀方法制作再布线金属走线层7,在再布线金属走线层7上制作第一金属层8,采用介电材料层9涂覆包裹再布线金属走线层7,第一IC芯片3的键合焊盘4与再布线金属走线层7互联,如图5所示。
在本发明中,再布线金属走线层7可以是但不局限于铜、铜合金、铁、铁合金、镍、镍合金、钨等金属材料,第一金属层8是但不限于是铜、镍、金、钛、锡等金属多层结构组合,介电材料层9可以是但不局限于热固性塑封材料、塞孔树脂、油墨以及阻焊绿油等绝缘材料。
步骤5:采用磨削或者蚀刻方法对第一基板1的下表面进行减薄,裸露出第一金属凸点结构2,去除粘贴材料5,并在第一金属凸点结构2的下表面上制作第二金属层10,如图6所示。
在本发明中,第二金属层10是但不限于是铜、镍、金、钛、锡等金属多层结构组合。第一金属凸点结构2为模塑料通孔TMV,通过与再布线金属走线层7的互联,实现上、下封装体之间,以及与外部结构的三维集成互联。在本发明中,如果上述步骤1-4中第一基板1的下表面粘贴有承载体,那么在步骤5中将所述承载体去除,同时在所制作结构的上表面粘贴另一具有一定厚度、较高刚度的承载体(图中未绘出)。
步骤6:在第一金属层8上进行植球和回流工艺得到第一焊球11阵列,形成下封装体50,如图7所示。
在第一金属层8上进行植球工艺,经过回流工艺得到第一焊球11的阵列排布,最终扇出PoP封装的下封装体制作形成。在本发明中,如果上述步骤5中所制作结构的上表面粘贴有承载体,那么在步骤6完成后将所述承载体去除。
步骤7:将下封装体50旋转180度,在下封装体50上方直接贴装第一上封装体60,形成扇出PoP封装的产品阵列,如图8所示。
将所述下封装体50旋转180度,通过表面贴装工艺将BGA封装等其他封装作为第一上封装体60直接贴装到制作的下封装体50上,形成扇出PoP封装的产品阵列。在本发明中,第一上封装体60可以是但不局限于BGA封装。
步骤8:切割形成单颗PoP封装。如图8所示,该图即为切割后的单颗POP封装件。
采用刀片切割方法分离扇出PoP封装的产品阵列,形成单个扇出PoP封装。
IC芯片的有源面指具有集成电路的那一面,一般位于芯片的表面,图中未示出。
模塑料通孔英文为TMV(Through Mold Via)。
对本发明的实施例的描述是出于有效说明和描述本发明的目的,并非用以限定本发明,任何所属本领域的技术人员应当理解:凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (9)
1.一种扇出PoP封装结构,其特征在于,所述结构是由下封装体(50)和上封装体组成;所述下封装体(50)包括了第一金属凸点结构(2)、第一IC芯片(3)、键合焊盘(4)、第一塑封料(6)、再布线金属走线层(7)、第一金属层(8)、介电材料层(9)、第二金属层(10)和第一焊球(11);所述第一IC芯片(3)带有键合焊盘(4),第一金属凸点结构(2)上有第二金属层(10),第一塑封料(6)包围了第一IC芯片(3)和第一金属凸点结构(2),第一IC芯片(3)的和第一金属凸点结构(2)的同一个方向的表面裸露;第一IC芯片(3)的键合焊盘(4)与再布线金属走线层(7)连接,再布线金属走线层(7)上制作有第一金属层(8),第一金属层(8)上植有第一焊球(11),在第一IC芯片(3)、第一金属凸点结构(2)和第一塑封料(6)的同一方向的表面涂覆有介电材料层(9),介电材料层(9)包围再布线金属走线层(7);
所述上封装体为第一上封装体(60),其是由第二基板(12)、第一粘片胶(13)、第二IC芯片(14)、第一金属导线(15)、第二塑封料(16)和第二焊球(17)组成,所述第二基板(12)通过第一粘片胶(13)与第二IC芯片(14)连接,第二基板(12)下部还植有第二焊球(17),第一金属导线(15)连接了第二基板(12)和第二IC芯片(14),第二塑封料(16)包围了第一粘片胶(13)、第二IC芯片(14)和第一金属导线(15),第二焊球(17)与下封装体(50)的第二金属层(10)连接。
2.根据权利要求1所述的一种扇出PoP封装结构,其特征在于,所述上封装体为第二上封装体(70),其是由第一上封装体(60)和导热结构层构成,第一上封装体(60)的第二基板(12)下部连接有导热结构层,导热结构层包括第一连接层(18)、金属结构层(19)和第二连接层(20),三者依次连接,第二基板(12)下部与第一连接层(18)连接,第二连接层(20)与下封装体(50)的第一IC芯片(3)连接,第一上封装体(60)的第二焊球(17)与下封装体(50)的第二金属层(10)连接。
3.根据权利要求1所述的一种扇出PoP封装结构,其特征在于,所述上封装体为第三上封装体(80),其是由第二粘片胶(21)、第三IC芯片(22)、第二金属导线(23)和第三塑封料(24)构成,所述第三IC芯片(22)通过第二粘片胶(21)与下封装体(50)的第一IC芯片(3)连接,第二金属导线(23)连接第三IC芯片(22)和下封装体(50)的第二金属层(10),第三塑封料(24)包围了第二金属层(10)、第二粘片胶(21)、第三IC芯片(22)和第二金属导线(23)。
4.根据权利要求1所述一种扇出PoP封装结构,其特征在于,第一金属凸点结构(2)和再布线金属走线层(7)是铜、铜合金、铁、铁合金、镍、镍合金、钨金属材料其中的一种组成。
5.根据权利要求1所述一种扇出PoP封装结构,其特征在于,介电材料层(9)是热固性塑封材料、塞孔树脂、油墨和阻焊绿油绝缘材料中的一种。
6.根据权利要求1所述一种扇出PoP封装结构,其特征在于,第一IC芯片(3)、第一金属凸点结构(2)和第一塑封料(6)裸露的表面在同一平面上。
7.一种扇出PoP封装结构的制造方法,其特征在于,按照以下具体步骤进行:
步骤1:在第一基板(1)的上表面上采用蚀刻或者电镀方法制作第一金属凸点结构(2);
步骤2:将第一IC芯片(3)通过粘贴材料(5)配置于第一基板(1)上,第一IC芯片(3)上有键合焊盘(4);
步骤3:采用注塑方法将第一IC芯片(3)和第一金属凸点结构(2)包覆密封在第一塑封料(6)内,并裸露出第一IC芯片(3)的背面和第一金属凸点结构(2)的上表面,第一IC芯片(3)的背面、第一金属凸点结构(2)的上表面和第一塑封料(6)的上表面在同一平面上;
步骤4:在第一IC芯片(3)的背面、第一金属凸点结构(2)的上表面和第一塑封料(6)的上表面涂覆介电材料层(9),通过曝光、显影方法在介电材料层(9)上形成图形,采用电镀或者化学镀方法制作再布线金属走线层(7),在再布线金属走线层(7)上制作第一金属层(8),采用介电材料层(9)涂覆包裹再布线金属走线层(7),第一IC芯片(3)的键合焊盘(4)与再布线金属走线层(7)互联;
步骤5:采用磨削或者蚀刻方法对第一基板(1)的下表面进行减薄,裸露出第一金属凸点结构(2),去除粘贴材料(5),并在第一金属凸点结构(2)的下表面上制作第二金属层(10);
步骤6:在第一金属层(8)上进行植球和回流工艺得到第一焊球(11)阵列,形成下封装体(50);
步骤7:将下封装体(50)旋转180度,在下封装体(50)上方直接贴装第一上封装体(60),形成扇出PoP封装的产品阵列;
步骤8:切割形成单颗PoP封装。
8.根据权利要求7所述的一种扇出PoP封装结构的制造方法,其特征在于,所述步骤7替换为:在第一上封装体(60)与下封装体(50)之间配置导热结构层,导热结构层包含三层材料结构:与所述第一上封装体(60)的第二基板(12)下表面形成连接的第一连接层(18),设置于第一连接层(18)下的金属结构层(19),设置于所述金属结构层(19)下的第二连接层(20),第二连接层(20)与下封装体(50)的第一IC芯片(3)连接,第一上封装体(60)的第二焊球(17)与下封装体(50)的第二金属层(10)连接,第一上封装体(60)和导热结构层形成第二上封装体(70)。
9.根据权利要求7所述的一种扇出PoP封装结构的制造方法,其特征在于,所述步骤7替换为:第三IC芯片(22)通过第二粘片胶(21)与第一IC芯片(3)连接,第二金属导线(23)连接第三IC芯片(22)和第二金属层(10),第三塑封料(24)包围了第二金属层(10)、第二粘片胶(21)、第三IC芯片(22)和第二金属导线(23),并形成了第三上封装体(80)。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410842516.0A CN104538375A (zh) | 2014-12-30 | 2014-12-30 | 一种扇出PoP封装结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410842516.0A CN104538375A (zh) | 2014-12-30 | 2014-12-30 | 一种扇出PoP封装结构及其制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN104538375A true CN104538375A (zh) | 2015-04-22 |
Family
ID=52853878
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410842516.0A Pending CN104538375A (zh) | 2014-12-30 | 2014-12-30 | 一种扇出PoP封装结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104538375A (zh) |
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105097565A (zh) * | 2015-06-30 | 2015-11-25 | 南通富士通微电子股份有限公司 | 封装结构的形成方法 |
CN105097568A (zh) * | 2015-07-30 | 2015-11-25 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN105097728A (zh) * | 2015-06-30 | 2015-11-25 | 南通富士通微电子股份有限公司 | 封装结构 |
CN105161425A (zh) * | 2015-07-30 | 2015-12-16 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN105161424A (zh) * | 2015-07-30 | 2015-12-16 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN105261601A (zh) * | 2015-09-09 | 2016-01-20 | 苏州日月新半导体有限公司 | 一种双层封装结构及其制造方法 |
CN105470149A (zh) * | 2015-12-22 | 2016-04-06 | 南通富士通微电子股份有限公司 | 贴片元件加工方法 |
CN105489569A (zh) * | 2015-12-24 | 2016-04-13 | 合肥祖安投资合伙企业(有限合伙) | 压力传感器的封装结构及其制造方法 |
CN105845672A (zh) * | 2016-06-15 | 2016-08-10 | 南通富士通微电子股份有限公司 | 封装结构 |
CN105895541A (zh) * | 2016-06-15 | 2016-08-24 | 南通富士通微电子股份有限公司 | 封装结构的形成方法 |
WO2017000852A1 (zh) * | 2015-07-01 | 2017-01-05 | 华进半导体封装先导技术研发中心有限公司 | 一种晶圆级扇出封装的制作方法 |
CN107768320A (zh) * | 2016-08-18 | 2018-03-06 | 恒劲科技股份有限公司 | 电子封装件及其制法 |
CN108010885A (zh) * | 2016-10-31 | 2018-05-08 | 英飞凌科技美国公司 | 用于芯片嵌入式衬底的输入/输出引脚 |
CN108183096A (zh) * | 2017-12-14 | 2018-06-19 | 湖北方晶电子科技有限责任公司 | 封装结构及其制备方法 |
CN109786347A (zh) * | 2018-12-20 | 2019-05-21 | 华进半导体封装先导技术研发中心有限公司 | 芯片的扇出型封装结构和封装方法 |
CN109801894A (zh) * | 2018-12-28 | 2019-05-24 | 华进半导体封装先导技术研发中心有限公司 | 芯片封装结构和封装方法 |
CN111490019A (zh) * | 2020-04-24 | 2020-08-04 | 济南南知信息科技有限公司 | 一种集成电路结构及其制造方法 |
TWI702709B (zh) * | 2015-05-22 | 2020-08-21 | 美商艾馬克科技公司 | 用以製造具有多層模製導電基板和結構之半導體封裝的方法 |
CN114937614A (zh) * | 2022-05-25 | 2022-08-23 | 长电集成电路(绍兴)有限公司 | 布线层结构的制备方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120032340A1 (en) * | 2010-08-06 | 2012-02-09 | Stats Chippac, Ltd. | Semiconductor Die and Method of Forming FO-WLCSP Vertical Interconnect Using TSV and TMV |
CN102522380A (zh) * | 2011-12-21 | 2012-06-27 | 华为技术有限公司 | 一种PoP封装结构 |
US20140001653A1 (en) * | 2012-06-28 | 2014-01-02 | Samsung Electronics Co., Ltd. | Package-on-package device and method of fabricating the same |
CN103915414A (zh) * | 2012-12-31 | 2014-07-09 | 英特尔移动通信有限责任公司 | 倒装芯片晶片级封装及其方法 |
CN103915413A (zh) * | 2012-12-28 | 2014-07-09 | 台湾积体电路制造股份有限公司 | 层叠封装接合结构 |
-
2014
- 2014-12-30 CN CN201410842516.0A patent/CN104538375A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120032340A1 (en) * | 2010-08-06 | 2012-02-09 | Stats Chippac, Ltd. | Semiconductor Die and Method of Forming FO-WLCSP Vertical Interconnect Using TSV and TMV |
CN102522380A (zh) * | 2011-12-21 | 2012-06-27 | 华为技术有限公司 | 一种PoP封装结构 |
US20140001653A1 (en) * | 2012-06-28 | 2014-01-02 | Samsung Electronics Co., Ltd. | Package-on-package device and method of fabricating the same |
CN103915413A (zh) * | 2012-12-28 | 2014-07-09 | 台湾积体电路制造股份有限公司 | 层叠封装接合结构 |
CN103915414A (zh) * | 2012-12-31 | 2014-07-09 | 英特尔移动通信有限责任公司 | 倒装芯片晶片级封装及其方法 |
Cited By (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI702709B (zh) * | 2015-05-22 | 2020-08-21 | 美商艾馬克科技公司 | 用以製造具有多層模製導電基板和結構之半導體封裝的方法 |
CN105097728B (zh) * | 2015-06-30 | 2018-04-03 | 通富微电子股份有限公司 | 封装结构 |
CN105097728A (zh) * | 2015-06-30 | 2015-11-25 | 南通富士通微电子股份有限公司 | 封装结构 |
CN105097565B (zh) * | 2015-06-30 | 2018-01-30 | 通富微电子股份有限公司 | 封装结构的形成方法 |
CN105097565A (zh) * | 2015-06-30 | 2015-11-25 | 南通富士通微电子股份有限公司 | 封装结构的形成方法 |
WO2017000852A1 (zh) * | 2015-07-01 | 2017-01-05 | 华进半导体封装先导技术研发中心有限公司 | 一种晶圆级扇出封装的制作方法 |
CN105097568A (zh) * | 2015-07-30 | 2015-11-25 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN105161425A (zh) * | 2015-07-30 | 2015-12-16 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN105161424A (zh) * | 2015-07-30 | 2015-12-16 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN105261601B (zh) * | 2015-09-09 | 2016-08-24 | 苏州日月新半导体有限公司 | 一种双层封装结构及其制造方法 |
CN105261601A (zh) * | 2015-09-09 | 2016-01-20 | 苏州日月新半导体有限公司 | 一种双层封装结构及其制造方法 |
CN105470149B (zh) * | 2015-12-22 | 2018-07-31 | 通富微电子股份有限公司 | 贴片元件加工方法 |
CN105470149A (zh) * | 2015-12-22 | 2016-04-06 | 南通富士通微电子股份有限公司 | 贴片元件加工方法 |
CN105489569A (zh) * | 2015-12-24 | 2016-04-13 | 合肥祖安投资合伙企业(有限合伙) | 压力传感器的封装结构及其制造方法 |
CN105489569B (zh) * | 2015-12-24 | 2020-01-07 | 合肥矽迈微电子科技有限公司 | 压力传感器的封装结构及其制造方法 |
CN105845672A (zh) * | 2016-06-15 | 2016-08-10 | 南通富士通微电子股份有限公司 | 封装结构 |
CN105895541A (zh) * | 2016-06-15 | 2016-08-24 | 南通富士通微电子股份有限公司 | 封装结构的形成方法 |
CN105845672B (zh) * | 2016-06-15 | 2018-10-23 | 通富微电子股份有限公司 | 封装结构 |
CN105895541B (zh) * | 2016-06-15 | 2018-10-23 | 通富微电子股份有限公司 | 封装结构的形成方法 |
CN107768320A (zh) * | 2016-08-18 | 2018-03-06 | 恒劲科技股份有限公司 | 电子封装件及其制法 |
CN108010885A (zh) * | 2016-10-31 | 2018-05-08 | 英飞凌科技美国公司 | 用于芯片嵌入式衬底的输入/输出引脚 |
US11101221B2 (en) | 2016-10-31 | 2021-08-24 | Infineon Technologies Americas Corp. | Input/output pins for chip-embedded substrate |
CN108183096A (zh) * | 2017-12-14 | 2018-06-19 | 湖北方晶电子科技有限责任公司 | 封装结构及其制备方法 |
CN109786347A (zh) * | 2018-12-20 | 2019-05-21 | 华进半导体封装先导技术研发中心有限公司 | 芯片的扇出型封装结构和封装方法 |
CN109801894A (zh) * | 2018-12-28 | 2019-05-24 | 华进半导体封装先导技术研发中心有限公司 | 芯片封装结构和封装方法 |
CN111490019A (zh) * | 2020-04-24 | 2020-08-04 | 济南南知信息科技有限公司 | 一种集成电路结构及其制造方法 |
CN111490019B (zh) * | 2020-04-24 | 2022-01-07 | 天津恒立远大仪表股份有限公司 | 一种集成电路结构及其制造方法 |
CN114937614A (zh) * | 2022-05-25 | 2022-08-23 | 长电集成电路(绍兴)有限公司 | 布线层结构的制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104538375A (zh) | 一种扇出PoP封装结构及其制造方法 | |
US10559525B2 (en) | Embedded silicon substrate fan-out type 3D packaging structure | |
CN107978583B (zh) | 封装结构及其制造方法 | |
CN105374693B (zh) | 半导体封装件及其形成方法 | |
TWI499030B (zh) | 在矽穿孔插入物中形成開放孔穴以包含在晶圓級晶片尺寸模組封裝的半導體晶粒之半導體裝置和方法 | |
CN104505382A (zh) | 一种圆片级扇出PoP封装结构及其制造方法 | |
CN116169110A (zh) | 一种芯片及封装方法 | |
CN106486383A (zh) | 封装结构及其制造方法 | |
TW201104797A (en) | Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP | |
JP2010536178A (ja) | スルーボディ導電性ビアを備えたパッケージ化された集積回路デバイス、及び、それを製造する方法 | |
CN103715166A (zh) | 用于部件封装件的装置和方法 | |
US20070141761A1 (en) | Method for fabricating semiconductor packages, and structure and method for positioning semiconductor components | |
CN104659004A (zh) | 一种PoP封装结构及其制造方法 | |
CN104752367A (zh) | 晶圆级封装结构及其形成方法 | |
TW201203400A (en) | Semiconductor device and method of forming perforated opening in bottom substrate of flipchip pop assembly to reduce bleeding of underfill material | |
CN107622996B (zh) | 三维高密度扇出型封装结构及其制造方法 | |
US10177117B2 (en) | Method for fabricating semiconductor package having a multi-layer molded conductive substrate and structure | |
CN114496960A (zh) | 基于tsv硅转接基板堆叠的集成封装结构及制造方法 | |
CN110634832A (zh) | 一种基于硅通孔转接板的封装结构及其制作方法 | |
CN114388375A (zh) | 形成芯片封装体的方法和芯片封装体 | |
CN103972113B (zh) | 封装方法 | |
CN113410215A (zh) | 半导体封装结构及其制备方法 | |
CN105161475B (zh) | 带有双圈焊凸点的无引脚csp堆叠封装件及其制造方法 | |
CN104659021A (zh) | 一种三维圆片级扇出PoP封装结构及其制造方法 | |
KR20150078161A (ko) | 반도체 패키지 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150422 |
|
WD01 | Invention patent application deemed withdrawn after publication |