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CN110993517A - 一种芯片堆叠封装方法及封装结构 - Google Patents

一种芯片堆叠封装方法及封装结构 Download PDF

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姚大平
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Jiangsu Zhongke Zhixin Integration Technology Co ltd
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Abstract

本发明公开了一种芯片堆叠封装方法及封装结构，该方法包括：制备第一堆叠模块；第一堆叠模块包括第一芯片、第一封装体和第一堆叠连接件；第一封装体包封第一芯片，第一堆叠连接件设置于第一封装体中，且第一堆叠连接件的一端与第一芯片相耦合，另一端通过所第一述封装体中与第一堆叠连接件相对应的凹槽显露于第一封装体外；制备第二堆叠模块；第二堆叠模块包括第二芯片、第二封装体和第二堆叠连接件；第二封装体包封第二芯片，第二堆叠连接件的一端与第二芯片相耦合，另一端朝向远离第二芯片的方向延伸；将第二堆叠连接件通过凹槽耦合至对应的第一堆叠连接件。通过实施该方法，能够降低芯片堆叠封装结构的制备成本，且提高产品的良率。

Description

一种芯片堆叠封装方法及封装结构
技术领域
本发明涉及半导体集成电路封装技术领域，尤其涉及到一种芯片堆叠封装方法及封装结构。
背景技术
目前，芯片堆叠方法多采用重布线基板的引线键合(wire bond)或者倒装芯片(Flip chip)的封装方式：首先在底层基板上预留焊垫或者穿透塑膜过孔，而后将上层封装芯片采用引线键合(wire bond，简称WB)或倒装焊接(Flip-Chip，简称FC)或者两种结合的方式实现上下芯片的连通。但是，由于基板的存在使得堆叠封装高度变高，限制了其在超薄型电子产品中的应用。因此，为了解决该问题，业界提出了基于扇出型封装(Fan-out)以及嵌入式层压(Embedded IC)的芯片堆叠封装方式，特别是基于扇出型的叠封方式，整体封装器件可以做得非常薄。
但是，由于芯片堆叠封装结构一般具有多层结构，其中任一层结构的出错都将会导致整个芯片堆叠封装无效，因此，若在制备整个芯片堆叠封装结构后一次性进行芯片是否合格的检测，则任何一层前述制备的结构出错将会导致后续的所有层结构的制备失去意义，从而导致了不合格成品的生产，制备得到的芯片封装结构的良率较低，也即导致了芯片堆叠封装结构的整体制备成本的增加。
发明内容
因此，本发明要解决的技术问题在于，解决现有芯片堆叠封装结构的制备工艺方法可能生产较多不合格成品，导致芯片封装结构的生产良率较低，芯片堆叠封装结构的制备成本增加的问题。
为此，根据第一方面，本发明提供了一种芯片堆叠封装方法，包括如下步骤：制备第一堆叠模块；第一堆叠模块包括第一芯片、第一封装体和第一堆叠连接件；第一封装体包封第一芯片，第一堆叠连接件设置于第一封装体中，且第一堆叠连接件的一端与第一芯片相耦合，另一端通过所第一述封装体中与第一堆叠连接件相对应的凹槽显露于第一封装体外；制备第二堆叠模块；第二堆叠模块包括第二芯片、第二封装体和第二堆叠连接件；第二封装体包封第二芯片，第二堆叠连接件的一端与第二芯片相耦合，另一端朝向远离第二芯片的方向延伸；第二堆叠连接件与第一堆叠连接件一一对应设置；将第二堆叠连接件通过凹槽耦合至对应的第一堆叠连接件。
可选地，第一封装模块还包括第一重布线层；制备第一堆叠模块的步骤包括：制备第一重布线层；在第一重布线层上设置第一芯片和第一堆叠连接件；第一芯片和第一堆叠连接件均与第一重布线层相耦合；在第一重布线上设置第一封装体，第一封装体包封第一芯片和第一堆叠连接件；在第一封装体中设置与第一堆叠连接件相对应的凹槽，第一堆叠连接件通过凹槽显露于第一封装体外。
可选地，在第一重布线层上设置第一芯片和第一堆叠连接件的步骤，包括：在第一重布线层上设置第一堆叠连接件；在第一芯片的焊盘上制备电连接凸点；将第一芯片通过电连接凸点贴装于第一重布线层上；对电连接凸点进行加热，并在第一芯片上施加朝向第一重布线层的压力，使电连接凸点与第一重布线层紧密结合；第一芯片通过电连接凸点与第一重布线层相耦合。
可选地，第二堆叠封装模块还包括第二重布线层；制备第二堆叠模块的步骤包括：制备第二封装体，第二封装体包封第二芯片；在封装体靠近第二芯片的器件面的表面制备第二重布线层；第二芯片与第二重布线层相耦合；在第二重布线层远离第二芯片的表面制备第二堆叠连接件，第二堆叠连接件的一端与第二重布线层相耦合，另一端朝向远离第二重布线层的方向延伸。
可选地，将第二堆叠连接件通过凹槽耦合至对应的第一堆叠连接件的步骤，包括：在凹槽底部涂敷纳米金属胶；将第二堆叠连接件与对应的第一堆叠连接件进行对位，并将第二堆叠连接件置于对应的凹槽中；加热活化纳米金属胶，使第二堆叠连接件与对应的第一堆叠连接件相耦合。
根据第二方面，本发明还提供了一种芯片堆叠封装结构，包括：第一堆叠模块，包括第一芯片、第一封装体和第一堆叠连接件；第一封装体包封第一芯片，且第一堆叠连接件的一端与第一芯片相耦合，另一端通过所第一述封装体中与第一堆叠连接件相对应的凹槽显露于第一封装体外；第二堆叠模块，包括第二芯片、第二封装体和第二堆叠连接件；第二封装体包封第二芯片，第二堆叠连接件的一端与第二芯片相耦合，另一端朝向远离第二芯片的方向延伸；第二堆叠连接件与第一堆叠连接件一一对应设置，第二堆叠连接件通过凹槽与对应的第一堆叠连接件相耦合。
可选地，第一堆叠模块还包括：第一重布线层，第一芯片、第一堆叠连接件和第一封装体均设置于第一重布线层上，第一封装体包封第一芯片和第一堆叠连接件，第一芯片和第一堆叠连接件均与第一重布线层相耦合。
可选地，第一堆叠模块还包括：电连接凸点，设置于第一芯片的焊盘上，第一芯片通过电连接凸点与第一重布线层相耦合；间隙填充层，设置于第一芯片和第一重布线层之间，用于填充第一芯片和第一重布线层之间的间隙；第一堆叠连接件的高度大于间隙填充层的厚度。
可选地，第二堆叠模块还包括：第二重布线层，第二芯片设置于第二重布线层上，且第二芯片与第二重布线层相耦合；第二堆叠连接件设置于第二重布线层远离第二芯片的表面，第二堆叠连接件的一端与第二重布线层相耦合，另一端朝向远离第二重布线层的方向延伸。
可选地，第二堆叠连接件通过设置于凹槽底部的纳米金属胶与对应的第一堆叠连接件相耦合。
本发明提供的技术方案，具有如下优点：
1、本发明提供的芯片堆叠封装方法，通过先制备包括第一芯片等多个结构的第一堆叠模块，再制备包括第二芯片的等多个结构的第二堆叠模块，并在完成上述两个堆叠模块的制备后，通过第一堆叠模块中的第一堆叠连接件以及第二堆叠模块中的第二堆叠连接件将第一堆叠模块和第二堆叠模块进行耦合，最终得到芯片堆叠封装结构，而由于在完成每个堆叠模块的制备后进行合格性检测，因此，若有一个堆叠模块不合格，则将被废弃的仅为该模块本身，而非整个芯片堆叠封装结构，将极大的减小会产生无效成品的可能性，降低芯片堆叠封装结构的制备成本；且由于第一堆叠模块和第二堆叠模块均为合格模块，与一次性堆叠相比，本发明的方法制备芯片堆叠封装结构的良率也较高。
此外，由于第一堆叠模块和第二堆叠模块的耦合结构包括第一堆叠连接件和第二堆叠连接件两部分，相对于仅使用一个连接件进行耦合，对该第一堆叠连接件和第二堆叠连接件的延伸长度的要求均较低，制备难度也较低，从而能够降低芯片堆叠封装方法的实施难度。
2、本发明提供的芯片堆叠封装方法，通过先制备第一重布线层，再在第一重布线层上设置与该第一重布线层相耦合的第一芯片以及第一堆叠连接件，也即通过第一重布线层实现第一堆叠连接件与第一芯片的耦合，能够降低包封第一芯片和第一堆叠连接件的第一封装体的制备难度。
3、本发明提供的芯片堆叠封装方法，通过先在第一重布线层上设置第一堆叠连接件，再设置第一芯片，是第一堆叠连接件能够成为第一芯片的贴装对位标准，提高第一芯片的贴装精度；通过先在第一芯片的焊盘上设置电连接凸点，再将第一芯片通过该电连接凸点贴装于重布线层上，能够降低第一芯片与第一重布线层的贴合难度，从而降低芯片堆叠封装方法的实施难度。
4、本发明提供的芯片堆叠封装方法，通过先制备包封第二芯片的第二封装体，再在封装体靠近第二芯片的器件面的表面制备第二重布线层后，在第二重布线层远离第二芯片的表面制备第二堆叠连接件，最终实现第二堆叠封装件通过第二重布线层与第二芯片相耦合，能够使第二堆叠封装件通过第二重布线层的内部走线的位置实现与第一堆叠连接件的一一对应，从而能够减小对第二芯片焊盘尺寸的要求，也即能够减小对第二芯片类型的限制，从而能够扩大该芯片堆叠封装方法的应用范围。
5、本发明提供的芯片堆叠封装结构，通过将整个芯片堆叠封装结构模块化，使在每个模块制备结束后的合格性检测中，及时发现各个模块中的不合格产品，从而能够提高芯片堆叠封装结构的合格率，降低多种(颗)芯片堆叠封装结构的制备成本；此外通过将两个模块的连接件设置为第一堆叠连接件和第二堆叠连接件两部分，能够降低对该两个连接件中的每一个的延伸长度要求，从而能够降低该两个连接件的制备难度，也即降低该芯片堆叠封装结构的制备难度。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为实施例1提供的一种芯片堆叠封装方法的种工艺流程图；
图2为执行实施例1中步骤S101所呈现的结构示意图；
图3为执行实施例1中步骤S102所呈现的结构示意图；
图4为执行实施例1中步骤S103所呈现的结构示意图和实施例2提供的一种芯片堆叠封装结构的结构示意图；；
图5为图1中步骤S101的一种具体工艺示意图；
图6为执行实施例1中步骤S201-S202所呈现的结构示意图；
图7为执行实施例1中步骤S203-S204所呈现的结构示意图；
图8为图5中步骤S202的一种具体工艺示意图；
图9为图1中步骤S102的一种具体工艺示意图；
图10为执行实施例1中步骤S401所呈现的结构示意图；
图11为执行实施例1中步骤S402-S403所呈现的结构示意图；
附图标记说明：
1-第一堆叠模块；11-第一芯片；12-第一封装体；13-第一堆叠连接件；14-凹槽；15-第一重布线层；16-电连接凸点；17-间隙填充层；18-第一临时基板；2-第二堆叠模块；21-第二芯片；22-第二封装体；23-第二堆叠连接件；24-第二重布线层；25-第二临时基板；3-底部填充胶。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
实施例1
本实施例提供了一种扇出芯片堆叠封装方法，如图1所示，该封装结构方法包括如下步骤：
S101：制备第一堆叠模块1。
在这里，如图2所示，第一堆叠模块1包括第一芯片11、第一封装体12和第一堆叠连接件13，其中，第一封装体12包封第一芯片11，第一堆叠连接件13也设置于第一封装体12中，且第一堆叠连接件13的一端与第一芯片11相耦合，另一端通过所第一述封装体中与第一堆叠连接件13相对应的凹槽14显露于第一封装体12外。
在这里，第一芯片11是第一堆叠模块1中的所有芯片的统称，具体地，第一芯片11可以为一个芯片也可以为多个芯片，且当第一芯片11为多个芯片时，该多个芯片可以为同一类型的芯片，也可以为不同类型的芯片，给第一芯片11包括的芯片的数量以及类型均可以根据实际应用场景的需要进行设置。
在这里，第一堆叠连接件13与第一芯片11之间的连接结构为现有连接结构中的任意一种，例如，第一堆叠连接件13可以通过预先制备的图案化的基板与第一芯片11进行耦合，也可以通过在第一芯片11的器件面上制备的重布线层进行耦合(图2即是以连接结构为重布线层进行示出)，当然，第一堆叠连接件13还可以通过焊线与第一芯片11进行耦合，具体耦合方式在此不做任何限制。
在这里，第一堆叠封装件的另一端通过所第一述封装体中与第一堆叠连接件13相对应的凹槽14显露于第一封装体12外是指，当第一封装体12中未设置于第一堆叠连接件13相对应的凹槽14时，第一堆叠连接件13被包封于第一封装体12中。同时，本领域技术人员应当可以理解，为了后续通过第一堆叠连接件13和第二堆叠连接的耦合实现第一堆叠模块1和第二堆叠模块2的耦合，第一堆叠连接件13在第一封装体12中朝向预定情形中第一封装体12距离第二堆叠模块2最近的表面延伸，图2中的第一堆叠连接件13朝向第一封装体12的上表面延伸仅是本发明实施例的一种可能形式，若在预定情形中距离第二堆叠模块2最近的表面为第一封装体12的一个侧面，则第一堆叠连接件13朝向该侧面延伸(此处的上表面和侧面均是指第一堆叠模块1在图2所示情形下，第一封装体12的上表面和侧面)。
在这里，为了降低最终制备得到的芯片堆叠封装结构的厚度，第一封装体12的上表面仅略高于第一芯片11的上表面，甚至，可以与第一芯片11的上表面位于同一表面，也即第一芯片11的上表面可以线路于第一封装体12外。
S102：制备第二堆叠模块2。
在这里，如图3所示，第二堆叠模块2包括第二芯片21、第二封装体22和第二堆叠连接件23，其中，第二封装体22包封第二芯片21，第二堆叠连接件23的一端与第二芯片21相耦合，另一端朝向远离第二芯片21的方向延伸，第二堆叠连接件23与第一堆叠连接件13一一对应设置。
在这里，第二芯片21是第二堆叠模块2中的所有芯片的统称，具体地，第二芯片21可以为一个芯片也可以为多个芯片，且当第二芯片21为多个芯片时，该多个芯片可以为同一类型的芯片，也可以为不同类型的芯片，给第二芯片21包括的芯片的数量以及类型均可以根据实际应用场景的需要进行设置。
在这里，第二堆叠连接件23与第二芯片21之间的连接结构为现有连接结构中的任意一种，例如，第二堆叠连接件23可以通过预先制备的图案化的基板与第二芯片21进行耦合，也可以通过在第二芯片21的器件面上制备的重布线层进行耦合(图3即是以连接结构为重布线层进行示出)，当然，第二堆叠连接件23也可以与第二芯片21进行耦合，具体耦合方式在此不做任何限制。
在这里，为了使最终制备得到的芯片堆叠封装结构具备形状上的规则性，可以设置第二堆叠模块2与第一堆叠模块1，以使第二堆叠模块2与第一堆叠模块1耦合时相邻的表面的面积相等。
S103：将第二堆叠连接件23通过凹槽14耦合至对应的第一堆叠连接件13。在这里，将第二堆叠连接件23与对应的第一堆叠连接件13相耦合后得到的芯片堆叠封装结构如图4所示。
在这里，可以首先将第一堆叠连接件13与对应的凹槽14精准对位，然后将第二堆叠连接件23与对应的第一堆叠连接件13导电互连的方式，实现将第二堆叠连接件23通过凹槽14耦合至对应的第一堆叠连接件13，具体地，可以通过在凹槽14底部涂敷助焊剂，然后将第二堆叠连接件23通过凹槽14焊接至对应的第一堆叠连接件13，也可以通过凹槽14底部涂敷导电胶，然后将第一堆叠连接件13通过凹槽14粘贴至对应的第一堆叠连接件13，实现将第二堆叠连接件23与对应的第一堆叠连接件13导电互连。
在可选的实施例中，涂敷于凹槽14底部的还可以为纳米金属胶，具体地：首先在在凹槽14底部涂敷纳米金属胶，然后将第二堆叠连接件23与对应的第一堆叠连接件13进行对位，并将第二堆叠连接件23置于对应的凹槽14中，最后加热活化纳米金属胶，使第二堆叠连接件23与对应的第一堆叠连接件13相耦合。
在这里，需要说明的是，虽然，本发明实施例中均以“第一堆叠模块”和“第二堆叠模块”对制备以及堆叠的对象进行描述，但是本领域技术人员应该可以理解，执行步骤S101后得到的第一堆叠模块1以及执行步骤S102后得到的第二堆叠模块2不应被限定为切割后的单个的堆叠模块，而应该也包括其上制备有多个第一堆叠模块1或者多个第二堆叠模块2的，未被切割的晶圆整体，相应地，步骤S103中第一堆叠模块1和第二堆叠模块2的耦合也包括：切割后的第一堆叠模块1与切割后的第二堆叠模块2的耦合，切割后的第一堆叠模块1与其上制备有多个第二堆叠模块2的晶圆的耦合，切割后的第二堆叠模块2与其上制备有多个第一堆叠模块1的晶圆的耦合，以及其上制备有多个第一堆叠模块1的晶圆与其上制备有多个第二堆叠模块2的晶圆的耦合。
在这里，若第二堆叠连接件23通过凹槽14耦合至对应的第一堆叠连接件13后，第一堆叠模块1与第二堆叠模块2之间存在间隙，则为了填充该间隙从而保证制备得到的芯片堆叠封装结构的内部密封性，可以在第一堆叠模块1与第二堆叠模块2之间设置底部填充胶3。
在这里，需要说明的是，虽然本发明实施例仅陈述了制备包括两个堆叠模块(第一堆叠模块1和第二堆叠模块2)的芯片堆叠结构的制备方法，但是本领域的技术人员应当可以理解，上述芯片堆叠封装方法还可以被用以制备包括三个及三个以上的堆叠模块的芯片堆叠封装结构，其中第三堆叠模块与第二堆叠模块2之间的结构、关系及制备方式，以及第四堆叠模块与第三堆叠模块之间的结构、关系及制备方式，均可以参照上述第二堆叠模块2与第一堆叠模块1之间的结构、关系及制备方式来理解，在此不再赘述。
在本发明实施例中，通过先制备包括第一芯片11等多个结构的第一堆叠模块1，再制备包括第二芯片21的等多个结构的第二堆叠模块2，并在完成上述两个堆叠模块的制备后，通过第一堆叠模块1中的第一堆叠连接件13以及第二堆叠模块2中的第二堆叠连接件23将第一堆叠模块1和第二堆叠模块2进行耦合，最终得到芯片堆叠封装结构，而由于在完成每个堆叠模块的制备后进行合格性检测，因此，若有一个堆叠模块不合格，则将被废弃的仅为该模块本身，而非整个芯片堆叠封装结构，将极大的减小会产生无效成品的可能性，降低芯片堆叠封装结构的制备成本；且由于第一堆叠模块1和第二堆叠模块2均为合格模块，与一次性堆叠相比，本发明的方法制备芯片堆叠封装结构的良率也较高。
此外，由于第一堆叠模块1和第二堆叠模块2的耦合结构包括第一堆叠连接件13和第二堆叠连接件23两部分，相对于仅使用一个连接件进行耦合，对该第一堆叠连接件13和第二堆叠连接件23的延伸长度的要求均较低，制备难度也较低，从而能够降低该芯片堆叠封装方法的实施难度。
在可选的实施例中，以第一封装模块还包括第一重布线层15，且第一堆叠模块1与第二堆叠模块2耦合时，与第二堆叠模块2距离最近的表面为图2中的第一封装体12的上表面为例描述本发明实施例，则如图5所示，步骤S101具体包括如下步骤：
S201：制备第一重布线层15。
在这里，如图6和图7所示，步骤S201-步骤S204对应的制备流程均可以在第一临时基板18上实施，且为了方便剥离，第一临时基板18和第一重布线层15之间还设置有临时键合胶。
在这里，第一重布线层15的具体制备工艺均为现有技术，在此不再赘述。
S202：在第一重布线层15上设置第一芯片11和第一堆叠连接件13。
在这里，如图6所示，第一芯片11和第一堆叠连接件13均与第一重布线层15相耦合，具体地，第一芯片11按照第一芯片11的器件面朝向第一重布线层15的方向耦合至第一重布线层15，第一堆叠连接件13为一端与柱形连接件，且该柱形连接件的一端与第一重布线层15相耦合，另一端朝向远离第一重布线层15的方向延伸。在具体实施例中，第一芯片11可以被设置于芯片的焊盘上或者第一重布线层15的焊盘上的助焊剂或者导电胶等直接耦合第一重布线层15，此外，第一芯片11也可以通过预先设置于第一芯片11的焊盘上的电连接凸点16被耦合至第一重布线层15(图6进而图7均以第一芯片11的焊盘上预先设置电连接凸点16为例进行示出)。
S203：在第一重布线上设置第一封装体12，第一封装体12包封第一芯片11和第一堆叠连接件13。
S204：在第一封装体12中设置与第一堆叠连接件13相对应的凹槽14，第一堆叠连接件13通过凹槽14显露于第一封装体12外。
在这里，执行步骤S203和步骤S204制备得到的结构如图7所示。
在这里，当执行完上述步骤S201-S204时，如图4所示，可以将第一临时基板18以及其上的临时键合胶与第一重布线层15剥离，且还可以根据实际应用的需要，在第一重布线层15远离第一芯片11的表面上设置锡球。
在本发明实施例中，通过先制备第一重布线层15，再在第一重布线层15上设置与该第一重布线层15相耦合的第一芯片11以及第一堆叠连接件13，也即通过第一重布线层15实现第一堆叠连接件13与第一芯片11的耦合，能够降低包封第一芯片11和第一堆叠连接件13的第一封装体12的制备难度。
此外，通过先制备第一堆叠连接件13然后再第一封装体12的制备流程，使第一堆叠连接件13能够直接制备，相对于先制备第一封装体12然后制备第一堆叠连接件13，使第一堆叠连接件13需要在第一封装体12中设置盲孔并填充该盲孔才能制备的制备流程，本发明实施例中的制备流程的实现难度较低，也即能够降低本发明实施例中的芯片堆叠封装方法的实施难度。
在可选的实施例中，如图8以及图6-图7所示，步骤S202具体包括如下步骤：
S301：在第一重布线层15上设置第一堆叠连接件13。
在这里，第一堆叠连接件13可以通过在第一重布线层15上焊接金属柱或者通过在第一重布线层15上沉积形成金属柱等任意一种能够制备形成金属柱的方式，完成第一堆叠连接件13的制备，具体制备方式在此不做限制。
S302：在第一芯片11的焊盘上制备电连接凸点16。在这里，电连接凸点16可以为金属凸点，如铜凸点或者金凸点等，同时为了便于金属凸点与第一重布线层15的耦合，还可以将金属凸点的尾端(用于与第一重布线层15耦合的端部)设置为锡(或含银)质端点。
S303：将第一芯片11通过电连接凸点16贴装于第一重布线层15上。
在这里，在将第一芯片11贴装于第一重布线层15上之前，可以现在第一重布线层15中用于与第一芯片11耦合的焊盘上涂敷助焊剂。
S304：对电连接凸点16进行加热，并在第一芯片11上施加朝向第一重布线层15的压力，使电连接凸点16与第一重布线层15紧密结合。
在这里，如图6和图7所示，第一芯片11通过电连接凸点16与第一重布线层15相耦合。
在这里，由于耦合后的第一芯片11和第一重布线层15之间一般仍会有一定的间隙，因此，如图7所示，为了填充该间隙从而保证制备得到的芯片堆叠封装结构的内部密封性，可以在第一堆芯片与第一重布线层15之间设置间隙填充层17，在这里，第一堆叠连接件13的高度大于间隙填充层17的厚度。
在本发明实施例中，通过先在第一重布线层15上设置第一堆叠连接件13，再设置第一芯片11，是第一堆叠连接件13能够成为第一芯片11的贴装对位标准，提高第一芯片11的贴装精度；通过先在第一芯片11的焊盘上设置电连接凸点16，再将第一芯片11通过该电连接凸点16贴装于重布线层上，能够降低第一芯片11与第一重布线层15的贴合难度，从而能够降低该芯片堆叠封装方法的实施难度。
在可选的实施例中，如图9所示，步骤S102具体包括如下步骤：
S401：制备第二封装体22，第二封装体22包封第二芯片21。
在这里，如图10所示，可以通过按照第二芯片21的器件面朝向第二临时基板25的方向，将第二芯片21贴装于第二临时基板25上(为了方便后续玻璃该第二临时基板25，第二临时基板25上设置也有临时键合胶)，再在第二临时基板25上制备包封第二芯片21的第二封装体22，然后再剥离第二临时基板25(以及其上的临时键合胶)的方式，完成包封第二芯片21的第二封装体22的制备。
S402：在封装体靠近第二芯片21的器件面的表面制备第二重布线层24。在这里，如图11所示，第二芯片21与第二重布线层24相耦合。
S403：在第二重布线层24远离第二芯片21的表面制备第二堆叠连接件23，第二堆叠连接件23的一端与第二重布线层24相耦合，另一端朝向远离第二重布线层24的方向延伸。
在这里，如图11所示，第二堆叠连接件23可以为金属柱状连接件，同时，为了方便后续将第二堆叠连接件23耦合至第一堆叠连接件13，也可以将第二堆叠连接件23的尾端(用以与第一堆叠连接件13相耦合的端部)设置为锡(或含银)质端部。
在本发明实施例中，通过先制备包封第二芯片21的第二封装体22，再在封装体靠近第二芯片21的器件面的表面制备第二重布线层24后，在第二重布线层24远离第二芯片21的表面制备第二堆叠连接件23，最终实现第二堆叠封装件通过第二重布线层24与第二芯片21相耦合，能够使第二堆叠封装件通过第二重布线层24的内部走线的位置实现与第一堆叠连接件13的一一对应，从而能够减小对第二芯片21的焊盘尺寸的要求，也即能够减小对第二芯片21类型的限制，从而能够扩大该芯片堆叠封装方法的应用范围。
实施例2
本实施例提供了一种芯片堆叠封装结构，且该芯片堆叠封装结构可以根据实施例1中的芯片堆叠封装方法及其优选实施方式制备，已经进行过说明的不再赘述。
本发明实施例提供的芯片堆叠封装结构，如图4所示，包括：第一堆叠模块1和第二堆叠模块2。
其中，第一堆叠模块1包括第一芯片11、第一封装体12和第一堆叠连接件13。具体地，第一封装体12包封第一芯片11，且第一堆叠连接件13的一端与第一芯片11相耦合，另一端通过所第一述封装体中与第一堆叠连接件13相对应的凹槽14显露于第一封装体12外。第二堆叠模块2包括第二芯片21、第二封装体22和第二堆叠连接件23，具体地，第二封装体22包封第二芯片21，第二堆叠连接件23的一端与第二芯片21相耦合，另一端朝向远离第二芯片21的方向延伸。
在这里，第二堆叠连接件23与第一堆叠连接件13一一对应设置，第二堆叠连接件23通过凹槽14与对应的第一堆叠连接件13相耦合。
在这里，为了使最终制备得到的芯片堆叠封装结构具备形状上的规则性，可以设置第二堆叠模块2与第一堆叠模块1，以使第二堆叠模块2与第一堆叠模块1耦合时相邻的表面的面积相等。
在这里，第二堆叠连接件23可以通过设置于凹槽14底部的助焊剂或者导电胶等与对应的第一堆叠连接件13相耦合，可选地，第二堆叠连接件23还可以通过设置于凹槽14底部的纳米金属胶与对应的第一堆叠连接件13相耦合。
在这里，若第二堆叠连接件23通过凹槽14耦合至对应的第一堆叠连接件13后，第一堆叠模块1与第二堆叠模块2之间存在间隙，则为了填充该间隙从而保证制备得到的芯片堆叠封装结构的内部密封性，可以在第一堆叠模块1与第二堆叠模块2之间设置如图4所示的底部填充胶3。
在本发明实施例中，通过将整个芯片堆叠封装结构模块化，使在每个模块制备结束后的合格性检测中，及时发现各个模块中的不合格产品，从而能够提高芯片堆叠封装结构的合格率，降低芯片堆叠封装结构的制备成本；此外通过将两个模块的连接件设置为第一堆叠连接件13和第二堆叠连接件23两部分，能够降低对该两个连接件中的每一个的延伸长度要求，从而能够降低该两个连接件的制备难度，也即降低该芯片堆叠封装结构的制备难度。
在可选的实施例中，第一堆叠模块1还包括第一重布线层15，第一芯片11、第一堆叠连接件13和第一封装体12均设置于第一重布线层15上，第一封装体12包封第一芯片11和第一堆叠连接件13，第一芯片11和第一堆叠连接件13均与第一重布线层15相耦合。
在可选的实施例中，第一堆叠模块1还包括电连接凸点16和间隙填充层17，其中，电连接凸点16设置于第一芯片11的焊盘上，第一芯片11通过电连接凸点16与第一重布线层15相耦合；间隙填充层17设置于第一芯片11和第一重布线层15之间，用于填充第一芯片11和第一重布线层15之间的间隙，在这里，第一堆叠连接件13的高度大于间隙填充层17的厚度。
在这里，电连接凸点16可以为金属凸点，如铜凸点或者金凸点等，同时为了便于金属凸点与第一重布线层15的耦合，还可以将金属凸点的尾端(用于与第一重布线层15耦合的端部)设置为锡(或含银)质端点。
在可选的实施例中，第二堆叠模块2还包括第二重布线层24，第二芯片21设置于第二重布线层24上，且第二芯片21与第二重布线层24相耦合，且第二堆叠连接件23设置于第二重布线层24远离第二芯片21的表面，第二堆叠连接件23的一端与第二重布线层24相耦合，另一端朝向远离第二重布线层24的方向延伸。
在这里，第二堆叠连接件23可以为金属柱状连接件，同时，为了方便后续将第二堆叠连接件23耦合至第一堆叠连接件13，也可以将第二堆叠连接件23的尾端(用以与第一堆叠连接件13相耦合的端部)设置为锡(或含银)质端部。
在这里，需要说明书的是，虽然本发明实施例仅具体提供了包括两个堆叠模块(第一堆叠模块1和第二堆叠模块2)的芯片堆叠结构，但是本领域的技术人员应当可以理解，芯片堆叠封装结构还可以包括三个及三个以上的堆叠模块，其中第三堆叠模块与第二堆叠模块2之间的结构和相互关系，以及第四堆叠模块与第三堆叠模块之间的结构和相互关系，均可以参照上述第二堆叠模块2与第一堆叠模块1之间的结构和相互关系来理解，在此不再赘述。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (10)

1.一种芯片堆叠封装方法，其特征在于，包括如下步骤：
制备第一堆叠模块；所述第一堆叠模块包括第一芯片、第一封装体和第一堆叠连接件；所述第一封装体包封所述第一芯片，所述第一堆叠连接件设置于所述第一封装体中，且所述第一堆叠连接件的一端与所述第一芯片相耦合，另一端通过所第一述封装体中与所述第一堆叠连接件相对应的凹槽显露于所述第一封装体外；
制备第二堆叠模块；所述第二堆叠模块包括第二芯片、第二封装体和第二堆叠连接件；所述第二封装体包封所述第二芯片，所述第二堆叠连接件的一端与所述第二芯片相耦合，另一端朝向远离所述第二芯片的方向延伸；所述第二堆叠连接件与所述第一堆叠连接件一一对应设置；
将所述第二堆叠连接件通过所述凹槽耦合至对应的所述第一堆叠连接件。
2.根据权利要求1所述的芯片堆叠封装方法，其特征在于，所述第一封装模块还包括第一重布线层；所述制备第一堆叠模块的步骤包括：
制备所述第一重布线层；
在所述第一重布线层上设置所述第一芯片和所述第一堆叠连接件；所述第一芯片和所述第一堆叠连接件均与所述第一重布线层相耦合；
在所述第一重布线上设置第一封装体，所述第一封装体包封所述第一芯片和所述第一堆叠连接件；
在所述第一封装体中设置与所述第一堆叠连接件相对应的凹槽，所述第一堆叠连接件通过所述凹槽显露于所述第一封装体外。
3.根据权利要求2所述的芯片堆叠封装方法，其特征在于，所述在所述第一重布线层上设置所述第一芯片和所述第一堆叠连接件的步骤，包括：
在所述第一重布线层上设置所述第一堆叠连接件；
在所述第一芯片的焊盘上制备电连接凸点；
将所述第一芯片通过所述电连接凸点贴装于所述第一重布线层上；
对所述电连接凸点进行加热，并在所述第一芯片上施加朝向所述第一重布线层的压力，使所述电连接凸点与所述第一重布线层紧密结合；所述第一芯片通过所述电连接凸点与所述第一重布线层相耦合。
4.根据权利要求1所述的芯片堆叠封装方法，其特征在于，所述第二堆叠封装模块还包括第二重布线层；所述制备第二堆叠模块的步骤包括：
制备第二封装体，所述第二封装体包封所述第二芯片；
在所述封装体靠近所述第二芯片的器件面的表面制备第二重布线层；所述第二芯片与所述第二重布线层相耦合；
在所述第二重布线层远离所述第二芯片的表面制备第二堆叠连接件，所述第二堆叠连接件的一端与所述第二重布线层相耦合，另一端朝向远离所述第二重布线层的方向延伸。
5.根据权利要求1所述的芯片堆叠封装方法，其特征在于，所述将所述第二堆叠连接件通过所述凹槽耦合至对应的所述第一堆叠连接件的步骤，包括：
在所述凹槽底部涂敷纳米金属胶；
将所述第二堆叠连接件与对应的所述第一堆叠连接件进行对位，并将所述第二堆叠连接件置于对应的所述凹槽中；
加热活化所述纳米金属胶，使所述第二堆叠连接件与对应的第一堆叠连接件相耦合。
6.一种芯片堆叠封装结构，其特征在于，包括：
第一堆叠模块，包括第一芯片、第一封装体和第一堆叠连接件；所述第一封装体包封所述第一芯片，且所述第一堆叠连接件的一端与所述第一芯片相耦合，另一端通过所第一述封装体中与所述第一堆叠连接件相对应的凹槽显露于所述第一封装体外；
第二堆叠模块，包括第二芯片、第二封装体和第二堆叠连接件；所述第二封装体包封所述第二芯片，所述第二堆叠连接件的一端与所述第二芯片相耦合，另一端朝向远离所述第二芯片的方向延伸；
所述第二堆叠连接件与所述第一堆叠连接件一一对应设置，所述第二堆叠连接件通过所述凹槽与对应的所述第一堆叠连接件相耦合。
7.根据权利要求6所述的芯片堆叠封装结构，其特征在于，所述第一堆叠模块还包括：
第一重布线层，所述第一芯片、所述第一堆叠连接件和所述第一封装体均设置于所述第一重布线层上，所述第一封装体包封所述第一芯片和所述第一堆叠连接件，所述第一芯片和所述第一堆叠连接件均与所述第一重布线层相耦合。
8.根据权利要求7所述的芯片堆叠封装结构，其特征在于，所述第一堆叠模块还包括：
电连接凸点，设置于所述第一芯片的焊盘上，所述第一芯片通过所述电连接凸点与所述第一重布线层相耦合；
间隙填充层，设置于所述第一芯片和所述第一重布线层之间，用于填充所述第一芯片和所述第一重布线层之间的间隙；
所述第一堆叠连接件的高度大于所述间隙填充层的厚度。
9.根据权利要求6所述的芯片堆叠封装结构，其特征在于，所述第二堆叠模块还包括：
第二重布线层，所述第二芯片设置于所述第二重布线层上，且所述第二芯片与所述第二重布线层相耦合；
所述第二堆叠连接件设置于所述第二重布线层远离所述第二芯片的表面，所述第二堆叠连接件的一端与所述第二重布线层相耦合，另一端朝向远离所述第二重布线层的方向延伸。
10.根据权利要求6所述的芯片堆叠封装结构，其特征在于，所述第二堆叠连接件通过设置于所述凹槽底部的纳米金属胶与对应的所述第一堆叠连接件相耦合。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111900155A (zh) * 2020-08-19 2020-11-06 上海先方半导体有限公司 模块化封装结构及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1519920A (zh) * 2003-01-31 2004-08-11 株式会社东芝 半导体器件和半导体器件的制造方法
CN103904057A (zh) * 2014-04-02 2014-07-02 华进半导体封装先导技术研发中心有限公司 PoP封装结构及制造工艺
US20170271311A1 (en) * 2012-12-28 2017-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package on Package (PoP) Bonding Structures
CN109727876A (zh) * 2017-10-31 2019-05-07 台湾积体电路制造股份有限公司 芯片封装及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1519920A (zh) * 2003-01-31 2004-08-11 株式会社东芝 半导体器件和半导体器件的制造方法
US20170271311A1 (en) * 2012-12-28 2017-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package on Package (PoP) Bonding Structures
CN103904057A (zh) * 2014-04-02 2014-07-02 华进半导体封装先导技术研发中心有限公司 PoP封装结构及制造工艺
CN109727876A (zh) * 2017-10-31 2019-05-07 台湾积体电路制造股份有限公司 芯片封装及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111900155A (zh) * 2020-08-19 2020-11-06 上海先方半导体有限公司 模块化封装结构及方法

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