KR101099406B1 - 캐스코드 회로 및 반도체 장치 - Google Patents
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Abstract
Description
Claims (19)
- 소스와 게이트를 접속한 제 1 의 N 형 채널 디프레션형 (depletion type) MOS 트랜지스터,상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 게이트와 게이트를 접속하고, 소스에 접속한 부하 회로에 전원을 공급하는 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터, 및상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스에 접속되고, 상기 부하 회로에 흐르는 전류에 의해 제어되는 제어 전류원을 가진 캐스코드 회로로서,상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 드레인-소스간 전압이 임계치 전압보다 높고, 또한 기판 전위를 소스 전위보다 낮아지도록 설정하고,상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 드레인-소스간 전압이 임계치 전압보다 높고, 또한 기판 전위를 소스 전위보다 낮아지도록 설정한, 캐스코드 회로.
- 제 1 항에 있어서,상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터와 상기 제 2 의 N 형 채널 디프레션형 M0S 트랜지스터의 기판 전위를 접지하여 구성한, 캐스코드 회로.
- 제 1 항에 있어서,상기 제어 전류원은, 상기 부하 회로와 게이트를 접속하고, 상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 1 의 N 형 채널 인핸스먼트형 (enhancement type) M0S 트랜지스터인, 캐스코드 회로.
- 제 3 항에 기재된 캐스코드 회로를 구비한 반도체 장치로서,상기 부하 회로는,상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속하고, 소스와 게이트를 접속한 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터와,상기 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인 및 게이트를 접속한 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터로 구성된 기준 전압 회로인, 반도체 장치.
- 제 3 항에 기재된 캐스코드 회로를 구비한 반도체 장치로서,상기 부하 회로는,상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 3 의 N 형 채널 인핸스먼트형 MOS 트랜지스터와,상기 제 3 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 소스와 드레인 및 게이트를 접속한 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터로 구성된 소스 폴로어 회로인, 반도체 장치.
- 소스와 게이트를 접속한 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터,상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 게이트와 게이트를 접 속한 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터,상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속하고, 소스와 게이트를 접속한 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터,상기 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터,상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터,상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 게이트와 게이트를 접속한 제 4 의 N 형 채널 디프레션형 MOS 트랜지스터,상기 제 4 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속하고, 상기 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 게이트를 접속한 제 5 의 N 형 채널 디프레션형 MOS 트랜지스터, 및상기 제 1 및 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 게이트, 및 상기 제 5 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스에 접속한 직렬 접속된 복수의 저항으로 이루어지고, 상기 직렬 접속된 복수의 저항의 임의의 분할점으로부터 양의 정전압을 출력하도록 구성한 캐스코드 회로를 구비한 반도체 장치로서,상기 모든 M0S 트랜지스터의 기판 전위를 접지하여 구성한 캐스코드 회로를 구비한, 반도체 장치.
- 소스와 게이트를 접속한 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터,상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 게이트와 게이트를 접속한 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터,상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속하고, 소스와 게이트를 접속한 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터,상기 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터,상기 제 1 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속한 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터,상기 제 2 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 게이트를 접속한 제 4 의 N 형 채널 디프레션형 MOS 트랜지스터,상기 제 4 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 드레인을 접속하고, 상기 제 3 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스와 게이트를 접속한 제 5 의 N 형 채널 디프레션형 MOS 트랜지스터, 및상기 제 1 및 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 게이트와, 상기 제 5 의 N 형 채널 디프레션형 MOS 트랜지스터의 소스에 접속한 직렬 접속된 복수의 저항으로 이루어지고, 상기 직렬 접속된 복수의 저항의 임의의 분할점으로부터 양의 정전압을 출력하도록 구성한 캐스코드 회로를 구비한 반도체 장치로서,상기 모든 M0S 트랜지스터의 기판 전위를 접지하여 구성한 캐스코드 회로를 구비한, 반도체 장치.
- 제 4 항에 있어서,상기 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 크게 한, 반도체 장치.
- 제 5 항에 있어서,상기 제 1 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수를 상기 제 2 의 N 형 채널 인핸스먼트형 MOS 트랜지스터의 트랜스컨덕턴스 계수보다 크게 한, 반도체 장치.
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