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KR100863529B1 - 연산 증폭기 회로 - Google Patents

연산 증폭기 회로 Download PDF

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KR100863529B1
KR100863529B1 KR1020070030473A KR20070030473A KR100863529B1 KR 100863529 B1 KR100863529 B1 KR 100863529B1 KR 1020070030473 A KR1020070030473 A KR 1020070030473A KR 20070030473 A KR20070030473 A KR 20070030473A KR 100863529 B1 KR100863529 B1 KR 100863529B1
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KR
South Korea
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transistor
drain
gate
input signal
circuit
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KR1020070030473A
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KR20070113966A (ko
Inventor
다쿠야 하타나카
Original Assignee
후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 오프셋 전압의 발생을 적합하게 억제할 수 있는 연산 증폭기 회로를 제공하는 것을 과제로 한다.
출력단(段) 회로(30)의 트랜지스터(P3)의 드레인에 소스가 접속되고, 트랜지스터(N5)의 드레인에 드레인이 접속되는 트랜지스터(P11)를 구비하였다. 이 트랜지스터(P11)의 게이트에는 트랜지스터(N12)의 소스가 접속된다. 이 트랜지스터(N12)의 게이트에는 제 1 입력 신호(IP)가 인가된다. 즉, 트랜지스터(P3, P11) 사이의 노드(node)(C)의 전위(電位)(V3)는, 제 1 입력 신호(IP)로부터 트랜지스터(N12)의 게이트·소스 사이 전압(Vgs1)만큼 저하하고, 트랜지스터(P11)의 게이트·소스 사이 전압(Vgs2)만큼 상승한 전압이 된다.
Figure R1020070030473
연산 증폭기 회로, 정전류원(定電流源), 트랜지스터, 노드

Description

연산 증폭기 회로{OPERATIONAL AMPLIFIER CIRCUIT}
도 1은 일 실시예의 연산 증폭기 회로의 회로도.
도 2는 연산 증폭기 회로의 출력 전류의 변동을 나타내는 특성도.
도 3은 주파수 특성을 나타내는 설명도.
도 4는 종래의 연산 증폭기 회로의 회로도.
도 5는 종래의 연산 증폭기 회로의 입출력 특성을 나타내는 특성도.
도면의 주요 부분에 대한 부호의 설명
N1 : N채널 MOS 트랜지스터(제 10 트랜지스터)
N2 : N채널 MOS 트랜지스터(제 11 트랜지스터)
N3 : N채널 MOS 트랜지스터(제 1 트랜지스터)
N4 : N채널 MOS 트랜지스터(제 2 트랜지스터)
N5 : N채널 MOS 트랜지스터(제 4 트랜지스터)
N6 : N채널 MOS 트랜지스터(제 6 트랜지스터)
N11 : N채널 MOS 트랜지스터(제 12 트랜지스터, 제 1 정전류원(定電流源))
N12 : N채널 MOS 트랜지스터(제 8 트랜지스터)
P1 : P채널 MOS 트랜지스터(제 13 트랜지스터)
P2 : P채널 MOS 트랜지스터(제 14 트랜지스터)
P3 : P채널 MOS 트랜지스터(제 3 트랜지스터)
P4 : P채널 MOS 트랜지스터(제 5 트랜지스터)
P11 : P채널 MOS 트랜지스터(제 7 트랜지스터)
P12 : P채널 MOS 트랜지스터(제 9 트랜지스터)
11 : 정전류원(제 2 정전류원) 12, 22, 31 : 커런트 미러 회로
20 : 차동(差動) 입력 회로 30 : 출력단(段) 회로
40 : 제어 회로
본 발명은 연산 증폭기 회로에 관한 것이다.
반도체 집적 회로 장치에는, 기본 동작 회로로서 연산 증폭기 회로가 널리 이용되고 있다. 반도체 집적 회로 장치의 고집적(高集積)화 및 저소비 전력화에 따라, 이들 기본 동작 회로의 여러 가지 특성의 향상이 점점 필요로 되고 있다.
이 종류의 연산 증폭기 회로(10)로서는 예를 들어 특허문헌 1에 개시되어 있다. 이 종래의 연산 증폭기 회로를 도 4에 따라 설명한다.
이 연산 증폭기 회로(10)는 정전류원(定電流源)(11), 커런트 미러 회로(12), 차동(差動) 입력 회로(20), 출력단(段) 회로(30)를 구비한다. 정전류원(11)은 정전류(I1)를 커런트 미러 회로(12)에 공급한다. 커런트 미러 회로(12)는 N채널 MOS 트랜지스터(N1, N2)로 구성되고, 트랜지스터(N1)의 드레인이 정전류원(11)에 접속 된다. 양쪽 트랜지스터(N1, N2) 소스는 저전위(低電位) 전압(VS)에 접속되고, 트랜지스터(N1)의 드레인은 양쪽 트랜지스터(N1, N2)의 게이트에 접속되고, 트랜지스터(N2)의 드레인은 차동 입력 회로(20)에 접속된다.
차동 입력 회로(20)는 차동쌍(21)과 커런트 미러 회로(22)로 구성된다. 이 차동쌍(21)은 N채널 MOS 트랜지스터(N3, N4)로 구성되고, 양쪽 트랜지스터(N3, N4)의 소스의 접속 노드(node)가 트랜지스터(N2)의 드레인에 접속된다. 트랜지스터(N3, N4)의 드레인은 커런트 미러 회로(22)를 구성하는 P채널 MOS 트랜지스터(P1, P2)의 드레인에 각각 접속된다. 양쪽 트랜지스터(P1, P2)의 소스는 고전위 전원(VD)에 접속되고, 트랜지스터(P2)의 드레인은 양쪽 트랜지스터(P1, P2)의 게이트에 접속된다.
차동쌍(21)을 구성하는 트랜지스터(N3, N4)의 게이트는 각각 제 1 및 제 2 입력 단자(T1, T2)에 접속되고, 각각 제 1 및 제 2 입력 신호(IP, IM)를 받는다. 따라서, 차동 입력 회로(20)는 트랜지스터(N2)로부터 공급되는 바이어스 전류(I2)에 기초하여 동작하고, 제 1 및 제 2 입력 신호(IP, IM)의 전위차에 따라 흐르는 전류에 의해, 트랜지스터(N3, P1) 사이의 노드(A) 전위(V1)와, 트랜지스터(N4, P2) 사이의 노드(B) 전위(V2)를 상보적으로 변경한다.
차동 입력 회로(20)의 노드(A, B)는 출력단 회로(30)에 접속된다. 출력단 회로(30)는 P채널 MOS 트랜지스터(P3, P4)와 커런트 미러 회로(31)를 구비하고, 커런트 미러 회로(31)는 N채널 MOS 트랜지스터(N5, N6)로 구성되고, 트랜지스터(P3, P4)의 게이트가 각 노드(B, A)에 각각 접속된다. 그리고, 노드(B)는 트랜지스 터(P2)의 드레인 및 게이트에 접속된다. 따라서, 트랜지스터(P3)는 트랜지스터(P2)와 커런트 미러 접속되어 있다.
트랜지스터(P3)는 소스가 고전위 전원(VD)에 접속되고, 드레인이 트랜지스터(N5)의 드레인에 접속된다. 또한, 트랜지스터(P4)는 최종 출력단의 상단(上段) 트랜지스터이며, 소스가 고전위 전원(VD)에 접속되고, 드레인이 출력 단자(To)에 접속된다. 트랜지스터(P4)는 그 게이트 전압에 따른 드레인 전류(I6)를 출력 단자(To)에 공급한다.
트랜지스터(N5)는 커런트 미러 회로(12)의 트랜지스터(N1)와 동일한 소자 사이즈를 가지며, 소스가 저전위 전원(VS)에 접속되고, 드레인이 트랜지스터(P3)와 트랜지스터(N5, N6)의 게이트에 접속된다. 트랜지스터(N6)는 최종 출력단의 하단(下段) 트랜지스터이다. 트랜지스터(N6)는 그 소스가 저전위 전원(VS)에 접속되고, 그 드레인이 출력 단자(To)에 접속된다. 그리고, 트랜지스터(P4, N6)의 드레인 전압이 출력 단자(To)로부터 출력 신호(Vout)로서 출력된다. 또한, 트랜지스터(N6)는 트랜지스터(N5)와의 소자 사이즈 비(比)에 따른 드레인 전류(I7)를 출력 단자(To)로부터 인입한다.
이와 같이 구성된 연산 증폭기 회로(10)는 출력 신호(Vout)를 제 2 입력 신호(IM)에 입력하는, 즉 제 2 입력 단자(T2)와 출력 단자(To)를 접속한 전압 폴로어(follower) 접속되면, 제 1 입력 신호(IP)와 제 2 입력 신호(IM)가 동일하게 된다. 따라서, 트랜지스터(P3)의 게이트 전압과 출력 트랜지스터(P4)의 게이트 전압이 동일한 전압, 즉 트랜지스터(P1)와 트랜지스터(P2)에 의한 커런트 미러 회 로(22)가 동일한 전류를 전달할 때, 제 1 입력 신호(IP)와 제 2 입력 신호(IM)를 동일하게 한다.
[특허문헌 1] 일본국 공개특허평9-219636호 공보
그런데, 상기 전압 폴로어 접속에 있어서, 제 1 입력 신호(IP)가 변동하면 이하와 같은 문제가 발생한다.
예를 들어 제 1 입력 신호(IP)가 상승하여, 제 1 입력 신호(IP)가 제 2 입력 신호(IM)보다도 높게 되면, 노드(A)의 전위(V1)가 하강한다. 이 노드(A) 전위(V1), 즉 트랜지스터(P4)의 게이트 전압의 저하에 의해, 출력 신호(Vout)가 상승하여, 그 출력 신호(Vout) 전위가 제 1 입력 신호(IP)와 동일하게 된다. 이와 같이, 연산 증폭기 회로(10)는 제 1 입력 신호(IP)=출력 신호(Vout)(제 2 입력 신호(IM))의 상태에 추이하도록 동작한다.
상술한 바와 같이 제 1 입력 신호(IP)에 추종하여 상승한 출력 신호(Vout)가 제 2 입력 신호(IM)에 입력되면, 노드(B) 전위(V2)는 노드(A) 전위(V1)와 마찬가지로 하강한다. 이 노드(B) 전위(V2)의 변동, 즉 트랜지스터(P3)의 게이트 전압의 변동에 따라, 그 트랜지스터(P3)는 드레인 전류(I5)를 변동시키도록 동작하고자 한다. 그러나, 트랜지스터(P3)의 드레인 전압(노드(C) 전위(V3))은, 다이오드 접속된 트랜지스터(N5)의 드레인 전압이기 때문에, 그 드레인 전압은 드레인 전류(I5)의 전류값에 상관없이 거의 일정하게 된다. 이것에 의해, 트랜지스터(P3)의 드레인 전압이 거의 일정하게 되기 때문에, 그 드레인 전류(I5)도 거의 일정(도 2의 일 점쇄선 참조)하게 된다.
한편, 트랜지스터(P4)의 드레인 전류(I6)는 출력 신호(Vout)의 상승에 따라 감소한다. 이것에 의해, 트랜지스터(P3)의 드레인 전류(I5)와 트랜지스터(P4)의 드레인 전류(I6)의 비(比)가 이상(理想)적인 소자 사이즈비로부터 변동하게 된다. 또한, 트랜지스터(N5, N6)로 구성되는 커런트 미러 회로(31)에 의해, 트랜지스터(N6)는 트랜지스터(N5)와의 소자 사이즈에 따른 전류값의 드레인 전류(I7)를 흐르게 한다. 이 때, 출력 신호(Vout)의 상승에 따라 트랜지스터(P4)의 드레인 전류(I6)가 감소하고 있기 때문에, 트랜지스터(N6)의 드레인 전류(I7)에 의한 요구 전류값에 대한 트랜지스터(P4)의 드레인 전류(I6)의 공급 전류가 부족하여, 연산 증폭기 회로(10)로서는 출력 신호(Vout)를 저하시키도록 동작한다. 그 결과, 제 1 입력 신호(IP)와 출력 신호(Vout) 사이에 차가 생겨, 오프셋 전압이 발생한다. 또한, 이 출력 신호(Vout)의 저하에 따라 드레인 전류(I6)는 증대하기 때문에, 결과적으로 드레인 전류(I6)는 드레인 전류(I5)와 마찬가지로 제 1 입력 신호(IP)의 변동에 상관없이 거의 일정(도 2의 일점쇄선 참조)하게 된다.
도 5에, 이 연산 증폭기 회로(10)에서의 제 1 입력 신호(IP)와 출력 신호(Vout)의 입출력 특성을 나타냈다. 또한, 일점쇄선은 연산 증폭기 회로의 이상적인 입출력 특성을 나타내고, 실선은 연산 증폭기 회로(10)의 실제 입출력 특성을 나타낸다. 출력 신호(Vout)는 제 1 입력 신호(IP)가 고전위 전원(VD)에 접근할수록, 그 전위가 이상적인 전위, 즉 제 1 입력 신호(IP)보다도 낮아져 제 1 입력 신호(IP)와의 차가 증대한다. 환언하면, 제 1 입력 신호(IP)가 고전위 전원(VD)에 접근할수록 오프셋 전압이 증대한다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 오프셋 전압의 발생을 억제할 수 있는 연산 증폭기 회로를 제공하는 데에 그 목적이 있다.
상기 목적을 달성하기 위해, 청구항 1에 기재된 발명은, 게이트에 제 1 입력 신호가 인가되는 제 1 트랜지스터와, 게이트에 제 2 입력 신호가 인가되는 제 2 트랜지스터를 포함하고, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초한 신호를 출력하는 차동 입력 회로와, 상기 제 2 트랜지스터의 드레인 전위가 게이트에 인가되는 제 3 트랜지스터와, 상기 제 3 트랜지스터와 직렬로 접속되는 제 4 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전위가 게이트에 부여되는 제 5 트랜지스터와, 상기 제 4 트랜지스터와 커런트 미러 접속되고, 상기 제 5 트랜지스터와 직렬로 접속되는 제 6 트랜지스터를 포함하여 구성되고, 상기 제 5 트랜지스터와 상기 제 6 트랜지스터 사이의 접속점의 전위를 출력 신호로서 출력하는 출력단 회로를 구비하고, 상기 출력 신호를, 상기 제 2 입력 신호로서 상기 제 2 트랜지스터의 게이트에 부여하는 전압 폴로어 접속되는 연산 증폭기 회로에 있어서, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터 사이의 접속점의 전위를, 상기 제 1 입력 신호에 기초하여 제어하는 제어 회로를 구비하였다.
이러한 구성에 의하면, 제 3 트랜지스터와 제 4 트랜지스터 사이의 접속점의 전위가 제 1 입력 신호에 의존한 전압으로 된다. 따라서, 제 3 트랜지스터의 드레인 전류는 제 1 입력 신호의 변동에 따라 변동한다. 이것에 의해, 제 1 입력 신호 가 상승해도, 제 3 트랜지스터의 드레인 전류와 제 5 트랜지스터의 드레인 전류가 그들 트랜지스터 소자 사이즈비에 근사(近似)한 비의 전류값이 된다. 그 결과, 제 5 트랜지스터의 드레인 전류와 제 6 트랜지스터의 드레인 전류 사이에 생기는 전류값의 차를 억제할 수 있기 때문에, 제 1 입력 신호의 상승에 따른 출력 신호의 저하를 억제할 수 있다. 즉, 제 1 입력 신호와 출력 신호의 차, 소위 오프셋 전압의 발생을 적합하게 억제할 수 있다.
청구항 2에 기재된 발명에 의하면, 상기 제어 회로는 상기 제 3 트랜지스터와 상기 제 4 트랜지스터 사이에 접속되는 제 7 트랜지스터를 포함하고, 동(同) 제 7 트랜지스터의 게이트 전압을 상기 제 1 입력 신호에 기초하여 제어한다. 이러한 구성에 의하면, 제 7 트랜지스터의 게이트에는 제 1 입력 신호에 의존한 전압이 인가된다. 그 때문에, 제 7 트랜지스터와 제 3 트랜지스터 사이의 접속점의 전위는 제 1 입력 신호에 의존한 전압으로 된다. 따라서, 청구항 1에 기재된 발명과 마찬가지로, 오프셋 전압의 발생을 억제할 수 있다.
청구항 3에 기재된 발명에 의하면, 상기 제어 회로는 상기 제 7 트랜지스터의 게이트가 소스에 접속되는 상기 제 7 트랜지스터와 도전(導電)형의 상이한 제 8 트랜지스터와, 동(同) 제 8 트랜지스터 소스에 접속되는 제 1 정전류원을 포함하고, 상기 제 8 트랜지스터의 게이트에 상기 제 1 트랜지스터의 게이트가 접속되었다. 이러한 구성에 의하면, 제 8 트랜지스터의 게이트에 제 1 입력 신호가 인가된다. 따라서, 제 3 트랜지스터와 제 7 트랜지스터의 접속점에는, 제 1 입력 신호로부터 제 8 트랜지스터의 게이트·소스 사이 전압만큼 상승하고, 제 7 트랜지스터의 게이트·소스 사이 전압만큼 저하된 전압이 인가된다. 또는, 제 3 트랜지스터와 제 7 트랜지스터의 접속점에는, 제 1 입력 신호로부터 제 8 트랜지스터의 게이트·소스 사이 전압만큼 저하하고, 제 7 트랜지스터의 게이트·소스 사이 전압만큼 상승한 전압이 인가된다. 따라서, 제 3 트랜지스터와 제 7 트랜지스터 사이의 접속점의 전위가 제 1 입력 신호와 근사한 전압으로 되기 때문에, 오프셋 전압의 발생을 적합하게 억제할 수 있다.
청구항 4에 기재된 발명은, 게이트에 제 1 입력 신호가 인가되는 제 1 도전형 제 1 트랜지스터와, 게이트에 제 2 입력 신호가 인가되는 제 1 도전형 제 2 트랜지스터를 포함하고, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초한 신호를 출력하는 차동 입력 회로와, 상기 제 2 트랜지스터의 드레인 전위가 게이트에 인가되는 상기 제 1 도전형과 상이한 제 2 도전형 제 3 트랜지스터와, 상기 제 3 트랜지스터의 드레인에 드레인이 접속되는 제 1 도전형 제 4 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전위가 게이트에 부여되는 제 2 도전형 제 5 트랜지스터와, 상기 제 4 트랜지스터와 커런트 미러 접속되고, 드레인에 상기 제 5 트랜지스터의 드레인이 접속되는 제 1 도전형 제 6 트랜지스터를 포함하여 구성되고, 공통적으로 접속된 그들 제 5 및 제 6 트랜지스터의 드레인 전위를 출력 신호로서 출력하는 출력단 회로를 구비하고, 상기 출력 신호를, 상기 제 2 입력 신호로서 제 2 트랜지스터의 게이트에 부여하는 전압 폴로어 접속되는 연산 증폭기 회로에 있어서, 상기 제 3 트랜지스터의 드레인에 소스가 접속되고, 상기 제 4 트랜지스터의 드레인에 드레인이 접속되고, 게이트에 상기 제 1 입력 신호에 따른 전압이 인가되 는 제 2 도전형 제 7 트랜지스터를 구비하였다.
이러한 구성에 의하면, 제 7 트랜지스터의 게이트에 제 1 입력 신호에 따른 전압이 인가된다. 그 때문에, 제 7 트랜지스터와 제 3 트랜지스터 사이의 접속점의 전위, 즉 제 3 트랜지스터의 드레인 전압은 제 1 입력 신호에 의존한 전압으로 된다. 따라서, 제 3 트랜지스터의 드레인 전류는 제 1 입력 신호의 변동에 따라 변동한다. 이것에 의해, 제 1 입력 신호가 상승해도, 제 3 트랜지스터의 드레인 전류와 제 5 트랜지스터의 드레인 전류가 그 각 트랜지스터 소자 사이즈비에 근사한 비의 전류값이 된다. 그 결과, 제 5 트랜지스터의 드레인 전류와 제 6 트랜지스터의 드레인 전류 사이에 생기는 전류값의 차를 억제할 수 있기 때문에, 제 1 입력 신호의 상승에 따른 출력 신호의 저하를 억제할 수 있다. 즉, 제 1 입력 신호와 출력 신호의 차, 소위 오프셋 전압의 발생을 적합하게 억제할 수 있다.
청구항 5에 기재된 발명은, 상기 제 7 트랜지스터의 게이트에 소스가 접속되고, 동(同) 소스가 제 1 정전류원에 접속되고, 게이트에 상기 제 1 트랜지스터의 게이트가 접속되는 제 1 도전형 제 8 트랜지스터를 구비하였다. 예를 들어 제 1 도전형을 N형으로 하고, 제 2 도전형을 P형으로 하면, 제 7 트랜지스터의 게이트에는 제 1 입력 신호로부터 제 8 트랜지스터의 게이트·소스 사이 전압만큼 저하된 전압이 인가된다. 그리고, 제 3 트랜지스터의 드레인 전압은 제 7 트랜지스터의 게이트에 인가되는 전압으로부터 그 제 7 트랜지스터의 게이트·소스 사이 전압만큼 상승한 전압으로 된다. 즉, 제 3 트랜지스터의 드레인 전압은 제 1 입력 신호로부터 제 8 트랜지스터의 게이트·소스 사이 전압만큼 저하하고, 또한 제 7 트랜 지스터의 게이트·소스 사이 전압민큼 상승한 전압으로 된다. 따라서, 제 3 트랜지스터의 드레인 전압이 제 1 입력 신호와 근사한 전압으로 되기 때문에, 오프셋 전압의 발생을 적합하게 억제할 수 있다.
청구항 6에 기재된 발명은, 상기 제 8 트랜지스터의 드레인에, 다이오드 접속된 제 2 도전형 제 9 트랜지스터를 더 접속하였다. 이러한 구성에 의하면, 제 7 트랜지스터의 드레인에 접속된 제 4 트랜지스터에 대응하는 트랜지스터로서, 제 9 트랜지스터를 구비하였기 때문에, 제 3 트랜지스터의 드레인 전압을 제 1 입력 신호에 의해 근사시킬 수 있다.
청구항 7에 기재된 발명에 의하면, 상기 차동 입력 회로에는, 제 2 정전류원에 드레인이 접속된 제 1 도전형 제 10 트랜지스터와 커런트 미러 접속되는 제 1 도전형 제 11 트랜지스터로부터 바이어스 전류가 공급되고, 상기 제 1 정전류원은, 상기 제 10 트랜지스터와 커런트 미러 접속되는 제 1 도전형 제 12 트랜지스터로 구성된다. 이러한 구성에 의하면, 제 12 트랜지스터는 제 2 정전류원의 전류와 상관(相關) 있는 드레인 전류를 흐르게 할 수 있다. 또한, 제 8 트랜지스터의 게이트·소스 사이 전압은 그 제 8 트랜지스터의 드레인 전압 및 드레인 전류에 의해 결정되고, 그 중 드레인 전류는 제 12 트랜지스터의 드레인 전류와 동일하게 된다.
청구항 8에 기재된 발명에 의하면, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터에는, 드레인이 상기 제 1 트랜지스터의 드레인에 접속되는 제 2 도전형 제 13 트랜지스터와, 드레인이 상기 제 2 트랜지스터의 드레인에 접속되는 제 2 도전형 제 14 트랜지스터로 구성되는 커런트 미러 회로가 접속되고, 상기 제 3 트랜지 스터가 상기 제 14 트랜지스터와 커런트 미러 접속된다.
청구항 9에 기재된 발명은, 상기 제 7 트랜지스터의 게이트·소스 사이 전압과 상기 제 8 트랜지스터의 게이트·소스 사이 전압을 동일하게 하도록, 제 3, 제 4, 제 7, 제 8, 제 9 및 제 12 트랜지스터의 소자 사이즈를 설정하였다. 이러한 구성에 의하면, 제 3 트랜지스터의 드레인 전압을 제 1 입력 신호와 동일하게 할 수 있기 때문에, 오프셋 전압의 발생을 보다 적합하게 억제할 수 있다.
이하, 본 발명을 구체화한 일 실시예를 도 1 및 도 2를 따라 설명한다.
도 1은 본 실시예의 연산 증폭기 회로(1)의 회로도이다. 또한, 설명의 편의상, 도 4의 연산 증폭기 회로(10)와 동일한 구성에 대해서는 동일 부호를 첨부하여 그 설명을 일부 할애한다.
연산 증폭기 회로(1)는, 정전류원(11), 커런트 미러 회로(12), 차동 입력 회로(20), 출력단 회로(30), 제어 회로(40)를 구비한다. 정전류원(11)은 정전류(I1)를 커런트 미러 회로(12)에 공급한다. 커런트 미러 회로(12)는 N채널 MOS 트랜지스터(N1, N2)로 구성되고, 트랜지스터(N1)의 드레인이 정전류원(11)에 접속된다. 양쪽 트랜지스터(N1, N2) 소스는 저전위 전원(VS)에 접속되고, 트랜지스터(N1)의 드레인은 양쪽 트랜지스터(N1, N2)의 게이트에 접속되고, 트랜지스터(N2)의 드레인은 차동 입력 회로(20)에 접속된다. 트랜지스터(N2)는 입력 측 트랜지스터(N1)의 2배의 소자 사이즈를 가진다. 따라서, 커런트 미러 회로(12)는 트랜지스터(N1)의 드레인 전류, 즉 정전류원(11)의 정전류(I1)의 2배의 바이어스 전류(I2)를 차동 입력 회로(20)에 공급한다.
차동 입력 회로(20)는 제 1 및 제 2 입력 단자가 접속되어 제 1 및 제 2 입력 신호(IP, IM)를 게이트에 각각 받는 N채널 MOS 트랜지스터(N3, N4)로 구성되는 차동쌍(21)과, 한 쌍의 P채널 MOS 트랜지스터(P1, P2)로 구성되는 커런트 미러 회로(22)로 구성된다. 또한, 트랜지스터(P1, P2)는 동일 사이즈를 가지고 있으며, 트랜지스터(P1)는 트랜지스터(P2)의 드레인 전류와 동일한 전류값의 드레인 전류를 흐르게 한다.
그리고, 트랜지스터(N3, P1) 사이의 노드(A) 및 트랜지스터(N4, P2) 사이의 노드(B)가 출력단 회로(30)의 트랜지스터(P4, P3)의 게이트에 각각 접속된다. 트랜지스터(P3)는 소스가 고전위 전원(VD)에 접속되고, 게이트가 트랜지스터(P2)의 드레인 및 게이트에 접속된다. 따라서, 트랜지스터(P3)는 트랜지스터(P2)와 커런트 미러 접속되어 있다. 또한, 트랜지스터(P3)는 트랜지스터(P2)와 동일한 소자 사이즈를 가지고 있으며, 그 게이트 전압(노드(B) 전위(V2))에 따른 드레인 전류(I5)를 흐르게 한다. 한편, 트랜지스터(P4)는 최종 출력단의 상단(上段) 트랜지스터이며, 소스가 고전위 전원에 접속되는 동시에, 드레인이 출력 단자(To)에 접속된다. 또한, 트랜지스터(P1)의 10배의 소자 사이즈를 가지고 있으며, 그 소자 사이즈 및 게이트 전압(노드(A)의 전위(V1))에 따른 드레인 전류(I6)를 출력 단자(To)에 공급한다.
또한, 트랜지스터(N1)의 드레인 및 게이트는 제어 회로(40)의 N채널 MOS 트랜지스터(N11)의 게이트에 접속된다. 트랜지스터(N11)는 소스가 저전위 전원(VS)에 접속되는 동시에, 드레인이 N채널 MOS 트랜지스터(N12)의 소스에 접속된다. 즉, 트랜지스터(N11)는 트랜지스터(N1)와 커런트 미러 접속되어 있다. 따라서, 트랜지스터(N11)는 트랜지스터(N1)와의 소자 사이즈비에 따른 드레인 전류(I11)를 트랜지스터(N12)에 공급한다.
트랜지스터(N12)의 소스는 트랜지스터(N11)의 드레인에 접속되는 동시에, P채널 MOS 트랜지스터(P11)의 게이트에 접속된다. 트랜지스터(N12)의 드레인은 다이오드 접속된 P채널 MOS 트랜지스터(P12)의 드레인과 게이트에 접속된다. 트랜지스터(N12)의 게이트는 차동쌍(21)을 구성하는 N채널 MOS 트랜지스터(N3)의 게이트에 접속된다. 즉, 트랜지스터(N12)의 게이트는 제 1 입력 신호(IP)를 받는다.
트랜지스터(P12)는 드레인이 게이트에 접속되는 동시에, 트랜지스터(N12)의 드레인에 접속된다. 트랜지스터(P12)의 소스는 고전위 전원(VD)에 접속된다.
트랜지스터(P11)는 게이트가 트랜지스터(N12)와 트랜지스터(N11) 사이의 노드(D)(트랜지스터(N12)의 소스)에 접속되는 동시에, 소스가 P채널 MOS 트랜지스터(P3)의 드레인에 접속되고, 드레인이 커런트 미러 회로(31)의 트랜지스터(N5)의 드레인에 접속된다. 이 때, 트랜지스터(P11)와 트랜지스터(P3)의 접속점을 노드(C)로 한다. 또한, 본 실시예에서는 트랜지스터(N12)의 게이트·소스 사이 전압(Vgs1)과 트랜지스터(P11)의 게이트·소스 사이 전압(Vgs2)이 거의 동일하게 되도록, 트랜지스터(N12) 및 트랜지스터(P11)의 소자 사이즈가 설정되는 동시에, 트랜지스터(P3, N5)에 대하여, 트랜지스터(N11, P12)의 소자 사이즈가 각각 설정되어 있다. 또한, 제어 회로(40)는 트랜지스터(N11, N12, P11, P12)에 의해 구성되어 있다.
커런트 미러 회로(31)는 한 쌍의 N채널 MOS 트랜지스터(N5, N6)로 구성된다. 그 트랜지스터(N5)는 커런트 미러 회로(12)의 트랜지스터(N1)와 동일한 소자 사이즈를 가지며, 소스가 저전위 전원(VS)에 접속되고, 드레인이 트랜지스터(P11)의 드레인과 트랜지스터(N5, N6)의 게이트에 접속된다. 또한, 트랜지스터(N6)는 최종 출력단의 하단 트랜지스터이다. 트랜지스터(N6)는 그 소스가 저전위 전원(VS)에 접속되고, 그 드레인이 출력 단자(To)에 접속된다. 그리고, 트랜지스터(P4, N6)의 드레인 전압이 출력 단자(To)로부터 출력 신호(Vout)로서 출력된다. 또한, 트랜지스터(N6)는 트랜지스터(N5)의 10배의 소자 사이즈를 가지고 있으며, 트랜지스터(N5)의 드레인 전류의 10배의 드레인 전류(I7)를 출력 단자(To)로부터 인입한다.
그리고, 이와 같이 구성된 연산 증폭기 회로(1)는 출력 신호(Vout)를 제 2 입력 신호(IM)로서 입력한다, 즉 제 2 입력 단자(T2)와 출력 단자(To)를 접속한 전압 폴로어 접속되어 있다.
다음으로, 이와 같이 구성된 연산 증폭기 회로(1)의 작용을 설명한다.
·제 1 및 제 2 입력 신호(IP, IM)의 전위가 동일할 때(IP=IM)
정전류원(11)의 정전류(I1)는 트랜지스터(N1, N2)에 의한 커런트 미러 회로에 의해, 2배의 전류값의 바이어스 전류(I2)로서 트랜지스터(N3, N4)에 의한 차동쌍(21)에 전달된다.
트랜지스터(N3, N4)에 의해, 바이어스 전류(I2)는 트랜지스터(N3, N4)에 균일하게 분배되고, 그들 드레인 전류(I3, I4)는 동일하게(I3=I4) 되고, 그 전류값은 바이어스 전류(I2)의 1/2(I3=I4=I2×1/2=I1)로 된다.
트랜지스터(P1, P2)에 의한 커런트 미러 회로(22) 및 트랜지스터(P2, P3)의 커런트 미러 접속에 의해, 트랜지스터(P3)의 드레인 전류(I5)는 트랜지스터(N4)의 드레인 전류(I4)와 동일하게(I5=I4=I1) 된다. 그리고, 트랜지스터(N5, N6)에 의한 커런트 미러 회로(31)에 의해, 트랜지스터(N6)의 드레인 전류(I7)는 그 전류값이 트랜지스터(N5)의 드레인 전류(I5)의 10배(I7=I5×10)가 된다.
한편, 드레인 전류(I3, I4)가 동일하게 되면, 노드(A, B)의 전위(V1, V2)가 동일하게 되고, 트랜지스터(P3, P4)의 게이트 전압이 동일하게 되기 때문에, 트랜지스터(P3, P4)의 드레인 전류(I5, I6)는 그 소자 사이즈비에 의해 결정된다. 즉, 트랜지스터(P4)는 그 소자 사이즈가 트랜지스터(P3)(트랜지스터(P1, P2))의 10배인 것에 의해, 트랜지스터(P4)의 드레인 전류(I6)는 그 전류값이 트랜지스터(P3)의 드레인 전류(I5)의 10배(I6=I5×10)로 된다.
따라서, 트랜지스터(P4)의 드레인 전류(I6)와, 트랜지스터(N6)의 드레인 전류(I7)가 동일하기(I6=I7=I5×10) 때문에, 제 1 입력 신호(IP)와 제 2 입력 신호(IM)의 전위가 동일한(IP=IM) 안정 상태가 유지된다.
·제 1 및 제 2 입력 신호(IP, IM)의 전위가 동일한(IP=IM) 안정 상태로부터 제 1 입력 신호(IP)가 제 2 입력 신호(IM)(출력 신호(Vout))보다도 높아질 때(IP>IM)
정전류원(11)의 정전류(I1)는 트랜지스터(N1, N2)에 의한 커런트 미러 회로에 의해, 2배의 전류값의 바이어스 전류(I2)로서 트랜지스터(N3, N4)에 의한 차동쌍(21)에 전달된다.
트랜지스터(N3, N4)로 이루어지는 차동쌍(21)은 제 1 및 제 2 입력 신호(IP, IM)에 의해 바이어스 전류(I2)를 트랜지스터(N3) 측에 많이 분배한다. 따라서, 트랜지스터(N3)의 드레인 전류(I3)는 트랜지스터(N2)의 바이어스 전류(I2)의 1/2보다 많아진다(I3>I2×1/2=I1).
트랜지스터(N3)의 드레인 전류(I3)가 증대하고, 트랜지스터(N4)의 드레인 전류(I4)가 감소하면, 노드(A)의 전위(V1)가 저하하고, 노드(B) 전위(V2)가 상승한다(V1<V2). 노드(A)의 전위(V1)가 저하하면, 트랜지스터(P4)의 게이트 전압이 저하하게 되기 때문에, 출력 신호(Vout)가 상승한다. 그리고, 출력 신호(Vout)의 상승에 의해, 트랜지스터(P4)의 드레인 전류(I6)는 감소한다.
한편, 트랜지스터(P3)의 드레인 전류(I5)는 이하와 같이 된다.
우선, 트랜지스터(N11, N12) 사이의 노드(D) 전위(V11)는 트랜지스터(N12)의 게이트 전압(제 1 입력 신호(IP)의 전위)으로부터 트랜지스터(N12)의 게이트·소스 사이 전압(Vgs1)을 뺀 전압값(V11=IP-Vgs1)으로 된다. 이 노드(D) 전위(V11)가 트랜지스터(P11)의 게이트 전압으로 된다. 따라서, 노드(C) 전위(V3)는 트랜지스터(P11)의 게이트 전압(노드(D) 전위(V11))에 트랜지스터(P11)의 게이트·소스 사이 전압(Vgs2)을 더한 전압값(V3=V11+Vgs2=IP-Vgs1+Vgs2)으로 된다. 여기서, 본 실시예에서는 상술한 바와 같이 각 트랜지스터(N5, N11, N12, P3, P11, P12) 소자 사이즈에 의해, 트랜지스터(N12)의 게이트·소스 사이 전압(Vgs1)과 트랜지스터(P11)의 게이트·소스 사이 전압(Vgs2)이 거의 동일하게 되도록 설정되어 있다. 따라서, 노드(C) 전위(V3)는 하기 식에 의해 제 1 입력 신호(IP)와 동일하게 된다.
V3=IP-Vgs1+Vgs2
=IP-Vgs1+Vgs1
=IP
또한, 트랜지스터(N12)의 게이트·소스 사이 전압(Vgs1)은 트랜지스터(N12)의 드레인 전압 및 드레인 전류에 의해 결정된다. 환언하면, 트랜지스터(N12)의 게이트·소스 사이 전압(Vgs1)은 트랜지스터(P12)의 드레인 전압과 트랜지스터(N11)의 드레인 전류(I11)에 의해 결정된다. 또한, 트랜지스터(P11)의 게이트·소스 사이 전압(Vgs2)은 트랜지스터(P11)의 드레인 전압 및 드레인 전류에 의해 결정된다. 환언하면, 트랜지스터(P11)의 게이트·소스 사이 전압(Vgs2)은 트랜지스터(N5)의 드레인 전압과 트랜지스터(P3)의 드레인 전류(I5)에 의해 결정된다.
이와 같이 노드(C) 전위(V3), 즉 트랜지스터(P3)의 드레인 전압이 제 1 입력 신호(IP)와 동일하기 때문에, 제 1 입력 신호(IP)의 상승에 따라, 트랜지스터(P3)의 드레인 전압이 상승하여 드레인 전류(I5)가 감소한다.
이 때의 드레인 전류(I5) 및 드레인 전류(I6)에 대해서 상세하게 설명하면, 트랜지스터(P3)와 트랜지스터(P4)의 드레인 전압이 동일하게 된다, 즉 트랜지스터(P3, P4)의 드레인 전압이 함께 제 1 입력 신호(IP)로 되기 때문에, 그 각 트랜지스터(P3, P4)의 드레인 전류(I5, I6)는 그 소자 사이즈비에 따른 전류값으로 된다. 즉, 도 2의 실선으로 나타낸 바와 같이, 드레인 전류(I5, I6)는 제 1 입력 신호(IP)의 상승에 따라, 그 전류값의 비를 이상적인 1:10(I6=I5×10)으로 유지한 상태로 함께 감소한다. 보다 상세하게는, 제 1 입력 신호(IP)가 저전위 전원(VS) 시 의 드레인 전류(I5)의 전류값을 「E」로 하면, 드레인 전류(I6)의 전류값은 「10×E」가 된다. 그리고, 제 1 입력 신호(IP)가 고전위 전원(VD)으로 변동하면, 드레인 전류(I5)의 전류값이 「E」에서 「F」로 감소하는 동시에, 드레인 전류(I6)의 전류값이 「10×E」에서 「10×F」로 감소한다. 이것에 의해, 본 실시예의 연산 증폭기 회로(1)에서는, 제 1 입력 신호(IP)가 상승하였을 때에, 트랜지스터(P3, P4)의 드레인 전류(I5, I6)가 종래 연산 증폭기 회로(10)의 경우(도 2의 일점쇄선 참조)보다도 작은 전류값이 되기 때문에 소비 전력이 저감된다.
한편, 트랜지스터(N6)의 드레인 전류(I7)는 커런트 미러 회로(31)에 의해, 그 전류값이 트랜지스터(N5)의 드레인 전류(I5)의 10배(I7=I5×10)가 된다. 따라서, 제 1 입력 신호(IP)가 상승해도, 트랜지스터(P4)의 드레인 전류(I6)와 트랜지스터(N6)의 드레인 전류(I7)는 동일하게(I6=I7=I5×10) 되기 때문에, 제 1 입력 신호(IP)와 제 2 입력 신호(IM)의 전위가 동일한(IP=IM) 안정 상태가 유지된다.
·제 1 및 제 2 입력 신호(IP, IM)의 전위가 동일한(IP=IM) 안정 상태로부터 제 1 입력 신호(IP)가 제 2 입력 신호(IM)(출력 신호(Vout)의 전위)보다도 낮아질 때(IP<IM)
정전류원(11)의 정전류(I1)는 트랜지스터(N1, N2)에 의한 커런트 미러 회로에 의해, 2배의 전류값의 바이어스 전류(I2)로서 트랜지스터(N3, N4)에 의한 차동쌍(21)에 전달된다.
트랜지스터(N3, N4)로 이루어지는 차동쌍(21)은 제 1 및 제 2 입력 신호(IP, IM)에 의해 바이어스 전류(I2)를 트랜지스터(N4) 측에 많이 분배한다. 따라서, 트 랜지스터(N3)의 드레인 전류(I3)는 트랜지스터(N2)의 바이어스 전류(I2)의 1/2보다 적어진다(I3<I2×1/2=I1).
트랜지스터(N3)의 드레인 전류(I3)가 감소하고, 트랜지스터(N4)의 드레인 전류(I4)가 증대하면, 노드(A) 전위(VI)가 상승하고, 노드(B) 전위(V2)가 저하한다(V1>V2). 노드(A) 전위(V1)가 상승하면, 트랜지스터(P4)의 게이트 전압이 상승하게 되기 때문에, 출력 신호(Vout)가 저하한다. 그리고, 출력 신호(Vout)의 저하에 의해 트랜지스터(P4)의 드레인 전류(I6)는 증대한다.
한편, 트랜지스터(P3)의 드레인 전류(I5)는 이하와 같이 된다.
우선, 트랜지스터(P3, P11) 사이의 노드(C) 전위(V3)는 상술한 바와 같이 제 1 입력 신호(IP)와 동일하게(V3=IP) 된다. 노드(C) 전위(V3), 즉 트랜지스터(P3)의 드레인 전압이 제 1 입력 신호(IP)와 동일하기 때문에, 제 1 입력 신호(IP)의 저하에 따라, 트랜지스터(P3)의 드레인 전압이 저하하여 드레인 전류(I5)가 증대한다.
이 때의 드레인 전류(I5, I6)에 대해서 상세하게 설명하면, 트랜지스터(P3)와 트랜지스터(P4)의 드레인 전압이 동일하게 되는, 즉 트랜지스터(P3, P4)의 드레인 전압이 함께 제 1 입력 신호(IP)로 되기 때문에, 그 트랜지스터(P3, P4)의 드레인 전류(I5, I6)는 그 소자 사이즈비에 따른 전류값으로 된다. 즉, 드레인 전류(I5, I6)는 제 1 입력 신호(IP)의 저하에 따라, 그 전류값의 비를 이상적인 1:10(I6=I5×10)로 유지한 상태로 함께 증대한다.
한편, 트랜지스터(N6)의 드레인 전류(I7)는 커런트 미러 회로(31)에 의해, 그 전류값이 트랜지스터(N5)의 드레인 전류(I5)의 10배(I7=I5×10)가 된다. 따라서, 제 1 입력 신호(IP)가 저하해도, 트랜지스터(P4)의 드레인 전류(I6)와 트랜지스터(N6)의 드레인 전류(I7)는 동일하게(I6=I7=I5×10) 되기 때문에, 제 1 입력 신호(IP)와 제 2 입력 신호(IM)의 전위가 동일한(IP=IM) 안정 상태가 유지된다.
도 3은 도 1에 나타낸 연산 증폭기 회로(1)와 도 4에 나타낸 연산 증폭기 회로(10)에 있어서, 양쪽 연산 증폭기 회로(1, 10)의 소비 전력을 동일하게 하였을 때의 각각 주파수 특성에 대해서 시뮬레이션한 결과를 나타낸 것이다. 도 3에서, 횡축은 제 1 입력 신호(IP)를 나타내고, 종축은 단위 이득 주파수를 나타낸다.
이들 연산 증폭기 회로(1, 10)의 주파수 특성으로부터 명확한 바와 같이, 단위 이득 주파수는 제 1 입력 신호(IP)가 고전위 전원(VD)에 접근할수록 증대하도록 변동한다. 그 변동은 연산 증폭기 회로(10)의 경우에 비하여 연산 증폭기 회로(1)의 경우가 완만하게 된다. 상세하게 설명하면, 연산 증폭기 회로(1)는 종래 연산 증폭기 회로(10)에 비하여, 제 1 입력 신호(IP)의 변동에 따른 단위 이득 주파수의 변동 폭이 작아진다. 즉, 연산 증폭기 회로(1)는 제 1 입력 신호(IP)가 고전위 전원(VD) 시의 단위 이득 주파수와, 제 1 입력 신호(IP)가 저전위 전원(VS) 시의 단위 이득 주파수의 차가 작아진다. 이것에 의해, 연산 증폭기 회로(1)는 제 1 입력 신호(IP)의 변동에 의한 반응 속도의 변화가 작아져, 반응 속도를 안정시킬 수 있다.
또한, 제 1 입력 신호(IP)가 저전위 전원(VS) 시의 단위 이득 주파수를 비교하면 명확한 바와 같이, 종래 연산 증폭기 회로(10)에 비하여 연산 증폭기 회로(1) 의 단위 이득 주파수는 대폭 증대하고 있다. 즉, 트랜지스터(N11, N12, P11, P12), 즉 제어 회로(40)를 추가함으로써, 연산 증폭기 회로(1)의 반응 속도를 대폭 향상시킬 수 있다.
이상 기술한 바와 같이, 본 실시예에 의하면, 이하의 효과를 나타낸다.
(1) 본 실시예에 의하면, 제 1 입력 신호(IP)의 변동에 추종하여 노드(C) 전위(V3)가 변동하도록 하였다. 즉, 트랜지스터(P3)와 트랜지스터(N5) 사이에 P채널 MOS 트랜지스터(P11)를 개재(介在)시켜 설치하고, 그 트랜지스터(P11)의 게이트에 N채널 MOS 트랜지스터(N12)를 통하여 제 1 입력 단자(T1)를 접속하였다. 이것에 의해, 제 1 입력 신호(IP)의 변동에 추종하여 노드(C) 전위(V3)가 변동하게 된다. 또한, 트랜지스터(N12, P11)의 각 게이트·소스 사이 전압(Vgs1, Vgs2)을 거의 동일하게 되도록, 트랜지스터(N5, N11, N12, P3, P11, P12)의 소자 사이즈를 설정하였다. 이것에 의해, 제 1 입력 신호(IP)가 변동해도, 특히 제 1 입력 신호(IP)의 상승에 의해 제 1 입력 신호(IP)가 고전위 전원(VD)에 접근해도, 제 1 입력 신호(IP)와 제 2 입력 신호(IM)가 거의 동일한(IP≒IM) 안정 상태를 유지할 수 있기 때문에, 오프셋 전압의 발생이 적합하게 억제된다. 그 결과, 제 1 입력 신호(IP)의 변동에 따른 오프셋 전압의 변동을 억제할 수 있다.
또한, 상기 실시예는 이하의 형태로 실시할 수도 있다.
·상기 실시예에서의 P채널 MOS 트랜지스터(P12)를 생략하도록 할 수도 있다. 즉, N채널 MOS 트랜지스터(N12)의 드레인을 고전위 전원(VD)에 직접 접속하도록 할 수도 있다.
·상기 실시예에서의 P채널 MOS 트랜지스터(P11)를 N채널 MOS 트랜지스터로하고, N채널 MOS 트랜지스터(N12)를 P채널 MOS 트랜지스터로 할 수도 있다.
·상기 실시예에서의 N채널 MOS 트랜지스터(N11, N12) 및 P채널 M0S 트랜지스터(P12)를 생략하도록 할 수도 있다. 즉, P채널 M0S 트랜지스터(P11)의 게이트에 제 1 입력 단자(T1)를 직접 접속할 수도 있다. 또한, 이 때 P채널 MOS 트랜지스터(P11)를 N채널 MOS 트랜지스터로 변경할 수도 있다.
·상기 실시예에서의 출력단 회로를 구성하는 P채널 MOS 트랜지스터(P3, P4) 및 N채널 MOS 트랜지스터(N5, N6)를 모두 P채널 MOS 트랜지스터 또는 N채널 MOS 트랜지스터로 구성하도록 할 수도 있다.
·상기 실시예에서, P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터를 교체하여 실시할 수도 있다. 그 때, 고전위 전원(VD)과 저전위 전원(VS)을 교체하여 공급하는 것은 말할 필요도 없다.
·상기 실시예에서는 제어 회로(40)를 N채널 MOS 트랜지스터(N11, N12) 및 P채널 MOS 트랜지스터(P11, P12)로 구성하도록 하였다. 이것을 대신하여, 예를 들어 트랜지스터(P3)와 트랜지스터(N5) 사이에 가변 저항을 접속하고, 제어 회로에 의해 제 1 입력 신호(IP)의 변동에 따라 그 가변 저항의 저항값을 변동시키는 제어 회로일 수도 있다. 상세하게 설명하면, 제어 회로는 제 1 입력 신호(IP)가 상승할수록 가변 저항의 저항값을 상승시키고, 제 1 입력 신호(IP)가 저하할수록 가변 저항의 저항값을 저하시킨다. 이것에 의해, 트랜지스터(P3)의 드레인 전압이 다이오드 접속된 트랜지스터(N5)의 전압에 의존되지 않고, 제 1 입력 신호(IP)의 변동에 따라 변동하게 된다. 그 결과, 상기 실시예와 거의 동일한 효과를 얻을 수 있다.
·상기 실시예에서의 각 트랜지스터를 M0S 트랜지스터로 구체화하였지만, 각 트랜지스터를 바이폴러(bipolar) 트랜지스터로 할 수도 있다.
본 발명에 의하면, 오프셋 전압의 발생을 적합하게 억제할 수 있는 연산 증폭기 회로를 제공할 수 있다.

Claims (9)

  1. 게이트에 제 1 입력 신호가 인가되는 제 1 트랜지스터와, 게이트에 제 2 입력 신호가 인가되는 제 2 트랜지스터를 포함하고, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초한 신호를 출력하는 차동(差動) 입력 회로와,
    상기 제 2 트랜지스터의 드레인 전위(電位)가 게이트에 인가되는 제 3 트랜지스터와, 상기 제 3 트랜지스터와 직렬로 접속되는 제 4 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전위가 게이트에 부여되는 제 5 트랜지스터와, 상기 제 4 트랜지스터와 커런트 미러 접속되고, 상기 제 5 트랜지스터와 직렬로 접속되는 제 6 트랜지스터를 포함하여 구성되고, 상기 제 5 트랜지스터와 상기 제 6 트랜지스터 사이의 접속점의 전위를 출력 신호로서 출력하는 출력단(段) 회로를 구비하고,
    상기 출력 신호를, 상기 제 2 입력 신호로서 상기 제 2 트랜지스터의 게이트에 부여하는 전압 폴로어(follower) 접속되는 연산 증폭기 회로에 있어서,
    상기 제 3 트랜지스터와 상기 제 4 트랜지스터 사이의 접속점의 전위를, 상기 제 1 입력 신호에 기초하여 제어하는 제어 회로를 구비한 것을 특징으로 하는 연산 증폭기 회로.
  2. 제 1 항에 있어서,
    상기 제어 회로는, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터 사이에 접속되는 제 7 트랜지스터를 포함하고, 동(同) 제 7 트랜지스터의 게이트 전압을 상 기 제 1 입력 신호에 기초하여 제어하는 것을 특징으로 하는 연산 증폭기 회로.
  3. 제 2 항에 있어서,
    상기 제어 회로는, 상기 제 7 트랜지스터의 게이트가 소스에 접속되는 상기 제 7 트랜지스터와 도전(導電)형이 상이한 제 8 트랜지스터와, 동(同) 제 8 트랜지스터 소스에 접속되는 제 1 정전류원(定電流源)을 포함하고, 상기 제 8 트랜지스터의 게이트에 상기 제 1 트랜지스터의 게이트가 접속된 것을 특징으로 하는 연산 증폭기 회로.
  4. 게이트에 제 1 입력 신호가 인가되는 제 1 도전형 제 1 트랜지스터와, 게이트에 제 2 입력 신호가 인가되는 제 1 도전형 제 2 트랜지스터를 포함하고, 상기 제 1 입력 신호 및 상기 제 2 입력 신호에 기초한 신호를 출력하는 차동 입력 회로와,
    상기 제 2 트랜지스터의 드레인 전위가 게이트에 인가되는 상기 제 1 도전형과 상이한 제 2 도전형 제 3 트랜지스터와, 상기 제 3 트랜지스터의 드레인에 드레인이 접속되는 제 1 도전형 제 4 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전위가 게이트에 부여되는 제 2 도전형 제 5 트랜지스터와, 상기 제 4 트랜지스터와 커런트 미러 접속되고, 드레인에 상기 제 5 트랜지스터의 드레인이 접속되는 제 1 도전형 제 6 트랜지스터를 포함하여 구성되고, 공통적으로 접속된 그들 제 5 및 제 6 트랜지스터의 드레인 전위를 출력 신호로서 출력하는 출력단 회로를 구비하고,
    상기 출력 신호를, 상기 제 2 입력 신호로서 제 2 트랜지스터의 게이트에 부여하는 전압 폴로어 접속되는 연산 증폭기 회로에 있어서,
    상기 제 3 트랜지스터의 드레인에 소스가 접속되고, 상기 제 4 트랜지스터의 드레인에 드레인이 접속되고, 게이트에 상기 제 1 입력 신호에 따른 전압이 인가되는 제 2 도전형 제 7 트랜지스터를 구비한 것을 특징으로 하는 연산 증폭기 회로.
  5. 제 4 항에 있어서,
    상기 제 7 트랜지스터의 게이트에 소스가 접속되고, 동(同) 소스가 제 1 정전류원에 접속되고, 게이트에 상기 제 1 트랜지스터의 게이트가 접속되는 제 1 도전형 제 8 트랜지스터를 구비한 것을 특징으로 하는 연산 증폭기 회로.
  6. 제 5 항에 있어서,
    상기 제 8 트랜지스터의 드레인에, 다이오드 접속된 제 2 도전형 제 9 트랜지스터를 더 접속한 것을 특징으로 하는 연산 증폭기 회로.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 차동 입력 회로에는, 제 2 정전류원에 드레인이 접속된 제 1 도전형 제 10 트랜지스터와 커런트 미러 접속되는 제 1 도전형 제 11 트랜지스터로부터 바이어스 전류가 공급되고,
    상기 제 1 정전류원은, 상기 제 10 트랜지스터와 커런트 미러 접속되는 제 1 도전형 제 12 트랜지스터로 구성되는 것을 특징으로 하는 연산 증폭기 회로.
  8. 제 4 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터에는, 드레인이 상기 제 1 트랜지스터의 드레인에 접속되는 제 2 도전형 제 13 트랜지스터와, 드레인이 상기 제 2 트랜지스터의 드레인에 접속되는 제 2 도전형 제 14 트랜지스터로 구성되는 커런트 미러 회로가 접속되고,
    상기 제 3 트랜지스터가 상기 제 14 트랜지스터와 커런트 미러 접속되는 것을 특징으로 하는 연산 증폭기 회로.
  9. 제 7 항에 있어서,
    상기 제 7 트랜지스터의 게이트·소스 사이 전압과 상기 제 8 트랜지스터의 게이트·소스 사이 전압을 동일하게 하도록, 제 3, 제 4, 제 7, 제 8, 제 9 및 제 12 트랜지스터의 소자 사이즈를 설정한 것을 특징으로 하는 연산 증폭기 회로.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7551030B2 (en) * 2007-02-08 2009-06-23 Samsung Electronics Co., Ltd. Two-stage operational amplifier with class AB output stage
KR102005450B1 (ko) * 2012-03-14 2019-07-30 삼성전자주식회사 누설전류 보호회로가 구비된 파워모듈

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0497608A (ja) * 1990-08-15 1992-03-30 Nec Corp 演算増幅回路
KR20050080585A (ko) * 2004-02-10 2005-08-17 삼성전자주식회사 옵셋 보상회로를 갖는 연산증폭기

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61237505A (ja) * 1985-04-12 1986-10-22 Nec Ic Microcomput Syst Ltd 増幅回路
JPS62160806A (ja) * 1986-01-10 1987-07-16 Hitachi Ltd 差動増幅器
WO1988004115A1 (en) * 1986-11-21 1988-06-02 Takafumi Kasai Amplifier having a constant-current bias circuit
JPH04165804A (ja) * 1990-10-30 1992-06-11 Nec Corp 差動増幅回路
JPH09219638A (ja) 1996-02-09 1997-08-19 Nec Corp リセット・シーケンス制御回路
JPH09219636A (ja) * 1996-02-09 1997-08-19 Sharp Corp 駆動回路
JP2000151291A (ja) * 1998-11-12 2000-05-30 Fujitsu Ltd 演算増幅器
KR100542685B1 (ko) * 2001-06-18 2006-01-16 매그나칩 반도체 유한회사 출력버퍼용 연산 트랜스컨덕턴스 증폭기

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0497608A (ja) * 1990-08-15 1992-03-30 Nec Corp 演算増幅回路
KR20050080585A (ko) * 2004-02-10 2005-08-17 삼성전자주식회사 옵셋 보상회로를 갖는 연산증폭기

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