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JP7325314B2 - 半導体装置 - Google Patents

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JP7325314B2
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Description

本発明は半導体装置に関する。
インバータ等において、2個の半導体スイッチング素子(以下、単に「スイッチング素子」と称する)が、高電位ノード及び低電位ノードの間に中間電位ノードを介して接続される、所謂、アーム構成が用いられる。以下では、アーム構成において、高電位側に接続されたスイッチング素子をハイサイドのスイッチング素子とも称するとともに、低電位側に接続されたスイッチング素子をローサイドのスイッチング素子とも称する。
特開2019-4535号公報(以下、特許文献1)には、上記アーム構成において、ハイサイドのスイッチング素子の状態情報の検出回路を有する半導体装置が記載されている。特許文献1では、IGBT(Insulated Gate Bipolar Transistor)で構成されたハイサイド及びローサイドのスイッチング素子の駆動回路が搭載された半導体チップ(IC:Integrated Circuit)の外部に設けられた回路素子を含む、検出回路及び信号伝達回路によって、ハイサイドのスイッチング素子の状態情報をモニタする構成が示される。
特許文献1では、検出回路は、ハイサイドのスイッチング素子の状態情報に応じた電圧を出力する。更に、信号伝達回路は、検出回路の出力に応じてオンオフする半導体チップ上に搭載された信号スイッチング素子と、半導体チップの外部で当該信号スイッチング素子に対して直列に接続されるダイオードとを含む。これにより、ローサイド及びハイサイドの間で求められる絶縁をダイオードによって確保した上で、検出回路の出力をモニタすることが可能となる。
特開2019-4535号公報
しかしながら、特許文献1の構成では、ICの外部に接続されたダイオードによって、ハイサイド及びローサイドの間に求められる絶縁が確保されるため、ICの搭載素子と、IC外の素子とによって、スイッチング素子の状態情報がモニタされる。この結果、部品点数の増加、及び、回路規模の増大が懸念される。
一方で、スイッチング素子では、過電流が生じると不飽和状態が発生して、オン状態であるのに、正電極及び負電極間の電圧が上昇する電圧異常が発生することが知られている。このため、スイッチング素子の継続的な過電流状態を回避するために、上記電圧異常の検出が有効であるが、この際には、特許文献1の様な回路構成の複雑化を避けて、簡易な回路構成による異常検出機能の実現が望まれる。
本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、絶縁を確保した上で、スイッチング素子のオン時における正電極及び負電極間の電圧異常検出が可能な半導体装置の簡易な構成を提供することである。
本発明のある局面では、半導体装置であって、半導体スイッチング素子の正電極及び負電極の間に接続された検出回路と、電圧比較器とを備える。前記検出回路は、電流源、及び、第1の電気抵抗値を有する第1の抵抗素子を含む。電流源及び第1の抵抗素子は、正電極及び前記負電極の間に、第1のノードを介して直列接続される。電圧比較器は、第2のノードに入力された直流電圧と、第1のノードの電圧との比較結果を出力する。直流電圧及び前記第1の電気抵抗値は、前記正電極及び前記負電極の間の電極間電圧が予め定められた判定電圧よりも高いときに、前記第1のノードの電圧が前記直流電圧よりも高くなるように定められる。検出回路及び前記電圧比較器は、同じ集積回路上に搭載される。
本発明によれば、電流源及び第1の抵抗素子によって検出回路を構成することにより、検出回路及び電圧比較器を同じ集積回路上に搭載できるので、検出回路内の電流源によって絶縁を確保した上で、半導体スイッチング素子のオン時における正電極及び負電極間の電圧異常を簡易な回路構成で検出可能な半導体装置を提供することができる。
実施の形態1に係る半導体装置の構成を説明する第1の回路図である。 実施の形態1に係る半導体装置の構成を説明する第2の回路図である。 図1に示された検出回路の電圧電流特性を示す概念図である。 実施の形態1に係る半導体装置の動作例を説明する第1の波形図である。 実施の形態1に係る半導体装置の動作例を説明する第2の波形図である。 実施の形態2に係る半導体装置の構成を説明する第1の回路図である。 実施の形態2に係る半導体装置の構成を説明する第2の回路図である。 実施の形態3に係る半導体装置の構成を説明する回路図である。 図8に示されたカレントミラー回路の構成例を説明する回路図である。 実施の形態4に係る半導体装置が備える保護回路の構成例を説明する回路図である。 実施の形態4に係る半導体装置の動作例を説明する第1の波形図である。 実施の形態4に係る半導体装置の動作例を説明する第2の波形図である。
以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
実施の形態1.
図1及び図2は、実施の形態1に係る半導体装置の構成を説明する回路図である。
図1を参照して、半導体装置100Aは、スイッチング素子10aの駆動ICの機能を有する。半導体装置100Aによってオンオフされるスイッチング素子10aは、代表的にはIGBTで構成されて、中間電位ノード23と、低電位GNDが供給される低電位ノード22との間に接続される。即ち、スイッチング素子10aは、ローサイドのスイッチング素子に相当する。
図2を参照して、半導体装置100Aは、スイッチング素子10bの駆動ICの機能を有する。半導体装置100Aによってオンオフされるスイッチング素子10bは、代表的にはIGBTで構成されて、高電位Vccが供給される高電位ノード21と、図1と共通の中間電位ノード23との間に接続される。即ち、スイッチング素子10bは、ハイサイドのスイッチング素子に相当する。
図1及び図2から理解されるように、ローサイドのスイッチング素子10aに対応して設けられる半導体装置100A(図1)と、ハイサイドのスイッチング素子10bに対応して設けられる半導体装置100(図2)との構成は同様であるので、まず、ローサイドの半導体装置100Aの構成について詳細に説明する。
再び図1を参照して、半導体装置100Aは、スイッチング素子10aの駆動回路150と、スイッチング素子10aのコレクタ-エミッタ間電圧(Vce)の検出回路110と、電圧比較器130とを備える。Vceは、スイッチング素子の正電極及び負電極間の電圧に対応する。
駆動回路150は、スイッチング素子10aの制御信号SINを受けて、ゲート信号SOUTをスイッチング素子10aのゲート(制御電極)に出力する。例えば、2値信号である制御信号SINのハイレベル(以下、「Hレベル」と表記する)期間には、ゲート信号SOUTをHレベルに設定することにより、スイッチング素子10aがオンされる。ゲート信号SOUTのHレベル電圧は、スイッチング素子10a負電極(エミッタ)に対して、スイッチング素子10aを構成するIGBTの閾値電圧よりも高くなるように設定される。
一方で、制御信号SINのローレベル(以下、「Lレベル」と表記する)期間には、ゲート信号SOUTをLレベルに設定することにより、スイッチング素子10aがオフされる。例えば、ゲート信号SOUTのLレベル電圧は、スイッチング素子10aに負電極(エミッタ)、即ち、低電位GNDと同等に設定される。
検出回路110は、直列接続された、電流源120及び抵抗素子121を有する。抵抗素子121は、可変抵抗素子で構成することが好ましい。例えば、デジタルトリミングによって電気抵抗値R1が調整できるように、抵抗素子121を構成することができる。
電流源120及び抵抗素子121は、中間電位ノード23及び低電位ノード22の間、即ち、スイッチング素子10aの正電極(コレクタ)及び負電極(エミッタ)の間に、ノードN1を介して直列接続される。
電圧比較器130は、+側の入力端子の電圧V+と、-側の入力端子の電圧V-との比較結果に応じて、検出信号Sabを出力する。検出信号Sabは、V+>V-のときHレベルに設定される一方で、V+≦V-のときLレベルに設定される。
電圧比較器130の+側の入力端子は、検出回路110のノードN1と接続される。即ち、電圧V+は、ノードN1の電圧に相当する。一方で、電圧比較器130の-側の入力端子と、低電位ノード22(スイッチング素子10aのエミッタ)との間には、直流電圧Vtを出力する電圧源135が電気的に接続される。電圧源135は、直流電圧Vtを可変に調整できるように構成されることが好ましい。ノードN1は「第1のノード」の一実施例に対応し、電圧比較器130の-側の出力端子は「第2のノード」の一実施例に対応する。又、スイッチング素子のVceは「電極間電圧」に対応し、検出回路110の抵抗素子121は「第1の抵抗素子」に対応する。
電流源120は、例えば、半導体装置100Aを構成するIC上に形成された高耐圧を有するトランジスタをダイオード接続することによって構成することができる。図1の構成例では、電流源120は、中間電位ノード23(スイッチング素子10aのコレクタ)とノードN1との間に接続される。抵抗素子121は、ノードN1及び低電位ノード(スイッチング素子10aのエミッタ)との間に接続される。抵抗素子121についても、半導体装置100Aを構成するIC上に形成される。
電圧比較器130は、任意の回路構成を適用することが可能である。例えば、半導体装置100Aを構成するIC上に形成された、トランジスタ及び抵抗素子等を用いて、電圧比較器130を構成することにより、電圧比較器130は、検出回路110と同様に、半導体装置100Aを構成するIC上に搭載される。
一方で、電圧源135は半導体装置100A(IC)の外部に配置されてもよい。この場合には、電圧比較器130の-側の入力端子と電気的に接続された端子(図示せず)に対して、半導体装置100Aの外部から直流電圧Vtが供給される。或いは、電圧源135として、半導体装置100A上のトランジスタ等を用いて、高電位Vccを降圧した一定電圧を生成する回路を構成することも可能である。
上述の様に、オン状態のスイッチング素子(IGBT)が過電流状態に陥ると、オン状態であるにも関わらずVceが十分に下がりきらない不飽和状態となることが知られている。本実施の形態に係る半導体装置では、検出回路110及び電圧比較器130は、スイッチング素子10a(IGBT)の不飽和状態を検出するように構成される。具体的には、制御信号SINのHレベル期間において、Vceが判定電圧Vthよりも高いときに、電圧比較器130が検出信号SabをHレベルに設定すると、不飽和状態を検出することができる。判定電圧Vthは、スイッチング素子10aの特性に照らして、不飽和状態の発生時におけるVceに対して、マージン分だけ低い電圧に設定される。一般的には、判定電圧Vthは、10(V)未満のレベルである。
図3には、検出回路110の電圧電流特性が示される。
図3を参照して、電流源120の出力電流Iaについて、スイッチング素子10aのVceが低い領域では、Ia=0である一方で、Vceが高い領域では、飽和した一定値(Ia=I1)を示す。上述した判定電圧Vthを含むVce領域では、出力電流Iaは、電気抵抗値R1(抵抗素子121)の逆数に従った傾きに従い、Vceに比例して変化する。
ここで、Vce=Vthであるときの電流源120の電圧及び電流をVa1及びIa1とすると、判定電圧Vthと、電圧Va1及び電流Ia1との間には、下記の式(1)に示す関係が成立する。
Vth=Va1+R1×Ia1 …(1)
更に、直流電圧Vtについて、式(1)での電流Ia1を用いて、下記の式(2)となるように調整すると、Vce>Vthのときに、電圧比較器130の出力(検出信号Sab)をHレベルとすることができる。
Vt=R1×Ia1 …(2)
式(1),(2)より、判定電圧Vthについて、下記の式(3)が成立する。
Vth=Va1+Vt …(3)
式(3)から、判定電圧Vthは、抵抗素子121の電気抵抗値R1、及び、電圧源135からの直流電圧Vtによって調整することができる。即ち、電圧異常の監視対象となるスイッチング素子10aの特性に合わせて、判定電圧Vthを調整することが可能である。
図4及び図5には、実施の形態1に係る半導体装置の動作例が示される。図4には、スイッチング素子10aの正常動作時の波形例が示される。
図4を参照して、時刻t0以前では、制御信号SINがLレベルに設定されているため、ローサイドのスイッチング素子10aはオフ状態である。このとき、通常はハイサイドのスイッチング素子10bがオンしているので、Vce=Vccであるため、Vce>Vthである。検出回路110では、図3で説明した様に、Ia=I1である。又、電圧比較器130では、Vce>Vthに対応して、V+>V-となるので、スイッチング素子10aのオフ時には、検出信号SabはHレベルである。
時刻t0において、制御信号SINがLレベルからHレベルに変化すると、スイッチング素子10aがターンオンする。具体的には、駆動回路150が出力するゲート信号SOUTがHレベルに変化するのに応じて、スイッチング素子10aのゲート電圧が上昇する。これにより、スイッチング素子10aでは、Vceが低下するとともにコレクタ-エミッタ間電流が流れ始める。
スイッチング素子10aの正常なオン状態では、不飽和状態が発生することなく、Vceはゼロ近傍の電圧まで低下して、正常なコレクタ-エミッタ間電流が発生する。即ち、Vceは判定電圧Vthよりも低下する。
このようなVceの低下に応じて、検出回路110では、電流源120の出力電流Ia=0となり、電圧比較器130では、V+<V-となる。この結果、検出信号SabはLレベルに変化する。
時刻t1において、制御信号SINがHレベルからLレベルに変化すると、スイッチング素子10aはターンオフする。これにより、Vce、Ia、V+、及び、検出信号Sabは、時刻t0以前の状態に戻る。このように、スイッチング素子10aの正常なオン状態では、制御信号SINがHレベルに変化すると、検出信号SabがLレベルとなる。
一方で、図5には、スイッチング素子10aに不飽和状態が発生したときの動作例が示される。図5を参照して、図4と同様に、時刻t0において、制御信号SINがLレベルからHレベルに変化することにより、スイッチング素子10aがターンオンする。
しかしながら、図5では、スイッチング素子10aにおいて、コレクタ-エミッタ電流が過大(過電流状態)であることによる不飽和状態が発生するため、Vceが図4のように低下しない異常が生じる。このような電圧異常により、Vce>Vthであるため、図3の特性に従った出力電流Iaに応じて、V+>V-が維持される。この結果、図4とは異なり、制御信号SINがHレベルに変化しても、検出信号SabがHレベルに維持される。
従って、実施の形態1に係る半導体装置100Aでは、検出回路110及び電圧比較器130により発生される検出信号Sabに基づき、スイッチング素子10aのオン期間における不飽和状態の発生を検出することが可能である。
又、検出回路110は、スイッチング素子10aのオフ時において、高電位Vccが伝達された状態の中間電位ノード23と、低電位ノード22との間の絶縁を、電流源120(例えば、ダイオード接続された高耐圧の電界効果トランジスタ)によって確保することができる。即ち、駆動回路150を含む半導体装置100Aを構成するIC上に形成された素子(例えば、上記の高耐圧の電界効果トランジスタ)を用いて、特許文献1の様なICの外付け素子を用いることなく、検出回路110の絶縁を確保することが可能となる。
再び図2を参照して、半導体装置100Aは、図1と同様の回路構成により、ハイサイドのスイッチング素子10bに適用することが可能である。図2の回路構成は、図1での中間電位ノード23を高電位ノード21とし、低電位ノード22を中間電位ノード23としたものに相当する。
図2において、検出回路110は、高電位ノード21及び中間電位ノード23の間、即ち、スイッチング素子10bのコレクタ及びエミッタ間に接続されることで、ハイサイドのスイッチング素子10bのVceを検出することができる。即ち、電流源120の出力電流Iaは、スイッチング素子10bのVceに対して、図3と同様の特性を有する。
電圧比較器130において、+側の入力端子は、図1と同様に検出回路110のノードN1と接続される。一方で、電圧源135は、中間電位ノード23と、電圧比較器130の-側の入力端子との間に電気的に接続される。上述の様に、電圧源135は、半導体装置100Aの外部から直流電圧Vtを入力することも可能である。
図2に示された半導体装置100Aについても、スイッチング素子10bのオンオフ制御のための制御信号SINの変化に対して、図4及び図5で説明したように動作する。即ち、半導体装置100Aは、ローサイドのスイッチング素子10a及びハイサイドのスイッチング素子10bの両方に対して、同じ回路構成で適用することが可能である。
実施の形態2.
実施の形態2では不飽和状態を検出するための判定電圧を容易に調整するための回路構成を説明する。
図6は、実施の形態2に係る半導体装置の構成を説明する第1の回路図である。
図6を参照して、実施の形態2に係る半導体装置100Bは、実施の形態1に係る半導体装置100Aと比較して、検出回路110の構成が異なる。具体的には、実施の形態2では、検出回路110は、図1の構成と比較して、中間電位ノード23及びノードN1の間に、電流源120と直列接続される抵抗素子122を更に有する。抵抗素子122についても、トリミング等によって電気抵抗値R2を可変調整できることが好ましい。半導体装置100Bのその他の部分の構成は、半導体装置100Aと同様である。抵抗素子122は「第2の抵抗素子」に対応する。
実施の形態2の検出回路110では、抵抗素子122(電気抵抗値R2)の追加により、上述の式(1)は、下記の式(4)に変形される。
Vth=Va1+(R1+R2)×Ia1 …(4)
又、実施の形態2においても、Vce=Vthであるときの電流源120の電流Ia1を用いて、式(2)に示した様に、Vt=R1×Ia1とすると、判定電圧Vthについて、下記の式(5)が成立する。
Vth=Va1+Vt・(R1+R2)/R1 …(5)
実施の形態2では、式(5)で示された判定電圧Vthに対して、Vce>VthのときにはSab=Hレベルとなる一方で、Vce≦Vthのときには、Sab=Lレベルとなる。式(5)から理解されるように、実施の形態2では、電圧源135の直流電圧Vt、並びに、抵抗素子121及び122の電気抵抗値R1及びR2によって、判定電圧Vthを調整することが可能である。
実施の形態2に係る半導体装置100Bの動作は、判定電圧Vthの設定以外は、半導体装置100Aと同様である。このため、実施の形態2に係る半導体装置100Bでは、実施の形態1に係る半導体装置100Aの効果に加えて、判定電圧Vthの調整が容易となる。
図7には、実施の形態2に係る半導体装置100Bをハイサイドのスイッチング素子10bに適用したときの回路構成が示される。
図7を参照して、実施の形態2に係る半導体装置100Bについても、図6と同様の回路構成により、ハイサイドのスイッチング素子10bに適用することが可能である。図7の回路構成は、図6での中間電位ノード23を高電位ノード21とし、低電位ノード22を中間電位ノード23としたものに相当する。
図7においては、ハイサイドのスイッチング素子10bのVceと、判定電圧Vthとの比較によって、スイッチング素子10bの不飽和状態を検出することが可能である。判定電圧Vthは、図6と同様に、電圧源135の直流電圧Vt、並びに、抵抗素子121及び122の電気抵抗値R1及びR2によって調整することができる。
即ち、半導体装置100Bについても、ローサイドのスイッチング素子10a及びハイサイドのスイッチング素子10bの両方に対して、同じ回路構成で適用することが可能である。尚、実施の形態2では、図6及び図7において、直列接続された電流源120及び抵抗素子122の接続順を入れ替えることも可能である。
実施の形態3.
実施の形態3では、検出回路110の電流源120の好ましい構成例を説明する。
図8は、実施の形態3に係る半導体装置の構成を説明する回路図である。
図8を参照して、実施の形態3に係る半導体装置100Cは、実施の形態2に係る半導体装置100Bの検出回路110に含まれる電流源120の構成例を示すものである。
具体的には、実施の形態3では、検出回路110の電流源120は、カレントミラー回路125及び126を含む。図8のその他の構成は、実施の形態2(図6)と同様であるので、詳細な説明は繰り返さない。即ち、半導体装置100Cにおける検出信号Sabは、実施の形態2に係る半導体装置100Bと同様に生成されるので、Vce>Vthの発生、即ち、スイッチング素子10aの不飽和状態の発生を、実施の形態2と同様に検出することができる。
更に、実施の形態3によれば、カレントミラー回路を用いて電流源120を構成することによって出力電流Iaが安定化するので、Vce>Vthの検出精度を高めることが可能となる。又、以下で説明する、カレントミラー回路125,126の構成素子(トランジスタ及び抵抗素子)についても、電圧比較器130及び駆動回路150と同様に、半導体装置100Cを構成するIC上に形成される。
図9には、図8に示されたカレントミラー回路125,126の好ましい構成例が示される。
図9を参照して、電流源120は、カレントミラー回路125を構成するトランジスタT1~T3と、カレントミラー回路126を構成するトランジスタT4~T6と、抵抗素子123とを有する。
カレントミラー回路125において、トランジスタT1は、中間電位ノード23(スイッチング素子10aのコレクタ)及びノードN2の間に接続され、トランジスタT2は、中間電位ノード23及びノードN3の間に接続される。トランジスタT3は、ノードN2及び抵抗素子121の間に接続される。トランジスタT1及びT2のゲートは、ノードN2と接続され、トランジスタT3のゲートは、ノードN3と接続される。
カレントミラー回路126において、トランジスタT4は、ノードN3及びノードN4の間に接続され、トランジスタT5は、ノードN4及び低電位ノード22の間に接続される。トランジスタT5は、ノードN5及び低電位ノード22(スイッチング素子10aのエミッタ)の間に接続される。トランジスタT5及びT6のゲートは、ノードN4と接続される。トランジスタT4のゲートは、抵抗素子123(電気抵抗値R3)を介して高電位ノード21と接続されたノードN5と接続される。
図9の構成例では、カレントミラー回路125及び126がウィルソン型のカレンミラー回路によって構成されることで、電流源120の出力電流Iaの精度を向上することができる。この結果、判定電圧Vthの設定精度が向上することで、Vce>Vth、即ち、スイッチング素子の不飽和状態の検出精度を向上することができる。
図9の構成例では、トランジスタT3及びT4を高耐圧トランジスタで構成することにより、検出回路110の絶縁を確保することが可能である。
尚、図7に示された半導体装置100Bにおいて、電流源120を図8及び図9で説明したように構成することも可能である。即ち、実施の形態3に係る半導体装置100Cについても、ローサイドのスイッチング素子10a及びハイサイドのスイッチング素子10bの両方に対して、同じ回路構成で適用することが可能である。
又、実施の形態3に係る半導体装置は、又、実施の形態1(図1及び図2)の半導体装置100Aにおいて、電流源120を図8及び図9で説明したカレントミラー回路で構成とすることによって実現することも可能である。
実施の形態4.
実施の形態4では、実施の形態1~3で説明した、スイッチング素子の不飽和状態の検出に応じた保護回路の適用について説明する。
図10は、実施の形態4に係る半導体装置が備える保護回路180の構成例を説明する回路図である。実施の形態4に係る半導体装置は、実施の形態1~3に係る半導体装置100A~100Cにおいて、制御信号SINが保護回路180を経由して、駆動回路150へ入力される構成を有する。
図10を参照して、保護回路180は、遅延回路181と、NANDゲート182と、ANDゲート183とを有する。
遅延回路181は、制御信号SINに遅延時間Tdを付与した遅延信号S1を出力する。NANDゲート182は、電圧比較器130が出力する検出信号Sabと、遅延信号S1とのNAND演算結果に従う、信号S2を出力する。遅延回路181は、例えば、直列接続された複数個(偶数個)のインバータ(NOTゲート)によって構成することができる。
ANDゲート183は、遅延回路181を通過していない制御信号SINと、信号S2とのAND演算結果に従い、駆動回路150へ入力される制御信号S3を生成する。駆動回路150は、制御信号S3に従って、ゲート信号SOUTを生成する。
次に、図11及び図12を用いて、実施の形態4に係る半導体装置の動作例を説明する。図11には、図4と同様に、正常動作時の波形例が示される。
図11を参照して、図4と同様に時刻t0において、制御信号SINがLレベルからHレベルに変化すると、図4と同様に、Vce,Ia,V+、及び、検出信号Sabが変化する。上述のように、正常動作時には、Vceの低下に応じて、検出信号Sabは、HレベルからLレベルへ変化する。
遅延信号S1は、時刻t0から遅延回路181によって付与された遅延時間Tdが経過した時刻txにおいて、LレベルからHレベルに変化する。遅延時間Tdは、正常動作時において、ターンオンの開始(時刻t0)から検出信号SabがLレベルに変化するまでに要する回路動作時間よりも長くなるように予め定められる。
NANDゲート182が出力する信号S2は、時刻t0~txの間、遅延信号S1がLレベルに止まることにより、Hレベルに維持される。更に、時刻tx~t1では、検出信号SabがLレベルに設定されることにより、信号S2はHレベルに維持される。
従って、正常動作時には、ANDゲート183に入力される信号S2は、常にHレベルに維持される。従って、駆動回路150へ入力される制御信号S3は、制御信号SINと同様の波形を有することになる。この結果、スイッチング素子10a,10bは、実施の形態4に係る半導体装置の駆動回路150からのゲート信号SOUTによって、制御信号SINに応じてオン及びオフされる。
一方で、図12には、図5と同様に、スイッチング素子10aに不飽和状態が発生したときの動作例が示される。
図12を参照して、図5及び図11と同様に、時刻t0において、制御信号SINがLレベルからHレベルに変化する。又、遅延信号S1の波形は、図11(正常動作時)と同様である。このため、信号S2は、遅延信号S1がHレベルに変化する時刻txまでの間、Lレベルに維持される。
従って、少なくとも時刻txまでの間、駆動回路150に入力される制御信号S3は、制御信号SINと同様であるので、図11と同様にスイッチング素子10a,10bがターンオンする。
スイッチング素子10a,10bでの不飽和状態の発生時における、Vce、Ia,V+、及び、検出信号Sabの挙動は、図5と同様である。即ち、検出信号Sabは、制御信号SINのHレベル期間を通じて、Hレベルに維持される。
この結果、時刻tx以降では、NANDゲート182から出力される信号S2がLレベルに変化する。これに応じて、ANDゲート183から出力される制御信号S3がLレベルに設定されるのに応じて、スイッチング素子10a,10bは、不飽和状態の検出に応じて、強制遮断(オフ)される。これにより、スイッチング素子10a,10bを過電流から保護することができる。
このように、実施の形態4に係る半導体装置によれば、実施の形態1~3の半導体装置の効果に加えて、不飽和状態の検出に応じてスイッチング素子を自動的に遮断する保護機能を実現することができる。
尚、保護回路180は、半導体装置100A~100Cを構成するIC上に形成されたトランジスタを用いた論理回路、例えば、CMOS(Complementary Metal Oxide Semiconductor)論理回路によって構成することが可能である。これにより、検出回路110、電圧比較器130、及び、駆動回路150と同一の集積回路上に、保護回路180を搭載することができる。或いは、保護回路180に相当する機能を半導体装置(IC)の外部に設けて、制御信号S3に相当する信号を、半導体装置の外部から駆動回路150へ入力することも可能である。
本実施の形態では、スイッチング素子10a,10bとしてIGBTを例示したが、アーム構成のハイサイド及びローサイドに用いられた、IGBT以外のスイッチング素子に対しても実施の形態1~4に係る半導体装置を適用することにより、絶縁を確保した上で、オン時に正電極及び負電極の間に電圧が発生する異常を検知することが可能である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
10a,10b スイッチング素子、21 高電位ノード、22 低電位ノード、23 中間電位ノード、100A~100C 半導体装置、110 検出回路、120 電流源、121~123 抵抗素子、125,126 カレントミラー回路、130 電圧比較器、135 電圧源、150 駆動回路、180 保護回路、181 遅延回路、GND 低電位、IC 駆動、Ia 出力電流(電流源)、Ia1 電流、SIN 制御信号、SOUT ゲート信号、Sab 検出信号、Td 遅延時間、Vcc 高電位、Vt 直流電圧、Vth 判定電圧。

Claims (7)

  1. 半導体装置であって、
    半導体スイッチング素子の正電極及び負電極の間に接続された検出回路を備え、
    前記検出回路は、
    前記正電極及び前記負電極の間に第1のノードを介して直列接続された、電流源、及び、第1の電気抵抗値を有する第1の抵抗素子を含み、
    前記電流源は、前記負電極に対する前記正電極が高くなるに従って、飽和した一定値に向けて出力電流が増加する様に動作し、
    前記半導体装置は、
    第2のノードに入力された直流電圧と、前記第1のノードの電圧との比較結果を出力する電圧比較器を更に備え、
    前記直流電圧及び前記第1の電気抵抗値は、前記正電極及び前記負電極の間の電極間電圧が予め定められた判定電圧よりも高いときに、前記第1のノードの電圧が前記直流電圧よりも高くなるように定められ、
    前記検出回路及び前記電圧比較器は、同じ集積回路上に搭載される、半導体装置。
  2. 前記検出回路は、
    前記正電極及び前記第1のノードの間に前記電流源と直列に接続された第2の抵抗素子を更に含み、
    前記第2の抵抗素子は、第2の電気抵抗値を有し、
    前記第1及び第2の電気抵抗値並びに前記直流電圧は、前記電極間電圧が前記判定電圧よりも高いときに、前記第1のノードの電圧が前記直流電圧よりも高くなるように定められる、請求項1記載の半導体装置。
  3. 前記電流源は、ダイオード接続された電界効果トランジスタを有する、請求項1又は2に記載の半導体装置。
  4. 前記電流源は、カレントミラー回路を構成する複数の電界効果トランジスタを有する、請求項1又は2に記載の半導体装置。
  5. 前記半導体スイッチング素子の制御電極を駆動する駆動回路を更に備え、
    前記駆動回路は、前記検出回路及び前記電圧比較器と同一の前記集積回路上に搭載される、請求項1~4のいずれか1項に記載の半導体装置。
  6. 前記半導体スイッチング素子のオンオフを制御するための第1の制御信号と、前記電圧比較器の出力信号とを受けて、前記駆動回路に対して第2の制御信号を出力する保護回路を更に備え、
    前記第2の制御信号は、前記第1の制御信号が前記半導体スイッチング素子のオフを指示する第1のレベルからオンを指示する第2のレベルに変化しても、前記電極間電圧が前記判定電圧よりも低下しないときには、前記半導体スイッチング素子のオフを前記駆動回路に指示するように生成される、請求項5記載の半導体装置。
  7. 前記保護回路は、前記駆動回路と同一の前記集積回路上に搭載される、請求項6記載の半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3242672B2 (ja) 1997-09-30 2001-12-25 三菱電機株式会社 昇圧形アクティブフィルタシステム及び昇圧形アクティブフィルタの制御装置
JP2002185294A (ja) 2000-12-19 2002-06-28 Toshiba Microelectronics Corp 半導体集積回路
JP2007019728A (ja) 2005-07-06 2007-01-25 Auto Network Gijutsu Kenkyusho:Kk 電力供給制御装置
JP2016163051A (ja) 2015-02-26 2016-09-05 株式会社オートネットワーク技術研究所 電力供給装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH079442B2 (ja) * 1989-09-20 1995-02-01 株式会社東芝 電流検出回路
JP3331601B2 (ja) * 1991-11-22 2002-10-07 関西日本電気株式会社 負荷状態検出回路
JPH07146722A (ja) * 1993-10-01 1995-06-06 Fuji Electric Co Ltd トランジスタ用過電流保護装置
US7986149B2 (en) * 2008-08-19 2011-07-26 Infineon Technologies Austria Ag System and method for adaptive load fault detection
JP5510478B2 (ja) * 2012-03-02 2014-06-04 株式会社デンソー スイッチング素子の駆動回路
JP5790880B2 (ja) * 2012-06-22 2015-10-07 富士電機株式会社 過電流検出装置及びこれを使用したインテリジェントパワーモジュール
WO2014171278A1 (ja) * 2013-04-18 2014-10-23 富士電機株式会社 スイッチング素子駆動回路
JP5991435B2 (ja) * 2013-07-05 2016-09-14 富士電機株式会社 半導体装置
US9094005B2 (en) * 2013-07-30 2015-07-28 Denso Corporation Semiconductor element module and gate drive circuit
US10728960B2 (en) * 2017-03-16 2020-07-28 Infineon Technologies Ag Transistor with integrated active protection
JP6692323B2 (ja) 2017-06-12 2020-05-13 三菱電機株式会社 半導体装置
US11082039B2 (en) * 2017-11-08 2021-08-03 Gan Systems Inc. GaN transistor with integrated drain voltage sense for fast overcurrent and short circuit protection

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3242672B2 (ja) 1997-09-30 2001-12-25 三菱電機株式会社 昇圧形アクティブフィルタシステム及び昇圧形アクティブフィルタの制御装置
JP2002185294A (ja) 2000-12-19 2002-06-28 Toshiba Microelectronics Corp 半導体集積回路
JP2007019728A (ja) 2005-07-06 2007-01-25 Auto Network Gijutsu Kenkyusho:Kk 電力供給制御装置
JP2016163051A (ja) 2015-02-26 2016-09-05 株式会社オートネットワーク技術研究所 電力供給装置

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