JP2016200506A - 回路装置、グランドオープン検出システム - Google Patents

Abstract

【課題】グランドオープンを容易に検出することができる回路装置、グランドオープン検出システムを提供する。【解決手段】回路装置１は、グランド端子１１１と、内部電圧生成回路３と、電圧入力端子１３１と、検出回路４とを備える。グランド端子１１１は、外部グランド２１と電気的に接続可能に構成される。内部電圧生成回路３は、グランド端子１１１の電位を基準とした第１電圧Ｖ１を生成する。電圧入力端子１３１は、外部グランド２１の電位を基準とした第２電圧Ｖ２が入力可能に構成される。検出回路４は、第１電圧Ｖ１と第２電圧Ｖ２とに基づいて、グランド端子１１１と外部グランド２１とが電気的に接続されていないグランドオープンを検出する。【選択図】図１

Description

本発明は、一般に回路装置、グランドオープン検出システム、より詳細には、グランド端子が外部グランドと電気的に接続されていないグランドオープンを検出可能な回路装置、およびこれを用いたグランドオープン検出システムに関する。

従来、グランド端子が外部グランドと電気的に接続されていないグランドオープンを検出可能な回路装置（集積回路装置）が提供されている（例えば、特許文献１参照）。特許文献１に記載の構成は、グランド端子の電位と、正常なグランドレベルとを比較することによって、グランドオープンを検出している。

特開２０１０−１８３１６８号公報

しかし、特許文献１では、比較パラメータとしてグランドの電位を用いているので、閾値の設計自由度が低く、グランド端子のオープン検出が困難となるおそれがあった。

本発明は、上記事由に鑑みてなされており、その目的は、グランドオープンを容易に検出することができる回路装置、グランドオープン検出システムを提供することにある。

本発明の回路装置は、外部グランドと電気的に接続可能に構成されるグランド端子と、前記グランド端子の電位を基準とした第１電圧を生成する内部電圧生成回路と、前記外部グランドの電位を基準とした第２電圧が入力可能に構成される電圧入力端子と、前記第１電圧と前記第２電圧とに基づいて、前記グランド端子と前記外部グランドとが電気的に接続されていないグランドオープンを検出する検出回路とを備えることを特徴とする。

この回路装置において、前記検出回路は、前記第１電圧および前記第２電圧をデジタル値に変換して出力する変換回路と、前記変換回路が出力する前記第１電圧と前記第２電圧との差分に基づいて前記グランドオープンを検出する演算回路とを備えることが好ましい。

この回路装置において、前記検出回路は、前記第１電圧と前記第２電圧とを比較し、前記第１電圧と前記第２電圧との大小関係に基づいて前記グランドオープンを検出する比較器を備えることが好ましい。

この回路装置において、前記外部グランドに電気的に接続可能に構成される機能端子と、前記グランド端子と前記機能端子との間に電気的に接続されるインピーダンス素子とをさらに備えることが好ましい。

この回路装置において、前記インピーダンス素子の両端間における電気的な導通と遮断とを切り替えるスイッチ素子をさらに備えることが好ましい。

本発明のグランドオープン検出システムは、上記回路装置と、前記機能端子に電気的に接続される前記外部グランドとを備えることを特徴とする。

このグランドオープン検出システムにおいて、複数の抵抗を有し、抵抗分圧によって前記第２電圧を生成し前記電圧入力端子に入力する外部電圧生成回路をさらに備えることを特徴とする。

本発明では、グランド端子の電位を基準とした第１電圧と、外部グランドを基準とした第２電圧とを比較するので電圧比較が容易となり、グランドオープンを容易に検出することができるという効果がある。

実施形態における回路装置、およびグランドオープン検出システムを示す回路構成図である。 図２Ａ、図２Ｂ、図２Ｃは、実施形態における出力回路の変形例を示す回路構成図である。 実施形態における機能回路の変形例を示す回路構成図である。 実施形態におけるＥＳＤ保護素子の変形例を示す回路構成図である。 実施形態におけるグランドオープン検出システムの変形例を示す回路構成図である。 実施形態における検出回路の変形例を示す回路構成図である。 実施形態における回路装置の変形例を示す回路構成図である。 実施形態における回路装置の変形例を示す回路構成図である。

以下、本発明の実施の形態を図面に基づいて説明する。
（実施形態）
図１に本実施形態の回路装置１、グランドオープン検出システム１００の概略構成図を示す。回路装置１は、チップ状に形成された集積回路１０（IC(Integrated Circuit)、LSI(Large Scale Integration)）がパッケージに封入されたマイコン（microcomputer）で構成されている。集積回路１０の端子は、パッケージから露出したリードフレームにワイヤボンディングで電気的に接続されている。そして、回路装置１は、リードフレームが回路基板２の導体パターンに半田付けされることで回路基板２に実装され、集積回路１０と回路基板２の導体パターンとが電気的に接続される。なお、回路装置１は、マイコンに限定する趣旨ではなく、他の構成であってもよい。

本実施形態の回路装置１、グランドオープン検出システム１００は、グランドオープンの検出機能を有する。ここでいうグランドオープンとは、集積回路１０のグランド端子１１１が回路基板２に形成された回路グランド（以降、外部グランド２１という）と電気的に接続されていない状態を示す。より詳細には、グランド端子１１１とリードフレームとを接続するワイヤボンディングの切断、あるいはリードフレームと回路基板２の導体パターンとの半田付け不良等によって、グランド端子１１１と外部グランド２１とが電気的に接続されていない状態を示す。

以下に、本実施形態の回路装置１、および回路装置１を用いたグランドオープン検出システム１００について説明する。

本実施形態の集積回路１０は、回路基板２の導体パターンに電気的に接続される端子として、グランド端子１１１および電源端子１２１を備えている。

グランド端子１１１は、集積回路１０のグランド配線１１２に電気的に接続されており、このグランド端子１１１およびグランド配線１１２が、集積回路１０の回路グランド（以降、内部グランド１１という）として機能する。また、グランド端子１１１は、回路基板２の回路グランドである外部グランド２１に電気的に接続されている。グランド端子１１１が外部グランド２１に電気的に接続されることで、内部グランド１１と外部グランド２１とが同電位となる。

電源端子１２１は、集積回路１０の電源配線１２２に電気的に接続されている。ここで、回路基板２には、電源２２（例えば、レギュレータ素子など）が設けられており、電源２２は、外部グランド２１の電位を基準とした所定の電源電圧を生成する。そして、電源端子１２１は、電源２２の正極に電気的に接続されている。すなわち、回路装置１は、電源２２から電源電圧が印加されて駆動する。

また、集積回路１０は、内部電圧生成回路３、検出回路４、および機能回路５を備えている。

内部電圧生成回路３は、グランド配線１１２に電気的に接続されており、電源２２から供給される電源電圧を用いて、内部グランド１１の電位を基準とした所定の第１電圧Ｖ１を生成する。そして、内部電圧生成回路３は、生成した第１電圧Ｖ１を検出回路４に出力する。

検出回路４は、変換回路４１と演算回路４２とを備えている。

変換回路４１は、Ａ／Ｄコンバータで構成されており、内部電圧生成回路３が生成した第１電圧Ｖ１をデジタル値に変換して演算回路４２に出力する。さらに、変換回路４１は、回路基板２に設けられた外部電圧生成回路２３が生成した第２電圧Ｖ２もデジタル値に変換する。外部電圧生成回路２３は、電源２２の出力端間において直列に接続された抵抗Ｒ１と抵抗Ｒ２とを備えて構成されている。そして、外部電圧生成回路２３は、電源２２が出力する電源電圧を抵抗分圧することで外部グランド２１の電位を基準とした所定の第２電圧Ｖ２を生成する。抵抗Ｒ１と抵抗Ｒ２との接続中点は、集積回路１０の電圧入力端子１３１に電気的に接続されている。外部電圧生成回路２３が生成する第２電圧Ｖ２は、電圧入力端子１３１を介して変換回路４１に入力される。そして、変換回路４１は、外部電圧生成回路２３が生成した第２電圧Ｖ２をデジタル値に変換して演算回路４２に出力する。すなわち、変換回路４１は、内部グランド１１の電位を基準とした第１電圧Ｖ１、および外部グランド２１の電位を基準とした第２電圧Ｖ２をデジタル値に変換し、演算回路４２に出力する。

演算回路４２は、第１電圧Ｖ１と第２電圧Ｖ２とを比較し、第１電圧Ｖ１と第２電圧Ｖ２との差分に基づいた検出信号を生成する。例えば、演算回路４２は、第１電圧Ｖ１と第２電圧Ｖ２との差分が所定の閾値範囲内である場合、検出信号の信号レベルをロー（Low）レベルに設定する。また、演算回路４２は、第１電圧Ｖ１と第２電圧Ｖ２との差分が閾値範囲外である場合、検出信号の信号レベルをハイ（Hi）レベルに設定する。そして、演算回路４２は、生成した検出信号を集積回路１０の信号出力端子１４１を介して、回路基板２に設けられた第１制御回路２４に出力する。

機能回路５は、出力回路５１とＥＳＤ保護素子５２（ESD:Electro Static Discharge）とを備えている。

出力回路５１は、ｎチャネルのデプレッション型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなるスイッチ素子Ｑ１で構成されている。スイッチ素子Ｑ１は、ドレインが集積回路１０の機能端子１５１を介して外部グランド２１に電気的に接続されている。また、スイッチ素子Ｑ１は、ソースおよびバックゲートがグランド配線１１２に電気的に接続されている。またスイッチ素子Ｑ１は、ゲートが集積回路１０の信号入力端子１６１を介して第２制御回路２５に接続されている。第２制御回路２５は、信号入力端子１６１を介してスイッチ素子Ｑ１に制御信号を出力することでスイッチ素子Ｑ１を制御している。本実施形態では、第２制御回路２５は、制御信号をローレベルに設定することで、スイッチ素子Ｑ１をオフ状態に維持している。すなわち、機能端子１５１は機能回路５（出力回路５１）の出力端子であり、出力回路５１は、スイッチ素子Ｑ１のオンとオフとを切り替えることで、ローレベル出力とハイインピーダンス（HiZ）出力とが切替可能に構成される。そして、第２制御回路２５によってスイッチ素子Ｑ１がオフ状態に維持されることで、出力回路５１はハイインピーダンス出力を維持する。なお、スイッチ素子Ｑ１と第２制御回路２５との間に、第２制御回路２５からの制御信号を受けてスイッチ素子Ｑ１をオンまたはオフさせる処理回路が設けられていてもよい。

ＥＳＤ保護素子５２は、ダイオードＤ１で構成されている。ダイオードＤ１は、アノードがグランド配線１１２に電気的に接続され、カソードが機能端子１５１に電気的に接続されており、グランド配線１１２から機能端子１５１の方向にのみ電流を流す。すなわち、ダイオードＤ１は、グランド端子１１１と機能端子１５１との間に電気的に接続されるインピーダンス素子として機能し、ダイオードＤ１に電流が流れることによってダイオードＤ１の両端間に閾値電圧（順方向電圧）が生じる。また、スイッチ素子Ｑ１は、ダイオードＤ１と並列に接続されているので、スイッチ素子Ｑ１がオンすることによってダイオードＤ１の両端間が電気的に導通され、スイッチ素子Ｑ１がオフすることによってダイオードＤ１の両端間が電気的に遮断される。

また、本実施形態のグランドオープン検出システム１００は、上述した回路装置１と、機能端子１５１に電気的に接続される外部グランド２１と、電圧入力端子１３１に第２電圧Ｖ２を入力する外部電圧生成回路２３とを備えて構成されている。

次に、グランド端子１１１が外部グランド２１と電気的に接続されていないグランドオープンの検出機能について説明する。まず、グランド端子１１１と外部グランド２１とが電気的に接続されている（グランドオープンではない）正常時の動作について説明する。

グランド端子１１１と外部グランド２１とが電気的に接続されている場合、内部グランド１１（グランド端子１１１、グランド配線１１２）の電位と、外部グランド２１の電位とが同電位となる。したがって、第１電圧Ｖ１と第２電圧Ｖ２とは、外部グランド２１の電位（＝内部グランド１１の電位）を基準とした電圧となる。ここで、本実施形態では、正常時における第１電圧Ｖ１と第２電圧Ｖ２との差分が閾値範囲内となるように、抵抗Ｒ１，Ｒ２の抵抗比、および正常時における第１電圧Ｖ１の電圧値が設定されている。したがって、グランドオープンが発生していない正常時は、演算回路４２が第１制御回路２４に出力する検出信号の信号レベルがローレベルとなる。第１制御回路２４は、検出信号の信号レベルがローレベルである場合、回路装置１にグランドオープンが発生していない正常状態であると認識する。

次に、グランド端子１１１が外部グランド２１と電気的に接続されていないグランドオープン時の動作について説明する。

上述したように、機能回路５の出力回路５１は、スイッチ素子Ｑ１がオフすることでハイインピーダンス出力を維持、すなわちスイッチ素子Ｑ１はダイオードＤ１の両端間を電気的に遮断している。したがって、グランド端子１１１と外部グランド２１とが電気的に接続されていない場合、ＥＳＤ保護素子５２（ダイオードＤ１）がオンし、グランド配線１１２からＥＳＤ保護素子５２、機能端子１５１を介して外部グランド２１に向かって電流が流れる。図１において、グランドオープン時における電流の概略的な経路を矢印Ｙ１で示す。ＥＳＤ保護素子５２（ダイオードＤ１）に電流が流れることによって、外部グランド２１と内部グランド１１（グランド配線１１２）との間に電位差が生じる。すなわち、グランドオープンが発生した場合、内部グランド１１の電位が、外部グランド２１の電位に対してＥＳＤ保護素子５２（ダイオードＤ１）の閾値電圧分だけ高くなる。外部グランド２１の電位に対して内部グランド１１の電位が高くなることによって、内部グランド１１の電位を基準とする第１電圧Ｖ１も上昇することとなる。ここで、正常時における外部グランド２１（＝内部グランド１１）の電位を基準とした第１電圧Ｖ１をＶ１ａ、グランドオープン時における外部グランド２１の電位を基準とした第１電圧Ｖ１をＶ１ｂ、ＥＳＤ保護素子５２の閾値電圧をＶｔｈとする。この場合、グランドオープン時の第１電圧Ｖ１ｂは、下記式（１）で表される。

Ｖ１ｂ＝Ｖ１ａ＋Ｖｔｈ …（１）
一方、第２電圧Ｖ２は、外部グランド２１の電位を基準とした電圧であるので、グランドオープンが発生しても電圧は変化しない。すなわち、正常時とグランドオープン時とで、内部グランド１１の電位を基準とする第１電圧Ｖ１と、外部グランド２１の電位を基準とする第２電圧Ｖ２との差分に変化が生じる。本実施形態では、グランドオープン時における第１電圧Ｖ１と第２電圧Ｖ２との差分が閾値範囲外となるように、抵抗Ｒ１，Ｒ２の抵抗比、および正常時における第１電圧Ｖ１の電圧値が設定されている。したがって、グランドオープン時は、演算回路４２が第１制御回路２４に出力する検出信号の信号レベルがハイレベルとなる。第１制御回路２４は、検出信号の信号レベルがハイレベルである場合、回路装置１にグランドオープンが発生している状態であると認識する。第１制御回路２４は、回路装置１にグランドオープンが発生している状態であると認識した場合、例えば回路装置１の稼働を停止させる。

上述したように、本実施形態の回路装置１は、グランド端子１１１と、内部電圧生成回路３と、電圧入力端子１３１と、検出回路４とを備える。グランド端子１１１は、外部グランド２１と電気的に接続可能に構成される。内部電圧生成回路３は、グランド端子１１１の電位を基準とした第１電圧Ｖ１を生成する。電圧入力端子１３１は、外部グランド２１の電位を基準とした第２電圧Ｖ２が入力可能に構成される。検出回路４は、第１電圧Ｖ１と第２電圧Ｖ２とに基づいて、グランド端子１１１と外部グランド２１とが電気的に接続されていないグランドオープンを検出する。

上記構成により、本実施形態の回路装置１は、内部グランド１１（グランド端子１１１、グランド配線１１２）の電位を基準とした第１電圧Ｖ１と、外部グランド２１の電位を基準とした第２電圧Ｖ２とに基づいてグランドオープンの検出を行う。すなわち、内部グランド１１に対して所定電圧だけ高い第１電圧Ｖ１と、外部グランド２１に対して所定電圧だけ高い第２電圧Ｖ２とを比較してグランドオープンの発生有無を判断する。したがって、第１電圧Ｖ１および第２電圧Ｖ２の値、さらにはグランドオープンの発生有無の判断に用いる閾値（閾値範囲）の設計自由度が高くなり、グランドオープンを容易に検出することができる。

また、本実施形態の回路装置１は、外部グランド２１に電気的に接続可能に構成される機能端子１５１と、グランド端子１１１と機能端子１５１との間に電気的に接続されるインピーダンス素子であるダイオードＤ１（ＥＳＤ保護素子５２）とを備える。さらに、グランドオープン検出システム１００は、回路装置１と、機能端子１５１に電気的に接続される外部グランド２１を備える。

グランドオープンによって集積回路１０から外部グランド２１に流れる電流経路が遮断され、内部グランド１１の電位が電源電圧付近まで上昇した場合、集積回路１０自体が動作不能に陥るおそれがある。本実施形態では、上記構成により、グランドオープンが発生した際における内部グランド１１の電位の上昇は、ＥＳＤ保護素子５２の閾値電圧分のみとなる。したがって、集積回路１０の動作不能に陥ることを防止することができる。

また、検出回路４は、変換回路４１と演算回路４２とを備えて構成されている。変換回路４１は、第１電圧Ｖ１および第２電圧Ｖ２をデジタル値に変換して出力する。演算回路４２は、変換回路４１が出力する第１電圧Ｖ１と第２電圧Ｖ２との差分に基づいてグランドオープンを検出する。

上記構成により、検出回路４は、第１電圧Ｖ１と第２電圧Ｖ２との差分が閾値範囲内であるか否かでグランドオープンの発生有無を判断する。したがって、閾値範囲にマージンを設定することができるので、ノイズ等によるグランドオープンの誤検出を防止することができる。

ここで、一般的にマイコンは、内部グランド１１の電位を基準とした所定の電圧を生成する電圧生成回路、入力された値をデジタル値に変換するＡ／Ｄコンバータを備えている場合が多い。この電圧生成回路を内部電圧生成回路３、Ａ／Ｄコンバータを変換回路４１として機能させることができる。したがって、汎用のマイコンを用いて本実施形態の回路装置１を構成し、グランドオープンの検出機能を実現することができるので、コストの削減を図ることができる。さらに、グランドオープン検出専用の回路が不要であるので、集積回路１０の小型化も図ることができる。

さらに、本実施形態における機能回路５の出力回路５１は、ハイインピーダンス出力とローレベル出力とを切替可能に構成されている。第２制御回路２５から機能回路５に出力される制御信号の信号レベルがハイレベルに設定されることで、スイッチ素子Ｑ１がオンし出力回路５１がローレベル出力となる。スイッチ素子Ｑ１がオンすることによって、ダイオードＤ１（ＥＳＤ保護素子５２）の両端間が電気的に導通される、すなわち内部グランド１１（グランド端子１１１、グランド配線１１２）と機能端子１５１とが短絡される。これにより、グランドオープンが発生した場合、グランド配線１１２からスイッチ素子Ｑ１、機能端子１５１を介して外部グランド２１に電流が流れる。スイッチ素子Ｑ１はオン状態であるので、内部グランド１１の電位と外部グランド２１との電位を略同電位とすることができ、集積回路１０の正常動作を継続することができる。

このように、グランドオープンが発生した場合であっても、機能端子１５１をグランド端子として機能させることができる。すなわち、内部グランド１１として機能する端子を冗長化して設けることができ、グランド端子１１１のオープンに対するフェイルセーフを容易に実現することができる。

また、回路装置１は、インピーダンス素子であるダイオードＤ１（ＥＳＤ保護素子５２）の両端間における電気的な導通と遮断とを切り替えるスイッチ素子Ｑ１を備えている。
上述したように、スイッチ素子Ｑ１のオフ時（ハイインピーダンス出力時）は、グランドオープンを検出することができるグランドオープン検出モードとなる。また、スイッチ素子Ｑ１のオン時（ローレベル出力時）は、グランドオープンに対するフェイルセーフモードとなる。したがって、スイッチＱ１をオンとオフとを切り替えるのみで、グランドオープン検出モードとフェイルセーフモードとを容易に切り替えることができる。これにより、例えば正常時はグランドオープン検出モードとしておき、グランドオープンを検出した際に一定期間はフェイルセーフモードにして正常動作を継続させることも可能である。

また、グランドオープン検出システム１００は、複数の抵抗（抵抗Ｒ１，Ｒ２）を有し、抵抗分圧によって第２電圧Ｖ２を生成し電圧入力端子１３１に入力する外部電圧生成回路２３を備える。上記構成により、簡易な構成で外部グランド２１の電位を基準とした第２電圧Ｖ２を生成することができる。

なお、上述した例では機能回路５は、出力回路５１はスイッチ素子Ｑ１のみで構成されているが、出力回路５１の構成は上記に限定しない。以下に、出力回路５１の変形例について説明する。

図２Ａに、出力回路５１の第１変形例を示す。本変形例の出力回路５１は、ｎチャネルのデプレッション型ＭＯＳＦＥＴからなるスイッチ素子Ｑ１、およびｐチャネルのデプレッション型ＭＯＳＦＥＴからなるスイッチ素子Ｑ２を備えて構成されている。スイッチ素子Ｑ２は、ドレインおよびバックゲートが電源配線１２２に電気的に接続され、ソースが機能端子１５１に電気的に接続され、ゲートは第２制御回路２５に電気的に接続されている。そして、スイッチ素子Ｑ１，Ｑ２は、第２制御回路２５によって個別に制御される。上記構成により、本変形例の出力回路５１は、ハイレベル出力、ローレベル出力、ハイインピーダンス出力に切り替えることができる。スイッチ素子Ｑ１，Ｑ２をオフし、出力回路５１をハイインピーダンス出力とした場合、グランドオープン検出モードとなる。また、スイッチ素子Ｑ１をオン、スイッチ素子Ｑ２をオフし、出力回路５１をローレベル出力とした場合、フェイルセーフモードとなる。なお、本実施形態では機能端子１５１が外部グランドに電気的に接続されているため、出力回路５１のハイレベル出力は使用されない。

図２Ｂに、出力回路５１の第２変形例を示す。本変形例の出力回路５１は、ｎｐｎ型のバイポーラトランジスタからなるスイッチ素子Ｑ３、およびｐｎｐ型のバイポーラトランジスタからなるスイッチ素子Ｑ４を備えて構成されている。スイッチ素子Ｑ３は、コレクタが機能端子１５１に電気的に接続され、ベースが第２制御回路２５に電気的に接続され、エミッタがグランド配線１１２に電気的に接続されている。また、スイッチ素子Ｑ４は、エミッタが電源配線１２２に電気的に接続され、ベースが第２制御回路２５に電気的に接続され、コレクタが機能端子１５１に電気的に接続されている。そして、スイッチ素子Ｑ３，Ｑ４は、第２制御回路２５によって個別に制御される。上記構成により、本変形例の出力回路５１は、ハイレベル出力、ローレベル出力、ハイインピーダンス出力に切り替えることができる。スイッチ素子Ｑ３，Ｑ４をオフし、出力回路５１をハイインピーダンス出力とした場合、グランドオープン検出モードとなる。また、スイッチ素子Ｑ３をオン、スイッチ素子Ｑ４をオフし、出力回路５１をローレベル出力とした場合、フェイルセーフモードとなる。なお、本実施形態では機能端子１５１が外部グランドに電気的に接続されているため、出力回路５１のハイレベル出力は使用されない。

図２Ｃに、出力回路５１の第３変形例を示す。本変形例の出力回路５１は、ｐｎｐ型のバイポーラトランジスタからなるスイッチ素子Ｑ５および抵抗Ｒ３を有するエミッタフォロワ回路で構成されている。スイッチ素子Ｑ５は、コレクタが電源配線１２２に電気的に接続され、ベースが第２制御回路２５に電気的に接続され、エミッタが抵抗Ｒ３を介してグランド配線１１２に電気的に接続されている。また、スイッチ素子Ｑ５のエミッタと抵抗Ｒ３との接続点が機能端子１５１に電気的に接続されている。そして、スイッチ素子Ｑ５は、第２制御回路２５によって制御される。上記構成により、本変形例の出力回路５１は、ハイレベル出力、ローレベル出力に切り替えることができる。スイッチ素子Ｑ５をオフし、出力回路５１をローレベル出力とした場合、グランドオープン検出モードなる。この場合、グランドオープンが発生すると、グランド配線１１２から、抵抗Ｒ３およびＥＳＤ保護素子５２を介して外部グランド２１に電流が流れ、内部グランド１１の電位が外部グランド２１の電位に対して上昇する。なお、本実施形態では機能端子１５１が外部グランドに電気的に接続されているため、出力回路５１のハイレベル出力は使用されない。

また、機能回路５は、出力回路５１を備える構成に限定せず、図３に示すように、入力回路５３およびＥＳＤ保護素子５２を備える構成であってもよい。入力回路５３は、グランド配線１１２に電気的に接続されており、さらに入力端子として機能する機能端子１５１を介して外部グランド２１に電気的に接続されている。そして、入力回路５３は、入力インピーダンスがハイインピーダンスとなるように構成されている。上記構成により、グランドオープンが発生した場合、グランド配線１１２からＥＳＤ保護素子５２を介して外部グランド２１に電流が流れ、内部グランド１１の電位が外部グランド２１の電位に対して上昇するのでグランドオープンを検出することできる。

図１、図２Ａ〜図２Ｃ、および図３に示すように、機能回路５は、ハイインピーダンス出力可能、またはエミッタフォロワ回路で構成された出力回路５１、あるいは入力インピーダンスがハイインピーダンスである入力回路５３を備えて構成される。そして、出力回路５１の出力端子、あるいは入力回路５３の入力端子である機能端子１５１が、外部グランド２１に電気的に接続されている。このような形態の出力回路５１あるいは入力回路５３を備える機能回路５は、汎用のマイコンが一般的に備えている場合が多く、本実施形態の回路装置１を実現するための汎用性がより向上する。

また、図１、図２Ａに示すように、スイッチ素子Ｑ１がｎチャネルＭＯＳＦＥＴで構成され、スイッチ素子Ｑ１のドレイン−ソース間に寄生のｐｎ接合（寄生ダイオード）が形成されている場合、ＥＳＤ保護素子５２を省略することも可能である。ＥＳＤ保護素子５２を省略する場合、スイッチ素子Ｑ１の寄生のｐｎ接合（寄生ダイオード）がインピーダンス素子として機能する。

また、上述した例では、ＥＳＤ保護素子５２は、ダイオードＤ１で構成されているが、これに限定しない。図４に示すように、ＥＳＤ保護素子５２は、ゲートがソース（グランド配線１１２）に電気的に接続された常時オフタイプのｎチャネルＭＯＳＦＥＴからなるスイッチ素子Ｑ６（インピーダンス素子）で構成されていてもよい。

また、グランドオープン検出システム１００の変形例として、図５に示すように、機能端子１５１と外部グランド２１との間に電気的に接続された抵抗Ｒ４を備えた構成であってもよい。グランドオープンが発生した場合、グランド配線１１２からＥＳＤ保護素子５２、機能端子１５１、および抵抗Ｒ４を介して外部グランド２１に電流が流れる。抵抗Ｒ４に電流が流れることによって、抵抗Ｒ４の両端間に電位差が生じる。したがって、内部グランド１１の電位は、外部グランド２１の電位に対して抵抗Ｒ４の両端電圧とＥＳＤ保護素子５２の閾値電圧との和だけ高くなる。すなわち、抵抗Ｒ４を設けることによって、グランドオープン時における第１電圧Ｖ１の上昇を大きくすることができる。これにより、グランドオープンの発生前後において、第１電圧Ｖ１と第２電圧Ｖ２との差分が大きく変化し、グランドオープンを容易に検出することができる。

また、上述した例では、検出回路４は、変換回路４１と演算回路４２とを備えて構成されているが、上記構成に限定しない。図６に、検出回路４の変形例を示す。本変形例の検出回路４は、第１電圧Ｖ１と第２電圧Ｖ２とを比較し、第１電圧Ｖ１と第２電圧Ｖ２との大小関係に基づいてグランドオープンを検出する比較器４３を備えて構成されている。比較器４３は、コンパレータで構成されており、非反転入力端子に内部電圧生成回路３が生成した第１電圧Ｖ１が入力（印加）され、反転入力端子に外部電圧生成回路２３が生成した第２電圧Ｖ２が入力（印加）される。

上述したように、グランドオープンが発生すると、内部グランド１１の電位が外部グランド２１の電位に対して上昇するので、外部グランド２１の電位を基準とした場合における第１電圧Ｖ１が上昇する（上記式（１）参照）。言い換えれば、グランドオープンが発生すると、内部グランド１１の電位を基準とした場合における第２電圧Ｖ２が低下する。ここで、本変形例における抵抗Ｒ１，Ｒ２の抵抗比は、第２電圧Ｖ２が、正常時における第１電圧Ｖ１よりも高く、グランドオープン時における第１電圧Ｖ１（外部グランド２１の電位を基準とする）よりも低くなるように設定されている。上記構成により、グランドオープンが発生していない正常時は、比較器４３の出力がローレベルとなり、グランドオープン発生時は比較器４３の出力がハイレベルとなる。このように、第１電圧Ｖ１と第２電圧Ｖ２との大小関係を比較する比較器４３を用いることによって、比較器４３の出力レベルがグランドオープンの発生有無を示す検出信号として機能し、検出回路４の構成を簡略化することができる。

また、上述した例では、回路装置１は、チップ上に形成された集積回路１０がパッケージに封入されることで構成されているが、図７、図８示すように検出回路４の全てまたは一部が集積回路１０の外側に設けられることで構成されていてもよい。

図７に示す例では、検出回路４が回路基板２上に設けられており、内部電圧生成回路３が生成した第１電圧Ｖ１は、集積回路１０の電圧出力端子１７１を介して検出回路４に出力される。そして、回路基板２上に設けられた外部電圧生成回路２３が生成した第２電圧Ｖ２は、回路基板２に形成された導体パターンを介して検出回路４に出力される。なお、検出回路４の構成は、変換回路４１および演算回路４２を備える構成（図１参照）であってもよいし、比較器４３を備える構成（図６参照）であってもよい。

また、図８に示す例では、検出回路４の変換回路４１が集積回路１０に設けられ、演算回路４２が回路基板２に設けられている。そして、変換回路４１は、第１電圧Ｖ１および第２電圧Ｖ２をデジタル値に変換して、出力端子１８１を介して演算回路４２に出力する。

このように、回路装置１は、検出回路４の全てまたは一部が集積回路１０の外側に設けられた構成であっても、グランドオープンを検出することができる。

なお、上述した実施形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることはもちろんのことである。

１ 回路装置
１００ グランドオープン検出システム
１１１ グランド端子
１３１ 電圧入力端子
１５１ 機能端子
２１ 外部グランド
２３ 外部電圧生成回路
３ 内部電圧生成回路
４ 検出回路
４１ 変換回路
４２ 演算回路
４３ 比較器
５ 機能回路
Ｄ１ ダイオード（インピーダンス素子）
Ｑ１，Ｑ３ スイッチ素子
Ｑ６ スイッチ素子（インピーダンス素子）

Claims (7)

1. 外部グランドと電気的に接続可能に構成されるグランド端子と、
   前記グランド端子の電位を基準とした第１電圧を生成する内部電圧生成回路と、
   前記外部グランドの電位を基準とした第２電圧が入力可能に構成される電圧入力端子と、
   前記第１電圧と前記第２電圧とに基づいて、前記グランド端子と前記外部グランドとが電気的に接続されていないグランドオープンを検出する検出回路とを備える
   ことを特徴とする回路装置。
2. 前記検出回路は、
   前記第１電圧および前記第２電圧をデジタル値に変換して出力する変換回路と、
   前記変換回路が出力する前記第１電圧と前記第２電圧との差分に基づいて前記グランドオープンを検出する演算回路とを備える
   ことを特徴とする請求項１記載の回路装置。
3. 前記検出回路は、前記第１電圧と前記第２電圧とを比較し、前記第１電圧と前記第２電圧との大小関係に基づいて前記グランドオープンを検出する比較器を備える
   ことを特徴とする請求項１記載の回路装置。
4. 前記外部グランドに電気的に接続可能に構成される機能端子と、
   前記グランド端子と前記機能端子との間に電気的に接続されるインピーダンス素子とをさらに備える
   ことを特徴する請求項１〜３のうちいずれか１項に記載の回路装置。
5. 前記インピーダンス素子の両端間における電気的な導通と遮断とを切り替えるスイッチ素子をさらに備える
   ことを特徴とする請求項４記載の回路装置。
6. 請求項４または５記載の回路装置と、
   前記機能端子に電気的に接続される前記外部グランドとを備える
   ことを特徴とするグランドオープン検出システム。
7. 複数の抵抗を有し、抵抗分圧によって前記第２電圧を生成し前記電圧入力端子に入力する外部電圧生成回路をさらに備える
   ことを特徴とする請求項６記載のグランドオープン検出システム。

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