JP5900125B2 - 半導体基板中の寄生抵抗を利用するレベルシフト回路 - Google Patents

Description

本発明は、ハーフブリッジ電源に代表されるレベルシフト回路の誤動作防止方法と、遅延時間短縮方法と、消費電流削減方法と、回路面積削減方法に関する。

スイッチング素子が直列に接続され、高電位系電源で駆動されるハーフブリッジ回路などにおいては、高電位側のスイッチング素子を低電位系の信号により駆動するために、レベルシフト回路が用いられる。レベルシフト回路においては、電位差の大きい回路ブロック間の接続にワイヤボンディング方式が適用される場合があるが、ワイヤボンディング方式の適用は、例えば、工数が増える、ワイヤリングのスペースが必要である等、コスト及び製品の小型化に悪影響を及ぼす。従って、ワイヤボンディング方式を用いないレベルシフト回路が求められている。ワイヤボンディング方式を用いないレベルシフト回路としては、特許文献１及び特許文献２に示されるような、寄生抵抗を利用したレベルシフト回路が挙げられる。

図１は、特許文献１と特許文献３に示される技術を利用した、従来のレベルシフト回路を用いたハーフブリッジ回路１００の構成を示す。図１に示されるハーフブリッジ回路１００は、出力回路１１０と、高電位側駆動回路１２０と、低電位側駆動回路１３０とから構成される。出力回路１１０は、高電位側駆動回路１２０及び低電位側駆動回路１３０に接続されている。また、高電位側駆動回路１２０及び低電位側駆動回路１３０には、同期された信号が外部からそれぞれ入力されている。

出力回路１１０は、スイッチング素子ＸＤ１と、スイッチング素子ＸＤ２と、電源Ｅと、負荷Ｌ１とで構成される。出力回路１１０において、スイッチング素子ＸＤ１は、負荷Ｌ１が並列に接続されたスイッチング素子ＸＤ２と直列に接続され、高電圧の電源Ｅがスイッチング素子ＸＤ１を介して負荷Ｌ１に電源を供給している。スイッチング素子ＸＤ１は、高電位側のスイッチング素子で、例えばＮチャネルまたはＰチャネルのＭＯＳトランジスタ、Ｐ型またはＮ型のＩＧＢＴ（Insulated Gate Bipolar Transistor）等とすることができる。スイッチング素子ＸＤ２は、低電位側のスイッチング素子で、例えばＮチャネルＭＯＳトランジスタ、Ｎ型のＩＧＢＴ等とすることができる。以下、スイッチング素子ＸＤ１及びスイッチング素子ＸＤ２は、ＮチャネルＭＯＳトランジスタとする。

高電位側駆動回路１２０は、レベルシフト回路と、ハイサイドドライバ１２３と、電源Ｅ１（以下、その出力電圧もＥ１で表す）とで構成される。レベルシフト回路は、高電位側駆動回路１２０のうち、ハイサイドドライバ１２３および電源Ｅ１を除く部分であり、ラッチ誤動作保護回路１２１と、ラッチ回路１２２と、第１の直列回路１２４と、第２の直列回路１２５と、抵抗Ｒ１及びＲ２（抵抗値もそれぞれ、Ｒ１、Ｒ２）と、ＰチャネルＭＯＳトランジスタ（以下、ＰＭとする）１及びＰＭ２と、ダイオードＤ１及びダイオードＤ２と、インバータＩＮＶと、第１の直列回路１２４と第２の直列回路１２５との間に存在する寄生抵抗Ｒｐａｒ３とで構成される。ラッチ誤動作保護回路１２１は、setdrn信号及びresdrn信号が入力される。

第１の直列回路１２４は、半導体基板中の寄生抵抗Ｒｐａｒ１と高耐圧ＮチャネルＭＯＳＦＥＴ（以下、ＨＶＮとする）１とが直列に接続されて構成され、第１接続点Ｖｓｅｔｂ（電位もＶｓｅｔｂとする）を介してラッチ誤動作保護回路１２１にレベルシフト出力信号setdrn（以下、setdrn信号とする）を出力する。ここで、第１の直列回路１２４は、ラッチ誤動作保護回路１２１にsetdrn信号を出力するための第１のレベルシフト出力端子（第１接続点Ｖｓｅｔｂに相当）を備えており、第１のレベルシフト出力端子は、ラッチ誤動作保護回路１２１に接続されているものとする。

第２の直列回路１２５は、半導体基板中の寄生抵抗Ｒｐａｒ２とＨＶＮ２とが直列に接続されて構成され、ＨＶＮ２及び第２接続点Ｖｒｓｔｂ（電位もＶｒｓｔｂとする）を介してラッチ誤動作保護回路１２１にレベルシフト出力信号resdrn（以下、resdrn信号とする）を出力する。ここで、第２の直列回路１２５は、ラッチ誤動作保護回路１２１にresdrn信号を出力するための第２のレベルシフト出力端子（第２接続点Ｖｒｓｔｂに相当）を備えており、第２のレベルシフト出力端子は、ラッチ誤動作保護回路１２１に接続されているものとする。

ＰＭ１は、第１の直列回路１２４を構成する抵抗Ｒｐａｒ１に並列に接続されている。ＰＭ２は、第２の直列回路１２５を構成する抵抗Ｒｐａｒ２に並列に接続されている。抵抗Ｒ１の一端（接続点）は、ＰＭ２のゲート端子に接続され、抵抗Ｒ２の一端（接続点）は、ＰＭ１のゲート端子に接続されている。インバータＩＮＶと、抵抗Ｒ１及びＲ２と、ＰＭ１及びＰＭ２とにより、フィードバック回路が構成される。また、寄生抵抗Ｒｐａｒ１、Ｒｐａｒ２、及び抵抗Ｒ１、Ｒ２の抵抗値については、Ｒｐａｒ１＝Ｒｐａｒ２、Ｒ１＝Ｒ２としている。

ラッチ誤動作保護回路１２１は、setdrn信号及びresdrn信号が入力される。ラッチ誤動作保護回路１２１は、ＨＶＮ１、ＨＶＮ２のソース・ドレイン間の寄生容量Ｃｄｓ１、Ｃｄｓ２に起因するｄｖ／ｄｔノイズ（ｄｖ／ｄｔノイズについては、例えば、特許文献３を参照）と呼ばれる誤信号が発生した場合、すなわち、電位Ｖｓｅｔｂ及び電位Ｖｒｓｔｂが共にＬ（Ｌｏｗ）レベルになる場合に、出力を高インピーダンスにしてラッチ回路１２２に影響を与えないようにする回路である。なお、ラッチ誤動作保護回路１２１は、電位Ｖｓｅｔｂ及び電位Ｖｒｓｔｂが共にＬ（Ｌｏｗ）レベルになる場合以外は、setdrn信号及びresdrn信号をそのまま通過させて出力し、もしくはsetdrn信号及びresdrn信号に基づいて加工した信号（例えば、出力信号を１つとし、setdrn信号及びresdrn信号がラッチ回路１２２をセットさせるものであればＨレベル、リセットさせるものであればＬレベル、変化させないものであれば高インピーダンスにする、など。）を出力する。

ラッチ回路１２２は、ラッチ誤動作保護回路１２１及びハイサイドドライバ１２３に接続されている。ラッチ回路１２２は、ラッチ誤動作保護回路１２１からの出力を入力し、その入力がＬまたはＨであるかに応じてセットまたはリセットされた値を記憶して出力し、入力が高インピーダンスになると、入力が高インピーダンスになる直前に記憶した値を保持・出力する回路である。

ラッチ回路１２２の出力端子は、抵抗Ｒ２を介して第２の直列回路１２５を構成する寄生抵抗Ｒｐａｒ２とＨＶＮ２の接続点である第２接続点Ｖｒｓｔｂに接続されている。また、ラッチ回路１２２の出力をインバータＩＮＶによって反転することにより、ラッチ回路１２２の出力の反転出力が得られる。当該反転出力を出力するインバータＩＮＶの出力端子は、抵抗Ｒ１を介して第１の直列回路１２４を構成する寄生抵抗Ｒｐａｒ１とＨＶＮ１との接続点である第１接続点Ｖｓｅｔｂに接続されている。

ハイサイドドライバ１２３は、高電位側のスイッチング素子ＸＤ１及びラッチ回路１２２に接続され、ラッチ回路１２２の出力に応じて信号ＨＯを出力し、スイッチング素子ＸＤ１をオンオフ制御する。ハイサイドドライバ１２３の出力端子は、スイッチング素子ＸＤ１のゲート端子に接続されている。ラッチ誤動作保護回路１２１、ラッチ回路１２２、ハイサイドドライバ１２３、及び電源Ｅ１の低電位側電源端子は、スイッチング素子ＸＤ１及びＸＤ２の接続点ｖｓ（以下、その電位もｖｓで表す）に接続されている。また、ラッチ誤動作保護回路１２１、ラッチ回路１２２、及びハイサイドドライバ１２３は、電源Ｅ１から電源の供給を受けている。図示されていないが、インバータＩＮＶも同様に低電位側電源端子が接続点ｖｓに接続されて、電源Ｅ１から電源の供給を受けている。

第１の直列回路１２４及び第２の直列回路１２５の一端は、それぞれ電源Ｅ１の高電位側端子に接続された電源ラインｖｂ（以下、その電位もｖｂで表す）に接続され、他端はそれぞれ接地電位（ＧＮＤ）に接続されている。ＨＶＮ１のゲートには、高電位側駆動回路１２０のレベルシフト回路への入力信号であるset信号が入力され、ＨＶＮ２のゲートには、高電位側駆動回路１２０のレベルシフト回路への入力信号であるreset信号が入力される。

ダイオードＤ１及びＤ２は、そのアノードがスイッチング素子ＸＤ１及びＸＤ２の接続点ｖｓに接続され、ダイオードＤ１のカソードが第１接続点Ｖｓｅｔｂに接続され、ダイオードＤ２のカソードが第２接続点Ｖｒｓｔｂに接続されている。ダイオードＤ１及びＤ２は、電圧Ｖｓｅｔｂ、Ｖｒｓｔｂが電位ｖｓ以下にならないようクランプし、ラッチ誤動作保護回路１２１に過電圧が入力されないよう保護するためのものである。

なお、抵抗Ｒ１及びＲ２は、ラッチ回路１２２で使用されるＣＭＯＳ回路又は論理反転用ＣＭＯＳ回路（ＩＮＶ）を構成するＰＭＯＳ又はＮＭＯＳを経由してｖｂ電位又はｖｓ電位に接続されるが、簡略化のため、ラッチ回路１２２においてＰＭＯＳ及びＮＭＯＳは図示せず、以降も同様に不図示とする。

低電位側駆動回路１３０は、低電位側のスイッチング素子ＸＤ２をオンオフ制御するローサイドドライバ１３１と、ローサイドドライバ１３１に電源を供給する電源Ｅ２（以下、その電位もＥ２で表す）で構成される。

ローサイドドライバ１３１は、電源Ｅ２から電源を供給され、ローサイドドライバ１３１に入力される信号Ｓを増幅してスイッチング素子ＸＤ２のゲート端子に入力する。この構成により、信号ＳがＨ（Ｈｉｇｈ）レベルのときスイッチング素子ＸＤ２がオン（導通）し、Ｌ（Ｌｏｗ）レベルのときスイッチング素子ＸＤ２がオフ（遮断）する。すなわち、信号Ｓは、スイッチング素子ＸＤ２のオン／オフを直接指示する信号である。

高電位側駆動回路１２０に入力されるset信号及びreset信号については、set信号がスイッチング素子ＸＤ１のオン期間の開始（オフ期間の終了）タイミングを指示する信号であり、reset信号がスイッチング素子ＸＤ２のオフ期間の開始（オン期間の終了）タイミングを指示する信号である。

スイッチング素子ＸＤ１及びＸＤ２は、後述するデッドタイムを除いて、一方がオンのとき、他方がオフするように相補的にオン／オフされ、スイッチング素子ＸＤ２がオンのときに接続点ｖｓの電位ｖｓは接地電位となり、スイッチング素子ＸＤ１がオンのときに接続点ｖｓの電位ｖｓは電源Ｅの出力電圧Ｅとなる。また、負荷Ｌ１は、ハーフブリッジ回路１００から電力の供給を受ける負荷であり、接続点ｖｓと接地電位との間に接続されている。

ここで、寄生抵抗の抵抗値は、温度、電源電圧等に依存して変化する。図２に、寄生抵抗の抵抗値の温度依存性を示す。図２に示されるように、温度が−５０℃の場合に寄生抵抗の抵抗値が３ｋΩのものが、温度が１５０℃の場合、抵抗値は１０ｋΩとなる。図３に、寄生抵抗の抵抗値の電源電圧依存性の例を示す。図３に示されるように、ｖｂ−ＧＮＤ間電圧が０Ｖの場合に寄生抵抗の抵抗値が３ｋΩのものが、ｖｂ−ＧＮＤ間電圧が８００Ｖの場合に抵抗値は３０ｋΩとなる。このように、半導体基板中の抵抗である寄生抵抗の抵抗値は、温度依存性及び電源電圧依存性を有する。そのため、温度や電源電圧の条件により、setdrn信号及びresdrn信号の立ち上がり時間が変動し、後述するようにレベルシフト回路の動作に影響を及ぼす場合がある。

また、第１の直列回路１２４と第２の直列回路１２５との間に存在する寄生抵抗Ｒｐａｒ３の抵抗値は、ＨＶＮ１とＨＶＮ２との間の距離に依存して変化する。図４に、寄生抵抗Ｒｐａｒ３の抵抗値のＨＶＮ１とＨＶＮ２との間の距離依存性を示す。図４に示されるように、ＨＶＮ１とＨＶＮ２との間の距離が１０００μｍの場合、寄生抵抗Ｒｐａｒ３の抵抗値は５００ｋΩとなる。

図１に示されるレベルシフト回路においては、例えば、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値は１０ｋΩ前後となるように調整され、寄生抵抗Ｒｐａｒ３は５００ｋΩ前後となるように調整される。なお、寄生抵抗Ｒｐａｒ３の抵抗値が大きいほうが、レベルシフト回路が各々動作するときの影響を少なくすることができる。

図１に示されるハーフブリッジ回路１００は、ラッチ回路１２２の出力およびインバータＩＮＶの出力を抵抗Ｒ１及びＲ２の一端に接続することにより、ラッチ回路１２２の出力状態に応じて抵抗Ｒ１及びＲ２の一端の電位をｖｂ電位又はｖｓ電位とすることができる。出力ＨＯがＬレベルのとき（ラッチ回路１２２がリセット状態のとき）は、抵抗Ｒ１の一端の電位がｖｂ電位となって寄生抵抗Ｒｐａｒ１と抵抗Ｒ１とが並列接続状態となり、抵抗Ｒ２の一端の電位がｖｓ電位となって寄生抵抗Ｒｐａｒ２と抵抗Ｒ２とが直列接続状態となる。従って、ＰＭ１のゲート電位が電位ｖｂより低くなってＰＭ１が完全な遮断状態ではなくなることにより、第１の接続点Ｖｓｅｔｂと電源ラインｖｂ間のインピーダンスは低くなる。一方、ＰＭ２のゲート電位が電位ｖｂとなってＰＭ２が遮断状態となることにより、第２の接続点Ｖｒｓｔｂと電源ラインｖｂ間のインピーダンスは第１の接続点Ｖｓｅｔｂの場合より高くなる。また、抵抗Ｒ２の一端の電位がｖｓ電位となっていることから、第２の接続点Ｖｒｓｔｂが電位ｖｓ側にプルダウンされている形となっている。そして、接続点のｖｂ電位に対する出力インピーダンスについては、第１の接続点Ｖｓｅｔｂの方が第２の接続点Ｖｒｓｔｂより低い状態となっている。

また、出力ＨＯがＨレベルのとき（ラッチ回路１２２がセット状態のとき）は、寄生抵抗Ｒｐａｒ１と抵抗Ｒ１とが直列接続状態となり、寄生抵抗Ｒｐａｒ２と抵抗Ｒ２とが並列接続状態となる。ＰＭ２のゲート電位が電位ｖｂより低くなってＰＭ２が完全な遮断状態ではなくなることにより、第２の接続点Ｖｒｓｔｂと電源ラインｖｂ間のインピーダンスは低くなる。一方、ＰＭ１のゲート電位が電位ｖｂとなってＰＭ１が遮断状態となることにより、第１の接続点Ｖｓｅｔｂと電源ラインｖｂ間のインピーダンスは第２の接続点Ｖｒｓｔｂの場合より高くなる。また、抵抗Ｒ１の一端の電位がｖｓ電位となっていることから、第１の接続点Ｖｓｅｔｂが電位ｖｓ側にプルダウンされている形となっている。そして、接続点のｖｂ電位に対する出力インピーダンスについては、第１の接続点Ｖｓｅｔｂの方が第２の接続点Ｖｒｓｔｂより高い状態となっている。

従って、ｄｖ／ｄｔノイズが発生して第１の接続点Ｖｓｅｔｂの電位と第２の接続点Ｖｒｓｔｂの電位がともに低下しても、両者の電位がＨレベルに戻るスピードが異なり、しかも遅い方の電位が最終的にｄｖ／ｄｔノイズ発生前の状態保つようにラッチ回路１２２を改めてセットまたはリセットするように構成されているので、ｄｖ／ｄｔノイズの影響を回避することができる。

特許第３９４１２０６号公報 特許第３２１４８１８号公報 特開２０１１−１３９４２３号公報

図５は、図１に示されるレベルシフト回路の動作のタイムチャートを示す。時刻ｔ₁でset信号の入力パルスがＨレベルに切り替わると、setdrn信号がｖｓ電位に下がり、ラッチ出力がＨレベルへと立ち上がり始める。set信号の入力パルスがＨレベルの間、setdrn信号は継続してｖｓ電位レベルとなる。時刻ｔ₂でラッチ回路１２２の出力がＬレベルからＨレベルに切り替わると、抵抗Ｒ１及びＲ２の並列／直列接続状態が切り替わる。時刻ｔ₃でset信号の入力パルスがＨレベルからＬレベルに切り替わると、setdrn信号が立ち上がる。時刻ｔ₄でreset信号の入力パルスがＨレベルに切り替わると、resdrn信号がｖｓ電位に下がり、ラッチ出力がＬレベルへと下がり始める。reset信号の入力パルスがＨレベルの間、resdrn信号は継続してｖｓ電位レベルとなる。時刻ｔ₅でラッチ回路１２２の出力がＨレベルからＬレベルに切り替わると、抵抗Ｒ１及びＲ２の並列／直列接続状態が切り替わる。時刻ｔ₆でreset信号の入力パルスがＨレベルからＬレベルに切り替わると、resdrn信号が立ち上がる。

set信号の入力パルス幅よりもラッチ回路１２２の出力の反転（セットされる）タイミングが早いと、setdrn信号が立ち上がり始めるときの第１の直列回路１２４の出力のインピーダンスが高い状態となり、これと寄生容量Ｃｄｓ１とで構成される時定数回路の時定数が大きくなるとともに、抵抗Ｒ１を介してｖｓ電位レベルに接続されていることから、setdrn信号の立ち上がりが遅れる。

また、レベルシフト抵抗として寄生抵抗Ｒｐａｒ１及びＲｐａｒ２を利用しているため、この立ち上がり時間は上述のように温度や電源電圧の影響により変動する。図２及び図３に示されるように、温度や電圧が高くなることにより、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値が大きくなる。寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値が大きくなると、setdrn信号及びresdrn信号の立ち上がりの遅延が大きくなるが、set信号及びreset信号のパルスが単発で発生するならば、setdrn信号及びresdrn信号の立ち上がりがいくら遅れても問題がない。しかしながら、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値が大きい場合であって、set信号及びreset信号のパルス間隔が狭く、set信号及びreset信号のパルスが連続で発生し、且つ前のパルスが立ち上がりきらないうちに後のパルスが立ち下がる場合、setdrn信号及びresdrn信号の両方がＬレベルとなる。setdrn信号及びresdrn信号の両方がＬレベルとなるのは、ｄＶ／ｄｔノイズが発生するのと同じ状態であり、ラッチ誤動作保護回路１２１により本来通過させなければいけないsetdrn信号もしくはresdrn信号をブロックしてしまうという不具合が生じる。従って、後のパルスが有効となるのは、前のパルスが立ち上がってからということになり、図５に示されるように遅延時間が増加し、応答性が悪化する。この、正規の信号であってもsetdrn信号及びresdrn信号の両方がＬレベルとなってしまう期間が生じるという不具合を回避するためにレベルシフト抵抗の抵抗値を小さくすると、ＨＶＮがオンとなってｄＶ／ｄｔノイズが発生する場合に、レベルシフト抵抗に流れる電流が増加し、消費電流が増加してしまう。

図６は、set信号−reset信号のパルス間隔が０．５μｓであるときの図１に示されるハーフブリッジ回路１００の回路シミュレーション結果を示す。図７は、set信号−reset信号のパルス間隔が０．２μｓであるときの図１に示されるハーフブリッジ回路１００の回路シミュレーション結果を示す。図６に示されるように、set信号−reset信号のパルス間隔が０．５μｓである場合、寄生抵抗の抵抗値が５ｋΩのときの破線で示される出力波形と、寄生抵抗の抵抗値が３５ｋΩのときの実線で示される出力波形とにおいて、ラッチ出力は同等の出力波形となる。

しかしながら、図７に示されるように、set信号−reset信号のパルス間隔が０．２μｓである場合、寄生抵抗の抵抗値が５ｋΩのときの出力波形と、寄生抵抗の抵抗値が３５ｋΩのときの出力波形とを比較すると、寄生抵抗の抵抗値が３５ｋΩのときのラッチ出力の出力波形にラッチ誤動作保護回路１２１のブロックに起因する遅延が生じていることがわかる。従って、set信号−reset信号のパルス間隔及び寄生抵抗の抵抗値の大小に関係なく、遅延時間に影響を与えないようなレベルシフト回路が求められている。

上述の課題を解決するために、請求項１に係る発明は、半導体基板中の第１の寄生抵抗と、第１のレベルシフト入力信号を入力する入力端子に接続された第１のスイッチング素子と、第１のレベルシフト出力信号を出力するための第１のレベルシフト出力端子とが直列に接続された第１の直列回路と、半導体基板中の第２の寄生抵抗と、第２のレベルシフト入力信号を入力する入力端子に接続された第２のスイッチング素子と、第２のレベルシフト出力信号を出力するための第２のレベルシフト出力端子とが直列に接続された第２の直列回路と、前記第１の直列回路及び前記第２の直列回路に接続され、前記第１の直列回路及び前記第２の直列回路からそれぞれ出力される前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号を入力して、前記第１のレベルシフト出力信号と、前記第２のレベルシフト出力信号と、第１の検出信号と、第２の検出信号とを出力する動作検出回路であって、前記第１の検出信号は、前記動作検出回路の第１の端子から出力され、前記第１のレベルシフト出力信号がローレベルであり且つ前記第２のレベルシフト出力信号がハイレベルである第１の状態に応答してローレベルとなり、前記第２の検出信号は、前記動作検出回路の第２の端子から出力され、前記第１のレベルシフト出力信号がハイレベルであり且つ前記第２のレベルシフト出力信号がローレベルである第２の状態に応答してローレベルとなる、動作検出回路と、前記動作検出回路から前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号を入力し、前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号が共にローレベルになる場合、高インピーダンスの信号を出力し、前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号が共にローレベルにならない場合、前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号をローレベルまたはハイレベルのまま通過させて出力するラッチ誤動作保護回路と、前記ラッチ誤動作保護回路からの出力を入力し、前記ラッチ誤動作保護回路からの出力がローレベルまたはハイレベルであればその値を記憶して該記憶した値をその反転値とともに出力し、前記ラッチ誤動作保護回路からの出力が高インピーダンスであると、入力が高インピーダンスになる直前に記憶した値を保持して前記記憶した値を前記記憶した値の反転信号とともに出力するラッチ回路であって、前記ラッチ回路の一方の出力端子は、第１の抵抗、第２の抵抗、及び第３の抵抗を介して前記第１のレベルシフト出力端子に接続され、前記ラッチ回路の他方の出力端子は、第４の抵抗、第５の抵抗、及び第６の抵抗を介して前記第２のレベルシフト出力端子に接続されている、ラッチ回路と、前記第１の寄生抵抗と並列に接続された第３のスイッチング素子であって、前記第３のスイッチング素子のソース端子は、電源電位に接続され、前記第３のスイッチング素子のドレイン端子は、前記第１のレベルシフト出力端子に接続され、前記第３のスイッチング素子のゲート端子は、前記第２のレベルシフト出力端子に接続されている、第３のスイッチング素子と、前記第２の寄生抵抗と並列に接続された第４のスイッチング素子であって、前記第４のスイッチング素子のソース端子は、前記電源電位に接続され、前記第４のスイッチング素子のドレイン端子は、前記第２のレベルシフト出力端子に接続され、前記第４のスイッチング素子のゲート端子は、前記第１のレベルシフト出力端子に接続されている、第４のスイッチング素子と、ソース端子が前記電源電位に接続され、ドレイン端子が前記第１の抵抗と前記第２の抵抗との間に接続され、ゲート端子が前記動作検出回路の前記第１の端子に接続された第５のスイッチング素子と、ソース端子が前記電源電位に接続され、ドレイン端子が前記第４の抵抗と前記第５の抵抗との間に接続され、ゲート端子が前記動作検出回路の前記第２の端子に接続された第６のスイッチング素子とを備えたことを特徴とするレベルシフト回路である。

請求項２に記載のレベルシフト回路は、請求項１に記載のレベルシフト回路であって、ソース端子が前記電源電位に接続され、ドレイン端子が前記第２の抵抗と前記第３の抵抗との間に接続され、ゲート端子が前記動作検出回路の前記第２の端子に接続された第７のスイッチング素子と、ソース端子が前記電源電位に接続され、ドレイン端子が前記第５の抵抗と前記第６の抵抗との間に接続され、ゲート端子が前記動作検出回路の前記第１の端子に接続された第８のスイッチング素子とをさらに備えたことを特徴とする。

請求項３に記載のレベルシフト回路は、請求項１又は２に記載のレベルシフト回路であって、前記動作検出回路は、第１のインバータと、第２のインバータと、第３のインバータと、第４のインバータと、第１のＮＡＮＤ素子と、第２のＮＡＮＤ素子とで構成される論理回路群を備え、前記第１のインバータの入力端子及び前記第１のＮＡＮＤ素子の一方の入力端子は、前記第１のレベルシフト出力端子に接続され、前記第２のインバータの入力端子及び前記第２のＮＡＮＤ素子の一方の入力端子は、前記第２のレベルシフト出力端子に接続され、前記第３のインバータの入力端子及び前記第２のＮＡＮＤ素子の他方の入力端子は、前記第１のインバータの出力端子に接続され、前記第４のインバータの入力端子及び前記第１のＮＡＮＤ素子の他方の入力端子は、前記第２のインバータの出力端子に接続され、前記動作検出回路の前記第１の端子は、前記第２のＮＡＮＤ素子の出力端子であり、前記動作検出回路の前記第２の端子は、前記第１のＮＡＮＤ素子の出力端子であることを特徴とする。

請求項４に記載のレベルシフト回路は、請求項１から３のいずれかに記載のレベルシフト回路であって、前記第１の寄生抵抗と前記第１乃至第３の抵抗との合成抵抗値の抵抗比は、前記ラッチ回路の前記一方の出力端子の出力がローレベルとなって前記第１の寄生抵抗と前記第１乃至第３の抵抗とが直列接続状態になったときに前記動作検出回路内の論理回路群の各々に入力される信号の電位レベルが前記論理回路群に対しハイレベルとなるように調整され、前記第２の寄生抵抗と前記第４乃至第６の抵抗との合成抵抗値の抵抗比は、前記ラッチ回路の前記他方の出力端子の出力がローレベルとなって前記第２の寄生抵抗と前記第４乃至第６の抵抗とが直列接続状態になったときに前記動作検出回路内の前記論理回路群の各々に入力される信号の電位レベルが前記論理回路群に対しハイレベルとなるように調整されていることを特徴とする。

請求項５に記載のレベルシフト回路は、請求項１から４のいずれかに記載のレベルシフト回路であって、前記第２の抵抗及び前記第３の抵抗の直列合成抵抗値は、前記第１の寄生抵抗の抵抗値以下であり、前記第５の抵抗及び前記第６の抵抗の直列合成抵抗値は、前記第２の寄生抵抗の抵抗値以下であることを特徴とする。

請求項６に記載のレベルシフト回路は、請求項１から５のいずれかに記載のレベルシフト回路であって、前記ラッチ回路と前記第１の抵抗との間には、インバータが接続されていることを特徴とする。

請求項７に記載の抵抗値の決定方法は、請求項１から６のいずれかに記載のレベルシフト回路において、請求項１から６に記載のいずれかのレベルシフト回路において、前記第１の状態のとき、前記第１の抵抗における消費電流許容値及び前記電源電位の最大値により前記第１の抵抗の抵抗値を決定し、当該決定した第１の抵抗の抵抗値に基づいて、前記第１の寄生抵抗、前記第２の抵抗、及び前記第３の抵抗の抵抗値を決定し、前記第２の状態のとき、前記第２の抵抗における消費電流許容値及び前記電源電位の最大値により前記第２の抵抗の抵抗値を決定し、当該決定した第２の抵抗の抵抗値に基づいて、前記第２の寄生抵抗、前記第５の抵抗、及び前記第６の抵抗の抵抗値を決定することを特徴とする。

本発明に係るレベルシフト回路を使用することにより、set信号−reset信号のパルス間隔が短くなった場合であっても、ラッチ出力が遅延せずに動作することが可能となる。また、同時に、ｄｖ／ｄｔノイズによる誤動作を防止するためのレベルシフト回路の合成抵抗に関わるインピーダンスの関係が、いかなる動作モードにおいても誤動作を防止するように働くため、ｄｖ／ｄｔノイズに対する耐性を損ねることがない。

従来のレベルシフト回路を用いたハーフブリッジ回路の構成図を示す。 寄生抵抗の抵抗値の温度依存性を示す図である。 寄生抵抗の抵抗値の電圧依存性を示す図である。 寄生抵抗の抵抗値のＨＶＮ間距離依存性を示す図である。 図１に示されるレベルシフト回路の動作のタイムチャートを示す。 set信号−reset信号のパルス間隔が０．５μｓであるときの図１に示されるハーフブリッジ回路の回路シミュレーション結果を示す図である。 set信号−reset信号のパルス間隔が０．２μｓであるときの図１に示されるハーフブリッジ回路の回路シミュレーション結果を示す図である。 本発明に係るレベルシフト回路を用いたハーフブリッジ回路の構成を示す図である。 本発明に係るレベルシフト回路の動作タイムチャート及び動作モードを示す図である。 動作モード（１）のときの本発明に係るレベルシフト回路の回路状態を示す図である。 動作モード（２）のときの本発明に係るレベルシフト回路の回路状態を示す図である。 動作モード（３）のときの本発明に係るレベルシフト回路の回路状態を示す図である。 動作モード（４）のときの本発明に係るレベルシフト回路の回路状態を示す図である。 動作モード（５）のときの本発明に係るレベルシフト回路の回路状態を示す図である。 動作モード（６）のときの本発明に係るレベルシフト回路の回路状態を示す図である。 レベルシフト回路の抵抗比の関係を示す図である。 レベルシフト回路の抵抗比の関係を示す図である。 set信号−reset信号のパルス間隔が０．５μｓのときの本発明に係る回路の回路シミュレーションの結果を示す図である。 set信号−reset信号のパルス間隔が０．５μｓのときの従来技術に係る回路の回路シミュレーションの結果を示す図である。 set信号−reset信号のパルス間隔が０．２μｓのときの本発明に係る回路の回路シミュレーションの結果を示す図である。 set信号−reset信号のパルス間隔が０．２μｓのときの従来技術に係る回路の回路シミュレーションの結果を示す図である。

図８に、本発明に係るレベルシフト回路を用いたハーフブリッジ回路の構成を示す。図１の構成と共通する部位には同じ符号を付し、詳細な説明は省略する。図８に示すように、本発明に係るレベルシフト回路を用いたハーフブリッジ回路２００は、ＰＭ１ａ及びＰＭ１ｂと、ＰＭ２ａ及びＰＭ２ｂと、抵抗Ｒ１Ｍ、Ｒ２Ｍ、Ｒ１Ｌ、及びＲ２Ｌと、動作検出回路２５０とをさらに備える点で、図１に示されるハーフブリッジ回路１００と異なる。図８に示されるハーフブリッジ回路２００の高電位側駆動回路２２０において、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値は、特許文献１に記載されているように制御することができる。

抵抗Ｒ１Ｍの一方の端子は抵抗Ｒ１に接続され、他方の端子は抵抗Ｒ１Ｌの一方の端子に接続されている。抵抗Ｒ１Ｌの他方の端子は、ＰＭ２のゲート端子に接続されている。抵抗Ｒ２Ｍの一方の端子は抵抗Ｒ２に接続され、他方の端子は抵抗Ｒ２Ｌの一方の端子に接続されている。抵抗Ｒ２Ｌの他方の端子はＰＭ１のゲート端子に接続されている。

ＰＭ１ｂのソース端子は電源ラインｖｂに接続され、ＰＭ１ｂのドレイン端子は抵抗Ｒ１と抵抗Ｒ１Ｍとの間の接続点に接続され、ＰＭ１ｂのゲート端子は動作検出回路２５０に接続されている。ＰＭ２ｂのソース端子は電源ラインｖｂに接続され、ＰＭ２ｂのドレイン端子は抵抗Ｒ２と抵抗Ｒ２Ｍとの間の接続点に接続され、ＰＭ２ｂのゲート端子は動作検出回路２５０に接続されている。

ＰＭ１ａのソース端子は電源ラインｖｂに接続され、ＰＭ１ａのドレイン端子は抵抗Ｒ１Ｍと抵抗Ｒ１Ｌとの間の接続点に接続され、ＰＭ１ａのゲート端子は動作検出回路２５０に接続されている。ＰＭ２ａのソース端子は電源ラインｖｂに接続され、ＰＭ２ａのドレイン端子は抵抗Ｒ２Ｍと抵抗Ｒ２Ｌとの間の接続点に接続され、ＰＭ２ａのゲート端子は動作検出回路２５０に接続されている。

動作検出回路２５０は、インバータ２５１、２５２、２５５、及び２５６と、ＮＡＮＤ素子２５３及び２５４とを備える。インバータ２５１は第１の直列回路１２４の第１のレベルシフト出力端子と接続され、インバータ２５２は第２の直列回路１２５の第２のレベルシフト出力端子と接続されている。ＮＡＮＤ素子２５３は、一方の入力端子が第１のレベルシフト出力端子と接続され、他方の入力端子がインバータ２５２の出力端子と接続され、nresen信号をＰＭ１ａ及びＰＭ２ｂのゲート端子に出力する。ＮＡＮＤ素子２５４は、一方の入力端子が第２のレベルシフト出力端子と接続され、他方の入力端子がインバータ２５１の出力端子と接続され、nseten信号をＰＭ１ｂ及びＰＭ２ａのゲート端子に出力する。インバータ２５５の入力端子はインバータ２５１の出力端子に接続され、インバータ２５５の出力端子はラッチ誤動作保護回路１２１に接続されている。インバータ２５６の入力端子はインバータ２５２の出力端子に接続され、インバータ２５６の出力端子はラッチ誤動作保護回路１２１に接続されている。

動作検出回路２５０は、setdrn信号がＬレベルであり且つresdrn信号がハイレベルであるときにＬレベルのnseten信号を出力し、setdrn信号がＨレベルであり且つresdrn信号がＬレベルであるときにＬレベルのnresen信号を出力する。その他の場合、nseten信号及びnresen信号はＨレベルとなる。

図９は、本発明に係るレベルシフト回路の動作タイムチャート及び動作モードを示す。図９には、ラッチ出力、set信号、setdrn信号、nseten信号、reset信号、resdrn信号、nresen信号、ｖｓ−ＧＮＤ間電圧、及び動作モードの動作タイムチャートが示されている。図９に示される動作モードは、上記信号出力の信号状態に基づいて動作モード（１）〜（６）に分類されている。以下、図９を参照しながら本発明に係るレベルシフト回路を用いたハーフブリッジ回路の各動作モードに係る回路状態について説明する。

図１０は、動作モード（１）のときの本発明に係るレベルシフト回路の回路状態を示す。図９に示されるように、動作モード（１）においては、ラッチ出力がリセット状態（Ｌレベル）であり、set信号及びreset信号がＬレベルであり、setdrn信号、nseten信号、resdrn信号、及びnresen信号はＨレベルである。

図１０に示されるように、ＰＭ１〜１ｂ及びＰＭ２〜２ｂは全てオフ状態であり、ラッチ回路１２２からのフィードバック信号ＦＢがＬレベル（＝電位ｖｓ）であり、抵抗Ｒ１の一端に印加されるフィードバック信号ＦＢの反転信号ＮＦＢがＨレベル（＝電位ｖｂ）であることから、set側のレベルシフト回路は抵抗並列接続状態となり、reset側のレベルシフト回路は抵抗直列接続状態となる。なお、ＰＭ１は、ゲート電圧が電位ｖｂより低くなっているので、半オフとも言うべき状態となっている。reset側のレベルシフト回路が抵抗直列接続状態となるため、ＰＭ１のゲート端子に入力されるresdrn信号の電位は、寄生抵抗Ｒｐａｒ２と直列合成抵抗（Ｒ２＋Ｒ２Ｍ＋Ｒ２Ｌ）との抵抗分圧によりｖｂ電位とｖｓ電位の中間電位となる。このため、set側のｖｂ−setdrn間のインピーダンスは、reset側のｖｂ−resdrn間のインピーダンスよりも低い状態となっている。このときの抵抗分圧状態の概略を図１６に示す。

図１６は、寄生抵抗特性における最大抵抗値Ｒｐａｒ_maxと、３つの抵抗Ｒｘ、ＲｘＭ、及びＲｘＬ（ｘは１又は２）が直列接続状態のときの合成抵抗値（Ｒｘ＋ＲｘＭ＋ＲｘＬ）との抵抗比の関係を示す。レベルシフト回路の出力の後段に設置される動作検出回路２５０の論理素子２５１〜２５６がＣＭＯＳ構造であるため、中間電位の設定値によっては論理素子２５１〜２５６に貫通電流が流れることになる。そこで、図１６に示されるように、動作検出回路２５０の論理素子２５１〜２５６のＰＭＯＳ素子の閾値を超えない範囲の抵抗比（この抵抗比によるｖｂの分圧値と電位ｖｂとの差電圧が、ＰＭＯＳ素子の閾値より小さく、ｖｂの分圧値が動作検出回路２５０の論理素子に対しＨレベルとみなされる範囲）に設定することにより、動作検出回路２５０の論理素子２５１〜２５６への貫通電流を低減することが可能になると同時に、setdrn信号及びresdrn信号を出力する出力端子の出力インピーダンスに差を設けることにより、ｄｖ／ｄｔノイズ耐性を向上させる効果を得る。

図９に示されるように、動作モード（１）から動作モード（２）に切り替わる直前にset信号はＨレベルに切り替えられており、それに伴いsetdrn信号もＨレベルからＬレベルに切り替わり始め、setdrn信号がＬレベルとなったときに、ラッチ出力がＨレベルに切り替わるとともに、nseten信号がＬレベルに切り替わって動作モード（２）が開始する。

図１１は、動作モード（２）のときの本発明に係るレベルシフト回路の回路状態を示す。図９に示されるように、動作モード（２）においては、ラッチ出力がセット状態（Ｈレベル）であり、set信号、resdrn信号、及びnresen信号がＨレベルであり、reset信号、setdrn信号、及びnseten信号はＬレベルである。なお、ＨＶＮ１はオン状態となっている。

図１１に示されるように、setdrn信号がＬレベルのときＰＭ２はオンとなるが、ＨＶＮ２がオフ状態であるため、resdrn信号はＨレベルのままである。setdrn信号がＬレベル且つresdrn信号がＨレベルであるのでnseten信号がＬレベルとなり、ＰＭ１ｂ及びＰＭ２ａがオンとなる。ＨＶＮ２がオフ状態であるため、ＰＭ２ａのオン状態はresdrn信号に影響しないが、reset側のレベルシフト回路の合成抵抗は、（Ｒｐａｒ２//Ｒ２Ｌ//ＰＭ２のオン抵抗）の並列合成抵抗となる。また、ＰＭ１ｂがオン状態であることにより、set側のレベルシフト回路の合成抵抗はＲｐａｒ１//（Ｒ１Ｍ＋Ｒ１Ｌ）となる。この抵抗値はＨＶＮ１がオフ状態となるときのsetdrn信号の立ち上がり時間を決定するが、ＰＭ１ｂがオンすることにより寄生抵抗Ｒｐａｒ１にＲ１ＭとＲ１Ｌの直列抵抗が並列接続されて合成抵抗値を寄生抵抗Ｒｐａｒ１単独のものより下げることができるので、従来のレベルシフト回路より立ち上がり時間を短くすることができ、次のreset信号に対する応答遅れを抑制することができる。

図１７は、寄生抵抗特性における最大抵抗値Ｒｐａｒ_maxと、２つの抵抗ＲｘＭ及びＲｘＬが直列接続状態のときの合成抵抗値（ＲｘＭ＋ＲｘＬ）と、抵抗Ｒｘの抵抗値との抵抗比の関係を示す。このとき、合成抵抗値（ＲｘＭ＋ＲｘＬ）を寄生抵抗Ｒｐａｒ_maxの抵抗値と同等以下になるように設定することにより、set側のレベルシフト回路の合成抵抗の抵抗値Ｒｐａｒｘ//（ＲｘＭ＋ＲｘＬ）が寄生抵抗Ｒｐａｒ_maxの抵抗値の１／２以下と小さくなるため、応答時間を短縮することが可能となる。

また、動作モード（２）のときの回路状態において、ＰＭ１ｂがオン状態であることから、抵抗Ｒ１はＰＭ１ｂを介してｖｂ−ｖｓ間に接続されるため、ｖｂ−ｖｓ間の電位差と抵抗Ｒ１との関係から得られる電流を消費することになる。そこで、動作モード（２）のときに抵抗Ｒ１に流れる消費電流許容値を先ず決定し、当該決定した消費電流許容値によって電圧（ｖｂ−ｖｓ）の最大値（ｖｂ−ｖｓ）_maxを割ることにより抵抗Ｒ１の抵抗値を決定し、当該決定した抵抗Ｒ１の抵抗値に基づいて寄生抵抗Ｒｐａｒ１の抵抗値と抵抗Ｒ１Ｍ及びＲ１Ｌの抵抗値とを決定することによって、動作モード（２）のときの消費電流を低減することが可能となる。後述する動作モード（４）のときにおいても同様に、抵抗Ｒ２に流れる消費電流許容値を先ず決定し、当該決定した消費電流許容値によって電圧（ｖｂ−ｖｓ）の最大値（ｖｂ−ｖｓ）_maxを割ることにより抵抗Ｒ２の抵抗値を決定し、当該決定した抵抗Ｒ２の抵抗値に基づいて寄生抵抗Ｒｐａｒ２の抵抗値と抵抗Ｒ２Ｍ及びＲ２Ｌの抵抗値とを決定することによって、動作モード（４）のときの消費電流を低減することが可能となる。

さらに、動作モード（２）のときの回路状態において、set側及びreset側のレベルシフト回路の合成抵抗の抵抗値はreset側が小さく、set側が大きい値となる。これにより、set信号が入力されたときにｄｖ／ｄｔノイズが発生しても、reset側のインピーダンスが低いため、reset側のレベルシフト回路から出力されるresdrn信号の立ち上がりが早く、set側のレベルシフト回路から出力されるsetdrn信号の立ち上がりが遅くなり、セット状態のラッチ回路１２２に対しｄｖ／ｄｔノイズが発生しても再セットする形になり、誤動作しないようにすることができる。

図９に示されるように、動作モード（２）から動作モード（３）に切り替わる直前にset信号はＬレベルに切り替えられており、それに伴いsetdrn信号もＬレベルからＨレベルに切り替わるように立ち上がり始める。setdrn信号がラッチ誤動作保護回路１２１の所定の閾値を超えたときに、nseten信号がＨレベルに切り替わって動作モード（３）が開始する。

図１２に、動作モード（３）のときの本発明に係るレベルシフト回路の回路状態を示す。図９に示されるように、動作モード（３）においては、ラッチ出力がセット状態（Ｈレベル）であり、set信号及びreset信号がＬレベルであり、setdrn信号、nseten信号、resdrn信号、及びnresen信号はＨレベルである。

図１２に示されるように、ＰＭ１〜１ｂ及びＰＭ２〜２ｂは全てオフ状態であり、ラッチ回路１２２からのフィードバック信号ＦＢがＨレベルであり、抵抗Ｒ１の一端に印加される信号ＮＦＢがＬレベルであることから、set側のレベルシフト回路は抵抗直列接続状態となり、reset側のレベルシフト回路は抵抗並列接続状態となる。なお、ＰＭ２は、ゲート電圧が電位ｖｂより低くなっているので、半オフとも言うべき状態となっている。set側のレベルシフト回路が抵抗直列接続状態となるため、ＰＭ２のゲート端子に入力されるresdrn信号の電位は、寄生抵抗Ｒｐａｒ１と直列合成抵抗（Ｒ１＋Ｒ１Ｍ＋Ｒ１Ｌ）との抵抗分圧によりｖｂ電位とｖｓ電位との中間電位となる。このため、set側のｖｂ−setdrn間のインピーダンスは、reset側のｖｂ−resdrn間のインピーダンスよりも低い状態となっている。

図９に示されるように、動作モード（３）から動作モード（４）に切り替わる直前にreset信号がＨレベルに切り替えられており、それに伴いresdrn信号もＨレベルからＬレベルに切り替わり始め、resdrn信号がＬレベルとなったときに、ラッチ出力がＬレベルに切り替わり、nresen信号がＬレベルに切り替わって動作モード（４）が開始する。なお、ＨＶＮ２はオン状態となっている。

図１３は、動作モード（４）のときの本発明に係るレベルシフト回路の回路状態を示す。図１３に示されるように、resdrn信号がＬレベルのときＰＭ１はオン状態となるが、ＨＶＮ１はオフ状態であるため、setdrn信号はＨレベルのままである。setdrn信号がＨレベル且つresdrn信号がＬレベルであるのでnresen信号がＬレベルとなり、ＰＭ２ｂ及びＰＭ１ａがオンとなる。ＨＶＮ１がオフ状態であるため、ＰＭ１ａのオン状態はsetdrn信号に影響しないが、set側のレベルシフト回路の合成抵抗は、（Ｒｐａｒ１//Ｒ１Ｌ//ＰＭ１のオン抵抗）となる。また、ＰＭ２ｂのオン状態により、reset側のレベルシフト回路の合成抵抗はＲｐａｒ２//（Ｒ２Ｍ＋Ｒ２Ｌ）となり、この抵抗値はＨＶＮ２がオフ状態となるときのresdrn信号の立ち上がり時間を決定するが、ＰＭ２ｂがオンすることにより寄生抵抗Ｒｐａｒ２にＲ２ＭとＲ２Ｌの直列抵抗が並列接続されて合成抵抗値を寄生抵抗Ｒｐａｒ２単独のものより下げることができるので、従来のレベルシフト回路より立ち上がり時間を短くすることができ、次のset信号に対する応答遅れを抑制することができる。

このとき、set側及びreset側のレベルシフト回路の合成抵抗の抵抗値は、set側が小さく、reset側が大きい値となる。これにより、reset信号が入力されたときにｄｖ／ｄｔノイズが発生してもset側のインピーダンスが低いため、set側のレベルシフト回路から出力されるsetdrn信号の立ち上がりが早く、reset側のレベルシフト回路から出力されるresdrn信号の立ち上がりが遅くなり、リセット状態のラッチ回路１２２に対しｄｖ／ｄｔノイズが発生しても再リセットする形になり、誤動作しないようにすることができる。

図９に示されるように、動作モード（４）から動作モード（１）に切り替わる直前にreset信号はＬレベルに切り替えられており、それに伴いresdrn信号もＬレベルからＨレベルに切り替わるように立ち上がり始める。resdrn信号がラッチ誤動作保護回路１２１の所定の閾値を超えたときに、nresen信号がＨレベルに切り替わって動作モード（１）が開始する。

図１４は、動作モード（５）のときの本発明に係るレベルシフト回路の回路状態を示す。動作モード（５）においては、set信号及びreset信号がＬレベルであり、ラッチ出力がリセット状態（Ｌレベル）であるときにｄｖ／ｄｔノイズが発生している。図１４に示されるように、ＰＭ１ａ、ＰＭ１ｂ、ＰＭ２ａ、及びＰＭ２ｂがオフ状態であるため、ラッチ回路１２２からフィードバックされる信号により、set側のレベルシフト回路は抵抗並列接続状態となり、reset側のレベルシフト回路は抵抗直列接続状態となる。

reset側のレベルシフト回路が抵抗直列接続状態となるため、ＰＭ１のゲート端子に入力されるresdrn信号の電位は、寄生抵抗Ｒｐａｒ２と直接合成抵抗（Ｒ２＋Ｒ２Ｍ＋Ｒ２Ｌ）との抵抗分圧によりｖｂ電位とｖｓ電位との中間電位となる。このため、reset側のｖｂ−resdrn間のインピーダンスは、set側のｖｂ−setdrn間のインピーダンスよりも高い状態となっている。ｄｖ／ｄｔノイズが終了してラッチ誤動作保護回路１２１によるブロックが外れたときに、このインピーダンスの差がresdrn信号の立ち上がりを遅くすることによりラッチ回路１２２を再リセットする形にして論理反転を防止する。

図１５は、動作モード（６）のときの本発明に係るレベルシフト回路の回路状態を示す。動作モード（６）においては、set信号及びreset信号がＬレベルであり、ラッチ出力がセット状態（Ｈレベル）であるときにｄｖ／ｄｔノイズが発生している。図１５に示されるように、ＰＭ１ａ、ＰＭ１ｂ、ＰＭ２ａ、及びＰＭ２ｂがオフ状態であるため、ラッチ回路１２２からフィードバックされる信号により、set側のレベルシフト回路は抵抗直列接続状態となり、reset側のレベルシフト回路は抵抗並列接続状態となる。

set側のレベルシフト回路が抵抗直列接続状態となるため、ＰＭ２のゲート端子に入力されるsetdrn信号の電位は、寄生抵抗Ｒｐａｒ１と直列合成抵抗（Ｒ１＋Ｒ１Ｍ＋Ｒ１Ｌ）との抵抗分圧によりｖｂ電位とｖｓ電位との中間電位となる。このため、set側のｖｂ−setdrn間のインピーダンスは、reset側のｖｂ−resdrn間のインピーダンスよりも高い状態となっている。ｄｖ／ｄｔノイズが終了してラッチ誤動作保護回路１２１によるブロックが外れたときに、このインピーダンスの差がsetdrn信号の立ち上がりを遅くしてラッチ回路１２２を再セットする形にすることにより論理反転を防止する。

このように、setdrn信号及びresdrn信号がＨレベルの状態でｄＶ／ｄｔノイズが発生すると、図１４又は図１５に示される回路状態（nresen信号及びnseten信号がＨレベル）となって、ｄＶ／ｄｔノイズの発生によるレベルシフト回路の誤動作を防止することができる。特に、本発明に係るレベルシフト回路においては、setdrn信号及びresdrn信号がＬレベルのときはラッチ誤動作保護回路１２１によりsetdrn信号及びresdrn信号がラッチ回路１２２に入力されることを阻止し、ｄＶ／ｄｔノイズが終わるときにはset側及びreset側のレベルシフト回路に係るインピーダンスに差を設けることによりsetdrn信号及びresdrn信号がＨレベルになるスピードに差をつけて、本来ある方の信号が長くＬレベルを保つようにして（例えば、ｄＶ／ｄｔノイズが入る直前のラッチ回路１２２の出力がＨレベルであれば、setdrn信号の立ち上がりが遅くなるようにする。）、ラッチ回路１２２が誤反転しないようにしている。

なお、上述のように、従来のレベルシフト回路の課題に対し、set信号もしくはreset信号が外れるときのsetdrn信号もしくはresdrn信号の立ち上がり時間を短くするのは，ＰＭ１ｂまたはＰＭ２ｂがＨＶＮ１またはＨＶＮ２のプルアップ抵抗を小さくすることが本質である。その他のＰチャネルＭＯＳトランジスタは、ｄｖ／ｄｔノイズ対策が主な機能となっている。

本発明の実施例１に係るレベルシフト回路を説明する。本発明の実施例１に係るレベルシフト回路では、一例として、Ｒ１＝Ｒ２＝４５０ｋΩとし、Ｒ１Ｍ＝Ｒ２Ｍ＝２ｋΩとし、Ｒ１Ｌ＝Ｒ２Ｌ＝１ｋΩとしている。

図１８は、set−resetパルス間隔が０．５μｓのときの本発明に係るレベルシフト回路の動作波形を示す。図１８においては、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値が５ｋΩの場合と、３５ｋΩの場合とをそれぞれ示している。図１８を参照すると、寄生抵抗値が変化しても、ラッチ出力に遅延が生じていないことがわかる。

図１９は、参考のため、set−resetパルス間隔が０．５μｓのときの図３に示されるような従来方式に係るレベルシフト回路の動作波形を示す。図１９においては、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値が５ｋΩの場合と、３５ｋΩの場合とをそれぞれ示している。図１９を参照すると、寄生抵抗値が変化しても、ラッチ出力に遅延が生じていないことがわかる。

図２０は、set−resetパルス間隔が０．２μｓのときの本発明に係るレベルシフト回路の動作波形を示す。図２０においては、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値が５ｋΩの場合と、３５ｋΩの場合とをそれぞれ示している。図２０を参照すると、寄生抵抗値が変化しても、ラッチ出力に遅延が生じていないことがわかる。

図２１は、参考のため、set−resetパルス間隔が０．２μｓのときの図３に示されるような従来方式に係るレベルシフト回路の動作波形を示す。図２１においては、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値が５ｋΩの場合と、３５ｋΩの場合とをそれぞれ示している。図２１を参照すると、ラッチ出力に遅延が生じていることがわかる。

従って、本発明の実施例１に係るレベルシフト回路によると、set−resetパルス間隔が０．２μｓと小さい場合であってもラッチ出力に遅延を生じさせないことがわかる。

本発明の実施例２に係るレベルシフト回路を説明する。本発明の実施例２に係るレベルシフト回路では、一例として、ｖｂ−ｖｓ間の最大電圧値が１０ｖであるときに、抵抗Ｒ１及びＲ２がｖｂ−ｖｓ間に接続された場合の許容消費電流を２０μＡとしている。本発明の実施例２に係るレベルシフト回路において、Ｒ１及びＲ２の抵抗値は、１０［ｖ］／２０［μＡ］＝５００［ｋΩ］となる。

次に、動作検出回路２５０のＣＭＯＳ回路（論理素子２５１〜２５６）のＰＭＯＳ素子の閾値Ｖｔを−２Ｖ（ｖｂ−ｖｓ間電圧を１０Ｖとすると、ｖｓ電位を基準とする閾値は８Ｖ）とし、抵抗Ｒ１Ｍ、Ｒ１Ｌ、Ｒ２Ｍ、及びＲ２Ｌの直列合成抵抗値と寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値とが同じ値であるとすると、上述の考え方に基づき算出すると、Ｒｐａｒ１＝（Ｒ１Ｍ＋Ｒ１Ｌ）＝１５０ｋΩ、及びＲｐａｒ２＝（Ｒ２Ｍ＋Ｒ２Ｌ）＝１５０ｋΩが得られる。

抵抗ＲｘＬ及びＲｘＭ（ｘは１又は２）の抵抗比は、動作モード（２）及び（４）のときのset側及びreset側のレベルシフト回路の合成抵抗の抵抗値の差を決める要素となる。なお、動作モード（２）又は（４）のときＰＭ１又はＰＭ２がオン状態となるため、これらの動作期間中のレベルシフト回路の合成抵抗のインピーダンスは、ほぼＰＭ１又はＰＭ２のオン抵抗となる。ただし、ＰＭ１又はＰＭ２のオン期間はＨＶＮ１又はＨＶＮ２がオン状態のときのみ有効であることから、ＨＶＮ１又はＨＶＮ２がオン状態からオフ状態に（動作モード（２）から（３）に、又は動作モード（４）から（１）に）変化した後、出力応答時間を短縮するため、動作検出回路２５０の遅延によりＰＭ１ａ又はＰＭ２ａが一定期間オンしたままの状態となる。そのため、一方のレベルシフト回路の合成抵抗のインピーダンスは、Ｒｐａｒｘ//（ＲｘＬ＋ＲｘＭ）となる。その結果、応答時間の短縮が図れると同時に、双方のレベルシフト回路の合成抵抗のインピーダンスの関係がｄｖ／ｄｔノイズによる誤動作が起きないように働く。

１００、２００ ハーフブリッジ回路
１１０ 出力回路
１２０、２２０ 高電位側駆動回路
１２１ ラッチ誤動作保護回路
１２２ ラッチ回路
１２３ ハイサイドドライバ
１２４ 第１の直列回路
１２５ 第２の直列回路
１３０ 低電位側駆動回路
１３１ ローサイドドライバ
２５０ 動作検出回路
２５１、２５２、２５５、２５６ インバータ
２５３、２５４ ＮＡＮＤ素子
Ｅ、Ｅ１、Ｅ２ 電源またはその電圧
Ｌ１ 負荷
ＩＮＶ インバータ
ＨＶＮ１、ＨＶＮ２ 高耐圧ＮチャネルＭＯＳトランジスタ
ＰＭ１、ＰＭ２、ＰＭ１ａ、ＰＭ１ｂ、ＰＭ２ａ、ＰＭ２ｂ ＰチャネルＭＯＳトランジスタ
Ｒ１、Ｒ１Ｍ、Ｒ１Ｌ、Ｒ２、Ｒ２Ｍ、Ｒ２Ｌ 抵抗
Ｒｐａｒ１、Ｒｐａｒ２、Ｒｐａｒ３ 寄生抵抗
Ｃｄｓ１、Ｃｄｓ２ 寄生容量
Ｄ１、Ｄ２ ダイオード
ＸＤ１、ＸＤ２ スイッチング素子
ｖｂ 電源ラインもしくはその電位
ｖｓ 接続点もしくはその電位
Ｖｓｅｔｂ 第１接続点もしくはその電位
Ｖｒｓｔｂ 第２接続点もしくはその電位

Claims (7)

1. 半導体基板中の第１の寄生抵抗と、第１のレベルシフト入力信号を入力する入力端子に接続された第１のスイッチング素子と、第１のレベルシフト出力信号を出力するための第１のレベルシフト出力端子とが直列に接続された第１の直列回路と、
   半導体基板中の第２の寄生抵抗と、第２のレベルシフト入力信号を入力する入力端子に接続された第２のスイッチング素子と、第２のレベルシフト出力信号を出力するための第２のレベルシフト出力端子とが直列に接続された第２の直列回路と、
   前記第１の直列回路及び前記第２の直列回路に接続され、前記第１の直列回路及び前記第２の直列回路からそれぞれ出力される前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号を入力して、前記第１のレベルシフト出力信号と、前記第２のレベルシフト出力信号と、第１の検出信号と、第２の検出信号とを出力する動作検出回路であって、前記第１の検出信号は、前記動作検出回路の第１の端子から出力され、前記第１のレベルシフト出力信号がローレベルであり且つ前記第２のレベルシフト出力信号がハイレベルである第１の状態に応答してローレベルとなり、前記第２の検出信号は、前記動作検出回路の第２の端子から出力され、前記第１のレベルシフト出力信号がハイレベルであり且つ前記第２のレベルシフト出力信号がローレベルである第２の状態に応答してローレベルとなる、動作検出回路と、
   前記動作検出回路から前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号を入力し、前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号が共にローレベルになる場合、高インピーダンスの信号を出力し、前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号が共にローレベルにならない場合、前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号をローレベルまたはハイレベルのまま通過させて出力するラッチ誤動作保護回路と、
   前記ラッチ誤動作保護回路からの出力を入力し、前記ラッチ誤動作保護回路からの出力がローレベルまたはハイレベルであればその値を記憶して該記憶した値をその反転値とともに出力し、前記ラッチ誤動作保護回路からの出力が高インピーダンスであると、入力が高インピーダンスになる直前に記憶した値を保持して前記記憶した値を前記記憶した値の反転信号とともに出力するラッチ回路であって、前記ラッチ回路の一方の出力端子は、第１の抵抗、第２の抵抗、及び第３の抵抗を介して前記第１のレベルシフト出力端子に接続され、前記ラッチ回路の他方の出力端子は、第４の抵抗、第５の抵抗、及び第６の抵抗を介して前記第２のレベルシフト出力端子に接続されている、ラッチ回路と、
   前記第１の寄生抵抗と並列に接続された第３のスイッチング素子であって、前記第３のスイッチング素子のソース端子は、電源電位に接続され、前記第３のスイッチング素子のドレイン端子は、前記第１のレベルシフト出力端子に接続され、前記第３のスイッチング素子のゲート端子は、前記第２のレベルシフト出力端子に接続されている、第３のスイッチング素子と、
   前記第２の寄生抵抗と並列に接続された第４のスイッチング素子であって、前記第４のスイッチング素子のソース端子は、前記電源電位に接続され、前記第４のスイッチング素子のドレイン端子は、前記第２のレベルシフト出力端子に接続され、前記第４のスイッチング素子のゲート端子は、前記第１のレベルシフト出力端子に接続されている、第４のスイッチング素子と、
   ソース端子が前記電源電位に接続され、ドレイン端子が前記第１の抵抗と前記第２の抵抗との間に接続され、ゲート端子が前記動作検出回路の前記第１の端子に接続された第５のスイッチング素子と、
   ソース端子が前記電源電位に接続され、ドレイン端子が前記第４の抵抗と前記第５の抵抗との間に接続され、ゲート端子が前記動作検出回路の前記第２の端子に接続された第６のスイッチング素子と
   を備えたことを特徴とするレベルシフト回路。
2. ソース端子が前記電源電位に接続され、ドレイン端子が前記第２の抵抗と前記第３の抵抗との間に接続され、ゲート端子が前記動作検出回路の前記第２の端子に接続された第７のスイッチング素子と、
   ソース端子が前記電源電位に接続され、ドレイン端子が前記第５の抵抗と前記第６の抵抗との間に接続され、ゲート端子が前記動作検出回路の前記第１の端子に接続された第８のスイッチング素子と
   をさらに備えたことを特徴とする請求項１に記載のレベルシフト回路。
3. 前記動作検出回路は、第１のインバータと、第２のインバータと、第３のインバータと、第４のインバータと、第１のＮＡＮＤ素子と、第２のＮＡＮＤ素子とで構成される論理回路群を備え、
   前記第１のインバータの入力端子及び前記第１のＮＡＮＤ素子の一方の入力端子は、前記第１のレベルシフト出力端子に接続され、
   前記第２のインバータの入力端子及び前記第２のＮＡＮＤ素子の一方の入力端子は、前記第２のレベルシフト出力端子に接続され、
   前記第３のインバータの入力端子及び前記第２のＮＡＮＤ素子の他方の入力端子は、前記第１のインバータの出力端子に接続され、
   前記第４のインバータの入力端子及び前記第１のＮＡＮＤ素子の他方の入力端子は、前記第２のインバータの出力端子に接続され、
   前記動作検出回路の前記第１の端子は、前記第２のＮＡＮＤ素子の出力端子であり、前記動作検出回路の前記第２の端子は、前記第１のＮＡＮＤ素子の出力端子であることを特徴とする請求項１又は２に記載のレベルシフト回路。
4. 前記第１の寄生抵抗と前記第１乃至第３の抵抗との合成抵抗値の抵抗比は、前記ラッチ回路の前記一方の出力端子の出力がローレベルとなって前記第１の寄生抵抗と前記第１乃至第３の抵抗とが直列接続状態になったときに前記動作検出回路内の論理回路群の各々に入力される信号の電位レベルが前記論理回路群に対しハイレベルとなるように調整され、
   前記第２の寄生抵抗と前記第４乃至第６の抵抗との合成抵抗値の抵抗比は、前記ラッチ回路の前記他方の出力端子の出力がローレベルとなって前記第２の寄生抵抗と前記第４乃至第６の抵抗とが直列接続状態になったときに前記動作検出回路内の前記論理回路群の各々に入力される信号の電位レベルが前記論理回路群に対しハイレベルとなるように調整されていることを特徴とする請求項１から３のいずれかに記載のレベルシフト回路。
5. 前記第２の抵抗及び前記第３の抵抗の直列合成抵抗値は、前記第１の寄生抵抗の抵抗値以下であり、
   前記第５の抵抗及び前記第６の抵抗の直列合成抵抗値は、前記第２の寄生抵抗の抵抗値以下であることを特徴とする請求項１から４のいずれかに記載のレベルシフト回路。
6. 前記ラッチ回路と前記第１の抵抗との間には、インバータが接続されていることを特徴とする請求項１から５のいずれかに記載のレベルシフト回路。
7. 請求項１から６に記載のいずれかのレベルシフト回路において、
   前記第１の状態のとき、前記第１の抵抗における消費電流許容値及び前記電源電位の最大値により前記第１の抵抗の抵抗値を決定し、当該決定した第１の抵抗の抵抗値に基づいて、前記第１の寄生抵抗、前記第２の抵抗、及び前記第３の抵抗の抵抗値を決定し、
   前記第２の状態のとき、前記第２の抵抗における消費電流許容値及び前記電源電位の最大値により前記第２の抵抗の抵抗値を決定し、当該決定した第２の抵抗の抵抗値に基づいて、前記第２の寄生抵抗、前記第５の抵抗、及び前記第６の抵抗の抵抗値を決定することを特徴とする抵抗値の決定方法。

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