JP6242228B2 - クロック生成方法およびクロック生成回路 - Google Patents

Description

本発明は、機能モジュール、および、機能モジュールと通信を行ってその動作を制御する制御回路を搭載する半導体チップにおいて、制御回路および機能モジュールに供給するクロックを生成するクロック生成方法およびクロック生成回路に関するものである。

半導体集積回路の製造プロセスの微細化が進むにつれて、半導体チップは巨大化、多機能化している。例えば、SOC（システム・オン・チップ）と呼ばれる半導体集積回路の設計手法では、それぞれ所定の機能を実現する１以上の機能モジュールの他、各機能モジュールと通信を行ってその動作を制御する、CPU（中央演算装置）等の制御回路も半導体チップに搭載される場合がある。また、回路の非動作時に動作クロックの周波数を下げることにより、待機時の消費電力を抑えることが行われている。

半導体チップが巨大化すると、クロック発生回路から各機能モジュールに接続される動作クロックの物理的な配線距離が長くなり、数ミリに達する場合もある。そのため、制御回路と各機能モジュールとが同じ動作クロックに接続された場合であっても、各機能モジュールには、配線距離に応じて各々遅延し、その位相が、制御回路に供給される動作クロックの位相からずれた動作クロックが供給され、制御回路と各機能モジュールとの間で正しく通信を行うことができない場合がある。

このような問題に対処するために、特許文献１には、マスタクロック信号を分周して第１の分周クロック信号として出力し、第１の分周クロック信号をマスタクロック信号により同期あわせを行って第２の分周クロック信号を出力することにより、第２の分周クロック信号のクロックスキューを低減し、第１の分周クロック信号と同位相の第２の分周クロック信号を半導体チップ内の複数の論理回路へ供給することが記載されている。

また、特許文献２には、第１のクロック信号を分周して第２のクロック信号を生成し、第１および第２のクロック信号から、第２のクロック信号の周期を有し、かつ論理レベルの変化のタイミングが、第１のクロック信号のタイミングと同じである第３のクロック信号を生成することにより、第１のクロック信号と第３のクロック信号との伝送路におけるチップ内ばらつきによるスキューを抑止し、タイミング収束性を改善することが記載されている。

特許文献１，２では、分周クロックをそのソースクロックに同期して保持し直して再生成クロックを生成し、各機能モジュールに分配することにより、OCV（on chip variation：同一半導体チップ内における特性のばらつき）の影響を抑えることができる。しかし、分周クロックの分周比が可変の場合、特許文献１，２では、再生成クロックを生成するためのFF（フリップフロップ）の段数が固定のため、制御回路と各機能モジュールに供給される分周クロックの位相がずれて正しく通信することができない。

図７は、従来のクロック生成回路の構成を表す一例の回路図である。同図に示すクロック生成回路５６は、機能モジュール（Ａ、Ｂ）１４，１６、および、各機能モジュール１４，１６と通信を行ってその動作を制御する制御回路１２を搭載する半導体チップにおいて、制御回路１２および機能モジュール１４，１６のそれぞれに供給する遅延クロックを生成するものであり、分周回路５８と、クロック同期回路６０，６２とを備えている。

分周回路５８は、ソースクロックをｍ分周（ｍは、２以上の整数）して、ソースクロックの周波数の１／ｍの周波数を持つ分周クロックを生成するものである。

クロック同期回路６０は、ソースクロックに同期して、分周クロックを４クロックだけ遅延した遅延クロックＡを生成し、生成した遅延クロックＡを、遅延クロックＡに同期して動作する機能モジュール１４に供給するものである。
クロック同期回路６２は、ソースクロックに同期して、分周クロックを２クロックだけ遅延した遅延クロックＢを生成し、生成した遅延クロックＢを、遅延クロックＢに同期して動作する機能モジュール１６に供給するものである。

クロック同期回路６０，６２がない場合、各機能モジュール１４，１６には、配線距離に応じて各々遅延した可変分周クロックが供給される。
クロック同期回路６０，６２により分周クロックを遅延させる４クロックおよび２クロックのクロック数は、制御回路１２と各機能モジュール１４，１６とを分周クロックに同期して動作させるために、クロック同期回路６０，６２がない場合に、分周回路５８から各機能モジュール１４，１６に接続される分周クロックのそれぞれの配線距離に応じて、各機能モジュール１４，１６に接続される可変分周クロックのそれぞれについて算出された、ソースクロックに同期して可変分周クロックを遅延させる必要があるクロック数である。

クロック同期回路６０は、遅延させる４クロックに応じて、直列に接続された４段のFF（遅延回路）６４，６６，６８，７０を備えている。FF６４，６６，６８，７０のクロック入力端子にはソースクロックが入力され、初段のFF６４のデータ入力端子には分周クロックが入力されている。FF６４，６６，６８，７０のデータ出力端子からは、それぞれ、再生成クロック１〜３および遅延クロックＡが出力されている。
分周クロックは、ソースクロックの立ち上がりに同期して、４段のFF６４，６６，６８，７０により１クロックずつ遅延される。その結果、クロック同期回路６０からは、分周クロックが、ソースクロックの４クロックだけ遅延された遅延クロックＡが出力される。

同様に、クロック同期回路６２は、遅延させる２クロックに応じて、直列に接続された２段のFF７２，７４を備えている。FF７２，７４のクロック入力端子にはソースクロックが入力され、初段のFF７２のデータ入力端子には分周クロックが入力されている。FF７２，７４のデータ出力端子からは、それぞれ、再生成クロック１および遅延クロックＢが出力されている。
分周クロックは、ソースクロックの立ち上がりに同期して、２段のFF７２，７４により１クロックずつ遅延される。その結果、クロック同期回路６２からは、分周クロックが、ソースクロックの２クロックだけ遅延された遅延クロックＢが出力される。

クロック生成回路５６では、分周回路５８により、ソースクロックがｍ分周された分周クロックが生成される。

続いて、クロック同期回路６０により、ソースクロックの立ち上がりに同期して、分周クロックが４クロックだけ遅延された遅延クロックＡが生成され、機能モジュール１４に供給される。また、クロック同期回路６２により、ソースクロックの立ち上がりに同期して、分周クロックが２クロックだけ遅延された遅延クロックＢが生成され、機能モジュール１６に供給される。

図８は、分周クロックが２分周クロックの場合の図７に示すクロック生成回路の動作を表す一例のタイミングチャートである。
分周クロックが２分周クロックの場合、このタイミングチャートに示すように、分周クロックは、ソースクロックの立ち上がりに同期してハイレベルおよびローレベルが交互に変化する。再生成クロック１〜３は、同じくソースクロックの立ち上がりに同期してレベルが変化し、それぞれ、分周クロックからソースクロックの１〜３クロックずつ遅延される。遅延クロックＡ、Ｂは、ソースクロックの立ち上がりに同期してレベルが変化し、それぞれ、分周クロックからソースクロックの４クロックおよび２クロックずつ遅延される。

従って、遅延クロックＡ、Ｂおよび分周クロックは同期して、その位相も揃うため、制御回路１２は、各機能モジュール１４，１６と正しく通信を行ってその動作を制御することができる。

図９は、分周クロックが５分周クロックの場合の図７に示すクロック生成回路の動作を表す一例のタイミングチャートである。
分周クロックが５分周クロックの場合、このタイミングチャートに示すように、分周クロックは、ソースクロックの立ち上がりに同期してハイレベルおよびローレベルが交互に変化する。分周クロックのハイレベルはソースクロックの２クロックのパルス幅とし、ローレベルはソースクロックの３クロックのパルス幅とする。再生成クロック１〜３は、同じくソースクロックの立ち上がりに同期してレベルが変化し、それぞれ、分周クロックからソースクロックの１〜３クロックずつ遅延される。遅延クロックＡ、Ｂは、ソースクロックの立ち上がりに同期してレベルが変化し、それぞれ、分周クロックからソースクロックの４クロックおよび２クロックずつ遅延される。

従って、遅延クロックＡ、Ｂおよび分周クロックは同期するが、その位相はずれるため、制御回路１２は、各機能モジュール１４，１６と正しく通信を行うことができない。

クロック生成回路５６のクロック同期回路６０，６２構成は、分周クロックが２分周クロック固定の場合である。そのため、クロック生成回路５６の構成において、分周クロックが２分周クロックから他の分周比の分周クロックに変わると、遅延クロックＡ、Ｂおよび分周クロックの位相がずれる。従って、制御回路１２は、各機能モジュール１４，１６と正しく通信を行うことができず、その動作を制御することができないという問題があった。

特開２００５−３８１５９号公報 特開２００７−１８９２９３号公報

本発明の目的は、前記従来技術の問題点を解消し、分周クロックの分周比が変わった場合であっても、制御回路が機能モジュールと正しく通信を行って、その動作を制御することができるクロック生成回路を提供することにある。

上記目的を達成するために、本発明は、１以上の機能モジュール、および、前記１以上の機能モジュールの動作を制御する制御回路を搭載する半導体チップにおいて、前記制御回路および前記１以上の機能モジュールのそれぞれに供給する遅延クロックを生成するクロック生成方法であって、
分周比設定信号に応じて、ソースクロックを分周した可変分周クロックを生成するステップと、
前記制御回路と前記１以上の機能モジュールのそれぞれとを前記可変分周クロックに同期して動作させるために、前記可変分周クロックを遅延するクロック同期回路がない場合に、前記可変分周クロックを生成する可変分周回路から前記１以上の機能モジュールに接続される前記可変分周クロックのそれぞれの配線距離に応じて、前記ソースクロックに同期して前記可変分周クロックを遅延させるクロック数を前記１以上の機能モジュールに接続される可変分周クロックのそれぞれについて算出するステップと、
前記算出したクロック数のうち、最も大きいクロック数以上のクロック数である最大クロック数を求めるステップと、
前記ソースクロックに同期して、前記可変分周クロックを前記最大クロック数だけ遅延した第１の遅延クロックを生成し、前記第１の遅延クロックを、前記第１の遅延クロックに同期して動作する前記制御回路に供給するステップと、
前記ソースクロックに同期して、前記可変分周クロックをそれぞれ前記最大クロック数だけ遅延した１以上の第２の遅延クロックを生成し、前記１以上の第２の遅延クロックのそれぞれを、前記１以上の第２の遅延クロックのそれぞれに同期して動作する前記１以上の機能モジュールのそれぞれに供給するステップとを含むことを特徴とするクロック生成方法を提供するものである。

また、本発明は、１以上の機能モジュール、および、前記１以上の機能モジュールの動作を制御する制御回路を搭載する半導体チップにおいて、前記制御回路および前記１以上の機能モジュールのそれぞれに供給する遅延クロックを生成するクロック生成回路であって、
分周比設定信号に応じて、ソースクロックを分周した可変分周クロックを生成する可変分周回路と、
前記ソースクロックに同期して、前記可変分周クロックをあらかじめ設定された最大クロック数だけ遅延した第１の遅延クロックを生成し、前記第１の遅延クロックを、前記第１の遅延クロックに同期して動作する前記制御回路に供給する第１のクロック同期回路と、
前記ソースクロックに同期して、前記可変分周クロックをそれぞれ前記最大クロック数だけ遅延した１以上の第２の遅延クロックを生成し、前記１以上の第２の遅延クロックのそれぞれを、前記１以上の第２の遅延クロックのそれぞれに同期して動作する前記１以上の機能モジュールのそれぞれに供給する１以上の第２のクロック同期回路とを備え、
前記最大クロック数は、前記制御回路と前記１以上の機能モジュールのそれぞれとを前記可変分周クロックに同期して動作させるために、前記第１のクロック同期回路および前記１以上の第２のクロック同期回路がない場合に、前記可変分周回路から前記１以上の機能モジュールに接続される前記可変分周クロックのそれぞれの配線距離に応じて、前記１以上の機能モジュールに接続される可変分周クロックのそれぞれについて算出された、前記ソースクロックに同期して前記可変分周クロックを遅延させるクロック数のうち、最も大きいクロック数以上のクロック数であることを特徴とするクロック生成回路を提供する。

本発明のクロック生成回路では、可変分周クロックをあらかじめ設定されたソースクロックのクロック数だけ遅延した遅延クロックが生成される。そのため、可変分周クロックの分周比にかかわらず、遅延クロックは常に同期され、その位相が揃う。従って、可変分周クロックの分周比が変わった場合であっても、遅延クロックは常に同期し、その位相が揃うため、制御回路は、各機能モジュールと常に正しく通信を行ってその動作を制御することができる。

本発明のクロック生成回路の構成を表す第１の実施形態の回路図である。 最大クロック数を求める場合の一例のフローチャートである。 図１に示すクロック生成回路の動作を表す一例のフローチャートである。 可変分周クロックが２分周クロックの場合の図１に示すクロック生成回路の動作を表す一例のタイミングチャートである。 可変分周クロックが５分周クロックの場合の図１に示すクロック生成回路の動作を表す一例のタイミングチャートである。 本発明のクロック生成回路の構成を表す第２の実施形態の回路図である。 従来のクロック生成回路の構成を表す一例の回路図である。 分周クロックが２分周クロックの場合の図７に示すクロック生成回路の動作を表す一例のタイミングチャートである。 分周クロックが５分周クロックの場合の図７に示すクロック生成回路の動作を表す一例のタイミングチャートである。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のクロック生成回路を詳細に説明する。

図１は、本発明のクロック生成回路の構成を表す第１の実施形態の回路図である。同図に示すクロック生成回路１０は、機能モジュール（Ａ、Ｂ）１４，１６、および、各機能モジュール１４，１６と通信を行ってその動作を制御する制御回路１２を搭載する半導体チップにおいて、制御回路１２および各機能モジュール１４，１６のそれぞれに供給する遅延クロックを生成するものであり、可変分周回路１８と、クロック同期回路２０，２２，２４とを備えている。

可変分周回路１８は、分周比設定信号に応じて、ソースクロックをＮ分周（Ｎは、分周比設定信号により決定される２以上の整数）して、分周比設定信号に応じた分周比、つまり、ソースクロックの周波数の１／Ｎの周波数を持つ可変分周クロックを生成するものである。
分周比設定信号およびソースクロックは、例えば、半導体チップの外部から、もしくは、半導体チップに搭載された他の機能モジュールから入力される。

続いて、クロック同期回路２０は、ソースクロックに同期して、可変分周クロックをあらかじめ設定された最大クロック数だけ遅延した遅延クロックＣを生成し、生成した遅延クロックＣを、遅延クロックＣに同期して動作する制御回路１２に供給するものである。

クロック同期回路２２，２４がない場合、各機能モジュール１４，１６には、配線距離に応じて各々遅延した可変分周クロックが供給される。
最大クロック数は、制御回路１２と各機能モジュール１４，１６とを可変分周クロックに同期して動作させるために、クロック同期回路２２，２４がない場合に、可変分周回路１８から各機能モジュール１４，１６に接続される可変分周クロックのそれぞれの配線距離に応じて、各機能モジュール１４，１６に接続される可変分周クロックのそれぞれについて算出された、ソースクロックに同期して可変分周クロックを遅延させるクロック数のうち、最も大きいクロック数以上のクロック数である。

なお、最大クロック数を、各機能モジュール１４，１６に接続される可変分周クロックのそれぞれについて遅延させるクロック数のうちの最も大きいクロック数とすることにより、クロック同期回路２０，２２，２４の回路規模を必要最低限にすることができる。

クロック同期回路２０は、最大クロック数が４クロックの場合のものであり、これに応じて、直列に接続された４段のFF（遅延回路）２６，２８，３０，３２を備えている。FF２６，２８，３０，３２のクロック入力端子にはソースクロックが入力され、初段のFF２６のデータ入力端子には可変分周クロックが入力されている。FF２６，２８，３０，３２のデータ出力端子からは、それぞれ、再生成クロック１〜３および遅延クロックＣが出力されている。
可変分周クロックは、ソースクロックの立ち上がりに同期して、４段のFF２６，２８，３０，３２により１クロックずつ遅延される。その結果、クロック同期回路２０からは、可変分周クロックが、ソースクロックの４クロックだけ遅延された遅延クロックＣが出力される。

同様に、クロック同期回路２２は、ソースクロックに同期して、可変分周クロックを最大クロック数だけ遅延した遅延クロックＡを生成し、生成した遅延クロックＡを、遅延クロックＡに同期して動作する機能モジュール１４に供給するものである。
クロック同期回路２４は、ソースクロックに同期して、可変分周クロックを最大クロック数だけ遅延した遅延クロックＢを生成し、生成した遅延クロックＢを、遅延クロックＢに同期して動作する機能モジュール１６に供給するものである。

クロック同期回路２２，２４は、クロック同期回路２０と同じ構成のものであり、４段のFF２６，２８，３０，３２のうち、前半２段のFF２６，２８は機能モジュール１４，１６の外部に設けられ、後半２段のFF３０，３２は機能モジュール１４，１６の内部に設けられている。そして、遅延クロックＡ、Ｂは、それぞれ、遅延クロックＡ、Ｂに同期して動作する機能モジュール１４，１６の内部回路に供給されている。このように、クロック同期回路２２，２４を構成する各々の遅延回路は、各々の機能モジュール１４，１６の外部だけでなく、その内部に設けられていてもよい。

次に、図２および図３に示すフローチャートを参照して、最大クロック数の求め方および図１に示すクロック生成回路１０の動作を説明する。

最大クロック数を求める場合、まず、可変分周回路１８により、分周比設定信号に応じて、ソースクロックを分周した可変分周クロックを生成する（図２のステップS1）。
前述のように、各クロック同期回路２２，２４がない場合、各機能モジュール１４，１６には、可変分周回路１８から、配線距離に応じて各々遅延した可変分周クロックが供給される。

続いて、制御回路１２と各機能モジュール１４，１６のそれぞれとを可変分周クロックに同期して動作させるために、各機能モジュール１４，１６に接続される可変分周クロックのそれぞれの配線距離に応じて、ソースクロックに同期して可変分周クロックを遅延させるクロック数を各機能モジュール１４，１６に接続される可変分周クロックのそれぞれについて算出する（図２のステップS2）。

そして、算出したクロック数のうち、最も大きいクロック数以上のクロック数である最大クロック数を求める（図２のステップS3）。
図７に示す従来のクロック生成回路５６のように、各機能モジュール１４，１６に接続される可変分周クロックを遅延させるクロック数が４クロックおよび２クロックの場合、例えば、最大クロック数を４クロックとする。この場合、図１に示すように、各クロック同期回路２０，２２，２４を構成するFFの段数は４段となる。

クロック生成回路１０では、可変分周回路１８により、分周比設定信号に応じて、ソースクロックが分周されて、分周比設定信号に応じた分周比の可変分周クロックが生成される（図３のステップS4）。

続いて、クロック同期回路２０により、ソースクロックの立ち上がりに同期して、可変分周クロックがソースクロックの４クロックだけ遅延された遅延クロックＣが生成され、制御回路１２に供給される（図３のステップS5）。

同様に、クロック同期回路２２により、ソースクロックの立ち上がりに同期して、可変分周クロックが４クロックだけ遅延された遅延クロックＡが生成され、機能モジュール１４に供給される。また、クロック同期回路２４により、ソースクロックの立ち上がりに同期して、可変分周クロックが４クロックだけ遅延された遅延クロックＢが生成され、機能モジュール１６に供給される（図３のステップS6）。

図４は、可変分周クロックが２分周クロックの場合の図１に示すクロック生成回路の動作を表す一例のタイミングチャートである。
可変分周クロックが２分周クロックの場合、このタイミングチャートに示すように、可変分周クロックおよび再生成クロック１〜３は、図８に示す分周クロックおよび再生成クロック１〜３と同様に動作する。また、遅延クロックＡ、Ｂ、Ｃは、ソースクロックの立ち上がりに同期してレベルが変化し、それぞれ、分周クロックからソースクロックの４クロックずつ遅延される。

従って、遅延クロックＡ、Ｂ、Ｃは同期して、その位相も揃うため、制御回路１２は、各機能モジュール１４，１６と正しく通信を行ってその動作を制御することができる。

図５は、可変分周クロックが５分周クロックの場合の図１に示すクロック生成回路の動作を表す一例のタイミングチャートである。
可変分周クロックが５分周クロックの場合、このタイミングチャートに示すように、可変分周クロックおよび再生成クロック１〜３は、図９に示す分周クロックおよび再生成クロック１〜３と同様に動作する。また、遅延クロックＡ、Ｂ、Ｃは、ソースクロックの立ち上がりに同期してレベルが変化し、それぞれ、分周クロックからソースクロックの４クロックずつ遅延される。

従って、遅延クロックＡ、Ｂ、Ｃは同期して、その位相も揃うため、制御回路１２は、各機能モジュール１４，１６と正しく通信を行ってその動作を制御することができる。

クロック生成回路１０では、可変分周クロックをソースクロックの４クロックだけ遅延した遅延クロックＡ、Ｂ、Ｃが生成される。そのため、可変分周クロックの分周比にかかわらず、遅延クロックＡ、Ｂ、Ｃは常に同期され、その位相が揃う。従って、可変分周クロックの分周比が変わった場合であっても、遅延クロックＡ、Ｂ、Ｃは常に同期し、位相が揃うため、制御回路１２は、各機能モジュール１４，１６と常に正しく通信を行ってその動作を制御することができる。

なお、図４および図５に示す遅延クロックＡ、Ｂ、Ｃは、ソースクロックの立ち上がりから所定の時間だけずれている。この所定の時間は、図１に示すクロック同期回路２０，２２，２４の最終段のFF３２から出力される遅延クロックＡ、Ｂ、Ｃが、それぞれ対応する、機能モジュール１４，１６および制御回路１２の内部回路に供給されるまでの配線により遅延される時間を表したものである。

次に、図６は、本発明のクロック生成回路の構成を表す第２の実施形態の回路図である。同図に示すクロック生成回路３４は、可変分周回路１８と、クロック同期回路３６，３８とを備えている。

可変分周回路１８は、図１に示すものと同じものである。

クロック同期回路３６，３８は、それぞれ、ソースクロックに同期して、可変分周クロックを分周比設定信号により設定されたクロック数だけ遅延した遅延クロックＡ、Ｂを生成し、生成した遅延クロックＡ、Ｂを、それぞれ、遅延クロックＡ、Ｂに同期して動作する機能モジュール１４，１６の内部回路に供給するものである。

クロック同期回路３６は、直接に接続された５段のFF４０，４２，４４，４６，４８と、マルチプレクサ５０と、直列に接続された２段のFF５２，５４とを備えている。FF４０，４２，４４，４６，４８，５２，５４のクロック入力端子にはソースクロックが入力され、初段のFF４０のデータ入力端子には可変分周クロックが入力されている。FF４２，４４，４６，４８のデータ出力端子からは、それぞれ、再生成クロック１〜４が出力され、マルチプレクサ５０に入力されている。FF５２のデータ入力端子にはマルチプレクサ５０の出力信号が入力され、最終段のFF５４のデータ出力端子からは、遅延クロックＡが出力されている。
可変分周クロックは、ソースクロックの立ち上がりに同期して、５段のFF４０，４２，４４，４６，４８により１クロックずつ遅延される。マルチプレクサ５０からは、図示していない分周比設定信号に応じて、再生成クロック１〜４のうちの１つの再生成クロックが出力される。マルチプレクサ５０の出力信号は、さらに、ソースクロックの立ち上がりに同期して、２段のFF５２，５４により１クロックずつ遅延される。その結果、クロック同期回路３６からは、可変分周クロックが、分周比設定信号により設定されたクロック数だけ遅延された遅延クロックＡが出力される。

クロック同期回路３８は、クロック同期回路３６において、直列に接続された２段のFF５２，５４が１段のFF５４のみになっていること以外、クロック同期回路３６と同じ構成のものであり、クロック同期回路３６と同様に動作する。

同様に、クロック同期回路３６，３８を構成する各々の遅延回路およびマルチプレクサは、各機能モジュール１４，１６の外部だけでなく、その内部に設けられていてもよい。

次に、図６に示すクロック生成回路３４の動作を説明する。

クロック生成回路３４では、可変分周回路１８により、分周比設定信号に応じて、ソースクロックが分周されて、分周比設定信号に応じた分周比の可変分周クロックが生成される。

続いて、クロック同期回路３６により、ソースクロックの立ち上がりに同期して、可変分周クロックが分周比設定信号により設定されたクロック数だけされた遅延クロックＡが生成され、機能モジュール１４に供給される。また、クロック同期回路３８により、ソースクロックの立ち上がりに同期して、可変分周クロックが分周比設定信号により設定されたクロック数だけされた遅延クロックＢが生成され、機能モジュール１６に供給される。

クロック生成回路３４では、分周比設定信号により設定されたクロック数だけ遅延された遅延クロックＡ、Ｂが生成される。そのため、クロック生成回路１０の場合と同様の効果を得ることができる。

なお、クロック生成回路３４では、可変分周回路１８により分周可能な可変分周クロックの分周比が多くなるに従って、クロック同期回路３６，３８を構成するFFの段数やマルチプレクサのサイズが大きくなるため、冗長な回路が増大する。従って、クロック生成回路１０，３４は同様の機能を実現するものであるが、クロック生成回路１０の方が、クロック生成回路３４よりも回路構成が簡単で、同様の機能を実現するための回路規模を削減することができるというメリットがある。

なお、可変分周回路、クロック同期回路、遅延回路の具体的な回路構成は何ら限定されず、同様の機能を実現する各種構成の回路を採用することができる。また、機能モジュールの個数は２つに限らず、１以上何個であってもよい。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０，３４，５６ クロック生成回路
１２ 制御回路
１４，１６ 機能モジュール
１８ 可変分周回路
２０，２２，２４，３６，３８，６０，６２ クロック同期回路
２６，２８，３０，３２，４０，４２，４４，４６，４８，５２，５４，６４，６６，６８，７０，７２，７４ FF（遅延回路）
５０ マルチプレクサ
５８ 分周回路

Claims (2)

1. １以上の機能モジュール、および、前記１以上の機能モジュールの動作を制御する制御回路を搭載する半導体チップにおいて、前記制御回路および前記１以上の機能モジュールのそれぞれに供給する遅延クロックを生成するクロック生成方法であって、
   分周比設定信号に応じて、ソースクロックを分周した可変分周クロックを生成するステップと、
   前記制御回路と前記１以上の機能モジュールのそれぞれとを前記可変分周クロックに同期して動作させるために、前記可変分周クロックを遅延するクロック同期回路がない場合に、前記可変分周クロックを生成する可変分周回路から前記１以上の機能モジュールに接続される前記可変分周クロックのそれぞれの配線距離に応じて、前記ソースクロックに同期して前記可変分周クロックを遅延させるクロック数を前記１以上の機能モジュールに接続される可変分周クロックのそれぞれについて算出するステップと、
   前記算出したクロック数のうち、最も大きいクロック数以上のクロック数である最大クロック数を求めるステップと、
   前記ソースクロックに同期して、前記可変分周クロックを前記最大クロック数だけ遅延した第１の遅延クロックを生成し、前記第１の遅延クロックを、前記第１の遅延クロックに同期して動作する前記制御回路に供給するステップと、
   前記ソースクロックに同期して、前記可変分周クロックをそれぞれ前記最大クロック数だけ遅延した１以上の第２の遅延クロックを生成し、前記１以上の第２の遅延クロックのそれぞれを、前記１以上の第２の遅延クロックのそれぞれに同期して動作する前記１以上の機能モジュールのそれぞれに供給するステップとを含むことを特徴とするクロック生成方法。
2. １以上の機能モジュール、および、前記１以上の機能モジュールの動作を制御する制御回路を搭載する半導体チップにおいて、前記制御回路および前記１以上の機能モジュールのそれぞれに供給する遅延クロックを生成するクロック生成回路であって、
   分周比設定信号に応じて、ソースクロックを分周した可変分周クロックを生成する可変分周回路と、
   前記ソースクロックに同期して、前記可変分周クロックをあらかじめ設定された最大クロック数だけ遅延した第１の遅延クロックを生成し、前記第１の遅延クロックを、前記第１の遅延クロックに同期して動作する前記制御回路に供給する第１のクロック同期回路と、
   前記ソースクロックに同期して、前記可変分周クロックをそれぞれ前記最大クロック数だけ遅延した１以上の第２の遅延クロックを生成し、前記１以上の第２の遅延クロックのそれぞれを、前記１以上の第２の遅延クロックのそれぞれに同期して動作する前記１以上の機能モジュールのそれぞれに供給する１以上の第２のクロック同期回路とを備え、
   前記最大クロック数は、前記制御回路と前記１以上の機能モジュールのそれぞれとを前記可変分周クロックに同期して動作させるために、前記第１のクロック同期回路および前記１以上の第２のクロック同期回路がない場合に、前記可変分周回路から前記１以上の機能モジュールに接続される前記可変分周クロックのそれぞれの配線距離に応じて、前記１以上の機能モジュールに接続される可変分周クロックのそれぞれについて算出された、前記ソースクロックに同期して前記可変分周クロックを遅延させるクロック数のうち、最も大きいクロック数以上のクロック数であることを特徴とするクロック生成回路。

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