KR101630628B1 - 복수 ｆｐｇａ 사이의 동기 유지 장치 - Google Patents

Abstract

본 발명은 2개 이상의 FPGA가 상호 유기적으로 결합하여 동작하는 장치에서 FPGA 사이의 동기를 간단하면서도 정확하게 유지할 수 있도록 한 복수 FPGA 사이의 동기 유지 장치에 관한 것이다.
본 발명의 복수 FPGA 사이의 동기 유지 장치는 복수 FPGA 사이의 동기 유지를 위해 각 FPGA 내부에 구비되되, 자체적으로 내부 트리거 신호를 생성하는 트리거 신호 생성기; 상기 트리거 신호 생성기에 의해 생성된 상기 내부 트리거 신호 또는 외부로부터 입력된 트리거 신호 중 1개를 선택하는 트리거용 멀티플렉서; 각각이 1 클록 사이클 만큼씩 트리거 신호를 지연시키는 복수 단의 플립플롭으로 이루어진 지연신호 생성기 및 상기 지연신호 생성기의 각 플립플롭의 출력 신호 중에서 1개를 선택하여 출력하는 동기용 멀티플렉서를 포함하여 이루어진다.
전술한 구성에서, 상기 외부 트리거 신호의 메타 스테이블을 방지하기 위한 플립플롭이 상기 트리거용 멀티플렉서 전단에 구비된다.
상기 플립플롭은 D-플립플롭인 것을 특징으로 한다.
상기 트리거용 멀티플렉서 및 상기 동기용 멀티플렉서의 출력을 제어하고, 상기 트리거 신호 생성기에서 출력되는 상기 내부 트리거 신호의 펄스 폭이나 주기를 제어하는 제어 수단을 더 구비한 것을 특징으로 한다.

Description

복수 ＦＰＧＡ 사이의 동기 유지 장치{synchronizing apparatus between FPGAs}

본 발명은 복수 FPGA 사이의 동기 유지 장치에 관한 것으로, 특히 2개 이상의 FPGA가 상호 유기적으로 결합하여 동작하는 장치에서 FPGA 사이의 동기를 간단하면서도 정확하게 유지할 수 있도록 한 복수 FPGA 사이의 동기 유지 장치에 관한 것이다.

잘 알려진 바와 같이, FPGA(Field Programmable Gate Array)는 프로그램이 가능한 논리 요소와 내부선이 포함된 반도체 소자로서, 사용자는 이러한 FPGA 칩을 보드에 실장한 상태에서 프로그래밍하여 원하는 장치를 구현할 수 있다. FPGA는 AND, NAND, OR 및 NOR 게이트와 같은 단순한 게이트 대신에 LUT(Look-Up Table)을 이용하여 조합 로직(combinational logic)을 구성하는데, 이러한 LUT의 끝에는 플립플롭이 연결되어 있어서 시퀀셜 로직(sequential logic)을 구현할 수 있도록 되어 있다.

FPGA에는 전술한 LUT 이외에도 연산을 위한 덧셈기/곱셈기(Adder/Multiplier), FPGA 내부에 다양한 형태의 클록을 공급하기 위한 PLL(Phase Locked Loop) 블록, PCI-Express 또는 SATA와 같은 고속 직렬 I/O, 복잡한 연산 등을 처리하기 위한 CPU, SRAM이나 DRAM 등의 메모리 및 Ethernet MAC 등이 더 포함될 수 있다. 이러한 FPGA는 DSP(Digital Signal Processor), 주문형 반도체(ASIC)의 초기 버전, 컴퓨터 하드웨어 에뮬레이터, 베이스밴드 에뮬레이터 또는 CRAN(Centralized/Cloud Radio Access Network)의 디지털신호 처리부(DU: Digital Unit)나 무선신호 처리부(RU: Radio Unit) 등과 같은 다양한 분야에서 응용되고 있다.

한편, FPGA를 사용하여 대용량의 로직을 필요로 하는 장치, 예를 들어 CRAN의 DU 또는 RU를 구현할 때 1개의 FPGA만으로 부족한 경우가 발생할 수 있는데, 이 경우에는 복수의 FPGA를 사용하여 장치를 구성하게 된다. 이와 같이 2개 이상의 FPGA를 사용하여 원하는 장치를 구성할 때 모든 FPGA 사이의 동기가 정확히 유지되어야만 장치가 유기적이면서도 원활하게 동작하게 된다.

2개 이상의 FPGA를 구비한 장치에서 FPGA 사이의 동기를 유지하기 위한 종래 기술로, 장치와는 별개의 트리거 신호 발생기를 장치 외부에 구비시킨 상태에서 이러한 트리거 신호 발생기에 의해 모든 FPGA에 동시에 트리거 신호를 공급하고 각 FPGA에서 독립적으로 동기를 맞추는 방법이 있을 수 있다. 그러나 이 방식의 경우에는 트리거 신호 발생기를 별도로 구비시킴에 따라 비용이 상승할 뿐만 아니라 장치의 사이즈가 커진다는 문제점이 있었다.

이와는 달리 데이터 라인에 동기 정보를 헤더 형태로 실어 보내는 방법이 있을 수 있는데, 이 경우에는 헤더의 추가로 인하여 데이터 전송 스루풋(thoughput)이 저하되는 문제점이 있었다.

- 선행기술1: 10-2002-0020559호 공개특허공보(발명의 명칭: 동기식 광전송 시스템의 프레임 위상정렬 장치) - 선행기술2: 10-2006-0034245호 공개특허공보(발명의 명칭: 네트워크 데이터의 포착을 트리거하기 위한 장치 간의 신호전파) - 선행기술3: 10-2006-0042969호 공개특허공보(발명의 명칭: ＦＰＧＡ 다운 로딩 직렬데이터의 체크섬 계산장치)

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 2개 이상의 FPGA가 상호 유기적으로 결합하여 동작하는 장치에서 FPGA 사이의 동기를 간단하면서도 정확하게 유지할 수 있도록 한 복수 FPGA 사이의 동기 유지 장치를 제공함을 목적으로 한다.

전술한 목적을 달성하기 위한 본 발명의 복수 FPGA 사이의 동기 유지 장치는 복수 FPGA 사이의 동기 유지를 위해 각 FPGA 내부에 구비되되, 자체적으로 내부 트리거 신호를 생성하는 트리거 신호 생성기; 상기 트리거 신호 생성기에 의해 생성된 상기 내부 트리거 신호 또는 외부로부터 입력된 트리거 신호 중 1개를 선택하는 트리거용 멀티플렉서; 각각이 1 클록 사이클 만큼씩 트리거 신호를 지연시키는 복수 단의 플립플롭으로 이루어진 지연신호 생성기 및 상기 지연신호 생성기의 각 플립플롭의 출력 신호 중에서 1개를 선택하여 출력하는 동기용 멀티플렉서를 포함하여 이루어진다.

전술한 구성에서, 상기 외부 트리거 신호의 메타 스테이블을 방지하기 위한 플립플롭이 상기 트리거용 멀티플렉서 전단에 구비된다.

상기 플립플롭은 D-플립플롭인 것을 특징으로 한다.

상기 트리거용 멀티플렉서 및 상기 동기용 멀티플렉서의 출력을 제어하고, 상기 트리거 신호 생성기에서 출력되는 상기 내부 트리거 신호의 펄스 폭이나 주기를 제어하는 제어 수단을 더 구비한 것을 특징으로 한다.

본 발명의 복수 FPGA 사이의 동기 유지 장치에 따르면, 외부 트리거 신호 생성기를 필수적으로 구비하지 않고도 스타, 링 또는 메시 등 다양한 토폴로지 형태로 연결된 복수 FPGA 사이의 동기를 간단하면서도 신속하게 유지시킬 수가 있다.

도 1은 본 발명의 복수 FPGA 사이의 동기 유지 장치의 내부 구성도.
도 2는 본 발명의 복수 FPGA 사이의 동기 유지 장치의 연결 상태도.
도 3은 본 발명의 복수 FPGA 사이의 동기 유지 장치의 각 부의 동작 타이밍 차트.

이하에는 첨부한 도면을 참고하여 본 발명의 복수 FPGA 사이의 동기 유지 장치의 바람직한 실시예에 대해 상세하게 설명한다.

도 1은 본 발명의 복수 FPGA 사이의 동기 유지 장치의 내부 구성도인바, 편의상 2개의 FPGA를 예로 들어 설명을 진행한다. 도 1에 도시한 바와 같이, 본 발명의 복수 FPGA 사이의 동기 유지 장치(110)는 FPGA(100) 마다 구비되는데, 복수의 외부 입력 트리거 신호(trig_0_in),(trig_1_in) 및 내부 생성 트리거 신호(trig_g) 중 1개를 선택하는 트리거용 멀티플렉서(114), 각각이 1 클록 사이클 만큼씩 트리거 신호를 지연시키는 복수 단의 플립플롭(115a)으로 이루어진 지연신호 생성기(115) 및 지연신호 생성기(115)의 각 플립플롭(115a)의 출력 신호 중에서 1개를 선택하여 동기 신호(SYNC)로 출력하는 동기용 멀티플렉서(116)를 포함하여 이루어질 수 있다.

전술한 구성에서, 외부 입력 트리거 신호(trig_0_in),(trig_1_in)는 외부의 트리거 신호 발생기(미도시)가 존재하는 경우에 이러한 트리거 신호 발생기에서 공급되는 트리거 신호이거나 다른 FPGA로부터 공급되는 트리거 신호일 수 있다. 이러한 외부 입력 트리거 신호(trig_0_in),(trig_1_in)는 서로 다른 주기를 갖는, 복수의 트리거 신호일 수 있다.

한편, 기존에 외부 트리거 신호 발생기가 없는 경우를 대비하여 본 발명의 동기 유지 장치(110)는 FPGA(100) 내부에 트리거 신호를 자체적으로 생성하는 트리거 신호 생성기(113)를 더 구비할 수 있는데, 이러한 트리거 신호 생성기(113)에 의해 생성되는 내부 생성 트리거 신호(trig_g)의 펄스 폭과 주기는, 예를 들어 즉 외부의 제어용 PC(미도시) 등을 통해 임의로 설정될 수 있을 것이다.

도면에서 미설명 부호 111 및 112는 각각 외부 입력 트리거 신호(trig_0_in),(trig_1_in)의 수신시, 공지의 타이밍 규정에 따른 세트업 시간과 홀드 시간의 미준수에 의해 발생될 수 있는 오동작 상태인 메타 스테이블(meta-stable)을 방지하기 위해 삽입되는 플립플롭인바, 본 실시예에서는 각각의 외부 입력 트리거 신호(trig_0_in),(trig_1_in)에 대해 2단의 플립플롭, 예를 들어 D-플립플롭이 구비되어 있다.

다음으로 지연신호 생성기(11) 역시 다단의 플립플롭(115a), 예를 들어 D-플립플롭으로 구성될 수 있는데, 각각의 플립플롭(115a)은 전단의 플립플롭의 출력을 1 클록 사이클만큼 지연시켜서 출력하며, 동기용 멀티플렉서(116)는 각각의 플립플롭(115a)의 출력 신호 중에서 원하는 것을 선택하여 동기 신호(SNC)로 사용할 수가 있다.

한편, 트리거용 멀티플렉서(114)나 동기용 멀티플렉서(116)의 출력은 외부의 제어용 PC 등으로부터 출력된 제어 신호(control)에 의해 선택될 수 있다.

도 2는 본 발명의 동기 유지 장치를 구비한 복수 FPGA의 연결 상태도인바, 2개의 FPGA(100),(200)가 유기적으로 결합하여 하나의 장치를 구성한 예를 도시하고 있다. 도 2에 도시한 바와 같이, 마스터로 기능하는 전단의 FPGA(100)의 동기 유지 장치(110)은 외부의 제어 신호(control)에 의해 복수의 외부 입력 트리거 신호(trig_0_in),(trig_1_in) 및 내부 생성 트리거 신호(trig_g) 중 1개를 트리거 신호로 선택할 수 있다.

그리고 이렇게 선택된 트리거 신호는 트리거 출력 단자(trig_2_out)를 통해 출력되는데, 슬레이브로 기능하는 후단의 FPGA(200)는 마스터 FPGA(100)에서 출력된 트리거 신호(trig_2_out)를 외부 입력 트리거 신호(trig_0_in)로 사용하여 내장된 서브 모듈들에 대한 동기 신호(SNC)를 생성할 수가 있다.

도 3은 본 발명의 복수 FPGA 사이의 동기 유지 장치의 각 부의 동작 타이밍 차트인바, 도 2와 같이 2개의 FPGA(100),(200)가 연결된 경우의 타이밍 차트를 보이고 있다. 전술한 바와 같이, 마스터 FPGA(100)는 트리거용 멀티플렉서(114)에 의해 2개의 외부 입력 트리거 신호(trig_0_in),(trig_1_in) 및 내부 생성 트리거 신호(trig_g) 중에서 1개를 트리거 신호로 선택할 수 있는바, 도 3에서는 제1 외부 입력 트리거 신호(trig_0_in)가 선택(도 3의 (a) 파형 참조)된 것으로 하여 설명을 진행한다.

여기에서, 제1 외부 입력 트리거 신호(trig_0_in)는 메타 스테이블을 방지하기 위해 2단의 플립플롭(111)을 경유하기 때문에 2 클록 사이클만큼 지연되고 또한 트리거용 멀티플렉서(114)를 경유하는 동안 1 클록 사이클만큼 지연되기 때문에 제1 외부 입력 트리거 신호에 비해 총 3 클록 사이클만큼 지연(도 3의 (b) 파형 참조)된 신호가 된다. 그리고 이 신호는 슬레이브 FPGA(200)의 외부 입력 트리거 신호(trig_0_in)로의 사용을 위해 마스터 FPGA(100)의 트리거 출력 단자(trig_2_out)를 통해 바이패스(도 3의 (c) 파형 참조)된다.

한편 트리거용 멀티플렉서(114)의 출력 신호를 기준으로 총 7 클록 사이클만큼 지연된 신호가 마스터 FPGA(100) 내부의 동기 신호(SYNC)로 선택된 것으로 가정한다. 즉 외부의 제어용 PC의 제어에 따라 동기용 멀티플렉서(116)가 신호지연 생성기(115)의 복수 단의 플립플롭 중에서 6번째 플립플롭의 출력 신호를 선택(동기용 멀티플렉서(116)에서 1 클록만큼 추가 지연)하여 출력(도 3의 (d) 파형 참조)하는 것으로 가정한다.

이 경우에, 마스터 FPGA(100)의 트리거용 멀티플렉서(114)의 출력 신호는 슬레이브 FPGA(200)에 제1 외부 입력 트리거 신호로 입력(도 3의 (f) 파형 참조)되는데, 도 3의 파형 (e)에 도시한 바와 같이 마스터 FPGA(100)와 슬레이브 FPGA(200) 사이에 라인 딜레이가 존재하기 때문에 마스터 FPGA(100)의 출력 트리거 신호(trig_2_out)에 대해 1 클록 사이클만큼 지연된 신호가 된다.

한편, 슬레이브 FPGA(200)에 입력된 제1 외부 입력 트리거 신호(trig_0_in) 역시 메타 스테이블을 방지하기 위해 2단의 플립플롭을 경유하기 때문에 2 클록 사이클만큼 지연되고, 다시 트리거용 멀티플렉서를 경유하는 동안 1 클록 사이클만큼 지연되기 때문에 도 3의 (f) 파형에 비해 총 3 클록 사이클만큼 지연(도 3의 (g) 파형 참조)된 신호가 된다. 결과적으로 마스터 FPGA(100)에서 생성된 동기 신호(SYNC)와 동기가 맞는, 슬레이브 FPGA(200)의 동기 신호(SYNC)는 슬레이브 FPGA(200)의 트리거용 멀티플렉서 출력 신호에 대해 3 클록 사이클만큼 지연된 신호가 되고, 슬레이브 FPGA(200)의 동기용 멀티플렉서에서는 이 신호를 선택하여 출력(도 3의 (h) 파형 참조)함으로써 마스터 FPGA(100)와 슬레이브 FPGA(200) 사이의 동기를 정확하게 유지시킬 수 있게 된다.

이상, 첨부한 도면을 참조하여 본 발명의 복수 FPGA 사이의 동기 유지 장치의 바람직한 실시예에 대하여 상세히 설명하였으나 이는 예시에 불과한 것이며, 본 발명의 기술적 사상의 범주 내에서 다양한 변형과 변경이 가능할 것이다. 따라서, 본 발명의 권리범위는 이하의 특허청구범위의 기재에 의하여 정해져야 할 것이다.

예를 들어, 메타 스테이블 방지용 플립플롭은 1단 또는 3단으로 구성될 수도 있을 것이다.

100, 200: FPGA, 110: 동기 유지 장치,
111, 112: 플립플롭, 113: 트리거 신호 생성기,
114: 트리거용 멀티플렉서, 115: 지연신호 생성기,
116: 동기용 멀티플렉서

Claims (4)

1. 복수 FPGA 사이의 동기 유지를 위해 각 FPGA 내부에 구비되되,
   자체적으로 내부 트리거 신호를 생성하는 트리거 신호 생성기;
   상기 트리거 신호 생성기에 의해 생성된 상기 내부 트리거 신호 및 외부로부터 입력된 트리거 신호 중 1개를 선택하는 트리거용 멀티플렉서;
   직렬 연결된 복수 단의 플립플롭으로 이루어지고, 각각의 상기 플립플롭이 상기 트리거용 멀티플렉서에서 출력된 트리거 신호를 1 클록 사이클 만큼씩 지연시키는 지연신호 생성기 및
   상기 지연신호 생성기의 각 플립플롭의 출력 신호 중에서 1개를 선택하여 출력하는 동기용 멀티플렉서를 포함하여 이루어진 복수 FPGA 사이의 동기 유지 장치.
2. 제 1 항에 있어서,
   상기 외부 트리거 신호의 메타 스테이블을 방지하기 위한 플립플롭이 상기 트리거용 멀티플렉서 전단에 구비된 것을 특징으로 하는 복수 FPGA 사이의 동기 유지 장치.
3. 제 1 항 또는 제 2 항에 있어서,
   상기 플립플롭은 D-플립플롭인 것을 특징으로 하는 복수 FPGA 사이의 동기 유지 장치.
4. 제 3 항에 있어서,
   상기 트리거용 멀티플렉서 및 상기 동기용 멀티플렉서의 출력을 제어하고, 상기 트리거 신호 생성기에서 출력되는 상기 내부 트리거 신호의 펄스 폭이나 주기를 제어하는 제어 수단을 더 구비한 것을 특징으로 하는 복수 FPGA 사이의 동기 유지 장치.

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