JP2001148690A - クロック発生装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡素な構成で一定の位相差内で同期がとれた
スペクトラム拡散クロックを得られるようにし、電磁ノ
イズを低減できるようにする。 【解決手段】 クロック生成部１と、選択処理部３と、
ディザリング制御部２とを設ける。クロック生成部１に
おいて、所望の周波数で位相が一定分だけ互いにずれた
ｍ相のクロック信号を生成し、クロック生成部１におい
て生成したクロック信号を選択処理部３に供給する。選
択処理部３にディザリング制御部２から制御信号を供給
し、選択処理部３において、ディザリング制御部２から
の制御信号に応じてｍ相のクロック信号の内の一つを順
次選択することにより供給先である通信系が許容する精
度の範囲内で位相を所定の関係で前後に変動させ、スペ
クトラム上のピークを分散させた第２のクロック信号を
選択処理部３から得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば、ＩＥＥ
Ｅ１３９４シリアルインターフェース方式等による通信
機能を有した電子機器に用いて好適なクロック発生装置
に関する。

【０００２】

【従来の技術】現在、マルチメディア化に対応してパー
ソナルコンピュータと各民生機器間をつなぐ次世代の周
辺装置インターフェースとしてＩＥＥＥ１３９４と称さ
れるシリアルインターフェース方式が提案されており、
このインターフェース方式を用いてＶＴＲ、ビデオカメ
ラ、プリンタ、楽器、家庭内ＬＡＮ等のシステムへの応
用が進められている。

【０００３】また、民生機器等においては、電磁ノイズ
の問題が各安全基準により規制されている。このため、
高速化が図られたディジタル機器においては、電磁ノイ
ズを低減する一つの方法としてスペクトラム拡散クロッ
クを用いる。具体的には、特定の周波数にスペクトラム
のピークが発生しないように意識的にノイズを加えてジ
ッターを発生させたり、また、回路の動作に影響しない
程度、例えば、数ＫHzから数１００ＫHzで緩やかに周波
数を変動させている。

【０００４】

【発明が解決しようとする課題】しかしながら、ＩＥＥ
Ｅ１３９４等を用いたシリアル通信では、実際にケーブ
ル上でのシリアル通信を扱う物理レイヤのＬＳＩチップ
において、通信を保証するため周波数精度として、通常
５０ppmwから１００ppm 程度が要求されており、クロッ
ク周波数を緩やかに変動させることはできない。

【０００５】図１２にシリアル通信系の構成の一例を示
す。図１２に示すように物理レイヤのＬＳＩチップ１０
１は、リンクレイヤのＬＳＩチップ１０２と物理媒体と
しての伝送ラインとの間に介在する。そして、ＬＳＩチ
ップ１０１は、リンクレイヤのＬＳＩチップ１０２に対
してパケットデータの送受信をシリアル用のクロックを
分周したものに基づいてパラレルに行う。具体的には、
ＩＥＥＥ１３９４の場合においては、５０ＭHzで最大８
ビットのパラレルデータがＣＭＯＳレベル（３Ｖまたは
５Ｖ）で伝送される。なお、ＬＳＩチップ１０１の伝送
ライン側では、端子１０３を介して４００Ｍbps でシリ
アル通信がなされる。

【０００６】このようにパラレル通信側においては、振
幅が大きく、然も、周波数が高いため、この部分に注目
して電磁ノイズに配慮することが少なからず必要であ
る。つまり、シリアル通信側には、精度の高いクロック
を供給しながら、パラレル通信側では、スペクトラム拡
散したクロックを使用し、かつ、シリアル通信側のクロ
ックに同期したクロックを供給できることが、シリアル
とパラレルの両方の通信を行うチップにおいては、必要
とされる。なお、このような要求に応えるために、従来
のスペクトラム拡散クロックの生成回路を用いることが
考えられるが、この場合には、クロックを通常の数％程
度以上変化させる必要があるため、シリアルとパラレル
の両方の通信を行うチップに使用するには、困難であっ
た。

【０００７】また、ＤＬＬ（Delay-Locked Loop)により
周波数を可変することなく、位相のみを変動させる手法
が提案されているが、この場合においても、アナログ回
路を用いるため、設計が困難であるばかりか、回路面積
の増大やプロセス・ポータビリティの点で問題点を有す
る。

【０００８】従って、この発明の目的は、簡素な構成で
一定の位相差内で同期が取れたスペクトラム拡散クロッ
クを生成することができ、然も、シリアルとパラレルの
両方の通信を行うチップに対して使用することが可能な
クロック発生装置を提供することにある。

【０００９】

【課題を解決するための手段】以上の問題を解決するた
めに、請求項１の発明は、バスで接続された電子機器間
でデータ通信を行う通信システムにおけるクロック発生
装置において、互いに位相差を有するｍ（ｍ：２以上の
自然数）相のクロック信号を生成するクロック生成手段
と、クロック生成手段から供給されるｍ相のクロック信
号の一つを順次選択して第２のクロック信号として出力
する選択手段と、選択手段から得られる第２のクロック
信号のスペクトラムが拡散するように選択手段に制御信
号を供給して制御する制御手段とを備えたことを特徴と
するクロック発生装置である。

【００１０】この発明では、クロック生成手段と、選択
手段と、制御手段とが設けられる。クロック生成手段に
おいて、所望の周波数で位相が一定分だけ互いにずれた
ｍ相のクロック信号が生成され、クロック生成手段にお
いて生成されたｍ相のクロック信号が選択手段に供給さ
れる。選択手段には、制御手段から制御信号が供給され
ており、選択手段において、制御手段からの制御信号に
応じてｍ相のクロック信号の内の一つが順次選択される
ことにより、供給先である通信系が許容する精度の範囲
内で位相が所定の関係で前後に変動し、スペクトラム上
のピークが分散した第２のクロック信号が選択手段から
出力される。

【００１１】

【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照して説明する。図１は、この発明の一実
施形態の全体構成を示す。図１に示すようにこの発明に
よるクロック発生装置は、クロック生成部１と、ディザ
リング制御部２と、選択処理部３とにより構成される。

【００１２】クロック生成部１は、ＰＬＬ回路、水晶発
振器、逓倍／分周回路等を有し、所望の周波数で位相が
一定分だけ互いにずれたｍ相のクロック信号を生成す
る。クロック生成部１において生成されたｍ相のクロッ
ク信号Ｓ１ｍが選択処理部３に供給されると共に、出力
端子５を介して取り出される。出力端子５を取り出され
たｍ相のクロック信号Ｓ１ｍは、例えば、ジッターが極
力少なく、高精度が要求される図示されていないシリア
ル通信系の回路部に供給されて用いられる。

【００１３】図２に（ｍ＝５）とした場合のクロック生
成部１において生成されるクロック信号Ｓ１１〜Ｓ１５
の一例を示す。図２に示すように所望の周波数で位相が
Δｔだけ互いにずれた５相のクロック信号Ｓ１１〜Ｓ１
５がクロック生成部１において生成される。

【００１４】選択処理部３には、ディザリング制御部２
から制御信号ＳＥＬ１が供給される。選択処理部３は、
制御信号ＳＥＬ１に応じてｍ相のクロック信号Ｓ１ｍの
内の一つを順次選択し、パラレル通信系用のクロック信
号Ｓ２として出力する。選択処理部３において選択され
たクロック信号Ｓ２が出力端子４を介して取り出され、
例えば、図示されていないパラレル通信系の回路部に供
給されて用いられる。

【００１５】選択処理部３を制御するディザリング制御
部２は、出力端子４に得られるクロック信号Ｓ２のスペ
クトラムが出来うる限り拡散し、然も、供給先であるパ
ラレル通信系が許容する精度の範囲内で位相が所定の関
係で前後に変動するように選択信号ＳＥＬ１を生成す
る。なお、この発明の一実施形態の説明におけるディザ
リングは、量子化雑音を聴覚的に目立たなくするための
ノイズを加える処理を指すのではなく、意図的に位相を
所定の関係で前後に変動させてジッターを加え、スペク
トラム上のピークを分散させる処理のことを指す。

【００１６】上述した一実施形態の各部の構成について
便宜上（ｍ＝５）としてさらに詳細に説明する。図３
は、上述したクロック生成部１の具体的な構成の一例を
示す。図３において、１０で示されるのが５段構成のリ
ングオシレータである。５段構成のリングオシレータ１
０は、図３に示すように５個の遅延回路１１〜１５と、
５個のバッファ１６〜２０により構成されている。

【００１７】遅延回路１１の反転出力端子と、遅延回路
１２の入力端子とが接続されると共に、遅延回路１１の
出力端子と、遅延回路１２の反転入力端子とが接続され
る。同様に隣接する各回路間の反転出力端子と、入力端
子とが接続されると共に、出力端子と、反転入力端子と
が接続される。つまり、遅延回路１１〜１５のそれぞれ
が直列に環状をなすように接続されている。また、遅延
回路１１の反転出力端子と、遅延回路１２の入力端子と
の接続点にバッファ１６の反転入力端子が接続されると
共に、遅延回路１１の出力端子と、遅延回路１２の反転
入力端子との接続点にバッファ１６の入力端子が接続さ
れる。同様に各回路間の反転出力端子と入力端子との接
続点と、出力端子と反転入力端子との接続点にバッファ
１７〜２０の反転入力端子と入力端子とが接続される。
なお、遅延回路１１〜１５のそれぞれには、電源端子Ｖ
c を介して電源電圧が供給される。

【００１８】図４Ａにバッファ１６〜２０のそれぞれか
ら得られる信号ｃ０〜ｃ４を示す。図４Ａに示すように
バッファ１６〜２０からは、位相が一定分だけ互いにず
れた５相の信号ｃ０〜ｃ４が得られる。例えば、ＩＥＥ
Ｅ１３９４の物理レイヤのＬＳＩチップでは、４００Ｍ
Hzのクロック信号が必要であるため、ＩＥＥＥ１３９４
に適用したものとして説明する。この場合においては、
位相差が２５０psで、互いにずれた５本の４００ＭHzの
信号ｃ０〜ｃ４が５段構成のリングオシレータ１０から
出力される。なお、図１の説明においては、出力端子４
からディザリングされた信号を得、出力端子５からディ
ザリング処理前の信号を得る場合について説明したが、
ＩＥＥＥ１３９４の物理レイヤのＬＳＩチップに適用し
た場合では、出力端子５からは、出力端子４の８倍のク
ロック信号が実際には出力される。このため、出力端子
５からは、例えば、信号ｃ０〜ｃ４の一つが取り出され
る。

【００１９】バッファ１６〜２０から出力される信号ｃ
０〜ｃ４のそれぞれをバッファ１６〜２０に対応して設
けられた１６分周回路２１〜２５に供給し、それぞれ１
６分周することにより図４Ｂに示すように位相差が２５
０psで、互いにずれた５本の５０ＭHzの信号ｄｃ０〜ｄ
ｃ４が生成される。この信号ｄｃ０〜ｄｃ４が上述した
選択処理部３に供給される。

【００２０】図５は、選択処理部３において生成される
クロック信号Ｓ２の一例を示す。前述したように選択処
理部３は、ディザリング制御部１からの選択信号ＳＥＬ
１により制御され、図５に示すように１サイクル毎に上
述した信号ｄｃ０〜ｄｃ４の内の一つを順次選択する。
なお、図５においては、５０ＭHzの周期２０nsを基準と
した２０．２５nsおよび１９．７５nsの二つの周期を交
互に選択して一つのクロック信号Ｓ２を合成する様子を
示しており、選択された波形と、クロック信号Ｓ２との
関係が破線の矢印で示されている。

【００２１】具体的には、期間Ａにおいては、サイクル
毎に位相が２５０psずつ遅れ、期間Ｂでは、逆にサイク
ル毎に位相が２５０psずつ進み、期間Ｃでは、再び期間
Ａと同様に位相が２５０psずつ遅れて行く。このように
選択処理を行うことで、クロック信号Ｓ２の周波数が期
間Ａでは、（１／２０．２５ns＝４９．３８ＭHz）とな
り、期間Ｂでは、（１／１９．７５ns＝５０．６３ＭH
z）となる。また、クロック信号Ｓ２のハイレベルな区
間は、全て２０nsに固定されている。このため、クロッ
ク信号Ｓ２には、５０ＭHzの成分もある程度含まれ、デ
ィザリングされたクロック信号Ｓ２は、基本周波数とし
て、（４９．３８，５０，５０．６３）の３つの成分を
含み、スペクトラムが分散されてピーク値が低く抑えら
れる。

【００２２】なお、上述した期間Ａおよび期間Ｂに相当
する周波数は、５０ＭHzで８サイクル周期で５０／８＝
６．２５ＭHzである。一般的にこの位相を前後させるデ
ィザリング周波数に対してクロック同期に使用されるＰ
ＬＬ回路のバンド幅は狭く、追従しない。つまり、平均
的な位相にＰＬＬ回路においてロックし、サイクル毎の
ディザリングによる位相差は、あくまでもジッターとし
て捉えられ、ＰＬＬ回路を用いて同期をとるチップとの
パラレル通信が支障なくなされる。

【００２３】図６Ａは、ディザリングしない場合の信号
ｄｃ０〜ｄｃ４の内の一つの信号の周波数分布を示す。
なお、図６Ａにおいては、横軸が周波数を示し、縦軸が
スペクトラムの強度を示す。図６Ａに示すように５０Ｍ
Hzの基本周波数と、その奇数倍の周波数にピークを有す
る。一方、図６Ｂにディザリングして合成したクロック
信号Ｓ２の周波数分布を示す。なお、図６Ｂにおいて
も、図６Ａと同様に横軸が周波数を示し、縦軸がスペク
トラムの強度を示す。図６Ｂに示すようにディザリング
して合成したクロック信号Ｓ２は、基本周波数として、
（４９．３８，５０，５０．６３）の３つの成分を含
み、スペクトラムが分散されてピーク値が低く抑えられ
る。このようにこの発明では、意図的に位相を所定の関
係で前後に変動させてジッターを加えることにより、ス
ペクトラム上のピークを分散させる。なお、この時、ジ
ッターそのものは、上述した例の場合で最大でも±５０
０ps程度であり、クロック周期２０nsに対して２．５％
でしかなく、パラレル通信系において動作保証上問題に
ならないレベルである。

【００２４】図７は、上述したディザリング制御部２の
具体的な構成の一例を示す。図７に示すように８個のＤ
型のフリップフロップ３１〜３８と、３個のＯＲ回路４
１，４２，４３とによりディザリング制御部２が構成さ
れている。なお、図７に示すようにシフトレジスタを用
いた構成とせずに、ステートマシン回路を用いることで
も同様に制御信号を生成することが可能である。

【００２５】フリップフロップ３１の出力端子Ｑと、フ
リップフロップ３２の入力端子Ｄとが接続される。同様
に隣接する各フリップフロップ間の出力端子Ｑと、入力
端子Ｄとが接続される。つまり、フリップフロップ３１
〜３８のそれぞれが直列に環状をなすように接続されて
いる。また、フリップフロップ３２の出力端子Ｑとフリ
ップフロップ３３の入力端子Ｄとの接続点にＯＲ回路４
１の一方の入力端子が接続され、フリップフロップ３８
の出力端子Ｑとフリップフロップ３１の入力端子Ｄとの
接続点にＯＲ回路４１の他方の入力端子が接続される。
フリップフロップ３３の出力端子Ｑとフリップフロップ
３４の入力端子Ｄとの接続点にＯＲ回路４２の一方の入
力端子が接続され、フリップフロップ３７の出力端子Ｑ
とフリップフロップ３８の入力端子Ｄとの接続点にＯＲ
回路４２の他方の入力端子が接続される。フリップフロ
ップ３４の出力端子Ｑとフリップフロップ３５の入力端
子Ｄとの接続点にＯＲ回路４３の一方の入力端子が接続
され、フリップフロップ３６の出力端子Ｑとフリップフ
ロップ３７の入力端子Ｄとの接続点にＯＲ回路４３の他
方の入力端子が接続される。

【００２６】なお、フリップフロップ３１のセット入力
端子と、フリップフロップ３２〜３８のリセット入力端
子のそれぞれには、初期化信号ｉｎｉｔが供給され、フ
リップフロップ３１〜３８のクロック入力端子のそれぞ
れには、所定のクロック信号ｃｋが供給される。

【００２７】図８は、所定の初期化信号ｉｎｉｔと、ク
ロック信号ｃｋが供給された際に上述したフリップフロ
ップ３１の出力端子Ｑとフリップフロップ３２の入力端
子Ｄとの接続点から得られる信号ｓ０と、ＯＲ回路４１
〜４３のそれぞれの出力端子から得られる信号ｓ１，ｓ
２，ｓ３と、フリップフロップ３５の出力端子Ｑとフリ
ップフロップ３６の入力端子Ｄとの接続点から得られる
信号ｓ４の一例を示す。

【００２８】図８に示すように初期化信号ｉｎｉｔによ
りフリップフロップ３１がセットされると共に、フリッ
プフロップ３２〜３８のそれぞれがリセットされる。こ
れは、一つのフリップフロップだけをハイレベルに保持
するためである。そして、クロック信号ｃｋの立ち上が
りエッジのタイミングで順次ハイレベルがフリップフロ
ップ間を１個ずつ移動して行き、巡回する。従って、信
号Ｓ０〜Ｓ４としては、図８に示すように１つの信号が
ハイレベルの時に他の４つの信号がローレベルとされ、
ハイレベルがクロック信号ｃｋの１サイクル毎に（信号
ｓ０→ｓ１→ｓ２→ｓ３→ｓ４→ｓ３→ｓ２→ｓ１→ｓ
２・・・・）の順序で各信号間を移動する。この信号Ｓ
０〜Ｓ４が前述した選択処理部３の制御信号ＳＥＬ１と
して用いられる。なお、上述した例の場合は、共通の初
期化信号ｉｎｉｔを用いてＤ型のフリップフロップ３１
〜３８を制御する場合について説明したが、フリップフ
ロップ３１〜３８のそれぞれを別個に制御することによ
り出力を全て０にしてクロック信号の合成動作を停止す
るようにしても良い。

【００２９】図９は、上述した選択処理部３の具体的な
構成の一例を示す。図９に示すようにクロック生成部１
からの信号ｄｃ０〜ｄｃ４に対応して設けられた５個の
スイッチ回路５１〜５５と、バッファ５６とにより選択
処理部３が構成されている。

【００３０】スイッチ回路５１〜５５のそれぞれは、制
御端子を有しており、例えば、制御端子がハイレベルに
制御された時にオンするように構成されている。スイッ
チ回路５１の入力端子に信号ｄｃ０が供給され、制御端
子に信号ｓ０が供給される。スイッチ回路５２の入力端
子に信号ｄｃ１が供給され、制御端子に信号ｓ１が供給
される。スイッチ回路５３の入力端子に信号ｄｃ２が供
給され、制御端子に信号ｓ２が供給される。スイッチ回
路５４の入力端子に信号ｄｃ３が供給され、制御端子に
信号ｓ３が供給される。スイッチ回路５５の入力端子に
信号ｄｃ４が供給され、制御端子に信号ｓ４が供給され
る。スイッチ回路５１〜５５の出力端子のそれぞれが共
通接続され、この共通接続点にバッファ５６の入力端子
が接続される。従って、スイッチ回路５１〜５５のそれ
ぞれは、出力側において、ワイヤードＯＲ接続され、ス
イッチ回路５１〜５５を介した信号が合成される。バッ
ファ５６から前述したクロック信号Ｓ２が取り出され
る。

【００３１】なお、前述したディザリング制御部２にお
いて用いられるクロック信号ｃｋは、図１０に示すよう
にクロック生成部１からの信号ｄｃ０〜ｄｃ４に対して
選択処理部３のセットアップに必要な時間ｔＳＵ以上確
保できるように位相制御されている。このため、クロッ
ク生成部１からの信号ｄｃ０〜ｄｃ４を正しく選択する
ことができる。このクロック信号ｃｋは、信号ｄｃ０〜
ｄｃ４を生成する分周回路中の最適な位相部分を取り出
して用いたり、また、信号ｄｃ０〜ｄｃ４のいずれか一
つをリングオシレータの発信クロックでシフトさせたり
することで容易に生成される。

【００３２】上述した一実施形態の説明においては、便
宜上（ｍ＝５）の場合について説明したが、この発明
は、（ｍ＝５）以外の他の複数の相のクロック信号に対
して容易に適用することができる。

【００３３】また、上述した一実施形態の説明において
は、信号Ｓ０〜Ｓ４として図８に示すように１つの信号
がハイレベルの時に他の４つの信号がローレベルとさ
れ、ハイレベルがクロック信号ｃｋの１サイクル毎に
（信号ｓ０→ｓ１→ｓ２→ｓ３→ｓ４→ｓ３→ｓ２→ｓ
１→ｓ２・・・・）の順序で各信号間を移動する場合に
ついて説明したが、他の周期性を持ち、かつ、供給先の
要求精度の範囲内で位相を前後させるパターンを用いる
ようにしても良い。例えば、（ｍ＝７）とし、位相の進
んでいる信号から遅れている信号に向けてｓ０〜ｓ６と
した場合には、（信号ｓ０→ｓ１→ｓ２→ｓ３→ｓ４→
ｓ５→ｓ６→ｓ５→ｓ４→ｓ３→ｓ２→ｓ１→ｓ２・・
・・）や、（信号ｓ０→ｓ２→ｓ４→ｓ６→ｓ４→ｓ２
→ｓ０→ｓ２→・・・・）等で位相を移動させるように
しても良い。

【００３４】さらに、上述した一実施形態のクロック生
成部１の説明においては、具体例として５段構成のリン
グオシレータを用いる場合について説明したが、他にク
ロック発生回路を設け、その出力信号に対して遅延処理
を施すことによりｍ相のクロック信号を得るようにして
も良い。図１２にクロック生成部１の他の具体例を示
す。なお、この場合には、（ｍ＝７）で７相のクロック
信号を生成する。

【００３５】図１１において５０で示されるのがクロッ
ク生成部１、もしくは、外部に設けられたクロック発生
回路である。クロック発生回路５０の出力端子に６個の
直列接続された遅延素子５１〜５６が接続される。クロ
ック発生回路５０の出力端子から信号ｃ０が得られ、遅
延素子５１の出力端子から信号ｃ１が得られ、遅延素子
５２の出力端子から信号ｃ２が得られ、遅延素子５３の
出力端子から信号ｃ３が得られ、遅延素子５４の出力端
子から信号ｃ４が得られ、遅延素子５５の出力端子から
信号ｃ５が得られ、遅延素子５６の出力端子から信号ｃ
６が得られる。遅延素子５１〜５６のそれぞれは、任意
に遅延量を設定することができ、それぞれ互いに位相が
異なるる７相のクロック信号ｃ０〜ｃ６を得ることがで
きる。なお、この場合には、１００ps或いはそれ以下ま
で位相をシフトさせることができ、また、クロック生成
部１に別に設けられているＰＬＬ回路の電圧制御発振器
の制御電圧を用いたマッチド遅延素子を用いるようにし
ても良い。さらに、クロック発生回路５０の出力信号の
発振周波数よりさらに高い周波数の基準信号を別回路か
ら得、遅延素子５１〜５６の代わりにシフトレジスタを
用いて遅延素子と同様に機能させるようにしても良い。

【００３６】

【発明の効果】この発明では、クロック生成手段と、選
択手段と、制御手段とが設けられ、選択手段からは、供
給先であるパラレル通信系が許容する精度の範囲内で位
相が所定の関係で前後に変動し、スペクトラム上のピー
クが分散した第２のクロック信号が出力される。このた
め、この発明によれば、簡素な構成で一定の位相差内で
同期が取れたスペクトラム拡散クロックを生成すること
ができ、電磁ノイズを低減することができる。また、こ
の発明によれば、第２のクロック信号が選択手段から出
力されると共に、クロック生成手段において生成された
所定の高精度のクロック信号も併せて出力されるため、
シリアルとパラレルの両方の通信を行うチップに対して
使用することが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施形態の全体構成を示すブロッ
ク図である。

【図２】この発明の一実施形態の説明に用いる波形図で
ある。

【図３】この発明の一実施形態におけるクロック生成部
の一例を示すブロック図である。

【図４】この発明の一実施形態におけるクロック生成部
の説明に用いる波形図である。

【図５】この発明の一実施形態における選択処理部の説
明に用いる波形図である。

【図６】この発明の一実施形態における選択処理部の説
明に用いる特性図である。

【図７】この発明の一実施形態におけるディザリング制
御部の一例を示すブロック図である。

【図８】この発明の一実施形態におけるディザリング制
御部の説明に用いる波形図である。

【図９】この発明の一実施形態における選択処理部の一
例を示すブロック図である。

【図１０】この発明の一実施形態におけるディザリング
制御部と選択処理部の説明に用いる波形図である。

【図１１】この発明の一実施形態におけるクロック生成
部の他の例を示すブロック図である。

【図１２】従来のクロック発生装置の説明に用いる概念
図である。

【符号の説明】

１・・・クロック生成部、２・・・ディザリング制御
部、３・・・選択処理部 ４，５・・・出力端子

Claims (7)

【特許請求の範囲】
1. 【請求項１】 バスで接続された電子機器間でデータ通
   信を行う通信システムにおけるクロック発生装置におい
   て、 互いに位相差を有するｍ相のクロック信号を生成するク
   ロック生成手段と、 上記クロック生成手段から供給される上記ｍ相のクロッ
   ク信号の一つを順次選択して第２のクロック信号として
   出力する選択手段と、 上記選択手段から得られる上記第２のクロック信号のス
   ペクトラムが拡散するように上記選択手段に制御信号を
   供給して制御する制御手段とを備えたことを特徴とする
   クロック発生装置。
2. 【請求項２】 請求項１において、 上記制御手段は、上記第２のクロック信号の位相が所定
   基準に対して進む期間と、遅れる期間とを交互に繰り返
   すように制御することを特徴とするクロック発生装置。
3. 【請求項３】 請求項１において、 上記クロック生成手段は、多段リングオシレータを含む
   ことを特徴とするクロック発生装置。
4. 【請求項４】 請求項１において、 上記クロック生成手段は、遅延素子で順次シフトさせて
   上記ｍ相のクロック信号を生成することを特徴とするク
   ロック発生装置。
5. 【請求項５】 請求項１において、 上記クロック生成手段は、シフトレジスタで順次シフト
   させて上記ｍ相のクロック信号を生成することを特徴と
   するクロック発生装置。
6. 【請求項６】 請求項１において、 上記選択手段は、ワイヤードＯＲで構成されることを特
   徴とするクロック発生装置。
7. 【請求項７】 請求項１において、 制御手段は、シフトレジスタを環状に接続し、上記シフ
   トレジスタの出力を論理的にデコードすることにより上
   記制御信号を生成することを特徴とするクロック発生装
   置。